TWI747495B

TWI747495B - 畫素電路

Info

Publication number: TWI747495B
Application number: TW109131743A
Authority: TW
Inventors: 鄭貿薰
Original assignee: 友達光電股份有限公司
Priority date: 2020-09-15
Filing date: 2020-09-15
Publication date: 2021-11-21
Also published as: TW202213316A

Abstract

一種畫素電路，包含驅動電晶體、發光單元、發光控制電路、補償電路、重置電路和寫入電路。發光控制電路用於選擇性地將驅動電晶體的一第一端與一第二端分別導通至一第一電源端與發光單元。補償電路用於將一參考電源端經由驅動電晶體的第一端和第二端而與驅動電晶體的一控制端互相導通。重置電路用於與補償電路共同將參考電源端經由驅動電晶體的第一端、第二端和控制端而與一重置電源端互相導通。寫入電路用於透過電容耦合控制驅動電晶體的控制端的電壓。

Description

畫素電路

本揭示文件有關一種畫素電路，尤指一種可調整臨界電壓補償時間的畫素電路。

有機發光二極體(OLED)顯示器因具有自發光、廣視角、高對比與低耗電等優點而備受消費者喜愛。有機發光二極體畫素電路通常包含多個作為開關或電流源的薄膜電晶體(TFT)。受限於製程因素，每個薄膜電晶體的臨界電壓會有所差異，而可能使顯示畫面的亮度不均。因此，有機發光二極體畫素電路通常被設計為能自我補償臨界電壓變異。傳統的臨界電壓補償方式為提供一條通過目標薄膜電晶體的電流路徑，以偵測並記錄目標薄膜電晶體的臨界電壓於電容的一端，同時資料線提供電壓至電容的另一端以穩定電容的跨壓。然而，前述補償方式於同一時間中只能有一列畫素電路進行補償，因而不適用於高解析度的顯示器。

本揭示文件提供一種畫素電路，包含驅動電晶體、發光單元、發光控制電路、補償電路、重置電路和寫入電路。發光控制電路用於選擇性地將驅動電晶體的一第一端與一第二端分別導通至一第一電源端與發光單元。補償電路用於將一參考電源端經由驅動電晶體的第一端和第二端而與驅動電晶體的一控制端互相導通。重置電路用於與補償電路共同將參考電源端經由驅動電晶體的第一端、第二端和控制端而與一重置電源端互相導通。寫入電路用於透過電容耦合(capacitive coupling)控制驅動電晶體的控制端的電壓。

上述實施例的優點之一，是其補償驅動電晶體臨界電壓的時間長度不受資料電壓寫入時間之限制。

以下將配合相關圖式來說明本揭示文件的實施例。在圖式中，相同的標號表示相同或類似的元件或方法流程。

第1圖為依據本揭示文件一實施例的畫素電路100的功能方塊圖。畫素電路100包含驅動電晶體Td、發光控制電路110、補償電路120、重置電路130、寫入電路140以及發光單元150。驅動電晶體Td、發光單元150和發光控制電路110互相串連耦接。發光控制電路110的一部份耦接於驅動電晶體Td的第一端與第一電源端101之間，其中第一電源端101用於提供第一工作電壓OVDD。發光控制電路110的另一部份耦接於驅動電晶體Td的第二端與發光單元150之間。發光控制電路110用於選擇性地將驅動電晶體Td的第一端與第二端分別導通至第一電源端101與發光單元150。發光單元150是耦接於驅動電晶體Td與第二電源端102之間，其中第二電源端102用於提供第二工作電壓OVSS。

在一些實施例中，發光單元150是以有機發光二極體(OLED)或微發光二極體(Micro LED)來實現，且發光單元150分別以其陽極與陰極耦接於驅動電晶體Td與第二電源端102。

補償電路120耦接於參考電源端103、驅動電晶體Td的第一端、驅動電晶體Td的第二端以及驅動電晶體Td的控制端(亦即第二節點N2)，其中參考電源端103用於提供參考電壓Vref。補償電路120用於將參考電源端103透過驅動電晶體Td的第一端和驅動電晶體Td的第二端而與驅動電晶體Td的控制端互相導通。亦即，補償電路120用於產生自參考電源端103流經驅動電晶體Td的第一端和驅動電晶體Td的第二端而至驅動電晶體Td的控制端的電流，以記錄驅動電晶體Td之臨界電壓。

重置電路130耦接於驅動電晶體Td的控制端(亦即第二節點N2)與重置電源端104之間，其中重置電源端104用於提供重置電壓Vini。重置電路130用於與補償電路120共同將參考電源端103經由驅動電晶體Td的第一端、第二端和控制端而與重置電源端104互相導通。亦即，補償電路120會與重置電路130同時致能以重置畫素電路100內部節點之電壓。

寫入電路140耦接於驅動電晶體Td的控制端(亦即第二節點N2)與資料線105之間，其中資料線105用於提供資料電壓Vdata，且資料電壓Vdata用於指定發光單元150所產生的灰階值(亮度)。寫入電路140用於透過電容耦合(capacitive coupling)的方式將資料電壓Vdata間接傳遞至驅動電晶體Td的控制端，且寫入電路140與補償電路120不會同時致能。如此一來，當多個畫素電路100被應用於顯示面板中且排列為多列時，多列畫素電路100中的多者可以平行執行臨界電壓偵測運作。

請再參考第1圖，以下將說明畫素電路100中各電路方塊的詳細結構。發光控制電路110包含第一電晶體T1和第二電晶體T2，其中第一電晶體T1和第二電晶體T2各自包含第一端、第二端和控制端。第一電晶體T1的第一端和第二端分別耦接於第一電源端101和驅動電晶體Td的第一端。第二電晶體T2的第一端和第二端分別耦接於驅動電晶體Td的第二端與發光單元150(例如發光單元150的陽極端)，其中第一電晶體T1和第二電晶體T2的控制端皆用於接收發光控制訊號EM。

補償電路120包含第三電晶體T3、第四電晶體T4、第五電晶體T5和第一電容C1，其中第三電晶體T3、第四電晶體T4和第五電晶體T5皆包含第一端、第二端和控制端。第三電晶體T3的第一端和第二端分別耦接於參考電源端103和第一節點N1。第四電晶體T4的第一端和第二端分別耦接於第一節點N1和驅動電晶體Td的第一端。第五電晶體T5的第一端和第二端分別耦接於驅動電晶體Td的控制端和第二端，其中第三電晶體T3、第四電晶體T4和第五電晶體T5的控制端皆用於接收第一控制訊號S1。第一電容C1耦接於第一電源端101和第一節點N1之間。

重置電路130包含第六電晶體T6，且第六電晶體T6包含第一端、第二端和控制端。第六電晶體T6的第一端和第二端分別耦接於驅動電晶體Td的控制端和重置電源端104。第六電晶體T6的控制端用於接收第二控制訊號S2。

寫入電路140包含第七電晶體T7和第二電容C2，其中第七電晶體T7包含第一端、第二端和控制端。第七電晶體T7的第一端和第二端分別耦接於資料線105和第一節點N1。第七電晶體T7的控制端用於接收第三控制訊號S3。第二電容C2耦接於第一節點N1與驅動電晶體Td的控制端之間。

在一些實施例中，畫素電路100中的電晶體可以用各種合適的P型電晶體來實現，例如P型薄膜電晶體、P型金氧半場效電晶體或P型雙載子電晶體等等。

第2圖為提供至畫素電路100的多個控制訊號於一實施例中簡化後的波形圖。如第2圖所示，畫素電路100的操作流程包含依序執行的重置階段210、補償階段220、寫入階段230以及發光階段240，其中前述四個階段可以於一個圖框時間(frame time)中被執行。第3A圖至第3D圖分別繪示了畫素電路100於重置階段210、補償階段220、寫入階段230以及發光階段240中的等效電路操作示意圖。以下將以第2圖配合第3A圖至第3D圖說明畫素電路100的操作流程，其中以叉號標註之電晶體代表其處於關斷狀態，未以叉號標註之電晶體則代表其處於導通狀態。

首先請參考第2圖與第3A圖。於重置階段210中，第一控制訊號S1和第二控制訊號S2為邏輯高準位(logic high level，例如能使P型電晶體導通的低電壓)，而第三控制訊號S3和發光控制訊號EM為邏輯低準位(logic low level，例如能使P型電晶體關斷的高電壓)。因此，第一電晶體T1、第二電晶體T2以及第七電晶體T7會關斷，而畫素電路100中的其餘電晶體導通。此時，參考電源端103與重置電源端104會透過第3A圖中以虛線標示的電流路徑310互相導通，以重置第一節點N1的電壓以及驅動電晶體Td的控制端的電壓(以下簡稱控制端電壓Vg)。

接著請參考第2圖與第3B圖。於補償階段220中，第一控制訊號S1為邏輯高準位，而第二控制訊號S2、第三控制訊號S3與發光控制訊號EM為邏輯低準位。因此，第一電晶體T1、第二電晶體T2、第六電晶體T6與第七電晶體T7會關斷，而畫素電路100中的其餘電晶體導通。此時，參考電源端103與驅動電晶體Td的控制端會透過第3B圖中以虛線標示的電流路徑320互相導通，使得控制端電壓Vg於補償階段220可由以下《公式1》表示，其中符號「Vth」代表驅動電晶體Td的臨界電壓。

《公式1》

亦即，驅動電晶體Td的臨界電壓在補償階段220會被記錄於驅動電晶體Td的控制端。

請參考第2圖與第3C圖。於資料寫入階段230中，第三控制訊號S3具有邏輯高準位，而第一控制訊號S1、第二控制訊號S2與發光控制訊號EM具有邏輯低準位。因此，僅驅動電晶體Td與第七電晶體T7會導通，而畫素電路100中的其餘電晶體會關斷。此時，資料電壓Vdata會透過第七電晶體T7傳遞至第一節點N1，而第一節點N1的電壓變化量會因為電容耦合(capacitive coupling)傳遞至驅動電晶體Td的控制端，使得控制端電壓Vg於寫入階段230可由以下《公式2》表示。

《公式2》

請參考第2圖與第3D圖。於發光階段240中，發光控制訊號EM具有邏輯高準位，而第一控制訊號S1、第二控制訊號S2與第三控制訊號S3具有邏輯低準位。因此，第一電晶體T1、第二電晶體T2與驅動電晶體Td會導通，而畫素電路100中的其餘電晶體會關斷。此時，驅動電晶體Td會提供驅動電流Id至發光單元150以使發光單元150產生對應的亮度，其中驅動電流Id的大小可由以下的《公式3》表示。

《公式3》

由上述可知，驅動電流Id的大小幾乎與驅動電晶體Td的臨界電壓無關，因而能幾乎不受驅動電晶體Td的臨界電壓變異影響。因此，畫素電路100形成的畫素矩陣能提供均勻的亮度。

另外，由於畫素電路100於補償階段220無需使用資料線105提供的電壓，因而畫素電路100形成的畫素矩陣的多列畫素電路100可以平行地執行補償階段220，加快了一幀畫面的更新速度。因此，畫素電路100適用於高解析度或高幀率的顯示器應用。

第4圖為依據本揭示文件一實施例的畫素電路400的功能方塊圖。畫素電路400相似於第1圖的畫素電路100，差異在於，畫素電路400以重置電路430取代重置電路130。重置電路430包含第六電晶體T6與第八電晶體T8，其中第六電晶體T6與第八電晶體T8分別包含第一端、第二端與控制端。第六電晶體T6的第一端和第二端分別耦接於驅動電晶體Td的控制端和重置電源端104。第六電晶體T6的控制端用於接收第二控制訊號S2。第八電晶體T8的第一端和第二端分別耦接於重置電源端104和發光單元150(例如發光單元150的陽極)。第八電晶體T8的控制端用於接收第三控制訊號S3。

前述第2圖中的控制訊號波形亦適用於畫素電路400。亦即，畫素電路100與畫素電路400的操作流程相似，差異在於，畫素電路400的第八電晶體T8於寫入階段230會導通以重置發光單元150。前述畫素電路100的其餘連接方式、元件、實施方式以及優點，皆適用於畫素電路400，為簡潔起見，在此不重複贅述。

第5圖為依據本揭示文件一實施例的畫素電路500的功能方塊圖。畫素電路500相似於第1圖的畫素電路100，差異在於，畫素電路500以補償電路520取代補償電路120。補償電路520與補償電路120的差異在於，補償電路520的第四電晶體T4的第一端和第二端分別耦接於驅動電晶體Td的第一端與參考電源端103。前述第2圖中的控制訊號波形亦適用於畫素電路500。因此，前述畫素電路100的其餘連接方式、元件、實施方式以及優點，皆適用於畫素電路500，為簡潔起見，在此不重複贅述。

在一些實施例中，畫素電路500的重置電路130可以替換為第4圖的重置電路430。

在一些實施例中，第6圖所繪示的控制訊號波形適用於畫素電路100、400和500。在此情況下，畫素電路100、400和500各自的第三電晶體T3的控制端用於接收第一控制訊號S1；畫素電路100、400和500各自的第四電晶體T4的控制端和第五電晶體T5的控制端用於接收第四控制訊號S4，其中第一控制訊號S1不同於第四控制訊號S4。

第7圖為依據本揭示文件一實施例的畫素電路700的功能方塊圖。畫素電路700相似於第1圖的畫素電路100，差異在於，畫素電路700以補償電路720取代補償電路120。補償電路720與補償電路120的差異在於，補償電路720的第三電晶體T3的第一端和第二端是分別耦接於驅動電晶體Td的第一端和參考電源端103，而補償電路720的第三電晶體T3的控制端是用於接收第一控制訊號S1。前述第2圖中的控制訊號波形亦適用於畫素電路700。因此，前述畫素電路100的其餘連接方式、元件、實施方式以及優點，皆適用於畫素電路700，為簡潔起見，在此不重複贅述。

在一些實施例中，畫素電路700的重置電路130可以替換為第4圖的重置電路430。

在前述多個實施例中，畫素電路100、400、500和700中的電晶體是以P型電晶體來實現，但本揭示文件不以此為限。畫素電路100、400、500和700各自的第一電晶體T1至第六電晶體T6中的一或多者亦可以改為以N型電晶體來實現。

綜上所述，畫素電路100、400、500和700於補償驅動電晶體Td的臨界電壓時，無需使用資料線105提供的電壓。因此，畫素電路100、400、500和700補償驅動電晶體Td臨界電壓的時間長度不受資料電壓Vdata寫入時間之限制，使其形成的畫素矩陣能中的多列能平行地執行補償，而使畫素電路100、400、500和700適用於高解析度或高幀率的顯示器應用。

在說明書及申請專利範圍中使用了某些詞彙來指稱特定的元件。然而，所屬技術領域中具有通常知識者應可理解，同樣的元件可能會用不同的名詞來稱呼。說明書及申請專利範圍並不以名稱的差異做為區分元件的方式，而是以元件在功能上的差異來做為區分的基準。在說明書及申請專利範圍所提及的「包含」為開放式的用語，故應解釋成「包含但不限定於」。另外，「耦接」在此包含任何直接及間接的連接手段。因此，若文中描述第一元件耦接於第二元件，則代表第一元件可通過電性連接或無線傳輸、光學傳輸等信號連接方式而直接地連接於第二元件，或者通過其他元件或連接手段間接地電性或信號連接至該第二元件。

另外，除非說明書中特別指明，否則任何單數格的用語都同時包含複數格的涵義。

以上僅為本揭示文件的較佳實施例，凡依本揭示文件請求項所做的均等變化與修飾，皆應屬本揭示文件的涵蓋範圍。

100,400,500,700:畫素電路 101:第一電源端 102:第二電源端 103:參考電源端 104:重置電源端 105:資料線 110:發光控制電路 120,520,720:補償電路 130,430:重置電路 140:寫入電路 150:發光單元 Td:驅動電晶體 T1:第一電晶體 T2:第二電晶體 T3:第三電晶體 T4:第四電晶體 T5:第五電晶體 T6:第六電晶體 T7:第七電晶體 T8:第八電晶體 C1:第一電容 C2:第二電容 S1:第一控制訊號 S2:第二控制訊號 S3:第三控制訊號 EM:發光控制訊號 N1:第一節點 N2:第二節點 Vg:控制端電壓 OVDD:第一工作電壓 OVSS:第二工作電壓 Vref:參考電壓 Vini:重置電壓 Vdata:資料電壓 210:重置階段 220:補償階段 230:寫入階段 240:發光階段 Id:驅動電流 310,320:電流路徑

第1圖為依據本揭示文件一實施例的畫素電路的功能方塊圖。第2圖為提供至畫素電路的多個控制訊號於一實施例中簡化後的波形圖。第3A圖為畫素電路於重置階段中的等效電路操作示意圖。第3B圖為畫素電路於補償階段中的等效電路操作示意圖。第3C圖為畫素電路於寫入階段中的等效電路操作示意圖。第3D圖為畫素電路於發光階段中的等效電路操作示意圖。第4圖為依據本揭示文件一實施例的畫素電路的功能方塊圖。第5圖為依據本揭示文件一實施例的畫素電路的功能方塊圖。第6圖為提供至畫素電路的多個控制訊號於一實施例中簡化後的波形圖。第7圖為依據本揭示文件一實施例的畫素電路的功能方塊圖。

100:畫素電路

101:第一電源端

102:第二電源端

103:參考電源端

104:重置電源端

105:資料線

110:發光控制電路

120:補償電路

130:重置電路

140:寫入電路

150:發光單元

Td:驅動電晶體

T1:第一電晶體

T2:第二電晶體

T3:第三電晶體

T4:第四電晶體

T5:第五電晶體

T6:第六電晶體

T7:第七電晶體

C1:第一電容

C2:第二電容

S1:第一控制訊號

S2:第二控制訊號

S3:第三控制訊號

EM:發光控制訊號

N1:第一節點

N2:第二節點

OVDD:第一工作電壓

OVSS:第二工作電壓

Vref:參考電壓

Vini:重置電壓

Vdata:資料電壓

Claims

一種畫素電路，包含：一驅動電晶體；一發光單元；一發光控制電路，用於選擇性地將該驅動電晶體的一第一端與一第二端分別導通至一第一電源端與該發光單元；一補償電路，用於將一參考電源端經由該驅動電晶體的該第一端和該第二端而與該驅動電晶體的一控制端互相導通，且包含一第三電晶體，包含一第一端，一第二端和一控制端，其中該第三電晶體的該第一端和該第二端分別耦接於該參考電源端和一第一節點；一第四電晶體，包含一第一端，一第二端和一控制端，其中該第四電晶體的該第一端和該第二端分別耦接於該第一節點和該驅動電晶體的該第一端；一第五電晶體，包含一第一端，一第二端和一控制端，其中該第五電晶體的該第一端和該第二端分別耦接於該驅動電晶體的該控制端和該驅動電晶體的該第二端；以及一第一電容，耦接於該第一電源端和該第一節點之間；一重置電路，耦接於該驅動電晶體的該控制端與一重置電源端之間；以及一寫入電路，用於透過電容耦合(capacitive coupling)控制該驅動電晶體的該控制端的電壓。
如請求項1所述之畫素電路，其中，該發光控制電路包含：一第一電晶體，包含一第一端，一第二端和一控制端，其中該第一電晶體的該第一端和該第二端分別耦接於該第一電源端和該驅動電晶體的該第一端；一第二電晶體，包含一第一端，一第二端和一控制端，其中該第二電晶體的該第一端和該第二端分別耦接於該驅動電晶體的該第二端與該發光單元，該第一電晶體的該控制端和該第二電晶體的該控制端用於接收一發光控制訊號。
如請求項1所述之畫素電路，其中，該第三電晶體的該控制端用於接收一第一控制訊號，該第四電晶體的該控制端與該第五電晶體的該控制端用於接收不同於該第一控制訊號的另一訊號。
如請求項1所述之畫素電路，其中，該第三電晶體的該控制端、該第四電晶體的該控制端與該第五電晶體的該控制端用於接收一第一控制訊號。
如請求項1所述之畫素電路，其中，該重置電路包含：一第六電晶體，包含一第一端，一第二端和一控制端，其中該第六電晶體的該第一端和該第二端分別耦接於該驅動電晶體的該控制端和該重置電源端，該第六電晶體的該控制端用於接收一第二控制訊號。
如請求項1所述之畫素電路，其中，該寫入電路包含：一第七電晶體，包含一第一端，一第二端和一控制端，其中該第七電晶體的該第一端和該第二端分別耦接於一資料線和一第一節點，該第七電晶體的該控制端用於接收一第三控制訊號；以及一第二電容，耦接於該第一節點與該驅動電晶體的該控制端之間。
如請求項1、2、5和6任一者所述之畫素電路，另包含：一第八電晶體，耦接於該發光單元與該重置電源端之間，用於選擇性地導通該發光單元與該重置電源端。
一種畫素電路，包含：一驅動電晶體；一發光單元；一發光控制電路，用於選擇性地將該驅動電晶體的一第一端與一第二端分別導通至一第一電源端與該發光單元；一補償電路，用於將一參考電源端經由該驅動電晶體的該第一端和該第二端而與該驅動電晶體的一控制端互相導通，且包含一第三電晶體，包含一第一端，一第二端和一控制端，其中該第三電晶體的該第一端和該第二端分別耦接於該參考電源端和一第一節點；一第四電晶體，包含一第一端，一第二端和一控制端，其中該第四電晶體的該第一端和該第二端分別耦接於該驅動電晶體的該第一端和該參考電源端；一第五電晶體，包含一第一端，一第二端和一控制端，其中該第五電晶體的該第一端和該第二端分別耦接於該驅動電晶體的該控制端和該驅動電晶體的該第二端；以及一第一電容，耦接於該第一電源端和該第一節點之間；一重置電路，耦接於該驅動電晶體的該控制端與一重置電源端之間；以及一寫入電路，用於透過電容耦合控制該驅動電晶體的該控制端的電壓。
一種畫素電路，包含：一驅動電晶體；一發光單元；一發光控制電路，用於選擇性地將該驅動電晶體的一第一端與一第二端分別導通至一第一電源端與該發光單元；一補償電路，用於將一參考電源端經由該驅動電晶體的該第一端和該第二端而與該驅動電晶體的一控制端互相導通，且包含一第三電晶體，包含一第一端，一第二端和一控制端，其中該第三電晶體的該第一端和該第二端分別耦接於該驅動電晶體的該第一端與該參考電源端；一第四電晶體，包含一第一端，一第二端和一控制端，其中該第四電晶體的該第一端和該第二端分別耦接於一第一節點和該驅動電晶體的該第一端；一第五電晶體，包含一第一端，一第二端和一控制端，其中該第五電晶體的該第一端和該第二端分別耦接於該驅動電晶體的該控制端和該驅動電晶體的該第二端；以及一第一電容，耦接於該第一電源端和該第一節點之間；一重置電路，耦接於該驅動電晶體的該控制端與一重置電源端之間；以及一寫入電路，用於透過電容耦合控制該驅動電晶體的該控制端的電壓。