TWI731462B - 畫素電路、畫素結構與相關的畫素矩陣 - Google Patents

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Abstract

一種畫素電路包含驅動電晶體、發光單元、發光控制電路、補償電路、儲存電容與寫入電路。發光控制電路用於選擇性地將發光單元導通至驅動電晶體。補償電路耦接於發光控制電路與驅動電晶體的控制端，用於與驅動電晶體形成二極體連接結構。儲存電容包含第一端和第二端。儲存電容的第一端耦接於驅動電晶體的控制端。發光控制電路用於選擇性地將儲存電容的第二端導通至第一電源端。寫入電路用於提供不同電壓至儲存電容的第一端與儲存電容的第二端。

Description

畫素電路、畫素結構與相關的畫素矩陣
本揭示文件有關一種畫素電路，尤指一種能免疫於元件特性變異的畫素電路。
微發光二極體(micro LED)具有低功率消耗、高色彩飽和度和高反應速度等優點，因而成為應用於下一代顯示面板的熱門技術之一。然而，位於顯示面板不同區域的微發光二極體畫素電路可能會因為製程因素而具有不同的元件特性，且會面對不同大小的電源線負載，因而導致亮度不均勻的顯示畫面。
本揭示文件提供一種畫素電路，其包含驅動電晶體、發光單元、發光控制電路、補償電路、儲存電容與寫入電路。發光控制電路用於選擇性地將發光單元導通至驅動電晶體。補償電路耦接於發光控制電路與驅動電晶體的控制端，用於與驅動電晶體形成二極體連接結構。儲存電容包含第一端和第二端。儲存電容的第一端耦接於驅動 電晶體的控制端。發光控制電路用於選擇性地將儲存電容的第二端導通至第一電源端。寫入電路用於提供不同電壓至儲存電容的第一端與儲存電容的第二端。
本揭示文件提供一種畫素矩陣，其包含形成n個畫素列的多個畫素電路。n個畫素列的每一者以多個第一閘極控制訊號中對應的三者作為第一控制訊號、第二控制訊號與第三控制訊號。多個畫素電路的每一者包含驅動電晶體、發光單元、發光控制電路、補償電路、儲存電容與寫入電路。發光控制電路用於選擇性地將發光單元導通至驅動電晶體。補償電路耦接於發光控制電路與驅動電晶體的控制端，用於依據第三控制訊號與驅動電晶體形成二極體連接結構。儲存電容包含第一端和第二端。儲存電容的第一端耦接於驅動電晶體的控制端。發光控制電路用於選擇性地將儲存電容的第二端導通至第一電源端。寫入電路用於依據第一控制訊號與第二控制訊號提供不同電壓至儲存電容的第一端與儲存電容的第二端。
本揭示文件提供一種畫素結構，其包含第一畫素、第二畫素與第三畫素。第一畫素、第二畫素與第三畫素的每一者包含驅動電晶體、發光單元、發光控制電路、補償電路、儲存電容與寫入電路。發光控制電路用於選擇性地將發光單元導通至驅動電晶體。補償電路耦接於發光控制電路與驅動電晶體的控制端，用於與驅動電晶體形成二極體連接結構。儲存電容包含第一端和第二端。儲存電容的第一端耦接於驅動電晶體的控制端。發光控制電路用 於選擇性地將儲存電容的第二端導通至第一電源端。寫入電路用於提供不同電壓至儲存電容的第一端與儲存電容的第二端。第一畫素的發光單元、第二畫素的發光單元與第三畫素的發光單元分別用於產生紅色、綠色與藍色的光線。
上述的畫素電路與畫素結構免疫於元件特性變異的影響，因而能提供正確的亮度。上述的畫素矩陣適用波形簡單的驅動訊號，因而能降低周邊驅動電路的複雜度。
100‧‧‧畫素電路
110‧‧‧驅動電晶體
120‧‧‧發光單元
130‧‧‧發光控制電路
132‧‧‧第一發光電晶體
134‧‧‧第二發光電晶體
140‧‧‧補償電路
142‧‧‧補償電晶體
150‧‧‧儲存電容
160‧‧‧寫入電路
162‧‧‧第一寫入電晶體
164‧‧‧第二寫入電晶體
S1‧‧‧第一控制訊號
S2‧‧‧第二控制訊號
S3‧‧‧第三控制訊號
EM‧‧‧發光訊號
VDD‧‧‧系統高電壓
VSS‧‧‧系統低電壓
Vdata‧‧‧資料電壓
Rs‧‧‧電阻
NA‧‧‧第一電源端
NB‧‧‧第二電源端
201‧‧‧等待階段
210‧‧‧第一操作階段
220‧‧‧第二操作階段
230‧‧‧第三操作階段
240‧‧‧第四操作階段
600‧‧‧畫素矩陣
601[1]~601[n+2]‧‧‧移位暫存器
610[1]~610[n]‧‧‧畫素列
620‧‧‧畫素結構
HC1~HC4‧‧‧時脈訊號
GA[1]~GA[n+2]‧‧‧第一閘極控制訊號
GB[1]~GB[n]‧‧‧第二閘極控制訊號
第1圖為根據本揭示文件一實施例的畫素電路的功能方塊圖。
第2圖為提供至第1圖的畫素電路的多個控制訊號簡化後的波形示意圖。
第3A圖為第1圖的畫素電路於第一操作階段中的等效電路操作示意圖。
第3B圖為第1圖的畫素電路於第二操作階段中的等效電路操作示意圖。
第3C圖為第1圖的畫素電路於第三操作階段中的等效電路操作示意圖。
第4圖為根據本揭示文件另一實施例的畫素電路的功能方塊圖。
第5圖為提供至第4圖的畫素電路的多個控制訊號簡化後的波形示意圖。
第6圖為依據本揭示文件一實施例的畫素矩陣簡化後的功能方塊圖。
第7圖為提供至畫素矩陣的多個閘極控制訊號簡化後的波形示意圖。
第8圖繪示了第1圖的畫素電路於驅動電晶體的臨界電壓變異情況下的相對電流誤差示意圖。
第9圖繪示了第1圖的畫素電路於系統低電壓變異情況下的相對電流誤差示意圖。
以下將配合相關圖式來說明本揭示文件的實施例。在圖式中，相同的標號表示相同或類似的元件或方法流程。
第1圖為根據本揭示文件一實施例的畫素電路100的功能方塊圖。畫素電路100包含驅動電晶體110、發光單元120、發光控制電路130、補償電路140、儲存電容150以及寫入電路160。驅動電晶體110用於決定流經發光單元120的電流大小，進而決定發光單元120產生的亮度。發光控制電路130耦接於驅動電晶體110與發光單元120之間，用於選擇性地將發光單元120導通至驅動電晶體110，以決定畫素電路100的發光時間長度。
補償電路140耦接於驅動電晶體110的控制端與發光控制電路130。當補償電路140導通時，補償電路140會與驅動電晶體110形成二極體連接(diode-connected)結 構，以偵測驅動電晶體110的臨界電壓。
儲存電容150包含第一端和第二端。儲存電容150的第一端耦接於驅動電晶體110的控制端，儲存電容150的第二端則耦接於發光控制電路130和寫入電路160。寫入電路160用於提供資料電壓Vdata至儲存電容150的第二端。在補償電路140將偵測到的臨界電壓儲存於儲存電容150的第一端之後，發光控制電路130會選擇性地將儲存電容150的第二端導通至第一電源端NA，以自第一電源端NA接收系統低電壓VSS。因此，資料電壓Vdata會因為電容耦合(capacitive coupling)而自儲存電容150的第二端被寫入至驅動電晶體110的控制端。寫入電路160還用於提供系統高電壓VDD至儲存電容150的第一端，以重置驅動電晶體110的控制端電壓。
換言之，畫素電路100可補償驅動電晶體110的臨界電壓變異，因此應用畫素電路100的顯示面板可產生亮度均勻的顯示畫面。本揭示文件中的用語「補償」指稱的是為彌補因特定因素而產生的電流誤差所執行的校正。例如，在畫素電路100補償了驅動電晶體110的臨界電壓變異後，流經發光單元120的電流大小便會與驅動電晶體110的臨界電壓無關。
如第1圖所示，發光控制電路130包含第一發光電晶體132與第二發光電晶體134。第一發光電晶體132與第二發光電晶體134皆包含第一端、第二端與控制端。第一發光電晶體132的第一端耦接於發光單元120的第一端(例 如，陰極端)，發光單元120的第二端(例如，陽極端)則耦接於第二電源端NB，其中第二電源端NB用於提供系統高電壓VDD。第一發光電晶體132的第二端耦接於驅動電晶體110的第一端與補償電路140。第二發光電晶體134的第一端耦接於驅動電晶體110的第二端與第一電源端NA。第二發光電晶體134的第二端耦接於儲存電容150的第二端。
在本實施例中，第一發光電晶體132的控制端與第二發光電晶體134的控制端都用於接收發光訊號EM。
寫入電路160包含第一寫入電晶體162與第二寫入電晶體164。第一寫入電晶體162與第二寫入電晶體164皆包含第一端、第二端與控制端。第一寫入電晶體162的第一端耦接於驅動電晶體110的控制端。第一寫入電晶體162的第二端用於接收系統高電壓VDD。第一寫入電晶體162的控制端用於接收第一控制訊號S1。第二寫入電晶體164的第一端耦接於儲存電容150的第二端。第二寫入電晶體164的第二端用於接收資料電壓Vdata。第二寫入電晶體164的控制端用於接收第二控制訊號S2。
補償電路140包含補償電晶體142，且補償電晶體142包含第一端、第二端與控制端。補償電晶體142的第一端耦接於驅動電晶體110的第一端。補償電晶體142的第二端耦接於驅動電晶體110的控制端。補償電晶體142的控制端用於接收第三控制訊號S3。
第1圖的電阻Rs是用於表示畫素電路100耦接的電源線上的等效阻抗，而並非實際製作出的電阻器。
在一些實施例中，第1圖的電晶體可以用各種合適的N型電晶體來實現，例如薄膜電晶體(Thin-Film Transistor，簡稱TFT)和金氧半場效電晶體等等。
在另一些實施例中，第1圖的發光單元120是用微發光二極體(micro LED)來實現。
在又一些實施例中，第1圖的發光單元120是用有機發光二極體(Organic Light-Emitting Diode，簡稱OLED)來實現。
第2圖為提供至畫素電路100的多個控制訊號簡化後的波形示意圖。第3A圖為畫素電路100於第一操作階段210中的等效電路操作示意圖。第3B圖為畫素電路100於第二操作階段220中的等效電路操作示意圖。第3C圖為畫素電路100於第三操作階段230中的等效電路操作示意圖。請同時參考第2圖與第3A圖，在第一操作階段210中，第一控制訊號S1與第二控制訊號S2具有邏輯高準位(logic high level，例如能使N型電晶體導通的高電壓準位)，第三控制訊號S3和發光訊號EM具有邏輯低準位(logic low level，例如能使N型電晶體關斷的低電壓準位)。發光控制電路130與補償電路140會關斷，亦即第一發光電晶體132、第二發光電晶體134與補償電晶體142會關斷。寫入電路160的第一寫入電晶體162和第二寫入電晶體164皆會導通。因此，寫入電路160會將系統高電壓VDD和資料電壓Vdata分別提供至儲存電容150的第一端和第二端。
請同時參考第2圖與第3B圖，在第二操作階段 220中，第二控制訊號S2和第三控制訊號S3具有邏輯高準位，第一控制訊號S1和發光訊號EM具有邏輯低準位。發光控制電路130會關斷，亦即第一發光電晶體132與第二發光電晶體134會關斷。補償電路140藉由導通的補償電晶體142將驅動電晶體110的控制端導通至驅動電晶體110的第一端，進而使驅動電晶體110形成二極體形式之電晶體(diode-connected transistor)。寫入電路130的第一寫入電晶體132關斷，且寫入電路130會透過導通的第二寫入電晶體134將資料電壓Vdata提供至儲存電容150的第二端。因此，儲存電容150的第一端會向第一電源端NA放電，直到儲存電容150的第一端電壓接近於以下《公式1》所示的大小。
V1=VSScomp+Vth 《公式1》
在本揭示文件的公式中，符號V1表示儲存電容150的第一端電壓；符號VSScomp表示驅動電晶體110的第二端在第二操作階段220中接收到的電壓；且符號Vth表示驅動電晶體110的臨界電壓。
畫素電路100會於第二操作階段220與第三操作階段230之間的一等待階段201關斷發光控制電路130、補償電路140與寫入電路160，以維持儲存電容150兩端之電壓。在一些實施例中，當多個畫素電路100被設置於顯示面板中時，等待階段201是用於等待其他列之畫素電路100(未繪示於第2~3圖)執行其第一操作階段210與第二操 作階段220。
請同時參考第2圖與第3C圖，在第三操作階段230中，第一控制訊號S1、第二控制訊號S2與第三控制訊號S3都具有邏輯低準位，而發光訊號EM具有邏輯高準位。發光控制電路130透過導通的第一發光電晶體132將發光單元120導通至驅動電晶體110的第一端，且透過導通的第二發光電晶體134將儲存電容150的第二端導通至第一電源端NA。此時，儲存於儲存電容150的第二端之資料電壓Vdata會因為電容耦合而被寫入至儲存電容150的第一端，且儲存電容150的第一端電壓可以由以下的《公式2》表示。因此，驅動電晶體110會工作於飽和區(saturation region)且提供如以下《公式3》所示的驅動電流Idr，其中驅動電流Idr會流經發光單元120且使其產生對應的亮度。
V1=VSScomp+Vth+VSSemi-Vdata 《公式2》
Idr=K(Vgs-Vth)2=K(VSScomp-Vdata)2 《公式3》
在本揭示文件的公式中，符號VSSemi表示驅動電晶體110的第二端在第三操作階段230中接收到的電壓；符號Vgs表示驅動電晶體110的控制端和第二端在第三操作階段230中的電壓差；符號K表示驅動電晶體110的載子遷移率(carrier mobility)、閘極氧化層的單位電容大小以及閘極寬長比三者的乘積。
在多個畫素電路100被設置於顯示面板的一些實施例中，多個畫素電路100中的部分或全部會共同耦接於 提供系統低電壓VSS的同一條電源線。因此，多個驅動電流Idr會在第三操作階段230中同時流過第1圖的電阻Rs而造成顯著的壓差，使得顯示面板中不同區域的畫素電路100在第三操作階段230中接收到的系統低電壓VSS可能會不一致(亦即，對不同的畫素電路100而言，《公式2》中的符號VSSemi代表之電壓大小可能不一致)。
畫素電路100的運作還包含第三操作階段230之後的一第四操作階段240。於第四操作階段240中，第一控制訊號S1、第二控制訊號S2、第三控制訊號S3與發光訊號EM皆具有邏輯低準位，使得發光控制電路130、補償電路140與寫入電路150皆處於關斷狀態。畫素電路100產生的亮度可以由驅動電流Idr的大小及/或第三操作階段230與第四操作階段240的時間長度比值來決定。
在一些實施例中，畫素電路100約需一個圖框(frame)的四分之一來執行第一操作階段210、第二操作階段220與等待階段201的對應運作，且約需一個圖框的四分之三來執行第三操作階段230與第四操作階段240的對應運作，但本揭示文件不以此為限。實作上，第一操作階段210、第二操作階段220、等待階段201、第三操作階段230與第四操作階段240的時間長度皆可以依據實際設計需求而調整。
在一些實施例中，第二發光電晶體134的控制端用於接收不同於發光訊號EM的另一控制訊號。在第三操作階段230中，該另一控制訊號的上升邊緣可以早於發光訊 號EM的上升邊緣。
由上述可知，畫素電路100於第三操作階段230中接收到的系統低電壓VSS以及驅動電晶體110的臨界電壓都不會影響驅動電流Idr的大小，因此畫素電路100能產生正確的亮度。另外，第一控制訊號S1、第二控制訊號S2與第三控制訊號S3的波形相似且具有固定規律，因而可以由同一組移位暫存器來產生以簡化顯示面板的電路架構。
第4圖為依據本揭示文件一實施例的畫素電路400的功能方塊圖。畫素電路400相似於畫素電路100，差異在於，畫素電路400中的電晶體是以P型電晶體來實現，且發光單元120的連接方式不同。發光單元120的第一端(例如，陰極端)與第二端(例如，陽極端)是分別耦接於第二電源端NB與第一發光電晶體132的第一端。在此情況下，第一電源端NA與第二電源端NB分別用於接收系統高電壓VDD與系統低電壓VSS，且第一寫入電晶體162的第二端是用於接收系統低電壓VSS。
第5圖為提供至畫素電路400的多個控制訊號簡化後的波形示意圖。第5圖中的訊號波形對應地反相於第2圖中的訊號波形。畫素電路400與畫素電路100的運作方式彼此相似，差異僅在於，本實施例的邏輯高準位指的是能讓P型電晶體導通的低電壓準位，邏輯低準位指的是能讓P型電晶體關斷的高電壓準位。因此，畫素電路400的驅動電流Idr能免疫於系統高電壓VDD變異以及驅動電晶體110的臨界電壓變異。
前述畫素電路100的其餘連接方式、元件、實施方式以及優點，皆適用於畫素電路400，為簡潔起見，在此不重複贅述。
第6圖為依據本揭示文件一實施例的畫素矩陣600簡化後的功能方塊圖。畫素矩陣600包含多個畫素電路PX，且多個畫素電路PX排列形成多個畫素列610[1]~610[n]。畫素列610[1]~610[n]的每一者中，每三個依序排列的畫素電路PX形成一畫素結構620，且畫素結構620中的三個畫素電路PX分別用於產生紅色、藍色與綠色的光線，但本揭示文件不以此為限。畫素結構620的顏色組合可以依據實際需求設計，例如畫素結構620可以包含四個分別提供紅色、藍色、綠色與白色光線的畫素電路PX。
畫素電路PX可以用第1圖的畫素電路100或第4圖的畫素電路400來實現。請同時參考第1圖與第6圖，畫素矩陣600用於自多個移位暫存器601[1]~601[n+2]接收多個第一閘極控制訊號GA[1]~GA[n+2]。畫素列610[1]~610[n]的每一者用於以第一閘極控制訊號GA[1]~GA[n+2]中對應的三者作為第一控制訊號S1、第二控制訊號S2與第三控制訊號S3。
畫素列610[1]~610[n]的每一者的第二控制訊號S2會與前一畫素列之第三控制訊號S3相同，且與後一列畫素列之第一控制訊號S1相同。
例如，畫素列610[1]以第一閘極控制訊號GA[1]~GA[3]分別作為第一控制訊號S1、第二控制訊號S2 與第三控制訊號S3；畫素列610[2]以第一閘極控制訊號GA[2]~GA[4]分別作為第一控制訊號S1、第二控制訊號S2與第三控制訊號S3；畫素列610[3]以第一閘極控制訊號GA[3]~GA[5]分別作為第一控制訊號S1、第二控制訊號S2與第三控制訊號S3。因此，畫素列610[2]的第二控制訊號S2相同於畫素列610[1]的第三控制訊號S3與畫素列610[3]的第一控制訊號S1，依此類推。
畫素矩陣600還用於自其他移位暫存器(未繪示於第6圖)接收第二閘極控制訊號GB[1]~GB[n]。畫素列610[1]~610[n]的每一者用於以第二閘極控制訊號GB[1]~GB[n]中對應的一者作為發光訊號EM。
第7圖為提供至畫素矩陣600的多個閘極控制訊號簡化後的波形示意圖。請同時參考第6圖與第7圖，移位暫存器601[1]~601[n]會依據時脈訊號HC1~HC4將第一閘極控制訊號GA[1]~GA[n+2]依序切換至邏輯高準位，以依序產生具有邏輯高準位的多個第一脈衝Pa[1]~Pa[n+2]。第一脈衝Pa[1]~Pa[n+2]的脈衝寬度彼此相同。第一脈衝Pa[1]~Pa[n+2]中的每一者會部分重疊於前一個脈衝，且部分重疊於後一個脈衝。
例如，第一脈衝Pa[2]部分重疊於脈衝第一脈衝Pa[1]且部分重疊於第一脈衝Pa[3]，第一脈衝Pa[4]部分重疊於第一脈衝Pa[3]且部分重疊於第一脈衝Pa[5]，依此類推。
另外，第一脈衝Pa[1]~Pa[n+2]中的每一者與 前兩個順位的另一個脈衝不互相重疊，且與後兩個順位的另一個脈衝也不互相重疊。
例如，第一脈衝Pa[3]不重疊於第一脈衝Pa[1]且不重疊於第一脈衝Pa[5]，第一脈衝Pa[4]不重疊於第一脈衝Pa[2]且不重疊於第一脈衝Pa[6]，依此類推。
第二閘極控制訊號GB[1]~GB[n]會依序切換至邏輯高準位，以依序產生具有邏輯高準位的多個第二脈衝Pb[1]~Pb[n]。第二脈衝Pb[1]~Pb[n]不重疊於第一脈衝Pa[1]~Pa[n+2]。
在一些實施例中，第一脈衝Pa[1]~Pa[n+2]產生於一圖框的大約前四分之一，而第二脈衝Pb[1]~Pb[n]產生於該圖框的大約後四分之三，但本揭示文件不以此為限。
在一實施例中，畫素列610[1]~610[n]的每一者以相同的第二閘極控制訊號作為發光訊號EM，亦即所有的畫素電路PX接收相同的發光訊號EM以同時發光。如此一來，可以進一步節省電路布局面積。
第8圖繪示了畫素電路100於驅動電晶體110的臨界電壓變異情況下的相對電流誤差示意圖。第8圖中的相對電流誤差可由以下的《公式4》計算。
Figure 108140145-A0101-12-0014-1
在本揭示文件的公式中，符號Err代表相對電流誤差；符號Iv代表驅動電晶體110的臨界電壓變異時的驅 動電流Idr；且符號I(0)代表畫素電路100未面臨任何特性變異時的驅動電流Idr。在本實施例中，驅動電晶體110的臨界電壓變異量(第8圖中以符號△Vth表示)為正0.3伏特與負0.3伏特。
第9圖繪示了畫素電路100於系統低電壓VSS變異情況下的相對電流誤差示意圖。第9圖中的相對電流誤差可由以下的《公式5》計算。
Figure 108140145-A0101-12-0015-2
在本揭示文件的公式中，符號Iss代表系統低電壓VSS變異時的驅動電流Idr。在本實施例中，系統低電壓VSS的變異量(第9圖中以符號△VSS表示)為正0.5伏特。
由上述可知，無論在驅動電晶體110的臨界電壓變異或系統低電壓VSS變異的情況下，畫素電路100皆能提供正確大小的驅動電流Idr。
在說明書及申請專利範圍中使用了某些詞彙來指稱特定的元件。然而，所屬技術領域中具有通常知識者應可理解，同樣的元件可能會用不同的名詞來稱呼。說明書及申請專利範圍並不以名稱的差異做為區分元件的方式，而是以元件在功能上的差異來做為區分的基準。在說明書及申請專利範圍所提及的「包含」為開放式的用語，故應解釋成「包含但不限定於」。另外，「耦接」在此包含任何直接及間接的連接手段。因此，若文中描述第一元件耦接於第二元件，則代表第一元件可通過電性連接或無 線傳輸、光學傳輸等信號連接方式而直接地連接於第二元件，或者通過其他元件或連接手段間接地電性或信號連接至該第二元件。
在此所使用的「及/或」的描述方式，包含所列舉的其中之一或多個項目的任意組合。另外，除非說明書中特別指明，否則任何單數格的用語都同時包含複數格的涵義。
以上僅為本揭示文件的較佳實施例，凡依本揭示文件請求項所做的均等變化與修飾，皆應屬本揭示文件的涵蓋範圍。
100‧‧‧畫素電路
110‧‧‧驅動電晶體
120‧‧‧發光單元
130‧‧‧發光控制電路
132‧‧‧第一發光電晶體
134‧‧‧第二發光電晶體
140‧‧‧補償電路
142‧‧‧補償電晶體
150‧‧‧儲存電容
160‧‧‧寫入電路
162‧‧‧第一寫入電晶體
164‧‧‧第二寫入電晶體
S1‧‧‧第一控制訊號
S2‧‧‧第二控制訊號
S3‧‧‧第三控制訊號
EM‧‧‧發光訊號
VDD‧‧‧系統高電壓
VSS‧‧‧系統低電壓
Vdata‧‧‧資料電壓
Rs‧‧‧電阻
NA‧‧‧第一電源端
NB‧‧‧第二電源端

Claims (20)

  1. 一種畫素電路，包含：一驅動電晶體；一發光單元；一發光控制電路，電性連接於該驅動電晶體以及該發光單元之間，用於選擇性地將該發光單元導通至該驅動電晶體；一補償電路，耦接於該發光控制電路與該驅動電晶體的一控制端，用於與該驅動電晶體形成一二極體連接結構；一儲存電容，包含一第一端和一第二端，其中該儲存電容的該第一端耦接於該驅動電晶體的該控制端，該發光控制電路用於選擇性地將該儲存電容的該第二端導通至一第一電源端；以及一寫入電路，用於提供不同電壓至該儲存電容的該第一端與該儲存電容的該第二端。
  2. 如請求項1所述的畫素電路，其中，該驅動電晶體另包含一第一端和一第二端，且該發光控制電路另包含：一第一發光電晶體，包含一第一端與一第二端，其中該第一發光電晶體的該第一端耦接於該發光單元，該第一發光電晶體的該第二端耦接於該驅動電晶體的該第一端與該補償電路；以及 一第二發光電晶體，包含一第一端與一第二端，其中該第二發光電晶體的該第一端耦接於該驅動電晶體的該第二端與該第一電源端，該第二發光電晶體的該第二端耦接於該儲存電容的該第二端。
  3. 如請求項2所述的畫素電路，其中，該第一發光電晶體的一控制端接收的訊號不同於該第二發光電晶體的一控制端接收的訊號。
  4. 如請求項2所述的畫素電路，其中，該第一發光電晶體的一控制端與該第二發光電晶體的一控制端用於接收一發光訊號。
  5. 如請求項4所述的畫素電路，其中，該寫入電路包含：一第一寫入電晶體，包含一第一端、一第二端與一控制端，其中該第一寫入電晶體的該第一端耦接於該驅動電晶體的該控制端，該第一寫入電晶體的該第二端用於接收一系統高電壓或一系統低電壓，該第一寫入電晶體的該控制端用於接收一第一控制訊號；以及一第二寫入電晶體，包含一第一端、一第二端與一控制端，其中該第二寫入電晶體的該第一端耦接於該儲存電容的該第二端，該第二寫入電晶體的該第二端用於接收一資料電壓，該第二寫入電晶體的該控制端用於接收一第二 控制訊號。
  6. 如請求項5所述的畫素電路，其中，該補償電路包含：一補償電晶體，包含一第一端、一第二端與一控制端，其中該補償電晶體的該第一端耦接於該驅動電晶體的該第一端，該補償電晶體的該第二端耦接於該驅動電晶體的該控制端，該補償電晶體的該控制端用於接收一第三控制訊號。
  7. 如請求項6所述的畫素電路，其中，該第一控制訊號、該第二控制訊號與該第三控制訊號分別用於提供一第一脈衝、一第二脈衝與一第三脈衝，該第二脈衝部分重疊於該第一脈衝與該第三脈衝。
  8. 如請求項7所述的畫素電路，其中，該第一脈衝、該第二脈衝與該第三脈衝具有相同的脈衝寬度。
  9. 一種畫素矩陣，包含：多個畫素電路，形成n個畫素列，其中該n個畫素列的每一者以多個第一閘極控制訊號中對應的三者作為一第一控制訊號、一第二控制訊號與一第三控制訊號，n為正整數，且該多個畫素電路的每一者包含：一驅動電晶體； 一發光單元；一發光控制電路，電性連接於該驅動電晶體以及該發光單元之間，用於選擇性地將該發光單元導通至該驅動電晶體；一補償電路，耦接於該發光控制電路與該驅動電晶體的一控制端，用於依據該第三控制訊號與該驅動電晶體形成一二極體連接結構；一儲存電容，包含一第一端和一第二端，其中該儲存電容的該第一端耦接於該驅動電晶體的該控制端，該發光控制電路用於選擇性地將該儲存電容的該第二端導通至一第一電源端；以及一寫入電路，用於依據該第一控制訊號與該第二控制訊號提供不同電壓至該儲存電容的該第一端與該儲存電容的該第二端。
  10. 如請求項9所述的畫素矩陣，其中，該n個畫素列中的一第i畫素列的該第二控制訊號，相同於該n個畫素列中的一第畫素列的該第三控制訊號且相同於該n個畫素列中的一第畫素列的該第一控制訊號，i為正整數且i小於n。
  11. 如請求項9所述的畫素矩陣，其中，該第一控制訊號、該第二控制訊號與該第三控制訊號分別用於提供一第一脈衝、一第二脈衝與一第三脈衝，該第二脈 衝部分重疊於該第一脈衝與該第三脈衝。
  12. 如請求項9所述的畫素矩陣，其中，該多個第一閘極控制訊號的每一者具有相同的脈衝寬度。
  13. 如請求項9所述的畫素矩陣，其中，該驅動電晶體另包含一第一端和一第二端，且該發光控制電路另包含：一第一發光電晶體，包含一第一端與一第二端，其中該第一發光電晶體的該第一端耦接於該發光單元，該第一發光電晶體的該第二端耦接於該驅動電晶體的該第一端與該補償電路；以及一第二發光電晶體，包含一第一端與一第二端，其中該第二發光電晶體的該第一端耦接於該驅動電晶體的該第二端與該第一電源端，該第二發光電晶體的該第二端耦接於該儲存電容的該第二端。
  14. 如請求項13所述的畫素矩陣，其中，該第一發光電晶體的一控制端接收的訊號不同於該第二發光電晶體的一控制端接收的訊號。
  15. 如請求項13所述的畫素矩陣，其中，該第一發光電晶體的一控制端與該第二發光電晶體的一控制端用於接收一發光訊號。
  16. 如請求項15所述的畫素矩陣，其中，該寫入電路包含：一第一寫入電晶體，包含一第一端、一第二端與一控制端，其中該第一寫入電晶體的該第一端耦接於該驅動電晶體的該控制端，該第一寫入電晶體的該第二端用於接收一系統高電壓或一系統低電壓，該第一寫入電晶體的該控制端用於接收該第一控制訊號；以及一第二寫入電晶體，包含一第一端、一第二端與一控制端，其中該第二寫入電晶體的該第一端耦接於該儲存電容的該第二端，該第二寫入電晶體的該第二端用於接收一資料電壓，該第二寫入電晶體的該控制端用於接收該第二控制訊號。
  17. 如請求項16所述的畫素矩陣，其中，該補償電路包含：一補償電晶體，包含一第一端、一第二端與一控制端，其中該補償電晶體的該第一端耦接於該驅動電晶體的該第一端，該補償電晶體的該第二端耦接於該驅動電晶體的該控制端，該補償電晶體的該控制端用於接收該第三控制訊號。
  18. 如請求項17所述的畫素矩陣，其中，該n個畫素列的每一者以多個第二閘極控制訊號中對應的一 者作為該發光訊號。
  19. 如請求項17所述的畫素矩陣，其中，該多個畫素電路接收相同的該發光訊號。
  20. 一種畫素結構，包含：一第一畫素；一第二畫素；以及一第三畫素，其中該第一畫素、該第二畫素與該第三畫素的每一者包含：一驅動電晶體；一發光單元；一發光控制電路，電性連接於該驅動電晶體以及該發光單元之間，用於選擇性地將該發光單元導通至該驅動電晶體；一補償電路，耦接於該發光控制電路與該驅動電晶體的一控制端，用於與該驅動電晶體形成一二極體連接結構；一儲存電容，包含一第一端和一第二端，其中該儲存電容的該第一端耦接於該驅動電晶體的該控制端，該發光控制電路用於選擇性地將該儲存電容的該第二端導通至一第一電源端；以及一寫入電路，用於提供不同電壓至該儲存電容的該第一端與該儲存電容的該第二端； 其中該第一畫素的該發光單元、該第二畫素的該發光單元與該第三畫素的該發光單元分別用於產生紅色、綠色與藍色的光線。
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