CN111402808A - 像素电路、像素结构与相关的像素矩阵 - Google Patents

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Abstract

一种像素电路、像素结构与相关的像素矩阵，像素电路包含驱动晶体管、发光单元、发光控制电路、补偿电路、存储电容与写入电路。发光控制电路用于选择性地将发光单元导通至驱动晶体管。补偿电路耦接于发光控制电路与驱动晶体管的控制端，用于与驱动晶体管形成二极管连接结构。存储电容包含第一端和第二端。存储电容的第一端耦接于驱动晶体管的控制端。发光控制电路用于选择性地将存储电容的第二端导通至第一电源端。写入电路用于提供不同电压至存储电容的第一端与存储电容的第二端。

Description

像素电路、像素结构与相关的像素矩阵
技术领域
本公开文件有关一种像素电路，特别涉及一种能免疫于元件特性变异的像素电路。
背景技术
微发光二极管(micro LED)具有低功率消耗、高色彩饱和度和高反应速度等优点，因而成为应用于下一代显示面板的热门技术之一。然而，位于显示面板不同区域的微发光二极管像素电路可能会因为工艺因素而具有不同的元件特性，且会面对不同大小的电源线负载，因而导致亮度不均匀的显示画面。
发明内容
本公开文件提供一种像素电路，其包含驱动晶体管、发光单元、发光控制电路、补偿电路、存储电容与写入电路。发光控制电路用于选择性地将发光单元导通至驱动晶体管。补偿电路耦接于发光控制电路与驱动晶体管的控制端，用于与驱动晶体管形成二极管连接结构。存储电容包含第一端和第二端。存储电容的第一端耦接于驱动晶体管的控制端。发光控制电路用于选择性地将存储电容的第二端导通至第一电源端。写入电路用于提供不同电压至存储电容的第一端与存储电容的第二端。
本公开文件提供一种像素矩阵，其包含形成n个像素行的多个像素电路。n个像素行的每一者以多个第一栅极控制信号中对应的三者作为第一控制信号、第二控制信号与第三控制信号。多个像素电路的每一者包含驱动晶体管、发光单元、发光控制电路、补偿电路、存储电容与写入电路。发光控制电路用于选择性地将发光单元导通至驱动晶体管。补偿电路耦接于发光控制电路与驱动晶体管的控制端，用于依据第三控制信号与驱动晶体管形成二极管连接结构。存储电容包含第一端和第二端。存储电容的第一端耦接于驱动晶体管的控制端。发光控制电路用于选择性地将存储电容的第二端导通至第一电源端。写入电路用于依据第一控制信号与第二控制信号提供不同电压至存储电容的第一端与存储电容的第二端。
本公开文件提供一种像素结构，其包含第一像素、第二像素与第三像素。第一像素、第二像素与第三像素的每一者包含驱动晶体管、发光单元、发光控制电路、补偿电路、存储电容与写入电路。发光控制电路用于选择性地将发光单元导通至驱动晶体管。补偿电路耦接于发光控制电路与驱动晶体管的控制端，用于与驱动晶体管形成二极管连接结构。存储电容包含第一端和第二端。存储电容的第一端耦接于驱动晶体管的控制端。发光控制电路用于选择性地将存储电容的第二端导通至第一电源端。写入电路用于提供不同电压至存储电容的第一端与存储电容的第二端。第一像素的发光单元、第二像素的发光单元与第三像素的发光单元分别用于产生红色、绿色与蓝色的光线。
上述的像素电路与像素结构免疫于元件特性变异的影响，因而能提供正确的亮度。上述的像素矩阵适用波形简单的驱动信号，因而能降低周边驱动电路的复杂度。
附图说明
图1为根据本公开文件一实施例的像素电路的功能方框图。
图2为提供至图1的像素电路的多个控制信号简化后的波形示意图。
图3A为图1的像素电路于第一操作阶段中的等效电路操作示意图。
图3B为图1的像素电路于第二操作阶段中的等效电路操作示意图。
图3C为图1的像素电路于第三操作阶段中的等效电路操作示意图。
图4为根据本公开文件另一实施例的像素电路的功能方框图。
图5为提供至图4的像素电路的多个控制信号简化后的波形示意图。
图6为依据本公开文件一实施例的像素矩阵简化后的功能方框图。
图7为提供至像素矩阵的多个栅极控制信号简化后的波形示意图。
图8示出了图1的像素电路于驱动晶体管的临界电压变异情况下的相对电流误差示意图。
图9示出了图1的像素电路于系统低电压变异情况下的相对电流误差示意图。
附图标记说明：
100：像素电路
110：驱动晶体管
120：发光单元
130：发光控制电路
132：第一发光晶体管
134：第二发光晶体管
140：补偿电路
142：补偿晶体管
150：存储电容
160：写入电路
162：第一写入晶体管
164：第二写入晶体管
S1：第一控制信号
S2：第二控制信号
S3：第三控制信号
EM：发光信号
VDD：系统高电压
VSS：系统低电压
Vdata：数据电压
Rs：电阻
NA：第一电源端
NB：第二电源端
201：等待阶段
210：第一操作阶段
220：第二操作阶段
230：第三操作阶段
240：第四操作阶段
600：像素矩阵
601[1]～601[n+2]：移位暂存器
610[1]～610[n]：像素行
620：像素结构
HC1～HC4：时钟信号
GA[1]～GA[n+2]：第一栅极控制信号
GB[1]～GB[n]：第二栅极控制信号
具体实施方式
以下将配合相关附图来说明本公开文件的实施例。在附图中，相同的标号表示相同或类似的元件或方法流程。
图1为根据本公开文件一实施例的像素电路100的功能方框图。像素电路100包含驱动晶体管110、发光单元120、发光控制电路130、补偿电路140、存储电容150以及写入电路160。驱动晶体管110用于决定流经发光单元120的电流大小，进而决定发光单元120产生的亮度。发光控制电路130耦接于驱动晶体管110与发光单元120之间，用于选择性地将发光单元120导通至驱动晶体管110，以决定像素电路100的发光时间长度。
补偿电路140耦接于驱动晶体管110的控制端与发光控制电路130。当补偿电路140导通时，补偿电路140会与驱动晶体管110形成二极管连接(diode-connected)结构，以检测驱动晶体管110的临界电压。
存储电容150包含第一端和第二端。存储电容150的第一端耦接于驱动晶体管110的控制端，存储电容150的第二端则耦接于发光控制电路130和写入电路160。写入电路160用于提供数据电压Vdata至存储电容150的第二端。在补偿电路140将检测到的临界电压存储于存储电容150的第一端之后，发光控制电路130会选择性地将存储电容150的第二端导通至第一电源端NA，以自第一电源端NA接收系统低电压VSS。因此，数据电压Vdata会因为电容耦合(capacitive coupling)而自存储电容150的第二端被写入至驱动晶体管110的控制端。写入电路160还用于提供系统高电压VDD至存储电容150的第一端，以重置驱动晶体管110的控制端电压。
换言之，像素电路100可补偿驱动晶体管110的临界电压变异，因此应用像素电路100的显示面板可产生亮度均匀的显示画面。本公开文件中的用语“补偿”指称的是为弥补因特定因素而产生的电流误差所执行的校正。例如，在像素电路100补偿了驱动晶体管110的临界电压变异后，流经发光单元120的电流大小便会与驱动晶体管110的临界电压无关。
如图1所示，发光控制电路130包含第一发光晶体管132与第二发光晶体管134。第一发光晶体管132与第二发光晶体管134皆包含第一端、第二端与控制端。第一发光晶体管132的第一端耦接于发光单元120的第一端(例如，阴极端)，发光单元120的第二端(例如，阳极端)则耦接于第二电源端NB，其中第二电源端NB用于提供系统高电压VDD。第一发光晶体管132的第二端耦接于驱动晶体管110的第一端与补偿电路140。第二发光晶体管134的第一端耦接于驱动晶体管110的第二端与第一电源端NA。第二发光晶体管134的第二端耦接于存储电容150的第二端。
在本实施例中，第一发光晶体管132的控制端与第二发光晶体管134的控制端都用于接收发光信号EM。
写入电路160包含第一写入晶体管162与第二写入晶体管164。第一写入晶体管162与第二写入晶体管164皆包含第一端、第二端与控制端。第一写入晶体管162的第一端耦接于驱动晶体管110的控制端。第一写入晶体管162的第二端用于接收系统高电压VDD。第一写入晶体管162的控制端用于接收第一控制信号S1。第二写入晶体管164的第一端耦接于存储电容150的第二端。第二写入晶体管164的第二端用于接收数据电压Vdata。第二写入晶体管164的控制端用于接收第二控制信号S2。
补偿电路140包含补偿晶体管142，且补偿晶体管142包含第一端、第二端与控制端。补偿晶体管142的第一端耦接于驱动晶体管110的第一端。补偿晶体管142的第二端耦接于驱动晶体管110的控制端。补偿晶体管142的控制端用于接收第三控制信号S3。
图1的电阻Rs是用于表示像素电路100耦接的电源线上的等效阻抗，而并非实际制作出的电阻器。
在一些实施例中，图1的晶体管可以用各种合适的N型晶体管来实现，例如薄膜晶体管(Thin-Film Transistor，简称TFT)和金属氧化物半导体场效晶体管等等。
在另一些实施例中，图1的发光单元120是用微发光二极管(micro LED)来实现。
在又一些实施例中，图1的发光单元120是用有机发光二极管(Organic Light-Emitting Diode，简称OLED)来实现。
图2为提供至像素电路100的多个控制信号简化后的波形示意图。图3A为像素电路100于第一操作阶段210中的等效电路操作示意图。图3B为像素电路100于第二操作阶段220中的等效电路操作示意图。图3C为像素电路100于第三操作阶段230中的等效电路操作示意图。请同时参考图2与图3A，在第一操作阶段210中，第一控制信号S1与第二控制信号S2具有逻辑高电平(logic high level，例如能使N型晶体管导通的高电压电平)，第三控制信号S3和发光信号EM具有逻辑低电平(logic low level，例如能使N型晶体管关断的低电压电平)。发光控制电路130与补偿电路140会关断，亦即第一发光晶体管132、第二发光晶体管134与补偿晶体管142会关断。写入电路160的第一写入晶体管162和第二写入晶体管164皆会导通。因此，写入电路160会将系统高电压VDD和数据电压Vdata分别提供至存储电容150的第一端和第二端。
请同时参考图2与图3B，在第二操作阶段220中，第二控制信号S2和第三控制信号S3具有逻辑高电平，第一控制信号S1和发光信号EM具有逻辑低电平。发光控制电路130会关断，亦即第一发光晶体管132与第二发光晶体管134会关断。补偿电路140通过导通的补偿晶体管142将驱动晶体管110的控制端导通至驱动晶体管110的第一端，进而使驱动晶体管110形成二极管形式的晶体管(diode-connected transistor)。写入电路130的第一写入晶体管132关断，且写入电路130会通过导通的第二写入晶体管134将数据电压Vdata提供至存储电容150的第二端。因此，存储电容150的第一端会向第一电源端NA放电，直到存储电容150的第一端电压接近于以下《公式1》所示的大小。
V1＝VSScomp-Vth 《公式1》
在本公开文件的公式中，符号V1表示存储电容150的第一端电压；符号VSScomp表示驱动晶体管110的第二端在第二操作阶段220中接收到的电压；且符号Vth表示驱动晶体管110的临界电压。
像素电路100会于第二操作阶段220与第三操作阶段230之间的一等待阶段201关断发光控制电路130、补偿电路140与写入电路160，以维持存储电容150两端的电压。在一些实施例中，当多个像素电路100被设置于显示面板中时，等待阶段201是用于等待其他行的像素电路100(未示出于第2～3图)执行其第一操作阶段210与第二操作阶段220。
请同时参考图2与图3C，在第三操作阶段230中，第一控制信号S1、第二控制信号S2与第三控制信号S3都具有逻辑低电平，而发光信号EM具有逻辑高电平。发光控制电路130通过导通的第一发光晶体管132将发光单元120导通至驱动晶体管110的第一端，且通过导通的第二发光晶体管134将存储电容150的第二端导通至第一电源端NA。此时，存储于存储电容150的第二端的数据电压Vdata会因为电容耦合而被写入至存储电容150的第一端，且存储电容150的第一端电压可以由以下的《公式2》表示。因此，驱动晶体管110会工作于饱和区(saturation region)且提供如以下《公式3》所示的驱动电流Idr，其中驱动电流Idr会流经发光单元120且使其产生对应的亮度。
V1＝VSScomp-Vth-VSSemi-Vdata 《公式2》
Idr＝K(Vgs-Vth)2＝K(VSScomp-Vdata)2 《公式3》
在本公开文件的公式中，符号VSSemi表示驱动晶体管110的第二端在第三操作阶段230中接收到的电压；符号Vgs表示驱动晶体管110的控制端和第二端在第三操作阶段230中的电压差；符号K表示驱动晶体管110的载子迁移率(carrier mobility)、栅极氧化层的单位电容大小以及栅极宽长比三者的乘积。
在多个像素电路100被设置于显示面板的一些实施例中，多个像素电路100中的部分或全部会共同耦接于提供系统低电压VSS的同一条电源线。因此，多个驱动电流Idr会在第三操作阶段230中同时流过图1的电阻Rs而造成显著的压差，使得显示面板中不同区域的像素电路100在第三操作阶段230中接收到的系统低电压VSS可能会不一致(亦即，对不同的像素电路100而言，《公式2》中的符号VSSemi代表的电压大小可能不一致)。
像素电路100的运行还包含第三操作阶段230之后的一第四操作阶段240。于第四操作阶段240中，第一控制信号S1、第二控制信号S2、第三控制信号S3与发光信号EM皆具有逻辑低电平，使得发光控制电路130、补偿电路140与写入电路150皆处于关断状态。像素电路100产生的亮度可以由驱动电流Idr的大小及/或第三操作阶段230与第四操作阶段240的时间长度比值来决定。
在一些实施例中，像素电路100约需一个图框(frame)的四分之一来执行第一操作阶段210、第二操作阶段220与等待阶段201的对应运行，且约需一个图框的四分之三来执行第三操作阶段230与第四操作阶段240的对应运行，但本公开文件不以此为限。实作上，第一操作阶段210、第二操作阶段220、等待阶段201、第三操作阶段230与第四操作阶段240的时间长度皆可以依据实际设计需求而调整。
在一些实施例中，第二发光晶体管134的控制端用于接收不同于发光信号EM的另一控制信号。在第三操作阶段230中，该另一控制信号的上升边缘可以早于发光信号EM的上升边缘。
由上述可知，像素电路100于第三操作阶段230中接收到的系统低电压VSS以及驱动晶体管110的临界电压都不会影响驱动电流Idr的大小，因此像素电路100能产生正确的亮度。另外，第一控制信号S1、第二控制信号S2与第三控制信号S3的波形相似且具有固定规律，因而可以由同一组移位暂存器来产生以简化显示面板的电路架构。
图4为依据本公开文件一实施例的像素电路400的功能方框图。像素电路400相似于像素电路100，差异在于，像素电路400中的晶体管是以P型晶体管来实现，且发光单元120的连接方式不同。发光单元120的第一端(例如，阴极端)与第二端(例如，阳极端)是分别耦接于第二电源端NB与第一发光晶体管132的第一端。在此情况下，第一电源端NA与第二电源端NB分别用于接收系统高电压VDD与系统低电压VSS，且第一写入晶体管162的第二端是用于接收系统低电压VSS。
图5为提供至像素电路400的多个控制信号简化后的波形示意图。图5中的信号波形对应地反相于图2中的信号波形。像素电路400与像素电路100的运行方式彼此相似，差异仅在于，本实施例的逻辑高电平指的是能让P型晶体管导通的低电压电平，逻辑低电平指的是能让P型晶体管关断的高电压电平。因此，像素电路400的驱动电流Idr能免疫于系统高电压VDD变异以及驱动晶体管110的临界电压变异。
前述像素电路100的其余连接方式、元件、实施方式以及优点，皆适用于像素电路400，为简洁起见，在此不重复赘述。
图6为依据本公开文件一实施例的像素矩阵600简化后的功能方框图。像素矩阵600包含多个像素电路PX，且多个像素电路PX排列形成多个像素行610[1]～610[n]。像素行610[1]～610[n]的每一者中，每三个按序排列的像素电路PX形成一像素结构620，且像素结构620中的三个像素电路PX分别用于产生红色、蓝色与绿色的光线，但本公开文件不以此为限。像素结构620的颜色组合可以依据实际需求设计，例如像素结构620可以包含四个分别提供红色、蓝色、绿色与白色光线的像素电路PX。
像素电路PX可以用图1的像素电路100或图4的像素电路400来实现。请同时参考图1与图6，像素矩阵600用于自多个移位暂存器601[1]～601[n+2]接收多个第一栅极控制信号GA[1]～GA[n+2]。像素行610[1]～610[n]的每一者用于以第一栅极控制信号GA[1]～GA[n+2]中对应的三者作为第一控制信号S1、第二控制信号S2与第三控制信号S3。
像素行610[1]～610[n]的每一者的第二控制信号S2会与前一像素行的第三控制信号S3相同，且与后一行像素行的第一控制信号S1相同。
例如，像素行610[1]以第一栅极控制信号GA[1]～GA[3]分别作为第一控制信号S1、第二控制信号S2与第三控制信号S3；像素行610[2]以第一栅极控制信号GA[2]～GA[4]分别作为第一控制信号S1、第二控制信号S2与第三控制信号S3；像素行610[3]以第一栅极控制信号GA[3]～GA[5]分别作为第一控制信号S1、第二控制信号S2与第三控制信号S3。因此，像素行610[2]的第二控制信号S2相同于像素行610[1]的第三控制信号S3与像素行610[3]的第一控制信号S1，依此类推。
像素矩阵600还用于自其他移位暂存器(未示出于图6)接收第二栅极控制信号GB[1]～GB[n]。像素行610[1]～610[n]的每一者用于以第二栅极控制信号GB[1]～GB[n]中对应的一者作为发光信号EM。
图7为提供至像素矩阵600的多个栅极控制信号简化后的波形示意图。请同时参考图6与图7，移位暂存器601[1]～601[n]会依据时钟信号HC1～HC4将第一栅极控制信号GA[1]～GA[n+2]按序切换至逻辑高电平，以按序产生具有逻辑高电平的多个第一脉冲Pa[1]～Pa[n+2]。第一脉冲Pa[1]～Pa[n+2]的脉冲宽度彼此相同。第一脉冲Pa[1]～Pa[n+2]中的每一者会部分重叠于前一个脉冲，且部分重叠于后一个脉冲。
例如，第一脉冲Pa[2]部分重叠于脉冲第一脉冲Pa[1]且部分重叠于第一脉冲Pa[3]，第一脉冲Pa[4]部分重叠于第一脉冲Pa[3]且部分重叠于第一脉冲Pa[5]，依此类推。
另外，第一脉冲Pa[1]～Pa[n+2]中的每一者与前两个顺位的另一个脉冲不互相重叠，且与后两个顺位的另一个脉冲也不互相重叠。
例如，第一脉冲Pa[3]不重叠于第一脉冲Pa[1]且不重叠于第一脉冲Pa[5]，第一脉冲Pa[4]不重叠于第一脉冲Pa[2]且不重叠于第一脉冲Pa[6]，依此类推。
第二栅极控制信号GB[1]～GB[n]会按序切换至逻辑高电平，以按序产生具有逻辑高电平的多个第二脉冲Pb[1]～Pb[n]。第二脉冲Pb[1]～Pb[n]不重叠于第一脉冲Pa[1]～Pa[n+2]。
在一些实施例中，第一脉冲Pa[1]～Pa[n+2]产生于一图框的大约前四分之一，而第二脉冲Pb[1]～Pb[n]产生于该图框的大约后四分之三，但本公开文件不以此为限。
在一实施例中，像素行610[1]～610[n]的每一者以相同的第二栅极控制信号作为发光信号EM，亦即所有的像素电路PX接收相同的发光信号EM以同时发光。如此一来，可以进一步节省电路布局面积。
图8示出了像素电路100于驱动晶体管110的临界电压变异情况下的相对电流误差示意图。图8中的相对电流误差可由以下的《公式4》计算。
Figure BDA0002482557890000101
在本公开文件的公式中，符号Err代表相对电流误差；符号Iv代表驱动晶体管110的临界电压变异时的驱动电流Idr；且符号I(0)代表像素电路100未面临任何特性变异时的驱动电流Idr。在本实施例中，驱动晶体管110的临界电压变异量(图8中以符号ΔVth表示)为正0.3伏特与负0.3伏特。
图9示出了像素电路100于系统低电压VSS变异情况下的相对电流误差示意图。图9中的相对电流误差可由以下的《公式5》计算。
Figure BDA0002482557890000102
在本公开文件的公式中，符号Iss代表系统低电压VSS变异时的驱动电流Idr。在本实施例中，系统低电压VSS的变异量(图9中以符号ΔVSS表示)为正0.5伏特。
由上述可知，无论在驱动晶体管110的临界电压变异或系统低电压VSS变异的情况下，像素电路100皆能提供正确大小的驱动电流Idr。
在说明书及权利要求中使用了某些词汇来指称特定的元件。然而，所属技术领域中技术人员应可理解，同样的元件可能会用不同的名词来称呼。说明书及权利要求并不以名称的差异做为区分元件的方式，而是以元件在功能上的差异来做为区分的基准。在说明书及权利要求所提及的“包含”为开放式的用语，故应解释成“包含但不限定于”。另外，“耦接”在此包含任何直接及间接的连接手段。因此，若文中描述第一元件耦接于第二元件，则代表第一元件可通过电性连接或无线传输、光学传输等信号连接方式而直接地连接于第二元件，或者通过其他元件或连接手段间接地电性或信号连接至该第二元件。
在此所使用的“及/或”的描述方式，包含所列举的其中之一或多个项目的任意组合。另外，除非说明书中特别指明，否则任何单数格的用语都同时包含复数格的涵义。
以上仅为本公开文件的优选实施例，凡依本公开文件权利要求所做的均等变化与修饰，皆应属本公开文件的涵盖范围。

Claims (20)

1.一种像素电路，包含：
一驱动晶体管；
一发光单元；
一发光控制电路，用于选择性地将该发光单元导通至该驱动晶体管；
一补偿电路，耦接于该发光控制电路与该驱动晶体管的一控制端，用于与该驱动晶体管形成一二极管连接结构；
一存储电容，包含一第一端和一第二端，其中该存储电容的该第一端耦接于该驱动晶体管的该控制端，该发光控制电路用于选择性地将该存储电容的该第二端导通至一第一电源端；以及
一写入电路，用于提供不同电压至该存储电容的该第一端与该存储电容的该第二端。
2.如权利要求1所述的像素电路，其中，该驱动晶体管另包含一第一端和一第二端，且该发光控制电路另包含：
一第一发光晶体管，包含一第一端与一第二端，其中该第一发光晶体管的该第一端耦接于该发光单元，该第一发光晶体管的该第二端耦接于该驱动晶体管的该第一端与该补偿电路；以及
一第二发光晶体管，包含一第一端与一第二端，其中该第二发光晶体管的该第一端耦接于该驱动晶体管的该第二端与该第一电源端，该第二发光晶体管的该第二端耦接于该存储电容的该第二端。
3.如权利要求2所述的像素电路，其中，该第一发光晶体管的一控制端接收的信号不同于该第二发光晶体管的一控制端接收的信号。
4.如权利要求2所述的像素电路，其中，该第一发光晶体管的一控制端与该第二发光晶体管的一控制端用于接收一发光信号。
5.如权利要求4所述的像素电路，其中，该写入电路包含：
一第一写入晶体管，包含一第一端、一第二端与一控制端，其中该第一写入晶体管的该第一端耦接于该驱动晶体管的该控制端，该第一写入晶体管的该第二端用于接收一系统高电压或一系统低电压，该第一写入晶体管的该控制端用于接收一第一控制信号；以及
一第二写入晶体管，包含一第一端、一第二端与一控制端，其中该第二写入晶体管的该第一端耦接于该存储电容的该第二端，该第二写入晶体管的该第二端用于接收一数据电压，该第二写入晶体管的该控制端用于接收一第二控制信号。
6.如权利要求5所述的像素电路，其中，该补偿电路包含：
一补偿晶体管，包含一第一端、一第二端与一控制端，其中该补偿晶体管的该第一端耦接于该驱动晶体管的该第一端，该补偿晶体管的该第二端耦接于该驱动晶体管的该控制端，该补偿晶体管的该控制端用于接收一第三控制信号。
7.如权利要求6所述的像素电路，其中，该第一控制信号、该第二控制信号与该第三控制信号分别用于提供一第一脉冲、一第二脉冲与一第三脉冲，该第二脉冲部分重叠于该第一脉冲与该第三脉冲。
8.如权利要求7所述的像素电路，其中，该第一脉冲、该第二脉冲与该第三脉冲具有相同的脉冲宽度。
9.一种像素矩阵，包含：
多个像素电路，形成n个像素行，其中该n个像素行的每一者以多个第一栅极控制信号中对应的三者作为一第一控制信号、一第二控制信号与一第三控制信号，n为正整数，且该多个像素电路的每一者包含：
一驱动晶体管；
一发光单元；
一发光控制电路，用于选择性地将该发光单元导通至该驱动晶体管；
一补偿电路，耦接于该发光控制电路与该驱动晶体管的一控制端，用于依据该第三控制信号与该驱动晶体管形成一二极管连接结构；
一存储电容，包含一第一端和一第二端，其中该存储电容的该第一端耦接于该驱动晶体管的该控制端，该发光控制电路用于选择性地将该存储电容的该第二端导通至一第一电源端；以及
一写入电路，用于依据该第一控制信号与该第二控制信号提供不同电压至该存储电容的该第一端与该存储电容的该第二端。
10.如权利要求9所述的像素矩阵，其中，该n个像素行中的一第i像素行的该第二控制信号，相同于该n个像素行中的一第i-1像素行的该第三控制信号且相同于该n个像素行中的一第i+1像素行的该第一控制信号，i为正整数且i小于n。
11.如权利要求9所述的像素矩阵，其中，该第一控制信号、该第二控制信号与该第三控制信号分别用于提供一第一脉冲、一第二脉冲与一第三脉冲，该第二脉冲部分重叠于该第一脉冲与该第三脉冲。
12.如权利要求9所述的像素矩阵，其中，该多个第一栅极控制信号的每一者具有相同的脉冲宽度。
13.如权利要求9所述的像素矩阵，其中，该驱动晶体管另包含一第一端和一第二端，且该发光控制电路另包含：
一第一发光晶体管，包含一第一端与一第二端，其中该第一发光晶体管的该第一端耦接于该发光单元，该第一发光晶体管的该第二端耦接于该驱动晶体管的该第一端与该补偿电路；以及
一第二发光晶体管，包含一第一端与一第二端，其中该第二发光晶体管的该第一端耦接于该驱动晶体管的该第二端与该第一电源端，该第二发光晶体管的该第二端耦接于该存储电容的该第二端。
14.如权利要求13所述的像素矩阵，其中，该第一发光晶体管的一控制端接收的信号不同于该第二发光晶体管的一控制端接收的信号。
15.如权利要求13所述的像素矩阵，其中，该第一发光晶体管的一控制端与该第二发光晶体管的一控制端用于接收一发光信号。
16.如权利要求15所述的像素矩阵，其中，该写入电路包含：
一第一写入晶体管，包含一第一端、一第二端与一控制端，其中该第一写入晶体管的该第一端耦接于该驱动晶体管的该控制端，该第一写入晶体管的该第二端用于接收一系统高电压或一系统低电压，该第一写入晶体管的该控制端用于接收该第一控制信号；以及
一第二写入晶体管，包含一第一端、一第二端与一控制端，其中该第二写入晶体管的该第一端耦接于该存储电容的该第二端，该第二写入晶体管的该第二端用于接收一数据电压，该第二写入晶体管的该控制端用于接收该第二控制信号。
17.如权利要求16所述的像素矩阵，其中，该补偿电路包含：
一补偿晶体管，包含一第一端、一第二端与一控制端，其中该补偿晶体管的该第一端耦接于该驱动晶体管的该第一端，该补偿晶体管的该第二端耦接于该驱动晶体管的该控制端，该补偿晶体管的该控制端用于接收该第三控制信号。
18.如权利要求17所述的像素矩阵，其中，该n个像素行的每一者以多个第二栅极控制信号中对应的一者作为该发光信号。
19.如权利要求17所述的像素矩阵，其中，该多个像素电路接收相同的该发光信号。
20.一种像素结构，包含：
一第一像素；
一第二像素；以及
一第三像素，其中该第一像素、该第二像素与该第三像素的每一者包含：
一驱动晶体管；
一发光单元；
一发光控制电路，用于选择性地将该发光单元导通至该驱动晶体管；
一补偿电路，耦接于该发光控制电路与该驱动晶体管的一控制端，用于与该驱动晶体管形成一二极管连接结构；
一存储电容，包含一第一端和一第二端，其中该存储电容的该第一端耦接于该驱动晶体管的该控制端，该发光控制电路用于选择性地将该存储电容的该第二端导通至一第一电源端；以及
一写入电路，用于提供不同电压至该存储电容的该第一端与该存储电容的该第二端；
其中该第一像素的该发光单元、该第二像素的该发光单元与该第三像素的该发光单元分别用于产生红色、绿色与蓝色的光线。
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