TW201944384A - 畫素電路 - Google Patents

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Abstract

一種畫素電路，包括發光元件、第一電晶體、第二電晶體、第三電晶體、第四電晶體、第五電晶體、第六電晶體、第七電晶體、第八電晶體及儲存電容。第三電晶體耦接第二電晶體。第四電晶體耦接第二電晶體。儲存電容耦接於第一電晶體與第四電晶體之間。第五電晶體耦接第四電晶體。第六電晶體耦接第四電晶體。第七電晶體耦接第四電晶體及發光元件。第八電晶體耦接第一電晶體。

Description

畫素電路
本發明是有關於一種畫素電路，且特別是有關於一種具有發光元件的畫素電路。
由於具有自發光的特性，自發光顯示面板已成為新一代顯示面板的發展重點，例如有機發光二極體（Organic Light-Emitting Diode，OLED）顯示面板或微型發光二極體（μLED）。然而，受制於電源會隨著負載變化的特性，畫素電路中驅動發光元件的電流也會對應地變化，以致於發光元件的亮度與預期的亮度會有些微差異。因此，在驅動發光元件的電流無法達到預期值時，會影響自發光顯示面板的顯示品質。
本發明提供一種畫素電路，可改善自發光面板之顯示品質。
本發明的畫素電路，包括發光元件、第一電晶體、第二電晶體、第三電晶體、第四電晶體、第五電晶體、第六電晶體、第七電晶體、第八電晶體及儲存電容。發光元件具有陽極端及接收系統低電壓的陰極端。第一電晶體具有接收系統高電壓的第一端、接收第一發光信號的控制端及第二端。第二電晶體具有接收系統高電壓的第一端、接收第一發光信號的控制端及第二端。第三電晶體具有耦接第二電晶體的第二端的第一端、接收第一掃描信號的控制端及接收參考電壓的一第二端。第四電晶體具有耦接第二電晶體的第二端的第一端、控制端及第二端。儲存電容耦接於第一電晶體的第二端與第四電晶體的控制端之間。第五電晶體具有耦接第四電晶體的控制端的第一端、接收第一掃描信號的控制端及耦接第四電晶體的第二端的第二端。第六電晶體具有耦接第四電晶體的控制端的第一端、接收第二掃描信號的控制端及接收低準位電壓的第二端。第七電晶體具有耦接第四電晶體的第二端的第一端、接收第二發光信號的控制端及耦接發光元件的陽極端的第二端。第八電晶體具有接收資料電壓的第一端、接收第一掃描信號的控制端及耦接第一電晶體的第二端的第二端。
基於上述，本發明實施例的畫素電路，系統高電壓OVDD會同時傳送至第四電晶體的第二端及儲存電容，因此系統高電壓的波動不影響流經第四電晶體的電流。
為讓本發明的上述特徵和優點能更明顯易懂，下文特舉實施例，並配合所附圖式作詳細說明如下。
圖1A為依據本發明第一實施例的畫素電路的電路示意圖。請參照圖1A，在本實施例中，畫素電路100包括發光元件（在此以有機發光二極體OLED為例）、儲存電容C、第一電晶體T1、第二電晶體T2、第三電晶體T3、第四電晶體T4、第五電晶體T5、第六電晶體T6、第七電晶體T7、第八電晶體T8及第九電晶體T9。
有機發光二極體OLED具有陽極端及接收系統低電壓OVSS的陰極端。第一電晶體T1具有接收系統高電壓OVDD的第一端、接收第一發光信號EM[N]的控制端及第二端，其中N為引導數。第二電晶體T2具有接收系統高電壓OVDD的第一端、接收第一發光信號EM[N]的控制端及第二端。第三電晶體T3具有耦接第二電晶體T2的第二端的第一端、接收第一掃描信號S1[N]的控制端及接收參考電壓VREF的第二端。
第四電晶體T4具有耦接第二電晶體T2的第二端的第一端、控制端及第二端。儲存電容C耦接於第一電晶體T1的第二端與第四電晶體T4的控制端之間。第五電晶體T5具有耦接第四電晶體T4的控制端的第一端、接收第一掃描信號S1[N]的控制端及的第二端。第六電晶體T6具有耦接第五電晶體T5的第二端的第一端、接收第二掃描信號S2[N]的控制端及接收第二掃描信號S2[N]的第二端。
第七電晶體T7具有耦接第四電晶體T4的第二端的第一端、接收第二發光信號EM[N+1]的控制端及耦接有機發光二極體OLED的陽極端的第二端。第八電晶體T8具有接收資料電壓VDATA的第一端、接收第一掃描信號S1[N]的控制端及耦接第一電晶體T1的第二端的第二端。第九電晶體T9具有耦接第五電晶體T5的第二端的第一端、接收第一掃描信號S1[N]的控制端及耦接第四電晶體T4的第二端的第二端。其中，參考電壓位VREF於系統高電壓OVDD與系統低電壓OVSS之間。
圖1B為依據本發明第一實施例的畫素電路的驅動波形示意圖。請參照圖1A及圖1B，在本實施例中，第一掃描信號S1[N]的致能期間Te1長於第二掃描信號S2[N]的致能期間Te2，第二掃描信號S2[N]的致能期間Te2早於第一掃描信號S1[N]的致能期間Te1，並且第二掃描信號S2[N]的致能期間Te2部分重疊於第一掃描信號S1[N]的致能期間Te2。
第一掃描信號S1[N]的致能期間Te1與第二掃描信號S2[N]的致能期間Te2完全位於第一發光信號EM[N]的禁能期間Tdn。亦即，畫素電路100在進行掃描進行資料寫入）時不會發光。第一發光信號EM[N]的禁能期間Tdn的時間長度大體上等於第二發光信號EM[N+1]的禁能期間Tdn+1的時間長度，並且第一發光信號EM[N]的禁能期間Tdn早於第二發光信號EM[N+1]的禁能期間Tdn+1。
在致能期間Te2中，第一電晶體T1及第二電晶體T2為截止，並且第三電晶體T3、第四電晶體T4、第五電晶體T5、第六電晶體T6、第七電晶體T7、第八電晶體T8及第九電晶體T9為導通。此時，第五電晶體T5的第二端透過導通的第九電晶體T9耦接第四電晶體T4的第二端，亦即第六電晶體T6的第一端透過導通的第五電晶體T5耦接第四電晶體T4的控制端，第六電晶體T6的第一端透過導通的第九電晶體T9耦接第四電晶體T4的第二端。因此，第四電晶體T4的控制端及有機發光二極體OLED的陽極設定為VL+Vth，其中VL為第二掃描信號S2[N]的低準位電壓，Vth為電晶體的導通臨界電壓。並且，儲存電容C會接收到資料電壓VDATA而開始充電。
在致能期間Te2之後的致能期間Te1中，第一電晶體T1、第二電晶體T2、第六電晶體T6及第七電晶體T7為截止，並且第三電晶體T3、第四電晶體T4、第五電晶體T5、第八電晶體T8及第九電晶體T9為導通。此時，參考電壓VREF透過導通的第三電晶體T3、第四電晶體T4、第五電晶體T5及第九電晶體T9傳送至第四電晶體T4的控制端，使得第四電晶體T4的控制端為VREF-Vth。並且，其中第二掃描信號S2[N]的高準位電壓VH大於系統高電壓OVDD，因此可抑制第六電晶體T6的漏電流。儲存電容C會儲存的跨壓為VDATA-VREF+Vth。
在禁能期間Tdn+1之後，第一電晶體T1、第二電晶體T2、第四電晶體T4及第七電晶體T7為導通，並且第三電晶體T3、第五電晶體T5、第六電晶體T6、第八電晶體T8及第九電晶體T9為截止。由於儲存電容C會儲存的跨壓為VDATA-VREF+Vth，因此流經第四電晶體T4的電流僅會相關於資料電壓VDATA及參考電壓VREF。
在本實施例中，上述畫素電路100具有以下特性：在發光階段（亦即禁能期間Tdn+1之後），系統高電壓OVDD會同時傳送至第四電晶體T4的第二端及儲存電容C，因此系統高電壓OVDD的波動不影響流經第四電晶體T4的電流，亦即可完全補償系統高電壓OVDD的波動；僅需要一個參考電壓位VREF；透過參考電壓位VREF對第四電晶體T4的控制端充電，以進行導通臨界電壓Vth的補償；有機發光二極體OLED的陽極透過第六電晶體T6、第七電晶體T7及第九電晶體T9進行重置，不易漏電造成微亮點。
依據上述，影響流經第四電晶體T4的電流的參考電壓VREF為補償階段時（亦即致能期間Te1中）之參考電壓位VREF的電壓準位，每列畫素電路100的補償階段中的電流抽載皆相同，較使用系統高電壓OVDD充電穩定（因此系統高電壓OVDD須同時提供補償電流及發光電流），因此參考電壓位VREF的波動不影響流經第四電晶體T4的電流。並且，發光階段（亦即禁能期間Tdn+1之後）第四電晶體T4的控制端的電壓準位隨時間上升，可改善低頻操作閃爍(Flicker)現象。藉此，可改善自發光面板之顯示品質。
圖2為依據本發明第二實施例的畫素電路的電路示意圖。請參照圖1及圖2，畫素電路200大致相同於畫素電路100，其不同之處在於畫素電路200省略第九電晶體T9，亦即第五電晶體T5的第二端直接耦接第四電晶體T4的第二端，並且第六電晶體T6的第一端直接耦接第四電晶體T4的第二端。
圖3為依據本發明第三實施例的畫素電路的電路示意圖。請參照圖1及圖3，畫素電路300大致相同於畫素電路100，其不同之處在於畫素電路300省略第九電晶體T5，亦即第九電晶體T5的第一端直接耦接第四電晶體T4的控制端，並且第六電晶體T6的第一端直接耦接第四電晶體T4的控制端。
圖4為依據本發明第四實施例的畫素電路的電路示意圖。請參照圖1及圖3，畫素電路400大致相同於畫素電路100，值得一提的是，其不同之處在於畫素電路400的第六電晶體T6的控制端用以接收第二掃描信號S2[N]；而第六電晶體T6的第二端用以接收固定電壓，可例如是低準位電壓VL，使得第六電晶體T6於第二掃描信號S2[N]的致能期間Te2可以拉低第五電晶體T5與第9電晶體T9之間的電壓位準。
綜上所述，本發明實施例的畫素電路，系統高電壓OVDD會同時傳送至第四電晶體的第二端及儲存電容，因此系統高電壓的波動不影響流經第四電晶體的電流。並且，影響流經第四電晶體的電流的參考電壓為補償階段時的電壓準位，較使用系統高電壓充電穩定，藉此參考電壓位的波動不影響流經第四電晶體的電流。
雖然本發明已以實施例揭露如上，然其並非用以限定本發明，任何所屬技術領域中具有通常知識者，在不脫離本發明的精神和範圍內，當可作些許的更動與潤飾，故本發明的保護範圍當視後附的申請專利範圍所界定者為準。
100、200、300、400‧‧‧畫素電路
C‧‧‧儲存電容
EM[N]‧‧‧第一發光信號
EM[N+1]‧‧‧第二發光信號
OLED‧‧‧有機發光二極體
OVDD‧‧‧系統高電壓
OVSS‧‧‧系統低電壓
S1[N]‧‧‧第一掃描信號
S2[N]‧‧‧第二掃描信號
T1‧‧‧第一電晶體
T2‧‧‧第二電晶體
T3‧‧‧第三電晶體
T4‧‧‧第四電晶體
T5‧‧‧第五電晶體
T6‧‧‧第六電晶體
T7‧‧‧第七電晶體
T8‧‧‧第八電晶體
T9‧‧‧第九電晶體
Tdn、Tdn+1‧‧‧禁能期間
Te1、Te2‧‧‧致能期間
VDATA‧‧‧資料電壓
VH‧‧‧高準位電壓
VL‧‧‧低準位電壓
VREF‧‧‧參考電壓
圖1A為依據本發明第一實施例的畫素電路的電路示意圖。 圖1B為依據本發明第一實施例的畫素電路的驅動波形示意圖。 圖2為依據本發明第二實施例的畫素電路的電路示意圖。 圖3為依據本發明第三實施例的畫素電路的電路示意圖。 圖4為依據本發明第四實施例的畫素電路的電路示意圖。

Claims (10)

  1. 一種畫素電路，包括： 一發光元件，具有一陽極端及接收一系統低電壓的一陰極端； 一第一電晶體，具有接收一系統高電壓的一第一端、接收一第一發光信號的一控制端及一第二端； 一第二電晶體，具有接收該系統高電壓的一第一端、接收該第一發光信號的一控制端及一第二端； 一第三電晶體，具有耦接該第二電晶體的該第二端的一第一端、接收一第一掃描信號的一控制端及接收一參考電壓的一第二端； 一第四電晶體，具有耦接該第二電晶體的該第二端的一第一端、一控制端及一第二端； 一儲存電容，耦接於該第一電晶體的該第二端與該第四電晶體的該控制端之間； 一第五電晶體，具有耦接該第四電晶體的該控制端的一第一端、接收該第一掃描信號的一控制端及耦接該第四電晶體的該第二端的一第二端； 一第六電晶體，具有耦接該第四電晶體的該控制端的一第一端、接收一第二掃描信號的一控制端及接收一低準位電壓的一第二端； 一第七電晶體，具有耦接該第四電晶體的該第二端的一第一端、接收一第二發光信號的一控制端及耦接該發光元件的該陽極端的一第二端；以及 一第八電晶體，具有接收一資料電壓的一第一端、接收該第一掃描信號的一控制端及耦接該第一電晶體的該第二端的一第二端。
  2. 如申請專利範圍第1項所述的畫素電路，其中該第六電晶體的該第一端直接耦接該第四電晶體的該控制端。
  3. 如申請專利範圍第1項所述的畫素電路，其中該第六電晶體的該第一端耦接該第五電晶體的該第二端，以透過導通的該第五電晶體耦接該第四電晶體的該控制端。
  4. 如申請專利範圍第3項所述的畫素電路，更包括： 一第九電晶體，具有耦接該第五電晶體的該第二端的一第一端、接收該第一掃描信號的一控制端及耦接該第四電晶體的該第二端的一第二端。
  5. 如申請專利範圍第1項所述的畫素電路，其中該第六電晶體的該第二端耦接該第二掃描信號以接收該第二掃描信號的該低準位電壓。
  6. 如申請專利範圍第1項所述的畫素電路，其中該第二掃描信號的一高準位電壓大於該系統高電壓。
  7. 如申請專利範圍第1項所述的畫素電路，其中該第一掃描信號的致能期間長於該第二掃描信號的致能期間，該第二掃描信號的致能期間早於該第一掃描信號的致能期間，並且該第二掃描信號的致能期間部分重疊於該第一掃描信號的致能期間。
  8. 如申請專利範圍第7項所述的畫素電路，其中該第一掃描信號的致能期間與該第二掃描信號的致能期間完全位於該第一發光信號的禁能期間。
  9. 如申請專利範圍第8所述的畫素電路，其中該第一發光信號的禁能期間的時間長度大體上等於該第二發光信號的禁能期間的時間長度，並且該第一發光信號的禁能期間早於該第二發光信號的禁能期間。
  10. 如申請專利範圍第1項所述的畫素電路，其中該參考電壓位於該系統高電壓與該系統低電壓之間。
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