JP2005309048A

JP2005309048A - 表示装置

Info

Publication number: JP2005309048A
Application number: JP2004125265A
Authority: JP
Inventors: Tamaki Harano; 環原野
Original assignee: Sony Corp
Current assignee: Sony Corp
Priority date: 2004-04-21
Filing date: 2004-04-21
Publication date: 2005-11-04

Abstract

【課題】走査パルスを発生させるインバータ回路のプロセスを大きく変更することなく、当該インバータ回路のリーク電流に伴う縦方向のクロストークやフリッカを抑制する表示装置を提供する。
【解決手段】画素回路が行列状に配置された画素部と、当該画素部に接続された走査線に対して順に走査パルスを送出する垂直駆動回路を有し、垂直駆動回路は、その最終出力段にある出力バッファにインバータ回路を含み、当該インバータ回路のＮチャネルトランジスタ２ａをダブルゲート化する。
【選択図】図３

Description

本発明は、たとえば、アクディブマトリクス型液晶表示装置等の表示装置に関するものである。

画素がマトリクス状に配列されて構成される表示装置、たとえば、液晶表示装置（液晶ドライバ）の駆動方式として、画素のそれぞれに対して個々の独立した画素電極を配列し、これらの画素電極のそれぞれに薄膜トランジスタ（以下、ＴＦＴ：Thin Film Transistor）等のスイッチング素子を接続して、画素を選択的に駆動する、いわゆるアクティブマトリクス駆動方式が知られている。

アクティブマトリクス型液晶表示装置では、スイッチング素子として例えば薄膜トランジスタが形成されたＴＦＴ基板と、カラーフィルタや対向電極等が形成された対向基板とを重ね合わせ、これら基板間に液晶を封入することによって液晶パネルが構成されている。そして、この液晶パネルにおいて、薄膜トランジスタによるスイッチング制御と映像信号に基づく電位印加によって、液晶の配向を制御し、光の透過率を変えることで映像表示を行っている。

アクティブマトリクス型液晶パネルの駆動系では、一般的に、映像信号と水平、垂直同期信号をタイミングジェネレータおよび液晶ドライバが受け、タイミングジェネレータからは各種のタイミング信号を、液晶ドライバからは交流駆動化されたアナログ映像信号をそれぞれ液晶パネルに供給することによって表示駆動が行われる。
液晶パネルは、垂直駆動回路を含み、当該垂直駆動回路が生成する走査パルスにより、順次走査線を通して、画素トランジスタであるＴＦＴをオン状態とし、オン状態とした走査線に接続された液晶セルに映像信号を書き込む。

ところで、走査パルスを生成する上記垂直駆動回路は、多段のゲート回路により構成されるが、走査パルスを出力する最終出力段である出力バッファ回路（出力バッファ）は、インバータ回路を含んで構成されるのが一般的である。
このインバータ回路は、たとえば図４に示すように、ＰＭＯＳトランジスタ１とＮＭＯＳトランジスタ２とからなるＣＭＯＳスイッチで構成され、入力（Ｖｉｎ）がハイレベル（Ｈレベル）になると、ＮＭＯＳトランジスタ２がオン状態となって、出力（Ｖｏｕｔ）はＶＳＳ（接地電圧）レベルの電位となり、また、入力（Ｖｉｎ）がローレベル（Ｌレベル）になると、ＰＭＯＳトランジスタ１がオン状態となって、出力（Ｖｏｕｔ）はＶＤＤ（電源電圧）レベルの電位となる。
かかる動作により、インバータ回路では、入力波形の電位が反転した出力波形が出力Ｖｏｕｔから取り出される。

しかしながら、上記インバータ回路においては、ＮＭＯＳトランジスタ２のドレイン〜ソース間にリーク電流が発生することにより、このリークに起因して発生する縦方向のクロストークや、フリッカ（ちらつき）により画品位を損なう場合がある。
すなわち、理想的なＮＭＯＳトランジスタ２では、ゲート電位が印加されていない状態（ＶＧＳ＝０）で、ドレイン〜ソース間に電流ＩＤＳは流れない（ＩＤＳ＝０）のであるが、実際には、図５のＮＭＯＳトランジスタ２の特性図に示すように、製造プロセス等のばらつきにより、ドレイン〜ソース間にリーク電流Ｉｏｆｆが発生する。

このように、リーク電流Ｉｏｆｆが発生すると、ＮＭＯＳトランジスタ２の出力側の画素回路の画素電位がリークすることに起因して、縦方向のクロストークや、表示画面のフリッカ等の画質不良が生ずることになる。

また、リーク電流Ｉｏｆｆの絶対値もさることながら、プロセスのばらつき等が原因となって、このリーク電流Ｉｏｆｆがばらつくと、各走査線から出力される走査パルスの電位の最大値（最高到達電位）が、走査線毎にバラツクこととなる。
この走査パルスの最高到達電位のばらつきは、液晶に印加される画素電位のリーク量のばらつきを発生させ、その結果、表示画面上は、リーク量が大きい画素の部分が横線として視認されることになる。

一方、上述した画質不良を生じさせないために、上記インバータ回路のＮＭＯＳトランジスタ２に対してのみ、閾値電圧Ｖｔｈ（電流ＩＤＳが流れ始めるＶＧＳの値）を増加させる方法も考えられるが、かかる方法は、プロセスの追加による経済的不利益、およびゴーストの発生等の画質不良を伴う。なお、ゴーストとは、正規の画像からずれて重複して生ずる望ましくない妨害像のことである。

本発明はかかる事情に鑑みてなされたものであり、その目的は、走査パルスを発生させる出力バッファ回路のプロセスを大きく変更することなく、当該出力バッファのリーク電流に伴う縦方向のクロストークやフリッカを抑制し、またリーク量が大きい画素の部分が横線として視認されることを抑制する表示装置を提供することにある。

上記目的を達成するために本発明の第１の観点は、画素回路が行列状に配置され、各行に走査線が配線される画素部と、前記画素部の各走査線に対し走査パルスを与える駆動手段と、を有する表示装置であって、前記駆動手段の最終出力段は、制御端子への入力信号に応じて、第１の端子と第２の端子間の導通状態が制御され、前記第１の端子と第２の端子がそれぞれ出力端子と基準電位間に接続された電界効果トランジスタが、複数直列に接続されたマルチゲート型電界効果トランジスタを含む出力バッファを有する表示装置である。

上記目的を達成するために本発明の第２の観点は、画素回路が行列状に配置され、各行に走査線が配線される画素部と、前記画素部の各走査線に対し走査パルスを与える駆動手段と、を有する表示装置であって、前記駆動手段の最終出力段は、制御端子への入力信号に応じて、第１の端子と第２の端子間の導通状態が制御され、前記第１の端子と第２の端子がそれぞれ出力端子と基準電位間に接続された第１の電界効果トランジスタと、制御端子への入力信号に応じて、第３の端子と第４の端子間の導通状態が制御され、前記第３の端子と第４の端子がそれぞれ電源端子と出力端子間に接続された第２の電界効果トランジスタと、を含み、前記第２の電界効果トランジスタのチャネル幅を、前記第１の電界効果トランジスタのチャネル幅よりも広くした表示装置である。

本発明の第１の観点によれば、駆動手段の出力バッファの電界効果トランジスタをマルチゲート化したので、当該当該電界効果トランジスタのリーク電流が抑制され、したがって、前記駆動手段の駆動対象である画素回路の画素電位のリークが抑制される。

本発明によれば、走査パルスを発生させる出力バッファ回路のプロセスを大きく変更することなく、当該出力バッファのリーク電流に伴う縦方向のクロストークやフリッカを抑制するので、表示映像の画質が向上する。

実施の形態
以下、本発明の実施の形態について添付図面に関連付けて説明する。
図１は、本発明の一実施形態に係るアクティブマトリックス型の液晶表示装置の構成例を示すブロック図である。
同図に示すように、液晶表示装置は、画素回路が行列状に配置され、各行は垂直駆動回路１６に接続され、各列は水平駆動回路１７に接続される。

液晶表示装置は、外部の液晶ドライバから供給されるアナログ映像信号により、所定のタイミング信号に同期して、映像表示のために垂直駆動回路１６および水平駆動回路１７を駆動する。
ここでは、図面の簡略化のため、３行（ｎ−１行〜ｎ＋１行）４列（ｍ−１列〜ｍ＋２列）の画素配列を有する場合を例として示している。

以下、上記構成の液晶表示装置の各構成要素について説明する。
図１において、表示エリア（有効画素領域）１１には、画素トランジスタである薄膜トランジスタＴＦＴ、液晶セルＬＣおよび保持容量Ｃｓを有する単位画素１２が行列状に配列されている。ここで、液晶セルＬＣは、薄膜トランジスタＴＦＴで形成される画素電極とこれに対向して形成される対向電極との間で発生する容量を意味する。

上述の画素構造において、薄膜トランジスタＴＦＴは、ゲート電極が走査線１３ｎ−１，１３ｎ，１３ｎ＋１に接続され、ソース電極が信号線１４ｍ−１，１４ｍ，１４ｍ＋１，１４ｍ＋２に接続されている。
液晶セルＬＣは、画素電極が薄膜トランジスタＴＦＴのドレイン電極に接続され、対向電極がコモン線１５に接続されている。保持容量Ｃｓは、薄膜トランジスタＴＦＴのドレイン電極とコモン線１５との間に接続されている。コモン線１５には、基準電位であるコモン電位Ｖｃｏｍが印加されている。

走査線１３ｎ−１，１３ｎ，１３ｎ＋１の各一端は、垂直駆動回路１６の対応する行の各出力端にそれぞれ接続されている。信号線１４ｍ−１，１４ｍ，１４ｍ＋１，１４ｍ＋２の各一端は、水平駆動回路１７の対応する行の各出力端にそれぞれ接続されている。

垂直駆動回路１６には、外部のタイミングジェネレータからタイミング信号として、垂直スタートパルスＶＳＴおよび垂直クロックパルスＶＣＫが与えられる。
垂直駆動回路１６は、垂直スタートパルスＶＳＴに応答して垂直駆動（垂直走査）を開始し、走査線にゲートパルスを送出することによりＴＦＴをオン状態として走査線を選択し、選択された走査線に対して、後述する水平駆動回路１７からの映像信号が書き込まれる。

水平駆動回路１７には、外部の液晶ドライバからアナログ映像信号が供給されるとともに、外部のタイミングジェネレータからタイミング信号として、水平スタートパルスＨＳＴおよび水平クロックパルスＨＣＫが与えられる。
水平駆動回路１７は、水平スタートパルスＨＳＴに応答して水平駆動を開始し、水平クロックパルスＨＣＫに同期してアナログ映像信号を１Ｈ毎に順次サンプリングする。

水平駆動回路１７の駆動方式として、たとえば、点順次駆動方式の場合、１Ｈ分のアナログ映像信号を順次サンプリングしてそのまま順に信号線１４ｍ−１，１４ｍ，１４ｍ＋１，１４ｍ＋２に出力する。これにより、垂直駆動回路１６により選択されているライン（行）の画素１２に対して、順番に映像信号が書き込まれる。

上記構成を有する液晶表示装置において、垂直駆動回路１６に本発明が適用される。
図２は、垂直駆動回路１６の構成例を示すブロック図である。
たとえば、図２に示すように、垂直駆動回路１６は、垂直スタートパルスＶＳＴを順次伝達するための画素部の行数ｎに対応したｎ段のシフトレジスタ（Ｓ／Ｒ）１６１−１〜１６１−ｎと、これらのシフトレジスタ１６１−１〜１６１−ｎの各出力段に設けられてｎ本の走査ライン１６２−１〜１６２−ｎのそれぞれに走査パルスを順に与える出力バッファ（ＢＵＦ）１６３−１〜１６３−ｎとから構成されており、これらの出力バッファ１６３−１〜１６３−ｎのそれぞれに本発明が適用されることになる。

図３は、上述した出力バッファ１６３−１〜１６３−ｎに適用されるインバータ回路の一実施例である。
図３に示すインバータ回路は、ＰＭＯＳトランジスタ１およびＮＭＯＳトランジスタ２のみで構成される従来のインバータ回路に対し、ＮＭＯＳトランジスタ２の代わりに、ＮＭＯＳトランジスタ２をダブルゲート化したＮＭＯＳトランジスタ２ａを有している点で相違する。
ダブルゲート化したＮＭＯＳトランジスタ２ａは、従来のＮＭＯＳトランジスタ２と比較して、同一のドレイン〜ソース間電流を流す場合には、ゲート一つあたりに流れる電流を１／２にすることができる。
すなわち、走査線を駆動しない場合のリーク電流Ｉｏｆｆを１／２に抑制することができる。

また、プロセスのばらつき等が原因となって生ずるリーク電流Ｉｏｆｆのばらつきを低減させる観点から、本実施形態に係るインバータ回路のＰＭＯＳトランジスタ１ａは、従来のＰＭＯＳトランジスタ１よりゲート電極のチャネル幅を広くする。
これにより、従来の場合と比較して、各走査線から出力される走査パルスの電位の最大値（最高到達電位）が十分に上がりきらないということがなく、走査パルスの電位の最大値のばらつきを走査線間で抑制することができる。

以上説明したように、本実施形態に係る液晶表示装置によれば、画素回路が行列状に配置された画素部と、当該画素部に接続された走査線に対して順に走査パルスを送出する垂直駆動回路を有し、垂直駆動回路は、その最終出力段にある出力バッファにインバータ回路を含み、当該インバータ回路は、ＮＭＯＳトランジスタをダブルゲート化することにより、出力リーク電流を抑制したので、以下の効果が得られる。
すなわち、画素回路のＴＦＴのゲートが閉じている状態（オフ状態）である場合に、リーク電流Ｉｏｆｆが抑制されるため、当該インバータ回路に接続された画素回路の画素電位のリーク量が低減される。
これにより、画素電位のリークに起因する縦方向のクロストークや、表示画面のフリッカが改善される。

また、本実施形態に係る液晶表示装置によれば、ＮＭＯＳトランジスタをダブルゲート化しない場合であっても、ＰＭＯＳトランジスタのゲート電極のチャネル長を、ＮＭＯＳトランジスタのゲート電極のチャネル長よりも長くしたので、垂直駆動回路１６から送出される走査パルスの最高到達電位のばらつきが抑制され、その結果、液晶に印加される画素電位のリーク量のばらつきが抑制されるので、表示画面上に、リーク量が大きい画素の部分が横線として視認されることはない。

なお、上述した実施内容に拘泥せず、本発明の要旨を変更しない範囲で上述した内容は改変が可能である。
たとえば、上記実施内容においては、垂直駆動回路１６の最終出力段に含まれるインバータ回路のＮＭＯＳトランジスタをダブルゲート化するとしたが、ダブルゲートに拘泥するものではなく、トライゲート等のマルチゲートであれば、リーク電流がさらに抑制され、同様の作用効果を奏することは言うまでもない。
また、電界効果トランジスタは、ＭＯＳ型でなくともＭＩＳ型（絶縁型）でも同様の作用効果を奏することは言うまでもない。

実施形態に係る液晶表示装置の構成例を示すブロック図である。垂直駆動回路の構成例を示すブロック図である。本発明に係る垂直駆動回路の最終出力段のインバータ回路の回路図である。従来の垂直駆動回路の最終出力段のインバータ回路の回路図である。従来の垂直駆動回路の最終出力段のインバータ回路に含まれるＮＭＯＳトランジスタの特性を表す図である。

符号の説明

１…ＰＭＯＳトランジスタ、２…ＮＭＯＳトランジスタ、３…抵抗、４…プルアップ抵抗、１１…表示エリア、１２…画素、１３…走査線、１４…信号線、１５…コモン線、１６…垂直駆動回路、１７…水平駆動回路。

Claims

画素回路が行列状に配置され、各行に走査線が配線される画素部と、
前記画素部の各走査線に対し走査パルスを与える駆動手段と、を有する表示装置であって、
前記駆動手段の最終出力段は、
制御端子への入力信号に応じて、第１の端子と第２の端子間の導通状態が制御され、前記第１の端子と第２の端子がそれぞれ出力端子と基準電位間に接続された電界効果トランジスタが、複数直列に接続されたマルチゲート型電界効果トランジスタを含む出力バッファを有する
表示装置。
画素回路が行列状に配置され、各行に走査線が配線される画素部と、
前記画素部の各走査線に対し走査パルスを与える駆動手段と、を有する表示装置であって、
前記駆動手段の最終出力段は、
制御端子への入力信号に応じて、第１の端子と第２の端子間の導通状態が制御され、前記第１の端子と第２の端子がそれぞれ出力端子と基準電位間に接続された第１の電界効果トランジスタと、
制御端子への入力信号に応じて、第３の端子と第４の端子間の導通状態が制御され、前記第３の端子と第４の端子がそれぞれ電源端子と出力端子間に接続された第２の電界効果トランジスタと、を含み、
前記第２の電界効果トランジスタのチャネル幅を、前記第１の電界効果トランジスタのチャネル幅よりも広くした
表示装置。
前記画素回路は、液晶セルを含む
請求項１記載の表示装置。