JP2000056330A - 液晶表示装置 - Google Patents
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Abstract
(57)【要約】
【課題】 薄膜トランジスタなどの特性のばらつきが大
きい回路素子を用いて液晶表示装置の駆動回路、特にア
ナログ動作をするビデオラインのスイッチ部や入力電圧
変換回路等を構成した場合、その素子特性のばらつきの
影響は大きく、ビデオ信号スイッチ部に起因しては画質
劣化として現れ、入力電圧変換回路においては回路動作
の不良を生じる一因となる。 【解決手段】 アクティブマトリクス型液晶表示装置に
おいて、耐圧で決まる最短ゲート長をＬ、この最短ゲー
ト長Ｌを基に、使用目的に応じたＷ／Ｌから決まるゲー
ト幅をＷとするとき、各画素を駆動する駆動回路、特に
アナログ信号を扱う回路部分を構成する回路素子とし
て、ゲート長およびゲート幅がそれぞれ例えば２倍（２
Ｌ，２Ｗ）のトランジスタサイズの薄膜トランジスタを
用いる。
きい回路素子を用いて液晶表示装置の駆動回路、特にア
ナログ動作をするビデオラインのスイッチ部や入力電圧
変換回路等を構成した場合、その素子特性のばらつきの
影響は大きく、ビデオ信号スイッチ部に起因しては画質
劣化として現れ、入力電圧変換回路においては回路動作
の不良を生じる一因となる。 【解決手段】 アクティブマトリクス型液晶表示装置に
おいて、耐圧で決まる最短ゲート長をＬ、この最短ゲー
ト長Ｌを基に、使用目的に応じたＷ／Ｌから決まるゲー
ト幅をＷとするとき、各画素を駆動する駆動回路、特に
アナログ信号を扱う回路部分を構成する回路素子とし
て、ゲート長およびゲート幅がそれぞれ例えば２倍（２
Ｌ，２Ｗ）のトランジスタサイズの薄膜トランジスタを
用いる。
Description
【０００１】
【発明の属する技術分野】本発明は、液晶表示装置に関
し、特に薄膜トランジスタ（ＴＦＴ；thin filmtransis
tor）などの特性のばらつきが大きい回路素子を用いて
構成される液晶表示装置の駆動回路に関する。
し、特に薄膜トランジスタ（ＴＦＴ；thin filmtransis
tor）などの特性のばらつきが大きい回路素子を用いて
構成される液晶表示装置の駆動回路に関する。
【０００２】
【従来の技術】液晶表示装置、特にアクティブ素子とし
て薄膜トランジスタを用いて構成された画素がマトリク
ス状に配置されてなるアクティブマトリクス型液晶パネ
ルに、各画素を駆動する駆動回路が一体的に組み込まれ
たいわゆる駆動回路一体型（集積型）液晶表示装置で
は、その構成上、駆動回路自体も薄膜トランジスタを用
いて作製される。
て薄膜トランジスタを用いて構成された画素がマトリク
ス状に配置されてなるアクティブマトリクス型液晶パネ
ルに、各画素を駆動する駆動回路が一体的に組み込まれ
たいわゆる駆動回路一体型（集積型）液晶表示装置で
は、その構成上、駆動回路自体も薄膜トランジスタを用
いて作製される。
【０００３】ところで、薄膜トランジスタは、一般に、
シリコンの結晶粒の粗さ、即ち結晶粒の大きさが均一で
ないことから、これが原因となってトランジスタの特
性、例えばオン電流特性にばらつきを生じることにな
る。
シリコンの結晶粒の粗さ、即ち結晶粒の大きさが均一で
ないことから、これが原因となってトランジスタの特
性、例えばオン電流特性にばらつきを生じることにな
る。
【０００４】
【発明が解決しようとする課題】この薄膜トランジスタ
などの特性のばらつきが大きい回路素子を用いて液晶表
示装置の駆動回路、特にアナログ動作をするビデオライ
ンのスイッチ部や入力電圧変換回路等を構成した場合、
その素子特性のばらつきの影響は大きく、ビデオ信号ス
イッチ部に起因しては縦すじ等のユニフォーミティ劣化
として現れ、入力電圧変換回路においては回路動作の不
良を生じる一因となる。
などの特性のばらつきが大きい回路素子を用いて液晶表
示装置の駆動回路、特にアナログ動作をするビデオライ
ンのスイッチ部や入力電圧変換回路等を構成した場合、
その素子特性のばらつきの影響は大きく、ビデオ信号ス
イッチ部に起因しては縦すじ等のユニフォーミティ劣化
として現れ、入力電圧変換回路においては回路動作の不
良を生じる一因となる。
【０００５】この発明は、上述した点に鑑みてなされた
ものであり、その目的とするところは、トランジスタ特
性のばらつきを抑えることにより、歩留りの向上および
画質の向上を可能とした液晶表示装置を提供することに
ある。
ものであり、その目的とするところは、トランジスタ特
性のばらつきを抑えることにより、歩留りの向上および
画質の向上を可能とした液晶表示装置を提供することに
ある。
【０００６】
【課題を解決するための手段】本発明による液晶表示装
置は、耐圧で決まる最短ゲート長をＬ、この最短ゲート
長Ｌを基に所定のＷ／Ｌで決まるゲート幅をＷとすると
き、各画素を駆動する駆動回路を構成する回路素子とし
て、ゲート長がｎＬ、ゲート幅がｎＷ（ｎは１を越える
任意の数値）のトランジスタを用いた構成となってい
る。
置は、耐圧で決まる最短ゲート長をＬ、この最短ゲート
長Ｌを基に所定のＷ／Ｌで決まるゲート幅をＷとすると
き、各画素を駆動する駆動回路を構成する回路素子とし
て、ゲート長がｎＬ、ゲート幅がｎＷ（ｎは１を越える
任意の数値）のトランジスタを用いた構成となってい
る。
【０００７】上記構成の液晶表示装置において、トラン
ジスタのゲート長は耐圧によって決まり、一般的に、回
路規模の縮小化を目的としてトランジスタサイズを小さ
くするために、先ず、耐圧で決まる最短ゲート長Ｌが設
定される。そして、最短ゲート長Ｌを基にして、使用目
的に応じたＷ／Ｌ（ゲート幅／ゲート長）からゲート幅
Ｗが設定される。
ジスタのゲート長は耐圧によって決まり、一般的に、回
路規模の縮小化を目的としてトランジスタサイズを小さ
くするために、先ず、耐圧で決まる最短ゲート長Ｌが設
定される。そして、最短ゲート長Ｌを基にして、使用目
的に応じたＷ／Ｌ（ゲート幅／ゲート長）からゲート幅
Ｗが設定される。
【０００８】これに対して、Ｗ／Ｌを一定にしたまま、
ゲート長およびゲート幅をそれぞれｎ倍にしたトランジ
スタサイズを設定する。このようなトランジスタサイズ
の設定により、トランジスタのゲート電極下の面積が広
がるため、シリコンの結晶粒の大きさのばらつきを吸収
できる。これにより、トランジスタのオン電流を変える
ことなく、トランジスタ特性のばらつきを抑えることが
できる。
ゲート長およびゲート幅をそれぞれｎ倍にしたトランジ
スタサイズを設定する。このようなトランジスタサイズ
の設定により、トランジスタのゲート電極下の面積が広
がるため、シリコンの結晶粒の大きさのばらつきを吸収
できる。これにより、トランジスタのオン電流を変える
ことなく、トランジスタ特性のばらつきを抑えることが
できる。
【０００９】
【発明の実施の形態】以下、本発明の実施の形態につい
て図面を参照して詳細に説明する。図１は、本発明が適
用されるアクティブマトリクス型液晶表示装置の一例を
示す概略構成図である。
て図面を参照して詳細に説明する。図１は、本発明が適
用されるアクティブマトリクス型液晶表示装置の一例を
示す概略構成図である。
【００１０】図１において、周辺の駆動系（図示せず）
からは、例えば５Ｖp-p のクロック系がレベル変換回路
１１に入力される。クロック系としては、水平駆動系の
水平スタートパルスＨＳＴおよび第１，第２の水平クロ
ックパルスＨＣＫ１，ＨＣＫ２と、垂直駆動系の垂直ス
タートパルスＶＳＴおよび第１，第２の垂直クロックパ
ルスＶＣＫ１，ＶＣＫ２が与えられる。レベル変換回路
１１は、周辺の駆動系とのマッチングをとるために５Ｖ
p-p のクロックレベルを例えば１５Ｖp-p のクロックレ
ベルにレベル変換する。
からは、例えば５Ｖp-p のクロック系がレベル変換回路
１１に入力される。クロック系としては、水平駆動系の
水平スタートパルスＨＳＴおよび第１，第２の水平クロ
ックパルスＨＣＫ１，ＨＣＫ２と、垂直駆動系の垂直ス
タートパルスＶＳＴおよび第１，第２の垂直クロックパ
ルスＶＣＫ１，ＶＣＫ２が与えられる。レベル変換回路
１１は、周辺の駆動系とのマッチングをとるために５Ｖ
p-p のクロックレベルを例えば１５Ｖp-p のクロックレ
ベルにレベル変換する。
【００１１】このレベル変換回路１１で１５Ｖp-p にレ
ベル変換された水平駆動系の水平スタートパルスＨＳ
Ｔ′および第１，第２の水平クロックパルスＨＣＫ
１′，ＨＣＫ２′は、シフトレジスタ等によって構成さ
れる水平駆動回路１２に供給され、同様に、垂直駆動系
の垂直スタートパルスＶＳＴ′および第１，第２の垂直
クロックパルスＶＣＫ１′，ＶＣＫ２′は、シフトレジ
スタ等によって構成される垂直駆動回路１３に供給され
る。
ベル変換された水平駆動系の水平スタートパルスＨＳ
Ｔ′および第１，第２の水平クロックパルスＨＣＫ
１′，ＨＣＫ２′は、シフトレジスタ等によって構成さ
れる水平駆動回路１２に供給され、同様に、垂直駆動系
の垂直スタートパルスＶＳＴ′および第１，第２の垂直
クロックパルスＶＣＫ１′，ＶＣＫ２′は、シフトレジ
スタ等によって構成される垂直駆動回路１３に供給され
る。
【００１２】水平駆動回路１２は、水平スタートパルス
ＨＳＴ′および第１，第２の水平クロックパルスＨＣＫ
１′，ＨＣＫ２′に基づいて、水平走査パルスを順に発
生する。この水平走査パルスは、垂直画素列ごとに配さ
れたｎ本の信号線１４-1，１４-2，……，１４-nにビデ
オ信号を供給するアナログスイッチ１５-1，１５-2，…
…，１５-nの各ゲートに順に与えられる。アナログスイ
ッチ１５-1，１５-2，……，１５-nは、薄膜トランジス
タによって構成される。
ＨＳＴ′および第１，第２の水平クロックパルスＨＣＫ
１′，ＨＣＫ２′に基づいて、水平走査パルスを順に発
生する。この水平走査パルスは、垂直画素列ごとに配さ
れたｎ本の信号線１４-1，１４-2，……，１４-nにビデ
オ信号を供給するアナログスイッチ１５-1，１５-2，…
…，１５-nの各ゲートに順に与えられる。アナログスイ
ッチ１５-1，１５-2，……，１５-nは、薄膜トランジス
タによって構成される。
【００１３】垂直駆動回路１３は、垂直スタートパルス
ＶＳＴ′および第１，第２の垂直クロックパルスＶＣＫ
１′，ＶＣＫ２′に基づいて、垂直走査パルスを順に発
生する。この垂直走査パルスは、水平画素列ごとに配さ
れたｍ本のゲート線１６-1，１６-2，……，１６-mに順
に与えられる。
ＶＳＴ′および第１，第２の垂直クロックパルスＶＣＫ
１′，ＶＣＫ２′に基づいて、垂直走査パルスを順に発
生する。この垂直走査パルスは、水平画素列ごとに配さ
れたｍ本のゲート線１６-1，１６-2，……，１６-mに順
に与えられる。
【００１４】行列状に配線されたｎ本の信号線１４-1〜
１４-nとｍ本のゲート線１６-1〜１６-mとの各交点部分
には、薄膜トランジスタ１７が設けられている。そし
て、薄膜トランジスタ１７のソース電極が信号線１５-1
〜１４-nに、ゲート電極がゲート線１６-1〜１６-mにそ
れぞれ接続されている。また、薄膜トランジスタ１７の
ドレイン電極は、マトリクス状に配置された液晶セル
（画素）１８の各透明画素電極に接続されている。
１４-nとｍ本のゲート線１６-1〜１６-mとの各交点部分
には、薄膜トランジスタ１７が設けられている。そし
て、薄膜トランジスタ１７のソース電極が信号線１５-1
〜１４-nに、ゲート電極がゲート線１６-1〜１６-mにそ
れぞれ接続されている。また、薄膜トランジスタ１７の
ドレイン電極は、マトリクス状に配置された液晶セル
（画素）１８の各透明画素電極に接続されている。
【００１５】図２に、レベル変換回路１１の回路構成の
一例を示す。このレベル変換回路１１は、チョッパー型
コンパレータによる回路構成となっており、その回路素
子として薄膜トランジスタ（ＴＦＴ）を用いられてい
る。
一例を示す。このレベル変換回路１１は、チョッパー型
コンパレータによる回路構成となっており、その回路素
子として薄膜トランジスタ（ＴＦＴ）を用いられてい
る。
【００１６】図２において、例えば１５Ｖの電源ＶＤＤ
とグランドの間に直列に接続されたＰチャネルＴＦＴＱ
ｐ１１およびＮチャネルＴＦＴＱｎ１１によってＣＭＯ
Ｓインバータ２１が構成されている。このＣＭＯＳイン
バータ２１のゲート共通接続点と回路入力端子２２の間
には、ＤＣカット用のコンデンサ２３が接続されてい
る。
とグランドの間に直列に接続されたＰチャネルＴＦＴＱ
ｐ１１およびＮチャネルＴＦＴＱｎ１１によってＣＭＯ
Ｓインバータ２１が構成されている。このＣＭＯＳイン
バータ２１のゲート共通接続点と回路入力端子２２の間
には、ＤＣカット用のコンデンサ２３が接続されてい
る。
【００１７】また、ＣＭＯＳインバータ２１のゲート共
通接続点とドレイン共通接続点の間には、ＰチャネルＴ
ＦＴＱｐ１２がリセット用スイッチ素子として接続され
ている。このリセット用ＰチャネルＴＦＴＱｐ１２は、
そのゲート電極に回路入力端子２２を介して入力信号が
与えられるようになっており、これにより当該入力信号
に応じてその逆位相で開（オフ）閉（オン）する。ＣＭ
ＯＳインバータ２１のドレイン共通接続点は、回路出力
端子２４に接続されている。
通接続点とドレイン共通接続点の間には、ＰチャネルＴ
ＦＴＱｐ１２がリセット用スイッチ素子として接続され
ている。このリセット用ＰチャネルＴＦＴＱｐ１２は、
そのゲート電極に回路入力端子２２を介して入力信号が
与えられるようになっており、これにより当該入力信号
に応じてその逆位相で開（オフ）閉（オン）する。ＣＭ
ＯＳインバータ２１のドレイン共通接続点は、回路出力
端子２４に接続されている。
【００１８】上述したように、本実施形態に係るアクテ
ィブマトリクス型液晶表示装置においては、その駆動回
路のうち、特にアナログ信号を扱う回路部分、例えばレ
ベル変換回路１１を構成する回路素子およびアナログス
イッチ１５-1〜１５-nとして薄膜トランジスタが用いら
れている。
ィブマトリクス型液晶表示装置においては、その駆動回
路のうち、特にアナログ信号を扱う回路部分、例えばレ
ベル変換回路１１を構成する回路素子およびアナログス
イッチ１５-1〜１５-nとして薄膜トランジスタが用いら
れている。
【００１９】ところで、トランジスタのゲート長は耐圧
によって決まる。一般的に、回路規模を小さくするため
にはトランジスタサイズを小さく設計することになり、
そのために、図３（Ａ）に示すように、耐圧で決まる最
短ゲート長Ｌが設定される。この最短ゲート長Ｌとして
は、通常、約７μｍ程度の数値が設定される。また、こ
の最短ゲート長Ｌを基にして、使用目的に応じたＷ／Ｌ
からゲート幅Ｗが設定されることになる。
によって決まる。一般的に、回路規模を小さくするため
にはトランジスタサイズを小さく設計することになり、
そのために、図３（Ａ）に示すように、耐圧で決まる最
短ゲート長Ｌが設定される。この最短ゲート長Ｌとして
は、通常、約７μｍ程度の数値が設定される。また、こ
の最短ゲート長Ｌを基にして、使用目的に応じたＷ／Ｌ
からゲート幅Ｗが設定されることになる。
【００２０】ところが、一般に、薄膜トランジスタは、
シリコンの結晶粒の大きさが均一でなく、これが原因と
なってトランジスタのオン電流特性にばらつきを生じ
る。このばらつきにより、回路動作上において不具合が
生じることがある。例えば、レベル変換回路１１におい
ては、回路動作の不良を生じる一因となり、またアナロ
グスイッチ１５-1〜１５-nでは動作不良に起因して画質
劣化として現れることになる。
シリコンの結晶粒の大きさが均一でなく、これが原因と
なってトランジスタのオン電流特性にばらつきを生じ
る。このばらつきにより、回路動作上において不具合が
生じることがある。例えば、レベル変換回路１１におい
ては、回路動作の不良を生じる一因となり、またアナロ
グスイッチ１５-1〜１５-nでは動作不良に起因して画質
劣化として現れることになる。
【００２１】これらの不具合を回避するために、本実施
形態においては、トランジスタのサイズを工夫してい
る。すなわち、図３（Ａ）に示すように、耐圧で決まる
最短ゲート長Ｌおよびこれを基にしてＷ／Ｌで決まるゲ
ート幅Ｗのトランジスタサイズに対して、図３（Ｂ）に
示すように、Ｗ／Ｌを一定にしたまま、ゲート長および
ゲート幅をそれぞれ例えば２倍にしたトランジスタサイ
ズを設定する。
形態においては、トランジスタのサイズを工夫してい
る。すなわち、図３（Ａ）に示すように、耐圧で決まる
最短ゲート長Ｌおよびこれを基にしてＷ／Ｌで決まるゲ
ート幅Ｗのトランジスタサイズに対して、図３（Ｂ）に
示すように、Ｗ／Ｌを一定にしたまま、ゲート長および
ゲート幅をそれぞれ例えば２倍にしたトランジスタサイ
ズを設定する。
【００２２】このように、ゲート長およびゲート幅をそ
れぞれ２倍に設定しても、Ｗ／Ｌ＝２Ｗ／２Ｌであり、
トランジスタの能力としては、図３（Ａ）に示す従来サ
イズのトランジスタと全く同一である。
れぞれ２倍に設定しても、Ｗ／Ｌ＝２Ｗ／２Ｌであり、
トランジスタの能力としては、図３（Ａ）に示す従来サ
イズのトランジスタと全く同一である。
【００２３】ところが、ゲート長およびゲート幅を大き
くした方が、トランジスタサイズは大きくなるものの、
ゲート電極下の面積が広がるため、シリコンの結晶粒の
大きさのばらつきを吸収できる。これにより、トランジ
スタのオン電流を変えることなく、トランジスタ特性の
ばらつきを抑えることができる。したがって、トランジ
スタの誤動作を抑制することが可能となる。
くした方が、トランジスタサイズは大きくなるものの、
ゲート電極下の面積が広がるため、シリコンの結晶粒の
大きさのばらつきを吸収できる。これにより、トランジ
スタのオン電流を変えることなく、トランジスタ特性の
ばらつきを抑えることができる。したがって、トランジ
スタの誤動作を抑制することが可能となる。
【００２４】なお、上記実施形態では、ゲート長および
ゲート幅をそれぞれ２倍にするとしたが、２倍に限定さ
れるものではなく、トランジスタ特性を安定させる必要
度に応じてｎ倍（ｎは１を越える任意の数値）のトラン
ジスタサイズに設定することが可能である。ただし、ゲ
ート長およびゲート幅がそれぞれ２倍前後のトランジス
タサイズを設定することで、好ましい特性結果が得られ
ている。
ゲート幅をそれぞれ２倍にするとしたが、２倍に限定さ
れるものではなく、トランジスタ特性を安定させる必要
度に応じてｎ倍（ｎは１を越える任意の数値）のトラン
ジスタサイズに設定することが可能である。ただし、ゲ
ート長およびゲート幅がそれぞれ２倍前後のトランジス
タサイズを設定することで、好ましい特性結果が得られ
ている。
【００２５】また、上記実施形態においては、レベル変
換回路１１を構成する回路素子およびアナログスイッチ
１５-1〜１５-nに適用した場合について説明したが、本
発明はこれに限定されるものではなく、特にアナログ信
号を扱う回路部分を構成する回路素子に適用して有用な
ものである。
換回路１１を構成する回路素子およびアナログスイッチ
１５-1〜１５-nに適用した場合について説明したが、本
発明はこれに限定されるものではなく、特にアナログ信
号を扱う回路部分を構成する回路素子に適用して有用な
ものである。
【００２６】さらに、上記実施形態では、回路素子とし
て薄膜トランジスタを用いた場合について説明したが、
本発明は薄膜トランジスタに限定されるものではなく、
特性ばらつきの大きいトランジスタ全般に適用し得るも
のである。
て薄膜トランジスタを用いた場合について説明したが、
本発明は薄膜トランジスタに限定されるものではなく、
特性ばらつきの大きいトランジスタ全般に適用し得るも
のである。
【００２７】
【発明の効果】以上説明したように、本発明によれば、
耐圧で決まる最短ゲート長をＬ、この最短ゲート長Ｌを
基に、所定のＷ／Ｌで決まるゲート幅をＷとするとき、
各画素を駆動する駆動回路を構成する回路素子として、
ゲート長がｎＬ、ゲート幅がｎＷ（ｎは１を越える任意
の数値）のトランジスタを用いたことにより、ゲート電
極下の面積が広がり、シリコンの結晶粒の大きさのばら
つきを吸収できるため、トランジスタの特性を向上でき
るとともに、歩留りの向上および画質の向上に寄与でき
ることになる。
耐圧で決まる最短ゲート長をＬ、この最短ゲート長Ｌを
基に、所定のＷ／Ｌで決まるゲート幅をＷとするとき、
各画素を駆動する駆動回路を構成する回路素子として、
ゲート長がｎＬ、ゲート幅がｎＷ（ｎは１を越える任意
の数値）のトランジスタを用いたことにより、ゲート電
極下の面積が広がり、シリコンの結晶粒の大きさのばら
つきを吸収できるため、トランジスタの特性を向上でき
るとともに、歩留りの向上および画質の向上に寄与でき
ることになる。
【図１】本発明が適用されるアクティブマトリクス型液
晶表示装置の一例を示す概略構成図である。
晶表示装置の一例を示す概略構成図である。
【図２】レベル変換回路の回路構成の一例を示す回路図
である。
である。
【図３】トランジスタサイズを示す図であり、（Ａ）は
従来サイズのトランジスタの場合を、（Ｂ）は本実施形
態によるサイズのトランジスタの場合をそれぞれ示して
いる。
従来サイズのトランジスタの場合を、（Ｂ）は本実施形
態によるサイズのトランジスタの場合をそれぞれ示して
いる。
１１…レベル変換回路、１２…水平駆動回路、１３…垂
直駆動回路、１４-1〜１４-n…信号線、１５-1〜１５-n
…アナログスイッチ、１６-1，１６-2…ゲート線、１７
…薄膜トランジスタ（ＴＦＴ）、１８…液晶セル
直駆動回路、１４-1〜１４-n…信号線、１５-1〜１５-n
…アナログスイッチ、１６-1，１６-2…ゲート線、１７
…薄膜トランジスタ（ＴＦＴ）、１８…液晶セル
フロントページの続き Ｆターム(参考） 2H092 GA59 JA24 JA38 NA01 NA24 NA29 PA06 5C006 AA01 AF51 BB16 BC03 BC06 BC08 BC13 BC20 BF03 BF14 BF27 BF31 BF46 EB04 FA21 5C094 AA02 AA42 BA03 BA43 DA09
Claims (5)
- 【請求項１】 耐圧で決まる最短ゲート長をＬ、この最
短ゲート長Ｌを基に所定のＷ／Ｌで決まるゲート幅をＷ
とするとき、 各画素を駆動する駆動回路を構成する回路素子として、
ゲート長がｎＬ、ゲート幅がｎＷ（ｎは１を越える任意
の数値）のトランジスタを用いたことを特徴とする液晶
表示装置。 - 【請求項２】 前記回路素子は、薄膜トランジスタであ
ることを特徴とする請求項１記載の液晶表示装置。 - 【請求項３】 前記駆動回路は、アナログ信号を扱う回
路であることを特徴とする請求項１記載の液晶表示装
置。 - 【請求項４】 前記駆動回路は、入力信号のレベルを変
換するレベル変換回路であることを特徴とする請求項３
記載の液晶表示装置。 - 【請求項５】 前記駆動回路は、ビデオ信号を列単位で
選択的に画素に供給するスイッチ回路であることを特徴
とする請求項３記載の液晶表示装置。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22255298A JP2000056330A (ja) | 1998-08-06 | 1998-08-06 | 液晶表示装置 |
| US09/363,747 US6329673B1 (en) | 1998-08-06 | 1999-07-30 | Liquid-crystal display apparatus, transistor, and display apparatus |
| KR1019990032104A KR100634271B1 (ko) | 1998-08-06 | 1999-08-05 | 액정 표시 장치, 트랜지스터, 및 표시 장치 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22255298A JP2000056330A (ja) | 1998-08-06 | 1998-08-06 | 液晶表示装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000056330A true JP2000056330A (ja) | 2000-02-25 |
Family
ID=16784245
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP22255298A Pending JP2000056330A (ja) | 1998-08-06 | 1998-08-06 | 液晶表示装置 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US6329673B1 (ja) |
| JP (1) | JP2000056330A (ja) |
| KR (1) | KR100634271B1 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005309048A (ja) * | 2004-04-21 | 2005-11-04 | Sony Corp | 表示装置 |
| KR101127219B1 (ko) | 2005-10-20 | 2012-03-29 | 엘지디스플레이 주식회사 | 액정표시장치용 게이트 구동회로 및 이를 이용한액정표시장치 |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100934842B1 (ko) * | 2003-05-15 | 2009-12-31 | 엘지디스플레이 주식회사 | 유기전계발광표시소자 |
| KR102204674B1 (ko) | 2014-04-03 | 2021-01-20 | 삼성디스플레이 주식회사 | 표시 장치 |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5849601A (en) * | 1990-12-25 | 1998-12-15 | Semiconductor Energy Laboratory Co., Ltd. | Electro-optical device and method for manufacturing the same |
| JPH0798460A (ja) * | 1992-10-21 | 1995-04-11 | Seiko Instr Inc | 半導体装置及び光弁装置 |
| JP2586785B2 (ja) * | 1993-02-01 | 1997-03-05 | 日本電気株式会社 | 信号レベル変換回路 |
-
1998
- 1998-08-06 JP JP22255298A patent/JP2000056330A/ja active Pending
-
1999
- 1999-07-30 US US09/363,747 patent/US6329673B1/en not_active Expired - Lifetime
- 1999-08-05 KR KR1019990032104A patent/KR100634271B1/ko not_active IP Right Cessation
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005309048A (ja) * | 2004-04-21 | 2005-11-04 | Sony Corp | 表示装置 |
| KR101127219B1 (ko) | 2005-10-20 | 2012-03-29 | 엘지디스플레이 주식회사 | 액정표시장치용 게이트 구동회로 및 이를 이용한액정표시장치 |
Also Published As
| Publication number | Publication date |
|---|---|
| KR20000017104A (ko) | 2000-03-25 |
| US6329673B1 (en) | 2001-12-11 |
| KR100634271B1 (ko) | 2006-10-13 |
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