JPH0798460A - 半導体装置及び光弁装置 - Google Patents

半導体装置及び光弁装置

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JPH0798460A
JPH0798460A JP22262793A JP22262793A JPH0798460A JP H0798460 A JPH0798460 A JP H0798460A JP 22262793 A JP22262793 A JP 22262793A JP 22262793 A JP22262793 A JP 22262793A JP H0798460 A JPH0798460 A JP H0798460A
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single crystal
semiconductor
substrate
semiconductor device
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Kunihiro Takahashi
邦博 高橋
Hiroaki Takasu
博昭 鷹巣
Kunio Nakajima
邦雄 中島
Atsushi Sakurai
敦司 桜井
Tsuneo Yamazaki
恒夫 山崎
Tadao Iwaki
岩城　　忠雄
Masaaki Kamiya
昌明 神谷
Yoshikazu Kojima
芳和 小島
Mizuaki Suzuki
瑞明 鈴木
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Seiko Instruments Inc
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Abstract

(57)【要約】 【目的】 長時間動作によっても，シリコン単結晶デバ
イス形成層上のＭＯＳ型トランジスタのしきい値上昇を
抑制し，信頼性に優れたＭＯＳ型集積回路を形成するこ
とができる半導体基板，及び光弁用半導体基板を提供す
ることを目的とする。 【構成】 絶縁性基板５００４上に接着剤層５００３を
介してシリコン単結晶薄膜デバイス形成層５００１を有
し，前記シリコン単結晶薄膜デバイス形成層上に絶縁層
５００２を有し，前記シリコン単結晶薄膜デバイス形成
層と前記接着剤層の間及び前記絶縁層上に熱伝導性に優
れた材料より成る熱伝導層５２０１及び５２０２が配置
されて成ることを特徴とする半導体基板及び光弁用半導
体基板。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は半導体装置及びその製造
方法に関するものである。又，本発明は、直視型表示装
置や投影型表示装置等に用いられる平板型光弁の駆動用
基板装置に関する。
【０００２】より詳しくは、電気絶縁性物質上にある半
導体シリコン単結晶膜上に画素電極群、スイッチ素子
群、及び駆動回路素子群が形成された半導体集積回路基
板装置に関する。この基板装置は例えば液晶パネルに一
体的に組み込まれ、いわゆるアクティブマトリックス装
置を構成する。
【０００３】特に，本発明は半導体装置における熱の発
生を極力抑えたり，あるいは熱が発生しても，その熱を
半導体装置の外部へ逃がすことにより，半導体装置の温
度上昇を生じさせない構造を有する半導体装置に関す
る。
【０００４】
【従来の技術】従来、アクティブマトリックス装置は、
電気絶縁性物質、例えば透明ガラス基板または透明石英
基板上に、アモルファスシリコンあるいは多結晶シリコ
ンを形成し、更にその上に画素電極群、スイッチ素子
群、及び駆動回路素子群の一部または全てを形成するこ
とにより作られていた。しかし、電気絶縁性物質上にあ
る半導体シリコン単結晶膜上に前記画素電極群、スイッ
チ素子群、及び駆動回路素子群の全てを形成する試みは
成されていなかった。
【０００５】電気絶縁膜上の半導体シリコンは、ＳＯＩ
(Silicon On Insulator)と呼ばれ、高速化、高集積化が
可能な半導体装置として、近年注目を集めている。図２
は、このＳＯＩウェハの構造断面図を示している。２１
は厚さ５００〜１０００ミクロンの単結晶シリコン基
板、２２は厚み数百オングストローム〜数ミクロン程度
の電気絶縁物であるシリコン酸化膜、２３は厚み数百オ
ングストローム〜数ミクロン程度の単結晶シリコンであ
る。
【０００６】ＳＯＩウェハで作った半導体集積回路は、
電気絶縁膜２２上の単結晶シリコン層２３が非常に薄い
ために、特に集積回路が相補型ＭＩＳトランジスタ（相
補型メタル・絶縁物トランジスタ。以下，相補型ＭＩＳ
Ｔｒと略す。）である場合、ソース・基板間、ドレイ
ン・基板間、ゲート・基板間の電気容量が低減され、集
積回路の高速化が可能になる利点と、従来の単結晶シリ
コンウェハ上に集積回路を形成した場合に比べ、電気絶
縁物２２が存在することにより、トランジスタとトラン
ジスタ間の素子分離領域を非常に狭く作ることができ、
高集積化が可能になる利点とを有している。
【０００７】図３（ａ）〜（ｄ）に、単結晶シリコンと
単結晶シリコンの張り合わせ法を用いた従来の絶縁膜上
単結晶シリコンの作成方法を示す。図３（ａ）におい
て、単結晶シリコン３０１を熱酸化し、シリコン酸化膜
ＳｉＯ2 層３０２を形成する。
【０００８】図３（ｂ）、（ｃ）において、図３（ａ）
で用意したＳｉＯ2 付きシリコンと他の単結晶シリコン
３０３を高温状態において張り合わせる。
【０００９】図３（ｄ）において、ＳｉＯ2 を表面に形
成したシリコン３０１を研磨又はエッチングにより厚さ
数ミクロン以下に薄くする。図３（ｄ）に示すように、
従来のＳＯＩの構造は厚い単結晶シリコン３０３と薄い
単結晶シリコン３０１の間にＳｉＯ2 ３０２一層が存在
している場合が一般的であった。
【００１０】ＳＯＩウェハにおいて、集積回路が形成さ
れる薄い単結晶シリコン３０１の直ぐ下に絶縁膜３０２
が存在するため、集積回路が動作している時に流れる電
流によって発生する熱が、絶縁膜３０２の下にある厚い
半導電性の単結晶シリコン３０３に逃げてくれず、熱が
薄い単結晶シリコン層３０１に溜まってしまい、その薄
い単結晶シリコン層の温度を時間の経過と共に上げてし
まう。
【００１１】集積回路が相補型ＭＩＳ Ｔｒにより形成
されている場合、高集積化のためにトランジスタサイズ
を小さくすると、トランジスタ内に流れる電流は増大
し、温度上昇の度合いも又大きくなる。
【００１２】薄い単結晶シリコン層で温度上昇が生じる
と、ＭＩＳトランジスタのゲート絶縁膜中にキャリヤの
捕獲準位が多数発生し易くなり、トランジスタ特性の変
動を生じ、さらに集積回路の信頼性が損なわれることに
なる。図４は従来の半導体装置の他の実施例を示す構造
断面図である。図４の構造断面図は、絶縁基板上の多結
晶シリコン（以後，Ｐｏｌｙ−Ｓｉと略す。）に形成さ
れたＮ型の金属・酸化膜・半導体電界効果型トランジス
タ（以後、ＭＯＳ Ｔｒと略す）を示している。
【００１３】４０１はガラスあるいは石英等の透明基
板、４０２と４０３はそれぞれ１×１０19〜１×１０20
ｃｍ-3程度の高濃度のＮ型不純物から成るソース及びド
レイン、４０４は不純物をほとんど含まないか１×１０
16ｃｍ-3程度の薄い濃度の不純物を含むＰウェル領域で
ある。
【００１４】ソ−ス４０２、ドレイン４０３、Ｐウェル
４０４はＰｏｌｙ−Ｓｉ中に形成されている。４０５と
４０６は、ソ−ス４０２、ドレイン４０３、Ｐウェル４
０４を含むＰｏｌｙ−Ｓｉを酸化して形成されたシリコ
ン酸化膜Ｓi Ｏ2 である。これら２つのシリコン酸化膜
Ｓi Ｏ2 の内４０５のＳi Ｏ2 はＮＭＯＳ Ｔｒのゲ−
ト絶縁膜になる。
【００１５】４０７は、１×１０20ｃｍ-3程度の高濃度
のＮ型不純物が含まれているＰｏｌｙ−Ｓｉであり、Ｍ
ＯＳ Ｔｒのゲートとなる。Ｎ型ＭＯＳ Ｔｒはソース
４０２、ドレイン４０３、Ｐウェル４０４、ゲ−ト絶縁
膜４０５、ゲート４０７から形成される。４０８はシリ
コン酸化膜を堆積して形成した中間絶縁膜であり、４０
９はアルミから成るソース電極を、４１０は同じくアル
ミから成るドレイン電極を示している。ソース電極４０
９がソース４０２と接触する箇所及びドレイン電極４１
０がドレイン４０３と接触する箇所において、中間絶縁
膜４０８は除去されている。４１１はシリコン窒化膜又
はシリコン酸化膜から成るパッシベイション膜である。
【００１６】図４に示す断面構造を持つ従来の半導体装
置においても、やはりＮ型ＭＯＳＴｒの下側にある透明
絶縁基板４０１は絶縁体であり、又Ｎ型ＭＯＳ Ｔｒの
上側にある４０８の中間絶縁膜も４１１のパッシベイシ
ョン膜も共に絶縁膜であることから、Ｐｏｌｙ−Ｓｉ中
に形成されたＮ型ＭＯＳ Ｔｒに電流が流れることによ
って発生する熱はＰｏｌｙ−Ｓｉの外へ逃げにくい構造
になっている。
【００１７】図面には示さないが、主に表示デバイスに
使われている透明絶縁基板上に形成されたアモルファス
シリコン（以後、ａ−Ｓｉと略す）のトランジスタ構造
もやはりトランジスタの下側は絶縁基板であり、上側は
パッシベイション等の絶縁膜であるため、トランジスタ
内に電流が流れることにより発生する熱は、トランジス
タの外側に逃れることなく、トランジスタ内にたまりや
すい。
【００１８】近年，単結晶シリコン上に形成されている
集積回路では，その集積回路を構成するトランジスタ
（以後，Ｔｒと略す。）サイズは年々小さくなってい
る。例えば集積回路が相補型金属・酸化膜・半導体トラ
ンジスタ（以後，ＣＭＯＳ Ｔｒと略す。）から成る場
合，そのＴｒの長さ寸法は既に１μｍ以下が実現されて
おり，更に最近では０．２〜０．３μｍの長さ寸法が実
現されようとしている。
【００１９】図５は従来の半導体装置の構造断面図を示
している。図５は，単結晶シリコン内に形成されたＮ型
ＭＯＳ Ｔｒの構造断面図を示している。５０１は１×
１０16ｃｍ-3程度の薄い濃度のＰ型不純物から成る単結
晶シリコン層，５０２と５０３はそれぞれ１×１０20ｃ
ｍ-3程度の高濃度のＮ型不純物から成るソ−スとドレイ
ン，５０４はゲ−ト絶縁膜，５０５は１×１０20ｃｍ-3
程度の高濃度のＮ型不純物が含まれるＰｏｌｙ−Ｓｉか
ら成るゲ−ト，５０６はゲ−ト５０５とアルミ配線５０
７，５０８間のショ−トを防ぐためのシリコン酸化膜か
ら成る中間絶縁膜，５０７はソ−ス５０２に電気的に接
続しているアルミ，５０８は同じくドレイン５０３に電
気的に接続しているアルミ，５０９は例えばシリコン窒
化膜から成るパッシベイション膜を示している。図５に
おいて，Ｎ型ＭＯＳ Ｔｒは単結晶シリコン層５０１，
ソ−ス５０２，ドレイン５０３，ゲ−ト絶縁膜５０４，
及びゲ−ト５０５から構成される。
【００２０】ゲ−ト５０５の長さＬが０．５μｍ以下と
短かくなるにつれ，ソ−ス５０２とドレイン５０３の間
に流れる電流は増大し，その結果，単結晶シリコン層５
０１の温度は上昇する。Ｎ型ＭＯＳ Ｔｒ内で発生する
熱は，ソ−ス５０２及びドレイン５０３がそれぞれアル
ミ５０７と５０８に電気的に接続していることにより，
アルミ層５０７と５０８にも伝わる。しかし，アルミ層
の上のパッシベイション膜が従来シリコン窒化膜やシリ
コン酸化膜の熱伝導性に劣る絶縁膜であったため，アル
ミ層５０７と５０８に伝わった熱は，パッシベイション
膜の外側の空気中に逃れることができず，Ｔｒが形成さ
れている領域の温度は上昇してしまった。
【００２１】この様にＴｒサイズが小さくなると，その
Ｔｒに流れる電流は増大する。このため，集積回路全体
に流れる電流は従来のそれに比べ非常に大きくなってい
る。その結果，集積回路において発生する熱は上昇し，
集積回路の温度が上昇する現象が生じている。集積回路
が形成されている単結晶シリコン層で温度上昇が生じる
と，ＭＯＳ Ｔｒのゲ−ト絶縁膜中にキャリヤの捕獲順
位が多数発生しやすくなり，トランジスタ特性の変動を
生じ，更に集積回路の信頼性が損なわれることになる。
【００２２】更に従来，絶縁性支持基板上に接着材層を
介してシリコン単結晶薄膜デバイス形成層を有し，前記
シリコン単結晶薄膜デバイス形成層上に絶縁層を有した
構造の半導体基板，及び光弁用半導体基板がしられてい
た。
【００２３】
【発明が解決しようとする課題】絶縁基板上の単結晶シ
リコンに形成されたＴｒを長時間動作させる場合、即
ち、長時間電流が流れる場合、電流が流れることにより
発生する熱のために電流が流れる箇所の単結晶シリコン
の温度が上昇する。電気絶縁物上にある薄い単結晶シリ
コン膜の温度が上昇した場合、半導電性の単結晶シリコ
ンの厚みが薄いため、かつ薄い単結晶シリコンの周囲は
電気絶縁物や空気で囲まれているため、発生した熱は逃
げにくく、電流が流れ続けている限り、温度は上昇し続
ける。
【００２４】本文では、簡単のためにＭＩＳ Ｔｒの中
でも最も一般的な金属・酸化膜・半導体トランジスタ
（ＭＯＳ Ｔｒと略す）を例にとって、これから説明し
ていく。以下にＭＯＳ Ｔｒを例に挙げて説明すること
は、全てＭＩＳ Ｔｒにも当てはまる。
【００２５】図６は、厚み数百〜１０００μｍの石英６
０１の上に厚み０．１〜数μｍの薄い単結晶シリコン層
６０２がある基板上に形成されたＭＯＳ Ｔｒの断面図
を示している。６０３、６０４はそれぞれＭＯＳ Ｔｒ
のソース、ドレイン、６０５はウェル領域、６０６はゲ
ート酸化膜、６０７はＰｏｌｙ−Ｓｉから成るゲートで
ある。６０８はＭＯＳ Ｔｒの電流通路であるチャネル
である。図６では省略してあるが、ソース６０３、ドレ
イン６０４、ゲート６０７の上部は、シリコン酸化膜や
シリコン窒化膜等の絶縁物で被われている。また、薄い
単結晶シリコン層６０２の下はやはり電気絶縁物である
石英である。このため、電流通路であるチャネル６０８
に電流が流れ、熱が発生すると、チャネル６０８は上部
のシリコン酸化膜やシリコン窒化膜の電気絶縁膜や単結
晶シリコン層６０２の下の石英６０１の電気絶縁物質で
囲まれているため、この熱は逃げにくく、チャネル６０
８近傍の温度を上昇させる。
【００２６】図７は、電気絶縁物上の単結晶シリコン層
に形成されたＭＯＳ Ｔｒの断面図の他の一例を示して
いる。７０１は厚さ数千Å〜数μｍのシリコン酸化膜、
７０２は厚さ０．１〜数μｍの薄い単結晶シリコン層を
示す。薄い単結晶シリコン層７０２の中に、ウェル７０
３、ソース７０４、ドレイン７０５を形成し、ゲート酸
化膜７０６、Ｐｏｌｙ−Ｓｉからなるゲート７０７を形
成し、ＭＯＳ Ｔｒが形成されている。
【００２７】７０９はシリコン酸化膜から成る層間絶縁
膜、７１０は金属アルミであり、ソース７０４とドレイ
ン７０５に別々に接続されている。７１１はシリコン窒
化膜から成るパッシベーション膜、７１２は厚み数μｍ
の接着剤、７１３は厚み数百〜１０００μｍ程度のガラ
ス基板である。
【００２８】図７においても、ＭＯＳ Ｔｒの電流通路
となるチャネル７０８に電流が流れると、薄い単結晶シ
リコン層７０２は、下側を絶縁膜であるシリコン酸化膜
７０１に、また、上側をシリコン酸化膜７０９やパッシ
ベーション膜７１１、更には接着剤７１２とガラス基板
７１３等の絶縁物に囲まれているため、電流が流れるこ
とによりチャネルで発生した熱は逃げにくく、チャネル
部の温度は上昇する。
【００２９】ところで、画素電極に選択給電するための
画素スイッチングトランジスタ群（以下画素Ｓｗ−Ｔｒ
群と略す）とこの画素Ｓｗ−Ｔｒ群を駆動するための駆
動回路が形成されている光弁基板用半導体装置では、画
素Ｓｗ−ＴｒがＭＯＳ Ｔｒにより形成されている場
合、ある画素Ｓｗ−Ｔｒを選択動作させる時には、その
Ｓｗ−Ｔｒのゲート電極とドレイン電極に１５Ｖ程度の
高電圧を加える。
【００３０】この時、単結晶シリコン上に形成されたＭ
ＯＳ ＴｒはＰ型ＭＯＳ Ｔｒであろうと、Ｎ型ＭＯＳ
Ｔｒであろうと、非常に大きい電流が流れる。このた
め、電気絶縁物上の薄い単結晶シリコン上に形成された
Ｓｗ−Ｔｒのチャネル部は高温になる。
【００３１】図８は、電気絶縁物８０１上の薄い単結晶
シリコン層８０２に形成されたＮ型ＭＯＳ Ｔｒの構造
断面図を示す。８０１は厚み０．１〜数μｍのシリコン
酸化膜、８０２は厚み０．１〜２μｍ程度の薄い単結晶
シリコン層、８０３はＰウェル、８０４と８０５はそれ
ぞれソース、ドレインを示している。８０６はシリコン
酸化膜から成るゲート絶縁膜、８０７はＰｏｌｙ−Ｓｉ
から成るゲートを示している。８０８はＭＯＳ Ｔｒの
電流通路となるチャネルである。
【００３２】図８において、ソース８０４は接地され、
ドレイン８０５とゲート８０７には１５Ｖの高電圧が加
えられている。この時、ゲート８０７とドレイン８０５
は同電位であるため、ゲート絶縁膜８０６を挟んでゲー
ト・ドレイン間には電界は生じない。一方、ゲート８０
７とソース８０４の間、即ち、ソース近傍のゲート絶縁
膜には高電界が加わる。高温と高電界という２つの事象
から新たな問題が生じる。即ち、ソース８０４の近傍に
チャネル８０８を流れるキャリヤを捕獲するトラップ準
位が大量に発生する。流れているキャリヤがこれらトラ
ップに大量に捕らえられることにより、電流が流れてい
る時間がたつにつれ、このＮ型のＭＯＳＴｒのスレッシ
ョルド電圧（ソース・ドレイン間に電流が流れ始める時
のゲート電圧、以下Ｖｔ と略す）が徐々に増大してい
くという問題が生じる。Ｎ型ＭＯＳ Ｔｒの場合には流
れているキャリヤは電子であり、トラップに捕らえられ
るキャリヤも電子である。Ｐ型ＭＯＳ Ｔｒの場合にも
同じく、流れているキャリヤはホールであり、トラップ
に捕らえられるキャリヤもホールである。故にＰ型ＭＯ
Ｓ Ｔｒの場合のＶｔ変動は、Ｖｔの絶対値が高くなる
方向へ変動する。流れているキャリヤがゲート絶縁膜の
トラップに捕らえられると、チャネルを形成するため
の、即ち、ゲート絶縁膜８０６の直下のウェル層を反転
するために、より絶対値の高いゲート電圧が必要とされ
るからである。
【００３３】ところで、電気絶縁物上のＰｏｙ−Ｓｉに
ＭＯＳ Ｔｒを形成し、かつそのゲ−トとドレインに１
５Ｖ程度の高電圧を加えても、その電流値は単結晶シリ
コンに形成されたＭＯＳ Ｔｒの電流値に比べ、はるか
に少なく電流の流れている箇所の温度も大して上がらな
い。故に、前記したＶｔ変動が起こる現象は、電気絶縁
物上の薄い単結晶シリコン層にＭＯＳ Ｔｒが形成さ
れ、ゲートとドレインに高電圧が加わる時に生じる固有
のものである。
【００３４】また、光弁基板用半導体装置では、画素部
のＳｗ−Ｔｒ群に加える電圧は、液晶を駆動するために
高電圧が必要であり、１０Ｖ以上、例えば１５Ｖにもな
る。他方、駆動回路部の大半のトランジスタに加わる電
圧は５Ｖ以下の比較的低い電圧である。この場合、駆動
回路を構成する大半のトランジスタのゲート・ソース間
に加わる電界は、画素部のＳｗ−Ｔｒのゲート・ソース
間に加わる電界の約１／３となり非常に小さいと言え
る。
【００３５】ゲート絶縁膜中に生成されるキャリヤのト
ラップ準位の量は、前述したようにチャネル部の高温と
ゲート・ソース間の電界の大きさに関係する。２つの因
子の１つだけでは、例えばチャネル部の高温だけでは、
トラップ準位は大して生成しない。チャネル部が高温
で、かつゲート・ソース間の電界が大きい程、ゲート絶
縁膜中に生成するトラップ密度は大きくなる。
【００３６】故に、ゲート・ソース間の電界が低い駆動
回路部の大半のトランジスタではゲート絶縁膜中のトラ
ップ準位はそれ程多くなく、そのトランジスタのＶｔ変
動も大きくない。電気絶縁物質上の単結晶シリコン上
に、画素電極に選択給電するための画素Ｓｗ−Ｔｒ群
と、前記画素Ｓｗ−Ｔｒ群を駆動するための駆動回路が
形成されている光弁基板用半導体装置において、ゲート
・ドレイン間に高電界が加わり、チャネル中に高電流が
流れ、チャネル部の温度が上昇し、かつゲート・ソース
間に高電界が加わり、ゲート酸化膜中にキャリヤのトラ
ップ準位が発生することによりＶｔ変動が生じる主なト
ランジスタは、駆動回路を構成するトランジスタの一部
と、画素部のＳｗ−Ｔｒの全てである。
【００３７】本発明は上記した電気絶縁物上の薄い単結
晶シリコン層に、画素電極に選択給電するための画素Ｓ
ｗ−Ｔｒ群と、前記画素Ｓｗ−Ｔｒ群を駆動するための
駆動回路が形成されている光弁基板用半導体装置におい
て、ゲートとドレインに高い電圧が加わる画素Ｓｗ−Ｔ
ｒのＶｔ変動を極力小さく抑えることを目的としたもの
である。
【００３８】また、画素Ｓｗ−Ｔｒには光が直接当たら
ないように、遮光膜等を設けることを試みるが、一部の
光は遮光膜を回りこみ、画素Ｓｗ−Ｔｒを照射してしま
う場合が多い。光が当たることにより発生するキャリヤ
がリーク電流の原因になる。本発明は、前記した画素Ｓ
ｗ−ＴｒのＶｔ 変動を抑えることと同時に、この光リ
ーク電流を小さくすることも目的としている。
【００３９】本発明は、従来の技術の項で記述したよう
な微細化されたＴｒから成る集積回路が形成されている
単結晶シリコン内やＳＯＩウェハ内や絶縁基板上に形成
されたＰｏｌｙ−Ｓｉ中やａ−Ｓｉ中に形成されたトラ
ンジスタ内に生じる温度上昇の欠点を抑え、信頼性の高
い集積回路や表示デバイス等の半導体装置を提供するこ
とを目的としたものである。
【００４０】更に，図９に示したような従来の構造の半
導体基板、及び光弁用半導体基板においてもやはり、シ
リコン単結晶薄膜デバイス形成層にＭＯＳ型トランジス
タを形成した場合、ＭＯＳ型トランジスタの動作によ
り、ＭＯＳ型トランジスタのしきい値が上昇してしまう
という問題点があることが判った。
【００４１】図９において，９０１はシリコン単結晶薄
膜デバイス形成層，９０２は絶縁層，９０３は接着剤
層，９０４は絶縁性支持基板を示す。この問題につい
て、図９に示す構造の半導体基板、及び光弁用半導体基
板においては、シリコン単結晶薄膜デバイス形成層９０
１の一表面は、接着剤層９０３を介して熱伝導性の悪い
厚い絶縁性支持基板９０４に接し、また一方の表面は絶
縁層９０２を介して、やはり熱伝導性の悪い空気に接し
ているため、ＭＯＳ型トランジスタの動作により発生し
た熱がシリコン単結晶薄膜デバイス形成層内に蓄積し、
熱とＭＯＳ型トランジスタのドレイン領域に印加された
電圧によって、ＭＯＳ型トランジスタのゲート絶縁膜に
多数キャリアが深くトラップされてしまい、その結果、
ＭＯＳ型トランジスタのしきい値上昇を引き起こす。
【００４２】上記問題点の解決策としては、ＭＯＳ型ト
ランジスタの動作により発生した熱をシリコン単結晶薄
膜デバイス形成層内に蓄積させずに、速やかに逃がして
やることが有効である。本発明は、上記課題を解消し
て、長時間の動作によっても、ＭＯＳ型トランジスタの
しきい値上昇を抑制し、信頼性に優れたＭＯＳ型集積回
路を形成することができる半導体基板、及び光弁用半導
体基板を提供することを目的とする。
【００４３】以上に述べた本発明が解決しようとする課
題をまとめると，以下の様になる。 （１） 電気絶縁物上の薄い単結晶シリコン層に画素電
極に選択給電するための画素Ｓｗ−Ｔｒ群と前記画素Ｓ
ｗ−Ｔｒ群を駆動するための駆動回路が形成されている
光弁基板用半導体装置において，画素Ｓｗ−ＴｒのＶｔ
変動を極力小さく抑える。
【００４４】（２） 前記Ｓｗ−Ｔｒの光リ−クを小さ
く抑える。 （３） 電気絶縁物上の単結晶シリコン，Ｐｏｌｙ−Ｓ
ｉ，ａ−Ｓｉ中に形成されたＴｒが動作することによっ
て発生する熱による単結晶シリコン，Ｐｏｌｙ−Ｓｉ，
ａ−Ｓｉ中の温度上昇を抑える。
【００４５】（４） 単結晶シリコン中に形成された微
細化されたＴｒが動作することによって発生する熱によ
る単結晶シリコン中の温度上昇を抑える。 （５） 絶縁性支持基板上に接着剤層を介して単結晶シ
リコン薄膜デバイス形成層上に絶縁層を有する半導体基
板又は光弁用半導体基板において，単結晶シリコン薄膜
デバイス層内で発生する熱を逃がす。
【００４６】
【課題を解決するための手段】前記した５つの課題それ
ぞれに対し，本発明は以下の手段を講ずる。 課題（１）に対する解決手段 ＭＯＳ Ｔｒから成る画素Ｓｗ−Ｔｒのゲートの長
さは、駆動回路を形成する多数のＭＯＳ Ｔｒの内、最
小のゲートの長さより長い。
【００４７】 画素Ｓｗ−Ｔｒは、ソース及びドレイ
ンの不純物濃度分布がチャネルに近い側で薄く、チャネ
ルに遠い側で濃い二重構造（ＬＤＤ構造 : LightlyDope
d Drain)になっている。 課題（２）に対する解決手段 画素Ｓｗ−Ｔｒのゲートの幅は、駆動回路を形成してい
る多数のＭＯＳＴｒの内の最小のゲートの幅より同じか
小さくなっている。
【００４８】課題（３）に対する解決手段 単結晶シリコン内に集積回路を形成する場合，集積
回路のうち、一部の回路を熱を逃がし易い領域、即ち電
気絶縁膜を埋め込んでいない単結晶シリコン領域に形成
し、他の消費電力の小さい、あるいは動作頻度の低い、
更には高速を必要とする回路を電気絶縁膜の上にある薄
い単結晶シリコン層内に形成する。
【００４９】 絶縁物上の半導体膜（単結晶シリコ
ン，Ｐｏｌｙ−Ｓｉ，ａ−Ｓｉ）において，薄い半導体
膜に溜まる熱を逃がす目的で、絶縁膜を熱伝導性の優れ
た窒化アルミニウム（ＡｌＮ）層一層又は窒化アルミニ
ウム層と他の絶縁膜の複数層から形成する。さらに、薄
い半導体膜の一部の箇所において、薄い半導体膜と窒化
アルミニウム層を接触させる。あるいは、薄い半導体膜
層に形成された集積回路の中の金属配線又はＰｏｌｙ−
Ｓｉからなる配線と窒化アルミニウム層を局所的に接触
させる。
【００５０】更に，パッシベイション膜を熱伝導性の高
い絶縁膜例えば窒化アルミニウムにより形成する。 課題（４）に対する解決手段 パッシベイション膜を熱伝導性の高い絶縁膜例えば窒化
アルミニウムにより形成する。
【００５１】課題（５）に対する解決手段 シリコン単結晶薄膜デバイス形成層に接する絶縁層に密
着して，熱伝導性に優れた材料より成る層を形成する。
あるいはシリコン単結晶薄膜デバイス形成層に接する接
着剤層に密着して，熱伝導性に優れた材料より成る層を
形成することにより放熱機能を付加したことを特徴とす
る。
【００５２】
【作用】前記した５つの課題それぞれに対し採用した解
決手段により，以下の作用が生じる。 課題（１）及び（２）に対する解決手段による作用 電気絶縁物上の薄い単結晶シリコン層に形成されたＭＯ
Ｓ−Ｔｒにおいて、ゲート及びドレインに高電圧を長時
間加えていると、Ｖｔが変動するが、このＶｔ変動の大
きさはＭＯＳ Ｔｒ中を流れる電流値が大きい程、即ち
ソース・ドレイン間の電界が大きい程大きい。
【００５３】ゲート及びドレインに高電圧の加わる画素
Ｓｗ−Ｔｒのゲート長を長くしたり、ソース及びドレイ
ンの構造をＬＤＤ構造にすることにより、ソース・ドレ
イン間の電界を低く抑え、それ故にソース・ドレイン間
に流れる電流値を小さく抑えることができる。その結
果、高電圧の加わる画素Ｓｗ−ＴｒのＶｔ変動を小さく
抑えることができる。また、画素Ｓｗ−Ｔｒのゲート幅
を小さくして、Ｓｗ−Ｔｒの面積を極力小さくすること
により、熱の発生する面積を小さくできるばかりでな
く，光の照射により生じるリーク電流を低く抑えること
ができる。
【００５４】課題（３）に対する解決手段による作用 前述したような構成を持つ本発明の半導体集積回路は、
動作頻度が高く、消費電力の高い回路を電気絶縁膜のな
い領域の単結晶シリコン上に形成することによって、そ
の回路で発生する熱を逃がし易くし、又、動作頻度が少
なく、消費電力の少ない、しかも高速を必要とする回路
を電気絶縁膜上の薄い単結晶シリコン上に形成すること
によって、信頼性の高い性能の安定した、かつ高速の集
積回路を得ることができる。
【００５５】課題（３）に対する解決手段による作用 前記した構造を持つ本発明の半導体装置では、絶縁膜上
の半導体膜層に形成された集積回路で発生した熱は、絶
縁膜の一部あるいは全部を形成している熱伝導性の優れ
た窒化アルミニウムに伝わり、絶縁膜上の半導体膜層の
温度が上昇するのを防ぐ。
【００５６】更に半導体膜の上部に形成されたパッシベ
イション膜が熱伝導性に優れているため，半導体膜の上
部からも熱が逃げ易い構造になっており，絶縁膜上の半
導体膜の温度が上昇するのを防ぐ。 課題（４）に対する解決手段による作用 同様に単結晶シリコン基板に形成された集積回路の上部
に形成されたパッシベイション膜が熱伝導性に優れてい
るため，単結晶シリコン基板からだけでなく，集積回路
の上部からも熱が逃げ易い構造になっており，集積回路
で発生する熱を外部へ容易に逃がすことのできる構造と
なっている。
【００５７】課題（５）に対する解決手段による作用 本発明の半導体基板、及び光弁用半導体基板を用いるこ
とにより、シリコン単結晶薄膜デバイス形成層に形成さ
れたＭＯＳ型集積回路から発生した熱を速やかに逃がす
ことができるため、長時間の動作によっても、ＭＯＳ型
トランジスタのしきい値上昇を抑制し、信頼性に優れた
ＭＯＳ型集積回路を形成することができる。
【００５８】
【実施例】以下、図面を参照し本発明の詳細を説明す
る。まず課題（１）及び（２）に対する本発明の実施例
を最初に説明する。図１０は、電気絶縁物上の通常のＭ
ＯＳ Ｔｒの断面構造を示している。１００１は、シリ
コン酸化膜または石英等の電気絶縁物、１００２は厚み
０．１〜２μｍ程度の薄い単結晶シリコン膜、１００３
は低い濃度のＰ型不純物から成るＰウェル、１００４と
１００５はＰウェルと反対導電型である高い濃度のＮ型
不純物から成るソース及びドレイン、１００６はゲート
酸化膜、１００７はＰｏｌｙ−Ｓｉ膜から成るゲートを
表わしている。
【００５９】図８に示すような電圧を図１０に示すＴｒ
に長時間加えると、そのＴｒのＶｔは、時間が経るに従
い図１１に示すように変化する。図１２は、電気絶縁物
上のＬＤＤ構造のＭＯＳ Ｔｒの断面構造を示す。図１
２においては、図１０と対応する各部名称は簡単のため
省略する。１２０１と１２０２は約１×１０20ｃｍ-3程
度の高い濃度のＮ型不純物から成るソースとドレイン、
１２０３と１２０４は約１〜５×１０18ｃｍ-3程度の比
較的薄い濃度のＮ型不純物から成るソースとドレインを
示している。１２０５はＬＤＤ構造を作るために形成さ
れるシリコン酸化膜から成るサイドスペーサである。こ
のサイドスペーサ１２０５の形成前に、比較的濃度の薄
いソース及びドレイン１２０３と１２０４がイオン注入
により形成され、このサイドスペーサ１２０５の形成後
に、高い濃度のソース及びドレイン１２０１と１２０２
がイオン注入により形成される。また１２０６はゲート
を示す。
【００６０】ところで、図１０と図１２にゲート１００
７と１２０６の長さはＬで示されている。このゲートの
長さＬが長い程、ソースとドレイン間に加える電圧が同
じでも電界は小さくなり、電流は小さくなる。また、図
１０の通常のＭＯＳ Ｔｒの構造と、図に示すＬＤＤ構
造のＭＯＳ Ｔｒでは、ゲートの長さＬが同じであって
も、高い濃度のソースとドレイン間に同じ電圧を加えた
場合、ＬＤＤ構造における比較的薄い濃度のソース１２
０３とドレイン１２０４が抵抗として働き、ＬＤＤ構造
のＭＯＳ Ｔｒの方が通常のＭＯＳ Ｔｒに比べ、流れ
る電流値は低くなる。
【００６１】電気絶縁膜上の薄い単結晶シリコン中に形
成されたＭＯＳ Ｔｒに、図８に示すような電圧を長時
間加えた時、図１１に示すようなＶｔ変動をする。この
時、時間ｔ１ におけるＶＴ 変動の値をΔＶｔとす
る。図１０に示す通常の構造のＭＯＳ Ｔｒと図１２に
示すＬＤＤ構造のＭＯＳ Ｔｒにおいて、ゲートの長さ
Ｌを種々変えた時のΔＶｔの値を図１３に示す。１３０
１はＬＤＤ構造のＭＯＳＴｒの，１３０２は通常のＭＯ
Ｓ ＴｒのΔＶｔの値を示している。
【００６２】図１３から明らかなように、ΔＶｔはＬが
短くなるに従い大きく、また通常のＭＯＳ Ｔｒに比
べ、ＬＤＤ構造のＭＯＳ Ｔｒの方がはるかに小さいこ
とが分かる。この特性は、Ｎ型のＭＯＳ ＴｒでもＰ型
のＭＯＳ Ｔｒでもどちらの場合にも当てはまるもので
ある。
【００６３】図１４は、アクティブマトリックス型装置
である光弁基板用半導体装置の構成を示す斜視図であ
る。１４０１は電気絶縁性基板であるシリコン酸化膜、
１４０２は電気絶縁性基板１４０１の上にある薄い半導
体単結晶シリコン膜である。１４０３は各画素を駆動す
るための駆動電極であり、この駆動電極１４０３の下に
は不透明な単結晶シリコンは残っていない。１４０４は
各画素の駆動電極に選択給電を行うための画素Ｓｗ−Ｔ
ｒである。この画素Ｓｗ−ＴｒはＭＯＳ Ｔｒから成っ
ている。１４０５は各画素Ｓｗ−Ｔｒ１４０４のドレイ
ン電極につながる信号線を示す。１４０６は各画素Ｓｗ
−Ｔｒ１４０４のゲート電極につながる走査線を示す。
１４０７は各信号線１４０５に信号を与えるＸドライバ
ー、１４０８は各走査線１４０６に信号を与えるＹドラ
イバーを示している。各画素の駆動電極１４０３、画素
Ｓｗ−Ｔｒ１４０４、信号線１４０５、走査線１４０
６、Ｘドライバー１４０７、Ｙドライバー１４０８は半
導体単結晶シリコン膜１４０２の中や絶縁膜を介して半
導体単結晶シリコン膜１４０２の上に形成される。ま
た、Ｘドライバー１４０７とＹドライバ−１４０８は少
なくともＮ型ＭＯＳ ＴｒとＰ型ＭＯＳ Ｔｒから成る
相補型ＭＯＳ Ｔｒ（ＣＭＯＳ）回路から成っている。
【００６４】本発明は、電気絶縁膜上の薄い単結晶シリ
コンに形成された画素Ｓｗ−Ｔｒにおいて、ゲート電極
とドレイン電極に１５Ｖ程度の高電圧が加えられるため
に生じる画素Ｓｗ−ＴｒのＶｔ変動をできるだけ小さく
抑えるために、ＭＯＳ Ｔｒである画素Ｓｗ−Ｔｒのゲ
ートの長さを、画素Ｓｗ−Ｔｒを駆動するための図１４
に示すＸドライバー１４０７とＹドライバー１４０８か
ら成る駆動回路を形成する多数のＭＯＳ Ｔｒの内、最
小のゲート長さより長くすることを特徴とする。例え
ば、駆動回路を形成する多数のＭＯＳ Ｔｒの内最小の
ゲートの長さが２μｍである場合、画素Ｓｗ−Ｔｒのゲ
ート長は４乃至５μｍとする。また、更に電気絶縁膜上
の薄い単結晶シリコン上に形成された画素Ｓｗ−Ｔｒを
ＬＤＤ構造のＭＯＳ Ｔｒにすることにより、ゲート及
びドレインに１５Ｖの高電圧が加わっても、画素Ｓｗ−
ＴｒのＶｔ変動は更に小さくなる。
【００６５】以上の説明において、画素Ｓｗ−ＴｒはＮ
型ＭＯＳ Ｔｒを例に挙げて説明してきたが、Ｐ型ＭＯ
Ｓ Ｔｒでも全く差し支えない。電気絶縁物上の薄い単
結晶シリコン上に形成されたＰ型ＭＯＳ Ｔｒに対して
も、図１１や図１３に示す特性はそのまま当てはまる。
【００６６】図１５は、画素Ｓｗ−Ｔｒの断面図を示
す。１５０１は電気絶縁物であるシリコン酸化膜または
石英板、１５０２は電気絶縁物１５０１上に島状に形成
された厚み０．１〜２μｍの半導体単結晶シリコン、１
５０３と１５０４はそれぞれＰ型ＭＯＳ Ｔｒのソース
とドレイン、１５０５はＰｏｌｙ−Ｓｉ膜から成るゲー
ト、１５０６はシリコン酸化膜から成るゲート酸化膜を
示している。破線で示す１５０７は、ドレイン１５０７
とゲート１５０５に負の電圧を加えた時に生じる空乏層
の境界を表わしている。空乏層は破線１５０７の上側及
び右側に生ずる。１５０８は入射光を、１５０９と１５
１０は入射光１５０８によって空乏層内に生じた電子と
ホールを表している。光によって発生したホール１５１
０は空乏層内の電界によりドレイン電極へ達し、ドレイ
ン電流となる。一方、電子は基板電極が近くにあれば、
そこに達するが、ない場合には空乏層の境界、１５０７
付近に蓄積し、ソース・基板間の電位障壁を低め、ソー
ス電極からホールを引き出す役割も果たしてしまう。こ
のように光により空乏層内に発生した電子・ホール対は
リーク電流を増大させ、トランジスタ特性、特にＯＮ／
ＯＦＦ比を低める役目をしてしまう。
【００６７】図１４に、アクティブマトリックス型装置
である光弁基板用半導体装置の構成を示した。図１４に
おいては省略されているが、アクティブマトリックス型
光弁基板用装置においては、画素Ｓｗ−Ｔｒ群１４０４
と画素駆動電極群１４０３から成る画素部のシリコン酸
化膜１４０１を介した下側に液晶層を設け、その液晶層
側からあるいは画素Ｓｗ−Ｔｒ群や画素駆動電極群が形
成されている画素部側から、シリコン酸化膜１４０１と
半導体単結晶シリコン膜１４０２の面に垂直に光を当
て、各画素Ｓｗ−ＴｒのＯＮ／ＯＦＦにより光を透過あ
るいは遮断して画像を作る。
【００６８】この時、各画素Ｓｗ−Ｔｒの上部または下
部に光を通さないための遮光膜を設けて、極力、光を画
素Ｓｗ−Ｔｒには当てないようにする。しかし、実際に
は遮光膜のない箇所から回り込んだ光が画素Ｓｗ−Ｔｒ
に当たってしまう。図１５の説明で明らかなように、光
によるリーク電流は単結晶シリコンに光が照射すること
により発生する電子・ホール対により生じる。故に、画
素Ｓｗ−Ｔｒにおける光によるリーク電流を小さくする
には、画素Ｓｗ−Ｔｒ部の単結晶シリコンの体積を小さ
くすればよい。
【００６９】図１６は、図１５に示す画素Ｓｗ−Ｔｒの
平面図を示している。１６１１はＰｏｌｙ−Ｓｉから成
るゲート、１６１２と１６１３はそれぞれ高い濃度のＰ
型不純物からなるソースとドレイン、１６１４は単結晶
シリコンアイランド、１６１５は薄い単結晶シリコン層
の下にあるシリコン酸化膜または石英板等の電気絶縁物
を示している。ゲート１６１１の長さはＬ、ゲートの幅
はＷによって表わしている。
【００７０】この画素Ｓｗ−Ｔｒの光によるリーク電流
を少なくするためには、ソース１６１２とドレイン１６
１３に挟まれたゲート１６１１の下の単結晶シリコンの
面積、即ちＬとＷの積を小さくすれば良い。ゲートとド
レインに高電圧が加わることにより電気絶縁膜上の単結
晶シリコン中に形成されたＭＯＳ−ＴｒのＶｔが変動す
るため、前述したように画素Ｓｗ−Ｔｒのゲート長Ｌは
ある程度長くしなければならなかった。故に、本発明で
はゲート下の単結晶シリコンの面積を小さくするため、
画素Ｓｗ−Ｔｒのゲート幅を極力小さくすることを特徴
とする。即ち、画素Ｓｗ−Ｔｒのゲート幅は駆動回路中
にある多数のＭＯＳ−Ｔｒの内、最小のゲート幅に比
べ、それと同じか更に小さいことを特徴とする。
【００７１】ゲ−ト幅が小さければ，Ｔｒサイズも小さ
くなるため，高電圧がかかり，高い電流が流れても，熱
の発生領域が狭くなり，熱の発生量も小さくなる。
【００７２】図１７は、本発明の光弁基板用半導体装置
の画素Ｓｗ−Ｔｒ（図１７（Ａ））と駆動回路部のＭＯ
Ｓ Ｔｒ（図１７（Ｂ））の平面図を示す。同図におい
て、１７０１と１７０７はＰｏｌｙ Ｓｉから成るゲー
ト、１７０２と１７０８は高濃度のＰ型不純物層から成
るソース、１７０３と１７０９は同じく高濃度のＰ型不
純物層から成るドレイン、１７０４と１７０５は比較的
低い濃度のＰ型不純物層から成るソースとドレイン、１
７０６と１７１０は単結晶シリコン層の下にあるシリコ
ン酸化膜または石英基板等の電気絶縁物を示している。
【００７３】図１７（Ａ）に示す画素Ｓｗ−Ｔｒは、同
図から明らかなように、ＬＤＤ構造のＰ型ＭＯＳ Ｔｒ
であり、図１７（Ｂ）に示すＭＯＳ Ｔｒは駆動回路中
に存在する多数のＭＯＳ Ｔｒの内、最小のゲート長と
ゲート幅を持つＴｒである。
【００７４】図１７において、画素Ｓｗ−Ｔｒのゲート
長とゲート幅はそれぞれＬ１とＷ１、駆動回路中のＭＯ
Ｓ Ｔｒのゲート長とゲート幅はそれぞれＬ２とＷ２で
ある。Ｌ１はＬ２より長く、Ｗ１はＷ２より短いことを
特徴とする。例えば、最小設計ルールを２μｍとした
時、一例として、Ｌ２を２μｍ、Ｗ２を１０μｍ、Ｌ１
を４μｍ、Ｗ１を２．５μｍとする。このように画素Ｓ
ｗ−Ｔｒのゲート長とゲート幅を設定し、しかも画素Ｓ
ｗ−ＴｒをＬＤＤ構造にすることにより、高電圧がゲー
トとドレインに加わる画素Ｓｗ−Ｔｒでも、時間がたつ
につれ、そのＶｔ は殆ど変化せず、しかも光が当たっ
ても光により発生するリーク電流を非常に少なく抑える
ことが可能となる。
【００７５】図１は、本発明にかかる半導体装置を駆動
基板として利用した光弁装置の一実施例を示しており、
特にアクティブマトリックス型液晶光弁装置を示してい
る。この光弁装置は、本発明にかかる半導体装置からな
る駆動基板１０１と透明なガラス等からなる対向基板１
０２をスペーサ１０３を介して互いに積層接着した構造
を有し、両基板の間には電気光学物質である液晶１０４
が充填封入されている。駆動基板１０１は、電気絶縁物
１０５の上に設けられたシリコン単結晶層１０６等に形
成された集積回路を、接着剤層１０７により保持部材１
０８に転写した構造を有している。集積回路を保護する
パッシベーション膜１０９の最上層にはシリコンオキシ
ナイトライド膜あるいはシリコン窒化膜１１０が配置し
ており、接着剤層１０７に含まれる水分や水素から集積
回路を有効に保護しており、電気特性の劣化を防止でき
る。駆動基板１０１は周辺ドライバー回路部１５０と、
画素部１５１に分けられる。画素部にはマトリックス状
に配列された画素電極１１１とこれを駆動する画素Ｓｗ
−Ｔｒ１１２が集積的に形成されている。周辺ドライバ
ー回路部は遮光膜１１３により裏面側から被覆されてい
る。また画素Ｓｗ−Ｔｒ１１２も裏面側から遮光膜１１
３により被覆されている。
【００７６】駆動基板１０１の画素部裏面側には配向膜
１１４が形成されている。また、対向基板１０２の内表
面には共通電極１１５及び配向膜１１６が設けられてい
る。画素Ｓｗ−Ｔｒ１１２は、図１に示すようにＬＤＤ
構造のＰ型ＭＯＳ Ｔｒであるが、ＬＤＤ構造のＮ型Ｍ
ＯＳ Ｔｒであっても良い。図１には、駆動回路部にＮ
型ＭＯＳ Ｔｒ１１７が描かれている。駆動回路部には
多数のＮ型及びＰ型のＭＯＳ Ｔｒがあるが、図１に示
したＮ型ＭＯＳ Ｔｒ１１７は、それら多数のＭＯＳ
Ｔｒの中で最もゲートの長さが短いＴｒある。駆動回路
部のＮ型ＭＯＳＴｒのゲート長さはＬ２であり、画素部
のＰ型ＭＯＳ Ｔｒのゲート長さはＬ１である。Ｌ１は
Ｌ２より長くなっている。このようにすると、高電圧が
加わる画素Ｓｗ−ＴｒのＶｔ変動を殆ど起こらなくさせ
ることができる。
【００７７】また、図１に示してはいないが、駆動回路
部にある多数のＭＯＳ Ｔｒの内、最小のゲート幅Ｗ２
をもつＭＯＳ Ｔｒよりも、画素Ｓｗ−Ｔｒ１１２の
ゲート幅Ｗ１の方が小さくなっている。このようにする
と、光が照射しても画素Ｓｗ−Ｔｒの光により生じるリ
ーク電流は非常に小さくなる。
【００７８】次に課題（３）に対する本発明の実施例を
以下に説明する。図１８に、本発明の実施例を示す。１
８０１は単結晶シリコン基板、１８０２は単結晶シリコ
ン基板１８０１内に埋め込まれた電気絶縁物であるシリ
コン酸化膜、１８０３は前記シリコン酸化膜１８０２の
上の薄い単結晶シリコン層をそれぞれ示している。
【００７９】シリコン酸化膜１８０２は、例えば数百オ
ングストローム〜数ミクロンの厚みを持ち、同様に薄い
単結晶シリコン層１８０３は、数百オングストローム〜
数ミクロンの厚みを持っている。図１９に、本発明の他
の実施例を示す。１９０１は単結晶シリコン基板、１９
０２は単結晶シリコン基板１９０１内に埋め込まれた厚
み数百オングストローム〜数ミクロンの電気絶縁物であ
るシリコン酸化膜、１９０３はシリコン酸化膜１９０２
上の厚み数百オングストローム〜数ミクロンの薄い単結
晶シリコン層である。
【００８０】１９０４は、単結晶シリコン基板１９０１
の左側、かつ電気絶縁膜が埋め込まれていない領域に形
成された回路１、１９０６は同じく単結晶シリコン基板
の右側、かつ電気絶縁膜が埋め込まれていない領域に形
成された回路３、１９０５は電気絶縁膜１９０２の上に
ある薄い単結晶シリコン層に形成された回路２をそれぞ
れ示している。各回路１９０４、１９０５、１９０６は
それぞれ電気的に接続され、ある働きを持つ一つの集積
回路を形成している。１９０４の回路１と１９０６の回
路３は動作頻度が高く、それ故、消費電力が高い。しか
し、１９０４の回路１と１９０６の回路３の下には電気
絶縁膜はなく、発生した熱は１９０４の回路１と９０６
の回路３の下にある厚み数百オングストローム以上の厚
い半導電性の単結晶シリコン基板１９０１に逃げる。こ
のため、温度が高くなることによってＭＩＳトランジス
タのゲート絶縁膜にキャリヤの捕獲準位が発生すること
もなく、１９０４の回路１と１９０６の回路３を構成す
るトランジスタ群の信頼性は高く、安定な回路となる。
【００８１】一方、薄い単結晶シリコン層１９０３の上
に形成された１９０５の回路２は動作頻度が低く、消費
電力も高くなく、熱の発生が殆どない。このため、薄い
単結晶シリコン層１９０３の下に電気絶縁膜１９０２が
あっても薄い単結晶シリコン層１９０３に熱がたまるこ
ともない。又、１９０５の回路２が高速性を必要とする
場合、回路の高速性が得られるＳＯＩ上に１９０５の回
路２が作られているため、高速性が容易に得られる利点
がある。
【００８２】図２０は、本発明の他の実施例を示す。図
２０に示す本発明の実施例は図１９に示す本発明の実施
例と共通するところが多い。そのため、図２０において
図１９と共通の箇所１９０１〜１９０６の名称の説明は
省略する。図２０において、単結晶シリコン基板１９０
１の一部の領域に埋め込まれた電気絶縁膜であるシリコ
ン酸化膜１９０２の一部の単結晶シリコンが除去されて
いる。２００１及び２００２はシリコン窒化膜であり、
シリコン酸化膜１９０２の下の単結晶シリコンを除去す
る時のマスクとなっている。単結晶シリコンを除去する
時、例えば８０℃〜１００℃に熱した水酸化カリウム溶
液（ＫＯＨ溶液）中に、単結晶シリコン基板を浸せば良
い。シリコン酸化膜１９０２は、ＫＯＨ溶液で単結晶シ
リコンをエッチングする時のエッチングストッパの役割
を果たし、シリコン酸化膜１９０２の上にある薄い単結
晶シリコン膜１９０３がエッチングされるのを防ぐ役割
も果たす。シリコン酸化膜１９０２の下の単結晶シリコ
ンを除去した後、シリコン窒化膜２００１及び２００２
は除去してもしなくとも良い。又、２００３と２００４
はシリコン酸化膜１９０２の下に単結晶シリコン１９０
１の一部が残っている箇所を示している。
【００８３】図２１に、本発明の他の実施例を示す。図
２１に示す本発明の実施例は、図１９と図２０に示す本
発明の実施例と共通するところが多い。そのため、図２
１において、図１９及び図２０と共通の箇所１９０１〜
１９０６及び２００１、２００２の名称の説明は省略す
る。
【００８４】図２１の実施例が図２０の実施例と異なる
ところは、図２０に示すシリコン酸化膜１９０２の下の
単結晶シリコン１９０１の一部である２００３と２００
４がないことのみである。即ち、図２１はシリコン酸化
膜１９０２の下の単結晶シリコン１９０１の全部が完全
に除去されている構造になっている。
【００８５】図２１の本発明の実施例では、図２０の本
発明の実施例に比べ、シリコン酸化膜１９０２の下の単
結晶シリコン１９０１の除去された箇所が広いため、除
去された箇所に何か他の装置を組み込む時に、組み込み
易い構造となっている。図２２に本発明の実施例を示
す。図２２は、本発明の半導体装置であるアクティブマ
トリクス型光弁装置の断面構造図である。図２２の本発
明の半導体装置は、図２０に示す半導体装置に接着剤に
より透明基板２２２３を接着し、シリコン酸化膜２２０
２の下に液晶層２２２４を挟んで対向基板２２２６を配
した構造を有する。以下に、図２２の各部の説明を行
う。
【００８６】２２０１は、薄い濃度（例えば１×１０16
ｃｍ-3程度）のＰ型不純物からなる単結晶シリコン基板
であり、図２２の左側と右側にある。図２２の中央部
に、厚み数百オングストローム〜数ミクロンの電気絶縁
膜であるシリコン酸化膜２２０２があり、薄い濃度（例
えば１×１０16ｃｍ-3程度）のＮ型不純物から成る単結
晶シリコン２２０３がアイランド状に横方向に３個並ん
でいる。
【００８７】図２２では、図面を簡単にするために、ア
イランド状に３個の単結晶シリコン層があり、それぞれ
に１個ずつのＭＯＳ Ｔｒが形成されている状態を示し
ているが、実際には数十〜数千個のアイランドが並んで
いる。
【００８８】２２０４は、単結晶シリコン基板２２０１
上に形成された素子分離用の厚み数千オングストローム
のシリコン酸化膜からなるフィールド酸化膜である。シ
リコン酸化膜２２０３の上にある薄い単結晶シリコン層
の３個のシリコンアイランドにそれぞれ１個ずつのＭＯ
Ｓ Ｔｒが形成されているが、それぞれのＭＯＳＴｒ
は、アクティブマトリクス型装置の各画素部のＳｗ−Ｔ
ｒの役割を果たす。３個のＳｗ−Ｔｒはそれぞれ共通
に、薄い濃度のＮ型不純物から成る厚みが数百オングス
トローム〜数ミクロンの薄い単結晶シリコン２２０３、
高濃度（例えば１×１０20ｃｍ-3程度）のＰ型不純物か
ら成るドレイン２２０５とソース２２０６、ゲート絶縁
膜２２０７、ゲート２２０８から構成される。
【００８９】２２０９は、厚みが数百〜２０００オング
ストロームの薄いＰｏｌｙＳｉ膜から成る透明画素電極
２２２９と薄い単結晶シリコン層２２０３の間の電気的
な導通を防ぐための絶縁膜である。この絶縁膜は、化学
的気相成長法で堆積させた厚み数百〜１０００オングス
トロームのシリコン酸化膜である。２２１０は、アルミ
等の金属からなるドレイン線２２１１やアルミ配線とゲ
ート電極２２０８や透明画素電極２２２９の電気的な導
通を防ぐためのシリコン酸化膜から成る中間絶縁膜であ
る。
【００９０】図２２の左側の単結晶シリコン基板２２０
１の上に、Ｎ型ＭＯＳ Ｔｒがある。そのＮ型ＭＯＳ
Ｔｒは高濃度（約１×１０20ｃｍ-3程度）のＮ型不純物
からなるソース２２１３とドレイン２２１４、ゲート絶
縁膜２２１５、ゲート電極２２１６、更にＰ型不純物か
らなる単結晶シリコン基板２２０１から形成される。こ
のＮ型ＭＯＳ Ｔｒのドレイン２２１４と接続されたア
ルミ等の金属から成るドレイン線２２１１が、シリコン
酸化膜２２０２の上にあるＰ型ＭＯＳ Ｔｒからなる３
個の画素Ｓｗ−Ｔｒの各ドレイン２２０５につながり、
透明画素電極２２２９に電荷を与えるため、電圧を供給
している。即ち、このＮ型ＭＯＳ Ｔｒは画素Ｓｗ−Ｔ
ｒを駆動させるための駆動回路の一部になっており、駆
動回路は単結晶シリコン基板２２０１の上に形成されて
いる。
【００９１】更に、図２２の右側の単結晶シリコン基板
の上にもＮ型ＭＯＳ Ｔｒがある。そのＮ型ＭＯＳ Ｔ
ｒは高濃度（約１×１０20ｃｍ-3程度）のＮ型不純物か
らなるソース２２１７とドレイン２２１８、ゲート絶縁
膜２２１９、ゲート電極２２２０、更にＰ型不純物から
なる単結晶シリコン基板２２０１から形成される。この
Ｎ型ＭＯＳ Ｔｒのソース２２１７とドレイン２２１８
には、アルミ等の金属配線２２１２が接続されている。
【００９２】図２２の左側と右側の単結晶シリコン基板
上にある１個ずつのＮ型ＭＯＳ Ｔｒ及び図面中央部に
あるシリコン酸化膜２２０２の上にある３個の画素Ｓｗ
−ＴｒであるＰ型ＭＯＳ Ｔｒは、図面に描かれていな
い部分で、最終的には電気的につながり、ある機能をも
つ一つの集積回路を構成している。２２２１は集積回路
全体を被うシリコン窒化膜等からなるパッシベーション
膜である。２２２３は厚み数百ミクロン〜１０００ミク
ロンの石英等の透明基板であり、接着剤２２２２によ
り、単結晶シリコン基板２２０１に接着されている。
【００９３】図２２の本発明の半導体装置では、更に図
２２の中央部にあるシリコン酸化膜２２０２の下に、シ
ール材２２２５と対向透明基板２２２６に囲まれた領域
に液晶層２２２４が封入されている。シリコン酸化膜２
２０２の下部と対向透明基板２２２６の上で液晶層に接
する箇所に、液晶を配向させるための配向膜２２２７が
形成されている。又、対向透明基板２２２６の直ぐ上に
ＩＴＯ等からなる透明な共通電極２２２８が形成されて
いる。
【００９４】図２２において、３個の画素Ｓｗ−Ｔｒの
上に光学的に不透明なアルミから成るドレイン線２２１
１が配置されている。しかし、アルミ線の幅は数ミクロ
ンと狭く、図２２に示す断面図の少し奥側あるいは少し
手前側の断面図を描くと、このアルミからなるドレイン
線２２１１はない。その時、シリコン酸化膜及び薄いＰ
ｏｌｙ−Ｓｉ膜は透明であることから、透明画素電極２
２２９の上部及び下部は全て透明となる。このため、各
画素のＳｗ−ＴｒのＯＮ／ＯＦＦに伴い、各透明画素電
極２２２９と共通電極２２２８の間、即ち各画素電極の
下の液晶層に電圧が加わったり、加わらなかったりす
る。その結果、例えば対向透明電極２２２６の下に設け
たランプの光を、各画素Ｓｗ−ＴｒのＯＮしているとこ
ろでは光が通り、ＯＦＦしているところでは光は遮断さ
れて、絵が表示される。
【００９５】このように、図２２に示す本発明の半導体
装置では、画素Ｓｗ−Ｔｒ群が光学的に透明なシリコン
酸化膜２２０２の上に形成され、しかもシリコン酸化膜
２２０２の下の光学的に不透明な単結晶シリコンは除去
され、除去された箇所に液晶が組み込まれて、光弁基板
装置として利用できる。
【００９６】しかも、画素Ｓｗ−Ｔｒ群を動作させるた
めの動作頻度の高い駆動回路部は単結晶シリコン基板２
２０１の上に形成されることにより、駆動回路の動作時
に発生する熱が単結晶シリコン基板２２０１に逃げ易い
構造になっている。このため、駆動回路を形成する多数
のＭＯＳ Ｔｒにおいて、温度上昇によるキャリヤ捕獲
準位の増大が生じることもなく、駆動回路が安定に動作
する優れた利点を有している。
【００９７】図２３は、本発明の半導体装置を形成する
ための製造方法を示す断面図である。２３０１は単結晶
シリコン基板、２３０２は厚みが数ミクロン程度のレジ
ストを示している。単結晶シリコン基板２３０１の中央
部において、レジスト２３０２の窓あけをして、酸素イ
オン２３０３をイオン注入する。酸素イオンを注入する
深さは、単結晶シリコン表面に所望の厚みの単結晶シリ
コン層を残すように、適切な加速エネルギーで酸素イオ
ンを注入する。その後、１０００℃以上の高温で単結晶
シリコン基板２３０１を熱することにより、注入した酸
素とシリコンが反応し、シリコン酸化膜が形成され、図
１８に示すような本発明の半導体装置が形成される。
【００９８】更に課題（３）に対する本発明の他の実施
例を説明する。図２４は、本発明の半導体装置の構造断
面図を示す。２４０１は薄い単結晶シリコン層、２４０
２はシリコン酸化膜、２４０３は窒化アルミニウム層、
２４０４は厚み数百μｍ〜１０００μｍ程度の単結晶シ
リコン基板を示す。薄い単結晶シリコン層２４０１、シ
リコン酸化膜２４０２、窒化アルミニウム層２４０３
は、それぞれ数百＝〜数μｍ程度の厚みを有している。
薄い単結晶シリコン層２４０１は、シリコン酸化膜２４
０２と窒化アルミニウム層２４０３から成る絶縁膜の上
にあり、ＳＯＩ層となっている。
【００９９】薄い単結晶シリコン層２４０１に形成され
た集積回路が動作することにより、薄い単結晶シリコン
層２４０１に発生する熱は、熱伝導性の高い窒化アルミ
ニウム層２４０３があるために、シリコン酸化膜２４０
２があっても、シリコン酸化膜２４０２を通過し、窒化
アルミニウム層２４０３に伝わり、最終的にはヒートシ
ンクとなる厚い単結晶シリコン基板２４０４に逃げるこ
とになる。
【０１００】この効果は、シリコン酸化膜２４０２の厚
みが窒化アルミニウム層２４０３の厚みより薄い場合、
例えばシリコン酸化膜２４０２の厚みが数百オングスト
ロ−ム〜数千オングストロ−ムで、窒化アルミニウム２
４０３の厚みが１μｍ〜数μｍの厚みの場合には、さら
に顕著となる。
【０１０１】ちなみに、シリコン酸化膜、窒化アルミニ
ウム及び単結晶シリコンの熱伝導率はそれぞれ０．０１
４Ｗ／ｃｍ・°Ｋ、２．５Ｗ／ｃｍ°Ｋ、１．５Ｗ／ｃ
ｍ°Ｋである。故に、窒化アルミニウムの熱伝導率は、
シリコン酸化膜の約１８０倍であり、しかも単結晶シリ
コンのそれよりも大きく、窒化アルミニウムの優れた熱
伝導特性が分かる。
【０１０２】図２４に示すように、本発明の半導体装置
において、集積回路が形成される薄い単結晶シリコン層
２４０１の直ぐ下にシリコン酸化膜２４０２が存在する
のは、シリコン酸化膜が絶縁膜として安定かつ信頼性の
高い性質を有するという理由の他に、単結晶シリコンと
境界を接する絶縁膜を考えた場合、単結晶シリコン層に
悪影響を及ぼさない絶縁膜として、現在得られるものの
中で最も優れている絶縁膜であるからである。
【０１０３】図２５は、本発明の他の実施例を示す半導
体装置の構造断面図を示している。図２５に示す各部の
番号と名称は図２４と全く同じであるので、簡単のため
にここでそれらの説明は省略する。同様に、今後、他の
図面においても、同じ番号を用いた場合、その番号に対
応する箇所の名称は、既に説明してある名称と同じであ
るので、その説明は省略する。
【０１０４】図２５と図２４の異なるところは、図２４
において、窒化アルミニウム層２４０３の厚みがシリコ
ン酸化膜２４０２の厚みより厚いという点だけである。
このようにすると、前述したように薄い単結晶シリコン
層２４０１に形成された集積回路が動作することによっ
て、薄い単結晶シリコン層２４０１に発生した熱は非常
薄いシリコン酸化膜２４０２を非常に容易に通過し、
熱伝導率の高い窒化アルミニウム層２４０３に達し易
い。その結果、前記した熱は容易にヒートシンクの働き
をする厚いシリコン基板２４０４に達し、薄い単結晶シ
リコン層２４０１の温度の上昇を防ぐ働きをする。
【０１０５】図２６は、本発明の半導体装置の他の実施
例を示す構造断面図である。図２６に示す実施例におい
ては、ＳＯＩ層である薄い単結晶シリコン層２４０１の
下にある絶縁膜は窒化アルミニウム２４０３一層のみで
ある。この場合、薄い単結晶シリコン層２４０１に形成
された集積回路が動作することによって発生する熱は、
薄い単結晶シリコン層２４０１に直接接触している熱伝
導率の高い窒化アルミニウム層２４０３に直接伝わり、
ヒートシンクである単結晶シリコン基板に容易に逃げ
る。
【０１０６】図２７は、本発明の半導体装置の他の実施
例を示す構造断面図である。２７０１は薄い単結晶シリ
コン層、２７０２と２７０４は窒化アルミニウム層、２
７０３はシリコン酸化膜、２７０５は厚い単結晶シリコ
ン基板を示している。図２７に示す本発明の実施例で
は、ＳＯＩ層である薄い単結晶シリコン層２７０１の下
にある絶縁膜は、窒化アルミニウム層２７０２と２７０
４の間にシリコン酸化膜２７０３が挟まれた三層構造に
なっている。図２７に示す構造では、薄い単結晶シリコ
ン層２７０１と厚い単結晶シリコン基板２７０５それぞ
れに熱伝導率の高い窒化アルミニウム層が接触してお
り、薄い単結晶シリコン層に形成された集積回路が動作
することにより発生する熱が容易にヒートシンクである
厚い単結晶シリコン基板２７０５に逃げる構造になって
いる。
【０１０７】図２８（ａ）〜（ｃ）は、図２４に示す本
発明の半導体装置の製造方法を示す工程断面図である。
図２８（ａ）〜（ｃ）の製造方法は、張り合わせ法によ
るＳＯＩウェハの作成方法を利用している。図２８
（ａ）において、２８０１は単結晶シリコン基板、２８
０２は単結晶シリコン基板２８０１を酸化して得られる
シリコン酸化膜である。シリコン酸化膜２８０２の厚み
は数百オングストロ−ム〜数μｍである。シリコン酸化
膜２８０２が形成された単結晶シリコン基板２８０１を
基板Ａとする。又、２８０４は他の単結晶シリコン基
板、２８０３は単結晶シリコン基板２８０４の表面に形
成された窒化アルミニウム層である。窒化アルミニウム
層２８０３が形成されている単結晶シリコン基板２８０
４を基板Ｂとする。
【０１０８】図２８（ｂ）において、９００〜１２００
℃の高温真空中あるいは高温酸素雰囲気中で基板Ａと基
板Ｂをシリコン酸化膜２８０２と窒化アルミニウム層２
８０３を対向させて張り合わせる。更に、図６（ｃ）に
おいて、シリコン酸化膜２８０２が形成された単結晶シ
リコン基板２８０１を研磨あるいはエッチング、あるい
は研磨とエッチングの両方を使って、所望の厚みになる
まで除去する。その結果、窒化アルミニウム層２８０３
とシリコン酸化膜２８０２の上にＳＯＩ層である薄い単
結晶シリコン層２８０５が形成されることになる。集積
回路が形成されるＳＯＩ層である薄い単結晶シリコン層
２８０５のすぐ下には、単結晶シリコン基板２８０１を
酸化してできたシリコン酸化膜２８０２があり、薄い単
結晶シリコン層２８０５とシリコン酸化膜２８０２の境
界面は良好に保たれる。
【０１０９】図２９は、窒化アルミニウム層の形成装置
の概略図である。図２９を用いて、イオンプレーティン
グ法により、単結晶シリコン基板上に窒化アルミニウム
層を形成する方法を説明する。単結晶シリコン基板２９
０１を基板保持具２９０２に取り付ける。真空容器２９
０３内を例えば０．０１ｍＴｏｒｒ以下の高真空に排気
する。ヒータ２９０４により真空容器２９０３内の温度
を例えば３００℃〜４００℃に上げ、単結晶シリコン基
板２９０１及び基板保持具２９０２及び真空容器２９０
３内全体から不要なガスを出させる。（脱ガスを行
う。）この脱ガスは、単結晶シリコン基板上にこれから
付着させようとする窒化アルミニウムの付着力を強める
働らきをする。
【０１１０】次に、シャッター２９０５を閉じたまま、
ホロー陰極２９０６にアルゴンガス導入管２９０７から
アルゴンガスを流す。ホロー陰極用電源２９０８をＯＮ
し、ホロー陰極放電を開始する。その結果、電子ビーム
２９０９によりルツボ２９１０内に置かれたアルミニウ
ム２９１１を加熱する。加熱されたアルミニウムは蒸発
する。ホロー陰極放電の放電電流は例えば２００Ａ、ア
ルゴンガス流量は１８ＳＣＣＭ（毎分１８ＣＣ）であ
る。窒素ガスをＮ２ ガス導入口２９１２より導入し、
窒素分圧を調整する。窒素分圧は例えば２ｍＴｏｒｒで
ある。
【０１１１】ホロー陰極からの放電と窒素ガスの圧力が
安定してから、シャッター２９０５を開き、単結晶シリ
コン基板２９０１上に窒化アルミニウム層を形成する。
窒化アルミニウム層の形成中、単結晶シリコン基板２９
０１に高周波電源２９１３と整合器２９１４により高周
波バイアスを印加する。この高周波バイアスにより、基
板に付着したチャージを基板から離脱させることがで
き、単結晶シリコン基板の温度が比較的低くても、密着
性及び結晶性に優れた化合物膜である窒化アルミニウム
膜を単結晶シリコン基板上に形成することができる。こ
の時の高周波出力は例えば２０Ｗである。
【０１１２】以上説明した本発明の窒化アルミニウムの
製造方法はイオンプレーティング法と呼ばれているが、
活性化反応蒸着法（ＡＲＥ法）とも呼ばれている。図３
０に、本発明の他の実施例である構造断面図を示す。３
００１はＳＯＩ層である薄いシリコン酸化膜、３００２
はシリコン酸化膜、３００３は窒化アルミニウム層、３
００４は厚い単結晶シリコン膜である。
【０１１３】図３０において、シリコン酸化膜３００２
はシリコンウエハ内の一部の箇所３００５において除去
されていて、その箇所で、窒化アルミニウム層が薄い単
結晶シリコン層３００１と接触している。この構造にお
いては、薄い単結晶シリコン層３００１に形成された集
積回路が動作した時に薄い単結晶シリコン内で発生する
熱は、窒化アルミニウム層３００３と薄い単結晶シリコ
ン３００１が直接接している箇所３００５から熱伝導性
の高い窒化アルミニウム層３００３に伝わり、更にヒー
トシンクとなっている単結晶シリコン基板３００４に逃
げる。このため、図３０に示す本発明の半導体装置にお
いては、集積回路が動作中でも、薄い単結晶シリコン層
３００１の温度上昇は抑えられる。
【０１１４】図３１（ａ）〜（ｄ）及び図３２（ａ）〜
（ｄ）の工程断面図により、図３０に示す本発明の半導
体装置の製造方法を示す。図３１（ａ）において、３１
０１は単結晶シリコン基板、３１０２は単結晶シリコン
基板を酸化して得られたシリコン酸化膜、３１０３はシ
リコン酸化膜上に塗布されたレジスト膜をそれぞれ表わ
している。
【０１１５】図３１（ｂ）において、フォトリソグラフ
ィ工程により、レジスト膜３１０３の一部の箇所にレジ
スト窓３１０４を明ける。その後、イオンエッチングに
より、レジスト窓３１０４を明けた箇所の表面が露わに
なったシリコン酸化膜をエッチングする。
【０１１６】図３１（ｃ）において、シリコン酸化膜の
一部の箇所がエッチングされ、その箇所で単結晶シリコ
ン基板の表面が露出される。図３１（ｄ）において、窒
化アルミニウム層３１０５を、シリコン酸化膜が表面の
一部の箇所に残っている単結晶シリコン基板に形成す
る。更にその上に気相成長させたシリコン酸化膜３１０
６を堆積させる。ここで、窒化アルミニウム層３１０５
の表面は平坦ではないが、厚く堆積させたシリコン酸化
膜３１０６の表面はほぼ平坦になっている。
【０１１７】図３２（ａ）において、気相成長させたシ
リコン酸化膜３１０６の全てと窒化アルミニウム層３１
０５の一部を研磨あるいはポリッシングで除去すると、
表面が非常に平坦な窒化アルミニウム層３１０５が形成
される。ここで、シリコン酸化膜３１０２及び非常に平
坦な窒化アルミニウム層３１０５が表面に形成された単
結晶シリコン基板３１０１を基板Ｃとする。
【０１１８】図３２（ｂ）において、前記基板Ｃと新た
な単結晶シリコン基板３１０６（これを基板Ｄとす
る。）を用意する。図３２（ｃ）において、基板Ｃと基
板Ｄを窒化アルミニウム層３１０５を内側にして、９０
０〜１２００℃の高温真空中あるいは高温酸素雰囲気中
で張り合わせる。そして最後に、図３２（ｄ）におい
て、シリコン酸化膜３１０２と窒化アルミニウム層３１
０５が形成されていた単結晶シリコン基板３１０１（基
板Ｃ）の単結晶シリコン層を所望の厚みにまで研磨ある
いはエッチングあるいは研磨とエッチングの両方により
除去することにより、図３０に示す構造を持つ本発明の
半導体装置が得られる。
【０１１９】図３３は、本発明の他の実施例を示す半導
体装置の構造断面図である。図３３は、絶縁物上に単結
晶シリコン層があるＳＯＩウエハに集積回路が形成され
た半導体装置の一部の箇所の構造断面図を示している。
３３０１は厚み数百μｍ〜１０００μｍの単結晶シリコ
ン基板、３３０２は厚み数千オングストロ−ム〜数μｍ
の窒化アルミニウム層、３３０３は厚み数千オングスト
ロ−ム〜数μｍのシリコン酸化膜を示す。３３０４は、
シリコン酸化膜３３０３上にあった薄い単結晶シリコン
層を酸化して形成された厚み数千オングストロ−ムの素
子分離用のシリコン酸化膜を示す。図３３においては、
シリコン酸化膜３３０４の底はシリコン酸化膜３３０３
に接触している。３３０５は、薄い単結晶シリコンの内
１×１０16ｃｍ-3程度の濃度のＰ型不純物から成るＰウ
ェル領域、３３０６と３３０７はそれぞれ薄い単結晶シ
リコン層の内、１×１０20ｃｍ-3程度の濃度のＮ型不純
物を含むソース領域とドレイン領域を示す。３３０８
は、薄い単結晶シリコン層を酸化して形成された厚み数
百オングストロ−ムのシリコン酸化膜から成るゲート絶
縁膜、３３０９は高濃度のＮ型不純物を含む多結晶シリ
コンから成るゲートを示す。ゲート３３０９、ゲート絶
縁膜３３０８、ソース３３０６、ドレイン３３０７、Ｐ
ウエル３３０５からＮ型ＭＯＳトランジスタが形成され
ている。
【０１２０】３３１０は厚み数千オングストロ−ムのシ
リコン酸化膜を堆積して形成された中間絶縁膜である。
３３１１はソース３３０６と電気的接続をしているアル
ミ層、３３１２はドレイン３３０７と電気的接続をして
いるアルミ層である。３３１１と３３１２のアルミ層は
それぞれ図３３の左側及び右側に伸びるに従い、配線と
もなっている。３３１３はシリコン窒化膜から成るパッ
シベーション膜である。
【０１２１】図３３において、絶縁物上単結晶シリコン
ウエハ（ＳＯＩウエハ）の絶縁物とは窒化アルミニウム
層３３０２とシリコン酸化膜３３０３であり、ＳＯＩ層
はＰウェル３３０５とソース３３０３及びドレイン３３
０７から成っている。ドレイン３３０７に接しているア
ルミニウム配線３３１２は、窒化アルミニウム層３３０
２と３３０４の箇所において接触している。Ｎ型ＭＯＳ
トランジスタが動作することにより、薄い単結晶シリコ
ン層、即ち図１１ではＰウェル３３０５、ソース３３０
６及びドレイン３３０７で発生した熱は、アルミ配線３
３１２を伝わり、更に窒化アルミニウム層３３０２とア
ルミ配線３３１２の接触箇所３３１４から窒化アルミニ
ウム層３３０２及びヒートシンクの働らきをする単結晶
シリコン基板３３０１へ逃げる。このため、図３３に示
す本発明の構造を持つ半導体装置においては、薄い単結
晶シリコン層で発生した熱は薄い単結晶シリコン層の中
に閉じ込もることなく、薄い単結晶シリコン層の温度の
上昇を防ぐ働らきを持つ。
【０１２２】なお、以上の説明において、窒化アルミニ
ウム層として、ＡｌＮの化学式で表わせられる物質を例
として説明してきたが、Ａｌx Ｎy 化学式で表わせられ
る物質でも、熱伝導率の値はＡｌＮのそれと大差なく、
ここまで説明してきた本発明の特徴をＡｌx Ｎy の化学
式で表わせられる物質も持っている。故に、本発明の中
で窒化アルミニウムと述べていることは、ＡｌＮだけで
はなく、Ａｌx Ｎy についても言えることである。ま
た、ＡｌＮにかえて、炭素やサファイヤ（Ａｌ2Ｏ3 ）
からなる膜を使用しても有効な放熱効果を得ることがで
きる。
【０１２３】又、本発明の絶縁膜上の単結晶シリコンか
ら成る半導体装置において、図２４、図２６、図２８等
に示す２４０４や２８０４の基板は単結晶シリコンに限
らず、石英やガラス等の透明絶縁基板であっても本発明
の実施例に含まれる。この場合、シリコン酸化膜、窒化
アルミニウム層及び石英は透明であるため、アクティブ
マトリクス型光弁装置に使用することが可能である。
【０１２４】図３４は、本発明の半導体基板を用いて光
弁装置を構成した実施例を示す。電気光学物質として液
晶を用いた場合である。図３４において、半導体基板３
４００と、対向基板３４２０と、該基板間に充填された
液晶層３４１０とから構成される。半導体基板は透明な
材料からなる支持基板３４０１と、該支持基板上に形成
された窒化アルミニウム層３４０２と、酸化シリコン膜
３４１９から構成される。半導体基板３４００の上には
周辺回路部を構成するＸドライバ３４１４とＹドライバ
３４１５と、該Ｙドライバと接続する複数の走査電極３
４１２とＸドライバと接続する複数の信号電極３４１３
と、該信号電極と走査電極の各交差部に形成されるＳｗ
−Ｔｒ３４０４と画素電極３４０３が形成されている。
【０１２５】図３４には、上下の偏光板３４１７と３４
１１が形成されているが、偏光板は必ずしも透明基板３
４１６や３４０１に接着しないで、分離して配置しても
良い。周辺回路部を構成するＸドライバ、およびＹドラ
イバには図３３で示した半導体装置により構成されてい
る。図３４において、理解を容易にするために、窒化ア
ルミニウム層３４０２を透明基板３４０１上に積層され
た構造を記載したが、窒化アルミニウム層を必要な部分
のみ、例えば周辺回路部の下部のみ形成しても良いこと
はいうまでもない。
【０１２６】図３５は本発明の半導体装置の構造断面図
を示す。３５０１は石英やガラス等から成る透明絶縁基
板、３５０２は窒化アルミニウム等の熱伝導性の高い絶
縁膜、３５０３は単結晶シリコン、多結晶シリコン、ａ
−Ｓｉ等の半導体膜を示す。半導体膜３５０３中に形成
されたトランジスタや集積回路が動作することにより、
半導体膜３５０３中に発生する熱は、熱伝導率の高い窒
化アルミニウム等の絶縁膜３５０２に伝わり、半導体膜
３５０３中にとどまることはない。
【０１２７】なお、図３５の実施例は、絶縁基板３５０
１が透明であり、又３５０２は窒化アルミニウムが薄膜
の場合透明であるため、光透過型のアクティブマトリク
ス型表示装置に適用できる利点がある。図３６は本発明
の半導体装置の他の実施例を示す構造断面図である。３
６０１は窒化アルミニウム等の高い熱伝導率を持つ絶縁
基板である。３６０２は単結晶シリコン、多結晶シリコ
ン、ａ−Ｓｉ等から成る半導体膜を示す。
【０１２８】この図３６に示す構造の半導体装置におい
ても、半導体膜３６０２中に形成されたトランジスタや
集積回路が動作することにより、半導体膜３６０２中に
発生する熱は、熱伝導率の高い窒化アルミニウム等の絶
縁膜３６０１に伝わり、半導体装置の外へ逃げ、半導体
膜３６０２中にとどまることはない。
【０１２９】図３７は本発明の半導体装置の他の実施例
を示す構造断面図である。３７０１は窒化アルミニウム
等の高い熱伝導率を持つ絶縁基板である。３７０２はシ
リコン酸化膜等の薄い絶縁膜を示す。３７０３は単結晶
シリコン、多結晶シリコン、ａ−Ｓｉ等から成る半導体
膜を示す。
【０１３０】この図３７に示す構造の半導体装置におい
ても、半導体膜３７０３中に形成されたトランジスタや
集積回路が動作することにより、半導体膜３７０３中に
発生する熱は、薄い絶縁膜３７０２を通過し、熱伝導率
の高い窒化アルミニウム等の絶縁膜３７０１に容易に逃
げ、半導体膜３７０３中にとどまることはない。
【０１３１】図３７の構造において、絶縁膜３７０２が
存在する理由の一つは、熱伝導性の高い絶縁基板３７０
１が例えば窒化アルミニウムの場合、窒化アルミニウム
が圧電性を持っているためである。半導体膜３７０３中
にトランジスタや集積回路が形成されて、それらが動作
する時発生する電流や電圧が圧電性を持つ窒化アルミニ
ウムに影響を与え、半導体膜３７０３と窒化アルミニウ
ム３７０１との相互作用が生じる恐れがある。薄い絶縁
膜３７０２があると、この相互作用を防ぐことができ
る。
【０１３２】更にもう一つの理由は、熱伝導性の高い窒
化アルミニウムの上に直接半導体膜を形成するよりも、
シリコン酸化膜上に半導体膜を形成する方が容易になる
からである。以上の説明において、熱伝導性の高い絶縁
物質の例として、窒化アルミニウムを挙げた。この窒化
アルミニウムの常温での熱伝導率は既に述べた様に，
２．５Ｗ／ｃｍ・゜Ｋであり、絶縁膜であるシリコン酸
化膜の０．０１４Ｗ／ｃｍ・゜Ｋよりはるかに高く、半
導体である単結晶シリコンの１．５Ｗ／ｃｍ・゜Ｋに比
べても高い。このことからも、窒化アルミニウムが優れ
た熱伝導性を有することが理解できる。
【０１３３】図３８は本発明の半導体装置の他の実施例
を示す構造断面図である。３８０１は透明絶縁基板、３
８０２は窒化アルミニウム等の高い熱伝導率を持つ絶縁
膜、３８０３はシリコン酸化膜、シリコン酸化膜３８０
３の上の左右両端にある３８０４は単結晶シリコン層、
シリコン酸化膜３８０３の上の中央部にある３８０５は
Ｐｏｌｙ−Ｓｉをそれぞれ示している。図３８の本発明
の実施例では、透明絶縁基板３８０１、窒化アルミニウ
ム３８０２、シリコン酸化膜３８０３は全て透明である
ため、例えば多結晶シリコン層３８０５に画素Ｓｗ−Ｔ
ｒ群を形成し、単結晶シリコン層３８０４にそれら画素
Ｓｗ−Ｔｒ群を動作させるドライバー回路を形成し、ア
クテイブマトリックス表示装置として適用することが可
能である。
【０１３４】この構造においても、熱伝導性の高い窒化
アルミニウム層３８０２があることにより、３８０５の
多結晶シリコン層に形成された画素スイッチングトラン
ジスタ群及び単結晶シリコン層３８０４の中に形成され
たドライバー回路が動作しても、そこで発生する熱は、
シリコン酸化膜３８０３を通過し、ヒートシンクとなる
窒化アルミニウム層３８０２に伝わり、半導体層である
Ｐｏｌｙ−Ｓｉ層３８０５及び単結晶シリコン層３８０
４に留まることはない。この時、３８０３のシリコン酸
化膜の厚みはあまり厚くない方が、例えば数千オングス
トロームであることが望ましい。
【０１３５】図３９（ａ）〜（ｄ）と図４０（ｅ）〜
（ｈ）は、図３８に示す本発明の半導体装置の製造方法
を示す構造断面図である。この製造方法は、張り合わせ
法によるＳＯＩウェハの作製方法を利用している。図３
９（ａ）において、３９０１は単結晶シリコン基板、３
９０２は単結晶シリコン基板３９０１を酸化して得られ
るシリコン酸化膜である。シリコン酸化膜３９０２の厚
みは数百オングストローム〜数μｍである。シリコン酸
化膜３９０２が形成された単結晶シリコン基板３９０１
を基板Ａとする。
【０１３６】又、３９０４は透明絶縁基板、３９０３は
透明絶縁基板３９０４の表面に形成された窒化アルミニ
ウム層である。窒化アルミニウム層３９０３が形成され
ている透明絶縁基板３９０４を基板Ｂとする。図３９
（ｂ）において、９００〜１２００℃の高温真空中ある
いは高温酸素雰囲気中で基板Ａと基板Ｂをシリコン酸化
膜３９０２と窒化アルミニウム層３９０３を対向させて
張り合わせる。
【０１３７】更に、図３９（ｃ）において、シリコン酸
化膜３９０２が形成された単結晶シリコン基板３９０１
を研磨あるいはエッチング、あるいは研磨とエッチング
の両方を使って、所望の厚みになるまで除去する。その
結果、窒化アルミニウム層３９０３とシリコン酸化膜３
９０２の上にＳＯＩ層である薄い単結晶シリコン層３９
０５が形成されることになる。図３９（ｄ）において、
図３９（ｃ）の薄い単結晶シリコン層３９０５の上にレ
ジストを塗布し、フォトリソグラフィ工程により、中央
部のレジストを除去し、左右両端にレジスト３９０６を
残す。
【０１３８】次に、図４０（ｅ）において、ドライエッ
チングにより、薄い単結晶シリコン３９０５を除去し、
その後、レジスト３９０６を除去する。その結果、シリ
コン酸化膜３９０２の上の左右両端に単結晶シリコン層
３９０７が残る。図４０（ｆ）において、Ｐｏｌｙ−Ｓ
ｉ多結晶シリコン３９０８を堆積した後、レジストを塗
布し、フォトリソグラフィ工程により、中央部にレジス
ト３９０９を残す。次に、図４０（ｇ）において、ドラ
イエッチングにより、Ｐｏｌｙ−Ｓｉ３９０８をエッチ
ングし、中央部のレジスト３９０９の下に島状にＰｏｌ
ｙ−Ｓｉ３９１０を残す。
【０１３９】図４０（ｈ）において、レジスト３９０９
を除去すると、シリコン酸化膜３９０２の上部の左右両
端に島状の単結晶シリコン３９０７、中央部に同じく島
状の多結晶シリコン３９１０が形成され、図３８に示す
本発明の半導体装置の構造が出来上がることになる。
【０１４０】図４１に、本発明の他の実施例である構造
断面図を示す。４１０１は半導体膜、４１０２はシリコ
ン酸化膜、４１０３は窒化アルミニウム層、４１０４は
厚い透明絶縁基板である。図４１において、シリコン酸
化膜４１０２は一部の箇所４１０５において除去されて
いて、その箇所で、窒化アルミニウム層が半導体膜４１
０１と接触している。この構造においては、半導体膜４
１０１に形成された集積回路が動作した時に薄い半導体
膜内で発生する熱は、窒化アルミニウム層４１０３と薄
い半導体膜４１０１が直接接している箇所４１０５から
熱伝導性の高い窒化アルミニウム層４１０３に伝わる。
このため、図４１に示す本発明の半導体装置において
は、集積回路が動作中でも、薄い半導体膜４１０１の温
度上昇は抑えられる。
【０１４１】図４２は、本発明の他の実施例を示す半導
体装置の構造断面図である。図４２は、絶縁物上の半導
体膜、ここではＰｏｌｙ−Ｓｉ膜上に集積回路が形成さ
れた半導体装置の一部の箇所の構造断面図を示してい
る。４２０１はガラスや石英等の絶縁基板、４２０２は
厚み数千オングストローム〜数μｍの窒化アルミニウム
層、４２０３は厚み数千オングストロ−ム〜数μｍのシ
リコン酸化膜を示す。４２０４は、薄いＰｏｌｙ−Ｓｉ
の内１×１０16ｃｍ -3程度の濃度のＰ型不純物から成る
Ｐウェル領域、４２０５と４２０６はそれぞれ薄いＰｏ
ｌｙ−Ｓｉ層の内、１×１０20ｃｍ-3程度の濃度のＮ型
不純物を含むソース領域とドレイン領域を示す。
【０１４２】４２０７は、薄いＰｏｌｙ−Ｓｉ膜を酸化
して形成されたシリコン酸化膜から成るゲート絶縁膜、
４２０８は、ゲート酸化膜４２０７を形成する時に同時
にＰｏｌｙ−Ｓｉ膜の側壁に形成されるシリコン酸化
膜、４２０９は高濃度のＮ型不純物を含むＰｏｙ−Ｓｉ
から成るゲートを示す。ゲート４２０９、ゲート絶縁膜
４２０７、ソース４２０５、ドレイン４２０６、Ｐウエ
ル４２０４からＮ型ＭＯＳトランジスタが形成されてい
る。４２１０は厚み数千オングストロームのシリコン酸
化膜を堆積して形成された中間絶縁膜である。４２１１
はソース４２０６と電気的接続をしているアルミ層、４
２１２はドレイン４２０６と電気的接続をしているアル
ミ層である。４２１１のアルミ層は図４２の前後に伸び
るに従い、４２１２のアルミ層は図４２の右側に伸びる
に従い、配線ともなっている。４２１３はシリコン窒化
膜から成るパッシベイション膜である。
【０１４３】図４２において、ドレイン４２０６に接し
ているアルミニウム配線４２１２は、窒化アルミニウム
層４２０２と４２１４の箇所において接触している。Ｎ
型ＭＯＳトランジスタが動作することにより、薄いＰｏ
ｌｙ−Ｓｉ膜、即ち図４２ではＰウェル４２０４、ソー
ス４２０５及びドレイン４２０６で発生した熱は、アル
ミ配線４２１２を伝わり、更に窒化アルミニウム層４２
０２とアルミ配線４２１２の接触箇所４２１４から窒化
アルミニウム層４２０２へ逃げる。このため、図４２に
示す本発明の構造を持つ半導体装置においては、薄い多
結晶シリコン膜層で発生した熱は薄い多結晶シリコン膜
層の中に閉じ込もることなく、薄い多結晶シリコン膜層
の温度の上昇を防ぐ働らきを持つ。
【０１４４】次に，課題（４）に対する本発明の実施例
を説明する。即ち，単結晶シリコン基板に非常に微細化
されたＴｒにより形成された集積回路が動作する場合に
発生する熱を逃がす構造を考える。図４３，図４５，図
４６は本発明の他の実施例を示す。これら３つの図面に
おいて，説明の簡略化のために，同一名称の箇所には，
同一番号を振った。
【０１４５】図４３において，４３０１は薄い濃度のＰ
型不純物から成る単結晶シリコン基板，４３０２は単結
晶シリコン基板よりやや濃度の高いＰ型不純物濃度から
成るＰウェル，４３０３と４３０４は高濃度のＮ型不純
物から成るソ−ス及びドレイン，４３０５はゲ−ト絶縁
膜，４３０６は高濃度の不純物が含まれているＰｏｌｙ
−Ｓｉから成るゲ−ト，４３０７は薄い濃度のＮ型不純
物から成るＮウェル，４３０８と４３０９は高濃度のＰ
型不純物から成るソ−ス及びドレイン，４３１０は高濃
度の不純物が含まれているＰｏｌｙ−Ｓｉから成るゲ−
トを表わしている。
【０１４６】４３１１は素子分離のための厚いシリコン
酸化膜，４３１２は堆積させて形成したシリコン酸化膜
から成る中間絶縁膜，４３１３は金属アルミである。４
３１４は熱伝導性の高いパッシベイション膜を示す。こ
のパッシベイション膜は絶縁性であり，例えば窒化アル
ミニウムを用いる。
【０１４７】図４３において，Ｎ型ＭＯＳ ＴｒはＰウ
ェル４３０２，ソ−ス４３０３，ドレイン４３０４，ゲ
−ト絶縁膜４３０５，ゲ−ト４３０６から形成される。
又，Ｐ型ＭＯＳ ＴｒはＮウェル４３０７，ソ−ス４３
０８，ドレイン４３０９，ゲ−ト絶縁膜４３０５，ゲ−
ト４３１０から形成される。
【０１４８】Ｎ型ＭＯＳ Ｔｒ及びＰ型ＭＯＳ Ｔｒが
動作することによって発生する熱は，基板の単結晶シリ
コン層４３０１に逃げるだけでなく，Ｔｒの上部にある
熱伝導性の高いパッシベイション膜４３１４にも逃げる
ため，たとえ，Ｔｒの寸法が非常に小さく，流れる電流
が多くとも，Ｔｒ内の温度は上昇することはない。
【０１４９】図４４の本発明の実施例と図４３の本発明
の実施例の異なるところは，図４４はＳＯＩウェハを使
用している点だけである。即ち，図４４において，４４
０１は単結晶シリコン基板，４４０２は単結晶シリコン
シリコン酸化膜である。このシリコン酸化膜４４０２の
上に薄い単結晶シリコン層があり，そこにＮ型ＭＯＳＴ
ｒ及びＰ型ＭＯＳ Ｔｒが形成されている。即ち，ＳＯ
Ｉ層はＮ型ＭＯＳＴｒのＰウェル４３０２，ソ−ス４３
０３，ドレイン４３０４及びＰ型ＭＯＳＴｒのＮウェル
４３０７，ソ−ス４３０８，ドレイン４３０９から成っ
ている。
【０１５０】ＳＯＩウェハにおいては，Ｔｒが動作する
ことにより発生する熱がシリコン酸化膜４４０２の下に
ある単結晶シリコン基板４４０１に伝達されにくい。し
かし，図４４においては，Ｔｒの上にあるパッシベイシ
ョン膜４３１４が熱伝導性の高い物質であるため，Ｔｒ
内で発生する熱は金属アルミ４３１３からパッシベイシ
ョン膜４３１４に伝わり，ＳＯＩ層の温度は上昇しにく
い。
【０１５１】又図４５は，図４４と同じくＳＯＩを使用
している本発明の実施例である。４５０１は透明絶縁基
板，４５０２は熱伝導性の高い層である。シリコン酸化
膜４４０２より上の構造は図４４と同じである。Ｎ型Ｍ
ＯＳ Ｔｒ及びＰ型ＭＯＳＴｒの領域で発生する熱は，
それらＴｒの上にある熱伝導性の高いパッシベイション
膜４３１４とシリコン酸化膜４４０２の下にある熱伝導
層４５０２に伝わり，，Ｔｒ領域の温度が上昇すること
はない。
【０１５２】図４５の実施例の場合，透明絶縁基板４５
０１の熱伝導性が悪く，シリコン酸化膜層４４０２と透
明絶縁基板４５０１の間にある熱伝導層４５０２の存在
は，Ｔｒ内で発生する熱を下側に逃がす上で効果を持
つ。図４５の実施例において，熱伝導性パッシベイショ
ン膜４３１４は絶縁物であり，熱伝導層４５０２は金属
であっても良い。パッシベイション膜４３１４は金属ア
ルミ４３１３と接しているので，絶縁物でなくてはなら
ない。又熱伝導層４５０２は金属を用いると，非常に高
い熱伝導率が得られるからである。
【０１５３】次に，課題（５）に対する本発明の実施例
を以下に説明する。図４６は本発明の半導体基板の一実
施例を示す模式的断面図である。絶縁性支持基板４６０
４上に接着剤層４６０３を介してシリコン単結晶薄膜デ
バイス形成層４６０１を有し、シリコン単結晶薄膜デバ
イス形成層４６０１上に絶縁層４６０２を有し、絶縁層
４６０２上に熱伝導性に優れた材料より成る熱伝導層４
６０５が形成されている。
【０１５４】ここで、絶縁性支持基板４６０４は、ガラ
ス、石英等から成る透明性材料としてもよい。また、熱
伝導性に優れた材料より成る層４６０５は金属あるいは
樹脂により形成される。さらに熱伝導性に優れた材料よ
り成る層４６０５は透明性材料により形成してもよい。
【０１５５】図４７は本発明の半導体基板の他の実施例
を示す模式的断面図である。図４６に示した例と異なる
点は、熱伝導層４７０１が絶縁性支持基板４６０４と接
着剤層４６０３との間に形成されている点である。図４
８は本発明の半導体基板の他の実施例を示す模式的断面
図である。
【０１５６】図４６に示した例と異なる点は、熱伝導層
４８０１と接着剤層４６０３の位置が逆転している点で
ある。このようにすると，シリコン単結晶薄膜デバイス
形成層４６０１と熱伝導層４８０１の距離が図４６に示
した実施例に比べ近くなるので，熱は熱伝導層４８０１
に逃げ易い構造になっている。
【０１５７】図４９は本発明の半導体基板の他の実施例
を示す模式的断面図である。絶縁層４６０２の上に熱伝
導層４６０５があり，接着剤層４６０３とシリコン単結
晶薄膜デバイス形成層４６０１の間に熱伝導層４８０１
があり，二箇所に熱伝導層があることを特徴としてい
る。このようにすると，シリコン単結晶薄膜デバイス形
成層４６０１において発生する熱は上下二箇所の熱伝導
層４８０１と４６０５に逃げるために，図４６に示した
実施例に比べ，熱がシリコン単結晶薄膜デバイス形成層
４６０１にとどまりにくい構造になっている。
【０１５８】本発明の図４６〜図４９の実施例におい
て，熱伝導層４６０５，４９０１は絶縁物の窒化アルミ
ニウムであることを特徴とする。窒化アルミニウムは透
明であるため，光弁用半導体基板として用いる場合に便
利である。更に絶縁物４６０２の上の熱伝導層４６０５
は，熱伝導率の非常に高いアルミ等の金属であっても良
い。
【０１５９】図４９の実施例において，熱伝導層４６０
５はアルミ等の金属であり，４８０１の熱伝導層は窒化
アルミニウムの絶縁物であると，更に好ましい。即ち，
４８０１の熱伝導層はシリコン単結晶薄膜デバイス形成
層４６０１に形成された金属配線層と接することがあ
り，電気的ショ−トを防ぐためには，この熱伝導層４８
０１は絶縁物である方が良い。
【０１６０】本発明の図４７〜図４９の実施例におい
て，図４６の例と同様に，絶縁性支持基板４６０４は、
ガラス、石英等から成る透明性材料としてもよい。
【０１６１】本発明の図４６〜図４９の実施例によれ
ば、シリコン単結晶薄膜デバイス形成層４６０１に接す
る絶縁層４６０２に密着して、熱伝導層４６０５が形成
され、あるいはシリコン単結晶薄膜デバイス形成層４６
０１に接する接着剤層４６０３に密着して、熱伝導層４
７０１又は４８０１が形成されているために、シリコン
単結晶薄膜デバイス形成層４６０１にＭＯＳ型集積回路
を形成した場合に、ＭＯＳ型集積回路から発生した熱を
速やかに逃がすことができ、熱とＭＯＳ型Ｔｒのドレイ
ン領域に印加された電圧によって、ＭＯＳ型Ｔｒのゲー
ト絶縁膜に多数キャリアが深くトラップされてしまい、
その結果、ＭＯＳ型Ｔｒのしきい値上昇を引き起こすと
いう劣化現象を抑止することができる。
【０１６２】図５０は本発明の光弁用半導体基板の一実
施例による光弁装置の模式的断面図である。絶縁性支持
基板５００４上に接着剤層５００３を介してシリコン単
結晶薄膜デバイス形成層５００１を有し、シリコン単結
晶薄膜デバイス形成層５００１上に絶縁層５００２を有
し、シリコン単結晶薄膜デバイス形成層５００１には駆
動回路が形成された駆動回路形成領域５０１０及び各画
素毎にＳｗ−Ｔｒが形成された画素領域５００６とを有
し、駆動回路形成領域５０１０上の絶縁層５００２上に
熱伝導性に優れた材料より成る熱伝導層５００５が形成
されている。さらに画素領域５０３０上の絶縁層５００
２上には、図示しないが配向膜が形成され、簡単のため
図示しない対向電極と配向膜とを表面に形成した対向基
板５０２１がシール５０２２により接着され、絶縁層５
００２上の配向膜と対向基板５０２１上の配向膜との間
隙に液晶層５０２３を挟持する構造をとる。
【０１６３】図５０に示した光弁装置においては熱伝導
層５００５は駆動回路形成領域５０１０上の絶縁層５０
０２上にのみ形成されている。これは駆動回路は常時動
作しており、熱を発生しやすいのに対して、画素領域５
０３０内の各画素毎に形成されたＳｗ−Ｔｒは常時動作
しておらず、例えばテレビ信号により画面表示を行う場
合、１秒間に約３０ミリ秒しか各Ｓｗ−ＴｒはＯＮ状態
にならないからである。
【０１６４】また、図５０に示した光弁装置においては
絶縁性支持基板５００４、接着剤層５００３及び対向基
板５０２１は透明性材料により形成され、透過型の光弁
装置を形成している。一方、熱伝導層５００５は透明性
材料である必要はなく、金属あるいは樹脂等により形成
される。
【０１６５】図５１は本発明の光弁用半導体基板の他の
実施例による光弁装置の模式的断面図である。図５０に
示した例と異なる点は、熱伝導層５１０１が絶縁性支持
基板５００４と接着剤層５００３との間に形成されてい
る点である。この場合は、画素領域５０３０の下面にも
熱伝導層５１０１が形成されているため、透過型の光弁
装置を形成するためには熱伝導層５１０１は透明性材料
により形成される必要がある。なお、図示しないが場合
によっては、駆動回路形成領域５０１０上の絶縁層５０
０２上にさらに熱伝導性に優れた材料より成る層を形成
してもよい。他の構成要素については図５０と同一の符
号を記して説明に替える。
【０１６６】図５２は本発明の光弁用半導体基板の他の
実施例による光弁装置の模式的断面図である。５２０１
は接着剤層５００３とシリコン単結晶薄膜デバイス形成
層５００１の間にある熱伝導性に優れた窒化アルミニウ
ムである。５２０２は駆動回路形成領域５０１０上の絶
縁層５００２の上にある熱伝導性に優れたアルミであ
る。アルミ５２０２は絶縁層５００２の一部の箇所５２
０３に穴をあけ，単結晶薄膜デバイス形成層５００１の
中で特に熱の発生する駆動回路形成領域５０１０で発生
した熱を，絶縁層５００２を介して逃がす働きをする
が，シリコン単結晶薄膜デバイス形成層５００１内に設
けられたア−ス端子に接していることから，ここからも
効率良く熱を逃がす働きを持つ。何故なら金属配線によ
りア−ス端子に導かれた熱が容易にアルミ５２０２に逃
げるからである。その上，絶縁層５００２の上のアルミ
を電気的にグランドに設定して安定にすると，シリコン
単結晶薄膜デバイス形成層５００１の電気的な影響を防
ぐことができ，駆動回路の安定な動作が可能になる。
【０１６７】図５０〜図５２の例に示した実施例によれ
ば、図４６〜図４９の例で説明したように、シリコン単
結晶薄膜デバイス形成層４６０１に接する絶縁層４６０
２に密着して、熱伝導層４６０５が形成され、あるいは
シリコン単結晶薄膜デバイス形成層４６０１に接する接
着剤層４６０３に密着して、熱伝導層４７０１，４８０
１が形成されているために、シリコン単結晶薄膜デバイ
ス形成層４６０１にＭＯＳ型集積回路より成る駆動回路
を形成した場合に、駆動回路から発生した熱を速やかに
逃がすことができ、熱とＭＯＳ型トランジスタのドレイ
ン領域に印加された電圧により、ＭＯＳ型トランジスタ
のゲート絶縁膜に多数キャリアが深くトラップされてし
まい、その結果、ＭＯＳ型トランジスタのしきい値上昇
を引き起こすという劣化現象が抑止された、シリコン単
結晶を材料として駆動回路及び各画素毎のＳｗ−Ｔｒを
形成した光弁装置を形成することができる。
【０１６８】
【発明の効果】以上詳細に説明したように、本発明の半
導体装置は以下に示す優れた性質を有する。 （１） 電気絶縁膜上の薄い単結晶シリコン層に、少な
くとも相補型ＭＯＳ集積回路から成る駆動回路部と画素
Ｓｗ−Ｔｒ群が形成されている本発明の光弁基板用半導
体装置では、高電圧が加わる画素Ｓｗ−ＴｒのＶｔの経
時的変動が少なく、しかも光によるリーク電流が非常に
少ない優れた性質を有している。
【０１６９】（２） 本発明の半導体装置は動作頻度が
高く、消費電力の高い回路を電気絶縁膜のない領域の単
結晶シリコン上に形成することによって、その回路で発
生する熱を逃がし易くし、また動作頻度が低く、消費電
力の少ない、しかも高速を必要とする回路を電気絶縁膜
上の薄い単結晶シリコン上に形成することによって、信
頼性の高い性能の安定した、かつ高速の半導体装置を得
ることができる。
【０１７０】又、単結晶シリコン中に形成した絶縁膜の
下に残る単結晶シリコン層を除去し、かつ、その絶縁膜
の上にある単結晶シリコン層をアイランド状に形成する
と、その絶縁膜がシリコン酸化膜の場合、シリコン酸化
膜状で単結晶シリコンアイランドが形成されていない領
域では、単結晶シリコン基板の上下に渡って、光学的に
透明な領域が得られる。
【０１７１】その結果、シリコン酸化膜の下に透明基板
とシール材により液晶を封入し、かつシリコン酸化膜上
の単結晶シリコン層に画素Ｓｗ−Ｔｒ群を形成すれば、
小面積で大容量の光弁基板装置を得ることができる利点
も有する。 （３） 又，薄い単結晶シリコン，Ｐｏｌｙ−Ｓｉ，ａ
−Ｓｉ等の半導体膜の下にある絶縁物が熱伝導率の非常
に高い窒化アルミニウム層一層あるいは少なくとも窒化
アルミニウム層を含む複数層から成っていることによ
り、薄い単結晶シリコン，Ｐｏｌｙ−Ｓｉ，ａ−Ｓｉ等
の半導体膜中に形成された集積回路の動作によって発生
する熱が窒化アルミニウム層中に逃げ、その結果、薄い
半導体膜中の温度が上昇することなく、安定でかつ信頼
性の高い半導体装置を提供できる優れた利点を有してい
る。
【０１７２】（４） 又，単結晶シリコン基板あるいは
絶縁物上の薄い単結晶シリコン，Ｐｏｌｙ−Ｓｉ，ａ−
Ｓｉ等の半導体膜中に形成されたＴｒ，ダイオ−ド，集
積回路等の上部に熱伝導性の高い絶縁物であるパッシベ
イション膜が形成されていることにより，単結晶シリコ
ン基板中あるいは絶縁物上の半導体膜中で発生した熱が
パッシベイション膜中に逃げ，その結果，単結晶シリコ
ン基板あるいは絶縁物上の半導体膜の温度が上昇するこ
となく，安定でかつ信頼性の高い半導体装置を提供でき
る優れた利点を有している。
【０１７３】（５） 更に，絶縁性基板上に接着材層を
介してシリコン単結晶薄膜デバイス形成層を有し，前記
シリコン単結晶薄膜デバイス形成層上に絶縁層を有する
本発明の半導体基板、及び光弁用半導体基板によれば、
絶縁層の上又は接着剤層に接して熱伝導層が形成されて
いることにより，シリコン単結晶薄膜デバイス形成層に
形成されたＭＯＳ型集積回路から発生した熱を速やかに
逃がすことができるため、長時間の動作によっても、Ｍ
ＯＳ型トランジスタのしきい値上昇を抑制し、信頼性に
優れたＭＯＳ型集積回路及びシリコン単結晶を材料とし
て駆動回路及び各画素毎のＳｗ−Ｔｒを形成した光弁装
置を形成することができる。
【図面の簡単な説明】
【図１】本発明の光弁基板用半導体装置の構造断面図で
ある。
【図２】ＳＯＩウェハの断面構造図である。
【図３】（ａ）〜（ｄ）は従来の半導体装置の製造方法
を示す工程断面図である。
【図４】従来の半導体装置の断面図である。
【図５】単結晶シリコン層に形成されたＭＯＳトランジ
スタの断面図である。
【図６】石英基板上の単結晶シリコン層に形成されたＭ
ＯＳトランジスタの断面図である。
【図７】シリコン酸化膜上の単結晶シリコン層に形成さ
れたＭＯＳトランジスタの断面図である。
【図８】電気絶縁物上の単結晶シリコン層に形成された
ＭＯＳトランジスタの断面図である。
【図９】従来の半導体基板を示す模式的断面図である。
【図１０】電気絶縁物上の単結晶シリコン層に形成され
た通常の構造のＭＯＳトランジスタの断面図である。
【図１１】電気絶縁物上の単結晶シリコン層に形成され
たＭＯＳトランジスタの高電圧動作時のＶＴ の経時変
化を示すグラフである。
【図１２】電気絶縁物上の単結晶シリコン層に形成され
たＬＤＤ構造のＭＯＳトランジスタの断面図である。
【図１３】電気絶縁物上の単結晶シリコン層に形成され
た通常構造とＬＤＤ構造のＭＯＳトランジスタの高電圧
動作時のＶＴ の経時変化をゲート長をパラメータとし
て示したグラフである。
【図１４】光弁基板用半導体装置の構成を示す斜視図で
ある。
【図１５】光照射時の電気絶縁物上の単結晶シリコン層
に形成されたＭＯＳトランジスタの構造断面図である。
【図１６】電気絶縁物上の単結晶シリコン層に形成され
たＭＯＳトランジスタの平面図である。
【図１７】本発明の光弁基板用半導体装置における、画
素スイッチングトランジスタと駆動回路部のＭＯＳトラ
ンジスタの平面図である。
【図１８】本発明の半導体装置の断面構造図である。
【図１９】本発明の半導体装置の断面構造図である。
【図２０】本発明の半導体装置の断面構造図である。
【図２１】本発明の半導体装置の断面構造図である。
【図２２】本発明の半導体装置の断面構造図である。
【図２３】本発明の半導体装置の製造方法の一例を示す
断面である。
【図２４】本発明の半導体装置の断面図である。
【図２５】本発明の半導体装置の断面図である。
【図２６】本発明の半導体装置の断面図である。
【図２７】本発明の半導体装置の断面図である。
【図２８】（ａ）〜（ｃ）は本発明の半導体装置の製造
方法を示す工程断面図である。
【図２９】窒化アルミニウムを形成するための装置の概
略図である。
【図３０】本発明の半導体装置の断面図である。
【図３１】（ａ）〜（ｄ）は本発明の半導体装置の製造
方法を示す工程断面図である。
【図３２】（ａ）〜（ｄ）は本発明の半導体装置の製造
方法を示す工程断面図である。
【図３３】本発明の半導体装置の断面図である。
【図３４】本発明の半導体基板を用いた光弁装置。
【図３５】本発明の半導体装置の断面図である。
【図３６】本発明の半導体装置の断面図である。
【図３７】本発明の半導体装置の断面図である。
【図３８】本発明の半導体装置の断面図である。
【図３９】（ａ）〜（ｄ）は本発明の半導体装置の製造
方法を示す工程断面図である。
【図４０】（ｅ）〜（ｈ）は本発明の半導体装置の製造
方法を示す工程断面図である。
【図４１】本発明の半導体装置の断面図である。
【図４２】本発明の半導体装置の断面図である。
【図４３】本発明の半導体装置の断面図である。
【図４４】本発明の半導体装置の断面図である。
【図４５】本発明の半導体装置の断面図である。
【図４６】本発明の半導体基板の一実施例を示す模式的
断面図である。
【図４７】本発明の半導体基板の他の実施例を示す模式
的断面図である。
【図４８】本発明の半導体装置の断面図である。
【図４９】本発明の半導体装置の断面図である。
【図５０】本発明の光弁用半導体基板の一実施例による
光弁装置の模式的断面図である。
【図５１】本発明の光弁用半導体基板の他の実施例によ
る光弁装置の模式的断面図である。
【図５２】本発明の光弁用半導体基板の他の実施例によ
る光弁装置の模式的断面図である。
【符号の説明】
１０４ 液晶 １０５、３１、４１ 下地シリコン酸化膜 １０６、２２、３２ 半導体単結晶シリコン層 １１１ 画素電極 １１２ 画素スイッチングトランジスタ １１３ ＝光膜 １１４、１１６ 配向膜 １１７ 駆動回路部ＭＯＳトランジスタ １８０１、１９０１、２２０１ 単結晶シリコン基板 １８０２、１９０２、２２０２ シリコン酸化膜 １８０３、１９０３、２２０３ シリコン酸化膜上の単
結晶シリコン層 １９０４、１９０６ 単結晶シリコン基板上
に形成された回路 １９０５ シリコン酸化膜上の単
結晶シリコン層に形成された回路 ２２２２ 接着剤 ２２２３ 透明基板 ２２２４ 液晶層 ２２２５ シール材 ２２２６ 対向透明基板 ２４０４、２７０５、２８０４ 単結晶シリコン基板 ２４０２、２７０３、２８０２ シリコン酸化膜 ２４０３、２７０２、２７０４、２８０３、３３０２
窒化アルミニウム ２４０１、２７０１、２８０５ 絶縁膜上の薄い単結晶
シリコン ３３１１、３３０４ 金属配線 ３５０１、３８０１ 透明絶縁基板 ３６０１、３７０１ 高熱伝導性絶縁基板 ３５０２、３８０２ 窒化アルミニウム ３８０３、３９０２ シリコン酸化膜 ３５０３、３６０２、３７０２ 半導体膜 ４２１１、４２１２ 金属配線 ４６０１ シリコン単結晶薄膜デバイス形成層 ４６０２ 絶縁層 ４６０３ 接着剤層 ４６０４ 絶縁性支持基板 ４６０５ 熱伝導層 ５０２１ 対向基板 ５０２２ シール ５０２３ 液晶層 ５０１０ 駆動回路形成領域 ５０３０ 画素領域
フロントページの続き (31)優先権主張番号 特願平5−162957 (32)優先日 平５(1993)６月30日 (33)優先権主張国 日本（ＪＰ） (31)優先権主張番号 特願平5−180484 (32)優先日 平５(1993)７月21日 (33)優先権主張国 日本（ＪＰ） (72)発明者 桜井 敦司 東京都江東区亀戸６丁目31番１号 セイコ ー電子工業株式会社内 (72)発明者 山崎 恒夫 東京都江東区亀戸６丁目31番１号 セイコ ー電子工業株式会社内 (72)発明者 岩城 忠雄 東京都江東区亀戸６丁目31番１号 セイコ ー電子工業株式会社内 (72)発明者 神谷 昌明 東京都江東区亀戸６丁目31番１号 セイコ ー電子工業株式会社内 (72)発明者 小島 芳和 東京都江東区亀戸６丁目31番１号 セイコ ー電子工業株式会社内 (72)発明者 鈴木 瑞明 東京都江東区亀戸６丁目31番１号 セイコ ー電子工業株式会社内

Claims (35)

    【特許請求の範囲】
  1. 【請求項１】 半導体層に集積回路が形成されている半
    導体装置において、該集積回路で発生する熱を放熱する
    放熱手段が形成された半導体装置。
  2. 【請求項２】 請求項１記載の半導体装置において、 該放熱手段は、該集積回路の上に形成された熱伝導層で
    あることを特徴とする半導体装置。
  3. 【請求項３】 請求項２記載の半導体装置において、 該熱伝導層は窒化アルミニュウムを含むことを特徴とす
    る半導体装置。
  4. 【請求項４】 請求項２記載の半導体装置において、 該熱伝導層と該半導体層との間には、絶縁性パッシベイ
    ション膜が形成され、該熱伝導層は、窒化アルミニュウ
    ム、酸化アルミニュウム、金属、および、炭素から選ば
    れたいずれかを含むことを特徴とする半導体装置。
  5. 【請求項５】 請求項１記載の半導体装置において、 該放熱手段は、該半導体層の下に形成された熱伝導層で
    あることを特徴とする半導体装置。
  6. 【請求項６】 請求項５記載の半導体装置において、 該熱伝導層は窒化アルミニュウムを含むことを特徴とす
    る半導体装置。
  7. 【請求項７】 請求項５記載の半導体装置において、 該半導体層の下には絶縁膜、熱伝導層が順次積層形成さ
    れ、該熱伝導層は、窒化アルミニュウム、酸化アルミニ
    ュウム、金属、および、炭素から選ばれたいずれかを含
    むことを特徴とする半導体装置。
  8. 【請求項８】 請求項５記載の半導体装置において、 該半導体層の下にはシリコン酸化膜、熱伝導層が順次形
    成され、該熱伝導層の下にはさらに透明絶縁性基板、お
    よび、単結晶シリコン基板のいずれかの基板が配設され
    ることを特徴とする半導体装置。
  9. 【請求項９】 請求項５記載の半導体装置において、 該半導体層は単結晶シリコンから成り、該単結晶シリコ
    ンの下にはシリコン酸化膜、熱伝導層が順次積層形成さ
    れ、該熱伝導層の膜厚は、該シリコン酸化膜の膜厚より
    も厚いことを特徴とする半導体装置。
  10. 【請求項１０】 請求項１記載の半導体装置において、 該半導体層は、単結晶シリコン、多結晶シリコン、非晶
    質シリコンのいずれかから成ることを特徴とする半導体
    装置。
  11. 【請求項１１】 請求項１記載の半導体装置において、 該半導体層は、接着剤を介して絶縁性基板の上に接着さ
    れ成るて複合基板を構成し、該放熱手段は熱伝導層から
    成り、該熱伝導層は、該集積回路の上、および、該絶縁
    性基板と該半導体層との間のいずれか一方に配設されて
    いることを特徴とする半導体装置。
  12. 【請求項１２】 請求項１１記載の半導体装置におい
    て、 該熱伝導層は、窒化アルミニュウム、酸化アルミニュウ
    ム、金属、および、炭素のいずれか一つを含む薄膜層で
    あることを特徴とする半導体装置。
  13. 【請求項１３】 請求項１１記載の半導体装置におい
    て、 該複合基板は駆動回路領域と画素領域とを含み、該熱伝
    導層は該駆動回路領域の近傍に形成されることを特徴と
    する半導体装置。
  14. 【請求項１４】 請求項１１記載の半導体装置におい
    て、 該集積回路は配線部を含み、該配線部と該熱伝導層は少
    なくとも一部で接触して形成されることを特徴とする半
    導体装置。
  15. 【請求項１５】 請求項１１記載の半導体装置におい
    て、 該熱伝導層は、該集積回路に含まれるアース部と電気的
    に接続されていることを特徴とする半導体装置。
  16. 【請求項１６】 請求項１記載の半導体装置において、 該放熱手段は、半導体層の上、および、該半導体層の下
    のいずれか一方にイオンプレーテングにより形成された
    窒化アルミニュウムを含む薄膜層であることを特徴とす
    る半導体装置。
  17. 【請求項１７】 請求項１記載の半導体装置において、 該半導体層には絶縁膜が埋め込まれ、該放熱手段は、該
    絶縁膜が埋め込まれていない領域の半導体層であること
    を特徴とする半導体装置。
  18. 【請求項１８】 請求項１７記載の半導体装置におい
    て、 該絶縁層の上の半導体層に形成された集積回路の動作頻
    度は、該絶縁層が埋め込まれていない領域の半導体層の
    上に形成された集積回路の動作頻度よりも少ないことを
    特徴とする半導体装置。
  19. 【請求項１９】 請求項１７記載の半導体装置におい
    て、 該絶縁層の下の半導体層は、一部または全部が除去され
    ていることを特徴とする半導体装置。
  20. 【請求項２０】 請求項１７記載の半導体装置におい
    て、 該絶縁層の上の半導体層には画素スイッチングトランジ
    スタが、絶縁層が埋め込まれていない半導体層には該ス
    イッチングトランジスタを駆動するための駆動回路が形
    成されていることを特徴とする半導体装置。
  21. 【請求項２１】 半導体層に集積回路が形成され、該集
    積回路は電界効果型金属絶縁膜半導体トランジスタを含
    み、かつ、駆動回路領域と画素領域とにそれぞれ分離さ
    れて形成され、該電界効果型金属絶縁膜半導体トランジ
    スタは、該半導体層上にゲート絶縁膜を介して形成され
    るゲート電極、該半導体層に形成されるソース領域、ド
    レイン領域、および、ソースとドレイン領域間のチャネ
    ル形成領域を含む半導体装置において、 該集積回路は該集積回路に起因する発熱を抑制する熱発
    生抑制手段を含むことを特徴とする半導体装置。
  22. 【請求項２２】 請求項２１記載の半導体装置におい
    て、 該画素領域の電界効果型金属絶縁膜トランジスタのゲー
    ト長は、該駆動回路領域の多数の電界効果型金属絶縁膜
    トランジスタの内、最小のゲート長よりも長くして、該
    画素領域の電界効果型金属絶縁膜トランジスタに起因す
    る発熱を抑制したことを特徴とする半導体装置。
  23. 【請求項２３】 請求項２１記載の半導体装置におい
    て、 該画素領域の電界効果型金属絶縁膜トランジスタのソー
    ス領域およびドレイン領域の不純物濃度分布を、該チャ
    ネル近傍では薄く、該チャネルに遠い側では濃くするこ
    とにより、該画素領域の電界効果型金属絶縁膜トランジ
    スタに起因する発熱を抑制したことを特徴とする半導体
    装置。
  24. 【請求項２４】 請求項２１記載の半導体装置におい
    て、 該画素領域の電界効果型金属絶縁膜トランジスタのゲー
    トの幅は、該駆動回路領域の多数の電界効果型金属絶縁
    膜トランジスタの内、最小のゲート幅よりも同じか小さ
    くして、該画素領域の電界効果型金属絶縁膜トランジス
    タに起因する発熱を抑制したことを特徴とする半導体装
    置。
  25. 【請求項２５】 一方の基板上に、駆動回路領域と画素
    領域とが形成され、 該駆動回路領域は、半導体層に形成された集積回路を含
    み、 該画素領域は、走査電極、信号電極、および、該走査電
    極と該信号電極の交差部に配設される画素電極と半導体
    層に形成されたスイッチングトランジスタを含み、 他方に基板上には電極が形成され、 該一方と該他方の基板間に電気光学的材料が挟持された
    光弁装置において、 該一方の基板には該駆動回路領域において発生する熱を
    放熱するための放熱手段が配設されていることを特徴と
    する光弁装置。
  26. 【請求項２６】 請求項２５記載の光弁装置において、 該一方の基板は、半導体単結晶層が接着剤を介して支持
    基板接着された複合基板からなり、 該放熱手段は、該集積回路の上、および、該半導体単結
    晶層と該支持基板との間のいずれか一方に配設された熱
    伝導層であることを特徴とする光弁装置。
  27. 【請求項２７】 請求項２６記載の光弁装置において、 該熱伝導層は、窒化アルミニュウム、酸化アルミニュウ
    ム、金属、および、炭素のいずれか一つを含む薄膜層で
    あることを特徴とする光弁装置。
  28. 【請求項２８】 請求項２６記載の光弁装置において、 該熱伝導層は、少なくとも該集積回路の近傍に形成され
    ていることを特徴とする光弁装置。
  29. 【請求項２９】 請求項２５記載の光弁装置において、 該画素領域の半導体層には絶縁層が埋め込まれ、該駆動
    回路領域の半導体層が、駆動時に発生する熱を放熱する
    ための放熱手段であることを特徴とする光弁装置。
  30. 【請求項３０】 請求項２５記載の光弁装置において、 該絶縁層の下の半導体層の一部、または、全部が除去さ
    れ、 該半導体層の除去部に該他方の基板が配設され、該一方
    と該他方の基板間に該電気光学的材料が配設されている
    ことを特徴とする光弁装置。
  31. 【請求項３１】 請求項２５記載の光弁装置において、 該半導体層は、単結晶シリコン、多結晶シリコン、非晶
    質シリコンのいずれかから成ることを特徴とする光弁装
    置。
  32. 【請求項３２】 一方の基板上に、駆動回路領域と画素
    領域とが形成され、 該駆動回路領域は、半導体層に形成された電界効果型金
    属絶縁膜半導体トランジスタから成る集積回路を含み、 該画素領域は、走査電極、信号電極、および、該走査電
    極と該信号電極の交差部に配設された画素電極と、半導
    体層に形成された電界効果型金属絶縁膜半導体トランジ
    スタから成るスイッチングトランジスタを含み、 他方に基板上に、電極が形成され、 該一方と該他方の基板間に電気光学的材料が挟持された
    光弁装置において、 該電界効果型金属絶縁膜半導体トランジスタは、該半導
    体層上にゲート絶縁膜を介して形成されるゲート電極、
    該半導体層に形成されるソース領域、ドレイン領域、お
    よび、ソースとドレイン領域間のチャネル形成領域を含
    み、かつ、該電界効果型金属絶縁膜半導体トランジスタ
    に起因する発熱を抑制する熱発生抑制手段を含むことを
    特徴とする光弁装置。
  33. 【請求項３３】 請求項３２記載の光弁装置において、 該スイッチングトランジスタのゲート長は、該駆動回路
    領域の多数の電界効果型金属絶縁膜トランジスタの内、
    最小のゲート長よりも長くして、該スイッチングトラン
    ジスタに起因する発熱を抑制したことを特徴とする光弁
    装置。
  34. 【請求項３４】 請求項３２記載の光弁装置において、 該スイッチングトランジスタのソース領域およびドレイ
    ン領域の不純物濃度分布を、該チャネル近傍では薄く、
    該チャネルに遠い側では濃くすることにより、該スイッ
    チングトランジスタに起因する発熱を抑制したことを特
    徴とする光弁装置。
  35. 【請求項３５】 請求項３２記載の光弁装置において、 該スイッチングトランジスタのゲートの幅は、該駆動回
    路領域の多数の電界効果型金属絶縁膜トランジスタの
    内、最小のゲート幅よりも同じか小さくして、該スイッ
    チングトランジスタに起因する発熱を抑制したことを特
    徴とする光弁装置。
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Cited By (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002277859A (ja) * 2001-01-15 2002-09-25 Seiko Epson Corp 液晶装置の製造方法
US7094665B2 (en) 1996-08-27 2006-08-22 Seiko Epson Corporation Exfoliating method, transferring method of thin film device, and thin film device, thin film integrated circuit device, and liquid crystal display device produced by the same
KR100634271B1 (ko) * 1998-08-06 2006-10-13 소니 가부시끼 가이샤 액정 표시 장치, 트랜지스터, 및 표시 장치
USRE40601E1 (en) 1996-11-12 2008-12-09 Seiko Epson Corporation Manufacturing method of active matrix substrate, active matrix substrate and liquid crystal display device
JP2009075503A (ja) * 2007-09-25 2009-04-09 Seiko Epson Corp 電気光学装置、及びこれを備えた電子機器
JP5013025B2 (ja) * 2010-09-21 2012-08-29 コニカミノルタホールディングス株式会社 圧電デバイスおよびその製造方法
JP2012533887A (ja) * 2009-07-15 2012-12-27 アイ・オゥ・セミコンダクター 背面放熱を伴う絶縁体上半導体
US8859347B2 (en) 2009-07-15 2014-10-14 Silanna Semiconductor U.S.A., Inc. Semiconductor-on-insulator with back side body connection
US8912646B2 (en) 2009-07-15 2014-12-16 Silanna Semiconductor U.S.A., Inc. Integrated circuit assembly and method of making
US9034732B2 (en) 2009-07-15 2015-05-19 Silanna Semiconductor U.S.A., Inc. Semiconductor-on-insulator with back side support layer
US9576937B2 (en) 2012-12-21 2017-02-21 Qualcomm Incorporated Back-to-back stacked integrated circuit assembly
US10217822B2 (en) 2009-07-15 2019-02-26 Qualcomm Incorporated Semiconductor-on-insulator with back side heat dissipation
JP2020140213A (ja) * 2015-06-19 2020-09-03 株式会社半導体エネルギー研究所 表示装置

Families Citing this family (32)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5719065A (en) * 1993-10-01 1998-02-17 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing semiconductor device with removable spacers
TW374196B (en) 1996-02-23 1999-11-11 Semiconductor Energy Lab Co Ltd Semiconductor thin film and method for manufacturing the same and semiconductor device and method for manufacturing the same
US6686623B2 (en) 1997-11-18 2004-02-03 Semiconductor Energy Laboratory Co., Ltd. Nonvolatile memory and electronic apparatus
JP2000012864A (ja) * 1998-06-22 2000-01-14 Semiconductor Energy Lab Co Ltd 半導体装置の作製方法
US6271101B1 (en) 1998-07-29 2001-08-07 Semiconductor Energy Laboratory Co., Ltd. Process for production of SOI substrate and process for production of semiconductor device
US6559036B1 (en) * 1998-08-07 2003-05-06 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method of manufacturing the same
JP4476390B2 (ja) 1998-09-04 2010-06-09 株式会社半導体エネルギー研究所 半導体装置の作製方法
JP2001042792A (ja) * 1999-05-24 2001-02-16 Sony Corp Ｌｅｄ表示装置
US6599788B1 (en) * 1999-08-18 2003-07-29 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method of fabricating the same
JP3484427B2 (ja) * 2001-03-28 2004-01-06 日本碍子株式会社 発光素子
WO2004013893A2 (en) * 2002-08-01 2004-02-12 Georgia Tech Research Corporation Piezo electric on seminconductor on- insulator resonator
CN101145564B (zh) * 2005-11-25 2012-08-29 香港科技大学 有源矩阵显示基板制备方法
US8034532B2 (en) 2006-04-28 2011-10-11 International Business Machines Corporation High contact angle topcoat material and use thereof in lithography process
US7521172B2 (en) * 2006-04-28 2009-04-21 International Business Machines Corporation Topcoat material and use thereof in immersion lithography processes
US7951524B2 (en) * 2006-04-28 2011-05-31 International Business Machines Corporation Self-topcoating photoresist for photolithography
US8945808B2 (en) * 2006-04-28 2015-02-03 International Business Machines Corporation Self-topcoating resist for photolithography
JP4197016B2 (ja) * 2006-07-24 2008-12-17 セイコーエプソン株式会社 電気光学装置用基板及び電気光学装置、並びに電子機器
US8421128B2 (en) 2007-12-19 2013-04-16 International Business Machines Corporation Semiconductor device heat dissipation structure
TWI476929B (zh) * 2009-04-24 2015-03-11 Au Optronics Corp 底閘極薄膜電晶體與主動陣列基板
US9496227B2 (en) 2009-07-15 2016-11-15 Qualcomm Incorporated Semiconductor-on-insulator with back side support layer
US8507966B2 (en) 2010-03-02 2013-08-13 Micron Technology, Inc. Semiconductor cells, arrays, devices and systems having a buried conductive line and methods for forming the same
US9608119B2 (en) * 2010-03-02 2017-03-28 Micron Technology, Inc. Semiconductor-metal-on-insulator structures, methods of forming such structures, and semiconductor devices including such structures
US8513722B2 (en) * 2010-03-02 2013-08-20 Micron Technology, Inc. Floating body cell structures, devices including same, and methods for forming same
US9646869B2 (en) * 2010-03-02 2017-05-09 Micron Technology, Inc. Semiconductor devices including a diode structure over a conductive strap and methods of forming such semiconductor devices
US8288795B2 (en) 2010-03-02 2012-10-16 Micron Technology, Inc. Thyristor based memory cells, devices and systems including the same and methods for forming the same
US8598621B2 (en) 2011-02-11 2013-12-03 Micron Technology, Inc. Memory cells, memory arrays, methods of forming memory cells, and methods of forming a shared doped semiconductor region of a vertically oriented thyristor and a vertically oriented access transistor
US8952418B2 (en) 2011-03-01 2015-02-10 Micron Technology, Inc. Gated bipolar junction transistors
US8519431B2 (en) 2011-03-08 2013-08-27 Micron Technology, Inc. Thyristors
US8772848B2 (en) 2011-07-26 2014-07-08 Micron Technology, Inc. Circuit structures, memory circuitry, and methods
US9515181B2 (en) 2014-08-06 2016-12-06 Qualcomm Incorporated Semiconductor device with self-aligned back side features
WO2018067136A1 (en) * 2016-10-05 2018-04-12 Hewlett-Packard Development Company, L.P. Insulated sensors
JP2020119974A (ja) * 2019-01-23 2020-08-06 株式会社村田製作所 半導体装置

Family Cites Families (31)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE134283C (ja)
US3686748A (en) * 1970-04-13 1972-08-29 William E Engeler Method and apparatus for providng thermal contact and electrical isolation of integrated circuits
US4024626A (en) 1974-12-09 1977-05-24 Hughes Aircraft Company Method of making integrated transistor matrix for flat panel liquid crystal display
DE2715446A1 (de) 1977-04-06 1978-10-12 Siemens Ag Anzeigevorrichtung
JPS5568661A (en) * 1978-11-17 1980-05-23 Hitachi Ltd Structure for mounting power transistor
JPS55143042A (en) * 1979-04-25 1980-11-08 Hitachi Ltd Semiconductor device
DE3064598D1 (en) * 1979-11-05 1983-09-22 Hitachi Ltd Electrically insulating substrate and a method of making such a substrate
JPS5753947A (en) * 1980-09-17 1982-03-31 Hitachi Ltd Transistor and electronic device containing it
JPS57167655A (en) 1981-04-08 1982-10-15 Jido Keisoku Gijutsu Kenkiyuukumiai Manufacture of insulating isolation substrate
JPS59126639A (ja) 1983-01-10 1984-07-21 Nec Corp 半導体装置用基板の製造方法
JPS59204274A (ja) 1983-05-06 1984-11-19 Seiko Instr & Electronics Ltd 薄膜トランジスタ
JPS6045219A (ja) 1983-08-23 1985-03-11 Toshiba Corp アクテイブマトリクス型表示装置
JPS60111475A (ja) * 1983-11-22 1985-06-17 Nec Corp 半導体装置及びその製造方法
JPS60143666A (ja) 1983-12-29 1985-07-29 Hitachi Ltd マトリツクス型半導体装置
US4599792A (en) 1984-06-15 1986-07-15 International Business Machines Corporation Buried field shield for an integrated circuit
US4698662A (en) * 1985-02-05 1987-10-06 Gould Inc. Multichip thin film module
US4748485A (en) 1985-03-21 1988-05-31 Hughes Aircraft Company Opposed dual-gate hybrid structure for three-dimensional integrated circuits
US4751196A (en) 1985-04-01 1988-06-14 Motorola Inc. High voltage thin film transistor on PLZT and method of manufacture thereof
EP0211402B1 (en) 1985-08-02 1991-05-08 General Electric Company Process and structure for thin film transistor matrix addressed liquid crystal displays
JPS6336512A (ja) * 1986-07-30 1988-02-17 Sony Corp 半導体単結晶薄膜の製造方法
JPS63101829A (ja) 1986-10-17 1988-05-06 Nec Corp アクテイブ・マトリツクス液晶表示装置およびその製造方法
US4875086A (en) 1987-05-22 1989-10-17 Texas Instruments Incorporated Silicon-on-insulator integrated circuits and method
US4963701A (en) * 1988-01-25 1990-10-16 Kabushiki Kaisha Toshiba Circuit board
US5235233A (en) * 1988-03-17 1993-08-10 Fanuc Ltd. Surface acoustic wave device
JP2653099B2 (ja) 1988-05-17 1997-09-10 セイコーエプソン株式会社 アクティブマトリクスパネル，投写型表示装置及びビューファインダー
JPH0228354A (ja) * 1988-07-18 1990-01-30 Toshiba Corp 半導体装置
DE3837617A1 (de) * 1988-11-05 1990-05-10 Semikron Elektronik Gmbh Traegerkoerper zur elektrisch isolierten anordnung von bauteilen
JPH02250362A (ja) * 1989-03-24 1990-10-08 Hitachi Ltd 半導体装置
FR2655774A1 (fr) * 1989-12-08 1991-06-14 Thomson Csf Perfectionnement aux transistors de puissance en materiaux iii-v sur substrat silicium et procede de fabrication.
US5057908A (en) * 1990-07-10 1991-10-15 Iowa State University Research Foundation, Inc. High power semiconductor device with integral heat sink
US5449930A (en) * 1990-08-01 1995-09-12 Zhou; Guo-Gang High power, compound semiconductor device and fabrication process

Cited By (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7094665B2 (en) 1996-08-27 2006-08-22 Seiko Epson Corporation Exfoliating method, transferring method of thin film device, and thin film device, thin film integrated circuit device, and liquid crystal display device produced by the same
US7285476B2 (en) 1996-08-27 2007-10-23 Seiko Epson Corporation Exfoliating method, transferring method of thin film device, and thin film device, thin film integrated circuit device, and liquid crystal display device produced by the same
US7468308B2 (en) 1996-08-27 2008-12-23 Seiko Epson Corporation Exfoliating method, transferring method of thin film device, and thin film device, thin film integrated circuit device, and liquid crystal display device produced by the same
USRE40601E1 (en) 1996-11-12 2008-12-09 Seiko Epson Corporation Manufacturing method of active matrix substrate, active matrix substrate and liquid crystal display device
KR100634271B1 (ko) * 1998-08-06 2006-10-13 소니 가부시끼 가이샤 액정 표시 장치, 트랜지스터, 및 표시 장치
JP2002277859A (ja) * 2001-01-15 2002-09-25 Seiko Epson Corp 液晶装置の製造方法
US8432526B2 (en) 2007-09-25 2013-04-30 Seiko Epson Corporation Electro-optical device and electronic apparatus including the same
JP2009075503A (ja) * 2007-09-25 2009-04-09 Seiko Epson Corp 電気光学装置、及びこれを備えた電子機器
US9034732B2 (en) 2009-07-15 2015-05-19 Silanna Semiconductor U.S.A., Inc. Semiconductor-on-insulator with back side support layer
JP2012533887A (ja) * 2009-07-15 2012-12-27 アイ・オゥ・セミコンダクター 背面放熱を伴う絶縁体上半導体
US8859347B2 (en) 2009-07-15 2014-10-14 Silanna Semiconductor U.S.A., Inc. Semiconductor-on-insulator with back side body connection
US8912646B2 (en) 2009-07-15 2014-12-16 Silanna Semiconductor U.S.A., Inc. Integrated circuit assembly and method of making
US8921168B2 (en) 2009-07-15 2014-12-30 Silanna Semiconductor U.S.A., Inc. Thin integrated circuit chip-on-board assembly and method of making
US9029201B2 (en) 2009-07-15 2015-05-12 Silanna Semiconductor U.S.A., Inc. Semiconductor-on-insulator with back side heat dissipation
US9748272B2 (en) 2009-07-15 2017-08-29 Qualcomm Incorporated Semiconductor-on-insulator with back side strain inducing material
US10217822B2 (en) 2009-07-15 2019-02-26 Qualcomm Incorporated Semiconductor-on-insulator with back side heat dissipation
JPWO2012039266A1 (ja) * 2010-09-21 2014-02-03 コニカミノルタ株式会社 圧電デバイスおよびその製造方法
JP5013025B2 (ja) * 2010-09-21 2012-08-29 コニカミノルタホールディングス株式会社 圧電デバイスおよびその製造方法
US9576937B2 (en) 2012-12-21 2017-02-21 Qualcomm Incorporated Back-to-back stacked integrated circuit assembly
JP2020140213A (ja) * 2015-06-19 2020-09-03 株式会社半導体エネルギー研究所 表示装置

Also Published As

Publication number Publication date
EP0952611A2 (en) 1999-10-27
EP0594441A2 (en) 1994-04-27
US6191476B1 (en) 2001-02-20
DE69332329T2 (de) 2003-05-15
EP0952611A3 (en) 2000-06-28
EP0594441A3 (en) 1994-06-08
EP0594441B1 (en) 2002-09-25
DE69332329D1 (de) 2002-10-31
KR940010289A (ko) 1994-05-24

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