JPH11272240A

JPH11272240A - アレイ基板及び液晶表示装置

Info

Publication number: JPH11272240A
Application number: JP7605298A
Authority: JP
Inventors: Hiroyoshi Nakamura; 村弘喜中; Takashi Maeda; 田孝志前
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1998-03-24
Filing date: 1998-03-24
Publication date: 1999-10-08

Abstract

(57)【要約】【課題】駆動回路が集積化されたアレイ基板及び液晶
表示装置において、外部に信号電圧を変換するレベル・
シフターが必要になるという問題を解決しようとするも
のである。【解決手段】トランジスタにゲート・スレッショルド
電圧を印加する手段を接続することにより、入力信号の
振幅とは無関係に出力信号の振幅をＯＶ〜電源電圧とす
ることができ、正論理と負論理の出力が得られる、故
に、駆動回路を内蔵した液晶表示装置のシフトレジスタ
等の駆動回路の入力部に配置することで入力信号の振幅
をＴＴＬレベル程度まで低減できることから外部回路で
高価な高速のアンプ回路が不要となる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、アレイ基板及び液
晶表示装置に関する。さらに詳しくは、本発明は、ディ
ジタル信号の電圧振幅を、異なる電圧振幅に変換するレ
ベル・シフターを内蔵したアレイ基板及び液晶表示装置
に関する。

【０００２】

【従来の技術】液晶表示装置は、テレビ、コンピュータ
用ディスプレイ、電子手帳など多様な分野で使用されて
おり、他の表示装置と比較して特に軽量、薄型、低消費
電力の特徴を有する点で注目を集めている。特に、スイ
ッチング素子がマトリクス状に集積されたアレイ基板
と、対向電極が形成された対向基板と、これらの間に挟
持された液晶層とを有する、いわゆるアクティブ・マト
リクス型の液晶表示装置は、その表示品質が高いために
急速に開発が進められている。

【０００３】近年、液晶表示装置のより一層の小型化、
低価格化を図るため、表示画素の電極やスイッチング素
子などが形成されるアレイ基板上に駆動回路も集積化す
るという試みがなされている。駆動回路を集積化するた
めには、高性能の薄膜トランジスタが必要となるため、
一般には多結晶シリコンを用いたポリシリコンＴＦＴ
（Thin Film Transistor）が用いられる。ポリシリコン
ＴＦＴは９００〜１０００℃という高温の製造プロセス
で形成する必要があるため、透明基板としては高温に耐
えられる石英基板が用いられる。しかし、石英基板は高
価なため、無アルカリ・ガラス基板が耐えられる５００
〜６００℃の製造プロセスでポリシリコンＴＦＴを形成
する技術の研究開発が進められている。また、従来の液
晶表示装置の画素に使用されているアモルファスシリコ
ンＴＦＴを用いて回路を形成する試みもなされている。

【０００４】駆動回路とは、映像信号を各液晶画素に接
続された薄膜トランジスタに順次供給する、いわゆる信
号線駆動回路と、所定の列の薄膜トランジスタのゲート
を順次駆動する、いわゆる走査線駆動回路である。走査
線駆動回路により所定の列の薄膜トランジスタのゲート
に電圧が印加され、ドレイン〜ソース間が導通し、信号
線駆動回路から供給される映像信号がその列の各液晶画
素に書き込まれる。この動作が、各列に対して順次行な
われることにより、全ての液晶画素に所定の信号が書き
込まれ、画像が表示される。

【０００５】

【発明が解決しようとする課題】ところで、これらのア
レイ基板の上に形成される薄膜トランジスタは通常、ゲ
ート・スレッショルド電圧が５Ｖ以上と高い。このた
め、薄膜トランジスタを使った回路は、電源電圧及び入
力電圧振幅がゲート・スレッショルド電圧よりも十分高
くないと動作しない。

【０００６】しかしながら、アレイ基板上の駆動回路に
クロック等の制御信号を供給する外部の駆動回路では、
消費電力を軽減するため、５Ｖ以下の電源電圧及び信号
電圧で動作する回路が用いられる。このため従来は、外
部回路の出力段においてレベル・シフターにより信号電
圧の振幅を大きくして、これらの駆動回路に供給してい
た。

【０００７】図７は、従来のレベル・シフターの構成を
例示する概略回路図である。同図に示したレベル・シフ
ターは、入力端子２１、２７と、出力端子２５、２８と
を有し、これらの間に４個のトランジスタ２０、２２、
２４、２６と電源２３とを有する回路が設けられてい
る。トランジスタ２０のゲートは、正論理入力端子２１
に接続され、ソースは接地され、ドレインはトランジス
タ２２のドレイン〜ソースを介して電源２３に接続され
るとともにトランジスタ２４のゲートと負論理出力端子
２５とに接続されている。トランジスタ２６のゲート
は、負論理入力端子２７に接続され、ソースは接地さ
れ、ドレインはトランジスタ２４のドレイン〜ソースを
介して電源２３に接続されるとともにトランジスタ２２
のゲートと正論理出力端子２８とに接続されている。こ
の回路は、正論理入力端子２１にレベル“１”が、負論
理入力端子２７にレベル“０”がそれぞれ入力される
と、トランジスタ２０がオンし、トランジスタ２６がオ
フする。トランジスタ２０がオンするとトランジスタ２
４のゲート電圧が０Ｖになり、ゲート〜ソース間の電圧
が−電源電圧（電源２３の電圧のマイナス）となってト
ランジスタ２４はオンする、トランジスタ２４がオンす
ると、トランジスタ２２のゲート電圧は電源電圧（電源
２３の電圧）となり、ゲート〜ソース間の電圧が０Ｖと
なるためにトランジスタ２２はオフする。

【０００８】トランジスタ２６がオフし、トランジスタ
２４がオンするため正論理出力端子２８に出力される電
圧は電源電圧すなわち“１”レベルになる。また、トラ
ンジスタ２０がオンし、トランジスタ２２がオフするた
め負論理出力端子２５に出力される電圧は０Ｖすなわち
“０”レベルになる。

【０００９】同様にして、正論理入力端子２１にレベル
“０”が、負論理入力端子２７にレベル“１”がそれぞ
れ入力されると、トランジスタ２６がオンし、トランジ
スタ２４がオフするため正論理出力端子２８に出力され
る電圧は０Ｖすなわち“０”レベルになる。また、トラ
ンジスタ２０がオフし、トランジスタ２２がオンするた
め負論理出力端子２５に出力される電圧は電源電圧すな
わち“１”レベルになる。

【００１０】しかし、トランジスタ２０，２６を安定し
てオンさせるためには、入力端子２１，２７に入力する
“１”の電圧を、これらのトランジスタのゲート・スレ
ッショルド電圧より十分高くしなければならない。液晶
表示装置に使用されているような薄膜トランジスタのゲ
ート・スレッショルド電圧は一般的に５Ｖ以上である。
このため、図７のような回路を液晶表示装置のアレイ基
板上に集積化しても、外部からの入力信号の電圧振幅を
５Ｖ以下とすることはできないという問題があった。

【００１１】また、１９９４年のInternational Displa
y Resaerch Conference の”A1.35-in.-diagonal Wide-
Aspect-Ratio poly-Si TFT LCD with 513k Pixels ”に
おいて、液晶表示装置のアレイ基板上に集積化できるレ
ベル・シフターが開示されているが、正論理と負論理の
入力信号を入力しているにもかかわらず、どちらか一方
の出力しかとりだせない回路となっている。液晶表示装
置の駆動回路に用いられるシフト・レジスタ等の回路で
は、一般に正論理と負論理のクロック信号がそれぞれ必
要となる上、２つの信号のタイミングも揃っている必要
がある。このため、１つの出力しか取り出せないレベル
・シフターの場合、同じ回路が２つ必要になり、さらに
その回路の特性が揃っている必要がある。

【００１２】このように駆動回路が集積化された従来の
液晶表示装置では、外部に信号電圧を変換するレベル・
シフターが必要になるという問題があった。また、液晶
表示装置のアレイ基板上に集積化できたとしても、特性
の揃ったレベル・シフターが複数必要になり構成が複雑
化するという問題があった。

【００１３】本発明はかかる点に鑑みてなされたもので
ある。すなわち、本発明は駆動回路が集積化されたアレ
イ基板及び液晶表示装置において、外部に信号電圧を変
換するレベル・シフターが必要になるという問題を解決
しようとするものであり、液晶表示装置のアレイ基板上
にレベル・シフターを集積化しようとするものである。
また、ひとつのレベル・シフターで、正論理と負論理の
出力が得られるようにしようとするものである。更に、
レベル・シフター回路で生じるパルス幅拡大を補正する
回路を付加するものである。

【００１４】

【課題を解決するための手段】すなわち、本発明のアレ
イ基板及び液晶表示装置は、第１の入力端子に第１のト
ランジスタのソースが接続され、第２の入力端子に第３
のトランジスタのソースが接続され、第１のトランジス
タのゲートと前記第２の入力端子との間に前記第１のト
ランジスタのゲート閾値電圧に等しい電圧を印加する第
１の電圧印加手段が接続され、前記第３のトランジスタ
のゲートと前記第１の入力端子との間に前記第３のトラ
ンジスタのゲート閾値電圧に等しい電圧を印加する第２
の電圧印加手段が接続され、第５のトランジスタのソー
スと第６のトランジスタのソースとが電源に接続され、
前記第１のトランジスタのドレインと前記第５のトラン
ジスタのドレインと前記第６のトランジスタのゲートと
が第１の出力端子に接続され、前記第３のトランジスタ
のドレインと前記第６のトランジスタのドレインと前記
第５のトランジスタのゲートとが第２の出力端子に接続
されてなることを特徴とするレベル・シフター回路を備
える。

【００１５】または、本発明のアレイ基板及び液晶表示
装置は、第１の入力端子に第１のトランジスタのソース
と第２のトランジスタのソースとが接続され、第２の入
力端子に第３のトランジスタのソースと第４のトランジ
スタのソースとが接続され、前記第１のトランジスタの
ゲートと前記第４のトランジスタのゲートとドレインと
が第１の定電流源を介して電源に接続され、前記第３の
トランジスタのゲートと前記第２のトランジスタのゲー
トとドレインとが第２の定電流源を介して前記電源に接
続され、第５のトランジスタのソースと第６のトランジ
スタのソースとが前記電源に接続され、前記第１のトラ
ンジスタのドレインと前記第５のトランジスタのドレイ
ンと前記第６のトランジスタのゲートとが第１の出力端
子に接続され、前記第３のトランジスタのドレインと前
記第６のトランジスタのドレインと前記第５のトランジ
スタのゲートとが第２の出力端子に接続されてなること
を特徴とするレベル・シフター回路を備える。

【００１６】または、本発明のアレイ基板及び液晶表示
装置は、第１の入力端子に第１のトランジスタのソース
と第２のトランジスタのソースとが接続され、第２の入
力端子に第３のトランジスタのソースと第４のトランジ
スタのソースとが接続され、前記第１のトランジスタの
ゲートと前記第４のトランジスタのゲートとドレインと
が第７のトランジスタのドレインに接続され、前記第３
のトランジスタのゲートと前記第２のトランジスタのゲ
ートとドレインとが第８のトランジスタのドレインに接
続され、第５のトランジスタのソースと第６のトランジ
スタのソースと前記第７のトランジスタのソースと前記
第８のトランジスタのソースとが電源に接続され、前記
第７のトランジスタのゲートと前記第８のトランジスタ
のゲートとがバイアス回路に接続され、前記第１のトラ
ンジスタのドレインと第５のトランジスタのドレインと
第６のトランジスタのゲートとが第１の出力端子に接続
され、前記第３のトランジスタのドレインと前記第６の
トランジスタのドレインと前記第５のトランジスタのゲ
ートとが第２の出力端子に接続されてなることを特徴と
するレベル・シフター回路を備える。

【００１７】または、本発明のアレイ基板及び液晶表示
装置は、第１の入力端子に第１のトランジスタのソース
と第２のトランジスタのソースとが接続され、第２の入
力端子に第３のトランジスタのソースと第４のトランジ
スタのソースとが接続され、前記第１のトランジスタの
ゲートと前記第４のトランジスタのゲートとドレインと
が第１の抵抗を介して電源に接続され、前記第３のトラ
ンジスタのゲートと前記第２のトランジスタのゲートと
ドレインとが第２の抵抗を介して前記電源に接続され、
第５のトランジスタのソースと第６のトランジスタのソ
ースとが前記電源に接続され、前記第１のトランジスタ
のドレインと前記第５のトランジスタのドレインと前記
第６のトランジスタのゲートとが第１の出力端子に接続
され、前記第３のトランジスタのドレインと前記第６の
トランジスタのドレインと前記第５のトランジスタのゲ
ートとが第２の出力端子に接続されてなることを特徴と
するレベル・シフター回路を備える。

【００１８】ここで、前記第１乃至第４のトランジスタ
は、Ｎチャネル型のトランジスタであり、前記第５乃至
第８のトランジスタは、Ｐチャネル型のトランジスタで
あることを特徴とする。

【００１９】また、前記第１の出力端子と前記第２の出
力端子のいずれか１方から正論理のクロック信号を出力
し、前記第１の出力端子と前記第２の出力端子のいずれ
か他方から負論理のクロック信号を出力するものとして
構成されたことを特徴とする。

【００２０】また、前記第１の出力端子と前記第２の出
力端子の少なくともいずれかに、前記クロック信号のパ
ルス幅を狭めるための調節回路が接続されていることを
特徴とする。

【００２１】すなわち、本発明によれば、第１のトラン
ジスタのゲートと第３のトランジスタのゲートに、それ
ぞれゲート・スレッショルド電圧Ｇ_THが印加されてい
る。よって、第１のトランジスタのゲート〜ソース間電
圧は、ゲート・スレッショルド電圧Ｇ_THから第１の入力
端子の入力電圧を差し引いた電圧となる。同様に、第３
のトランジスタのソース電圧には第２の入力電圧が印加
され、ゲートはゲート・スレッショルド電圧Ｇ_THと第２
の入力端子の入力電圧との和が印加される。よって、第
３のトランジスタのゲート〜ソース間電圧は、（ゲート
・スレッショルド電圧Ｇ_TH＋第２の入力端子の電圧）と
なる。

【００２２】例えば、第１の入力端子の電圧を＋５Ｖ、
第２の入力端子の電圧を０Ｖとすれば、第１のトランジ
スタはオフとなり、第３のトランジスタはオンとなる。
第３のトランジスタがオンすると、第５のトランジスタ
のゲート電圧は０Ｖとなるため、ゲート〜ソース間電圧
は−電源電圧（電源の電圧のマイナス値）となる。よっ
て、第５のトランジスタのゲート〜ソース間電圧はゲー
ト・スレッショルド電圧Ｇ_THより低くなり、第５のトラ
ンジスタはオンする。また、第５のトランジスタがオン
すると、第６のトランジスタのゲート電圧は電源電圧と
なるため、ゲート〜ソース間電圧は０Ｖとなる。よっ
て、第６のトランジスタのゲート〜ソース間電圧はゲー
ト・スレッショルド電圧Ｇ_THより高くなり、第６のトラ
ンジスタはオフする。第１のトランジスタがオフし、第
５のトランジスタがオンするため、正論理出力は電源電
圧すなわち“１”となる。また、第３のトランジスタが
オンし、第６のトランジスタがオフするため、負論理出
力は０Ｖすなわち“０”となる。一同様に、正論理入力
に“０”例えば０Ｖが、負論理入力に“１”例えば５Ｖ
が入力されると、第１のトランジスタがオンし、第５の
トランジスタがオフするため、正論理出力は０Ｖすなわ
ち“０”となる、また、第３のトランジスタがオフし、
第６のトランジスタがオンするため、負論理出力は電源
電圧すなわち“１”となる。

【００２３】このように本発明によれば、入力信号の振
幅、上述の例では０Ｖ〜５Ｖとは無関係に出力信号の振
幅を０Ｖ〜電源電圧とすることができ、正論理と負論理
の出力が得られる、故に、駆動回路を内蔵した液晶表示
装置のシフトレジスタ等の駆動回路の入力部に配置する
ことで入力信号の振幅をＴＴＬレベル程度まで低減でき
ることから外部回路で高価な高速のアンプ回路が不要と
なるために低コスト化が計れると共に、シフトレジスタ
回路に入力されるクロック信号部のレベル・シフターに
用いることで一つの回路で正負の特性の揃ったクロック
信号をつくることができるという利点がある。

【００２４】

【発明の実施の形態】以下、本発明の実施の形態につい
て図面を参照しながら詳細に説明する。図１は、本発明
による液晶表示装置のレベルシフト回路の概略回路図で
ある。また、図２は、本発明の液晶表示装置の概略構成
を例示する平面図である。すなわち、本発明の液晶表示
装置は、図２に示したように、表示部の周囲に信号線駆
動回路と走査線駆動回路を有する。信号線駆動回路は、
シフトレジスタとアナログスイッチとを有する。走査線
駆動回路は、シフトレジスタとバッファとを有する。

【００２５】図１に例示したレベル・シフター（レベル
シフト回路）は、外部から供給される入力信号を変換
し、シフトレジスタに出力する。すなわち、レベルシフ
ト回路は、各シフトレジスタに入力するクロックやスタ
ートパルス等の外部からのＴＴＬレベルの入力信号を所
望の電圧まで昇圧するためのものである。その要部構成
を説明すると以下の如くである。

【００２６】すなわち、図１に示したように、レベルシ
フト回路は、入力端子１、４と、出力端子１２、１３と
の間に、４個のＮ型トランジスタ２、３、５、６と、２
個のＰ型トランジスタ１０、１１と、電源８と、定電流
源７、９とからなる回路を有する。正論理入力端子１に
は第１のＮ型トランジスタ２のソースと第２のＮ型トラ
ンジスタ３のソースとが接続されている。負論理入力端
子４には第３のＮ型トランジスタ５のソースと第４のＮ
型トランジスタ６のソースとが接続されている。第１の
トランジスタ２のゲートと第４のトランジスタ６のゲー
トとドレインとは、第１の定電流源７を介して電源８に
接続されている。第３のトランジスタ５のゲートと第２
のトランジスタ３のゲートとドレインとは、第２の定電
流源９を介して電源８に接続されている。第１のトラン
ジスタ２のドレインは、第５のＰ型トランジスタ１０の
ドレインと第６のＰ型トランジスタ１１のゲートととも
に正論理出力端子１２に接続されている。第３のトラン
ジスタ５のドレインは、第６のトランジスタ１１のドレ
インと第５のトランジスタ１０のゲートとともに負論理
出力端子１３に接続されている。

【００２７】次に、この回路の動作を説明する。説明を
簡単にするために、各トランジスタはエンハンスメント
型の電界効果トランジスタとし、Ｎ型トランジスタはゲ
ート〜ソース間電圧がゲート・スレッショルド電圧より
も高いとオンし、ゲート〜ソース間電圧がゲート・スレ
ッショルド電圧より低いとオフするものとする。同様に
Ｐ型トランジスタはゲート〜ソース間電圧がゲート・ス
レッショルド電圧よりも低いとオンし、ゲート〜ソース
間電圧がゲート・スレッショルド電圧よりも高いとオフ
するものとする。

【００２８】図１の回路においては、第２のトランジス
タ３と第４のトランジスタ６は、それぞれドレインとゲ
ートとが接続されており、第１の電流源７または第２の
電流源９からそれぞれ電流が供給される。このため、こ
れらのトランジスタのドレイン〜ソース間には、ゲート
・スレッショルド電圧Ｇ_THとほぼ同じ電圧が印加された
状態となっている。

【００２９】この状態で、正論理入力端子１に信号
“１”例えば５Ｖが、負論理入力端子４に信号“０”例
えば０Ｖが入力された場合について説明する。まず、第
１のトランジスタ２のソース電圧は５Ｖであり、ゲート
電圧は第４のトランジスタ６のドレイン〜ソース間電圧
すなわちゲート・スレッショルド電圧Ｇ_THと同じとな
る。よって、第１のトランジスタのゲート〜ソース間電
圧はゲート・スレッショルド電圧よりも５Ｖ低い電圧
（Ｇ_TH−５Ｖ）となり、第１のトランジスタ２はオフす
る。一方、第３のトランジスタ５のソース電圧は０Ｖで
あり、ゲート電圧は第２のトランジスタ３のドレイン〜
ソース間電圧すなわちゲート・スレッショルド電圧より
も５Ｖ高い電圧（Ｇ_TH＋５Ｖ）となる。よって、第３の
トランジスタ５のゲート〜ソース間電圧は、ゲート・ス
レッショルド電圧よりも５Ｖ高い電圧（Ｇ_TH＋５Ｖ）と
なり、第３のトランジスタ５はオンする。第３のトラン
ジスタ５がオンすると、第５のトランジスタ１０のゲー
ト電圧は０Ｖとなり、ゲート〜ソース間電圧は−電源電
圧（電源８の電圧のマイナス）となる。よって、第５の
トランジスタ１０のゲート〜ソース間電圧はゲート・ス
レッショルド電圧より低くなり、第５のトランジスタ１
０はオンする。また、第５のトランジスタ１０がオンす
ると、第６のトランジスタ１１のゲート電圧は電源８の
電圧と等しくなるため、ゲート〜ソース間電圧は０Ｖと
なる。よって、第６のトランジスタ１１のゲート〜ソー
ス間電圧はゲート・スレッショルド電圧より高くなり、
第６のトランジスタ１１はオフする。第１のトランジス
タ２がオフし、第５のトランジスタ１０がオンするた
め、正論理出力端子１２の出力電圧は電源８の電圧すな
わち“１”レベルとなる、また、第３のトランジスタ５
がオンし、第６のトランジスタ１１がオフするため、負
論理出力端子１３の出力電圧は０Ｖすなわち“０”レベ
ルとなる。

【００３０】同様に、正論理入力端子１に“０”レベ
ル、例えば０Ｖが、負論理入力端子４に“１”レベル、
例えば５Ｖが入力されると、第１のトランジスタ２がオ
ンし、第５のトランジスタ１０がオフするため、正論理
出力端子１２の出力電圧は０Ｖすなわち“０”レベルと
なる。また、第３のトランジスタ５がオフし、第６のト
ランジスタ１１がオンするため、負論理出力端子１３の
出力電圧は電源８の電圧すなわち“１”レベルとなる。
このように、本発明によれば、入力端子１，４に入力さ
れる入力信号の振幅、上述の例では０Ｖ〜５Ｖとは無関
係に出力端子１２，１３に出力される出力信号の振幅を
０Ｖ〜電源８の電圧とすることができる。また、第１と
第３のトランジスタ２，５のゲート〜ソース間に印加さ
れる電圧は、（ゲート・スレッショルド電圧Ｇ_TH±入力
電圧）なる振幅を有する。よって、液晶表示装置に用い
られるようなゲート・スレッショルド電圧の高い薄膜ト
ランジスタを使用したとしても、そのトランジスタのゲ
ート・スレッショルド電圧に応じてゲート〜ソース間電
圧を印加することができる。従って、入力信号の振幅が
ゲート・スレッショルド電圧より低い場合でも、安定に
オン／オフさせることができる。また、本発明によれ
ば、出力端子１２，１３から正論理と負論理の出力が得
られる。これらの出力は、一つの回路で生成されるた
め、極めてタイミングのそろった信号が得られ、シフト
レジスタヘの正負のクロック信号に適用できる。

【００３１】ここで、いわゆる多相駆動を行う場合に
は、シフトレジスタからの出力パルスが互いに重ならな
いようにすることが望ましい。すなわち、シフトレジス
タの駆動周波数を低減する目的で多相駆動を行う構成の
場合、シフトレジスタからの出力パルスによりゲートを
オンしてビデオ信号を書き込むアナログスイッチのビデ
オ線と上記相数だけ後段の信号線書き込み用のアナログ
スイッチのビデオ線が同じビデオ信号線に接続される。
従って、シフトレジスタの出力パルスがわずかでも重な
ってしまうと表示不良が生じる。このような表示不良を
防ぐために、クロックパルスのデューティ比を調節する
ことが望ましい。図３は、このような調節回路の構成を
例示する概略図である。また、図４は、この調節回路の
各ノードにおけるパルス波形を表すタイミング図であ
る。すなわち、レベルシフト回路の後段に図３のような
クロックのデューティ比を変える調節回路を付加するこ
とにより、シフトレジスタの出力パルスを重ならないよ
うにすることができる。図３の調節回路においては、ノ
ードＡでの初期信号と、インバータ回路ＩＮＶを通すこ
とで生じるノードＢでの遅延信号とのＡＮＤをとる。
Ａ，Ｂ，Ｃはそれぞれ初期のタイミング、インバータ回
路を通った後、ＡＮＤを取ったもの信号である。ノード
Ｃにおいて得られる信号は、初期信号と遅延信号とのＡ
ＮＤとしてデューティ比が減少している。このような調
節回路を付加することにより、図４Ｃのようにデューテ
ィ比を調節してシフトレジスタの出力パルスの重なりを
防ぐことができる。ここで、デューティ比を変える調節
回路は、図３に例示した回路に限定されるものではない
ことは言うまでもない。

【００３２】本発明は図１に例示した実施形態に限定さ
れるものではない。図５は、本発明の第２の実施形態の
液晶表示装置のレベルシフト回路を例示する概略図であ
る。図５の回路は、図１の定電流源７，９をＰ型トラン
ジスタ１４，１５に置き換えたものである。すなわち、
第１のトランジスタ２のゲートと第４のトランジスタ６
のゲートとドレインとがトランジスタ１４のドレイン〜
ソースを介して電源８に接続されている。また、第３の
トランジスタ５のゲートと第２のトランジスタ３のゲー
トとドレインとがトランジスタ１５のドレイン〜ソース
を介して電源８に接続されている。

【００３３】トランジスタ１４，１５のゲートにはバイ
アス回路１６からバイアス電圧が印加されている。この
ような構成の場合も、トランジスタ１４，１５が定電流
源として作用するため、図１の実施形態の場合と同様の
動作を実現することができる。

【００３４】次に、本発明の第３の実施の形態について
説明する。図６は、本発明の第３の実施形態に係る液晶
表示装置のレベルシフト回路を例示する概略図である。
すなわち、同図の回路は、図１の定電流源７，９を抵抗
１７，１８に置き換えたものであり、第１のトランジス
タ２のゲートと第４のトランジスタ６のゲートとドレイ
ンとが抵抗１７を介して電源８に接続され、第３のトラ
ンジスタ５のゲートと第２のトランジスタ３のゲートと
ドレインとが抵抗１８を介して電源８に接続されてい
る。このような構成の場合も、抵抗１７，１８により第
２と第４のトランジスタ３，６に電流が供給されるた
め、トランジスタ３，６のドレイン〜ソース間電圧はほ
ぼゲート・スレッショルド電圧Ｇ_THと同じになり、図１
の実施形態と同様の動作を実現することができる。

【００３５】さらに本発明は種々に変形して実施するこ
とができる。例えば、図１、図５、図６に例示したレベ
ルシフト回路のトランジスタのＰ型とＮ型を入れ替え、
電源を負電源とすることにより、負電圧入力、負電圧出
力の信号電圧変換回路として、動作させることも可能で
ある。

【００３６】また、正論理出力１２や負論理出力１３に
接続される負荷が重い場合には、バッファ・ゲートなど
さらに備え、これを介して出力するようにしても良い。
また、必ずしも正論理出力１２と負論理出力１３の両方
を使用する必要はなく、どちらか一方だけを使用しても
もちろんかまわない。また、図１、図５、図６に例示し
た実施形態の説明において、入力信号は０Ｖ〜５Ｖとし
たが、これに限定されるものではなく、より小さい振幅
幅の入力信号によっても、安定して確実な動作を実現す
ることができる。

【００３７】

【発明の効果】本発明によれば、入力信号の振幅とは無
関係に出力信号の振幅を設定することができる。そし
て、液晶表示装置に多用されるゲート・スレッショルド
電圧の高い薄膜トランジスタを用いて構成しても、安定
に信号電圧の変換を行うことができる。また、正論理と
負論理の出力が得られ、しかも、これらの出力は一つの
回路で生成されるため、極めてタイミングのそろった信
号が得られる。よって、液晶表示装置の駆動回路、特に
シフト・レジスタのクロック信号用などに極めて適した
レベル・シフト回路が得られ、液晶表示装置のアレイ基
板上に信号電圧を変換するレベル・シフター及び駆動回
路を集積化することができる。

【図面の簡単な説明】

【図１】本発明による液晶表示装置のレベルシフト回路
の概略回路図である。

【図２】本発明の液晶表示装置の概略構成を例示する平
面図である。

【図３】クロックパルスのデューティ比を調節する調節
回路の構成を例示する概略図である。

【図４】調節回路の各ノードにおけるパルス波形を表す
タイミング図である。

【図５】本発明の第２の実施形態の液晶表示装置のレベ
ルシフト回路を例示する概略図である。

【図６】本発明の第３の実施形態に係る液晶表示装置の
レベルシフト回路を例示する概略図である。

【図７】従来のレベル・シフターの構成を例示する概略
回路図である。

【符号の説明】

１正論理入力端子２、３Ｎ型トランジスタ４負論理入力端子５、６Ｎ型トランジスタ７、９定電流源８電源１０、１１Ｐ型トランジスタ１２正論理出力端子１３負論理出力端子１４、１５Ｐ型トランジスタ１６バイアス回路１７、１８抵抗

Claims

【特許請求の範囲】

【請求項１】第１の入力端子に第１のトランジスタのソ
ースが接続され、第２の入力端子に第３のトランジスタ
のソースが接続され、第１のトランジスタのゲートと前
記第２の入力端子との間に前記第１のトランジスタのゲ
ート閾値電圧に等しい電圧を印加する第１の電圧印加手
段が接続され、前記第３のトランジスタのゲートと前記
第１の入力端子との間に前記第３のトランジスタのゲー
ト閾値電圧に等しい電圧を印加する第２の電圧印加手段
が接続され、第５のトランジスタのソースと第６のトラ
ンジスタのソースとが電源に接続され、前記第１のトラ
ンジスタのドレインと前記第５のトランジスタのドレイ
ンと前記第６のトランジスタのゲートとが第１の出力端
子に接続され、前記第３のトランジスタのドレインと前
記第６のトランジスタのドレインと前記第５のトランジ
スタのゲートとが第２の出力端子に接続されてなること
を特徴とするレベル・シフター回路を備えたアレイ基
板。
【請求項２】第１の入力端子に第１のトランジスタのソ
ースと第２のトランジスタのソースとが接続され、第２
の入力端子に第３のトランジスタのソースと第４のトラ
ンジスタのソースとが接続され、前記第１のトランジス
タのゲートと前記第４のトランジスタのゲートとドレイ
ンとが第１の定電流源を介して電源に接続され、前記第
３のトランジスタのゲートと前記第２のトランジスタの
ゲートとドレインとが第２の定電流源を介して前記電源
に接続され、第５のトランジスタのソースと第６のトラ
ンジスタのソースとが前記電源に接続され、前記第１の
トランジスタのドレインと前記第５のトランジスタのド
レインと前記第６のトランジスタのゲートとが第１の出
力端子に接続され、前記第３のトランジスタのドレイン
と前記第６のトランジスタのドレインと前記第５のトラ
ンジスタのゲートとが第２の出力端子に接続されてなる
ことを特徴とするレベル・シフター回路を備えたアレイ
基板。
【請求項３】第１の入力端子に第１のトランジスタのソ
ースと第２のトランジスタのソースとが接続され、第２
の入力端子に第３のトランジスタのソースと第４のトラ
ンジスタのソースとが接続され、前記第１のトランジス
タのゲートと前記第４のトランジスタのゲートとドレイ
ンとが第７のトランジスタのドレインに接続され、前記
第３のトランジスタのゲートと前記第２のトランジスタ
のゲートとドレインとが第８のトランジスタのドレイン
に接続され、第５のトランジスタのソースと第６のトラ
ンジスタのソースと前記第７のトランジスタのソースと
前記第８のトランジスタのソースとが電源に接続され、
前記第７のトランジスタのゲートと前記第８のトランジ
スタのゲートとがバイアス回路に接続され、前記第１の
トランジスタのドレインと第５のトランジスタのドレイ
ンと第６のトランジスタのゲートとが第１の出力端子に
接続され、前記第３のトランジスタのドレインと前記第
６のトランジスタのドレインと前記第５のトランジスタ
のゲートとが第２の出力端子に接続されてなることを特
徴とするレベル・シフター回路を備えたアレイ基板。
【請求項４】第１の入力端子に第１のトランジスタのソ
ースと第２のトランジスタのソースとが接続され、第２
の入力端子に第３のトランジスタのソースと第４のトラ
ンジスタのソースとが接続され、前記第１のトランジス
タのゲートと前記第４のトランジスタのゲートとドレイ
ンとが第１の抵抗を介して電源に接続され、前記第３の
トランジスタのゲートと前記第２のトランジスタのゲー
トとドレインとが第２の抵抗を介して前記電源に接続さ
れ、第５のトランジスタのソースと第６のトランジスタ
のソースとが前記電源に接続され、前記第１のトランジ
スタのドレインと前記第５のトランジスタのドレインと
前記第６のトランジスタのゲートとが第１の出力端子に
接続され、前記第３のトランジスタのドレインと前記第
６のトランジスタのドレインと前記第５のトランジスタ
のゲートとが第２の出力端子に接続されてなることを特
徴とするレベル・シフター回路を備えたアレイ基板。
【請求項５】前記第１乃至第４のトランジスタは、Ｎチ
ャネル型のトランジスタであり、前記第５乃至第８のト
ランジスタは、Ｐチャネル型のトランジスタであること
を特徴とする請求項１〜４のいずれか１つに記載のアレ
イ基板。
【請求項６】前記第１の出力端子と前記第２の出力端子
のいずれか１方から正論理のクロック信号を出力し、前
記第１の出力端子と前記第２の出力端子のいずれか他方
から負論理のクロック信号を出力するものとして構成さ
れたことを特徴とする請求項１〜５のいずれか１つに記
載のアレイ基板。
【請求項７】前記第１の出力端子と前記第２の出力端子
の少なくともいずれかに、前記クロック信号のパルス幅
を狭めるための調節回路が接続されていることを特徴と
する請求項６記載のアレイ基板。
【請求項８】第１の入力端子に第１のトランジスタのソ
ースが接続され、第２の入力端子に第３のトランジスタ
のソースが接続され、第１のトランジスタのゲートと前
記第２の入力端子との間に前記第１のトランジスタのゲ
ート閾値電圧に等しい電圧を印加する第１の電圧印加手
段が接続され、前記第３のトランジスタのゲートと前記
第１の入力端子との間に前記第３のトランジスタのゲー
ト閾値電圧に等しい電圧を印加する第２の電圧印加手段
が接続され、第５のトランジスタのソースと第６のトラ
ンジスタのソースとが電源に接続され、前記第１のトラ
ンジスタのドレインと前記第５のトランジスタのドレイ
ンと前記第６のトランジスタのゲートとが第１の出力端
子に接続され、前記第３のトランジスタのドレインと前
記第６のトランジスタのドレインと前記第５のトランジ
スタのゲートとが第２の出力端子に接続されてなること
を特徴とするレベル・シフター回路を備えた液晶表示装
置。
【請求項９】第１の入力端子に第１のトランジスタのソ
ースと第２のトランジスタのソースとが接続され、第２
の入力端子に第３のトランジスタのソースと第４のトラ
ンジスタのソースとが接続され、前記第１のトランジス
タのゲートと前記第４のトランジスタのゲートとドレイ
ンとが第１の定電流源を介して電源に接続され、前記第
３のトランジスタのゲートと前記第２のトランジスタの
ゲートとドレインとが第２の定電流源を介して前記電源
に接続され、第５のトランジスタのソースと第６のトラ
ンジスタのソースとが前記電源に接続され、前記第１の
トランジスタのドレインと前記第５のトランジスタのド
レインと前記第６のトランジスタのゲートとが第１の出
力端子に接続され、前記第３のトランジスタのドレイン
と前記第６のトランジスタのドレインと前記第５のトラ
ンジスタのゲートとが第２の出力端子に接続されてなる
ことを特徴とするレベル・シフター回路を備えた液晶表
示装置。
【請求項１０】第１の入力端子に第１のトランジスタの
ソースと第２のトランジスタのソースとが接続され、第
２の入力端子に第３のトランジスタのソースと第４のト
ランジスタのソースとが接続され、前記第１のトランジ
スタのゲートと前記第４のトランジスタのゲートとドレ
インとが第７のトランジスタのドレインに接続され、前
記第３のトランジスタのゲートと前記第２のトランジス
タのゲートとドレインとが第８のトランジスタのドレイ
ンに接続され、第５のトランジスタのソースと第６のト
ランジスタのソースと前記第７のトランジスタのソース
と前記第８のトランジスタのソースとが電源に接続さ
れ、前記第７のトランジスタのゲートと前記第８のトラ
ンジスタのゲートとがバイアス回路に接続され、前記第
１のトランジスタのドレインと第５のトランジスタのド
レインと第６のトランジスタのゲートとが第１の出力端
子に接続され、前記第３のトランジスタのドレインと前
記第６のトランジスタのドレインと前記第５のトランジ
スタのゲートとが第２の出力端子に接続されてなること
を特徴とするレベル・シフター回路を備えた液晶表示装
置。
【請求項１１】第１の入力端子に第１のトランジスタの
ソースと第２のトランジスタのソースとが接続され、第
２の入力端子に第３のトランジスタのソースと第４のト
ランジスタのソースとが接続され、前記第１のトランジ
スタのゲートと前記第４のトランジスタのゲートとドレ
インとが第１の抵抗を介して電源に接続され、前記第３
のトランジスタのゲートと前記第２のトランジスタのゲ
ートとドレインとが第２の抵抗を介して前記電源に接続
され、第５のトランジスタのソースと第６のトランジス
タのソースとが前記電源に接続され、前記第１のトラン
ジスタのドレインと前記第５のトランジスタのドレイン
と前記第６のトランジスタのゲートとが第１の出力端子
に接続され、前記第３のトランジスタのドレインと前記
第６のトランジスタのドレインと前記第５のトランジス
タのゲートとが第２の出力端子に接続されてなることを
特徴とするレベル・シフター回路を備えた液晶表示装
置。
【請求項１２】前記第１乃至第４のトランジスタは、Ｎ
チャネル型のトランジスタであり、前記第５乃至第８のトランジスタは、Ｐチャネル型のト
ランジスタであることを特徴とする請求項８〜１１のい
ずれか１つに記載の液晶表示装置。
【請求項１３】前記第１の出力端子と前記第２の出力端
子のいずれか１方から正論理のクロック信号を出力し、
前記第１の出力端子と前記第２の出力端子のいずれか他
方から負論理のクロック信号を出力するものとして構成
されたことを特徴とする請求項８〜１２のいずれか１つ
に記載の液晶表示装置。
【請求項１４】前記第１の出力端子と前記第２の出力端
子の少なくともいずれかに、前記クロック信号のパルス
幅を狭めるための調節回路が接続されていることを特徴
とする請求項１３記載の液晶表示装置。