KR20020086298A - 펄스 출력 회로, 시프트 레지스터 및 디스플레이 장치 - Google Patents

펄스 출력 회로, 시프트 레지스터 및 디스플레이 장치 Download PDF

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Abstract

단일 도전형의 TFT들만을 포함하고 출력신호의 진폭이 노말한 디스플레이 장치(normal display device)의 구동회로가 제공된다.
펄스는 TFT들이 턴 온(turn ON)하여 노드(α)의 전위가 상승하도록 TFT들(101 및 104)에 입력된다. 노드(α)의 전위가 (VDD-VthN)에 도달할 때, 노드(α)는 부동상태(floating status)가 된다. 따라서, TFT(105)가 턴 온하고, 클럭 신호가 레벨 H에 도달함에 따라 출력 노드의 전위는 상승한다. 반면, 출력 노드의 전위가 상승함에 따라 캐패시턴스(107)의 동작에 기인하여 TFT(105)의 게이트 전극의 전위가 더 상승하므로, 출력 노드의 전위는 (VDD+VthN)보다 높아지게 된다. 이에 따라, 출력노드의 전위는 TFT(105)의 문턱값에 의해 야기되는 전압 강하(voltage drop) 없이 VDD로 상승한다. 이어서 후속 단에서의 출력은 TFT들(102 및 103)이 턴 온 하도록 TFT들(102 및 103)에 입력되고, 반면 노드(α)의 전위는 TFT(105)를 턴 오프시키도록 떨어진다. TFT(106)가 동시에 턴 온되므로 출력 노드의 전위는 레벨 L에 도달하게 된다.

Description

펄스 출력 회로, 시프트 레지스터 및 디스플레이 장치{Pulse output circuit, shift register and display device}
본 발명은 펄스 출력 회로, 시프트 레지스터(shift register0 및 디스플레이 장치에 관한 것이다. 이 명세서에서, 디스플레이 장치는 액정 소자들이 픽셀들로서 사용되고, 이를테면 전장발광(electro-luminescence; EL) 소자들과 같은 자발 발광 소자들(spantaneous luminous elements)이 사용되는 자발 발광 디스플레이 장치가 사용되는 액정 디스플레이 장치를 포함하는 것으로 정의한다. 또한, 디스플레이 장치의 구동 회로는 이미지를 디스플레이하기 위한 과정을 수행하도록 디스플레이 장치에 배치된 픽셀에 이미지 신호를 입력하기 위한 회로이고, 이를테면 시프트 레지스터 및 인버터와 같은 펄스 출력 회로 및 이를테면 증폭기와 같은 증폭 회로를 포함하는 것으로 정의한다.
최근에, 절연재료, 특히 유리판 상에 반도체 박막을 형성한 디스플레이 장치, 특히 박막 트랜지스터(이하, TFT라 함)를 사용한 능동 매트릭스형 디스플레이 장치(active mathrix types of display device)가 널리 보급되었다. TFT들을 사용하는 능동 매트릭스형 디스플레이 장치는 매트릭스 형상으로 배열된 수 십만 내지 수 백만 개의 픽셀들을 포함하고 각 픽셀에 배치된 TFT에 의해서 각 픽셀의 전하(electrical charge)를 제어함으로써 이미지를 디스플레이한다.
또한, 최근의 기술로서, 픽셀을 형성하는 픽셀 TFT 외에, 구동회로를 동시에 형성하기 위해서 픽셀부의 주변 영역에 사용되는 다결정 실리콘 TFT에 관계된 기술이 개발되었다. 이 기술은 장치의 크기 축소 및 소비 전력 감축에 크기 기여한다. 이에 따라, 디스플레이 장치는 응용분야가 최근에 현저히 증가한 이동 정보 단말의 디스플레이부에 필수의 장치이다.
N 채널형 TFT와 P 채널형 TFT를 조합함으로써 형성되는 CMOS 회로가, 디스플레이 장치의 구동회로를 형성하는 회로로서 일반적으로 사용된다. 일반적으로 종래에 사용되는 시프트 레지스터의 예로서 시프트 레지스터를 기술한다. 도 11a는 종래에 사용되는 시프트 레지스터의 예를 도시한 것으로 점선(1100)으로 둘러싸인 부분이 1 단의 펄스들 출력하는 회로이다. 도 11a에서, 도시된 바와 같이 3 단의 펄스들을 취하였다. 1단의 회로는 클럭 인버터(clocked inverter)(1101, 1103)와 인버터(1102)를 포함한다. 회로의 상세한 구조를 도 11b에 도시하였다. 도 11b에서, 클럭 인버터(1101)는 TFT(1104 내지 1107)를 포함하고, 인버터(1102)는 TFT(1108, 1109)를 포함하고, 클럭 인버터(1103)는 TFT(1110 내지 1113)을 포함한다.
회로를 형성하는 TFT들은 게이트 전극, 소스 전극, 및 드레인 전극인 3개의 전극을 포함한다. 일반적으로, CMOS 회로에서, N채널형 TFT는 대개 저전원 부분을 소스전극으로서 사용하고 고전위 부분을 드레인 전극으로서 사용하는 반면, P 채널형 TFT는 대개 고전위 부분을 소스전극으로서 사용하고 저전위 부분을 드레인 전극으로서 사용한다. 이에 따라, 이 명세서에서 TFT들의 접속을 기술함에 있어 혼란을 방지하기 위해서 소스전극 및 드레인 전극 중 하나를 제 1 전극라 하고 다른 전극을 제 2 전극이라 한다.
회로의 동작을 설명한다. TFT의 동작에 관하여, 게이트 전극에 전위가 가해졌을 때 불순물 영역들 사이에 채널이 형성되는 도통상태를 ON이라 하고, 불순물 영역들 사이에 채널이 없어지는 비도통 상태를 OFF라 한다.
도 11a, 도 11b, 및 도 11c에 도시한 타이밍도를 참조한다. 클럭신호(이하, CK라 함) 및 클럭 반전 신호(이하, CKB라 함)가 각각 TFT들(1107, 1104)에 입력된다. 시작 펄스(이하 SP라 함)가 TFT들(1105, 1106)에 입력된다. CK가 레벨 H에 있고, CKB는 레벨 L에 있으며 SP는 레벨 H에 있을 때, TFT들(1106, 1107)은 턴 온하고, 레벨 L의 출력이 TFT(1108, 1109)를 포함하는 인버터로 출력되고 반전되어 레벨 H가 출력 노드로 출력된다(SR out 1). 이어서, SP가 레벨 H에 있는 동안 CK가 레벨 L에 이르고 CKB가 레벨 H에 이르게 되었을 때, 인버터(1102) 및 클럭 인버터(1103)를 포함하는 루프에서 유지 동작이 취해진다. 이에 따라, 레벨 H의 출력이 출력 노드로 연속적으로 출력된다. 다음에, CK가 레벨 H에 이르고 CKB가 레벨 L에 이르렀을 때, 클럭 인버터(1101)에서 다시 기입 동작이 취해진다. 이때 SP는 이미 레벨 L에 도달하여 있기 때문에 레벨 L의 출력이 출력노드로 출력된다. CK가 L에 이르고 CKB가 레벨 H에 이르렀을 때, 다시 유지 동작이 취해진다. 인버터(1102) 및 클럭 인버터(1103)를 포함하는 루프에서 출력 노드에 레벨 L이 유지된다.
전술한 바는 1단에 대한 동작이다. 다음 단에서 CK와 CKB는 반대로 접속되므로, 동작을 유사하지만 클럭신호의 극성은 전술한 바와는 반대로 될 것이다. 전술한 동작은 교번하여 반복되고, 도 11c에 도시한 바와 같은 순서로 샘플링 펄스가 같은 형태로 출력된다.
CMOS 회로의 특징은 논리가 변경되는(레벨 H에서 레벨 L로, 또는 레벨 L에서 레벨 H로) 순간에만 전류가 흐르고 어떤 논리가 유지되고 있는 동안엔 전류가 흐르지 않으므로(실제로는 미소한 누설 전류가 있긴 해도) 회로 내 소비 전류를 대체로 낮게 유지하는 것이 가능하다는 것이다.
이동 전자장치의 크기가 감소되고 가벼워짐에 따라 액정 또는 자발 발광 소자를 사용하는 디스플레이 장치의 수요가 급증하고 있다. 그러나, 디스플레이 장치의 제조비용을 수율면에서 충분히 낮게 유지하기는 어렵다. 미래에 수요가 보다 급증할 것이므로 저가의 디스플레이 장치의 공급이 요구된다는 것이 쉽게 예상된다.
절연재료 상에 구동회로를 형성하는 일반적인 방법은 회로를 형성하기 위해서 이를테면 활성층과 같은 패턴의 노출 및 에칭과 복수의 포토 마스크에 의해 기입을 수행하는 것이다. 제조 공정 수는 제조비용에 직접 영향을 미치므로 가능한 한 소수인 것이 이상적이다. 종래에 CMOS 회로를 포함하는 구동회로가 N 채널형 또는 P 채널형인 도전형 TFT들에 의해서만 형성될 수 있기 때문에, 포토 마스크 수를 줄일 수 있을 뿐만 아니라 이온 도핑 공정 부분이 생략될 수 있다.
도 9a는 일반적으로 종래에 사용되는 CMOS 인버터(I) 및 단일 도전형 TFT들을 포함하는 인버터(II, III)의 예를 도시한 것이다. (II)는 TFT 부하형 인버터이고 (III)은 저항 부하형 인버터이다. 각각의 동작을 이하 기술한다.
도 9b는 인버터에 입력될 신호의 파형을 도시한 것이다. 입력 신호의 진폭을 여기서는 VDD-VSS(VSS<VDD)라 정의한다. VSS = 0[V]라 가정한다.
회로의 동작을 설명한다. 회로를 구성하는 N 형 TFT들의 임계 전압은 명료하고 간단하게 설명하기 위해서 변동없이 균일(VthN)한 것으로 가정한다. 유사하게, P 형 TFT들의 임계 전압도 균일(VthP)한 것으로 가정하다.
도 9b에 도시한 바와 같은 신호가 CMOS 인버터(I)에 입력될 때, 입력되는 신호의 전위가 레벨 H에 있는 경우, P 형의 TFT(901)은 턴 오프로 되고 N 형의 TFT(902)가 턴 온된다. 그럼으로써 출력 노드의 전위는 레벨 L에 도달한다. 반대로, 입력되는 신호의 전위가 레벨 L인 경우, P 형 TFT(901)가 턴 온하고 N 형 TFT(902)가 턴 오프한다. 그럼으로써, 출력 노드의 전위는 레벨 H에 도달한다(도 9c).
TFT 부하형 인버터(II)의 동작을 다음에 기술한다. 도 9b에 도시한 바와 같은 신호가 전술한 인버터에 유사하게 입력되는 것으로 가정한다. N 형 TFT(904)는 입력된 신호가 레벨 L일 때 턴 오프한다. 출력 노드의 전위는 부하 TFT(903)이 항시 포화상태에서 동작하므로 레벨 H로 상승된다. 한편, N 형 TFT(904)는 입력된 신호가 레벨 H에 있을 때 턴 온한다. 출력 노드의 전위는 N 형 TFT(904)의 전류 능력이 부하 TFT(903)보다 충분히 높게 설정될 때 레벨 L로 감소된다.
다음은 저항 부하형 인버터(III)인 경우이다. N 형 TFT(906)의 온 저항값이 부하 저항(905)의 저항값보다 충분히 낮게 설정될 때, 입력되는 신호가 레벨 H에 있는 경우 N 형의 TFT(906)이 턴 온하고, 그럼으로써, 출력 노드가 레벨 L로 감소된다. N 형 TFT(906)은 입력 신호가 레벨 L에 있을 경우 턴 오프하므로, 출력 노드는 레벨 H로 상승될 것이다.
그러나, TFT 부하형 인버터(II)또는 저항 부하형 인버터(III)를 사용할 때다음의 문제가 있다. 도 9d는 TFT 부하형 인버터(II)의 출력 파형을 도시한 것이다. 출력이 레벨 H에 있을 때 907로 나타낸 양만큼 전위가 VDD보다 낮다. 부하 TFT(903)에서 출력 노드측의 단자가 소스이고 전원 VDD측의 단자가 드레인이라고 하였을 때, 게이트 전극 및 드레인 영역이 접속되어 있으므로 게이트 전극의 전위는 VDD이다. 부하 TFT의 ON을 유지하는 조건이 TFT(903)의 게이트와 소스간 전압 > VthN이므로 출력 노드의 전위는 기껏해야 VDD-VthN까지만 상승한다. 즉, 907은 VthN과 같다. 더구나, 출력 전위가 레벨 L일 때, 부하 TFT(903)와 N 형 TFT(904)의 전류 능력의 비(rate)에 따라서, 908로 나타낸 양만큼 전위가 VSS보다 높아질 수 있다. N 형 TFT(904)의 전류 능력은 VSS보다 높은 전위를 충분히 VSS에 가깝게 되게 하기 위해서 부하 TFT(903)보다 충분히 높아야 할 것이다. 도 9e는 저항 부하형 인버터(III)의 출력 파형을 도시한 것이다. 전술한 바와 유사하게, 부하 저항(905)의 저항값과 N 형 TFT(906)의 온 저항의 비에 따라서, 전위는 909로 나타낸 양만큼 높을 수 있다. 즉, 여기 보인 단일 도전형의 TFT들만을 포함하는 인버터를 사용하는 것에 의해, 입력 신호의 진폭에 관하여 출력 신호가 감쇄하게 된다.
이를테면 시프트 레지스터와 같이, 선행 단의 출력 펄스가 후속 단에 입력되는 회로의 경우에, 단이 m, m+1, m+2,...부터 증가함에 따라 TFT의 문턱값에 따라 진폭이 감쇄하게 되므로 회로는 동작하지 않게 될 것이다.
도 1a 내지 도 1c는 본 발명에 따른 펄스 출력 회로의 일 실시형태를 도시한 도면.
도 2는 도 1a 내지 도 1c에 도시된 펄스 출력 회로를 구동하기 위한 타이밍도.
도 3a 및 도 3b는 본 발명에 따른 펄스 출력 회로의 일 실시형태로서 스캔 방향 스위치 기능을 갖는 시프트 레지스터를 도시한 도면.
도 4는 본 발명에 따른 디스플레이 장치에 소스 신호 라인 구동 회로의 구조의 예를 도시한 도면.
도 5a 내지 도 5d는 본 발명에 따라 제공된 디스플레이 장치에 레벨 시프터의 상세 회로 구조 및 이의 진폭을 도시한 도면.
도 6a 및 도 6b는 본 발명에 따라 제공된 디스플레이 장치에 버퍼 및 샘플링 스위치의 상세 회로 구조를 도시한 도면.
도 7a 내지 도 7c는 본 발명의 실시예로서 구조를 단순화한 시프트 레지스터를 도시한 도면.
도 8a 내지 도 8g는 본 발명이 적용될 수 있는 전자장치의 예를 도시한 도면.
도 9a는 종래의 CMOS 인버터 및 부하형 인버터의 구조를 도시한 것으로, 도 9b 내지 도 9e는 각각의 입력 및 출력 신호들의 파형들을 도시한 도면.
도 10a 및 도 10b는 본 발명에 따른 펄스 출력 회로의 동작원리의 설명도.
도 11a 내지 도 11c는 종래의 시프트 레지스터의 회로 구조 및 타이밍도.
도 12는 본 발명에 따라 제공된 디스플레이 장치의 전체 외양을 도시한 도면.
도 13a 및 도 13b는 클럭 신호의 상이한 펄스 폭에 따라 본 발명의 실시형태로서 도시한 시프트 레지스터의 동작들을 도시한 도면.
도 14a 및 도 14b는 리셋 신호의 입력이 부가되는 시프트 레지스터 및 이의 타이밍도를 도시한 도면.
도 15a 및 도 15b는 리셋 신호의 입력이 부가되는 시프트 레지스터를 도시한 도면.
도 16a 및 도 16b는 실시형태와는 다른 도전성 트랜지스터의 회로 구조를 도시한 도면.
도 17은 도 16a 및 도 16b에 도시한 시프트 레지스터를 구동하기 위한 타이밍도.
전술한 문제에 비추어, 본 발명의 목적은 단일 도전형의 TFT들만을 사용함으로서 제조공정을 줄여 저비용으로 제조할 수 있고 진폭 감쇄 없이 출력을 얻을 수있는 펄스 회로 및 시프트 레지스터를 제공하는 것이다.
도 9a에 (II)로 나타낸 전술한 TFT 부하형 인버터에서 출력신호의 진폭이 정규로 VDD-VSS이 되게 하는 조건을 고찰한다. 먼저, 출력 신호의 전위가 도 10a에 도시한 회로에서 레벨 L에 도달할 때, 전원(VSS)과 출력 노드 간 저항값은 전위가 VSS에 충분히 가깝게 되게 하기 위해서 전원(VDD)과 출력 노드 간 저항값에 관하여 충분히 낮을 필요가 있다. 즉, N 형 TFT(1001)은 N 형 TFT(1002)가 온인 동안 오프일 필요가 있다. 두 번째, TFT(1001)의 게이트와 소스 간 전압의 절대값은 전위가 레벨 H에 도달할 때 출력 신호의 전위가 VDD와 같게 할 목적으로 항시 VthN 이상이 되어야 한다. 즉, 출력 노드의 레벨 H가 VDD인 조건을 만족시키기 위해서 N 형 TFT(1001)의 게이트 전극의 전위는 VDD+VthN보다 높아야 한다. 회로에 공급되는 전원은 VDD 및 VDD인 두 종류가 있다. 따라서, 전술한 조건은 전원이 VDD보다 높은 제 3 전원이 없는 한 종래의 방법에 의해 만족될 수 없다.
전술한 바를 극복하기 위해서, 본 발명에서 다음의 조치를 취하였다. 도 10b에 도시한 바와 같이, N 형 TFT(1001)의 게이트와 소스 간에 캐패시티 수단(1003)이 제공된다. N 형 TFT(1001)의 게이트 전극이 어떤 전위에 의해 부동상태에 있을 때 출력 노드의 전위가 상승될 때, 캐패시티 수단(1003)에 의한 캐패시티 조합에 기인하여 출력 노드의 전위의 상승량에 따라 N 형 TFT(1001)의 게이트 전극의 전위도 상승된다. N 형 TFT(1001)의 게이트 전극의 전위를 전술한 효과를 사용함으로써 VDD보다 높게(보다 정확하게는 VDD+VthN보다 높게) 하는 것이 가능하다. 그러므로, 출력노드의 전위를 VDD로 충분히 상승시키는 것이 가능하다.
TFT(1001)의 게이트와 소스 사이에 기생하는 캐패시티는 도 10b에 도시한 캐패시티 수단(1003)으로서 사용될 수 있고, 뿐만 아니라 캐패시티 수단은 실제로도 제작될 수 있다. 캐패시티 수단을 독립적으로 형성하는 경우, 활성 재료, 게이트 재료 및 배선 재료 중 어느 두 재료과 이들 사이에 절연층을 개재하여 이들 재료을 사용하는 것은 쉽고 바람직하며, 그 외 다른 재료도 사용될 수 있다.
본 발명의 구조를 기술한다.
본 발명에 따른 펄스 출력 회로는,
제 1 입력 신호 라인에 전기적으로 접속된 제 1 전극을 갖는 제 1 트랜지스터;
제 1 전원에 전기적으로 접속된 제 1 전극을 갖는 제 2 트랜지스터;
제 1 진폭 보상 회로;
제 2 진폭 보상 회로와;
캐패시턴스를 포함하고,
상기 제 1 트랜지스터 및 상기 제 2 트랜지스터는 동일한 도전형을 갖고,
상기 제 1 트랜지스터의 제 2 전극, 상기 제 2 트랜지스터의 제 2 전극, 및 상기 캐패시턴스의 제 1 단자 각각은 출력 신호 라인에 전기적으로 접속되고,
상기 제 1 트랜지스터의 게이트 전극은 상기 캐패시턴스의 제 2 단자에 전기적으로 접속되고,
상기 제 1 트랜지스터의 게이트 전극은 상기 제 1 진폭 보상 회로의 출력부에 전기적으로 접속되고,
상기 제 2 트랜지스터의 게이트 전극은 상기 제 2 진폭 보상 회로의 출력부에 전기적으로 접속되고,
제 2 펄스 입력부와 제 3 펄스 신호 입력부 각각은 상기 제 1 진폭 보상회로의 제 1 입력부와 제 2 입력부에 전기적으로 접속되고,
상기 제 2 펄스 신호 입력부와 상기 제 3 펄스 신호 입력부 각각은 상기 제 2 진폭 보상회로의 제 1 입력부와 제 2 입력부에 전기적으로 접속되어 있다.
본 발명에 따른 펄스 출력 회로는
제 1 입력 신호 라인에 전기적으로 접속된 제 1 전극을 갖는 제 1 트랜지스터;
제 1 전원에 전기적으로 접속된 제 1 전극을 갖는 제 2 트랜지스터;
진폭 보상 회로와;
캐패시턴스를 포함하고,
상기 제 1 트랜지스터 및 상기 제 2 트랜지스터는 동일한 도전형을 갖고,
상기 제 1 트랜지스터의 제 2 전극, 상기 제 2 트랜지스터의 제 2 전극, 및 상기 캐패시턴스의 제 1 단자 각각은 출력 신호 라인에 전기적으로 접속되고,
상기 제 2 트랜지스터의 게이트 전극은 상기 제 2 진폭 보상 회로의 출력부에 전기적으로 접속되고,
상기 제 1 트랜지스터의 게이트 전극은 상기 진폭 보상 회로의 출력부에 전기적으로 접속되고,
제 2 신호 입력부와 제 3 신호 입력부 각각은 상기 진폭 보상회로의 제 1 입력부와 제 2 입력부에 전기적으로 접속되고,
상기 제 2 트랜지스터의 게이트 전극은 제 3 펄스 신호 입력 라인에 전기적으로 접속된다.
본 발명에 따른 펄스 출력 회로는,
제 1 입력 신호 입력 라인에 전기적으로 접속된 제 1 전극을 갖는 제 1 트랜지스터;
제 1 전원에 전기적으로 접속된 제 1 전극을 갖는 제 2 트랜지스터;
제 2 전원에 전기적으로 접속된 제 1 전극을 갖는 제 3 트랜지스터;
제 1 전원에 전기적으로 접속된 제 1 전극을 갖는 제 4 트랜지스터;
제 2 전원에 전기적으로 접속된 제 1 전극을 갖는 제 5 트랜지스터;
제 1 전원에 전기적으로 접속된 제 1 전극을 갖는 제 6 트랜지스터와;
캐패시턴스를 포함하고,
상기 제 1 트랜지스터 내지 상기 제 6 트랜지스터는 동일한 도전형을 갖고,
상기 제 1 트랜지스터의 제 2 전극, 상기 제 2 트랜지스터의 제 2 전극, 및 상기 캐패시턴스의 제 1 단자 각각은 출력 신호 라인에 전기적으로 접속되고,
상기 제 3 트랜지스터의 제 2 전극, 상기 제 4 트랜지스터의 제 2 전극, 및 제 1 트랜지스터의 게이트 전극 각각은 캐패시턴스의 제 2 단자에 전기적으로 접속되고,
상기 제 5 트랜지스터의 제 2 전극 및 상기 제 6 트랜지스터의 제 2 전극은 상기 제 2 트랜지스터의 게이트 전극에 전기적으로 접속되고,
상기 제 3 트랜지스터의 게이트 전극 및 상기 제 6 트랜지스터의 게이트 전극은 상기 제 2 입력 신호 라인에 전기적으로 접속되고,
상기 제 4 트랜지스터의 게이트 전극 및 상기 제 5 트랜지스터의 게이트 전극은 상기 제 3 입력 신호 라인에 전기적으로 접속된다.
본 발명에 따른 펄스 출력은
제 1 입력 신호 라인에 전기적으로 접속된 제 1 전극을 갖는 제 1 트랜지스터;
제 1 전원에 전기적으로 접속된 제 1 전극을 갖는 제 2 트랜지스터;
제 2 전원에 전기적으로 접속된 제 1 전극을 갖는 제 3 트랜지스터;
제 1 전원에 전기적으로 접속된 제 1 전극을 갖는 제 4 트랜지스터와;
캐패시턴스를 포함하고,
상기 제 1 트랜지스터 내지 상기 제 4 트랜지스터는 동일한 도전형을 갖고,
상기 제 1 트랜지스터의 제 2 전극, 상기 제 2 트랜지스터의 제 2 전극, 및 상기 캐패시턴스의 제 1 단자 각각은 출력 신호 라인에 전기적으로 접속되고,
상기 제 3 트랜지스터의 제 2 전극, 상기 제 4 트랜지스터의 제 2 전극, 및 제 1 트랜지스터의 게이트 전극 각각은 캐패시턴스의 제 2 단자에 전기적으로 접속되고,
상기 제 3 트랜지스터의 게이트 전극은 제 2 입력 신호 라인에 전기적으로 접속되고,
상기 제 2 트랜지스터의 게이트 전극 및 상기 제 4 트랜지스터의 게이트 전극은 상기 제 3 입력 신호 라인에 전기적으로 접속된다.
본 발명에 따른 펄스 출력 회로는,
제 1 입력 신호 라인에 전기적으로 접속된 제 1 전극을 갖는 제 1 트랜지스터;
제 1 전원에 전기적으로 접속된 제 1 전극을 갖는 제 2 트랜지스터;
제 2 전원에 전기적으로 접속된 제 1 전극을 갖는 제 3 트랜지스터;
제 1 전원에 전기적으로 접속된 제 1 전극을 갖는 제 4 트랜지스터;
제 2 전원에 전기적으로 접속된 제 1 전극을 갖는 제 5 트랜지스터;
제 1 전원에 전기적으로 접속된 제 1 전극을 갖는 제 6 트랜지스터;
제 2 전원에 전기적으로 접속된 제 1 전극을 갖는 제 7 트랜지스터;
제 1 전원에 전기적으로 접속된 제 1 전극을 갖는 제 8 트랜지스터;
캐패시턴스를 포함하고,
상기 제 1 트랜지스터 내지 상기 제 8 트랜지스터는 동일한 도전형을 갖고,
상기 제 1 트랜지스터의 제 2 전극, 상기 제 2 트랜지스터의 제 2 전극, 및 상기 캐패시턴스의 제 1 단자 각각은 출력 신호 라인에 전기적으로 접속되고,
상기 제 3 트랜지스터의 제 2 전극, 상기 제 4 트랜지스터의 제 2 전극, 제 8 트랜지스터의 제 2 전극 및 제 1 트랜지스터의 게이트 전극 각각은 캐패시턴스의 제 2 단자에 전기적으로 접속되고,
상기 제 5 트랜지스터의 제 2 전극, 상기 제 6 트랜지스터의 제 2 전극 및 제 7 트랜지스터의 제 2 전극은 상기 제 2 트랜지스터의 게이트 전극에 전기적으로접속되고,
상기 제 3 트랜지스터의 게이트 전극 및 상기 제 6 트랜지스터의 게이트 전극은 제 2 입력 신호 라인에 전기적으로 접속되고,
상기 제 4 트랜지스터의 게이트 전극 및 상기 제 5 트랜지스터의 게이트 전극은 제 3 입력 신호 라인에 전기적으로 접속되고,
상기 제 7 트랜지스터의 게이트 전극 및 상기 제 8 트랜지스터의 게이트 전극은 제 4 입력 신호 라인에 전기적으로 접속된다.
본 발명에 따른 펄스 출력 회로는
제 1 입력 신호 라인에 전기적으로 접속된 제 1 전극을 갖는 제 1 트랜지스터;
제 1 전원에 전기적으로 접속된 제 1 전극을 갖는 제 2 트랜지스터;
제 2 전원에 전기적으로 접속된 제 1 전극을 갖는 제 3 트랜지스터;
제 1 전원에 전기적으로 접속된 제 1 전극을 갖는 제 4 트랜지스터;
제 2 전원에 전기적으로 접속된 제 1 전극을 갖는 제 5 트랜지스터;
제 1 전원에 전기적으로 접속된 제 1 전극을 갖는 제 6 트랜지스터;
캐패시턴스와;
스캔 방향 스위치 회로를 포함하고,
상기 제 1 트랜지스터 내지 상기 제 6 트랜지스터는 동일한 도전형을 갖고,
상기 제 1 트랜지스터의 제 2 전극, 상기 제 2 트랜지스터의 제 2 전극, 및 상기 캐패시턴스의 제 1 단자 각각은 출력 신호 라인에 전기적으로 접속되고,
상기 제 3 트랜지스터의 제 2 전극, 상기 제 4 트랜지스터의 제 2 전극, 및 제 1 트랜지스터의 게이트 전극 각각은 캐패시턴스의 제 2 단자에 전기적으로 접속되고,
상기 제 5 트랜지스터의 제 2 전극 및 상기 제 6 트랜지스터의 제 2 전극은 상기 제 2 트랜지스터의 게이트 전극에 전기적으로 접속되고,
상기 제 3 트랜지스터의 게이트 전극 및 상기 제 6 트랜지스터의 게이트 전극 각각은 제 2 입력 신호 라인과 제 3 입력 신호 라인에 스캔 방향 스위치 회로를 통해 전기적으로 접속되고,
상기 제 4 트랜지스터의 게이트 전극 및 상기 제 5 트랜지스터의 게이트 전극 각각은 제 2 입력 신호 라인과 제 3 입력 신호 라인에 스캔 방향 스위치 회로를 통해 전기적으로 접속되고,
스캔 방향 스위치 회로가 제 1 상태에 있을 때, 상기 제 4 트랜지스터의 게이트 전극 및 상기 제 5 트랜지스터의 게이트 전극은 제 3 입력 신호 라인에 도전되고 제 2 입력 신호 라인에는 비-도전되는 반면, 상기 제 3 트랜지스터의 게이트 전극 및 상기 제 6 트랜지스터의 게이트 전극은 제 2 입력 신호 라인에는 도전하고 제 3 입력 신호 라인에는 비-도전하며,
스캔 방향 스위치 회로가 제 2 상태에 있을 때, 상기 제 4 트랜지스터의 게이트 전극 및 상기 제 5 트랜지스터의 게이트 전극은 제 2 입력 신호 라인에는 도전하고 제 3 입력 신호 라인에는 비-도전하는 반면, 상기 제 3 트랜지스터의 게이트 전극 및 상기 제 6 트랜지스터의 게이트 전극 각각은 제 3 입력 신호 입력 라인에는 도전하고 제 2 입력 신호 라인에는 비-도전한다.
본 발명에 따른 펄스 출력 회로는
제 1 입력 신호 라인에 전기적으로 접속된 제 1 전극을 갖는 제 1 트랜지스터;
제 1 전원에 전기적으로 접속된 제 1 전극을 갖는 제 2 트랜지스터;
제 2 전원에 전기적으로 접속된 제 1 전극을 갖는 제 3 트랜지스터;
제 1 전원에 전기적으로 접속된 제 1 전극을 갖는 제 4 트랜지스터;
캐패시턴스와;
스캔 방향 스위치 회로를 포함하고,
상기 제 1 트랜지스터 내지 상기 제 4 트랜지스터는 동일한 도전형을 갖고,
상기 제 1 트랜지스터의 제 2 전극, 상기 제 2 트랜지스터의 제 2 전극, 및 상기 캐패시턴스의 제 1 단자 각각은 출력 신호 라인에 전기적으로 접속되고,
상기 제 3 트랜지스터의 제 2 전극, 상기 제 4 트랜지스터의 제 2 전극, 및 제 1 트랜지스터의 게이트 전극 각각은 캐패시턴스의 제 2 단자에 전기적으로 접속되고,
상기 제 3 트랜지스터의 게이트 전극은 제 2 입력 신호 라인과 제 3 입력 신호 입력 라인에 스캔 방향 스위치 회로를 통해 전기적으로 접속되고,
상기 제 2 트랜지스터의 게이트 전극 및 상기 제 4 트랜지스터의 게이트 전극 은 제 2 입력 신호 라인과 제 3 입력 신호 라인에 스캔 방향 스위치 회로를 통해 전기적으로 접속되고,
스캔 방향 스위치 회로가 제 1 상태에 있을 때, 상기 제 2 트랜지스터의 게이트 전극 및 상기 제 4 트랜지스터의 게이트 전극은 제 3 입력 신호 라인에는 도전하고 제 2 입력 신호 입력 라인에는 비-도전하는 반면, 상기 제 3 트랜지스터의 게이트 전극은 제 2 입력 신호 라인에는 도전하고 제 3 입력 신호 입력 라인에는 비-도전하며,
스캔 방향 스위치 회로가 제 2 상태에 있을 때, 상기 제 2 트랜지스터의 게이트 전극 및 상기 제 4 트랜지스터의 게이트 전극은 제 2 입력 신호 라인에는 도전하고 제 3 입력 신호 라인에는 비-도전하는 반면, 상기 제 3 트랜지스터의 게이트 전극은 제 3 입력 신호 입력 라인에는 도전하고 제 2 입력 신호 라인에는 비-도전한다.
본 발명에 따른 펄스 출력 회로는,
제 1 입력 신호 라인에 전기적으로 접속된 제 1 전극을 갖는 제 1 트랜지스터;
제 1 전원에 전기적으로 접속된 제 1 전극을 갖는 제 2 트랜지스터;
제 2 전원에 전기적으로 접속된 제 1 전극을 갖는 제 3 트랜지스터;
제 1 전원에 전기적으로 접속된 제 1 전극을 갖는 제 4 트랜지스터;
제 2 전원에 전기적으로 접속된 제 1 전극을 갖는 제 5 트랜지스터;
제 1 전원에 전기적으로 접속된 제 1 전극을 갖는 제 6 트랜지스터;
제 2 전원에 전기적으로 접속된 제 1 전극을 갖는 제 7 트랜지스터;
제 1 전원에 전기적으로 접속된 제 1 전극을 갖는 제 8 트랜지스터;
캐패시턴스와;
스캔 방향 스위치 회로를 포함하고,
상기 제 1 트랜지스터 내지 상기 제 8 트랜지스터는 동일한 도전형을 갖고,
상기 제 1 트랜지스터의 제 2 전극, 상기 제 2 트랜지스터의 제 2 전극, 및 상기 캐패시턴스의 제 1 단자 각각은 출력 신호 라인에 전기적으로 접속되고,
상기 제 3 트랜지스터의 제 2 전극, 상기 제 4 트랜지스터의 제 2 전극, 제 8 트랜지스터의 게이트 전극 및 제 1 트랜지스터의 게이트 전극 각각은 캐패시턴스의 제 2 단자에 전기적으로 접속되고,
상기 제 5 트랜지스터의 제 2 전극, 상기 제 6 트랜지스터의 제 2 전극 및 제 7 트랜지스터의 제 2 전극은 상기 제 2 트랜지스터의 게이트 전극에 전기적으로 접속되고,
상기 제 3 트랜지스터의 게이트 전극 및 상기 제 6 트랜지스터의 게이트 전극각각은 제 2 입력 신호 라인과 제 3 입력 신호 라인에 스캔 방향 스위치 회로를 통해 전기적으로 접속되고,
상기 제 4 트랜지스터의 게이트 전극 및 상기 제 5 트랜지스터의 게이트 전극각각은 제 2 입력 신호 라인과 제 3 입력 신호 라인에 스캔 방향 스위치 회로를 통해 전기적으로 접속되고,
상기 제 7 트랜지스터의 게이트 전극 및 상기 제 8 트랜지스터의 게이트 전극각각은 제 4 입력 신호 라인에 전기적으로 접속되고,
스캔 방향 스위치 회로가 제 1 상태에 있을 때, 상기 제 4 트랜지스터의 게이트 전극 및 상기 제 5 트랜지스터의 게이트 전극은 제 3 입력 신호 라인에는 도전하고 제 2 입력 신호 입력 라인에는 비-도전하는 반면, 상기 제 3 트랜지스터의 게이트 전극 및 제 6 트랜지스터의 게이트 전극은 제 2 입력 신호 입력 라인에는 도전하고 제 3 입력 신호 라인에는 비-도전하며,
스캔 방향 스위치 회로가 제 2 상태에 있을 때, 상기 제 4 트랜지스터의 게이트 전극 및 상기 제 5 트랜지스터의 게이트 전극은 제 2 입력 신호 라인에는 도전하고 제 3 입력 신호 라인에는 비-도전하는 반면, 상기 제 3 트랜지스터의 게이트 전극 및 제 6 트랜지스터의 게이트 전극은 제 3 입력 신호 라인에는 도전하고 제 2 입력 신호 라인에는 비-도전한다.
본 발명에 따른 펄스 출력 회로에서, 스캔 방향 스위치 회로는,
제 2 입력 신호 라인에 전기적으로 접속된 제 1 전극을 갖는 제 7 트랜지스터;
제 2 입력 신호 라인에 전기적으로 접속된 제 1 전극을 갖는 제 8 트랜지스터;
제 3 입력 신호 라인에 전기적으로 접속된 제 1 전극을 갖는 제 9 트랜지스터;
제 3 입력 신호 라인에 전기적으로 접속된 제 1 전극을 갖는 제 10 트랜지스터를 포함하고,
상기 제 7 트랜지스터 내지 상기 제 10 트랜지스터는 제 1 내지 제 6 트랜지스터와 동일한 도전형을 갖고,
상기 제 7 트랜지스터의 제 2 전극, 상기 제 9 트랜지스터의 제 2 전극, 및 상기 제 3 트랜지스터의 게이트 전극 각각은 제 6 트랜지스터의 게이트 전극에 전기적으로 접속되고,
상기 제 8 트랜지스터의 제 2 전극, 상기 제 10 트랜지스터의 제 2 전극, 및 제 4 트랜지스터의 게이트 전극 각각은 제 5 트랜지스터의 게이트 단자에 전기적으로 접속되고,
상기 제 7 트랜지스터의 게이트 전극 및 상기 제 10 트랜지스터의 게이트 전극은 상기 제 1 스캔 방향 스위치 신호 입력 라인에 전기적으로 접속되고,
상기 제 8 트랜지스터의 게이트 전극 및 상기 제 9 트랜지스터의 게이트 전극은 상기 제 2 스캔 방향 스위치 신호 입력 라인에 전기적으로 접속되고,
스캔 방향 스위치 신호가 제 1 스캔 방향 스위치 신호 입력 라인에 입력되고 반전 스캔 방향 스위치 신호가 제 2 스캔 방향 스위치 신호 입력 라인에 입력될 때, 제 7 트랜지스터 및 제 10 트랜지스터 각각이 도전하고 제 8 트랜지스터 및 제 9 트랜지스터 각각은 비-도전하며,
스캔 방향 스위치 신호가 제 2 스캔 방향 스위치 신호 입력 라인에 입력되고 반전 스캔 방향 스위치 신호가 제 1 스캔 방향 스위치 신호 입력 라인에 입력될 때, 제 8 트랜지스터 및 제 9 트랜지스터 각각이 도전하고 제 7 트랜지스터 및 제 8 트랜지스터 각각은 비-도전한다.
본 발명에 따른 펄스 출력 회로에서, 상기 스캔 방향 스위치 회로는,
제 2 입력 신호 라인에 전기적으로 접속된 제 1 전극을 갖는 제 5 트랜지스터;
제 2 입력 신호 라인에 전기적으로 접속된 제 1 전극을 갖는 제 6 트랜지스터;
제 3 입력 신호 라인에 전기적으로 접속된 제 1 전극을 갖는 제 7 트랜지스터;
제 3 입력 신호 라인에 전기적으로 접속된 제 1 전극을 갖는 제 8 트랜지스터를 포함하고,
상기 제 5 트랜지스터 내지 상기 제 8 트랜지스터는 제 1 내지 제 4 트랜지스터와 동일한 도전형을 갖고,
상기 제 5 트랜지스터의 제 2 전극 및 상기 제 7 트랜지스터의 제 2 전극은 제 3 트랜지스터의 게이트 전극에 전기적으로 접속되고,
상기 제 6 트랜지스터의 제 2 전극, 상기 제 8 트랜지스터의 제 2 전극, 및 제 2 트랜지스터의 게이트 전극 각각은 제 4 트랜지스터의 게이트 단자에 전기적으로 접속되고,
상기 제 5 트랜지스터의 게이트 전극 및 상기 제 8 트랜지스터의 게이트 전극은 상기 제 1 스캔 방향 스위치 신호 입력 라인에 전기적으로 접속되고,
상기 제 6 트랜지스터의 게이트 전극 및 상기 제 7 트랜지스터의 게이트 전극은 상기 제 2 스캔 방향 스위치 신호 입력 라인에 전기적으로 접속되고,
스캔 방향 스위치 신호가 제 1 스캔 방향 스위치 신호 입력 라인에 입력되고 반전 스캔 방향 스위치 신호가 제 2 스캔 방향 스위치 신호 입력 라인에 입력될때, 제 5 트랜지스터 및 제 8 트랜지스터 각각이 도전하고 제 6 트랜지스터 및 제 7 트랜지스터 각각은 비-도전하며,
스캔 방향 스위치 신호가 제 2 스캔 방향 스위치 신호 입력 라인에 입력되고 반전 스캔 방향 스위치 신호가 제 1 스캔 방향 스위치 신호 입력 라인에 입력될 때, 제 6 트랜지스터 및 제 7 트랜지스터 각각이 도전하고 제 5 트랜지스터 및 제 8 트랜지스터 각각은 비-도전한다.
본 발명에 따른 펄스 출력 회로에서, 상기 스캔 방향 스위치 회로는,
제 2 입력 신호 라인에 전기적으로 접속된 제 1 전극을 갖는 제 9 트랜지스터;
제 2 입력 신호 라인에 전기적으로 접속된 제 1 전극을 갖는 제 10 트랜지스터;
제 3 입력 신호 라인에 전기적으로 접속된 제 1 전극을 갖는 제 11 트랜지스터;
제 3 입력 신호 라인에 전기적으로 접속된 제 1 전극을 갖는 제 12 트랜지스터를 포함하고,
상기 제 9 트랜지스터 내지 상기 제 12 트랜지스터는 제 1 내지 제 8 트랜지스터와 동일한 도전형을 갖고,
상기 제 10 트랜지스터의 제 2 전극, 상기 제 12 트랜지스터의 제 2 전극, 및 제 4 트랜지스터의 게이트 전극은 제 5 트랜지스터의 게이트 전극에 전기적으로 접속되고,
상기 제 9 트랜지스터의 게이트 전극 및 제 12 트랜지스터의 게이트 전극은 제 1 스캔 방향 스위치 신호 입력 라인에 전기적으로 접속되고,
상기 제 10 트랜지스터의 게이트 전극 및 상기 제 11 트랜지스터의 게이트 전극은 상기 제 2 스캔 방향 스위치 신호 입력 라인에 전기적으로 접속되고,
스캔 방향 스위치 신호가 제 1 스캔 방향 스위치 신호 입력 라인에 입력되고 반전 스캔 방향 스위치 신호가 제 2 스캔 방향 스위치 신호 입력 라인에 입력될 때, 제 9 트랜지스터 및 제 12 트랜지스터 각각이 도전하고 제 10 트랜지스터 및 제 11 트랜지스터 각각은 비-도전하며,
스캔 방향 스위치 신호가 제 2 스캔 방향 스위치 신호 입력 라인에 입력되고 반전 스캔 방향 스위치 신호가 제 1 스캔 방향 스위치 신호 입력 라인에 입력될 때, 제 10 트랜지스터 및 제 11 트랜지스터 각각이 도전하고 제 9 트랜지스터 및 제 12 트랜지스터 각각은 비-도전한다.
본 발명에 따른 펄스 출력 회로에서, 캐패시턴스는 제 1 트랜지스터의 게이트 전극과 제 1 트랜지스터의 제 2 전극 사이의 캐패시티를 사용한다.
본 발명에 따른 펄스 출력 회로에서, 상기 캐패시턴스는 활성층 재료, 게이트 전극 재료 및 배선 재료로 구성된 그룹으로부터 선택된 두 재료들을 포함한다.
본 발명에 따른 시프트 레지스터는 펄스 출력 회로의 n개의 단들(n은 자연수이고, 1<n)을 포함하고, 제 1 단에서의 상기 펄스 출력 회로에서,
클럭 신호 또는 클럭 반전 신호는 상기 제 1 입력 신호 라인에 입력되고,
시작 펄스는 상기 제 2 입력 신호 라인에 입력되고,
제 2 단에서의 상기 펄스 출력 회로로부터의 출력 신호는 상기 제 2 펄스 신호 입력 라인에 입력되고,
제 m 단(m은 자연수이고, 2m n-1)에서의 상기 펄스 출력 회로에서,
클럭 신호 또는 클럭 반전 신호는 상기 제 1 입력 신호 라인에 입력되고,
제 m-1 단에서의 상기 펄스 출력 회로로부터의 출력 신호는 제 2 입력 신호 라인에 입력되고,
제 m+1 단에서의 상기 펄스 출력 회로로부터의 출력 신호는 제 2 입력 신호 라인에 입력되고,
제 n 단에서의 상기 펄스 출력 회로에서,
클럭 신호 또는 클럭 반전 신호는 상기 제 1 입력 신호 라인에 입력되고,
제 n-1 단에서의 상기 펄스 출력 회로로부터의 출력 신호는 제 2 입력 신호 라인에 입력되고,
제 1 전원, 리셋 신호 및 시작 펄스 중 하나가 펄스 신호 입력 라인에 입력되고,
샘플링 펄스는 클럭신호 또는 클럭 반전 신호, 및 시작 펄스에 따라 순서대로 출력된다.
본 발명에 따른 펄스 출력 회로에서, 도전형은 N 채널형이다.
본 발명에 따른 펄스 출력 회로에서, 도전형은 P 채널형이다.
본 발명에 따른 시프트 레지스터에서, 도전형은 N 채널형이다.
본 발명에 따른 펄스 출력 회로에서, 도전형은 P 채널형이다.
[실시형태 1]
도 1은 본 발명에 따른 한 형태의 펄스 출력 회로로서 부트스트랩 방식이 적용되는 시프트 레지스터를 도시한 것이다. 도 1a에 도시한 블록도에서, 100으로 디스플레이한 블록이 샘플링 펄스들을 출력하는 1단에서의 상기 펄스 출력 회로이다. 도 1a에 도시한 시프트 레지스터는 n개 단의 출력회로들을 포함한다. 클럭신호(이하, CK라 함), 클럭 반전 신호(이하, CKB라 함), 및 시작펄스(이하, SP라 함)가 시프트 레지스터에 입력된다. 도 1b는 블록(100)의 상세한 회로 구조를 도시한 것이다. 도 1b에서, 블록(110)은 제 1 진폭 보상 회로이고 블록(120)은 제 2 진폭 보상 회로이다. 도 1c는 회로 구조를 보다 상세히 도시한 것이다. 도 1c에서, 제 1 진폭 보상 회로(110)는 전원(VDD)에 접속된 TFT(101) 및 전원(VSS)에 접속된 TFT(102)를 포함하고, 제 2 전폭 보상 회로(120)는 전원(VDD)에 접속된 TFT(103) 및 전원(VSS)에 접속된 TFT(104)를 포함한다.
도 1a 내지 도 1c에 도시한 회로도 및 도 2에 도시한 타이밍도를 참조하여 회로의 동작을 설명한다. 제 m-1 단의 출력 펄스는 어떤 제 m 단(1<m n)에서의 상기 펄스 출력 회로 내 TFT들(101, 104)의 게이트 전극들에 입력된다(SP는 m=1, 즉 제 1 단에 입력된다). 이어서, 레벨이 H에 도달하므로, TFT들(101, 104)이 턴 온 된다)(도 2에 도시한 201을 참조). 그럼으로써 노드(α)의 전위가 VDD측으로 상승되고(도 2에 도시한 202를 참조), 전위가 VDD-VthN에 이를 때 TFT(101)가 턴 오프되어 부동(floating)상태로 된다. 이에 따라, TFT(105)가 턴 온한다. 반면, 이때에 TFT들(102, 103)의 게이트 전극들에 펄스가 입력되지 않고 레벨은 여전히 L이므로 TFT들(102, 103)은 오프가 된다. 따라서, TFT(106)의 게이트 전극의 전위는 레벨 L이고 TFT(106)이 오프되고 그럼으로써, 출력 노드의 전위는 TFT(105)의 불순물 영역의 단부, 즉 제 1 입력 신호 라인(1)으로부터 입력되는 CK가 레벨 H에 이를 때 VDD 측으로 상승된다(도 2에 도시한 203 참조).
TFT(105)의 게이트와 출력 노드 사이에 캐패시티 수단(107)이 제공되고, 또한, 노드(α), 즉 TFT(105)의 게이트 전극은 이 때 부동상태에 있다. 그러므로, 출력 노드의 전위가 상승함에 따라 TFT(105)의 게이트 전극의 전위는 부트스트랩에 의해 VDD-VthN부터 또한 상승된다. 이 때 TFT(105)의 게이트 전극의 전위는 VDD+VthN(도 2에 도시한 202를 참조)보다 높아지게 된다. 이에 따라, 출력 노드의 전위는 TFT(105)의 임계전압에 기인하여 감소됨이 없이 VDD로 완전히 상승한다(도 2에 도시한 203을 참조).
유사하게, 제 m+1 단(도 2에 도시한 204를 참조)에서 CKB에 따라 펄스가 출력된다. 제 m+1 단에서의 출력 펄스가 제 m 단으로 피드백되어 TFT들(102, 103)의 게이트 전극들에 입력된다. TFT들(102, 103)의 게이트 전극들이 레벨 H에 이르고 TFT들(102, 103)이 턴 온될 때, 노드(α)의 전위가 VSS측으로 감소되므로 TFT(105)가 턴 오프한다. 동시에, TFT(106)의 게이트 전극의 전위가 레벨 H에 도달하고 TFT(106)이 턴 온하므로 제 m 단에 출력 노드의 전위가 레벨 L에 도달한다.
전술한 바 이후에, 유사한 동작들이 최종의 단까지 반복되므로, VDD-VSS 진폭을 갖는 펄스가 순조롭게 출력될 것이다. 최종의 단에서, 도 1c에 도시한 제 3입력 신호 라인으로부터 입력되는 것인, 후속 단에서의 출력 펄스가 없기 때문에 CK가 그대로 계속 출력된다. 따라서, 시프트 레지스터의 단의 수가 n개 이상으로 제공될 수 있으므로, 실제로 필요한 샘플링 펄스의 출력 단들의 수가 n일 때, 최종 단을 포함하는 나머지 단들은, 최종 단에서의 출력이 샘플링 펄스로서 사용될 수 없기 때문에, 더미 단들로서 취급될 수 있다. 최종 단의 출력은 후속 수평 기간이 시작되기 전에 어떤 식으로든 정지되어야 한다. 도 1a 내지 1c에 도시한 회로에서, 제 1 단에 입력되는 시작 펄스는 또한 피드백 펄스로서 사용되도록 최종 단의 제 3 입력 신호 라인에 입력되며, 그럼으로써, 최종 단에서의 상기 펄스 출력은 후속 수평 기간이 시작되기 바로 전에 정지된다.
본 실시형태로서 도시한 진폭 보상 회로의 구조는 단지 예일 뿐이며 그 외 다른 구조들도 사용될 수 있다.
도 14a 및 도 14b에 도시한 바와 같이 펄스 출력을 정지시키기 위해서 피드백 기간 동안에 최종 단의 제 3 입력 신호 라인(1401)에 입력되게 리셋 신호를 제공하며, 리셋 신호가 입력되었을 때, TFT(1505)의 게이트 전극의 전위가 레벨 L에 도달하여 TFT(1505)가 턴 오프되고 또한 TFT(1506)의 게이트 전극의 전위가 레벨 H에 도달하여 TFT(1506)가 턴 온함으로써 도 15a 및 도 15b에 도시한 바와 같이 모든 단의 출력들이 레벨 L로 고정되게 하도록 리셋용 TFT들(1503, 1504)을 설치하는 그 외 다른 방법들이 있다. 리셋 신호를 입력하는 타이밍은 도 14에 도시한 타이밍도의 타이밍과 동일할 수 있다. 도 15a에서, 최종 단에서의 상기 펄스 출력 회로에 *로 디스플레이한 제 3 입력 신호 라인은 바람직하게는 TFT들(1501, 1502)이항시 오프가 되게 VSS측 상의 전원 전위에 접속된다.
더구나, 도 15a 및 도 15b에 도시한 회로의 경우에, 모든 단의 출력노드의 전위들은, 비록 도면에는 각별히 도시되지 않았지만, 회로가 샘플링 펄스의 출력을 시작하기 전에, 즉 전원이 턴 온한 직후에 리셋 신호를 먼저 입력시킴으로써 결정될 수 있다(모든 단의 출력 노드는 도 15a 및 도 15b에 도시한 회로의 경우에 레벨 L에 있는 것으로 결정될 수 있다). 이러한 동작은 동적인 회로의 경우에 회로의 안정된 동작에 효과적이다.
전술한 동작에 기인하여, 단일 도전형 TFT들을 포함하는 회로에서도, 고전위측의 전원에 접속된 TFT의 임계전압의 영향에 의해 야기되는 진폭 감쇄 없이, 입력신호에 관하여 정규의 진폭을 갖는 출력 신호가 얻어질 수 있다. 본 실시예에서 제공되는 회로의 구조는 종래의 CMOS 회로에 비해 훨씬 복잡하지 않다는 것이 큰 잇점이다.
[실시형태 2]
도 3a 및 도 3b는 본 발명의 실시형태에서 보인 시프트 레지스터에 스캔 방향 반전 기능이 부가되는 예를 도시한 것이다. 도 3a에서, 도 1에 도시한 회로와는 달리 스캔 방향 스위치 신호(LR) 및 스캔 방향 스위치 백 신호(LRB)가 부가되어 있다.
도 3b는 도 3a에서 블록(300)으로 나타낸 1 단의 펄스 출력 회로의 상세한 구조를 도시한 것이다. TFT들(301 내지 306) 및 캐패시티 수단을 포함하는 펄스출력 회로부는 도 1b의 것과 동일하지만, 점선(350)으로 도시한 스캔 방향 스위치 회로가 제 2 및 제 3 입력 신호 라인들(2, 3)과 펄스 출력 회로부 사이에 제공되어 있다. 이 실시형태에서 스캔 방향 스위치 회로는 TFT(308 내지 311)을 포함하고 아날로그 스위치로서 기능한다.
TFT(301, 304)의 게이트 전극들은 도 3b에 도시한 바와 같이, TFT(308)을 통해 제 2 입력 신호 라인(2)에, 그리고 TFT(310)을 통해 제 3 입력 신호 라인(3)에 접속된다. TFT(302, 303)의 게이트 전극들은 TFT(309)을 통해 제 2 입력 신호 라인(2)에, 그리고 TFT(311)을 통해 제 3 입력 신호 라인(3)에 접속된다. LR 신호는 TFT들(308, 310)의 게이트 전극들에 입력되고, LRB 신호는 TFT들(309, 311)의 게이트 전극들에 입력된다. LR 및 LRB는 배타적으로 레벨 H 또는 L에 있으며, 이에 따라, 이 실시예에서 스캔 방향 스위치 회로는 다음의 두 가지 상태에 있다.
첫 번째, LR이 레벨 H에 있을 때 TFT들(308, 310)이 턴 온하고 제 2 입력 신호 라인(2)은 TFT들(301, 304)의 게이트 전극들에 도전되고 제 3 입력 신호 라인(3)은 TFT들(302, 303)의 게이트 전극들에 도전된다. 두 번째, TFT들(309, 311)은 LR이 레벨 L에 있을 때 턴 온하고 제 2 입력 신호 라인(2)은 TFT들(302, 303)의 게이트 전극들에 도전되고, 제 3 입력 신호 라인(3)은 TFT들(301, 304)의 게이트 전극들에 도전된다.
즉, LRB가 레벨 L인 동안, 입력되는 신호에 의해 LR이 레벨 H에 도달할 때 제 1 단, 제 2 단,..., 및 최종 단의 순서로 샘플링 펄스가 출력되고, 반대로, 입력되는 신호에 의해 LRB가 레벨 H에 도달하는 동안 LR이 레벨 L에 있을 때 최종단,..., 제 2 단 및 제 1 단의 순서로 샘플링 펄스가 출력된다. 본 발명에 따라서, 이러한 기능은 간단한 회로를 추가로 제공함으로써 쉽게 부가될 수 있다. 그러나, 이 실시예에서, 회로는 N 채널형 TFT들을 포함한다. P 채널형의 TFT들을 사용해 회로를 형성하는 경우에, LR에 신호가 입력되는 상태는 LR 신호가 레벨 L에 도달하는 상태를 의미하며, LR 신호가 레벨 H에 있는 상태는 신호가 회로에 입력되지 않는 상태를 의미한다.
일 실시예에서 스캔 방향 스위치 회로는 단지 예일 뿐이다. 유사한 기능들이 또다른 구조에 부가될 수 있다.
실시예
본 발명의 실시예를 이하 기술한다.
[실시예 1]
단일 도전형 TFT들에 의해 디스플레이 장치를 형성하는 예를 이 실시예에서 기술한다.
픽셀 TFT 및 구동기 회로를 갖는 기판은 예를 들면 고야마 등에 허여된 미국특허 5,889,291에 개시된 바와 같은 공지의 방법에 따라 제조될 수 있다. 또한, 결정화를 위한 다른 공지의 방법들이 사용될 수 있을지라도, 결정화를 촉진시키기 위한 금속 원소를 이용함으로써 TFT들의 활성층용의 반도체막을 결정하는 것이 가능하다. 금속원소를 사용하는 이러한 방법은 예를 들면 오타니 등에 허여된 미국특허 5,643,826에 개시되어 있다. 이들 미국특허 5,889,291 및 5,643,826의 전체개시된 바를 여기 참고로 포함시킨다.
도 12는 디스플레이 장치의 개략도이다. 소스 신호 라인 구동회로(1201), 게이트 신호 라인 구동회로(1202), 및 픽셀부(1203)는 기판(1200) 상에 하나로 일체화되어 디스플레이 장치를 형성한다. 픽셀부 내 점선(1210)으로 둘러싸인 부분은 하나의 픽셀에 대응한다. 도 12에 도시한 예에서, 액정 디스플레이 장치의 픽셀을 나타내었으며, 이 픽셀은 하나의 TFT(이하, 픽셀 TFT라 함)에 의해 액정 소자의 하나의 전극에 인가되는 전하를 제어한다. 소스 신호 라인 구동 회로(1201) 및 게이트 신호 라인 구동 회로(1202)에의 신호들은 가요성 인쇄 회로(FPC)(1204)를 통해 외부로부터 입력된다.
도 4는 도 12에 도시한 디스플레이 장치 내 소스 신호 라인 구동 회로(1201)의 전체 구조를 도시한 것이다. 이 소스 신호 라인 구동 회로는 클럭 신호용 레벨 시프터(401), 시작 펄스용 레벨 시프터(402), 스캔 방향 스위치 형의 시프트 레지스터(403), 버퍼(404) 및 샘플링 스위치(405)를 포함한다. 외부로부터의 신호들은 클럭 신호(CK), 클럭 반전 신호(CKB), 시작 펄스(SP), 스캔 방향 스위치 신호(LR, LRB), 및 아날로그 이미지 신호(비디오 1 내지 비디오 12)이다. 위에서 CK, CKB 및 SP는 저전압 진폭의 신호들로서 외부로부터 입력된 직후에 레벨 시프터에 의해 진폭이 변환되고, 이어서 고전압 진폭의 신호들로서 구동회로에 입력된다. 단(stage)의 시프트 레지스터로부터 출력되는 샘플링 펄스는 샘플링 스위치(405)를 구동시킴으로써 12 컬럼의 소스 신호 라인들에 대해 아날로그 이미지 신호들을 동시에 샘플링한다.
도 5a는 클럭 신호용 레벨 시프터(LS 1)의 구조를 도시한 것이다. 이 구조에서, 단일 입력형 레벨 시프터 회로들이 병렬로 배치되고 버퍼단(단 2 내지 단 4)에서 두 개의 입력들에 대응하는 각각의 출력들이 번갈아 입력되게 구성된다.
회로의 동작을 기술한다. 도 5a 내지 도 5c에서 사용되는 전원의 전위로서 VSS<VDD 1<VDD 2인 3종류의 전위 VDD 1, VDD 2, VSS가 있다. 이 실시예에서, VSS = 0[v], VDD 1 = 5[v], VDD 2=16[v]이다. 도 5a에서 501, 503, 506으로 디스플레이된 TFT들은 단일 게이트 구조 또는, 이 실시예에선 2중 게이트 구조이긴 하지만 3개 이상의 게이트 전극이 있는 복수 게이트 구조일 수 있다. 그 외 다른 TFT들도 게이트 전극의 수로 한정되지 않는다.
VDD 1-VSS 진폭을 갖는 CK는 단일 입력부 1(1)로부터 입력된다. TFT들(502, 504)은 CK가 레벨 H에 있을 때 턴 온하고 TFT(503)은 TFT(503)의 게이트 전극의 전위가 레벨 L에 도달할 때 턴 오프한다. 이에 따라, 레벨 L의 신호가 출력 노드(α)로 출력된다. TFT들(502, 504)는 CK가 레벨 L에 있을 때 턴 오프한다. 따라서, TFT(503)의 게이트 전극의 전위는 포화상태에서 동작하는 TFT(501)을 통해 VDD 2측으로 상승되고 TFT(501)은 전위가 VDD 2 - VthN에 도달할 때 턴 오프하므로, TFT(503)의 게이트 전극은 VDD 2측으로 상승된다. 부동상태에 있는 TFT(503)의 게이트 전극의 전위는 출력 노드(α)의 전위가 상승함에 따라 캐패시티 수단(505)의 동작에 기인하여 상승된다. TFT(503)의 게이트 전극의 상승된 전위는 VDD 2보다 높고, VDD + VthN보다 높을 때, 출력 노드(α)의 레벨 H는 VDD 2와 같게 된다. 이에 따라, 출력 신호의 레벨 L은 VSS가 되고 레벨 H는 VDD 2로 되며, 이것은 진폭변환을 완료한다.
반면, CK와 유사하게 VDD 1- VSS 진폭을 갖는 CKB는 신호 입력부 2(2)로부터 입력된다. TFT(506 내지 509) 및 캐패시티 수단(510)을 포함하는 레벨 시프터는 진폭을 변환시키며, VDD 2 - Vss 진폭을 갖는 신호가 출력 노드(α)로 출력된다. 노드(a 및 a)로 출력되는 신호들은 입력되는 CK 및 CKB와는 반대의 극성들을 갖는다.
이 실시예의 디스플레이 장치에서 사용되는 레벨 시프터에서, 버터단들(단 2 내지 단 4)은 진폭변환 후에 펄스에 대한 부하의 관점에서 설치된다. 버퍼단들을 형성하는 인버터 회로는 2 입력형이며 입력신호와 이의 반전 신호를 필요로 한다. 도 5의 단 2로 도시된 버퍼 회로에서, TFT(511)의 게이트 전극에 입력되는 신호는 TFT(512)의 게이트 전극에 입력되는 신호와는 반대의 극성을 갖는다. 이것은 TFT들(516 및 517)에 대한 경우이다. 전술한 레벨 시프터 출력은 여기서는 CK 및 CKB가 상호 극성이 반대되는 신호들이기 때문에 신호들 서로간에 반전 입력으로서 사용된다.
버퍼단을 형성하는 인버터 회로의 동작을 기술한다. TFT(511 내지 514) 및 캐패시티 수단(515)을 포함하는 인버터 회로의 동작만을 이하 상세히 기술한다. 다른 인버터 회로들의 동작들은 위와 유사하다.
TFT(511)가 턴 온하고 TFT(513)의 게이트 전극의 전위는 TFT(511)의 게이트 전극에 입력되는 신호가 레벨 H에 있을 때 VDD 2측으로 상승된다. 이때, TFT(513)의 게이트 전극의 전위가 VDD 2-VthN에 도달할 때, TFT(511)는 턴 오프하고TFT(513)의 게이트 전극은 부동상태에 있다. 반면, TFT(512, 514)는 레벨 L의 신호들이 이들의 게이트 전극들에 입력될 때 턴 오프한다. 이에 이어, TFT(513)가 턴 온하고 출력 노드(α)의 전위는 VDD 2측으로 상승된다. 부동상태에 있는 TFT(513)의 게이트 전극의 전위는 캐패시티 수단(515) 및 전술한 시프트 레지스터와 레벨 시프터의 동작에 기인하여 (VDD 2+VthN)보다 높은 전위까지 상승된다. 이에 따라, 출력 노드(α)의 레벨 H는 VDD 2와 같게 된다.
한편, TFT(511)는 TFT(51)의 게이트 전극에 입력되는 신호가 레벨 L에 있을 때 턴 오프하고, TFT(512, 514)는 레벨 H의 신호들이 TFT들(512, 514)이 게이트 전극들에 입력될 때 턴 온한다. 이에 따라, TFT(513)의 게이트 전극의 전위는 레벨 L에 도달하고 출력 노드(α)의 전위는 레벨 L에 도달한다.
TFT들(516 내지 519)와 캐패시티 수단(520)을 포함하는 인버터 회로의 동작은 전술한 바와 유사하며, 펄스가 출력 노드(α)로 출력된다. 출력 노드(α)로 출력되는 펄스는 출력 노드(α)로 출력되는 신호와는 역이 되는 극성을 갖는다.
이에 이어, 단 3 및 도 4에서 유사한 동작에 따라 신호 출력부 3(3) 및 신호 출력부 4(4)로부터 최종으로 펄스들이 또한 출력된다. 도 5a에서, 단 2로부터의 출력이 단 3에 입력되므로, 단 1에서 단 2로의 입력되는 경우와는 반대로, 논리는 역으로 되지 않게 될 것이다. 그러나, 단들이 사용자에게 필요한 펄스의 논리에 따라 최종으로 접속될 수 있는 한, 단들을 접속함에 있어 특별한 제한은 없다.
도 5b는 클럭 신호(CK)의 진폭 변환을 도시한 것이다. 입력 신호의 진폭은 0 내지 5[V]이고, 출력 신호의 진폭은 0 내지 16 [V]이다.
도 5c는 시작 펄스용의 레벨 시프터(LS 2)를 도시한 것이다. 도 5c에서, 단일 입력형의 레벨 시프터 회로(단 1)를 사용함으로써, 단 1 다음엔, 시작펄스가 반전 신호를 갖고 있지 않으므로, 단일 입력형 인버터 회로(단 2) 및 2입력형 인버터 회로(단 3)가 이어진다. 회로 동작은 클럭 신호용의 레벨 시프터의 동작과 유사하므로 이에 대한 설명을 생략한다.
도 5d는 시작 펄스(SP)의 진폭 변환을 도시한 것이다. 입력 신호의 진폭은 5[V]이고 출력 신호의 진폭은 16[V]이다.
도 6a는 단일 입력형 인버터 회로(단 1)와 3개의 단의 2입력형 인버터 회로(단 2 내지 단 4)를 포함하는 버퍼(Buf.)의 구조를 도시한 것이다. 단일 입력형 인버터 회로의 동작은 입력되는 펄스의 진폭이 VDD 2 - VSS이라는 것과 입력 펄스와 출력 펄스 간에 진폭 변환이 없다는 점을 제외하곤 레벨 시프터 회로의 동작과 동일하다.
2입력형 인버터 회로는, 선행 단으로부터 출력 신호가 TFT(607)에 입력신호로서 입력되고 선행 단의 인버터에의 입력신호가 입력신호에 대한 반전신호로서 TFT(606)에 입력되게 동작한다. TFT(606) 및 TFT(607)의 배제된 동작들에 의해서 TFT(608)의 게이트 전극의 전위 및 전술한 레벨 시프터 회로가 제어될 수 있다. 후속 인버터 회로들의 동작에서, 선행 단으로부터의 출력 신호는 입력 신호로서 사용되고 선행 단에의 입력 신호는 입력신호에 대한 반전 신호로서 사용된다.
도 6b는 샘플링 스위치의 구조를 도시한 것이다. 병렬로 설치된 12개의 TFT(621)가 동시에 제어되게 신호 입력부 25(25)로부터 샘플링 펄스가 입력된다.아날로그 이미지 신호는 신호 입력부 1(1) 내지 12(12)로부터 입력되고, 샘플링 펄스가 입력될 때 이미지 신호가 소스 신호 라인에 기입된다.
이 실시예에서 보인 구동 회로를 형성하는 회로 중에서 인버터 회로 및 레벨 시프터는 동일 발명자들에 의한 특허출원 2001-133431로서 출원된 발명에 기재된 것과 동일하다.
이 실시예에서 보인 디스플레이 장치에서, 픽셀부들을 포함하는 전체 디스플레이 장치의 회로를 구성하는 TFT들은 도전형이 픽셀 TFT들(예를 들면, N 형 TFT)의 도전형과 동일한 단일 도전형의 TFT들에 의해서만 형성된다. 따라서, 반도체층에 P 형 TFT를 부가하기 위한 이온 도핑 공정을 생략하는 것이 가능하며, 이것은 제조비용 감축과 수율 향상에 기여할 수 있다.
물론, 본 발명에 따라서, N 형 도전형의 TFT들이 이 실시예에서 디스플레이 장치를 형성하는 데 사용될지라도 P 형 TFT들에 의해서만 구동 회로 및 픽셀 TFT를 형성하는 것이 가능하다. 이 경우, 생략되는 이온 도핑 공정은 N 형 TFT를 반도체층에 부가하는 공정임에 유의한다. 더구나, 본 발명은 절연재료 상에 구동회로를 일체로 형성함으로서 장치들이 제작되는 한, 액정 디스플레이 장치만이 아니라 임의의 장치들에도 적용될 수 있다.
[실시예 2]
실시예에서 도 1a 내지 도 1c에 도시한 펄스 출력 회로의 단순화한 구조의 예를 이 실시예에서 기술한다.
도 7a 내지 도 7c는 이 실시예의 시프트 레지스터를 도시한 것이다. 도 7a에서, 블록(700)은 1 단의 펄스들을 출력하는 펄스 출력 회로이다. 도 7a에서 시프트 레지스터는 n 단의 펄스 출력 회로들을 포함한다. 도 7b는 회로 구조를 상세히 도시한 것이다. 도 1a에 도시한 시프트 레지스터의 블록도는 도 7a에 도시한 시프트 레지스터의 블록도와 동일하고 입력되는 신호 또한 양 경우 모두 동일하다. 이 실시예는 펄스 출력 회로가 도 7c에 도시한 4개의 TFT(701 내지 704) 및 캐패시티 수단(705)을 포함하는 점에서 다르다. 도 7b에서, 블록(710)은 진폭 보상 회로이다. 도 7c는 보다 상세히 도시한 것이다. 도 7c에서, 진폭 보상 회로는 전원(VDD)에 접속된 TFT(701) 및 전원(VSS)에 접속된 TFT(702)를 포함한다.
회로의 동작을 설명한다. 제 m-1 단으로부터 출력되는 펄스는 제 m 단(1<m n)의 TFT(701)의 게이트 전극에 입력되고(m=1일 때, 즉 제 1 단에서 SP가 입력된다), TFT(701)의 게이트 전극의 전위가 레벨 H에 도달하여 TFT(701)가 턴 온 한다. 이어서, 노드(α)의 전위가 VDD-VthN에 도달할 때, TFT(701)이 턴 오프하고 노드(α)가 부동상태에 있게 되므로 TFT(703)이 턴 온 하게 된다. 반면, TFT들(702, 704)는 이 때 어떠한 펄스도 TFT들(702, 704)의 게이트 전극들에 입력되지 않고 레벨이 L로 유지되고 있으므로 오프된다. 이에 따라, 출력 노드의 전위는 TFT(703)의 불순물 영역의 단부, 즉 입력 신호 라인(1)으로부터 입력되는 CK가 레벨 H에 도달함에 따라 VDD측으로 상승된다.
TFT(703)의 게이트 전극과 출력 노드 사이에 캐패시티 수단(705)이 제공되므로, 노드(α), 즉 TFT(703)의 게이트 전극은 부동 상태에 있다. 따라서, TFT(703)의 게이트 전극의 전위는 출력 노드의 전위가 상승함에 따라 부트스트랩으로 VDD-VthN부터 더욱 상승된다. 이때 TFT(703)의 게이트 전극의 전위는 VDD+VthN보다 더 높아지게 되고, 그럼으로써, 출력 노드의 전위는 TFT(703)의 임계전압에 기인하여 감소됨이 없이 VDD로 완전히 상승한다.
마찬가지로, CKB에 따라 제 m+1 단에서 펄스가 출력된다. 제 m+1 단에서의 출력 펄스는 제 m 단으로 피드백되어 TFT들(702, 704)의 게이트 전극들에 입력된다. 노드(α)의 전위는 VSS측으로 감소되고, TFT들(702, 704)의 게이트 전극들이 레벨 H에 도달하여 TFT들(702, 704)를 턴 온시킬 때 TFT(703)이 턴 온하고, 출력 노드의 전위는 레벨 L에 도달한다.
이 이후에 유사한 동작들이 최종 단까지 반복되고, 진폭 VDD-VSS를 갖는 펄스가 순조롭게 출력된다. 최종 단에서, 도 7b에 도시한 제 3 입력 신호 라인(3)으로부터 입력되는 것인, 후속 단에서의 출력 펄스가 없기 때문에 CK가 그대로 연속적으로 출력된다. 그러나, 실시예에서 뿐만 아니라 더미 단을 취하는 것은 문제가 아니다. 도 7a 내지 도 7c에 도시한 이 실시예에서, 최종 단에서의 출력 펄스는 최종 단의 제 3 입력 신호라인에 시작펄스를 입력함으로써 후속 수평 기간 바로 전에 중지된다. 전술한 것 이외의 방법들에서, 실시형태에서 기술된 바와 같이 펄스 출력을 중지시키기 위해서 피드백 기간 동안에 최종 단의 제 3 입력 신호 라인에 입력되게 리셋 신호가 제공되거나, 모든 단들의 출력 노드들이 피드백 기간 동안 레벨 L로 고정이 되게 리셋 신호가 입력된다(도 15와 동일함).
출력 노드가 장기간 원하는 전위를 유지할 필요 없는 부분, 즉 구동 주파수가 비교적 높은 부분에 이 실시예에서 보인 펄스 출력 회로가 적합하다라고 할 수있다. 이것은 소자들의 수가 실시형태들에서 보인 펄스 출력 회로에 비해 거의 없고 샘플링 펄스의 입력/출력이 없는 기간 동안 부동상태에 있는 부분들이 많기 때문이다. 그러므로, 이 실시예에의 펄스 출력 회로는 바람직하기로는 디스플레이 장치 내 소스 신호 라인 구동 회로에 사용된다.
[실시예 3]
도 13을 참조한다. 실시형태 1 및 2에 보인 시프트 레지스터와 본 발명의 실시예 2에서, CK의 레벨 H의 기간(1301) 및 레벨 L의 기간(1302)이 도 13a에 도시한 바와 같이 동일하고, CK와는 반대되는 극성을 갖는 펄스는 CKB로서 입력된다. 여기서 샘플링 펄스의 폭은 CK의 펄스들의 폭과 동일하며, 이에 따라, 샘플링 펄스의 출력은 도 13a에 1303 내지 1307로 나타낸 바와 같다. 1303은 제 1 단에서의 샘플링 펄스를 나타내고, 1304는 제 2 단에서의 샘플링 펄스를 나타내고, 이에 이어, 1305 내지 1307은 제 3 내지 제 5 단에서의 샘플링 펄스들을 나타낸다.
CK 및 그 외 다른 것들의 입력/출력 신호들은 레벨 L에서 레벨 H로 변경될 때 상승 에지와 레벨 H에서 레벨 L로 변경될 때 하강 에지를 갖는다. 이것은 이상적으로는 나타나지 말아야 하는 것이지만 펄스들의 중첩을 야기할 수 있다. 도 13a에 도시한 샘플링 펄스들(1303 내지 1307)은 인접 펄스들 간에 상승 기간이 하강 기간과 겹치는 것을 보이고 있다.
특히 샘플링 아날로그 이미지 신호들에 의해 이미지를 디스플레이하기 위한 디스플레이 장치의 경우, 이미지 신호 샘플링은 종종 인접한 샘플링 펄스들의 이러한 중첩에 기인하여 잘못된 타이밍에서 수행되며, 이것은 디스플레이 품질의 악화를 초래할 수 있다.
샘플링 펄스들이 이와 같이 겹치는 것을 피하기 위해서, 도 13c에 도시한 바와 같이 CK의 펄스들의 폭들에 차이가 주어진다. 이 경우, 레벨 H의 기간(1308)은 레벨 L의 기간(1309)보다 약간 짧다. 레벨 H의 기간은 CKB에서도 레벨 L의 기간보다 약간 짧다. 이러한 차이는 CK의 상승 기간과 CKB의 하강 기간 또는 CK의 하강 기간과 CKB의 상승 기간의 중첩을 해결하며, 그럼으로써, 인접한 샘플링 펄스들 간의 상승 및 하강 기간들의 중첩은 1310 내지 1314로 나타낸 바와 같이 해결될 수 있다.
다시 도 1b를 참조한다. 도 1b에 도시한 펄스 출력 회로의 동작에서, TFT(104)가 온인 기간 동안 출력 노드로 CK 또는 CKB가 출력될 때 샘플링 펄스가 출력된다. 즉, 노드(α)의 전위가 상승하기 시작할 때부터 후속 단의 샘플링 펄스에 의해 노드(α)의 전위가 레벨 L로 떨어질 때까지 CK 또는 CKB가 그대로 출력된다. 이에 따라, CK의 상승 기간이 CKB의 하강 기간과 중접하거나 CK의 하강 기간이 CKB의 상승 기간과 중첩될 때, 샘플링 펄스 전후에 잘못된 펄스들이 종종 출력될 수 있다.
샘플링 펄스(1305)가 출력되는 시프트 레지스터에, 샘플링 펄스(1305)에 앞선 단에서의 샘플링 펄스(1304)가 입력되고 이때부터 CK 또는 CKB(샘플링 펄스(1305)가 출력되는 단의 경우엔 CK)가 도 13a에 도시한 바와 같이 출력노드에 그대로 나타난다. 그러므로, 1315로 나타낸 타이밍에서, 즉 선행 단에서의 샘플링펄스(1304)가 상승하기 시작하는 타이밍에서, CK가 레벨 L로 완전히 감소되지 않아도, 원래는 도 13b에 도시한 바와 같이 출력되는 샘플링 펄스(1305) 전에 잘못된 펄스(1316)가 발생한다. 이에 따라, 이 실시예에서 보인 바와 같이 CK 및 CKB 펄스들의 폭을 변조하는 것에 의해 이러한 잘못된 동작이 발생하는 것이 방지될 수 있다.
[실시예 4]
실시형태 및 전술한 실시예에 보인 예들에서, 회로는 N 채널형 TFT들만을 포함한다. 그러나, 유사한 회로에서는 전원의 고전위를 이의 저전위로 서로 바꿈으로써 P 채널형 TFT들만을 포함할 수 있다.
도 16a 및 도 16b는 P 채널형 TFT들만을 포함하는 시프트 레지스터의 예를 도시한 것이다. 도 16a에 도시한 블록도는 도 1에 도시한 N 채널형 TFT들만을 포함하는 시프트 레지스터의 블록도와 유사하다. 도 16a에서, 블록(1600)은 1단의 샘플링 펄스를 출력하는 펄스 출력 회로이다. N 채널형 TFT들을 포함하는 시프트 레지스터와 다른 점은 전원의 고 및 저전위가 도 16b에 도시한 바와 같이 반대라는 것이다.
도 17은 타이밍도 및 출력 펄스들을 도시한 것이다. 각 부분들의 동작들은 도 1a 내지 도 1c 및 도 2를 참조로 하여 실시형태들에서 이미 기술하였으므로, 이에 대한 상세한 설명은 생략한다. 레벨 H 및 레벨 L은 도 2에 도시한 경우와 반대이다.
[실시예 5]
본 발명은 여러 종류의 전자장치에 사용되는 디스플레이 장치를 제조하는데 적용될 수 있다. 휴대 정보 단말(이를테면 전자 노트, 이동 컴퓨터 및 휴대 전화), 비디오 카메라, 디지털 카메라, 개인용 컴퓨터, 텔레비전 세트 및 휴대 전화를 전술한 전자장치라고 간주한다. 이의 예를 도 8a 내지 도 8g에 도시하였다.
도 8a는 바스켓 본체(3001), 유지대(3002) 및 디스플레이부(3003)를 포함하는 액정 디스플레이(LCD)를 도시한 것이다. 본 발명은 디스플레이부(3003)에 적용될 수 있다.
도 8b는 본체(3011), 디스플레이부(3012), 사운드 입력부(3013), 조작 스위치(3014), 밧데리(3015) 및 이미지 수신부(3016)를 포함하는 비디오 카메라를 도시한 것이다. 본 발명은 디스플레이부(3012)에 적용될 수 있다.
도 8c는 본체(3021), 바스켓 본체(3022), 디스플레이부(3023) 및 키보드(3024)를 포함하는 노트형 개인용 컴퓨터를 도시한 것이다. 본 발명은 디스플레이부(3023)에 적용될 수 있다.
도 8d는 본체(3031), 스타일러스(3032), 디스플레이부(3033), 조작 버튼(3034) 및 외부 인터페이스(3035)를 포함하는 휴대 정보 단말을 도시한 것이다. 본 발명은 디스플레이부(3033)에 적용될 수 있다.
도 8e는 어코스틱 재생기, 구체적으로는 본체(3041), 디스플레이부(3042) 및 조작 스위치들(3043, 3044)를 포함하는 자동차에 장착되는 오디오 장치를 도시한것이다. 본 발명은 디스플레이부(3012)에 적용될 수 있다. 본 발명은 자동차에 장착되는 오디오 장치를 이 실시예에서 예로서 보였어도 휴대 또는 가정 오디오 기기에서 사용될 수 있다.
도 8f는 본체(3051), 디스플레이부 (A)(3052), 아이피스부(3053), 조작 스위치(3054), 디스플레이부 (B)(3055) 및 밧데리(3056)을 포함하는 디지털 카메라를 도시한 것이다. 본 발명은 디스플레이부 A(3052) 및 디스플레이부 B(3055)에 적용될 수 있다.
도 8g는 본체(3061), 사운드 출력부(3062), 사운드 입력부(3063), 디스플레이부(3064), 조작 스위치(3065) 및 안테나(3066)를 포함하는 휴대 전화를 도시한 것이다. 본 발명은 디스플레이부(3064)에 적용될 수 있다.
이 실시예에서 보인 예들은 단지 부분적이고 발명의 사용은 전술한 것으로 한정되는 것은 아님에 유의해야 할 것이다.
본 발명에 따라서, 디스플레이 장치의 구동회로 및 픽셀부는 단지 단일 도전형의 TFT들을 포함하므로 디스플레이 장치를 제조하는 공정의 감소로 비용의 감축 및 수유향상에 기여하므로, 디스플레이 장치를 저가로 제공하는 것이 가능하다.

Claims (83)

  1. 펄스 출력 회로에 있어서,
    클럭 신호 입력 라인에 전기적으로 접속된 제 1 전극을 갖는 제 1 트랜지스터;
    제 1 전원에 전기적으로 접속된 제 1 전극을 갖는 제 2 트랜지스터;
    제 1 진폭 보상 회로;
    제 2 진폭 보상 회로와;
    캐패시턴스를 포함하고,
    상기 제 1 트랜지스터 및 상기 제 2 트랜지스터는 동일한 도전형을 갖고;
    상기 제 1 트랜지스터의 제 2 전극, 상기 제 2 트랜지스터의 제 2 전극, 및 상기 캐패시턴스의 제 1 단자 각각은 출력 신호 라인에 전기적으로 접속되고;
    상기 제 1 트랜지스터의 게이트 전극은 상기 캐패시턴스의 제 2 단자에 전기적으로 접속되고;
    상기 제 1 트랜지스터의 게이트 전극은 상기 제 1 진폭 보상 회로의 출력부에 전기적으로 접속되고;
    상기 제 2 트랜지스터의 게이트 전극은 상기 제 2 진폭 보상 회로의 출력부에 전기적으로 접속되고;
    제 1 펄스 신호 입력부 및 제 2 펄스 신호 입력부 각각은 상기 제 1 진폭 보상회로의 제 1 입력부 및 상기 제 1 진폭 보상 회로의 제 2 입력부에 전기적으로접속되며;
    상기 제 1 펄스 신호 입력부 및 상기 제 2 펄스 신호 입력부 각각은 상기 제 2 진폭 보상회로의 제 1 입력부 및 상기 제 2 진폭 보상 회로의 제 2 입력부에 전기적으로 접속되는, 펄스 출력 회로.
  2. 제 1 항에 있어서,
    상기 제 1 트랜지스터의 게이트 전극과 상기 제 1 트랜지스터의 제 2 전극 간에 제공된 캐패시티가 상기 캐패시턴스로서 사용되는, 펄스 출력 회로.
  3. 제 1 항에 있어서,
    상기 캐패시턴스는 활성층 재료, 게이트 전극 재료 및 배선 재료로 구성된 그룹으로부터 선택된 두 재료들을 포함하는, 펄스 출력 회로.
  4. 제 1 항에 있어서,
    시프트 레지스터는 상기 펄스 출력 회로의 n개의 단들(n은 자연수이고, 1<n)에서의 상기 펄스 출력 회로를 포함하고,
    제 1 단에서의 상기 펄스 출력 회로에서,
    클럭 신호 또는 클럭 반전 신호는 상기 클럭 신호 입력 라인에 입력되고,
    시작 펄스는 상기 제 1 펄스 신호 입력 라인에 입력되고,
    제 2 단에서의 상기 펄스 출력 회로로부터의 출력 신호는 상기 제 2 펄스 신호 입력 라인에 입력되고,
    제 m 단(m은 자연수이고, 2m n-1)에서의 상기 펄스 출력 회로에서,
    클럭 신호 또는 클럭 반전 신호는 상기 클럭 신호 입력 라인에 입력되고,
    제 m-1 단에서의 상기 펄스 출력 회로로부터의 출력 신호는 상기 제 1 펄스 신호 입력 라인에 입력되고,
    제 m+1 단에서의 상기 펄스 출력 회로로부터의 출력 신호는 상기 제 2 펄스 신호 입력 라인에 입력되고,
    제 n 단에서의 상기 펄스 출력 회로에서,
    클럭 신호 또는 클럭 반전 신호는 상기 클럭 신호 입력 라인에 입력되고,
    제 n-1 단에서의 상기 펄스 출력 회로로부터의 상기 출력 신호는 상기 제 1 펄스 신호 입력 라인에 입력되고,
    제 1 전원, 리셋 신호 및 상기 시작 펄스 중 하나는 상기 펄스 신호 입력 라인에 입력되고,
    샘플링 펄스는 클럭신호 또는 클럭 반전 신호, 및 상기 시작 펄스에 따라 순서대로 출력되는, 펄스 출력 회로.
  5. 제 4 항에 따른 시프트 레지스터에 있어서,
    상기 펄스 출력 회로를 구성하는 제 1 및 제 2 트랜지스터들의 도전형은 N 채널형인, 시프트 레지스터.
  6. 제 4 항에 따른 시프트 레지스터에 있어서,
    상기 펄스 출력 회로를 구성하는 제 1 및 제 2 트랜지스터들의 도전형은 P 채널형인, 시프트 레지스터.
  7. 제 1 항에 있어서,
    상기 도전형은 N 채널형인, 펄스 출력 회로.
  8. 제 1 항에 있어서,
    상기 도전형은 P 채널형인, 펄스 출력 회로.
  9. 제 1 항에 있어서,
    상기 펄스 출력 회로는 디스플레이 장치에 사용되는, 펄스 출력 회로.
  10. 제 9 항에 따른 상기 디스플레이 장치를 갖는 전자 장치에 있어서,
    휴대 정보 단말기, 비디오 카메라, 디지털 카메라, 개인용 컴퓨터, 텔레비전 세트 및 휴대 전화로 구성되는 그룹으로부터 선택되는 전자 장치.
  11. 펄스 출력 회로에 있어서,
    클럭 신호 입력 라인에 전기적으로 접속된 제 1 전극을 갖는 제 1 트랜지스터;
    제 1 전원에 전기적으로 접속된 제 1 전극을 갖는 제 2 트랜지스터;
    진폭 보상 회로와;
    캐패시턴스를 포함하고,
    상기 제 1 트랜지스터 및 상기 제 2 트랜지스터는 동일한 도전형을 갖고;
    상기 제 1 트랜지스터의 제 2 전극, 상기 제 2 트랜지스터의 제 2 전극, 및 상기 캐패시턴스의 제 1 단자 각각은 출력 신호 라인에 전기적으로 접속되고;
    상기 제 1 트랜지스터의 게이트 전극은 상기 캐패시턴스의 제 2 단자에 전기적으로 접속되고;
    상기 제 1 트랜지스터의 게이트 전극은 상기 제 1 진폭 보상 회로의 출력부에 전기적으로 접속되고;
    제 1 펄스 신호 입력부와 제 2 펄스 신호 입력부 각각은 상기 진폭 보상 회로의 제 1 입력부와 상기 진폭 보상 회로의 제 2 입력부에 전기적으로 접속되며;
    상기 제 2 트랜지스터의 게이트 전극은 제 2 펄스 신호 입력 라인에 전기적으로 접속되는, 펄스 출력 회로.
  12. 제 11 항에 있어서,
    상기 제 1 트랜지스터의 게이트 전극과 상기 제 1 트랜지스터의 제 2 전극 간에 제공된 캐패시티가 상기 캐패시턴스로서 사용되는, 펄스 출력 회로.
  13. 제 11 항에 있어서,
    상기 캐패시턴스는 활성층 재료, 게이트 전극 재료 및 배선 재료로 구성된 그룹으로부터 선택된 두 재료들을 포함하는, 펄스 출력 회로.
  14. 제 11 항에 있어서,
    시프트 레지스터는 상기 펄스 출력 회로의 n개의 단들(n은 자연수이고, 1<n)을 포함하고,
    제 1 단에서의 상기 펄스 출력 회로에서,
    클럭 신호 또는 클럭 반전 신호는 상기 클럭 신호 입력 라인에 입력되고,
    시작 펄스는 상기 제 1 펄스 신호 입력 라인에 입력되고,
    제 2 단에서의 상기 펄스 출력 회로로부터의 출력 신호는 상기 제 2 펄스 신호 입력 라인에 입력되고,
    제 m 단(m은 자연수이고, 2m n-1)에서의 상기 펄스 출력 회로에서,
    클럭 신호 또는 클럭 반전 신호는 상기 클럭 신호 입력 라인에 입력되고,
    제 m-1 단에서의 상기 펄스 출력 회로로부터의 출력 신호는 상기 제 1 펄스 신호 입력 라인에 입력되고,
    제 m+1 단에서의 상기 펄스 출력 회로로부터의 출력 신호는 상기 제 2 펄스 신호 입력 라인에 입력되고,
    제 n 단에서의 상기 펄스 출력 회로에서,
    클럭 신호 또는 클럭 반전 신호는 상기 클럭 신호 입력 라인에 입력되고,
    제 n-1 단에서의 상기 펄스 출력 회로로부터의 출력 신호는 상기 제 1 펄스신호 입력 라인에 입력되고,
    제 1 전원, 리셋 신호 및 시작 펄스 중 하나는 상기 펄스 신호 입력 라인에 입력되고,
    샘플링 펄스는 클럭신호 또는 클럭 반전 신호, 및 시작 펄스에 따라 순서대로 출력되는 것인 펄스 출력 회로.
  15. 제 14 항에 따른 시프트 레지스터에 있어서,
    상기 펄스 출력 회로를 구성하는 상기 제 1 및 제 2 트랜지스터들의 도전형은 N 채널형인, 시프트 레지스터.
  16. 제 14 항에 따른 시프트 레지스터에 있어서,
    상기 펄스 출력 회로를 구성하는 상기 제 1 및 제 2 트랜지스터들의 도전형은 P 채널형인, 시프트 레지스터.
  17. 제 11 항에 있어서,
    상기 도전형은 N 채널형인, 펄스 출력 회로.
  18. 제 11 항에 있어서,
    상기 도전형은 P 채널형인, 펄스 출력 회로.
  19. 제 11 항에 있어서,
    상기 펄스 출력 회로는 디스플레이 장치에 사용되는, 펄스 출력 회로.
  20. 제 19 항에 따른 디스플레이 장치를 갖는 전자 장치에 있어서,
    휴대 정보 단말기, 비디오 카메라, 디지털 카메라, 개인용 컴퓨터, 텔레비전 세트 및 휴대 전화로 구성되는 그룹으로부터 선택되는 전자 장치.
  21. 펄스 출력 회로에 있어서,
    클럭 신호 입력 라인에 전기적으로 접속된 제 1 전극을 갖는 제 1 트랜지스터;
    제 1 전원에 전기적으로 접속된 제 1 전극을 갖는 제 2 트랜지스터;
    제 2 전원에 전기적으로 접속된 제 1 전극을 갖는 제 3 트랜지스터;
    상기 제 1 전원에 전기적으로 접속된 제 1 전극을 갖는 제 4 트랜지스터;
    상기 제 2 전원에 전기적으로 접속된 제 1 전극을 갖는 제 5 트랜지스터;
    상기 제 1 전원에 전기적으로 접속된 제 1 전극을 갖는 제 6 트랜지스터와;
    캐패시턴스를 포함하고,
    상기 제 1 내지 상기 제 6 트랜지스터들은 동일한 도전형을 갖고;
    상기 제 1 트랜지스터의 제 2 전극, 상기 제 2 트랜지스터의 제 2 전극 및 상기 캐패시턴스의 제 1 단자 각각은 출력 신호 라인에 전기적으로 접속되고;
    상기 제 3 트랜지스터의 제 2 전극, 상기 제 4 트랜지스터의 제 2 전극 및제 1 트랜지스터의 게이트 전극 각각은 상기 캐패시턴스의 제 2 단자에 전기적으로 접속되고;
    상기 제 5 트랜지스터의 제 2 전극 및 상기 제 6 트랜지스터의 제 2 전극은 상기 제 2 트랜지스터의 게이트 전극에 전기적으로 접속되고;
    상기 제 3 트랜지스터의 게이트 전극 및 상기 제 6 트랜지스터의 게이트 전극은 제 1 펄스 신호 라인에 전기적으로 접속되며;
    상기 제 4 트랜지스터의 게이트 전극 및 상기 제 5 트랜지스터의 게이트 전극은 제 2 펄스 신호 라인에 전기적으로 접속되는, 펄스 출력 회로.
  22. 제 21 항에 있어서,
    상기 제 1 트랜지스터의 게이트 전극과 상기 제 1 트랜지스터의 제 2 전극 간에 제공된 캐패시티가 상기 캐패시턴스로서 사용되는, 펄스 출력 회로.
  23. 제 21 항에 있어서,
    상기 캐패시턴스는 활성층 재료, 게이트 전극 재료 및 배선 재료로 구성된 그룹으로부터 선택된 두 재료들을 포함하는, 펄스 출력 회로.
  24. 제 21 항에 있어서,
    시프트 레지스터는 상기 펄스 출력 회로의 n개의 단들(n은 자연수이고, 1<n)을 포함하고,
    제 1 단에서의 상기 펄스 출력 회로에서,
    클럭 신호 또는 클럭 반전 신호는 상기 클럭 신호 입력 라인에 입력되고,
    시작 펄스는 상기 제 1 펄스 신호 입력 라인에 입력되고,
    제 2 단에서의 상기 펄스 출력 회로로부터의 출력 신호는 상기 제 2 펄스 신호 입력 라인에 입력되고,
    제 m 단(m은 자연수이고, 2m n-1)에서의 상기 펄스 출력 회로에서,
    클럭 신호 또는 클럭 반전 신호는 상기 클럭 신호 입력 라인에 입력되고,
    제 m-1 단에서의 상기 펄스 출력 회로로부터의 출력 신호는 상기 제 1 펄스 신호 입력 라인에 입력되고,
    제 m+1 단에서의 상기 펄스 출력 회로로부터의 출력 신호는 상기 제 2 펄스 신호 입력 라인에 입력되고,
    제 n 단에서의 상기 펄스 출력 회로에서,
    클럭 신호 또는 클럭 반전 신호는 상기 클럭 신호 입력 라인에 입력되고,
    제 n-1 단에서의 상기 펄스 출력 회로로부터의 출력 신호는 상기 제 1 펄스 신호 입력 라인에 입력되고,
    제 1 전원, 리셋 신호 및 시작 펄스 중 하나는 상기 펄스 신호 입력 라인에 입력되고,
    샘플링 펄스는 클럭신호 또는 클럭 반전 신호, 및 시작 펄스에 따라 순서대로 출력되는, 펄스 출력 회로.
  25. 제 24 항에 따른 시프트 레지스터에 있어서,
    상기 펄스 출력 회로를 구성하는 상기 제 1 내지 제 6 트랜지스터들의 도전형은 N 채널형인, 시프트 레지스터.
  26. 제 24 항에 따른 시프트 레지스터에 있어서,
    상기 펄스 출력 회로를 구성하는 상기 제 1 내지 제 6 트랜지스터들의 도전형은 P 채널형인, 시프트 레지스터.
  27. 제 21 항에 있어서,
    상기 도전형은 N 채널형인, 펄스 출력 회로.
  28. 제 21 항에 있어서,
    상기 도전형은 P 채널형인, 펄스 출력 회로.
  29. 제 21 항에 있어서,
    상기 펄스 출력 회로는 디스플레이 장치에 사용되는, 펄스 출력 회로.
  30. 제 29 항에 따른 디스플레이 장치를 갖는 전자 장치에 있어서,
    휴대 정보 단말기, 비디오 카메라, 디지털 카메라, 개인용 컴퓨터, 텔레비전 세트 및 휴대 전화로 구성되는 그룹으로부터 선택되는 전자 장치.
  31. 펄스 출력 회로에 있어서,
    클럭 신호 입력 라인에 전기적으로 접속된 제 1 전극을 갖는 제 1 트랜지스터;
    제 1 전원에 전기적으로 접속된 제 1 전극을 갖는 제 2 트랜지스터;
    제 2 전원에 전기적으로 접속된 제 1 전극을 갖는 제 3 트랜지스터;
    제 1 전원에 전기적으로 접속된 제 1 전극을 갖는 제 4 트랜지스터와;
    캐패시턴스를 포함하고,
    상기 제 1 내지 제 4 트랜지스터들은 동일한 도전형을 갖고;
    상기 제 1 트랜지스터의 제 2 전극, 상기 제 2 트랜지스터의 제 2 전극, 및 상기 캐패시턴스의 제 1 단자 각각은 출력 신호 라인에 전기적으로 접속되고;
    상기 제 3 트랜지스터의 제 2 전극, 상기 제 4 트랜지스터의 제 2 전극, 및 상기 제 1 트랜지스터의 게이트 전극 각각은 상기 캐패시턴스의 제 2 단자에 전기적으로 접속되고;
    상기 제 3 트랜지스터의 게이트 전극은 제 1 펄스 신호 라인에 전기적으로 접속되고;
    상기 제 2 트랜지스터의 게이트 전극 및 상기 제 4 트랜지스터의 게이트 전극은 제 2 펄스 신호 라인에 전기적으로 접속되는, 펄스 출력 회로.
  32. 제 31 항에 있어서,
    상기 제 1 트랜지스터의 게이트 전극과 상기 제 1 트랜지스터의 제 2 전극 간에 제공된 캐패시티가 상기 캐패시턴스로서 사용되는, 펄스 출력 회로.
  33. 제 31 항에 있어서,
    상기 캐패시턴스는 활성층 재료, 게이트 전극 재료 및 배선 재료로 구성된 그룹으로부터 선택된 두 재료들을 포함하는, 펄스 출력 회로.
  34. 제 31 항에 있어서,
    시프트 레지스터는 상기 펄스 출력 회로의 n개의 단들(n은 자연수이고, 1<n)을 포함하고,
    제 1 단에서의 상기 펄스 출력 회로에서,
    클럭 신호 또는 클럭 반전 신호는 상기 클럭 신호 입력 라인에 입력되고,
    시작 펄스는 상기 제 1 펄스 신호 입력 라인에 입력되고,
    제 2 단에서의 상기 펄스 출력 회로로부터의 출력 신호는 상기 제 2 펄스 신호 입력 라인에 입력되고,
    제 m 단(m은 자연수이고, 2m n-1)에서의 상기 펄스 출력 회로에서,
    클럭 신호 또는 클럭 반전 신호는 상기 클럭 신호 입력 라인에 입력되고,
    제 m-1 단에서의 상기 펄스 출력 회로로부터의 출력 신호는 상기 제 1 펄스 신호 입력 라인에 입력되고,
    제 m+1 단에서의 상기 펄스 출력 회로로부터의 출력 신호는 상기 제 2 펄스신호 입력 라인에 입력되고,
    제 n 단에서의 상기 펄스 출력 회로에서,
    클럭 신호 또는 클럭 반전 신호는 상기 클럭 신호 입력 라인에 입력되고,
    제 n-1 단에서의 상기 펄스 출력 회로로부터의 출력 신호는 상기 제 1 펄스 신호 입력 라인에 입력되고,
    제 1 전원, 리셋 신호 및 시작 펄스 중 하나는 상기 펄스 신호 입력 라인에 입력되고,
    샘플링 펄스는 상기 클럭신호 또는 상기 클럭 반전 신호, 및 상기 시작 펄스에 따라 순서대로 출력되는, 펄스 출력 회로.
  35. 제 34 항에 따른 시프트 레지스터에 있어서,
    상기 펄스 출력 회로를 구성하는 상기 제 1 내지 제 4 트랜지스터들의 도전형은 N 채널형인, 시프트 레지스터.
  36. 제 34 항에 따른 시프트 레지스터에 있어서,
    상기 펄스 출력 회로를 구성하는 상기 제 1 내지 제 4 트랜지스터들의 도전형은 P 채널형인, 시프트 레지스터.
  37. 제 31 항에 있어서,
    상기 도전형은 N 채널형인, 펄스 출력 회로.
  38. 제 31 항에 있어서,
    상기 도전형은 P 채널형인, 펄스 출력 회로.
  39. 제 31 항에 있어서,
    상기 펄스 출력 회로는 디스플레이 장치에 사용되는, 펄스 출력 회로.
  40. 제 39 항에 따른 디스플레이 장치를 갖는 전자 장치에 있어서,
    휴대 정보 단말기, 비디오 카메라, 디지털 카메라, 개인용 컴퓨터, 텔레비전 세트 및 휴대 전화로 구성되는 그룹으로부터 선택되는 전자 장치.
  41. 펄스 출력 회로에 있어서,
    클럭 신호 입력 라인에 전기적으로 접속된 제 1 전극을 갖는 제 1 트랜지스터;
    제 1 전원에 전기적으로 접속된 제 1 전극을 갖는 제 2 트랜지스터;
    제 2 전원에 전기적으로 접속된 제 1 전극을 갖는 제 3 트랜지스터;
    상기 제 1 전원에 전기적으로 접속된 제 1 전극을 갖는 제 4 트랜지스터;
    상기 제 2 전원에 전기적으로 접속된 제 1 전극을 갖는 제 5 트랜지스터;
    상기 제 1 전원에 전기적으로 접속된 제 1 전극을 갖는 제 6 트랜지스터;
    상기 제 2 전원에 전기적으로 접속된 제 1 전극을 갖는 제 7 트랜지스터;
    상기 제 1 전원에 전기적으로 접속된 제 1 전극을 갖는 제 8 트랜지스터;
    캐패시턴스를 포함하고,
    상기 제 1 내지 제 8 트랜지스터들은 동일한 도전형을 갖고;
    상기 제 1 트랜지스터의 제 2 전극, 상기 제 2 트랜지스터의 제 2 전극, 및 상기 캐패시턴스의 제 1 단자 각각은 출력 신호 라인에 전기적으로 접속되고;
    상기 제 3 트랜지스터의 제 2 전극, 상기 제 4 트랜지스터의 제 2 전극, 상기 제 8 트랜지스터의 제 2 전극 및 제 1 트랜지스터의 게이트 전극 각각은 상기 캐패시턴스의 제 2 단자에 전기적으로 접속되고;
    상기 제 5 트랜지스터의 제 2 전극, 상기 제 6 트랜지스터의 제 2 전극 및 상기 제 7 트랜지스터의 제 2 전극 각각은 상기 제 2 트랜지스터의 게이트 전극에 전기적으로 접속되고;
    상기 제 3 트랜지스터의 게이트 전극 및 상기 제 6 트랜지스터의 게이트 전극은 제 1 펄스 신호 입력 라인에 전기적으로 접속되고;
    상기 제 4 트랜지스터의 게이트 전극 및 상기 제 5 트랜지스터의 게이트 전극은 제 2 펄스 신호 입력 라인에 전기적으로 접속되고;
    상기 제 7 트랜지스터의 게이트 전극 및 상기 제 8 트랜지스터의 게이트 전극은 리셋 신호 입력 라인에 전기적으로 접속되는, 펄스 출력 회로.
  42. 제 41 항에 있어서,
    상기 제 1 트랜지스터의 게이트 전극과 상기 제 1 트랜지스터의 제 2 전극간에 제공된 캐패시티가 상기 캐패시턴스로서 사용되는, 펄스 출력 회로.
  43. 제 41 항에 있어서,
    상기 캐패시턴스는 활성층 재료, 게이트 전극 재료 및 배선 재료로 구성된 그룹으로부터 선택된 두 재료들을 포함하는, 펄스 출력 회로.
  44. 제 41 항에 있어서,
    시프트 레지스터는 상기 펄스 출력 회로의 n개의 단들(n은 자연수이고, 1<n)을 포함하고,
    제 1 단에서의 상기 펄스 출력 회로에서,
    클럭 신호 또는 클럭 반전 신호는 상기 클럭 신호 입력 라인에 입력되고,
    시작 펄스는 상기 제 1 펄스 신호 입력 라인에 입력되고,
    제 2 단에서의 상기 펄스 출력 회로로부터의 출력 신호는 상기 제 2 펄스 신호 입력 라인에 입력되고,
    제 m 단(m은 자연수이고, 2m n-1)에서의 상기 펄스 출력 회로에서,
    클럭 신호 또는 클럭 반전 신호는 상기 클럭 신호 입력 라인에 입력되고,
    제 m-1 단에서의 상기 펄스 출력 회로로부터의 출력 신호는 상기 제 1 펄스 신호 입력 라인에 입력되고,
    제 m+1 단에서의 상기 펄스 출력 회로로부터의 출력 신호는 상기 제 2 펄스 신호 입력 라인에 입력되고,
    제 n 단에서의 상기 펄스 출력 회로에서,
    클럭 신호 또는 클럭 반전 신호는 상기 클럭 신호 입력 라인에 입력되고,
    제 n-1 단에서의 상기 펄스 출력 회로로부터의 출력 신호는 상기 제 1 펄스 신호 입력 라인에 입력되고,
    제 1 전원, 리셋 신호 및 시작 펄스 중 하나는 상기 펄스 신호 입력 라인에 입력되고,
    샘플링 펄스는 상기 클럭신호 또는 상기 클럭 반전 신호, 및 상기 시작 펄스에 따라 순서대로 출력되는, 펄스 출력 회로.
  45. 제 44 항에 따른 시프트 레지스터에 있어서,
    상기 펄스 출력 회로를 구성하는 상기 제 1 내지 제 8 트랜지스터들의 도전형은 N 채널형인, 시프트 레지스터.
  46. 제 44 항에 따른 시프트 레지스터에 있어서,
    상기 펄스 출력 회로를 구성하는 상기 제 1 내지 제 8 트랜지스터들의 도전형은 P 채널형인, 시프트 레지스터.
  47. 제 41 항에 있어서,
    상기 도전형은 N 채널형인, 펄스 출력 회로.
  48. 제 41 항에 있어서,
    상기 도전형은 P 채널형인, 펄스 출력 회로.
  49. 제 41 항에 있어서,
    상기 펄스 출력 회로는 디스플레이 장치에 사용되는, 펄스 출력 회로.
  50. 제 49 항에 따른 디스플레이 장치를 갖는 전자 장치에 있어서,
    휴대 정보 단말기, 비디오 카메라, 디지털 카메라, 개인용 컴퓨터, 텔레비전 세트 및 휴대 전화로 구성되는 그룹으로부터 선택되는 전자 장치.
  51. 펄스 출력 회로에 있어서,
    클럭 신호 입력 라인에 전기적으로 접속된 제 1 전극을 갖는 제 1 트랜지스터;
    제 1 전원에 전기적으로 접속된 제 1 전극을 갖는 제 2 트랜지스터;
    제 2 전원에 전기적으로 접속된 제 1 전극을 갖는 제 3 트랜지스터;
    상기 제 1 전원에 전기적으로 접속된 제 1 전극을 갖는 제 4 트랜지스터;
    상기 제 2 전원에 전기적으로 접속된 제 1 전극을 갖는 제 5 트랜지스터;
    상기 제 1 전원에 전기적으로 접속된 제 1 전극을 갖는 제 6 트랜지스터;
    캐패시턴스와;
    스캔 방향 스위치 회로를 포함하고,
    상기 제 1 내지 제 6 트랜지스터들은 동일한 도전형을 갖고;
    상기 제 1 트랜지스터의 제 2 전극, 상기 제 2 트랜지스터의 제 2 전극, 및 상기 캐패시턴스의 제 1 단자 각각은 출력 신호 라인에 전기적으로 접속되고;
    상기 제 3 트랜지스터의 제 2 전극, 상기 제 4 트랜지스터의 제 2 전극 및 상기 제 1 트랜지스터의 게이트 전극 각각은 상기 캐패시턴스의 제 2 단자에 전기적으로 접속되고;
    상기 제 5 트랜지스터의 제 2 전극 및 상기 제 6 트랜지스터의 제 2 전극은 상기 제 2 트랜지스터의 게이트 전극에 전기적으로 접속되고;
    상기 제 3 트랜지스터의 게이트 전극 및 상기 제 6 트랜지스터의 게이트 전극 각각은 상기 스캔 방향 스위치 회로를 통해 제 1 펄스 신호 입력 라인 및 제 2 펄스 신호 입력 라인에 전기적으로 접속되고,
    상기 제 4 트랜지스터의 게이트 전극 및 상기 제 5 트랜지스터의 게이트 전극 각각은 상기 스캔 방향 스위치 회로를 통해 상기 제 1 펄스 신호 입력 라인 및 상기 제 2 펄스 신호 입력 라인에 전기적으로 접속되고;
    상기 스캔 방향 스위치 회로가 제 1 상태에 있을 때, 상기 제 4 트랜지스터의 게이트 전극 및 상기 제 5 트랜지스터의 게이트 전극은 상기 제 2 펄스 신호 입력 라인에는 도전하고 상기 제 1 펄스 신호 입력 라인에는 비-도전하는 반면, 상기 제 3 트랜지스터의 게이트 전극 및 상기 제 6 트랜지스터의 게이트 전극은 상기 제 1 펄스 신호 입력 라인에는 도전하고 제 2 펄스 신호 입력 라인에는 비-도전하며;
    상기 스캔 방향 스위치 회로가 제 2 상태에 있을 때, 상기 제 4 트랜지스터의 게이트 전극 및 상기 제 5 트랜지스터의 게이트 전극은 상기 제 1 펄스 신호 입력 라인에는 도전하고 상기 제 2 펄스 신호 입력 라인에는 비-도전하는 반면, 상기 제 3 트랜지스터의 게이트 전극 및 상기 제 6 트랜지스터의 게이트 전극 각각은 상기 제 2 펄스 신호 입력 라인에는 도전하고 상기 제 1 펄스 신호 입력 라인에는 비-도전하는, 펄스 출력 회로.
  52. 제 51 항에 있어서,
    상기 제 1 트랜지스터의 게이트 전극과 상기 제 1 트랜지스터의 제 2 전극 간에 제공된 캐패시티가 상기 캐패시턴스로서 사용되는, 펄스 출력 회로.
  53. 제 51 항에 있어서,
    상기 캐패시턴스는 활성층 재료, 게이트 전극 재료 및 배선 재료로 구성된 그룹으로부터 선택된 두 재료들을 포함하는, 펄스 출력 회로.
  54. 제 51 항에 있어서,
    시프트 레지스터는 상기 펄스 출력 회로의 n개의 단들(n은 자연수이고, 1<n)을 포함하고,
    제 1 단에서의 상기 펄스 출력 회로에서,
    클럭 신호 또는 클럭 반전 신호는 상기 클럭 신호 입력 라인에 입력되고,
    시작 펄스는 상기 제 1 펄스 신호 입력 라인에 입력되고,
    제 2 단에서의 상기 펄스 출력 회로로부터의 출력 신호는 상기 제 2 펄스 신호 입력 라인에 입력되고,
    제 m 단(m은 자연수이고, 2m n-1)에서의 상기 펄스 출력 회로에서,
    클럭 신호 또는 클럭 반전 신호는 상기 클럭 신호 입력 라인에 입력되고,
    제 m-1 단에서의 상기 펄스 출력 회로로부터의 출력 신호는 제 1 펄스 신호 입력 라인에 입력되고,
    제 m+1 단에서의 상기 펄스 출력 회로로부터의 출력 신호는 제 2 펄스 신호 입력 라인에 입력되고,
    제 n 단에서의 상기 펄스 출력 회로에서,
    클럭 신호 또는 클럭 반전 신호는 상기 클럭 신호 입력 라인에 입력되고,
    제 n-1 단에서의 상기 펄스 출력 회로로부터의 출력 신호는 제 1 펄스 신호 입력 라인에 입력되고,
    제 1 전원, 리셋 신호 및 시작 펄스 중 하나가 펄스 신호 입력 라인에 입력되며,
    샘플링 펄스는 상기 클럭신호 또는 상기 클럭 반전 신호, 및 상기 시작 펄스에 따라 순서대로 출력되는, 펄스 출력 회로.
  55. 제 54 항에 따른 시프트 레지스터에 있어서,
    상기 펄스 출력 회로를 구성하는 상기 제 1 내지 제 6 트랜지스터들의 도전형은 N 채널형인, 시프트 레지스터.
  56. 제 54 항에 따른 시프트 레지스터에 있어서,
    상기 펄스 출력 회로를 구성하는 상기 제 1 내지 제 6 트랜지스터들의 도전형은 P 채널형인, 시프트 레지스터.
  57. 제 51 항에 있어서,
    상기 도전형은 N 채널형인, 펄스 출력 회로.
  58. 제 51 항에 있어서,
    상기 도전형은 P 채널형인, 펄스 출력 회로.
  59. 제 51 항에 있어서,
    상기 펄스 출력 회로는 디스플레이 장치에 사용되는, 펄스 출력 회로.
  60. 제 59 항에 따른 디스플레이 장치를 갖는 전자 장치에 있어서,
    휴대 정보 단말기, 비디오 카메라, 디지털 카메라, 개인용 컴퓨터, 텔레비전 세트 및 휴대 전화로 구성되는 그룹으로부터 선택되는 전자 장치.
  61. 제 51 항에 있어서,
    상기 스캔 방향 스위치 회로는,
    상기 제 1 펄스 신호 입력 라인에 전기적으로 접속된 제 1 전극을 갖는 제 7 트랜지스터;
    상기 제 1 펄스 신호 입력 라인에 전기적으로 접속된 제 1 전극을 갖는 제 8 트랜지스터;
    상기 제 2 펄스 신호 입력 라인에 전기적으로 접속된 제 1 전극을 갖는 제 9 트랜지스터;
    상기 제 2 펄스 신호 입력 라인에 전기적으로 접속된 제 1 전극을 갖는 제 10 트랜지스터를 포함하고,
    상기 제 7 내지 상기 제 10 트랜지스터들은 상기 제 1 내지 제 6 트랜지스터들과 동일한 도전형을 갖고;
    상기 제 7 트랜지스터의 제 2 전극, 상기 제 9 트랜지스터의 제 2 전극 및 상기 제 3 트랜지스터의 게이트 전극 각각은 상기 제 6 트랜지스터의 게이트 전극에 전기적으로 접속되고;
    상기 제 8 트랜지스터의 제 2 전극, 상기 제 10 트랜지스터의 제 2 전극, 및 상기 제 4 트랜지스터의 게이트 전극 각각은 상기 제 5 트랜지스터의 게이트 단자에 전기적으로 접속되고;
    상기 제 7 트랜지스터의 게이트 전극 및 상기 제 10 트랜지스터의 게이트 전극은 제 1 스캔 방향 스위치 신호 입력 라인에 전기적으로 접속되고;
    상기 제 8 트랜지스터의 게이트 전극 및 상기 제 9 트랜지스터의 게이트 전극은 제 2 스캔 방향 스위치 신호 입력 라인에 전기적으로 접속되고;
    스캔 방향 스위치 신호가 상기 제 1 스캔 방향 스위치 신호 입력 라인에 입력되고 반전 스캔 방향 스위치 신호가 상기 제 2 스캔 방향 스위치 신호 입력 라인에 입력될 때, 제 7 트랜지스터 및 제 10 트랜지스터 각각은 도전하고 제 8 트랜지스터 및 제 9 트랜지스터 각각은 비-도전하며;
    상기 스캔 방향 스위치 신호가 상기 제 2 스캔 방향 스위치 신호 입력 라인에 입력되고 상기 반전 스캔 방향 스위치 신호가 상기 제 1 스캔 방향 스위치 신호 입력 라인에 입력될 때, 상기 제 8 트랜지스터 및 상기 제 9 트랜지스터 각각은 도전하고 상기 제 7 트랜지스터 및 제 8 트랜지스터 각각은 비도전하는, 펄스 출력 회로.
  62. 펄스 출력 회로에 있어서,
    클럭 신호 입력 라인에 전기적으로 접속된 제 1 전극을 갖는 제 1 트랜지스터;
    제 1 전원에 전기적으로 접속된 제 1 전극을 갖는 제 2 트랜지스터;
    제 2 전원에 전기적으로 접속된 제 1 전극을 갖는 제 3 트랜지스터;
    상기 제 1 전원에 전기적으로 접속된 제 1 전극을 갖는 제 4 트랜지스터;
    캐패시턴스와;
    스캔 방향 스위치 회로를 포함하고,
    상기 제 1 내지 상기 제 4 트랜지스터들은 동일한 도전형을 갖고;
    상기 제 1 트랜지스터의 제 2 전극, 상기 제 2 트랜지스터의 제 2 전극 및상기 캐패시턴스의 제 1 단자 각각은 출력 신호 라인에 전기적으로 접속되고;
    상기 제 3 트랜지스터의 제 2 전극, 상기 제 4 트랜지스터의 제 2 전극 및 상기 제 1 트랜지스터의 게이트 전극 각각은 캐패시턴스의 제 2 단자에 전기적으로 접속되고;
    상기 제 3 트랜지스터의 게이트 전극은 상기 스캔 방향 스위치 회로를 통해 제 1 펄스 신호 입력 라인 및 제 2 펄스 신호 입력 라인에 전기적으로 접속되고;
    상기 제 2 트랜지스터의 게이트 전극 및 상기 제 4 트랜지스터의 게이트 전극 각각은 상기 스캔 방향 스위치 회로를 통해 상기 제 1 펄스 신호 입력 라인 및 상기 제 2 펄스 신호 입력 라인에 전기적으로 접속되고;
    상기 스캔 방향 스위치 회로가 제 1 상태에 있을 때, 상기 제 2 트랜지스터의 게이트 전극 및 상기 제 4 트랜지스터의 게이트 전극은 상기 제 2 펄스 신호 입력 라인에는 도전하고 상기 제 1 펄스 신호 입력 라인에는 비-도전하는 반면, 상기 제 3 트랜지스터의 게이트 전극은 상기 제 1 펄스 신호 입력 라인에는 도전하고 상기 제 2 펄스 신호 입력 라인에는 비-도전하며;
    상기 스캔 방향 스위치 회로가 제 2 상태에 있을 때, 상기 제 2 트랜지스터의 게이트 전극 및 상기 제 4 트랜지스터의 게이트 전극은 상기 제 1 펄스 신호 입력 라인에는 도전하고 상기 제 2 펄스 신호 입력 라인에는 비-도전하는 반면, 상기 제 3 트랜지스터의 게이트 전극은 상기 제 2 펄스 신호 입력 라인에는 도전하고 상기 제 1 펄스 신호 입력 라인에는 비-도전하는, 펄스 출력 회로.
  63. 제 62 항에 있어서,
    상기 제 1 트랜지스터의 게이트 전극과 상기 제 1 트랜지스터의 제 2 전극 간에 제공된 캐패시티가 상기 캐패시턴스로서 사용되는, 펄스 출력 회로.
  64. 제 62 항에 있어서,
    상기 캐패시턴스는 활성층 재료, 게이트 전극 재료 및 배선 재료로 구성된 그룹으로부터 선택된 두 재료들을 포함하는, 펄스 출력 회로.
  65. 제 62 항에 있어서,
    시프트 레지스터는 상기 펄스 출력 회로의 n개의 단들(n은 자연수이고, 1<n)을 포함하고,
    제 1 단에서의 상기 펄스 출력 회로에서,
    클럭 신호 또는 클럭 반전 신호는 상기 클럭 신호 입력 라인에 입력되고,
    시작 펄스는 상기 제 1 펄스 신호 입력 라인에 입력되고,
    제 2 단에서의 상기 펄스 출력 회로로부터의 출력 신호는 상기 제 2 펄스 신호 입력 라인에 입력되고,
    제 m 단(m은 자연수이고, 2m n-1)에서의 상기 펄스 출력 회로에서,
    클럭 신호 또는 클럭 반전 신호는 상기 클럭 신호 입력 라인에 입력되고,
    제 m-1 단에서의 상기 펄스 출력 회로로부터의 출력 신호는 상기 제 1 펄스 신호 입력 라인에 입력되고,
    제 m+1 단에서의 상기 펄스 출력 회로로부터의 출력 신호는 상기 제 2 펄스 신호 입력 라인에 입력되고,
    제 n 단에서의 상기 펄스 출력 회로에서,
    클럭 신호 또는 클럭 반전 신호는 상기 클럭 신호 입력 라인에 입력되고,
    제 n-1 단에서의 상기 펄스 출력 회로로부터의 출력 신호는 상기 제 1 펄스 신호 입력 라인에 입력되고,
    제 1 전원, 리셋 신호 및 시작 펄스 중 하나는 상기 펄스 신호 입력 라인에 입력되며,
    샘플링 펄스는 상기 클럭신호 또는 상기 클럭 반전 신호, 및 상기 시작 펄스에 따라 순서대로 출력되는, 펄스 출력 회로.
  66. 제 65 항에 따른 시프트 레지스터에 있어서,
    상기 펄스 출력 회로를 구성하는 상기 제 1 내지 제 4 트랜지스터들의 도전형은 N 채널형인, 시프트 래지스터.
  67. 제 65 항에 따른 시프트 레지스터에 있어서,
    상기 펄스 출력 회로를 구성하는 상기 제 1 내지 제 4 트랜지스터들의 도전형은 P 채널형인, 시프트 레지스터.
  68. 제 62 항에 있어서,
    상기 도전형은 N 채널형인, 펄스 출력 회로.
  69. 제 62 항에 있어서,
    상기 도전형은 P 채널형인, 펄스 출력 회로.
  70. 제 62 항에 있어서,
    상기 펄스 출력 회로는 디스플레이 장치에 사용되는, 펄스 출력 회로.
  71. 제 70 항에 따른 디스플레이 장치를 갖는 전자 장치에 있어서,
    휴대 정보 단말기, 비디오 카메라, 디지털 카메라, 개인용 컴퓨터, 텔레비전 세트 및 휴대 전화로 구성되는 그룹으로부터 선택되는 전자 장치.
  72. 제 62 항에 있어서,
    상기 스캔 방향 스위치 회로는,
    상기 제 1 펄스 신호 입력 라인에 전기적으로 접속된 제 1 전극을 갖는 제 5 트랜지스터;
    상기 제 1 펄스 신호 입력 라인에 전기적으로 접속된 제 1 전극을 갖는 제 6 트랜지스터;
    상기 제 2 펄스 신호 입력 라인에 전기적으로 접속된 제 1 전극을 갖는 제 7 트랜지스터;
    상기 제 2 펄스 신호 입력 라인에 전기적으로 접속된 제 1 전극을 갖는 제 8 트랜지스터를 포함하고,
    상기 제 5 내지 제 8 트랜지스터들은 상기 제 1 내지 제 4 트랜지스터들과 동일한 도전형을 갖고;
    상기 제 5 트랜지스터의 제 2 전극 및 상기 제 7 트랜지스터의 제 2 전극은 상기 제 3 트랜지스터의 게이트 전극에 전기적으로 접속되고;
    상기 제 6 트랜지스터의 제 2 전극, 상기 제 8 트랜지스터의 제 2 전극 및 상기 제 2 트랜지스터의 게이트 전극 각각은 상기 제 4 트랜지스터의 게이트 단자에 전기적으로 접속되고;
    상기 제 5 트랜지스터의 게이트 전극 및 상기 제 8 트랜지스터의 게이트 전극은 제 1 스캔 방향 스위치 신호 입력 라인에 전기적으로 접속되고;
    상기 제 6 트랜지스터의 게이트 전극 및 상기 제 7 트랜지스터의 게이트 전극은 제 2 스캔 방향 스위치 신호 입력 라인에 전기적으로 접속되고;
    스캔 방향 스위치 신호가 상기 제 1 스캔 방향 스위치 신호 입력 라인에 입력되고 반전 스캔 방향 스위치 신호가 상기 제 2 스캔 방향 스위치 신호 입력 라인에 입력될 때, 상기 제 5 트랜지스터 및 상기 제 8 트랜지스터는 도전하고 상기 제 6 트랜지스터 및 상기 제 7 트랜지스터는 비-도전하며;
    상기 스캔 방향 스위치 신호가 상기 제 2 스캔 방향 스위치 신호 입력 라인에 입력되고 반전 스캔 방향 스위치 신호가 상기 제 1 스캔 방향 스위치 신호 입력 라인에 입력될 때, 각각 상기 제 6 트랜지스터 및 상기 제 7 트랜지스터는 도전하고 상기 제 5 트랜지스터 및 상기 제 8 트랜지스터는 비-도전하는, 펄스 출력 회로.
  73. 펄스 출력 회로에 있어서,
    클럭 신호 입력 라인에 전기적으로 접속된 제 1 전극을 갖는 제 1 트랜지스터;
    제 1 전원에 전기적으로 접속된 제 1 전극을 갖는 제 2 트랜지스터;
    제 2 전원에 전기적으로 접속된 제 1 전극을 갖는 제 3 트랜지스터;
    상기 제 1 전원에 전기적으로 접속된 제 1 전극을 갖는 제 4 트랜지스터;
    상기 제 2 전원에 전기적으로 접속된 제 1 전극을 갖는 제 5 트랜지스터;
    상기 제 1 전원에 전기적으로 접속된 제 1 전극을 갖는 제 6 트랜지스터;
    상기 제 2 전원에 전기적으로 접속된 제 1 전극을 갖는 제 7 트랜지스터;
    상기 제 1 전원에 전기적으로 접속된 제 1 전극을 갖는 제 8 트랜지스터;
    캐패시턴스와;
    스캔 방향 스위치 회로를 포함하고,
    상기 제 1 내지 상기 제 8 트랜지스터들은 동일한 도전형을 갖고;
    상기 제 1 트랜지스터의 제 2 전극, 상기 제 2 트랜지스터의 제 2 전극, 및 상기 캐패시턴스의 제 1 단자 각각은 출력 신호 라인에 전기적으로 접속되고;
    상기 제 3 트랜지스터의 제 2 전극, 상기 제 4 트랜지스터의 제 2 전극, 상기 제 8 트랜지스터의 게이트 전극 및 상기 제 1 트랜지스터의 게이트 전극 각각은상기 캐패시턴스의 제 2 단자에 전기적으로 접속되고;
    상기 제 5 트랜지스터의 제 2 전극, 상기 제 6 트랜지스터의 제 2 전극 및 상기 제 7 트랜지스터의 제 2 전극은 상기 제 2 트랜지스터의 게이트 전극에 전기적으로 접속되고;
    상기 제 3 트랜지스터의 게이트 전극 및 상기 제 6 트랜지스터의 게이트 전극 각각은 상기 스캔 방향 스위치 회로를 통해 제 1 펄스 신호 입력 라인 및 제 2 펄스 신호 입력 라인에 전기적으로 접속되고,
    상기 제 4 트랜지스터의 게이트 전극 및 상기 제 5 트랜지스터의 게이트 전극 각각은 상기 스캔 방향 스위치 회로를 통해 상기 제 1 펄스 신호 입력 라인 및 상기 제 2 펄스 신호 입력 라인에 전기적으로 접속되고;
    상기 제 7 트랜지스터의 게이트 전극 및 상기 제 8 트랜지스터의 게이트 전극각각은 리셋 신호 입력 라인에 전기적으로 접속되고;
    상기 스캔 방향 스위치 회로가 제 1 상태에 있을 때, 상기 제 4 트랜지스터의 게이트 전극 및 상기 제 5 트랜지스터의 게이트 전극은 상기 제 2 펄스 신호 입력 라인에는 도전하고 상기 제 1 펄스 신호 입력 라인에는 비-도전하는 반면, 상기 제 3 트랜지스터의 게이트 전극 및 상기 제 6 트랜지스터의 게이트 전극은 상기 제 1 펄스 신호 입력 라인에는 도전하고 상기 제 2 펄스 신호 입력 라인에는 비-도전하며;
    상기 스캔 방향 스위치 회로가 제 2 상태에 있을 때, 상기 제 4 트랜지스터의 게이트 전극 및 상기 제 5 트랜지스터의 게이트 전극은 상기 제 1 펄스 신호 입력 라인에는 도전하고 상기 제 2 펄스 신호 입력 라인에는 비-도전하는 반면, 상기 제 3 트랜지스터의 게이트 전극 및 상기 제 6 트랜지스터의 게이트 전극은 상기 제 2 펄스 신호 입력 라인에는 도전하고 상기 제 1 펄스 신호 입력 라인에는 비-도전하는, 펄스 출력 회로.
  74. 제 73 항에 있어서,
    상기 제 1 트랜지스터의 게이트 전극과 상기 제 1 트랜지스터의 제 2 전극 간에 제공된 캐패시티가 상기 캐패시턴스로서 사용되는, 펄스 출력 회로.
  75. 제 73 항에 있어서,
    상기 캐패시턴스는 활성층 재료, 게이트 전극 재료 및 배선 재료로 구성된 그룹으로부터 선택된 두 재료들을 포함하는, 펄스 출력 회로.
  76. 제 73 항에 있어서,
    시프트 레지스터는 상기 펄스 출력 회로의 n개의 단들(n은 자연수이고, 1<n)을 포함하고,
    제 1 단에서의 상기 펄스 출력 회로에서,
    클럭 신호 또는 클럭 반전 신호는 상기 클럭 신호 입력 라인에 입력되고,
    시작 펄스는 상기 제 1 펄스 신호 입력 라인에 입력되고,
    제 2 단에서의 상기 펄스 출력 회로로부터의 출력 신호는 상기 제 2 펄스 신호 입력 라인에 입력되고,
    제 m 단(m은 자연수이고, 2m n-1)에서의 상기 펄스 출력 회로에서,
    클럭 신호 또는 클럭 반전 신호는 상기 클럭 신호 입력 라인에 입력되고,
    제 m-1 단에서의 상기 펄스 출력 회로로부터의 출력 신호는 상기 제 1 펄스 신호 입력 라인에 입력되고,
    제 m+1 단에서의 상기 펄스 출력 회로로부터의 출력 신호는 상기 제 2 펄스 신호 입력 라인에 입력되며,
    제 n 단에서의 상기 펄스 출력 회로에서,
    클럭 신호 또는 클럭 반전 신호는 상기 클럭 신호 입력 라인에 입력되고,
    제 n-1 단에서의 상기 펄스단에서의 상기 펄스로부터의 출력 신호는 상기 제 1 펄스 신호 입력 라인에 입력되고,
    제 1 전원, 리셋 신호 및 시작 펄스 중 하나는 상기 펄스 신호 입력 라인에 입력되며,,
    샘플링 펄스는 상기 클럭 신호 또는 상기 클럭 반전 신호, 및 상기 시작 펄스에 따라 순서대로 출력되는, 펄스 출력 회로.
  77. 제 76 항에 따른 시프트 레지스터에 있어서,
    상기 펄스 출력 회로를 구성하는 상기 제 1 내지 제 8 트랜지스터들의 도전형은 N 채널형인, 시프트 레지스터.
  78. 제 76 항에 따른 시프트 레지스터에 있어서,
    상기 펄스 출력 회로를 구성하는 상기 제 1 내지 제 8 트랜지스터들의 도전형은 P 채널형인, 시프트 레지스터.
  79. 제 73 항에 있어서,
    상기 도전형은 N 채널형인, 펄스 출력 회로.
  80. 제 73 항에 있어서,
    상기 도전형은 P 채널형인, 펄스 출력 회로.
  81. 제 73 항에 있어서,
    상기 펄스 출력 회로는 디스플레이 장치에 사용되는, 펄스 출력 회로.
  82. 제 81 항에 따른 디스플레이 장치를 갖는 전자 장치에 있어서,
    휴대 정보 단말기, 비디오 카메라, 디지털 카메라, 개인용 컴퓨터, 텔레비전 세트 및 휴대 전화로 구성되는 그룹으로부터 선택되는 전자 장치.
  83. 제 73 항에 있어서,
    상기 스캔 방향 스위치 회로는,
    상기 제 1 펄스 신호 입력 라인에 전기적으로 접속된 제 1 전극을 갖는 제 9트랜지스터;
    상기 제 1 펄스 신호 입력 라인에 전기적으로 접속된 제 1 전극을 갖는 제 10 트랜지스터;
    상기 제 2 펄스 신호 입력 라인에 전기적으로 접속된 제 1 전극을 갖는 제 11 트랜지스터;
    상기 제 2 펄스 신호 입력 라인에 전기적으로 접속된 제 1 전극을 갖는 제 12 트랜지스터를 포함하고,
    상기 제 9 내지 상기 제 12 트랜지스터들은 상기 제 1 내지 제 8 트랜지스터들과 동일한 도전형을 갖고;
    상기 제 9 트랜지스터의 제 2 전극, 상기 제 11 트랜지스터의 제 2 전극 및 상기 제 3 트랜지스터의 게이트 전극 각각은 상기 제 12 트랜지스터의 게이트 전극에 전기적으로 접속되고;
    상기 제 10 트랜지스터의 제 2 전극, 상기 제 12 트랜지스터의 제 2 전극, 및 상기 제 4 트랜지스터의 게이트 전극은 상기 제 5 트랜지스터의 게이트 전극에 전기적으로 접속되고;
    상기 제 9 트랜지스터의 게이트 전극 및 상기 제 12 트랜지스터의 게이트 전극은 제 1 스캔 방향 스위치 신호 입력 라인에 전기적으로 접속되고;
    상기 제 10 트랜지스터의 게이트 전극 및 상기 제 11 트랜지스터의 게이트 전극은 제 2 스캔 방향 스위치 신호 입력 라인에 전기적으로 접속되고;
    스캔 방향 스위치 신호가 제 1 스캔 방향 스위치 신호 입력 라인에 입력되고상기 스캔 방향 스위치 신호의 반전 신호가 상기 제 2 스캔 방향 스위치 신호 입력 라인에 입력될 때, 각각 상기 제 9 트랜지스터 및 상기 제 12 트랜지스터는 도전하고 상기 제 10 트랜지스터 및 상기 제 11 트랜지스터는 비-도전하며,
    상기 스캔 방향 스위치 신호가 상기 제 2 스캔 방향 스위치 신호 입력 라인에 입력되고 상기 스캔 방향 스위치 신호의 반전 신호가 상기 제 1 스캔 방향 스위치 신호 입력 라인에 입력될 때, 각각 상기 제 10 트랜지스터 및 상기 제 11 트랜지스터는 도전하고 상기 제 9 트랜지스터 및 상기 제 12 트랜지스터는 비-도전하는, 펄스 출력 회로.
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