JP4679812B2 - 走査方向制御回路および表示装置 - Google Patents

Description

本発明は、マトリクス型の表示装置における走査信号線駆動回路やデータ信号線駆動回路などに好適に用いられる走査方向制御回路及びそれを備えた表示装置に関する。

前記マトリクス型の表示装置における走査信号線駆動回路やデータ信号線駆動回路では、各走査信号線へ与える走査信号を生成したり、各データ信号線へ与える電圧を映像信号からサンプリングする際のタイミングを取ったりするために、シフトレジスタが広く使用されている。

そして、近年、ビデオカメラやデジタルカメラのモニターパネルで代表されるように、画像表示部の向きに応じて、表示画像の上下や左右を反転させた鏡像を表示することができる装置も実用化されている。このように表示画像を反転可能な表示装置では、前記シフトレジスタとして、データのシフト方向が切替可能な双方向シフトレジスタが使用される。この双方向シフトレジスタを使用することで、シフト方向を切替えるだけで、前記映像信号を記憶することなく、前記鏡像の表示が可能となっている。

一方、電子回路の消費電力は、周波数と、負荷容量と、電圧の２乗とに比例して大きくなる。このため、表示装置への映像信号を生成する回路などの該表示装置に接続される周辺回路や、該表示装置自体でも、消費電力を低減するために、駆動電圧が益々低く設定される傾向にある。

しかしながら、広い表示面積を確保するために、画素領域の回路だけでなく、走査信号線駆動回路やデータ信号線駆動回路などの駆動回路までも同一基板にモノリシック形成した表示装置において、特に前記走査信号線駆動回路やデータ信号線駆動回路を多結晶シリコン薄膜トランジスタで形成した表示装置では、基板間あるいは同一基板内においても閾値電圧の相違が数Ｖ程度に達することもあるので、駆動電圧の低減が充分に進んでいるとは言い難い。

したがって、前記映像信号の生成回路などのように、単結晶シリコントランジスタを用い、駆動電圧が、３．３Ｖや５Ｖ、あるいはそれ以下の値に設定されている回路からの信号が入力される前記走査信号線駆動回路やデータ信号線駆動回路では、シフトレジスタの駆動電圧よりも低い入力信号が印加されることになり、該入力信号を昇圧するレベルシフタが設けられる。

具体的には、図２１の走査方向制御回路１で示すように、たとえば６個のフリップフロップｆ１〜ｆ６と１２個のアナログスイッチａ１〜ａ６；ｂ１〜ｂ６とによって構成される双方向シフトレジスタ２（以下、単にシフトレジスタ２と称す。）へ、たとえば前記５Ｖ程度の振幅のクロック信号ＣＫ、開始信号ＳＰ、シフト方向の切替え信号Ｌ／Ｒが与えられると、レベルシフタ３〜５は、シフトレジスタ２の駆動電圧である、たとえば１５Ｖまで、それぞれの信号を昇圧する。

レベルシフタ５で昇圧された切替え信号Ｌ／Ｒおよびその切替え信号Ｌ／Ｒをインバータ回路６で反転した信号によって、フリップフロップｆ１〜ｆ６への入力を切替えるアナログスイッチａ１〜ａ６とｂ１〜ｂ６とが相反動作を行い、前記開始信号ＳＰを前記クロック信号ＣＫに同期してシフトしてゆくにあたって、そのシフト方向を、ｆ１，ｆ２，…，ｆ６と、ｆ６，ｆ５，…，ｆ１とに切替えることができる。

図２２および図２３は、一般的なレベルシフタの具体的な構成例を示す電気回路図である。図２２のレベルシフタは、ＮＭＯＳトランジスタｑｎ１，ｑｎ２、ＰＭＯＳトランジスタｑｐ１〜ｑｐ４およびインバータ回路ｉｎｖを備えて構成されている。

そして、ＰＭＯＳトランジスタｑｐ１，ｑｐ２およびＮＭＯＳトランジスタｑｎ１がハイレベルＶＤＤの電源ラインと接地レベルの電源ラインとの間に直列に介在されており、同様にＰＭＯＳトランジスタｑｐ３，ｑｐ４およびＮＭＯＳトランジスタｑｎ２が前記電源ライン間に直列に介在されている。ＰＭＯＳトランジスタｑｐ２およびＮＭＯＳトランジスタｑｎ１のゲート端子に入力信号ＩＮが与えられ、ＰＭＯＳトランジスタｑｐ４およびＮＭＯＳトランジスタｑｎ２のゲート端子に前記入力信号ＩＮがインバータ回路ｉｎｖで反転されて与えられ、ＰＭＯＳトランジスタｑｐ２およびＮＭＯＳトランジスタｑｎ１のドレイン端子がＰＭＯＳトランジスタｑｐ３のゲート端子に接続され、ＰＭＯＳトランジスタｑｐ４およびＮＭＯＳトランジスタｑｎ２のドレイン端子がＰＭＯＳトランジスタｑｐ１のゲート端子に接続されるとともに出力端子となり、出力信号ＯＵＴを出力する。

したがって、入力信号ＩＮがハイレベルとなると、ＮＭＯＳトランジスタｑｎ１がオンして、ＰＭＯＳトランジスタｑｐ３がオンし、またＰＭＯＳトランジスタｑｐ４がオンし、ＮＭＯＳトランジスタｑｎ２がオフして、ＰＭＯＳトランジスタｑｐ１がオフし、出力信号ＯＵＴがハイレベル（ＶＤＤ）となる。こうして、低振幅の入力信号ＩＮに同相で、ＶＤＤまでレベルシフトされた出力信号ＯＵＴが出力される。

この図２２のレベルシフタを動作させるためには、入力信号ＩＮの電圧レベルは、ＮＭＯＳトランジスタｑｎ１，ｑｎ２の閾値電圧よりもある程度大きいレベルであることが必要であり、閾値電圧未満となったり、閾値電圧に近付くことによって、動作不能になったり、出力信号ＯＵＴの遅延時間が非常に大きくなるという問題がある。

しかしながら、前記ＰＭＯＳトランジスタｑｐ１，ｑｐ２およびＮＭＯＳトランジスタｑｎ１の直列回路、ならびにＰＭＯＳトランジスタｑｐ３，ｑｐ４およびＮＭＯＳトランジスタｑｎ２の直列回路において、何れかの素子がオフしているので、レベルシフタ部で定常電流が流れることはなく、低消費電力のシステム構成が可能となる。

一方、図２３のレベルシフタは、ＮＭＯＳトランジスタｑｎ１１〜ｑｎ１４およびＰＭＯＳトランジスタｑｐ１１〜ｑｐ１４を備えて構成されている。そして、ゲート端子が接地電位に接続されたＰＭＯＳトランジスタｑｐ１１、およびダイオード接続されたＮＭＯＳトランジスタｑｎ１１がハイレベルＶＤＤの電源ラインと接地レベルの電源ラインとの間に直列に介在されている。また、ゲート端子が接地電位に接続されたＰＭＯＳトランジスタｑｐ１２、および前記ＮＭＯＳトランジスタｑｎ１１とカレントミラー回路を構成するＮＭＯＳトランジスタｑｎ１２が前記ハイレベルＶＤＤの電源ラインと入力端子との間に直列に介在されている。

前記ＰＭＯＳトランジスタｑｐ１２および前記ＮＭＯＳトランジスタｑｎ１２のドレイン端子からの出力は、ＰＭＯＳトランジスタｑｐ１３およびＮＭＯＳトランジスタｑｎ１３から成るＣＭＯＳインバータで反転され、さらにＰＭＯＳトランジスタｑｐ１４およびＮＭＯＳトランジスタｑｎ１４から成るＣＭＯＳインバータで反転されて出力される。

前記構成においては、ＰＭＯＳトランジスタｑｐ１１および前記ＮＭＯＳトランジスタｑｎ１１には常時定電流が流れ、その定電流がＰＭＯＳトランジスタｑｐ１２およびＮＭＯＳトランジスタｑｎ１２を流れる。これにより、所定のゲート電圧が生成され、ＰＭＯＳトランジスタｑｐ１１および前記ＮＭＯＳトランジスタｑｎ１１が動作する。

入力信号ＩＮに応じてＮＭＯＳトランジスタｑｎ１２のゲート−ソース間の電圧が変化し、ＰＭＯＳトランジスタｑｐ１３およびＮＭＯＳトランジスタｑｎ１３のゲート電圧が変化する。これに伴って、ＰＭＯＳトランジスタｑｐ１３およびＮＭＯＳトランジスタｑｎ１３から成るＣＭＯＳインバータと、ＰＭＯＳトランジスタｑｐ１４およびＮＭＯＳトランジスタｑｎ１４から成るＣＭＯＳインバータとが動作し、低振幅の入力信号ＩＮがレベルシフトされて、出力信号ＯＵＴとして出力される。

この図２３のように構成されるレベルシフタを動作させるためには、入力信号ＩＮの電圧レベルがトランジスタの閾値電圧よりもある程度大きいレベルである必要はない代わりに、レベルシフタ部に常時定常電流が流れ、消費電力が増加するという問題がある。

一般的に、単結晶シリコントランジスタが使用される回路では、トランジスタの閾値電圧がある程度小さいために図２２のレベルシフタが多く用いられ、多結晶シリコン薄膜トランジスタが使用される回路では、トランジスタの閾値電圧がある程度大きいために図２３のレベルシフタが多く用いられる。

前記走査信号線駆動回路やデータ信号線駆動回路として用いられる図２１の走査方向制御回路１において、多結晶シリコン薄膜トランジスタが使用される場合は、上述のように図２３のレベルシフタが用いられることになる。しかしながら、前記クロック信号ＣＬＫやシフト開始信号ＳＰのように頻繁に変化する信号に対しては、定常電流以外に回路動作による消費電力が発生し、その消費電力が支配的となるため、図２３のレベルシフタを用いることは問題にはならない。しかしながら、殆ど変化のない双方向シフトレジスタ２のシフト方向を切替える切替え信号に対しては、前記消費電力が問題になる。

また、双方向シフトレジスタ２のシフト方向を切替える場合、シフトレジスタ２でのシフト動作が終了し、新たに開始信号ＳＰが該シフトレジスタ２へ与えられるまでの間に、切替え信号を変化させておく必要がある。これは、シフトレジスタ２での信号シフト中に切替え信号を変化させてしまうと、該シフトレジスタ２を構成するフリップフロップｆ１〜ｆ６間のどこかで、入力と出力とがショートして過電流が発生し、シフト動作に誤動作を生じる可能性があるためである。

さらに、このシフトレジスタ２を搭載した表示装置の場合も、たとえば走査信号線駆動回路では、シフトレジスタのシフト途中に切替え信号を変化させると、上記の問題を発生する可能性があり、また画面の途中で走査方向が変化し、正常な画像を表示できない期間が発生するという問題がある。

これらの問題に対して、切替え信号を所定のタイミングで与えるためには、切替え信号の変化がいつ生じたとしても、シフトレジスタの信号シフト動作終了後、開始信号入力までの期間に信号が入力されるようなロジックを構成する必要がある。

本発明は、上記問題点に鑑みなされたものであり、その目的は、双方向シフトレジスタのシフト方向切替え信号を、外部入力タイミングに関係なく、所定のタイミングで与えるとともに、低消費電力化を図ることができる走査方向制御回路及びそれを備えた表示装置を提供することにある。

本発明の走査方向制御回路は、前記課題を解決するために、クロック信号に同期して動作する複数のフリップフロップで構成され、かつ、切替え信号に応じて双方向に切替え可能な双方向シフトレジスタと、振幅が前記双方向シフトレジスタの駆動電圧よりも小さい前記切替え信号を昇圧するレベルシフタと、昇圧した前記切替え信号の信号レベルを保持するラッチ回路と、前記複数のフリップフロップの出力信号を用いて、前記ラッチ回路のラッチ動作を行わせると共に、前記レベルシフタの動作を制御する制御回路とを備えている。

前記制御回路は、前記複数のフリップフロップの内、シフト方向最後尾段のフリップフロップの出力信号により前記ラッチ回路を動作させると共に、シフト方向最後尾段のフリップフロップからの出力信号が出力される以前に、シフト方向最後尾段と異なるフリップフロップから出力される出力信号により前記レベルシフタをアクティブ状態とし、シフト方向最後尾段のフリップフロップからの出力信号が出力された以後に、シフト方向最後尾段あるいはシフト方向最後尾段と異なるフリップフロップから出力される出力信号により前記レベルシフタを非アクティブ状態とすることが好ましい。

上記走査方向制御回路は、前記双方向シフトレジスタのシフト方向最後尾段に更に直列に接続される複数のフリップフロップ段を有し、前記制御回路は、前記双方向シフトレジスタを構成する複数のフリップフロップの内、シフト方向最後尾段のフリップフロップの出力信号により前記ラッチ回路を動作させると共に、シフト方向最後尾段のフリップフロップからの出力信号が出力される以前に、シフト方向最後尾段と異なるフリップフロップから出力される出力信号により前記レベルシフタをアクティブ状態とし、シフト方向最後尾段に更に直列に接続される上記複数のフリップフロップ段の内、１つのフリップフロップから出力される出力信号により前記レベルシフタを非アクティブ状態とする構成であってもよい。

また、前記制御回路は、前記双方向シフトレジスタのシフト方向最後尾段に更に直列に接続される複数のフリップフロップ段の内、第Ｎ段目のフリップフロップ出力信号により前記ラッチ回路を動作させると共に、第Ｎ段目より前段の、前記双方向シフトレジスタを構成するフリップフロップを含む、異なるフリップフロップから出力される出力信号により前記レベルシフタをアクティブ状態とし、第Ｎ段目より後段の異なるフリップフロップから出力される出力信号により前記レベルシフタを非アクティブ状態とする構成でもよい。

前記制御回路は、前記双方向シフトレジスタを構成する複数のフリップフロップの内、シフト方向最後尾段のフリップフロップの出力信号により、前記レベルシフタをアクティブ状態とし、前記ラッチ回路を動作させると共に、シフト方向最後尾段のフリップフロップからの出力信号が出力されていない期間、前記レベルシフタを非アクティブ状態とする構成でもよい。

上記走査方向制御回路は、前記双方向シフトレジスタのシフト方向最後尾段に更に直列に接続される１または複数のフリップフロップ段を有し、前記制御回路は、前記フリップフロップ段の内、第Ｎ段目のフリップフロップ出力信号により、前記レベルシフタをアクティブ状態とし、前記ラッチ回路を動作させると共に、第Ｎ段目のフリップフロップ出力信号が出力されていない期間、前記レベルシフタを非アクティブ状態とする構成であってもよい。

前記レベルシフタは、動作中、入力信号を印加する入力スイッチング素子が常時導通する電流駆動型のレベルシフト部を含んでいることが好ましい。

前記制御回路は、前記レベルシフタへの電力供給を停止して、当該レベルシフタを停止させ、非アクティブ状態とすることが好ましい。

複数の画素と、複数のデータ信号線と、複数の走査信号線と、予め定められた周期の第１クロック信号に同期して、走査信号を前記各走査信号線へ与える走査信号線駆動回路と、予め定められた周期の第２クロック信号に同期して与えられ、かつ、前記各画素の表示状態を示す映像信号から、前記走査信号が与えられた走査信号線の各画素へのデータ信号を抽出して、前記各データ信号線へ出力するデータ信号線駆動回路とを有する表示装置において、前記データ信号線駆動回路および走査信号線駆動回路の少なくとも一方に前述の走査方向制御回路を備えていることが好ましい。

本発明の表示装置は、前記課題を解決するために、データ信号線駆動回路に前述の走査方向制御回路を備える表示装置において、走査信号線駆動回路のシフト方向切替え信号を昇圧するレベルシフタと、昇圧した前記切替え信号の信号レベルを保持するラッチ回路とを有し、データ信号線駆動回路に搭載される双方向シフトレジスタおよびレベルシフタの動作を制御する前記制御回路により、前記ラッチ回路のラッチ動作を行わせると共に、前記レベルシフタの動作を制御することを特徴としている。

本発明の表示装置は、前記課題を解決するために、走査信号線駆動回路に前述の走査方向制御回路を備える表示装置において、データ信号線駆動回路のシフト方向切替え信号を昇圧するレベルシフタと、昇圧した前記切替え信号の信号レベルを保持するラッチ回路とを有し、走査信号線駆動回路に搭載される双方向シフトレジスタおよびレベルシフタの動作を制御する前記制御回路により、前記ラッチ回路のラッチ動作を行わせると共に、前記レベルシフタの動作を制御することを特徴としていてもよい。

本発明の走査方向制御回路または表示装置において、前記データ信号線駆動回路、走査信号線駆動回路および各画素は、互いに同一の基板上に形成されていることが好ましい。

前記データ信号線駆動回路、走査信号線駆動回路および各画素は、多結晶シリコン薄膜トランジスタからなるスイッチング素子を含んでいることが好ましい。

前記データ信号線駆動回路、走査信号線駆動回路および各画素は、６００℃以下のプロセス温度で製造されたスイッチング素子を含んでいることが好ましい。

前記制御回路は、前記ラッチ回路の出力信号に基づいて導通または非導通となる第１〜第３スイッチと、前記ラッチ回路の出力信号を反転した信号に基づいて導通または非導通となる第４〜第６スイッチとを備え、上記第１及び第４スイッチは、前記複数のフリップフロップの内、シフト方向最後尾段のフリップフロップの前記出力信号を前記ラッチ回路に送って該ラッチ回路を動作させ、上記第２及び第５スイッチは、シフト方向最後尾段と異なるフリップフロップから出力される前記出力信号を制御信号用フリップフロップ回路の一方の入力端子に送り、この制御信号用フリップフロップ回路の出力信号が、シフト方向最後尾段のフリップフロップからの前記出力信号が出力される以前に前記レベルシフタをアクティブ状態とし、上記第３及び第６スイッチは、シフト方向最後尾段あるいはシフト方向最後尾段と異なるフリップフロップから出力される前記出力信号を上記制御信号用フリップフロップ回路の他方の入力端子に送り、上記制御信号用フリップフロップ回路の出力信号が、前記シフト方向最後尾段のフリップフロップからの前記出力信号が出力された以後に前記レベルシフタを非アクティブ状態とする構成が好ましい。

前記制御回路は、前記ラッチ回路の出力信号に基づいて導通または非導通となる第１〜第３スイッチと、前記ラッチ回路の出力信号を反転した信号に基づいて導通または非導通となる第４〜第６スイッチとを備え、上記第１及び第４スイッチは、前記シフト方向最後尾段のフリップフロップの前記出力信号を前記ラッチ回路に送って該ラッチ回路を動作させ、上記第２及び第５スイッチは、シフト方向最後尾段と異なるフリップフロップから出力される前記出力信号を制御信号用フリップフロップ回路の一方の入力端子に送り、この制御信号用フリップフロップ回路の出力信号が、シフト方向最後尾段のフリップフロップからの前記出力信号が出力される以前に前記レベルシフタをアクティブ状態とし、上記第３及び第６スイッチは、シフト方向最後尾段に更に直列に接続される上記複数のフリップフロップ段の内、１つのフリップフロップから出力される前記出力信号を上記制御信号用フリップフロップ回路の他方の入力端子に送り、上記制御信号用フリップフロップ回路の出力信号が前記レベルシフタを非アクティブ状態とする構成でもよい。

前記制御回路は、前記ラッチ回路の出力信号に基づいて導通または非導通となる第１〜第３スイッチと、前記ラッチ回路の出力信号を反転した信号に基づいて導通または非導通となる第４〜第６スイッチとを備え、上記第１及び第４スイッチは、第Ｎ段目のフリップフロップ出力信号を前記ラッチ回路に送って該ラッチ回路を動作させ、上記第２及び第５スイッチは、第Ｎ段目より前段の前記異なるフリップフロップから出力される前記出力信号を制御信号用フリップフロップ回路の一方の入力端子に送り、この制御信号用フリップフロップ回路の出力信号が、前記レベルシフタをアクティブ状態とし、上記第３及び第６スイッチは、第Ｎ段目より後段の異なる前記フリップフロップから出力される前記出力信号を上記制御信号用フリップフロップ回路の他方の入力端子に送り、上記制御信号用フリップフロップ回路の出力信号が前記レベルシフタを非アクティブ状態とする構成でもよい。

前記制御回路は、前記ラッチ回路の出力信号に基づいて導通または非導通となる第１スイッチと、前記ラッチ回路の出力信号を反転した信号に基づいて導通または非導通となる第２スイッチとを備え、上記第１及び第２スイッチは、シフト方向最後尾段の前記フリップフロップの出力信号を、前記ラッチ回路に送って該ラッチ回路を動作させると共に、インバータ回路を介して前記レベルシフタに送って該レベルシフタをアクティブ状態とし、シフト方向最後尾段のフリップフロップからの出力信号が出力されていない期間には前記レベルシフタを非アクティブ状態とする構成でもよい。

前記制御回路は、前記ラッチ回路の出力信号に基づいて導通または非導通となる第１スイッチと、前記ラッチ回路の出力信号を反転した信号に基づいて導通または非導通となる第２スイッチとを備え、上記第１及び第２スイッチは、前記第Ｎ段目のフリップフロップ出力信号を、前記ラッチ回路に送って該ラッチ回路を動作させると共に、インバータ回路を介して前記レベルシフタに送って該レベルシフタをアクティブ状態とし、前記第Ｎ段目のフリップフロップ出力信号が出力されていない期間には前記レベルシフタを非アクティブ状態とする構成でもよい。

本発明の走査方向制御回路は、以上のように、切替え信号に応じて双方向に切替え可能な双方向シフトレジスタと、上記切替え信号の振幅を昇圧するレベルシフタと、昇圧した上記切替え信号を保持するラッチ回路と、前記複数のフリップフロップの出力信号を用いて、前記ラッチ回路のラッチ動作を行わせると共に、前記レベルシフタの動作を制御する制御回路とを備えている。

上記の構成によれば、双方向シフトレジスタにおいて、クロック信号に同期して複数のフリップフロップが或るシフト方向に入力信号を順次シフトしていく。このシフト方向は、切替え信号に応じて切り替えられる。この切替え信号は、振幅が前記双方向シフトレジスタの駆動電圧よりも小さいので、レベルシフタによって昇圧された後、ラッチ回路に送られる。

制御回路は、双方向シフトレジスタを構成する複数のフリップフロップの出力信号を用いて、昇圧された上記の切替え信号を上記ラッチ回路にラッチさせる。また、制御回路は、上記複数のフリップフロップの出力信号を用いて、上記レベルシフタの動作を制御する。

このように、双方向シフトレジスタ内の複数のフリップフロップの出力信号を用いて、レベルシフトされたシフト方向切替え信号を特定のタイミングでラッチ回路に取り込むため、シフト方向切替え信号の外部入力タイミングに関係なく、ラッチ回路の動作タイミングで双方向シフトレジスタへシフト方向切替え信号を与えることが可能となると共に、制御回路がレベルシフタの動作を制御することにより、ラッチ回路動作前後以外の期間において、レベルシフタでの定常電流の発生を防止し、低消費電力化を図ることが可能となるという効果を併せて奏する。

前記制御回路は、以上のように、前記複数のフリップフロップのうち、シフト方向最後尾段のフリップフロップの出力信号により前記ラッチ回路を動作させると共に、シフト方向最後尾段のフリップフロップからの出力信号が出力される以前に、シフト方向最後尾段と異なるフリップフロップから出力される出力信号により前記レベルシフタをアクティブ状態とし、シフト方向最後尾段のフリップフロップからの出力信号が出力された以後に、シフト方向最後尾段あるいはシフト方向最後尾段と異なるフリップフロップから出力される出力信号により前記レベルシフタを非アクティブ状態とすることを特徴とする。

上記の構成によれば、制御回路がラッチ回路のラッチ動作を双方向シフトレジスタの最後尾段の出力信号により行うため、双方向シフトレジスタのシフト動作終了後にシフト方向切替え信号を双方向シフトレジスタへ与えることが可能となる。

また、制御回路は、シフト方向最後尾段のフリップフロップからの出力信号が出力される以前にレベルシフタをアクティブ状態とすると共に、シフト方向最後尾段のフリップフロップからの出力信号が出力された以後にレベルシフタ動作を非アクティブ状態とする期間を設けることが可能となる。これにより、レベルシフタでの定常電流の発生を防止し、低消費電力化を図ることが可能となるという効果を併せて奏する。

本発明の走査方向制御回路は、以上のように、前記双方向シフトレジスタのシフト方向最後尾段に更に直列に接続される複数のフリップフロップ段を有し、前記制御回路は、前記双方向シフトレジスタを構成する複数のフリップフロップのうち、シフト方向最後尾段のフリップフロップの出力信号により前記ラッチ回路を動作させると共に、シフト方向最後尾段のフリップフロップからの出力信号が出力される以前に、シフト方向最後尾段と異なるフリップフロップから出力される出力信号により前記レベルシフタをアクティブ状態とし、シフト方向最後尾段に更に直列に接続される上記複数のフリップフロップ段の内、１つのフリップフロップから出力される出力信号により前記レベルシフタを非アクティブ状態とすることを特徴とする。

上記の構成によれば、制御回路がラッチ回路のラッチ動作を双方向シフトレジスタの最後尾段の出力信号により行うため、双方向シフトレジスタのシフト動作終了後にシフト方向切替え信号を双方向シフトレジスタへ与えることが可能となる。

また、制御回路は、シフト方向最後尾段のフリップフロップからの出力信号が出力される以前にレベルシフタをアクティブ状態とすることができると共に、双方向シフトレジスタの最後尾段に接続される複数のフリップフロップ段の内、１つのフリップフロップからの出力信号により、双方向シフトレジスタの動作状態に関係なく、レベルシフタの非アクティブ状態を制御することが可能となるため、レベルシフタの非アクティブ状態への制御が容易となるという効果を併せて奏する。

また、前記制御回路は、前記双方向シフトレジスタのシフト方向最後尾段に更に直列に接続される複数のフリップフロップ段の内、第Ｎ段目のフリップフロップ出力信号により前記ラッチ回路を動作させると共に、第Ｎ段目より前段の、前記双方向シフトレジスタを構成するフリップフロップを含む、異なるフリップフロップから出力される出力信号により前記レベルシフタをアクティブ状態とし、第Ｎ段目より後段の異なるフリップフロップから出力される出力信号により前記レベルシフタを非アクティブ状態とする構成でもよい。

上記の構成によれば、ラッチ回路の動作、およびレベルシフタの非アクティブ状態の制御を双方向シフトレジスタの最後尾段に更に直列に接続される複数のフリップフロップ段における第Ｎ段目のフリップフロップの出力信号、および第Ｎ段目より後段の異なるフリップフロップからの出力信号によりそれぞれ行うため、双方向シフトレジスタの動作状態に関係なく、容易に制御することが可能となると共に、ラッチ回路のラッチ動作やレベルシフタ制御のタイミングを容易に調整することが可能となるという効果を併せて奏する。

また、前記制御回路は、前記双方向シフトレジスタを構成する複数のフリップフロップの内、シフト方向最後尾段のフリップフロップの出力信号により、前記レベルシフタをアクティブ状態とし、前記ラッチ回路を動作させると共に、シフト方向最後尾段のフリップフロップからの出力信号が出力されていない期間、前記レベルシフタを非アクティブ状態とする構成でもよい。

上記の構成によれば、双方向シフトレジスタの最後尾段の出力信号によりレベルシフタをアクティブ状態とし、ラッチ回路動作を行い、それ以外の期間はレベルシフタ動作を非アクティブ状態とすることにより、レベルシフタでの定常電流の発生期間を確実に短くし、更なる低消費電力化を図ることが可能となるという効果を併せて奏する。

また、本発明の走査方向制御回路は、以上のように、前記双方向シフトレジスタのシフト方向最後尾段に更に直列に接続される１または複数のフリップフロップ段を有し、前記制御回路は、前記フリップフロップ段のうち、第Ｎ段目（Ｎ：正の整数）のフリップフロップ出力信号により、前記レベルシフタをアクティブ状態とし、前記ラッチ回路を動作させると共に、第Ｎ段目のフリップフロップ出力信号が出力されていない期間、前記レベルシフタを非アクティブ状態とする構成でもよい。

上記の構成によれば、ラッチ回路のラッチ動作およびレベルシフタの制御を双方向シフトレジスタの最後尾段に更に直列に接続される１または複数のフリップフロップ段からの出力信号により行うため、双方向シフトレジスタの動作状態に関係なく、容易に制御することが可能となると共に、ラッチ回路のラッチ動作やレベルシフタ制御のタイミングを容易に調整することが可能となる。また、レベルシフタでの定常電流の発生期間を確実に短くし、更なる低消費電力化を図ることが可能となるという効果を併せて奏する。

また、本発明の走査方向制御回路は、使用されるレベルシフタが、動作中、入力信号を印加する入力スイッチング素子が常時導通する電流駆動型のレベルシフト部を含んでいることを特徴とする。

上記の構成によれば、レベルシフタが動作している間、レベルシフタの入力スイッチング素子は、常時導通している。したがって、入力信号のレベルによって入力スイッチング素子を導通／遮断する電圧駆動型のレベルシフタとは異なり、入力信号の振幅が入力スイッチング素子の閾値電圧よりも低い場合であっても、何ら支障なく、入力信号をレベルシフトできるという効果を併せて奏する。

また、本発明の走査方向制御回路は、使用される制御回路が、前記レベルシフタへの電力供給を停止して、当該レベルシフタを停止させ、非アクティブ状態とすることを特徴とする。

上記の構成によれば、制御回路は、レベルシフタへの電力供給を停止して、当該レベルシフタを停止させる。これにより、制御回路は、レベルシフタを確実に停止できると共に、動作中にレベルシフタで消費する電力の分だけ、消費電力を確実に低減できるという効果を併せて奏する。

一方、本発明の表示装置は、複数の画素と、複数のデータ信号線と、複数の走査信号線と、予め定められた周期の第１クロック信号に同期して、走査信号を前記各走査信号線へ与える走査信号線駆動回路と、予め定められた周期の第２クロック信号に同期して与えられ、かつ、前記各画素の表示状態を示す映像信号から、前記走査信号が与えられた走査信号線の各画素へのデータ信号を抽出して、前記各データ信号線へ出力するデータ信号線駆動回路とを有する表示装置において、前記データ信号線駆動回路および走査信号線駆動回路の少なくとも一方に上述のいずれかの走査方向制御回路を備えていることを特徴とする。

上記の構成によれば、表示装置に搭載されるデータ信号線駆動回路および走査信号線駆動回路の少なくとも一方に上述の走査方向制御回路を備えることにより、双方向シフトレジスタのシフト方向切替え信号の外部入力タイミングに関係なく、ラッチ回路のラッチ動作のタイミングで双方向シフトレジスタにシフト方向切替え信号を与えることが可能となると共に、ラッチ回路のラッチ動作以外の期間において、レベルシフタでの定常電流の発生を防止し、低消費電力化を図ることが可能となるので、表示装置の表示品位の劣化を防止すると共に、画像表示装置の低消費電力化を図ることができるという効果を併せて奏する。

また、本発明の表示装置は、走査信号線駆動回路のシフト方向切替え信号を昇圧するレベルシフタと昇圧した前記切替え信号の信号レベルを保持するラッチ回路とを有し、データ信号線駆動回路に搭載される双方向シフトレジスタおよびレベルシフタの動作を制御する前記制御回路により、前記ラッチ回路のラッチ動作を行わせると共に、前記レベルシフタの動作を制御することを特徴とする。

上記構成によれば、表示装置に搭載されるデータ信号線駆動回路に上述の走査方向制御回路を備えると共に、その制御回路によって走査信号線駆動回路のシフト方向切替え信号が制御されるため、更なる表示装置の低消費電力化を図ることができるという効果を併せて奏する。

また、本発明の表示装置は、データ信号線駆動回路のシフト方向切替え信号を昇圧するレベルシフタと昇圧した前記切替え信号の信号レベルを保持するラッチ回路とを有し、走査信号線駆動回路に搭載される双方向シフトレジスタおよびレベルシフタの動作を制御する前記制御回路により、前記ラッチ回路のラッチ動作を行わせると共に、前記レベルシフタの動作を制御することを特徴とする。

上記構成によれば、表示装置に搭載される走査信号線駆動回路に上述の走査方向制御回路を備えると共に、その制御回路によってデータ信号線駆動回路のシフト方向切替え信号が制御されるため、１画面表示を完了するタイミング毎でのみシフト方向切替え信号の情報が伝達されるため、表示品位の劣化を防止すると共に、表示装置の低消費電力化を図ることができるという効果を併せて奏する。

また、上述の各表示装置において、前記データ信号線駆動回路、走査信号線駆動回路および各画素は、互いに同一の基板上に形成されていることが好ましい。

上述の構成によれば、データ信号線駆動回路、走査信号線駆動回路および各画素は、互いに同一の基板上に形成されており、データ信号線駆動回路と各画素との間の配線、並びに、走査信号線駆動回路と各画素との間の配線は、当該基板上に配され、基板外に出す必要がない。この結果、データ信号線の数および走査信号線の数が増加しても、基板外に出す信号線の数が変化せず、組み立て時の手間を削減できる。また、各信号線を基板外と接続するための端子を設ける必要がないため、各信号線の容量の増大を防止できると共に、集積度の低下を防止できるという効果を併せて奏する。

また、上述の各表示装置において、前記データ信号線駆動回路、走査信号線駆動回路および各画素は、多結晶シリコン薄膜トランジスタからなるスイッチング素子を含んでいることが好ましい。

上記構成によれば、上記データ信号線駆動回路、走査信号線駆動回路および各画素は、いずれも、多結晶シリコン薄膜トランジスタからなるスイッチング素子を含んでいるため、表示面積を容易に拡大できる。さらに、上記データ信号線駆動回路、走査信号線駆動回路および各画素は、スイッチング素子が多結晶シリコン薄膜トランジスタからなるので、同一基板上に容易に形成でき、これにより、製造時の手間や各信号線の容量を削減できるという効果を併せて奏する。

また、上述の各表示装置において、前記データ信号線駆動回路、走査信号線駆動回路および各画素は、６００℃以下のプロセス温度で製造されたスイッチング素子を含んでいることが好ましい。

上記構成によれば、スイッチング素子のプロセス温度が６００℃以下に設定されるので、各スイッチング素子の基板として、通常のガラス基板（歪み点が６００℃以下のガラス基板）を使用しても、歪み点以上のプロセスに起因するソリやタワミが発生しない。この結果、実装がさらに容易で、より表示面積の広い表示装置を実現できるという効果を併せて奏する。

上述の走査方向制御回路および表示装置において用いられる前記制御回路の構成として次のものが挙げられる。

すなわち、前記制御回路は、第１〜第６スイッチ、制御信号用フリップフロップ回路、及びインバータ回路を備え、上記第１及び第４スイッチは、前記シフト方向最後尾段のフリップフロップの出力信号を前記ラッチ回路に送って該ラッチ回路を動作させ、上記第２及び第５スイッチは、シフト方向最後尾段と異なるフリップフロップから出力される前記出力信号を、上記制御信号用フリップフロップ回路の一方の入力端子に送り、この制御信号用フリップフロップ回路の出力信号が、シフト方向最後尾段のフリップフロップからの前記出力信号が出力される以前に前記レベルシフタをアクティブ状態とし、上記第３及び第６スイッチは、シフト方向最後尾段と異なるフリップフロップから出力される前記出力信号を、上記制御信号用フリップフロップ回路の他方の入力端子に送り、この制御信号用フリップフロップ回路の出力信号が、前記シフト方向最後尾段のフリップフロップからの前記出力信号が出力された以後に前記レベルシフタを非アクティブ状態とする構成が好ましい。

また、前記制御回路は、第１〜第６スイッチ、制御信号用フリップフロップ回路、及びインバータ回路を備え、上記第１及び第４スイッチは、前記シフト方向最後尾段のフリップフロップの出力信号を前記ラッチ回路に送って該ラッチ回路を動作させ、上記第２及び第５スイッチは、シフト方向最後尾段と異なるフリップフロップから出力される前記出力信号を、上記制御信号用フリップフロップ回路の一方の入力端子に送り、この制御信号用フリップフロップ回路の出力信号が、シフト方向最後尾段のフリップフロップからの前記出力信号が出力される以前に前記レベルシフタをアクティブ状態とし、上記第３及び第６スイッチは、シフト方向最後尾段に更に直列に接続される上記複数のフリップフロップ段の内、１つのフリップフロップから出力される前記出力信号を、上記制御信号用フリップフロップ回路の他方の入力端子に送り、この制御信号用フリップフロップ回路の出力信号が、前記レベルシフタを非アクティブ状態とする構成でもよい。

また、前記制御回路は、第１〜第６スイッチ、制御信号用フリップフロップ回路、及びインバータ回路を備え、上記第１及び第４スイッチは、第Ｎ段目のフリップフロップ出力信号を前記ラッチ回路に送って該ラッチ回路を動作させ、上記第２及び第５スイッチは、第Ｎ段目より前段の前記異なるフリップフロップから出力される前記出力信号を、上記制御信号用フリップフロップ回路の一方の入力端子に送り、この制御信号用フリップフロップ回路の出力信号が、前記レベルシフタをアクティブ状態とし、上記第３及び第６スイッチは、第Ｎ段目より後段の異なる前記フリップフロップから出力される前記出力信号を、上記制御信号用フリップフロップ回路の他方の入力端子に送り、この制御信号用フリップフロップ回路の出力信号が、前記レベルシフタを非アクティブ状態とする構成でもよい。

また、前記制御回路は、第１スイッチと第２スイッチとを備え、これら第１及び第２スイッチは、シフト方向最後尾段の前記フリップフロップの出力信号を、前記ラッチ回路に送って該ラッチ回路を動作させると共に、インバータ回路を介して前記レベルシフタに送って該レベルシフタをアクティブ状態とし、シフト方向最後尾段のフリップフロップからの出力信号が出力されていない期間には前記レベルシフタを非アクティブ状態とする構成でもよい。

また、前記制御回路は、第１スイッチと第２スイッチとを備え、これら第１及び第２スイッチは、前記第Ｎ段目のフリップフロップ出力信号を、前記ラッチ回路に送って該ラッチ回路を動作させると共に、インバータ回路を介して前記レベルシフタに送って該レベルシフタをアクティブ状態とし、前記第Ｎ段目のフリップフロップ出力信号が出力されていない期間には前記レベルシフタを非アクティブ状態とする構成でもよい。

上記の各制御回路の構成によれば、上記スイッチによって、上記ラッチ回路の動作制御および上記レベルシフタの状態制御がそれぞれ行われる。つまり、双方向シフトレジスタ内の出力信号を用いて、レベルシフトされたシフト方向切替え信号を特定のタイミングでラッチ回路に取り込むため、シフト方向切替え信号の外部入力タイミングに関係なく、ラッチ回路の動作タイミングで双方向シフトレジスタへシフト方向切替え信号を与えることが可能となると共に、制御回路がレベルシフタの動作を制御することにより、ラッチ回路動作前後以外の期間において、レベルシフタでの定常電流の発生を防止し、低消費電力化を図ることが可能となるという効果を併せて奏する。

本発明に係る実施の第１の形態について、図１〜図７に基づいて説明すれば、以下のとおりである。

図１は、本発明の実施の第１の形態に係る走査方向制御回路１１の電気的構成を示すブロック図である。この走査方向制御回路１１は、主として、たとえば６個のフリップフロップＦ１〜Ｆ６および１２個のアナログスイッチＡ１〜Ａ６；Ｂ１〜Ｂ６にて構成される双方向シフトレジスタ１２（以下、単に、シフトレジスタ１２と称す。）と、レベルシフタ１３，１４，１５と、ラッチ回路１６と、制御回路１７と、インバータ回路１８とを備えて構成されている。

前記シフトレジスタ１２は、各フリップフロップＦ１〜Ｆ６の入力にそれぞれ個別に対応する一対のアナログスイッチＡ１〜Ａ６；Ｂ１〜Ｂ６を備え、アナログスイッチＡ１は１段目のフリップフロップＦ１とレベルシフタ１４との間に設けられ、以降のアナログスイッチＡ２〜Ａ６は対応するフリップフロップＦ２〜Ｆ６と前段側のフリップフロップＦ１〜Ｆ５の出力との間にそれぞれ設けられる。これに対して、アナログスイッチＢ６は最終段のフリップフロップＦ６とレベルシフタ１４との間に設けられ、アナログスイッチＢ１〜Ｂ５は対応するフリップフロップＦ１〜Ｆ５と後段側のフリップフロップＦ２〜Ｆ６の出力との間にそれぞれ設けられる。

したがって、これらのアナログスイッチＡ１〜Ａ６；Ｂ１〜Ｂ６が、後述するようにラッチ回路１６およびインバータ回路１８を介する切替え信号Ｌ／Ｒによって相反制御されることで、フリップフロップＦ１が初段、フリップフロップＦ６が最終段となり、クロック信号ＣＫに同期して開始信号ＳＰが順次フリップフロップＦ２，Ｆ３，…とシフトされ、出力信号Ｓ１，Ｓ２，…，Ｓ６の順に出力されてゆく場合と、フリップフロップＦ６が初段、フリップフロップＦ１が最終段となり、開始信号ＳＰが順次フリップフロップＦ５，Ｆ４，…とシフトされ、出力信号Ｓ６，Ｓ５，…，Ｓ１の順に出力されてゆく場合との双方向のシフト動作を実現することができる。

図２は、前記アナログスイッチＡ１〜Ａ６；Ｂ１〜Ｂ６（総称するときには参照符号Ａ，Ｂで示す）の一構成例を示す電気回路図である。アナログスイッチＡ，Ｂは、一対のＰＭＯＳトランジスタＱＰ１およびＮＭＯＳトランジスタＱＮ１、ならびにインバータ回路ＩＮＶを備えて構成される。前記ラッチ回路１６からの昇圧された切替え信号Ｌ／Ｒは、ＮＭＯＳトランジスタＱＮ１のゲート端子に直接与えられるとともに、インバータ回路ＩＮＶで反転された後、ＰＭＯＳトランジスタＱＰ１のゲート端子に与えられる。

したがって、前記切替え信号Ｌ／Ｒがハイレベルとなると、これらのＭＯＳトランジスタＱＮ１，ＱＰ１が共にオンし、正負両極性の入力信号を通過させて出力することができる。これに対して、前記切替え信号Ｌ／Ｒがローレベルとなると、ＭＯＳトランジスタＱＮ１，ＱＰ１は共にオフし、入力信号は阻止され、無出力となる。なお、インバータ回路１８で反転されるので、アナログスイッチＢに関しては、前記ラッチ回路１６からの切替え信号Ｌ／Ｒに対して、上述とは逆の論理となる。

前記各レベルシフタ１３，１４，１５は、たとえば前記５Ｖ程度の振幅のクロック信号ＣＫ、開始信号ＳＰ、シフト方向の切替え信号Ｌ／Ｒが与えられると、前記シフトレジスタ１２の駆動電圧である、たとえば１５Ｖまで、それぞれの信号をレベルシフトする。

レベルシフタ１３でレベルシフトされたクロック信号ＣＫは、総てのフリップフロップＦ１〜Ｆ６のクロック入力端子に共通に入力される。また、レベルシフタ１４でレベルシフトされた開始信号ＳＰは、上述のようにアナログスイッチＡ１またはＢ６を介してフリップフロップＦ１，Ｆ６の何れか一方のデータ入力端子に入力される。

さらにまた、レベルシフタ１５でレベルシフトされた切替え信号Ｌ／Ｒは、ラッチ回路１６においてその電圧が保持され、このラッチ回路１６からの切替え信号Ｌ／Ｒは、前記アナログスイッチＡ１〜Ａ６のオン／オフ制御用に直接与えられるとともに、インバータ回路１８で反転された後、アナログスイッチＢ１〜Ｂ６のオン／オフ制御用に与えられる。

したがって、前述のように切替え信号Ｌ／Ｒに応答して、アナログスイッチＡ１〜Ａ６とＢ１〜Ｂ６とが相反動作を行い、フリップフロップＦ１〜Ｆ６は、前記開始信号ＳＰを、前記クロック信号ＣＫに同期して、Ｆ１，Ｆ２，…，Ｆ６と、Ｆ６，Ｆ５，…，Ｆ１とに、シフト方向を切替えてシフトしてゆくことができる。

図３は、前記レベルシフタ１５の具体的な構成例を示す電気回路図である。このレベルシフタ１５は、ＮＭＯＳトランジスタＱＮ１０，ＱＮ１１〜ＱＮ１４およびＰＭＯＳトランジスタＱＰ１１〜ＱＰ１４を備え、主として、前記切替え信号Ｌ／Ｒの実際のシフト動作を行うレベルシフト部１９と、そのレベルシフト部１９を駆動するバイアス部２０とを備えて構成される。

前記バイアス部２０において、ＰＭＯＳトランジスタＱＰ１１およびダイオード接続されたＮＭＯＳトランジスタＱＮ１１が、ハイレベルＶＤＤの電源ラインと接地レベルの電源ラインとの間に直列に介在されている。

また、前記レベルシフト部１９では、ゲート端子が接地電位に接続されたＰＭＯＳトランジスタＱＰ１２および前記ＮＭＯＳトランジスタＱＮ１１とカレントミラー回路を構成するＮＭＯＳトランジスタＱＮ１２が前記ハイレベルＶＤＤの電源ラインと入力端子との間に直列に介在されている。

前記ＰＭＯＳトランジスタＱＰ１２および前記ＮＭＯＳトランジスタＱＮ１２のドレイン端子からの出力は、ＰＭＯＳトランジスタＱＰ１３およびＮＭＯＳトランジスタＱＮ１３から成るＣＭＯＳインバータで反転され、さらにＰＭＯＳトランジスタＱＰ１４およびＮＭＯＳトランジスタＱＮ１４から成るＣＭＯＳインバータで反転されて出力される。以上の構成は、前述の図２３のレベルシフタに類似している。

しかしながら、このレベルシフタ１５では、図２３の前記ＰＭＯＳトランジスタｑｐ１１のゲート端子が接地電位に接続されていたのに対して、ＰＭＯＳトランジスタＱＰ１１のゲート端子には、前記制御回路１７から、後述する制御信号ＣＴＬが入力される。また同様に、前記ＮＭＯＳトランジスタＱＮ１１と並列に設けられるＮＭＯＳトランジスタＱＮ１０のゲート端子にも、前記制御信号ＣＴＬが入力される。

したがって、前記制御信号ＣＴＬがローレベルとなると、ＮＭＯＳトランジスタＱＮ１０がオフし、ＰＭＯＳトランジスタＱＰ１１がオンし、ＰＭＯＳトランジスタＱＰ１１で発生された定電流によってＮＭＯＳトランジスタＱＮ１１に所定のゲート電圧が生成され、該ＮＭＯＳトランジスタＱＮ１１には前記定電流が流れ、その電流を入力スイッチング素子であるＰＭＯＳトランジスタＱＰ１２およびＮＭＯＳトランジスタＱＮ１２にも流すことができ、動作状態となる。前記ＰＭＯＳトランジスタＱＰ１２のゲート端子は常に接地電位であり、一定電流を発生することができ、こうして動作中常時導通する電流駆動型のレベルシフト部１９が構成される。

この状態で、ＮＭＯＳトランジスタＱＮ１２のソース端子への入力信号ＩＮ（前記切替え信号Ｌ／Ｒ）の電圧レベルによって、該ＮＭＯＳトランジスタＱＮ１２のゲート−ソース間の電圧を変化させ、ＰＭＯＳトランジスタＱＰ１３およびＮＭＯＳトランジスタＱＮ１３のゲート電位に変動を与える。この電位変動によって、２段のＣＭＯＳインバータが動作し、低振幅の入力信号ＩＮに同相で、増幅された出力信号ＯＵＴが出力される。

これに対して、前記制御信号ＣＴＬがハイレベルとなると、ＮＭＯＳトランジスタＱＮ１０がオンしてＮＭＯＳトランジスタＱＮ１１を短絡し、ＰＭＯＳトランジスタＱＰ１１がオフする。ＰＭＯＳトランジスタＱＰ１１およびＮＭＯＳトランジスタＱＮ１１には電流が流れず、これによってＮＭＯＳトランジスタＱＮ１２へのバイアス電流が流れず、入力信号ＩＮの電圧レベルに拘わらず、ＰＭＯＳトランジスタＱＰ１３およびＮＭＯＳトランジスタＱＮ１３のゲート電位はハイレベルとなり、入力信号ＩＮのレベルシフト動作は行われず、出力信号ＯＵＴはＶＤＤレベルに固定され、非動作状態となる。

このレベルシフト動作の停止によって、ＰＭＯＳトランジスタＱＰ１１からＮＭＯＳトランジスタＱＮ１１を介してＧＮＤへ流れる電流、およびＰＭＯＳトランジスタＱＰ１２からＮＭＯＳトランジスタＱＮ１２を介して入力信号ＩＮの信号源へ流れる電流は遮断され、低消費電力化を図ることができる。

一方、頻繁に信号レベルが変化する前記クロック信号ＣＫおよび開始信号ＳＰのためのレベルシフタには、前述のように定常電流が流れる図２３のレベルシフタを用いることができる。

図４は、前記ラッチ回路１６の具体的構成を示す電気回路図である。このラッチ回路１６は、クロックドインバータ回路ＩＮＶ１〜ＩＮＶ４と、ＮＡＮＤ回路Ｇ１，Ｇ２と、インバータ回路ＩＮＶ５，ＩＮＶ６とを備えて構成されるフリップフロップである。

データ入力端子Ｄに入力される前記レベルシフタ１５からのレベルシフトされた切替え信号Ｌ／Ｒは、クロックドインバータ回路ＩＮＶ１を介してＮＡＮＤ回路Ｇ１の一方の入力に与えられる。このＮＡＮＤ回路Ｇ１の前記一方の入力には、クロックドインバータ回路ＩＮＶ２を介して、その出力が帰還される。このＮＡＮＤ回路Ｇ１の出力はまた、クロックドインバータ回路ＩＮＶ３を介してＮＡＮＤ回路Ｇ２の一方の入力に与えられる。このＮＡＮＤ回路Ｇ２の前記一方の入力には、クロックドインバータ回路ＩＮＶ４を介して、その出力が帰還される。

また、前記ＮＡＮＤ回路Ｇ１，Ｇ２の他方の入力には、セット入力端子Ｓに入力されるイニシャル信号が、インバータ回路ＩＮＶ５を介して、共通に入力される。さらにまた、前記クロック信号ＣＫは、そのままクロックドインバータ回路ＩＮＶ１〜ＩＮＶ４の駆動用の正相の信号Ａとなるとともに、インバータ回路ＩＮＶ６で反転されて、逆相の信号ＡＢとなる。

したがって、クロック信号ＣＫの立下りのタイミングでデータ入力端子Ｄの切替え信号Ｌ／Ｒをラッチするとともに、セット入力端子Ｓに入力されるイニシャル信号がハイレベルとなることによって、出力端子Ｑからのラッチデータがハイレベルにセットされる。

図５は、前記制御回路１７の具体的構成を示す電気回路図である。この制御回路１７は、アナログスイッチＣ１１（第１スイッチ），Ｃ１２（第４スイッチ）；Ｃ２１（第２スイッチ），Ｃ２２（第５スイッチ）；Ｃ３１（第３スイッチ），Ｃ３２（第６スイッチ）と、ＮＯＲ回路Ｇ１１，Ｇ１２と、インバータ回路ＩＮＶ１１とを備えて構成されている。前記ラッチ回路１６からのレベルシフトされた切替え信号Ｌ／Ｒは、アナログスイッチＣ１１；Ｃ２１；Ｃ３１のオン／オフ制御用に直接与えられるとともに、インバータ回路ＩＮＶ１１で反転された後、アナログスイッチＣ１２；Ｃ２２；Ｃ３２のオン／オフ制御用に与えられる。

前記アナログスイッチＣ１１，Ｃ１２は対を成し、前記レベルシフトされた切替え信号Ｌ／Ｒに応答して、これらが択一的にオンすることで、前記出力信号Ｓ６またはＳ１が前記ラッチ回路１６を構成するフリップフロップのクロック入力端子ＣＫに与えられる。

また、前記アナログスイッチＣ２１，Ｃ２２は対を成し、前記昇圧された切替え信号Ｌ／Ｒに応答して、これらが択一的にオンすることで、前記出力信号Ｓ５またはＳ２が前記ＮＯＲ回路Ｇ１１の一方の入力端子に与えられる。

さらにまた、前記アナログスイッチＣ３１，Ｃ３２も対を成し、前記切替え信号Ｌ／Ｒに応答して、前記出力信号Ｓ５またはＳ２が前記ＮＯＲ回路Ｇ１２の一方の入力端子に与えられる。

前記ＮＯＲ回路Ｇ１１及びＧ１２の他方の入力端子には、ＮＯＲ回路Ｇ１２及びＧ１１の出力端子がそれぞれ接続される。そして、ＮＯＲ回路Ｇ１１の出力信号が前記レベルシフタ１５の動作を制御するための制御信号ＣＴＬとして与えられる。

図６および図７は、上述のように構成される走査方向制御回路１１の動作を説明するためのタイミングチャートである。図６は前記切替え信号Ｌ／Ｒが変化しない場合（ハイレベルの場合）を示し、図７は前記切替え信号Ｌ／Ｒが変化する場合（ハイレベルからローレベルに変化する場合）を示す。

ただし、これらのタイミングチャートでは、図示していないけれども、ラッチ回路１６を構成するフリップフロップのセット入力端子Ｓへは、予めイニシャル信号が与えられ、フリップフロップの出力端子Ｑ、すなわちシフトレジスタ１２へ入力される切替え信号Ｌ／Ｒの電位はハイレベルになっているものとする。

前記ラッチ回路１６を構成するフリップフロップの出力端子Ｑがハイレベルとなると、シフトレジスタ１２のアナログスイッチＡ１〜Ａ６がオンし、アナログスイッチＢ１〜Ｂ６はオフする。したがって、クロック信号ＣＫおよび開始信号ＳＰがそれぞれレベルシフタ１３，１４でレベルシフトされた後に与えられると、図６で示すように、各フリップフロップＦ１〜Ｆ６では、クロック信号ＣＫの立ち下がりタイミング毎に前記開始信号ＳＰが順にシフトされ、出力信号Ｓ１〜Ｓ６が出力される。

また、前記切替え信号Ｌ／Ｒの電位がハイレベルであると、図５において、アナログスイッチＣ１１がオンし、アナログスイッチＣ１２がオフしている。したがって、前記ラッチ回路１６を構成するフリップフロップのクロック入力端子ＣＫには、シフト方向最終段のフリップフロップとなるフリップフロップＦ６からの出力信号Ｓ６が入力され、この出力信号Ｓ６がハイレベルからローレベルに立ち下がるタイミングが該フリップフロップのラッチタイミングとなり、データ入力端子Ｄに与えられる前段のレベルシフタ１５の出力電位をラッチする。こうして、フリップフロップへ切替え信号Ｌ／Ｒのデータが取込まれると同時に、シフトレジスタ１２のシフト動作が完了するので、取込まれたデータに変化があった場合でも、シフトレジスタ１２に影響を与えることはない。

また、前記切替え信号Ｌ／Ｒの電位がハイレベルであると、図５において、アナログスイッチＣ２１，Ｃ３１がオンし、アナログスイッチＣ２２，Ｃ３２がオフし、前記ＮＯＲ回路Ｇ１１の一方の入力端子には出力信号Ｓ５が与えられ、ＮＯＲ回路Ｇ１２の一方の入力端子には出力信号Ｓ２が与えられる。したがって、出力信号Ｓ２がハイレベルとなったタイミングで前記制御信号ＣＴＬが非アクティブのハイレベルとなり、出力信号Ｓ２，Ｓ５が共にローレベルである間はその状態を保持し、出力信号Ｓ５がハイレベルとなったタイミングで制御信号ＣＴＬがアクティブのローレベルとなり、出力信号Ｓ２，Ｓ５が共にローレベルである間はその状態を保持する。

これによって、レベルシフタ１５は、前記出力信号Ｓ５がハイレベルとなってから、次に出力信号Ｓ２がハイレベルとなるまでの間、したがって前記ラッチ回路１６を構成するフリップフロップのラッチタイミングを含むその前後所定期間でアクティブ状態として（動作状態となり）、前記切替え信号Ｌ／Ｒのレベルシフトを行って前記ラッチ回路１６を構成するフリップフロップのデータ入力端子Ｄへ出力し、前記出力信号Ｓ２がハイレベルとなってから出力信号Ｓ５がハイレベルとなるまでの間は、非アクティブ状態としている（動作停止状態となる）ことになる。

これに対して、図７で示すように前記切替え信号Ｌ／Ｒが変化する場合は、先ず前述のように、切替え信号Ｌ／Ｒの電位がハイレベルで１走査周期１Ｖを開始すると、シフトレジスタ１２のアナログスイッチＡ１〜Ａ６がオンし、アナログスイッチＢ１〜Ｂ６がオフし、各フリップフロップＦ１〜Ｆ６では、クロック信号ＣＫの立ち下がりタイミング毎に出力信号Ｓ１〜Ｓ６が順に出力される。

また、図５において、アナログスイッチＣ１１がオンし、アナログスイッチＣ１２がオフしており、前記ラッチ回路１６を構成するフリップフロップのクロック入力端子ＣＫには、出力信号Ｓ６が入力され、この出力信号Ｓ６がハイレベルからローレベルに立ち下がるタイミングでレベルシフタ１５の出力電位をラッチし、該フリップフロップの出力レベルが切替わる。

こうして切替え信号Ｌ／Ｒのデータが取込まれると同時に、シフトレジスタ１２のシフト動作が完了し、取込まれたデータに変化があっても、シフトレジスタ１２に影響を与えることはない。

また、前記切替え信号Ｌ／Ｒの電位がハイレベルであると、図５において、アナログスイッチＣ２１，Ｃ３１がオンし、アナログスイッチＣ２２，Ｃ３２がオフし、前記ＮＯＲ回路Ｇ１１の一方の入力端子には出力信号Ｓ５が与えられ、ＮＯＲ回路Ｇ１２の一方の入力端子には出力信号Ｓ２が与えられる。

これに伴って、前記図６と同様に、出力信号Ｓ２がハイレベルとなったタイミングで前記制御信号ＣＴＬが非アクティブのハイレベルとなり、出力信号Ｓ５がハイレベルとなったタイミングで制御信号ＣＴＬがアクティブのローレベルとなり、前記ラッチタイミングを含むその前後所定期間でレベルシフタ１５はアクティブ状態とし、前記出力信号Ｓ２がハイレベルとなってから出力信号Ｓ５がハイレベルとなるまでの間は、非アクティブ状態としている。

そして、次の走査周期では、ラッチ回路１６を構成するフリップフロップの出力がローレベルに切替わっており、シフトレジスタ１２のアナログスイッチＡ１〜Ａ６がオフし、アナログスイッチＢ１〜Ｂ６がオンし、フリップフロップＦ６からフリップフロップＦ１の順に、クロック信号ＣＫの立ち下がりタイミング毎に出力信号Ｓ６〜Ｓ１が出力される。

また、アナログスイッチＣ１１がオフし、アナログスイッチＣ１２がオンしており、前記ラッチ回路１６を構成するフリップフロップのクロック入力端子ＣＫには、出力信号Ｓ１が入力され、この出力信号Ｓ１がハイレベルからローレベルに立ち下がるタイミングでレベルシフタ１５の出力電位をラッチする。

また、前記切替え信号Ｌ／Ｒの電位がローレベルであると、図５において、アナログスイッチＣ２１，Ｃ３１がオフし、アナログスイッチＣ２２，Ｃ３２がオンし、前記ＮＯＲ回路Ｇ１１の一方の入力端子には出力信号Ｓ２が与えられ、ＮＯＲ回路Ｇ１２の一方の入力端子には出力信号Ｓ５が与えられる。

これに伴って、出力信号Ｓ５がハイレベルとなったタイミングで前記制御信号ＣＴＬが非アクティブのハイレベルとなり、出力信号Ｓ２がハイレベルとなったタイミングで制御信号ＣＴＬがアクティブのローレベルとなり、前記ラッチタイミングを含むその前後所定期間でレベルシフタ１５はアクティブ状態とし、前記出力信号Ｓ２がハイレベルとなってから出力信号Ｓ５がハイレベルとなるまでの間は、非アクティブ状態としている。

このように本発明に従う走査方向制御回路１１では、シフトレジスタ１２の駆動電圧よりも低振幅な切替え信号Ｌ／Ｒの振幅を昇圧するレベルシフタ１５を備えて構成され、前記レベルシフタ１５とシフトレジスタ１２との間にラッチ回路１６を設け、それらのラッチ回路１６およびレベルシフタ１５は、前記シフトレジスタ１２を構成するフリップフロップＦ１，Ｆ２，Ｆ５，Ｆ６の出力信号Ｓ１，Ｓ２，Ｓ５，Ｓ６に基づいて制御回路１７によって前記ラッチ回路１６が前記フリップフロップＦ１〜Ｆ６のシフト動作の終了タイミングでラッチ動作を行うと共に、レベルシフタ１５が前記ラッチタイミングの間は動作しているようにそれぞれ制御される。

したがって、多結晶シリコン薄膜トランジスタが使用される回路で好適に用いられ、入力信号の振幅が入力スイッチング素子の閾値電圧よりも低くても、支障なく、前記切替え信号Ｌ／Ｒをレベルシフトすることができる電流駆動型のレベルシフタをレベルシフタ１５として用いても、そのレベルシフタ１５で問題となる定常電流の発生期間を短くし、低消費電力化することができる。

また、前記切替え信号Ｌ／Ｒは、レベルシフタ１５でレベルシフトされた後、ラッチ回路１６で保持されるので、前記切替え信号Ｌ／Ｒを任意のタイミングで入力しても、１走査周期１Ｖの終了（シフト動作の完了）時点で前記ラッチ回路１６に取込まれる。これにより、シフトデータがフリップフロップＦ１〜Ｆ６の間で衝突し、過電流が発生したり、誤動作が発生したりする不具合を防止することができ、安定した動作を実現することができる。

本発明に係る実施の第２の形態について、図８〜図１２に基づいて説明すれば、以下のとおりである。

図８は、本発明の実施の第２の形態に係る走査方向制御回路２１の電気的構成を示すブロック図である。この走査方向制御回路２１は、前述の図１で示す走査方向制御回路１１に類似し、対応する部分には同一の参照符号を付して、その説明を省略する。

注目すべきは、この走査方向制御回路２１では、前記シフトレジスタ１２に、フリップフロップＦ１１〜Ｆ１４（補助フリップフロップ）を更に備えており、前記制御回路１７ａが、このフリップフロップＦ１２，Ｆ１４からの出力信号Ｄ２，Ｄ４を用いて前記レベルシフタ１５を制御するための制御信号ＣＴＬを生成することである。

フリップフロップＦ１１へは、シフトレジスタ１２のフリップフロップＦ１の出力信号が与えられ、フリップフロップＦ１２へはフリップフロップＦ１１の出力信号が与えられる。同様に、フリップフロップＦ１３へは、シフトレジスタ１２のフリップフロップＦ６の出力信号が与えられ、フリップフロップＦ１４へはフリップフロップＦ１３の出力信号が与えられる。これらのフリップフロップＦ１１〜Ｆ１４は、前記各フリップフロップＦ１〜Ｆ６と共通の、レベルシフトされたクロック信号ＣＫに同期して動作を行う。

図９は、前記制御回路１７ａの具体的構成例を示す電気回路図である。この制御回路１７ａは、前述の図５で示す制御回路１７と同様に構成され、レベルシフタ１５を非アクティブ状態とする（動作停止状態にする）タイミングを規定するアナログスイッチＣ３１，Ｃ３２に対して、前述の制御回路１７では、それぞれ出力信号Ｓ２，Ｓ５が入力されていたのに対して、この制御回路１７ａでは、それぞれ前記出力信号Ｄ４，Ｄ２が入力される点が異なる。

図１０〜図１２は、上述のように構成される走査方向制御回路２１の動作を説明するためのタイミングチャートである。図１０は前記切替え信号Ｌ／Ｒがハイレベルの場合を示し、図１１は前記切替え信号Ｌ／Ｒがローレベルの場合を示し、図１２は前記切替え信号Ｌ／Ｒがハイレベルからローレベルに変化する場合を示す。

ただし、前記図１０、１２のタイミングチャートでは、図示していないけれども、ラッチ回路１６を構成するフリップフロップのセット入力端子Ｓへは、予めイニシャル信号Ｓが与えられ、フリップフロップの出力端子Ｑ、すなわちシフトレジスタ１２へ入力される切替え信号Ｌ／Ｒの電位はハイレベルになっているものとする。

前記ラッチ回路１６を構成するフリップフロップの出力端子Ｑがハイレベルであると、シフトレジスタ１２のアナログスイッチＡ１〜Ａ６がオンし、アナログスイッチＢ１〜Ｂ６はオフする。したがって、クロック信号ＣＫおよび開始信号ＳＰがそれぞれレベルシフタ１３，１４でレベルシフトされた後に与えられると、図１０で示すように、前記図６と同様に、各フリップフロップＦ１〜Ｆ６では、クロック信号ＣＫの立ち下がりタイミング毎に前記開始信号ＳＰが順にシフトされ、出力信号Ｓ１〜Ｓ６が出力される。

また、前記切替え信号Ｌ／Ｒの電位がハイレベルであると、図９において、アナログスイッチＣ１１がオンし、アナログスイッチＣ１２がオフしている。したがって、前記ラッチ回路１６を構成するフリップフロップのクロック入力端子ＣＫには、出力信号Ｓ６が入力され、この出力信号Ｓ６がハイレベルからローレベルに立ち下がるタイミングが該フリップフロップのラッチタイミングとなり、データ入力端子Ｄに与えられる前段のレベルシフタ１５の出力電位をラッチする。

こうして、フリップフロップへ切替え信号Ｌ／Ｒのデータが取込まれると同時に、シフトレジスタ１２のシフト動作が完了するので、取込まれたデータに変化があった場合でも、シフトレジスタ１２に影響を与えることはない。以上の動作は、前記図６および図７で示す動作と同様である。

そして、このように切替え信号Ｌ／Ｒがハイレベルの場合は、この走査方向制御回路２１では、前記フリップフロップＦ１１，Ｆ１２は、フリップフロップＦ２，Ｆ３とそれぞれ並列となり、前記出力信号Ｓ２，Ｓ３と同じタイミングでそれぞれ出力信号Ｄ１，Ｄ２を出力する。

これに対して、前記フリップフロップＦ１３，Ｆ１４は、最終段となるフリップフロップＦ６のさらに後段に設けられることになり、前記出力信号Ｓ６に続いて、それぞれ出力信号Ｄ３，Ｄ４を順に出力する。

したがって、前記切替え信号Ｌ／Ｒの電位がハイレベルであると、図９において、アナログスイッチＣ２１，Ｃ３１がオンし、アナログスイッチＣ２２，Ｃ３２がオフし、前記ＮＯＲ回路Ｇ１１の一方の入力端子には出力信号Ｓ５が与えられ、ＮＯＲ回路Ｇ１２の一方の入力端子には出力信号Ｄ４が与えられる。出力信号Ｓ５がハイレベルとなったタイミングで制御信号ＣＴＬがアクティブのローレベルとなり、出力信号Ｄ４，Ｓ５が共にローレベルである間はその状態を保持し、出力信号Ｄ４がハイレベルとなったタイミングで前記制御信号ＣＴＬが非アクティブのハイレベルとなり、出力信号Ｄ４，Ｓ５が共にローレベルである間はその状態を保持する。

これによって、レベルシフタ１５は、前記出力信号Ｓ５がハイレベルとなってから、出力信号Ｄ４がハイレベルとなるまでの間、したがって前記ラッチ回路１６を構成するフリップフロップのラッチタイミングを含むその前後所定期間でアクティブ状態として、前記切替え信号Ｌ／Ｒのレベルシフトを行って前記シフトレジスタへ出力し、前記出力信号Ｄ４がハイレベルとなってから出力信号Ｓ５がハイレベルとなるまでの間は、非アクティブ状態としていることになる。

同様に、図１１で示すように前記切替え信号Ｌ／Ｒがローレベルである場合は、この走査方向制御回路２１では、前記フリップフロップＦ１３，Ｆ１４は、フリップフロップＦ５，Ｆ４とそれぞれ並列となり、前記出力信号Ｓ５，Ｓ４と同じタイミングでそれぞれ出力信号Ｄ３，Ｄ４を出力する。これに対して、前記フリップフロップＦ１１，Ｆ１２は、最終段となるフリップフロップＦ１のさらに後段に直列に設けられることになり、前記出力信号Ｓ１に続いて、それぞれ出力信号Ｄ１，Ｄ２を順に出力する。

したがって、前記切替え信号Ｌ／Ｒの電位がローレベルであると、図９において、アナログスイッチＣ２１，Ｃ３１がオフし、アナログスイッチＣ２２，Ｃ３２がオンし、前記ＮＯＲ回路Ｇ１１の一方の入力端子には出力信号Ｓ２が与えられ、ＮＯＲ回路Ｇ１２の一方の入力端子には出力信号Ｄ２が与えられ、出力信号Ｓ２がハイレベルとなったタイミングで制御信号ＣＴＬがアクティブのローレベルとなり、出力信号Ｓ２，Ｄ２が共にローレベルである間はその状態を保持し、出力信号Ｄ２がハイレベルとなったタイミングで前記制御信号ＣＴＬが非アクティブのハイレベルとなり、出力信号Ｓ２，Ｄ２が共にローレベルである間はその状態を保持する。

これによって、レベルシフタ１５は、前記出力信号Ｓ２がハイレベルとなってから、出力信号Ｄ２がハイレベルとなるまでの間、したがって前記ラッチ回路１６を構成するフリップフロップのラッチタイミングを含むその前後所定期間でアクティブ状態として、前記切替え信号Ｌ／Ｒのレベルシフトを行って前記シフトレジスタへ出力し、前記出力信号Ｄ２がハイレベルとなってから出力信号Ｓ２がハイレベルとなるまでの間は、非アクティブ状態としていることになる。

これに対して、図１２で示すように前記切替え信号Ｌ／Ｒが変化する場合は、先ず前述のように切替え信号Ｌ／Ｒの電位がハイレベルで１走査周期１Ｖを開始すると、シフトレジスタ１２のアナログスイッチＡ１〜Ａ６がオンし、アナログスイッチＢ１〜Ｂ６がオフし、各フリップフロップＦ１〜Ｆ６では、クロック信号ＣＫの立ち下がりタイミング毎に出力信号Ｓ１〜Ｓ６が順に出力される。

また、図９において、アナログスイッチＣ１１がオンし、アナログスイッチＣ１２がオフしており、前記ラッチ回路１６を構成するフリップフロップのクロック入力端子ＣＫには、出力信号Ｓ６が入力され、この出力信号Ｓ６がハイレベルからローレベルに立ち下がるタイミングでレベルシフタ１５の出力電位をラッチし、該フリップフロップの出力レベルが切替わる。

また、前記切替え信号Ｌ／Ｒの電位がハイレベルであると、アナログスイッチＣ２１，Ｃ３１がオンし、アナログスイッチＣ２２，Ｃ３２がオフし、前記ＮＯＲ回路Ｇ１１の一方の入力端子には出力信号Ｓ５が与えられ、ＮＯＲ回路Ｇ１２の一方の入力端子には出力信号Ｄ４が与えられ、前記図１０と同様に、出力信号Ｓ５がハイレベルとなったタイミングで前記制御信号ＣＴＬがアクティブのローレベルとなり、その走査周期を終了する。

次の走査周期となると、ラッチ回路１６を構成するフリップフロップの出力端子Ｑがローレベルに切替わっており、シフトレジスタ１２のアナログスイッチＡ１〜Ａ６がオフし、アナログスイッチＢ１〜Ｂ６がオンし、フリップフロップＦ６からフリップフロップＦ１の順に、クロック信号ＣＫの立ち下がりタイミング毎に出力信号Ｓ６〜Ｓ１が出力される。

また、図９において、アナログスイッチＣ１１がオフし、アナログスイッチＣ１２がオンしており、前記ラッチ回路１６を構成するフリップフロップのクロック入力端子ＣＫには、出力信号Ｓ１が入力され、この出力信号Ｓ１がハイレベルからローレベルに立ち下がるタイミングでレベルシフタ１５の出力電位をラッチする。

一方、前記制御信号ＣＴＬはアクティブのローレベルのままであり、前記切替え信号Ｌ／Ｒの電位がローレベルであると、アナログスイッチＣ２１，Ｃ３１がオフし、アナログスイッチＣ２２，Ｃ３２がオンし、前記ＮＯＲ回路Ｇ１１の一方の入力端子には出力信号Ｓ２が与えられ、ＮＯＲ回路Ｇ１２の一方の入力端子には出力信号Ｄ２が与えられ、これにより、出力信号Ｄ２がハイレベルとなったタイミングで前記制御信号ＣＴＬが非アクティブのハイレベルとなる。前記切替え信号Ｌ／Ｒの電位がローレベルのままであれば、次の走査周期で、再び出力信号Ｓ２がハイレベルとなるまで制御信号ＣＴＬが非アクティブのハイレベルとなり、レベルシフタ１５は非アクティブ状態としている。

このようにシフトレジスタ１２を構成するフリップフロップＦ１〜Ｆ６とは別途に補助のフリップフロップＦ１１〜Ｆ１４を設け、最終段となるフリップフロップＦ１，Ｆ６からの出力信号Ｓ１，Ｓ６をこのフリップフロップＦ１１，Ｆ１３に入力することで、前記シフトレジスタ１２のシフト動作を、この補助のフリップフロップＦ１１，Ｆ１２；Ｆ１３，Ｆ１４の段数分遅延することができる。そして、この補助のフリップフロップＦ１２，Ｆ１４の出力信号Ｄ２，Ｄ４を用いることで、レベルシフタ１５をアクティブ状態とする期間を容易に設定することができる。

また、前述の走査方向制御回路１１に比べて、切替え信号Ｌ／Ｒが変化した次の走査周期においてのみ消費電流を抑制できなくなるけれども、前記図１０や図１１で示すように、切替え信号Ｌ／Ｒがハイレベルやローレベルで一定の場合には、１走査周期Ｖ内でレベルシフタ１５をアクティブ状態とし、非アクティブ状態に戻しておくことができ、走査休止期間が長く設定されても、レベルシフタ１５が電力を消費し続けることはない。これによって、切替え信号Ｌ／Ｒが変化する頻度等を考慮すると、さらに低消費電力化を図ることができる。また、前述の走査方向制御回路１１と同様に、切替え信号Ｌ／Ｒがどの時点で変化しても、シフト動作完了までは内部回路に反映されないようにすることができる。

本発明に係る実施の第３の形態について、図１３〜図１６に基づいて説明すれば、以下のとおりである。

図１３は、本発明の実施の第３の形態に係る走査方向制御回路３１の電気的構成を示すブロック図である。この走査方向制御回路３１は、前述の図８で示す走査方向制御回路２１に類似し、対応する部分には同一の参照符号を付して、その説明を省略する。

注目すべきは、この走査方向制御回路３１では、補助のフリップフロップが、前述の走査方向制御回路２１では参照符号Ｆ１１，Ｆ１２とＦ１３，Ｆ１４とで示す２段×２組であったのに対して、参照符号Ｆ２１〜Ｆ２４とＦ２５〜Ｆ２８（補助フリップフロップ）とで示す４段×２組設けられていることである。

そして、フリップフロップＦ１の出力信号Ｓ１はフリップフロップＦ２１に入力され、フリップフロップＦ６の出力信号Ｓ６はフリップフロップＦ２５に入力される。また、図１４で示すように、制御回路１７ａのアナログスイッチＣ１１，Ｃ１２には、前記フリップフロップＦ６，Ｆ１からの出力信号Ｓ６，Ｓ１に代えて、フリップフロップＦ２６，Ｆ２２からの出力信号Ｄ６，Ｄ２がそれぞれ入力される。さらにまた、前記制御回路１７ａのアナログスイッチＣ２１，Ｃ２２には、前記フリップフロップＦ５，Ｆ２からの出力信号Ｓ５，Ｓ２に代えて、フリップフロップＦ２５，Ｆ２１からの出力信号Ｄ５，Ｄ１がそれぞれ入力され、アナログスイッチＣ３１，Ｃ３２には、前記フリップフロップＦ１４，Ｆ１２からの出力信号Ｄ４，Ｄ２に代えて、フリップフロップＦ２８，Ｆ２４からの出力信号Ｄ８，Ｄ４がそれぞれ入力される。

図１５および図１６は、上述のように構成される走査方向制御回路３１の動作を説明するためのタイミングチャートである。図１５は前記切替え信号Ｌ／Ｒがハイレベルの場合を示し、図１６は前記切替え信号Ｌ／Ｒがローレベルの場合を示す。ただし、フリップフロップＦ２〜Ｆ５の出力信号Ｓ２〜Ｓ５の出力波形は省略している。

図１５で示すように前記切替え信号Ｌ／Ｒがハイレベルである場合は、この走査方向制御回路３１では、前記フリップフロップＦ２１〜Ｆ２４は、フリップフロップＦ２〜Ｆ５とそれぞれ並列となり、前記出力信号Ｓ２〜Ｓ５と同じタイミングでそれぞれ出力信号Ｄ１〜Ｄ４を出力する。これに対して、前記フリップフロップＦ２５〜Ｆ２８は、最終段となるフリップフロップＦ６のさらに後段に直列に設けられることになり、前記出力信号Ｓ６に続いて、それぞれ出力信号Ｄ５〜Ｄ８を順に出力する。

また、前記切替え信号Ｌ／Ｒの電位がハイレベルであると、前記アナログスイッチＣ１１がオンし、アナログスイッチＣ１２がオフしている。したがって、前記ラッチ回路１６を構成するフリップフロップのクロック入力端子ＣＫには、出力信号Ｄ６が入力され、この出力信号Ｄ６がハイレベルからローレベルに立ち下がるタイミングが該フリップフロップのラッチタイミングとなり、データ入力端子Ｄに与えられる前段のレベルシフタ１５の出力電位をラッチする。

こうして、フリップフロップへ切替え信号Ｌ／Ｒのデータが取込まれる（すなわち、出力信号Ｄ６の立ち下がりタイミングで）前に、シフトレジスタ１２のシフト動作が完了するので、取込まれたデータに変化があった場合でも、シフトレジスタ１２に影響を与えることはない。

そして、前記切替え信号Ｌ／Ｒの電位がハイレベルであると、前記アナログスイッチＣ２１，Ｃ３１がオンし、アナログスイッチＣ２２，Ｃ３２がオフし、前記ＮＯＲ回路Ｇ１１の一方の入力端子には出力信号Ｄ５が与えられ、ＮＯＲ回路Ｇ１２の一方の入力端子には出力信号Ｄ８が与えられ、出力信号Ｄ５がハイレベルとなったタイミングで制御信号ＣＴＬがアクティブのローレベルとなり、出力信号Ｄ８，Ｄ５が共にローレベルである間はその状態を保持し、出力信号Ｄ８がハイレベルとなったタイミングで前記制御信号ＣＴＬが非アクティブのハイレベルとなり、出力信号Ｄ８，Ｄ５が共にローレベルである間はその状態を保持する。

これによって、レベルシフタ１５は、前記出力信号Ｄ５がハイレベルとなってから、出力信号Ｄ８がハイレベルとなるまでの間、したがって前記ラッチ回路１６を構成するフリップフロップのラッチタイミングを含むその前後所定期間でアクティブ状態として、前記切替え信号Ｌ／Ｒのレベルシフトを行って前記シフトレジスタへ出力し、前記出力信号Ｄ８がハイレベルとなってから出力信号Ｄ５がハイレベルとなるまでの間は、非アクティブ状態としていることになる。

同様に、図１６で示すように前記切替え信号Ｌ／Ｒがローレベルである場合は、この走査方向制御回路３１では、前記フリップフロップＦ２５〜Ｆ２８は、フリップフロップＦ５〜Ｆ２とそれぞれ並列となり、前記出力信号Ｓ５〜Ｓ２と同じタイミングでそれぞれ出力信号Ｄ５〜Ｄ８を出力する。これに対して、前記フリップフロップＦ１１〜Ｆ１４は、最終段となるフリップフロップＦ１のさらに後段に直列に設けられることになり、前記出力信号Ｓ１に続いて、それぞれ出力信号Ｄ１〜Ｄ４を順に出力する。

したがって、前記切替え信号Ｌ／Ｒの電位がローレベルであると、アナログスイッチＣ２１，Ｃ３１がオフし、アナログスイッチＣ２２，Ｃ３２がオンし、前記ＮＯＲ回路Ｇ１１の一方の入力端子には出力信号Ｄ１が与えられ、ＮＯＲ回路Ｇ１２の一方の入力端子には出力信号Ｄ４が与えられる。これにより、出力信号Ｄ１がハイレベルとなったタイミングで制御信号ＣＴＬがアクティブのローレベルとなり、出力信号Ｄ１，Ｄ４が共にローレベルである間はその状態を保持し、出力信号Ｄ４がハイレベルとなったタイミングで前記制御信号ＣＴＬが非アクティブのハイレベルとなり、出力信号Ｄ１，Ｄ４が共にローレベルである間はその状態を保持する。

これによって、レベルシフタ１５は、前記出力信号Ｄ１がハイレベルとなってから、出力信号Ｄ４がハイレベルとなるまでの間、したがって前記ラッチ回路１６を構成するフリップフロップのラッチタイミングを含むその前後所定期間でアクティブ状態として、前記切替え信号Ｌ／Ｒのレベルシフトを行って前記シフトレジスタへ出力し、前記出力信号Ｄ４がハイレベルとなってから出力信号Ｄ１がハイレベルとなるまでの間は、非アクティブ状態としていることになる。

このように構成することによって、フリップフロップＦ１〜Ｆ６のシフト動作が終了してから所定時間後に（この図１３〜図１６の例では、動作終了から２段分遅れて）、ラッチ回路１６のラッチタイミングを設定することができ、安定した動作を実現することができる。

なお、上述の各実施の形態では、シフトレジスタ１２におけるフリップフロップの段数をＦ１〜Ｆ６の６段で説明しているけれども、他の段数であってもよいことは言うまでもない。

同様に、フリップフロップも、Ｆ１１，Ｆ１２；Ｆ１３，Ｆ１４またはＦ２１〜Ｆ２４；Ｆ２５〜Ｆ２８のそれぞれ２段×２組または４段×２組としたが、これ以外の段数であってもよい。

また、レベルシフタ１５のアクティブ／非アクティブ状態を制御する制御信号ＣＴＬは、ラッチ回路１６を構成するフリップフロップのクロック入力端子ＣＫに入力される信号を挟むように選択すれば、どのフリップフロップの出力信号を使用してもよい。

さらにまた、前記実施の各形態にて使用したフリップフロップ、レベルシフタ、ラッチ回路は、別の構成であってもよい。

本発明に係る実施の第４の形態について、図２４〜図２７に基づいて説明すれば、以下のとおりである。

図２４は、本発明の実施の第４の形態に係る走査方向制御回路６１の電気的構成を示すブロック図である。この走査方向制御回路６１は、前述の図１で示す走査方向制御回路１１に類似し、対応する部分には同一の参照符号を付して、その説明を省略する。

注目すべきは、この走査方向制御回路６１では、図２５に示すように、制御回路の構成が図１と異なり、制制御回路１７ｂがシフトレジスタ１２からの出力信号Ｓ１またはＳ６を用いてレベルシフタ１５を制御するための制御信号ＣＴＬを生成すると共に、ラッチ回路１６のラッチ動作を行うことである。

図２４の走査方向制御回路６１は、制御回路において前述の図１で示す走査方向制御回路１１と異なり、シフトレジスタ１２からの出力信号Ｓ１，Ｓ６のみが制御回路１７ｂへ送られる構成を有している。

図２５は、前記制御回路１７ｂの具体的構成を示す電気回路図である。この制御回路１７ｂは、アナログスイッチＣ４１，Ｃ４２と、インバータ回路ＩＮＶ７、ＩＮＶ８を備えて構成されている。ラッチ回路１６からのレベルシフトされた切替え信号Ｌ／Ｒは、アナログスイッチＣ４１のオン／オフ制御用に直接与えられるとともに、インバータ回路ＩＮＶ８で反転された後、アナログスイッチＣ４２のオン／オフ制御用に与えられる。

前記アナログスイッチＣ４１，Ｃ４２は対を成し、前記レベルシフトされた切替え信号Ｌ／Ｒに応答して、これらが択一的にオンすることで、前記出力信号Ｓ６またはＳ１が前記ラッチ回路１６を構成するフリップフロップのクロック入力端子ＣＫに与えられると共に、インバータ回路ＩＮＶ７に与えられる。インバータ回路ＩＮＶ７の出力信号は、前記レベルシフタ１５の動作を制御するための制御信号ＣＴＬとして前記レベルシフタ１５へ与えられる。

図２６および図２７は、上述のように構成される走査方向制御回路６１の動作を説明するためのタイミングチャートである。図２６は前記切替え信号Ｌ／Ｒが変化しない場合（ハイレベルの場合）を示し、図２７は前記切替え信号Ｌ／Ｒが変化する場合（ハイレベルからローレベルに変化する場合）を示す。

ただし、これらのタイミングチャートでは、図示していないけれども、ラッチ回路１６を構成するフリップフロップのセット入力端子Ｓへは、予めイニシャル信号が与えられ、フリップフロップの出力端子Ｑ、すなわちシフトレジスタ１２へ入力される切替え信号Ｌ／Ｒの電位はハイレベルになっているものとする。

前記ラッチ回路１６を構成するフリップフロップの出力端子Ｑがハイレベルであると、シフトレジスタ１２のアナログスイッチＡ１〜Ａ６がオンし、アナログスイッチＢ１〜Ｂ６はオフする。したがって、クロック信号ＣＫおよび開始信号ＳＰがそれぞれレベルシフタ１３，１４でレベルシフトされた後に与えられると、図２６で示すように、上述の各実施の形態と同様に、各フリップフロップＦ１〜Ｆ６では、クロック信号ＣＫの立ち下がりタイミング毎に前記開始信号ＳＰが順にシフトされ、出力信号Ｓ１〜Ｓ６が出力される。

また、前記切替え信号Ｌ／Ｒの電位がハイレベルであると、図２５において、アナログスイッチＣ４１がオンし、アナログスイッチＣ４２がオフしている。したがって、前記ラッチ回路１６を構成するフリップフロップのクロック入力端子ＣＫおよび前記インバータ回路ＩＮＶ７には、出力信号Ｓ６が入力される。出力信号Ｓ６がハイレベルとなったタイミングで前記制御信号ＣＴＬがアクティブのローレベルとなり、レベルシフタ１５はアクティブ状態（動作状態）となる。出力信号Ｓ６がハイレベルからローレベルに立ち下がるタイミングで前記ラッチ回路１６を構成するフリップフロップのラッチ動作を行い、データ入力端子Ｄに与えられる前段のレベルシフタ１５の出力電位をラッチすると同時に、制御信号ＣＴＬが非アクティブのハイレベルとなり、レベルシフタ１５は非アクティブ状態（動作停止状態）となる。

こうして、レベルシフタ１５は、出力信号Ｓ６がハイレベルの期間、アクティブとなり、ローレベルの期間、非アクティブとなると共に、前記ラッチ回路１６を構成するフリップフロップへ切替え信号Ｌ／Ｒのデータが取込まれると同時に、シフトレジスタ１２のシフト動作が完了するので、取込まれたデータに変化があった場合でも、シフトレジスタ１２に影響を与えることはない。

これに対して、図２７で示すように前記切替え信号Ｌ／Ｒが変化する場合は、先ず前述のように、切替え信号Ｌ／Ｒの電位がハイレベルで１走査周期１Ｖを開始すると、シフトレジスタ１２のアナログスイッチＡ１〜Ａ６がオンし、アナログスイッチＢ１〜Ｂ６がオフし、各フリップフロップＦ１〜Ｆ６では、クロック信号ＣＫの立ち下がりタイミング毎に出力信号Ｓ１〜Ｓ６が順に出力される。

また、図２５において、アナログスイッチＣ４１がオンし、アナログスイッチＣ４２がオフしており、前記ラッチ回路１６を構成するフリップフロップのクロック入力端子ＣＫには、出力信号Ｓ６が入力され、この出力信号Ｓ６がハイレベルからローレベルに立ち下がるタイミングでレベルシフタ１５の出力電位をラッチし、該フリップフロップの出力レベルが切替わる。

こうして切替え信号Ｌ／Ｒのデータが取込まれると同時に、シフトレジスタ１２のシフト動作が完了し、取込まれたデータに変化があっても、シフトレジスタ１２に影響を与えることはない。

また、出力信号Ｓ６は、同時に、前記インバータ回路ＩＮＶ７にも入力され、出力信号Ｓ６がハイレベルとなったタイミングで前記制御信号ＣＴＬがアクティブのローレベルとなり、出力信号Ｓ６がローレベルとなったタイミングで制御信号ＣＴＬが非アクティブのハイレベルとなり、前記ラッチタイミングを含むその前後所定期間でレベルシフタ１５はアクティブ状態とし、前記出力信号Ｓ６がローレベルとなっている期間は、非アクティブ状態としている。

ただし、前記ラッチタイミングとレベルシフタ１５が非アクティブ状態となるタイミングは同時である。

そして、次の走査周期では、ラッチ回路１６を構成するフリップフロップの出力がローレベルに切替わっており、シフトレジスタ１２のアナログスイッチＡ１〜Ａ６がオフし、アナログスイッチＢ１〜Ｂ６がオンし、フリップフロップＦ６からフリップフロップＦ１の順に、クロック信号ＣＫの立ち下がりタイミング毎に出力信号Ｓ６〜Ｓ１が出力される。

また、アナログスイッチＣ４１がオフし、アナログスイッチＣ４２がオンしており、前記ラッチ回路１６を構成するフリップフロップのクロック入力端子ＣＫには、出力信号Ｓ１が入力され、この出力信号Ｓ１がハイレベルからローレベルに立ち下がるタイミングでレベルシフタ１５の出力電位をラッチする。

また、出力信号Ｓ１は、同時に、前記インバータ回路ＩＮＶ７にも入力され、出力信号Ｓ１がハイレベルとなったタイミングで前記制御信号ＣＴＬがアクティブのローレベルとなり、出力信号Ｓ１がローレベルとなったタイミングで制御信号ＣＴＬが非アクティブのハイレベルとなり、前記ラッチタイミングを含むその前後所定期間でレベルシフタ１５はアクティブ状態とし、前記出力信号Ｓ１がローレベルとなっている期間は、非アクティブ状態としている。

ただし、前記ラッチタイミングとレベルシフタ１５が非アクティブ状態となるタイミングは同時である。

このように本発明に従う走査方向制御回路６１では、前記レベルシフタ１５を、前記シフトレジスタ１２を構成するフリップフロップＦ１の出力信号Ｓ１、またはフリップフロップＦ６の出力信号Ｓ６に基づいて制御回路１７ｂが制御すると共に、前記ラッチ回路１６のラッチ動作をレベルシフタ１５が非アクティブ状態となるタイミングと同時に行う。それにより、出力信号Ｓ１または出力信号Ｓ６のハイレベルの期間のみ、レベルシフタ１５がアクティブ状態となり、その他の期間は非アクティブ状態となるため、前述の走査方向制御回路１１に比べて、レベルシフタ１５で発生する定常電流の発生期間をさらに短くし、更なる低消費電力化を実現することができる。

また、前記切替え信号Ｌ／Ｒに対しては、レベルシフタ１５でレベルシフトした後、ラッチ回路１６で保持するので、前記切替え信号Ｌ／Ｒを任意のタイミングで入力しても、１走査周期１Ｖの終了（シフト動作の完了）時点で前記ラッチ回路１６に取込まれる。これにより、シフトデータがフリップフロップＦ１〜Ｆ６の間で衝突し、過電流が発生したり、誤動作が発生したりする不具合を防止することができ、安定した動作を実現することができる。

本発明に係る実施の第５の形態について、図２８〜図３２に基づいて説明すれば、以下のとおりである。

図２８は、本発明の実施の第５の形態に係る走査方向制御回路７１の電気的構成を示すブロック図である。この走査方向制御回路７１は、前述の図２４で示す走査方向制御回路６１に類似し、対応する部分には同一の参照符号を付して、その説明を省略する。

注目すべきは、この走査方向制御回路７１では、前記シフトレジスタ１２に、フリップフロップＦ３１，Ｆ３２（補助フリップフロップ）を更に備えており、前記制御回路１７ｂが、このフリップフロップＦ３１，Ｆ３２からの出力信号Ｄ１，Ｄ２を用いて前記レベルシフタ１５を制御するための制御信号ＣＴＬを生成するとともに、ラッチ回路１６のラッチ動作を行うことである。

フリップフロップＦ３１へは、シフトレジスタ１２内のフリップフロップＦ１の出力信号が与えられ、同様に、フリップフロップＦ３２へは、シフトレジスタ１２内のフリップフロップＦ６の出力信号が与えられる。これらのフリップフロップＦ３１，Ｆ３２は、前記各フリップフロップＦ１〜Ｆ６と共通のレベルシフトされたクロック信号ＣＫに同期して動作を行う。

また、図２９で示すように、制御回路１７ｂのアナログスイッチＣ４１，Ｃ４２には、前記フリップフロップＦ６，Ｆ１からの出力信号Ｓ６，Ｓ１に代えて、フリップフロップＦ３２，Ｆ３１からの出力信号Ｄ２，Ｄ１がそれぞれ入力される。

図３０〜図３２は、上述のように構成される走査方向制御回路７１の動作を説明するためのタイミングチャートである。図３０は前記切替え信号Ｌ／Ｒがハイレベルの場合を示し、図３１は前記切替え信号Ｌ／Ｒがローレベルの場合を示し、図３２は前記切替え信号Ｌ／Ｒがハイレベルからローレベルに変化する場合を示す。

ただし、前記図３０、３２のタイミングチャートでは、図示していないけれども、ラッチ回路１６を構成するフリップフロップのセット入力端子Ｓへは、予めイニシャル信号Ｓが与えられ、フリップフロップの出力端子Ｑ、すなわちシフトレジスタ１２へ入力される切替え信号Ｌ／Ｒの電位はハイレベルになっているものとする。

図３０で示すように、前記切替え信号Ｌ／Ｒがハイレベルである場合は、この走査方向制御回路７１では、前記フリップフロップＦ３１は、フリップフロップＦ２と並列となり、前記出力信号Ｓ２と同じタイミングで出力信号Ｄ１を出力する。これに対して、前記フリップフロップＦ３２は、最終段となるフリップフロップＦ６のさらに後段に直列に設けられることになり、前記出力信号Ｓ６に続いて、出力信号Ｄ２を出力する。

また、前記切替え信号Ｌ／Ｒの電位がハイレベルであると、図２９において、アナログスイッチＣ４１がオンし、アナログスイッチＣ４２がオフしている。したがって、前記ラッチ回路１６を構成するフリップフロップのクロック入力端子ＣＫおよび前記インバータ回路ＩＮＶ７には、出力信号Ｄ２が入力される。出力信号Ｄ２がハイレベルとなったタイミングで前記制御信号ＣＴＬがアクティブのローレベルとなり、レベルシフタ１５はアクティブ状態（動作状態）となる。出力信号Ｄ２がハイレベルからローレベルに立ち下がるタイミングで前記ラッチ回路１６を構成するフリップフロップのラッチ動作を行い、データ入力端子Ｄに与えられる前段のレベルシフタ１５の出力電位をラッチすると同時に、制御信号ＣＴＬが非アクティブのハイレベルとなり、レベルシフタ１５は非アクティブ状態（動作停止状態）となる。

こうして、レベルシフタ１５は、出力信号Ｄ２がハイレベルの期間、アクティブとなり、ローレベルの期間、非アクティブとなると共に、前記ラッチ回路１６を構成するフリップフロップへ切替え信号Ｌ／Ｒのデータが取込まれると同時に、シフトレジスタ１２のシフト動作が完了するので、取込まれたデータに変化があった場合でも、シフトレジスタ１２に影響を与えることはない。

同様に、図３１で示すように前記切替え信号Ｌ／Ｒがローレベルである場合は、この走査方向制御回路７１では、前記フリップフロップＦ３２は、フリップフロップＦ５と並列となり、前記出力信号Ｓ５と同じタイミングで出力信号Ｄ２を出力する。これに対して、前記フリップフロップＦ３１は、最終段となるフリップフロップＦ１のさらに後段に直列に設けられることになり、前記出力信号Ｓ１に続いて、それぞれ出力信号Ｄ１を出力する。

したがって、前記切替え信号Ｌ／Ｒの電位がローレベルであると、図２９において、アナログスイッチＣ４１がオフし、アナログスイッチＣ４２がオンしており、前記ラッチ回路１６を構成するフリップフロップのクロック入力端子ＣＫおよび前記インバータ回路ＩＮＶ７には、出力信号Ｄ１が入力される。出力信号Ｄ１がハイレベルとなったタイミングで前記制御信号ＣＴＬがアクティブのローレベルとなり、レベルシフタ１５はアクティブ状態（動作状態）となる。出力信号Ｄ１がハイレベルからローレベルに立ち下がるタイミングで前記ラッチ回路１６を構成するフリップフロップのラッチ動作を行い、データ入力端子Ｄに与えられる前段のレベルシフタ１５の出力電位をラッチすると同時に、制御信号ＣＴＬが非アクティブのハイレベルとなり、レベルシフタ１５は非アクティブ状態（動作停止状態）となる。

こうして、レベルシフタ１５は、出力信号Ｄ１がハイレベルの期間、アクティブとなり、ローレベルの期間、非アクティブとなると共に、前記ラッチ回路１６を構成するフリップフロップへ切替え信号Ｌ／Ｒのデータが取込まれると同時に、シフトレジスタ１２のシフト動作が完了するので、取込まれたデータに変化があった場合でも、シフトレジスタ１２に影響を与えることはない。

これに対して、図３２で示すように、前記切替え信号Ｌ／Ｒが変化する場合は、先ず前述のように切替え信号Ｌ／Ｒの電位がハイレベルで１走査周期１Ｖを開始すると、シフトレジスタ１２のアナログスイッチＡ１〜Ａ６がオンし、アナログスイッチＢ１〜Ｂ６がオフし、各フリップフロップＦ１〜Ｆ６では、クロック信号ＣＫの立ち下がりタイミング毎に出力信号Ｓ１〜Ｓ６が順に出力され、Ｓ６の出力に続き出力信号Ｄ２が出力される。

また、図２９において、アナログスイッチＣ４１がオンし、アナログスイッチＣ４２がオフしており、前記ラッチ回路１６を構成するフリップフロップのクロック入力端子ＣＫには、出力信号Ｄ２が入力され、この出力信号Ｄ２がハイレベルからローレベルに立ち下がるタイミングでレベルシフタ１５の出力電位をラッチし、該フリップフロップの出力レベルが切替わる。

こうして切替え信号Ｌ／Ｒのデータが取込まれる前に、シフトレジスタ１２のシフト動作が完了し、取込まれたデータに変化があっても、シフトレジスタ１２に影響を与えることはない。

また、出力信号Ｄ２は、同時に、前記インバータ回路ＩＮＶ７にも入力され、出力信号Ｄ２がハイレベルとなったタイミングで前記制御信号ＣＴＬがアクティブのローレベルとなり、出力信号Ｄ２がローレベルとなったタイミングで制御信号ＣＴＬが非アクティブのハイレベルとなり、前記ラッチタイミングを含むその前後所定期間でレベルシフタ１５はアクティブ状態とし、前記出力信号Ｄ２がローレベルとなっている期間は、非アクティブ状態としている。

ただし、前記ラッチタイミングとレベルシフタ１５が非アクティブ状態となるタイミングは同時である。

そして、次の走査周期では、ラッチ回路１６を構成するフリップフロップの出力がローレベルに切替わっており、シフトレジスタ１２のアナログスイッチＡ１〜Ａ６がオフし、アナログスイッチＢ１〜Ｂ６がオンし、フリップフロップＦ６からフリップフロップＦ１の順に、クロック信号ＣＫの立ち下がりタイミング毎に出力信号Ｓ６〜Ｓ１が出力され、Ｓ１の出力に続き出力信号Ｄ１が出力される。

また、アナログスイッチＣ４１がオフし、アナログスイッチＣ４２がオンしており、前記ラッチ回路１６を構成するフリップフロップのクロック入力端子ＣＫには、出力信号Ｄ１が入力され、この出力信号Ｄ１がハイレベルからローレベルに立ち下がるタイミングでレベルシフタ１５の出力電位をラッチする。

また、出力信号Ｄ１は、同時に、前記インバータ回路ＩＮＶ７にも入力され、出力信号Ｄ１がハイレベルとなったタイミングで前記制御信号ＣＴＬがアクティブのローレベルとなり、出力信号Ｄ１がローレベルとなったタイミングで制御信号ＣＴＬが非アクティブのハイレベルとなり、前記ラッチタイミングを含むその所定期間でレベルシフタ１５はアクティブ状態とし、前記出力信号Ｄ１がローレベルとなっている期間は、非アクティブ状態としている。

ただし、前記ラッチタイミングとレベルシフタ１５が非アクティブ状態となるタイミングは同時である。

このように構成することによって、フリップフロップＦ１〜Ｆ６のシフト動作が終了してから所定時間後に（この図２８〜図３２の例では、動作終了から１段分遅れて）、ラッチ回路１６のラッチタイミングを設定することができ、安定した動作を実現することができる。

なお、上述の各実施の形態では、シフトレジスタ１２におけるフリップフロップの段数をＦ１〜Ｆ６の６段で説明しているけれども、他の段数であってもよいことは言うまでもない。

同様に、フリップフロップも、Ｆ３１，Ｆ３２としたが、これ以外の段数であってもよく、シフトレジスタ最終段を含むそれ以降の出力信号であれば、どのフリップフロップの出力信号を使用してもよい。

さらにまた、前記実施の各形態にて使用したフリップフロップ、レベルシフタ、ラッチ回路は、別の構成であってもよい。

本発明に係る実施の第６の形態について、図１７および図１８に基づいて説明すれば、以下のとおりである。

図１７は、本発明の実施の第６の形態に係る液晶表示装置４１の電気的構成を示すブロック図である。注目すべきは、この液晶表示装置４１では、前述の各走査方向制御回路１１，２１，３１，６１，７１のいずれか一つを、走査信号線駆動回路４２およびデータ信号線駆動回路４３に用いることである。

前記走査信号線駆動回路４２は、前述の各走査方向制御回路１１，２１，３１，６１，７１のいずれか一つで実現される走査方向制御回路４４から成り、前記データ信号線駆動回路４３は、前記各走査方向制御回路１１，２１，３１，６１，７１のいずれか一つで実現される走査方向制御回路４５およびサンプリング回路４６から構成される。

この液晶表示装置４１は、マトリクス状に配置された画素ＰＩＸを有する表示部４７と、各画素ＰＩＸを駆動する前記走査信号線駆動回路４２およびデータ信号線駆動回路４３とを備えており、コントローラ４８が各画素ＰＩＸの表示状態を示す映像信号ＤＡＴを生成すると、該映像信号ＤＡＴに基づいて画像が表示される。

前記両駆動回路４２，４３は、表示部４７と同一の基板上にモノリシック形成されている。これによって、両駆動回路４２，４３と各画素ＰＩＸとの間の配線を基板外に引出す必要がなくなり、走査信号線ＧＬ１〜ＧＬｍおよびデータ信号線ＳＬ１〜ＳＬｋの数が増加しても、基板外に引出す信号線の数が変化せず、組み立て時の手間を削減することができる。

また、各信号線ＧＬ１〜ＧＬｍ；ＳＬ１〜ＳＬｋを基板外と接続するための端子を設ける必要がないので、各信号線ＧＬ１〜ＧＬｍ；ＳＬ１〜ＳＬｋの容量の増大を防止することができるとともに、集積度の低下を防止することもできる。

また、前記表示部４７および両駆動回路４２，４３は、ガラス基板上に形成された多結晶シリコン薄膜トランジスタから構成されている。これによって、ガラスなどの絶縁性基板上に前記回路を形成することができ、表示面積を容易に拡大することができる。また、各画素領域の回路を形成する際に、走査信号線駆動回路４２およびデータ信号線駆動回路４３を合わせて形成することができ、製造時の手間や各信号線の容量を削減することができる。

さらにまた、前記表示部４７および両駆動回路４２，４３は、６００℃以下のプロセス温度で製造されたスイッチング素子を含んでいる。これによって、各スイッチング素子の基板として、歪み点が６００℃以下の通常のガラス基板を使用しても、歪み点以上のプロセスに起因するソリやタワミが発生しない。この結果、実装がさらに容易で、より表示面積の広い表示装置を実現することができる。

前記表示部４７は、ｋ本のデータ信号線ＳＬ１〜ＳＬｋと、各データ信号線ＳＬ１〜ＳＬｋにそれぞれ交差するｍ本の走査信号線ＧＬ１〜ＧＬｍとを備えている。前記ｋ以下の任意の正整数をｉ、前記ｍ以下の任意の正整数をｊとすると、任意のデータ信号線ＳＬｉと走査信号線ＧＬｊとの組み合わせ毎に、画素ＰＩＸ（ｉ，ｊ）が形成されており、各画素ＰＩＸ（ｉ，ｊ）は、相互に隣接する２本のデータ信号線ＳＬｉとＳＬｉ＋１および相互に隣接する２本の走査信号線ＧＬｊとＧＬｊ＋１で包囲された部分に配される。

一方、前記各画素ＰＩＸ（ｉ，ｊ）は、たとえば図１８に示すように、ゲート端子が走査信号線ＧＬｊへ、ソース端子がデータ信号線ＳＬｉに接続された電界効果トランジスタ（スイッチング素子）ＳＷと、該電界効果トランジスタＳＷのドレイン端子に、一方の電極が接続された画素容量Ｃｐとを備えている。また、画素容量Ｃｐの他端は、全画素ＰＩＸに共通の共通電極線に接続されている。前記画素容量Ｃｐは、液晶容量ＣＬと、必要に応じて付加される補助容量Ｃｓとから構成されている。

前記画素ＰＩＸ（ｉ，ｊ）において、走査信号線ＧＬｊが選択されると、電界効果トランジスタＳＷが導通し、データ信号線ＳＬｉに印加された電圧が画素容量Ｃｐへ印加される。一方、当該走査信号線ＧＬｊの選択期間が終了して、電界効果トランジスタＳＷが遮断されている間、画素容量Ｃｐは、遮断時の電圧を保持し続ける。ここで、液晶の透過率あるいは反射率は、液晶容量ＣＬに印加される電圧によって変化する。したがって、走査信号線ＧＬｊを選択し、データ信号線ＳＬｉへ映像データに応じた電圧を印加すれば、当該画素ＰＩＸ（ｉ，ｊ）の表示状態を、前記映像データに合わせて変化させることができる。

上述のように構成される液晶表示装置４１において、走査信号線駆動回路４２が走査信号線ＧＬを選択し、選択中の走査信号線ＧＬとデータ信号線ＳＬとの組み合わせに対応する画素ＰＩＸへの映像データが、データ信号線駆動回路４３によって、それぞれのデータ信号線ＳＬへ出力される。これにより、当該走査信号線ＧＬに接続された画素ＰＩＸへ、それぞれの映像データが順次書込まれる。このような走査を、走査信号線ＧＬを順次選択しつつ行うことで、表示部４７の全画素ＰＩＸに、それぞれの映像データが書込まれる。

ここで、前記コントローラ４８からデータ信号線駆動回路４３までの間、各画素ＰＩＸへの映像データは、映像信号ＤＡＴとして時分割で伝送されており、データ信号線駆動回路４３は、タイミング信号となる所定の周期のクロック信号ＣＫＳとスタート信号ＳＰＳとに基づいたタイミングで、前記映像信号ＤＡＴから、各映像データを抽出している。

具体的には、前記データ信号線駆動回路４３は、クロック信号ＣＫＳに同期して、切替え信号Ｌ／Ｒが示すシフト方向へ開始信号ＳＰＳを順次シフトすることによって、１クロックずつタイミングが異なる出力信号Ｓ１〜Ｓｋを生成する双方向の前記シフトレジスタ１２を含む走査方向制御回路４５と、各出力信号Ｓ１〜Ｓｋが示すタイミングで、映像信号ＤＡＴをサンプリングして、各データ信号線ＳＬ１〜ＳＬｋへ出力する映像データを抽出するサンプリング回路４６とを備えている。

ここで、切替え信号Ｌ／Ｒが右方向（ＳＬ１からＳＬｋへの方向）へのシフトを示している場合、出力信号Ｓ１が最も早いタイミングとなり、切替え信号Ｌ／Ｒが左方向へのシフトを示している場合、出力信号Ｓｋが最も早いタイミングとなる。したがって、切替え信号Ｌ／Ｒを切替えることによって、各データ信号線ＳＬ１〜ＳＬｋへの映像データを映像信号ＤＡＴから抽出する順番を変更でき、表示部４７に左右が反転した映像を表示できる。

同様に、走査信号線駆動回路４２は、クロック信号ＣＫＧに同期して、切替え信号Ｕ／Ｄが示すシフト方向へ、開始信号ＳＰＧを順次シフトすることによって、１クロックずつタイミングが異なる走査信号を、各走査信号線ＧＬ１〜ＧＬｍへ出力する双方向の前記シフトレジスタ１２を含む走査方向制御回路４４を備えている。

したがって、切替え信号Ｕ／Ｄが下方向（ＧＬ１からＧＬｍへの方向）へのシフトを示している場合、走査信号線ＧＬ１への出力信号が最も早いタイミングとなり、切替え信号Ｕ／Ｄが上方向へのシフトを示している場合、走査信号線ＧＬｍへの出力信号が最も早いタイミングとなる。

このようにして、切替え信号Ｕ／Ｄを切替えることで、走査信号線ＧＬ１〜ＧＬｍを選択する順番を変更でき、表示部５３へ上下が反転した映像を表示できる。

ここで、本実施形態に係る液晶表示装置４１は、表示部４７および両駆動回路４２，４３が多結晶シリコン薄膜トランジスタで形成されており、これらの回路の駆動電圧Ｖｃｃは、たとえば１５Ｖ程度に設定されている。一方、コントローラ４８は、前記表示部４７および駆動回路４２，４３とは異なる基板上に、単結晶シリコントランジスタで形成されており、駆動電圧は、たとえば５Ｖ、あるいはそれ以下の電圧など、前記駆動電圧Ｖｃｃよりも低い値に設定されている。

なお、前記表示部４７および駆動回路４２，４３と、コントローラ４８とは、互いに異なる基板上に形成されているが、両者間で伝送される信号の数は、前記表示部４７と駆動回路４２，４３との信号の数よりも大幅に少なく、たとえば映像信号ＤＡＴ、各開始信号ＳＰＳ，ＳＰＧ、クロック信号ＣＫＳ，ＣＫＧおよび切替え信号Ｌ／Ｒ，Ｕ／Ｄ程度である。

また、コントローラ４８は、上述のように単結晶シリコントランジスタで形成されているので、充分な駆動能力を確保し易い。したがって、互いに異なる基板上に形成しても、製造時の手間や配線容量あるいは消費電力の増加は、問題とならない程度に抑えられている。

このように構成することによって、本液晶表示装置４１は、コントローラ４８から供給される切替え信号Ｌ／ＲやＵ／Ｄの変化のタイミングに関係なく、所定のタイミングにて内部回路に反映させることができる。具体的には、切替え信号Ｌ／Ｒの内部回路への反映は、１水平周期毎に行われ、切替え信号Ｕ／Ｄの内部回路への反映は、１垂直周期毎に行われることになり、表示品位の劣化を防止することができる。

また、切替え信号Ｌ／Ｒ，Ｕ／Ｄをレベルシフトするレベルシフタ１５を前述のように非アクティブ状態とすることによって、該液晶表示装置４１の低消費電力化を図ることができる。

上述の説明では、走査信号線駆動回路４２およびデータ信号線駆動回路４３の両方に前述の走査方向制御回路１１，２１，３１，６１，７１の何れかを適用したけれども、どちらか片方だけに適用してもかまわない。

本発明に係る実施の第７の形態について、図１９および図２０に基づいて説明すれば、以下のとおりである。

図１９は、本発明の実施の第７の形態に係る液晶表示装置５１の電気的構成を示すブロック図である。この液晶表示装置５１は、前述の液晶表示装置４１に類似し、対応する部分には同一の参照符号を付して、その説明を省略する。

注目すべきは、この液晶表示装置５１では、前述の各走査方向制御回路１１，２１，３１のいずれか一つを走査方向制御回路５４として走査信号線駆動回路５２に備え、該走査方向制御回路５４内の制御回路１７を駆動回路５２及び５３間で共用することである。

このため、前記走査信号線駆動回路５２に備えられた走査方向制御回路５４は、図２０で示すように、前記切替え信号Ｕ／Ｄをレベルシフトするレベルシフタ１５およびそのレベルシフトされた出力をラッチするラッチ回路１６を備えるとともに、もう１つのレベルシフタ１５ａおよびラッチ回路１６ａを備え、このレベルシフタ１５ａによって前記切替え信号Ｌ／Ｒをレベルシフトし、ラッチ回路１６ａでラッチする。

これらのレベルシフタ１５，１５ａおよびラッチ回路１６，１６ａには、前記制御回路１７から、前記出力信号Ｓ６，Ｓ１；Ｓ５，Ｓ２に応答して、共通に前記クロック信号ＣＫおよび制御信号ＣＴＬがそれぞれ入力される。こうしてレベルシフトされた切替え信号Ｌ／Ｒは、データ信号線駆動回路５３側の走査方向制御回路５５内のシフトレジスタ１２のアナログスイッチＡ１〜Ａ６などに入力される。

したがって、レベルシフトされた切替え信号Ｌ／Ｒを出力するラッチ回路１６ａは、１垂直走査周期が終了する度に、ラッチ回路１６と共にラッチ動作を行う。それに合わせて、ラッチタイミングを含むその前後所定期間で、レベルシフタ１５ａはレベルシフタ１５とともにアクティブ状態とされる。これによって、１画面表示を完了するタイミング毎でのみシフト方向の切替えが可能になり、表示品位を一層向上することができる。

本発明に係る実施の第８の形態について、図３３および図３４に基づいて説明すれば、以下のとおりである。

図３３は、本発明の実施の第８の形態に係る液晶表示装置９１の電気的構成を示すブロック図である。この液晶表示装置９１は、前述の液晶表示装置５１に類似し、対応する部分には同一の参照符号を付して、その説明を省略する。

注目すべきは、この液晶表示装置９１では、前述の各走査方向制御回路６１，７１のいずれか一つを走査方向制御回路９４として走査信号線駆動回路９２に備え、該走査方向制御回路９４内の制御回路１７ｂを駆動回路９２及び５３間で共用することである。

このため、前記走査信号線駆動回路９２に備えられた走査方向制御回路９４は、図３４で示すように、切替え信号Ｕ／Ｄをレベルシフトするレベルシフタ１５およびそのレベルシフトされた出力をラッチするラッチ回路１６を備えるとともに、もう１つのレベルシフタ１５ａおよびラッチ回路１６ａを備え、このレベルシフタ１５ａによって前記切替え信号Ｌ／Ｒをレベルシフトし、ラッチ回路１６ａでラッチする。

これらのレベルシフタ１５，１５ａおよびラッチ回路１６，１６ａには、前記制御回路１７ｂから、出力信号Ｓ６またはＳ１に応答して、共通にクロック信号ＣＫおよび制御信号ＣＴＬがそれぞれ入力される。こうしてレベルシフトされた切替え信号Ｌ／Ｒは、データ信号線駆動回路５３側の走査方向制御回路５５内のシフトレジスタ１２のアナログスイッチＡ１〜Ａ６などに入力される。

したがって、レベルシフトされた切替え信号Ｌ／Ｒを出力するラッチ回路１６ａは、１垂直走査周期が終了する度に、ラッチ回路１６と共にラッチ動作を行う。それに合わせて、ラッチタイミングを含むその所定期間で、レベルシフタ１５ａはレベルシフタ１５とともにアクティブ状態とされる。これによって、１画面表示を完了するタイミング毎でのみシフト方向の切替えが可能になり、表示品位を一層向上することができると共に、さらに低消費電力化を図ることができる。

本発明は上述した各実施の形態に限定されるものではなく、請求項に示した範囲で種々の変更が可能であり、異なる実施形態にそれぞれ開示された技術的手段を適宜組み合わせて得られる実施形態についても本発明の技術的範囲に含まれる。

本発明は、シフト方向切替え信号の外部入力タイミングに関係なく、ラッチ回路の動作タイミングで双方向シフトレジスタへシフト方向切替え信号を与えることが可能となると共に、制御回路がレベルシフタの動作を制御することにより、ラッチ回路動作前後以外の期間において、レベルシフタでの定常電流の発生を防止し、低消費電力化を図ることが可能となるので、マトリクス型の表示装置における走査信号線駆動回路やデータ信号線駆動回路などに好適に用いられる。

本発明の実施の第１の形態のシフト方向切替回路を含む走査方向制御回路の電気的構成を示すブロック図である。 図１で示す走査方向制御回路におけるアナログスイッチの一構成例を示す電気回路図である。 図１で示す走査方向制御回路におけるレベルシフタの具体的な構成例を示す電気回路図である。 図１で示す走査方向制御回路におけるラッチ回路の具体的構成を示す電気回路図である。 図１で示す走査方向制御回路における制御回路の具体的構成を示す電気回路図である。 図１で示す走査方向制御回路の動作を説明するためのタイミングチャートである。 図１で示す走査方向制御回路の動作を説明するためのタイミングチャートである。 本発明の実施の第２の形態の走査方向制御回路の電気的構成を示すブロック図である。 図８で示す走査方向制御回路における制御回路の具体的構成を示す電気回路図である。 図８で示す走査方向制御回路の動作を説明するためのタイミングチャートである。 図８で示す走査方向制御回路の動作を説明するためのタイミングチャートである。 図８で示す走査方向制御回路の動作を説明するためのタイミングチャートである。 本発明の実施の第３の形態の走査方向制御回路の電気的構成を示すブロック図である。 図１３で示す走査方向制御回路における制御回路の具体的構成を示す電気回路図である。 図１３で示す走査方向制御回路の動作を説明するためのタイミングチャートである。 図１３で示す走査方向制御回路の動作を説明するためのタイミングチャートである。 本発明の実施の第６の形態に係る液晶表示装置の電気的構成を示すブロック図である。 図１７で示す液晶表示装置における１画素の構成を説明するための電気回路図である。 本発明の実施の第７の形態に係る液晶表示装置の電気的構成を示すブロック図である。 図１９で示す液晶表示装置における走査方向制御回路の電気的構成を示すブロック図である。 典型的な従来技術の走査方向制御回路の電気的構成を示すブロック図である。 一般的なレベルシフタの具体的な構成例を示す電気回路図である。 一般的なレベルシフタの具体的な構成例を示す電気回路図である。 本発明の実施の第４の形態の走査方向制御回路の電気的構成を示すブロック図である。 図２４で示す走査方向制御回路における制御回路の具体的構成を示す電気回路図である。 図２４で示す走査方向制御回路の動作を説明するためのタイミングチャートである。 図２４で示す走査方向制御回路の動作を説明するためのタイミングチャートである。 本発明の実施の第５の形態の走査方向制御回路の電気的構成を示すブロック図である。 図２８で示す走査方向制御回路における制御回路の具体的構成を示す電気回路図である。 図２８で示す走査方向制御回路の動作を説明するためのタイミングチャートである。 図２８で示す走査方向制御回路の動作を説明するためのタイミングチャートである。 図２８で示す走査方向制御回路の動作を説明するためのタイミングチャートである。 本発明の実施の第８の形態に係る液晶表示装置の電気的構成を示すブロック図である。 図３３で示す液晶表示装置における走査方向制御回路の電気的構成を示すブロック図である。

符号の説明

１１，２１，３１，６１，７１ 走査方向制御回路
１２ シフトレジスタ（双方向シフトレジスタ）
１３，１４，１５，１５ａ レベルシフタ
１６，１６ａ ラッチ回路
１７，１７ａ，１７ｂ 制御回路
１８ インバータ回路
１９ レベルシフト部
２０ バイアス部
４１，５１，９１ 液晶表示装置
４２，５２，９２ 走査信号線駆動回路
４３，５３ データ信号線駆動回路
４４，４５；５４，５５ 走査方向制御回路
９４ 走査方向制御回路
４６ サンプリング回路
４７ 表示部
４８ コントローラ
Ａ１〜Ａ６；Ｂ１〜Ｂ６ アナログスイッチ
Ｃ１１，Ｃ１２；Ｃ２１，Ｃ２２；Ｃ３１，Ｃ３２ アナログスイッチ
Ｃ４１，Ｃ４２ アナログスイッチ
ＣＬ 液晶容量
Ｃｐ 画素容量
Ｃｓ 補助容量
Ｆ１〜Ｆ６ フリップフロップ
Ｆ１１〜Ｆ１４ 補助のフリップフロップ
Ｆ２１〜Ｆ２８ 補助のフリップフロップ
Ｆ３１〜Ｆ３２ 補助のフリップフロップ
Ｇ１，Ｇ２ ＮＡＮＤ回路
Ｇ１１，Ｇ１２ ＮＯＲ回路
ＧＬ１〜ＧＬｍ 走査信号線
ＩＮＶ インバータ回路
ＩＮＶ１〜ＩＮＶ４ クロックドインバータ回路
ＩＮＶ５，ＩＮＶ６ インバータ回路
ＩＮＶ７，ＩＮＶ８ インバータ回路
ＩＮＶ１１ インバータ回路
ＰＩＸ 画素
ＱＮ１ ＮＭＯＳトランジスタ
ＱＮ１０，ＱＮ１１，ＱＮ１３，ＱＮ１４ ＮＭＯＳトランジスタ
ＱＮ１２ ＮＭＯＳトランジスタ（入力スイッチング素子）
ＱＰ１ ＰＭＯＳトランジスタ
ＱＰ１１，ＱＰ１３，ＱＰ１４ ＰＭＯＳトランジスタ
ＱＰ１２ ＰＭＯＳトランジスタ（入力スイッチング素子）
ＳＬ１〜ＳＬｋ データ信号線
ＳＷ 電界効果トランジスタ

Claims (17)

1. クロック信号に同期して動作する複数のフリップフロップで構成され、かつ、切替え信号に応じて双方向に切替え可能な双方向シフトレジスタと、
   振幅が前記双方向シフトレジスタの駆動電圧よりも小さい前記切替え信号の振幅を昇圧するレベルシフタと、
   昇圧した前記切替え信号の信号レベルを保持するラッチ回路と、
   前記複数のフリップフロップの出力信号を用いて、前記ラッチ回路のラッチ動作を行わせると共に、前記レベルシフタの動作を制御する制御回路とを備え、
   前記制御回路は、前記複数のフリップフロップの内、シフト方向最後尾段のフリップフロップの出力信号により前記ラッチ回路を動作させると共に、シフト方向最後尾段のフリップフロップからの出力信号が出力される以前に、シフト方向最後尾段と異なるフリップフロップから出力される出力信号（Ｓ５またはＳ２）により前記レベルシフタをアクティブ状態とし、シフト方向最後尾段のフリップフロップからの出力信号が出力された以後に、シフト方向最後尾段と異なるフリップフロップから出力される出力信号（Ｓ２またはＳ５）により前記レベルシフタを非アクティブ状態とすることを特徴とする走査方向制御回路。
2. クロック信号に同期して動作する複数のフリップフロップで構成され、かつ、切替え信号に応じて双方向に切替え可能な双方向シフトレジスタと、
   振幅が前記双方向シフトレジスタの駆動電圧よりも小さい前記切替え信号の振幅を昇圧するレベルシフタと、
   昇圧した前記切替え信号の信号レベルを保持するラッチ回路と、
   前記複数のフリップフロップの出力信号を用いて、前記ラッチ回路のラッチ動作を行わせると共に、前記レベルシフタの動作を制御する制御回路とを備え、
   前記双方向シフトレジスタのシフト方向最後尾段に更に直列に接続される複数のフリップフロップ段を有し、
   前記制御回路は、前記双方向シフトレジスタを構成する複数のフリップフロップの内、シフト方向最後尾段のフリップフロップの出力信号により前記ラッチ回路を動作させると共に、シフト方向最後尾段のフリップフロップからの出力信号が出力される以前に、シフト方向最後尾段と異なるフリップフロップから出力される出力信号（Ｓ５またはＳ２）により前記レベルシフタをアクティブ状態とし、シフト方向最後尾段に更に直列に接続される上記複数のフリップフロップ段の内、１つのフリップフロップ段から出力される出力信号により前記レベルシフタを非アクティブ状態とすることを特徴とする走査方向制御回路。
3. クロック信号に同期して動作する複数のフリップフロップで構成され、かつ、切替え信号に応じて双方向に切替え可能な双方向シフトレジスタと、
   振幅が前記双方向シフトレジスタの駆動電圧よりも小さい前記切替え信号の振幅を昇圧するレベルシフタと、
   昇圧した前記切替え信号の信号レベルを保持するラッチ回路と、
   前記ラッチ回路のラッチ動作を行わせると共に、前記レベルシフタの動作を制御する制御回路とを備え、
   前記制御回路は、前記双方向シフトレジスタのシフト方向最後尾段に更に直列に接続される複数のフリップフロップ段の内、第Ｎ段目のフリップフロップ（Ｆ２６またはＦ２２）出力信号により前記ラッチ回路を動作させると共に、第Ｎ段目より前段の、前記双方向シフトレジスタを構成するフリップフロップを含む、異なるフリップフロップ（Ｆ２５またはＦ２１）から出力される出力信号により前記レベルシフタをアクティブ状態とし、第Ｎ段目より後段の異なるフリップフロップ（Ｆ２８またはＦ２４）から出力される出力信号により前記レベルシフタを非アクティブ状態とすることを特徴とする走査方向制御回路。
4. クロック信号に同期して動作する複数のフリップフロップで構成され、かつ、切替え信号に応じて双方向に切替え可能な双方向シフトレジスタと、
   振幅が前記双方向シフトレジスタの駆動電圧よりも小さい前記切替え信号の振幅を昇圧するレベルシフタと、
   昇圧した前記切替え信号の信号レベルを保持するラッチ回路と、
   前記複数のフリップフロップの出力信号を用いて、前記ラッチ回路のラッチ動作を行わせると共に、前記レベルシフタの動作を制御する制御回路とを備え、
   前記制御回路は、前記双方向シフトレジスタを構成する複数のフリップフロップの内、シフト方向最後尾段のフリップフロップの出力信号により、前記レベルシフタをアクティブ状態とすると共に、シフト方向最後尾段のフリップフロップからの出力信号が出力されていない期間、前記レベルシフタを非アクティブ状態とし、前記レベルシフタをアクティブ状態から非アクティブ状態にするタイミングで前記ラッチ回路を動作させ、
   さらに、前記制御回路は、前記ラッチ回路の出力信号に基づいて導通または非導通となる第１スイッチと、前記ラッチ回路の出力信号を反転した信号に基づいて導通または非導通となる第２スイッチとを備え、
   上記第１及び第２スイッチは、シフト方向最後尾段の前記フリップフロップの出力信号を、インバータ回路を介して前記レベルシフタに送って該レベルシフタをアクティブ状態とすると共に、シフト方向最後尾段のフリップフロップからの出力信号が出力されていない期間には前記レベルシフタを非アクティブ状態とし、前記レベルシフタをアクティブ状態から非アクティブ状態にするタイミングで前記ラッチ回路を動作させることを特徴とする走査方向制御回路。
5. クロック信号に同期して動作する複数のフリップフロップで構成され、かつ、切替え信号に応じて双方向に切替え可能な双方向シフトレジスタと、
   振幅が前記双方向シフトレジスタの駆動電圧よりも小さい前記切替え信号の振幅を昇圧するレベルシフタと、
   昇圧した前記切替え信号の信号レベルを保持するラッチ回路と、
   前記ラッチ回路のラッチ動作を行わせると共に、前記レベルシフタの動作を制御する制御回路とを備え、
   前記双方向シフトレジスタのシフト方向最後尾段に更に直列に接続される１または複数のフリップフロップ段を有し、
   前記制御回路は、前記フリップフロップ段の内、第Ｎ段目のフリップフロップ出力信号により、前記レベルシフタをアクティブ状態とすると共に、第Ｎ段目のフリップフロップ出力信号が出力されていない期間、前記レベルシフタを非アクティブ状態とし、前記レベルシフタをアクティブ状態から非アクティブ状態にするタイミングで前記ラッチ回路を動作させることを特徴とする走査方向制御回路。
6. 前記レベルシフタは、動作中、入力信号を印加する入力スイッチング素子が常時導通する電流駆動型のレベルシフト部を含んでいることを特徴とする請求項１〜５のいずれか１項に記載の走査方向制御回路。
7. 前記制御回路は、前記レベルシフタへの電力供給を停止して、当該レベルシフタを停止させ、非アクティブ状態とすることを特徴とする請求項６記載の走査方向制御回路。
8. 複数の画素と、複数のデータ信号線と、複数の走査信号線と、予め定められた周期の第１クロック信号に同期して、走査信号を前記各走査信号線へ与える走査信号線駆動回路と、予め定められた周期の第２クロック信号に同期して与えられ、かつ、前記各画素の表示状態を示す映像信号から、前記走査信号が与えられた走査信号線の各画素へのデータ信号を抽出して、前記各データ信号線へ出力するデータ信号線駆動回路とを有する表示装置において、
   前記データ信号線駆動回路および走査信号線駆動回路の少なくとも一方に請求項１〜７のいずれか１項に記載の走査方向制御回路を備えていることを特徴とする表示装置。
9. データ信号線駆動回路に請求項１〜７のいずれか１項に記載の走査方向制御回路を備える表示装置において、
   走査信号線駆動回路のシフト方向切替え信号を昇圧するレベルシフタと、昇圧した前記切替え信号の信号レベルを保持するラッチ回路とを有し、データ信号線駆動回路に搭載される双方向シフトレジスタおよびレベルシフタの動作を制御する前記制御回路により、前記ラッチ回路のラッチ動作を行わせると共に、前記レベルシフタの動作を制御することを特徴とする表示装置。
10. 走査信号線駆動回路に請求項１〜７のいずれか１項に記載の走査方向制御回路を備える表示装置において、
    データ信号線駆動回路のシフト方向切替え信号を昇圧するレベルシフタと、昇圧した前記切替え信号の信号レベルを保持するラッチ回路とを有し、走査信号線駆動回路に搭載される双方向シフトレジスタおよびレベルシフタの動作を制御する前記制御回路により、前記ラッチ回路のラッチ動作を行わせると共に、前記レベルシフタの動作を制御することを特徴とする表示装置。
11. 前記データ信号線駆動回路、走査信号線駆動回路および各画素は、互いに同一の基板上に形成されていることを特徴とする請求項８〜１０のいずれか１項に記載の表示装置。
12. 前記データ信号線駆動回路、走査信号線駆動回路および各画素は、多結晶シリコン薄膜トランジスタからなるスイッチング素子を含んでいることを特徴とする請求項８〜１１のいずれか１項に記載の表示装置。
13. 前記データ信号線駆動回路、走査信号線駆動回路および各画素は、６００℃以下のプロセス温度で製造されたスイッチング素子を含んでいることを特徴とする請求項８〜１２のいずれか１項に記載の表示装置。
14. 前記制御回路は、前記ラッチ回路の出力信号に基づいて導通または非導通となる第１〜第３スイッチと、前記ラッチ回路の出力信号を反転した信号に基づいて導通または非導通となる第４〜第６スイッチとを備え、
    上記第１及び第４スイッチは、前記複数のフリップフロップの内、シフト方向最後尾段のフリップフロップの前記出力信号を前記ラッチ回路に送って該ラッチ回路を動作させ、
    上記第２及び第５スイッチは、シフト方向最後尾段と異なるフリップフロップから出力される前記出力信号（Ｓ５またはＳ２）を制御信号用フリップフロップ回路の一方の入力端子に送り、この制御信号用フリップフロップ回路の出力信号が、シフト方向最後尾段のフリップフロップからの前記出力信号が出力される以前に前記レベルシフタをアクティブ状態とし、
    上記第３及び第６スイッチは、シフト方向最後尾段と異なるフリップフロップから出力される前記出力信号（Ｓ２またはＳ５）を上記制御信号用フリップフロップ回路の他方の入力端子に送り、上記制御信号用フリップフロップ回路の出力信号が、前記シフト方向最後尾段のフリップフロップからの前記出力信号が出力された以後に前記レベルシフタを非アクティブ状態とすることを特徴とする請求項１記載の走査方向制御回路。
15. 前記制御回路は、前記ラッチ回路の出力信号に基づいて導通または非導通となる第１〜第３スイッチと、前記ラッチ回路の出力信号を反転した信号に基づいて導通または非導通となる第４〜第６スイッチとを備え、
    上記第１及び第４スイッチは、前記シフト方向最後尾段のフリップフロップの前記出力信号を前記ラッチ回路に送って該ラッチ回路を動作させ、
    上記第２及び第５スイッチは、シフト方向最後尾段と異なるフリップフロップから出力される前記出力信号（Ｓ５またはＳ２）を制御信号用フリップフロップ回路の一方の入力端子に送り、この制御信号用フリップフロップ回路の出力信号が、シフト方向最後尾段のフリップフロップからの前記出力信号が出力される以前に前記レベルシフタをアクティブ状態とし、
    上記第３及び第６スイッチは、シフト方向最後尾段に更に直列に接続される上記複数のフリップフロップ段の内、１つのフリップフロップ段から出力される前記出力信号を上記制御信号用フリップフロップ回路の他方の入力端子に送り、上記制御信号用フリップフロップ回路の出力信号が前記レベルシフタを非アクティブ状態とすることを特徴とする請求項２記載の走査方向制御回路。
16. 前記制御回路は、前記ラッチ回路の出力信号に基づいて導通または非導通となる第１〜第３スイッチと、前記ラッチ回路の出力信号を反転した信号に基づいて導通または非導通となる第４〜第６スイッチとを備え、
    上記第１及び第４スイッチは、第Ｎ段目のフリップフロップ（Ｆ２６またはＦ２２）出力信号を前記ラッチ回路に送って該ラッチ回路を動作させ、
    上記第２及び第５スイッチは、第Ｎ段目より前段の前記異なるフリップフロップ（Ｆ２５またはＦ２１）から出力される前記出力信号を制御信号用フリップフロップ回路の一方の入力端子に送り、この制御信号用フリップフロップ回路の出力信号が、前記レベルシフタをアクティブ状態とし、
    上記第３及び第６スイッチは、第Ｎ段目より後段の異なる前記フリップフロップ（Ｆ２８またはＦ２４）から出力される前記出力信号を上記制御信号用フリップフロップ回路の他方の入力端子に送り、上記制御信号用フリップフロップ回路の出力信号が前記レベルシフタを非アクティブ状態とすることを特徴とする請求項３記載の走査方向制御回路。
17. 前記制御回路は、前記ラッチ回路の出力信号に基づいて導通または非導通となる第１スイッチと、前記ラッチ回路の出力信号を反転した信号に基づいて導通または非導通となる第２スイッチとを備え、
    上記第１及び第２スイッチは、前記第Ｎ段目のフリップフロップ出力信号を、インバータ回路を介して前記レベルシフタに送って該レベルシフタをアクティブ状態とすると共に、前記第Ｎ段目のフリップフロップ出力信号が出力されていない期間には前記レベルシフタを非アクティブ状態とし、前記レベルシフタをアクティブ状態から非アクティブ状態にするタイミングで前記ラッチ回路を動作させることを特徴とする請求項５記載の走査方向制御回路。

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