CN107818750B - 显示装置 - Google Patents

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Abstract

本发明提供显示装置，其能够在短时间内稳定地使多个像素的存储器初始化。显示装置具备：多个像素，各自包括存储器；多条图像信号线，供给与图像信息相应的信号；多个开关，分别包含于多个像素，并分别连接多条图像信号线与存储器之间；多条栅极信号线，分别连接于多个开关的控制输入侧；多个逻辑电路，被串联连接，控制信号供给到其最前级，并分别输出多个输出信号；以及多个控制电路，被分别输入控制信号及输出信号，并根据控制信号或输出信号，向多条栅极信号线输出多个栅极信号。

Description

显示装置
技术领域
本发明涉及显示装置。
背景技术
显示图像的显示装置包括多个像素。在下述专利文献1中记载有多个像素各自具有存储器的、所谓的MIP(Memory In Pixel：像素内存)方式的图像显示装置。
专利文献1：日本特开2008-256762号公报
在MIP方式的显示装置中，有时会希望将多个像素的存储器初始化。例如，可例示出显示装置的接通电源时或从睡眠状态的恢复时(以下称为启动时)。
在MIP方式中使用的存储器并没有规定在启动时保持的值是低电平还是高电平。因此，在MIP方式中，若在启动时没有将各像素的存储器初始化，则各像素的显示会与输入信号不同。为了消除上述问题，在MIP方式的显示装置中，希望在启动时将多个像素的存储器初始化。
此时，若想对多个像素的存储器一齐写入低电平或高电平，则向存储器输出信号的输出电路的负荷增大，一旦像素数增大，则有可能无法对各存储器稳定地写入值。换言之，存在多个像素的存储器中的一部分不能初始化的可能性。
另外，例如若想与通常的图像显示时同样地，与时钟信号同步地来对多个像素的存储器逐行写入低电平或高电平时，将需要一帧时间。在帧频率为60Hz的情况下，一帧时间为16.67毫秒。也就是说，若想对多个像素的存储器逐行写入低电平或高电平时，需要花费16.67毫秒。
发明内容
本发明是鉴于上述技术问题而提出的，目的在于，提供能够稳定地在短时间内将多个像素的存储器初始化的显示装置。
根据本发明一方面的显示装置，具备：多个像素，所述多个像素各自包括存储器，所述存储器存储与图像信息相应的信号；多条图像信号线，供给与图像信息相应的信号；多个开关，分别包含于多个像素，并分别连接多条图像信号线与多个像素内的存储器之间；多条栅极信号线，分别连接于多个开关的控制输入侧；多个逻辑电路，被串联连接，控制信号被供给到最前级的逻辑电路，并且多个逻辑电路分别输出多个输出信号；以及多个控制电路，分别被输入控制信号及输出信号，并根据控制信号或输出信号，向多条栅极信号线输出多个栅极信号。
附图说明
图1是示出实施方式所涉及的显示装置的构成的框图。
图2是示出实施方式所涉及的显示装置的像素的构成的图。
图3是示出第一比较例所涉及的垂直驱动电路的构成的图。
图4是示出第一比较例所涉及的初始化控制电路的真值表的图。
图5是示出第一比较例所涉及的初始化控制电路的构成的图。
图6是示出第一比较例所涉及的垂直驱动电路的动作定时的图。
图7是示出第二比较例所涉及的像素的构成的图。
图8是示出实施方式所涉及的垂直驱动电路的构成的图。
图9是示出实施方式所涉及的延迟电路的构成例的图。
图10是示出实施方式所涉及的垂直驱动电路的动作定时的图。
图11是示出第一变形例所涉及的延迟电路的构成例的图。
图12是示出第二变形例所涉及的延迟电路的构成例的图。
图13是示出第二变形例所涉及的初始化控制电路的真值表的图。
图14是示出第二变形例所涉及的初始化控制电路的构成的图。
具体实施方式
下面，参照附图，对本发明的各实施方式进行说明。需要注意的是，公开的终归仅为一个例子，对本领域技术人员来说能够容易想到的在发明主旨范围内的适当变更当然也包含在本发明的范围之内。另外，附图为了使说明更加明确，有时与实际的方式相比，示意性示出各部分的宽度、厚度、形状等，这些不过是一个例子，并非用来限定本发明的解释。另外，在本说明书与各图中，对于与在已经出现过的附图中描述过的部分相同的部分，标注相同的符号，有时会适当省略其详细的说明。
(实施方式)
＜构成的概要＞
图1是示出本发明实施方式所涉及的显示装置的构成的框图。
显示装置1是有源矩阵方式的显示装置。显示装置1可例示出反射型液晶显示装置、半透过型液晶显示装置或透过型液晶显示装置。
显示装置1包括第一基板2、与第一基板2相对配置的第二基板3、保持在第一基板2和第二基板3之间的液晶层LQ。
显示区域DA是显示图像的区域，相当于其中液晶层LQ保持在第一基板2与第二基板3之间的区域。在本实施方式中，显示区域DA为矩形状，但并不限定于此。显示区域DA的其它形状可例示出圆形状、椭圆形状、将角部弄圆后的矩形形状等。
在显示区域DA内配置有沿X方向为m列且沿着与X方向交叉的Y方向为n行的呈矩阵状配置的多个像素PX(1,1)、…、PX(m，n)(m、n为整数)。在本实施方式中，多个像素PX呈矩阵状配置，但并不限定于此。多个像素PX也可以为在上下行间排列彼此错开的配置。
在显示区域DA中形成有沿X方向延伸的多条栅极信号线(gate line)GL1、…、GLn和沿Y方向延伸的多条图像信号线(source line)SL1、…、SLm。
多条栅极信号线GL1、…、GLn各自延伸到显示区域DA的外侧(图1的左侧，与X方向相反的一侧)，与形成在显示区域DA外侧的边框区域的垂直驱动电路(栅极信号线驱动电路)(gate driver：栅极驱动器)GD连接。多条栅极信号线GL1、…、GLn各自与包含在一行中的m个像素PX连接。
多条图像信号线SL1、…、SLm各自延伸到显示区域DA的外侧(图1的下侧，Y方向侧)，与形成在显示区域DA外侧的边框区域的水平驱动电路(图像信号线驱动电路)(sourcedriver：源极驱动器)SD连接。多条图像信号线SL1、…、SLm各自与包含在一列中的n个像素PX连接。
垂直驱动电路GD及水平驱动电路SD例如连接于至少一部分形成在第一基板2上的控制电路(有时被称作驱动IC芯片或液晶驱动器)CP。在图1示出的例子中，控制电路CP在显示区域DA外侧的边框区域中安装在第一基板2上。或者，控制电路CP设置在连接于边框区域的柔性基板上。
水平驱动电路SD经由图像信号线SL将从控制电路CP接收到的像素信号供给对应的像素PX。
控制电路CP为了控制垂直驱动电路GD以及水平驱动电路SD，内置时钟及定时脉冲生成电路(也可以称为控制器或定序器)。时钟及定时脉冲生成电路生成使显示装置1整体同步动作所需的定时脉冲。
公共电极CE由透明材质形成，例如形成为由多个或全部的像素PX所共用。公共电极CE引出到显示区域DA外侧的边框区域，并连接于控制电路CP。控制电路CP向公共电极CE供给一定的公共电压(也可以称为公共信号)VCOM。公共电极CE在与后述的像素电极PE之间产生用于驱动液晶层LQ的电场。
显示电位控制电路4(power supply：电源)形成在显示区域DA外侧的边框区域，经由第一显示信号线Poa向多个像素PX供给第一显示信号(显示用信号)xFRP，并经由第二显示信号线Pob向多个像素PX供给第二显示信号(非显示用信号)FRP。第一显示信号xFRP和第二显示信号FRP是彼此反相的交流信号。
第一显示信号xFRP的电压是本发明的“第一显示电压”的一个例子。第二显示信号FRP的电压是本发明的“第二显示电压”的一个例子。
对多个像素PX以规定的规则排列有滤色片。滤色片以隔着液晶层LQ的方式与像素电极PE相对，形成于第二基板3。
图2是示出本发明实施方式所涉及的显示装置的像素构成的图。
像素PX具有开关SW0。开关SW0的输入端子连接于图像信号线SL，开关SW0的输出端子连接于存储器MEM的节点N1。从水平驱动电路SD内的输出电路SDa向图像信号线SL供给源极信号(ソース信号)SIG。
开关SW0的控制端子与栅极信号线GL连接，被供给栅极信号Gate。栅极信号Gate为正逻辑(高电平有效)。当栅极信号Gate为高电平时，开关SW0成为导通状态，向存储器MEM供给源极信号SIG。
存储器MEM具有包括倒相电路(インバータ回路)INV1以及反向地与倒相电路INV1并联连接的倒相电路INV2的SRAM(Static Random Access Memory：静态随机存取存储器)单元结构。倒相电路INV1的输入端子以及倒相电路INV2的输出端子构成节点N1，倒相电路INV1的输出端子以及倒相电路INV2的输入端子构成节点N2。
节点N1连接于开关SW0的输出端子及开关SW1的控制端子。节点N2连接于开关SW2的控制端子。
开关SW1的输入端子连接于第一显示信号线Poa，输出端子连接于像素电极PE。当节点N1为高电平时，开关SW1成为导通状态，向像素电极PE供给第一显示信号xFRP。
开关SW2的输入端子连接于第二显示信号线Pob，输出端子连接于像素电极PE。当节点N2为高电平时，开关SW2成为导通状态，向像素电极PE供给第二显示信号FRP。
从控制电路CP向与像素电极PE相对的公共电极CE供给公共信号VCOM。公共信号VCOM是与第二显示信号FRP同相位的交流信号。因此，当开关SW2为导通状态而向像素电极PE供给第二显示信号FRP时，不向液晶层LQ施加电压，像素PX为非显示状态。另一方面，当开关SW1为导通状态并向像素电极PE供给第一显示信号xFRP时，向液晶层LQ施加电压，像素PX为显示状态。
＜第一比较例＞
图3是示出第一比较例所涉及的垂直驱动电路的构成的图。
垂直驱动电路GDa具有垂直控制线选择电路SE，垂直控制线选择电路SE依次输出用于对应各行地依次选择多个像素PX(1,1)、…、PX(m，n)的选择信号SEL1、SEL2、…、SELn。选择信号SEL为正逻辑(高电平有效)。
垂直控制线选择电路SE也可以是基于从控制电路CP供给的扫描开始信号及时钟脉冲信号依次输出选择信号SEL1、SEL2、…、SELn的扫描电路。另外，垂直控制线选择电路SE也可以是将从控制电路CP供给的、被编码的控制信号解码并输出由控制信号指定的选择信号SEL1、SEL2、…、SELn的译码电路。
垂直驱动电路GDa具有初始化电路ICTR。初始化电路ICTR包括多个初始化控制电路ICTRL1、ICTRL2、…、ICTRLn。多个初始化控制电路ICTRL1、ICTRL2、…、ICTRLn是2进1出(2输入1输出)的逻辑电路。
在多个初始化控制电路ICTRL1、ICTRL2、…、ICTRLn的第一输入端子上连接有初始化信号线IL。从控制电路CP向初始化信号线IL供给初始化信号xINIT。初始化信号xINIT是负逻辑(低电平有效)。
向多个初始化控制电路ICTRL1、ICTRL2、…、ICTRLn的第二输入端子分别供给选择信号SEL1、SEL2、…、SELn。
多个初始化控制电路ICTRL1、ICTRL2、…、ICTRLn的输出端子分别连接于多个输出电路OB1、OB2、…、OBn。多个输出电路OB1、OB2、…、OBn各自可例示出缓冲电路。多个输出电路OB1、OB2、…、OBn将栅极信号Gate1、Gate2、…、Gaten分别输出到栅极信号线GL1、GL2、…、GLn。
图4是示出第一比较例所涉及的初始化控制电路的真值表的图。
供给到初始化控制电路ICTRL的第一输入端子的第一输入信号(初始化信号xINIT)是负逻辑(低电平有效)。供给到初始化控制电路ICTRL的第二输入端子的第二输入信号(选择信号SEL)是正逻辑(高电平有效)。初始化控制电路ICTRL的输出信号(栅极信号Gate)是正逻辑(高电平有效)。
初始化控制电路ICTRL在初始化信号xINIT有效、即初始化信号xINIT为低电平的情况下，如真值表T1的第一行以及第二行所示，不管选择信号SEL的值如何均使栅极信号Gate有效(アクティブ)，也就是说输出高电平的栅极信号Gate。
初始化控制电路ICTRL在初始化信号xINIT无效、即初始化信号xINIT为高电平的情况下，根据选择信号SEL的值而使栅极信号Gate有效或无效。也就是说，初始化控制电路ICTRL在初始化信号xINIT为高电平且选择信号SEL为低电平的情况下，如真值表T1的第三行所示，使栅极信号Gate无效，也就是说输出低电平的栅极信号Gate。另外，初始化控制电路ICTRL在初始化信号xINIT为高电平且选择信号SEL为高电平的情况下，如真值表T1的第四行所示，使栅极信号Gate有效，也就是说输出高电平的栅极信号Gate。
图5是示出第一比较例所涉及的初始化控制电路的构成的图。
如图5所示，初始化控制电路ICTRL能够由进行初始化信号xINIT的反相信号与选择信号SEL的或运算的或电路6构成。
图6是示出第一比较例所涉及的垂直驱动电路的动作定时的图。
如图6所示，在定时t0，初始化信号xINIT成为低电平时，多个栅极信号Gate1、Gate2、…、Gaten同时成为高电平。多个栅极信号Gate1、Gate2、…、Gaten同时成为高电平时，水平驱动电路SD内的输出电路SDa(参照图2)同时与一列所包含的n个像素PX连接。
在定时t1，初始化信号xINIT成为高电平时，多个栅极信号Gate1、Gate2、…、Gaten同时成为低电平。
再次参照图2，探讨将存储器MEM的节点N1初始化为低电平的情况。此时，输出电路SDa向图像信号线SL输出低电平的源极信号SIG。此时，若倒相电路INV2将高电平的信号输出到节点N1，则输出电路SDa的驱动能力(电流驱动能力)需要高于倒相电路INV2的驱动能力(电流驱动能力)。
进而，由于多个栅极信号Gate1、Gate2、…、Gaten同时成为高电平，从而输出电路SDa同时与包含于一列的n个像素连接。若考虑包含于一列的n个像素的节点N1全部为高电平的最坏情况，则输出电路SDa的驱动能力需要高于n个倒相电路INV2的驱动能力之和。
在输出电路SDa的驱动能力没有超过n个倒相电路INV2的驱动能力之和的情况下，观察到包含于一列中的n个像素PX内有几个不能初始化的现象。
作为解决该现象的一个方法，考虑与向倒相电路INV2供给电力的电力供给线串联地插入电阻，以抑制倒相电路INV2的驱动能力。但是，试制采用了该方法的显示装置的结果，虽然看到了改善，但也产生了动作不良的个体。
作为解决上述现象的另一种方法，考虑增大输出电路SDa的驱动能力。但是，由于近年来显示装置的高像素化，显示装置所包含的像素PX的数量增加，包含于一列的像素PX的数量增加。例如，显示装置所包含的像素PX的数量有时为1920列×1080行。此时，一列中包含1080个像素PX。
因此，随着包含于一列的像素PX的数量的增加，需要增大输出电路SDa的驱动能力。为了增大输出电路SDa的驱动能力，需要增大输出电路SDa的尺寸。这不符合显示装置的小型化及省电化的要求而不优选。
在有源矩阵方式的显示装置中，在通常的图像显示时，在某一定时只选择一行。因此，若仅考虑通常的图像显示，则输出电路SDa的驱动能力高于一个倒相电路INV2的驱动能力就足矣。但是，若还考虑初始化，则输出电路SDa的驱动能力例如需要高于1080个倒相电路INV2的驱动能力。这对于通常的图像显示是过度设计，不符合显示装置的小型化及省电化的要求而不优选。
＜第二比较例＞
图7是示出第二比较例所涉及的像素构成的图。
像素PXa包括存储器MEMa。存储器MEMa除了实施方式的存储器MEM(参照图2)的构成之外，还包括开关SW3和开关SW4。
开关SW3及开关SW4的控制端子连接于反相栅极信号线xGL，被供给反相栅极信号xGate。反相栅极信号xGate是栅极信号Gate的逻辑反相信号(論理反転信号)。当反相栅极信号xGate为高电平时，开关SW3成为导通状态，将高电位侧的电源电位VDD供给到倒相电路INV2。当反相栅极信号xGate为高电平时，开关SW4成为导通状态，将低电位侧的电源电位Vss供给到倒相电路INV2。
因此，当栅极信号Gate为高电平时，反相栅极信号xGate成为低电平，从而不向倒相电路INV2供给电力，倒相电路INV2不输出信号。为此，输出电路SDa如果具有通常的图像显示所要求的驱动能力，则能够使一列所包含的n个像素PXa初始化。
与实施方式的像素PX相比较，第二比较例的像素PXa还包括开关SW3及开关SW4。因此，与实施方式的像素PX相比较，第二比较例的像素PXa的元件数更多。因此，像素PXa与像素PX相比较，电路区域大。
另外，在像素PXa中有时像实施方式的像素PX那样没有设置反相栅极信号线xGL。在那种情况下，需要仅为了初始化而对像素PXa设置相当于反相栅极信号线xGL的配线。因此，像素PXa与像素PX相比较，电路区域大。
因此，第二比较例的话，不符合显示装置的高清晰化的要求而不优选。
＜实施方式的垂直驱动电路的构成＞
图8是示出实施方式所涉及的垂直驱动电路(vertical driver：垂直驱动器)的构成的图。
图8示出的垂直驱动电路GD除了比较例的垂直驱动电路GDa(参照图3)的构成之外，还包括串联连接的多个延迟电路DELn-1、DELn-2、…、DEL1。延迟电路(delay circuit)DEL是输出二进制信号的逻辑电路(logic circuit)。逻辑电路包括组合电路或顺序电路。
向最前级(最前段)的延迟电路DELn-1输入初始化信号(initialization signal)xINIT。逻辑电路必须具有几纳秒到几十纳秒左右的延迟时间。延迟电路DELn-1的输出信号是初始化信号xINIT被延迟了的信号，其被供给到初始化控制电路(initializer)ICTRLn-1及延迟电路DELn-2。以下同样地，延迟电路DELi(i为n-1到2的整数)的输出信号被供给到初始化控制电路ICTRLi及延迟电路DELi-1。向最后级(最後段)的延迟电路DEL1供给延迟电路DEL2的输出信号。延迟电路DEL1的输出信号被供给到初始化控制电路ICTRL1。换言之，多个延迟电路DEL依次延迟初始化信号xINIT。
需要说明的是，在实施方式中，将延迟电路DELn-1作为最前级(最前段)，将延迟电路DEL1作为最后级(最後段)，但并不限定于此。也可以将延迟电路DEL1作为最前级，将延迟电路DELn-1作为最后级，向最前级的延迟电路DEL1输入初始化信号xINIT。
初始化信号xINIT是本发明的“控制信号”的一个例子。多个初始化控制电路ICTRL是本发明的“多个控制电路”的一个例子。
图9是示出实施方式所涉及的延迟电路的构成例的图。
在本实施方式中，延迟电路DEL是具有串联连接的两个倒相电路INV3及INV4的缓冲电路。需要注意的是，图9示出的延迟电路DEL是例示，并不限定于此。例如，延迟电路DEL也可以串联连接有偶数个倒相电路。延迟电路DEL能够通过改变倒相电路的数量来调整延迟时间。
在本实施方式中，多个初始化控制电路ICTRL及多个延迟电路DEL沿Y方向配置，但并不限定于此。例如，在呈圆形状配置多个像素PX的情况下，多个初始化控制电路ICTRL及多个延迟电路DEL也可以沿多个像素PX的外周呈圆弧状配置。
在本实施方式中，多个延迟电路DEL也可以在Y方向上分别配置在多个初始化控制电路ICTRL之间。多个延迟电路DEL也可以在Y方向上分别配置在分别将多条栅极信号线GL延长后的线之间。还可以等间隔配置多个延迟电路DEL。
在本实施方式中，将多个延迟电路DEL配置在边框区域，但并不限定于此。例如，在显示装置1是反射型液晶显示装置或半透过型液晶显示装置的情况下，多个延迟电路DEL各自的一部分或全部也可以配置在显示区域DA的比反射层更靠下的层。
图10是示出实施方式所涉及的垂直驱动电路的动作定时的图。
如图10所示，在定时t10，若初始化信号xINIT成为低电平，则栅极信号Gaten成为高电平。
在从定时t10起经过延迟电路DELn-1的延迟时间后的定时t11，延迟电路DELn-1的输出信号成为低电平，因此栅极信号Gaten-1成为高电平。
以下同样地，在定时t12，延迟电路DEL2的输出信号成为低电平，因此栅极信号Gate2成为高电平。
在从定时t12起经过延迟电路DEL1的延迟时间后的定时t13，延迟电路DEL1的输出信号成为低电平，因此栅极信号Gate1成为高电平。
在定时t14，若初始化信号xINIT成为高电平，则多个栅极信号Gaten-1、Gaten-2、…、Gate1依次成为低电平。
在垂直驱动电路GD中，即便初始化信号xINIT变成有效，在某一个定时，也只有一个栅极信号Gate发生变化。例如，在定时t10，仅栅极信号Gaten变化，栅极信号Gate1到Gaten-1不变化。因此，输出电路SDa在定时t10只要能使被供给栅极信号Gaten的一个像素PX内的倒相电路INV2的输出反相即可。
另外，例如，在定时t11，只有栅极信号Gaten-1变化，栅极信号Gate1到Gaten-2以及栅极信号Gaten不变。被供给栅极信号Gaten的一个像素PX内的倒相电路INV2的输出已在定时t10反相。因此，输出电路SDa在定时t11只要能使被供给栅极信号Gaten-1的一个像素PX内的倒相电路INV2的输出反相即可。
换言之，在初始化时，输出电路SDa只要能使一个倒相电路INV2的输出反相即可。因此，即便考虑通常的图像显示和初始化两者，也是输出电路SDa的驱动能力高于一个倒相电路INV2的驱动能力就足矣。因此，输出电路SDa能够使包含于一列的n个像素PX稳定地初始化。换言之，显示装置1能够使全部像素PX稳定地初始化。
因此，显示装置1不需要像第一比较例那样增大输出电路SDa的驱动能力，不需要增大输出电路SDa的尺寸。因此，显示装置1能够顺应小型化及省电化的要求。
另外，存储器MEM不需要像第二比较例的存储器MEMa那样包括开关SW3及开关SW4。另外，存储器MEM不需要像第二比较例的存储器MEMa那样仅为了初始化而设置反相栅极信号线xGL。因此，显示装置1能够顺应高清晰化的要求。
另外，若将延迟电路DEL的延迟时间设为50纳秒，设n＝1080，则从定时t10到定时t13的时间为50(纳秒)×1080＝54(微秒)。也就是说，显示装置1以54微秒就能够使全部像素PX初始化。因此，如与通常的图像显示时同样地，与时钟信号同步地来对多个像素PX逐行写入低电平或高电平时所需的16.67毫秒相比，显示装置1能够在短时间内使全部像素PX初始化。
＜第一变形例＞
延迟电路DEL也可以包括模拟电路。
图11是示出第一变形例所涉及的延迟电路的构成例的图。图11示出的延迟电路DEL在串联连接的两个倒相电路INV3及INV4的前级(前段)设置有具有电阻R和电容器C的RC电路。在图11所示的延迟电路DEL中，通过调整电阻R的电阻值或电容器C的静电电容，能够调整延迟时间。
＜第二变形例＞
图12是示出第二变形例所涉及的延迟电路的构成例的图。图12示出的延迟电路DEL具有串联连接的三个倒相电路INV3、INV4及INV5。需要注意的是，图12示出的延迟电路DEL是例示，并不限定于此。例如，延迟电路DEL也可以串联连接有奇数个倒相电路。通过改变倒相电路的数量，能够调整延迟电路DEL的延迟时间。
若将图12所示的延迟电路DEL应用于图8所示的垂直驱动电路GD，则按各行地延迟电路DEL的输出信号的逻辑反相(反転)。因此，原样保持初始化控制电路ICTRLk(k＝n、n-2、…)，需使初始化控制电路ICTRLl(l＝n-1、n-3、…)的逻辑反相。
图13是示出第二变形例所涉及的初始化控制电路的真值表的图。
供给到初始化控制电路ICTRLl(l＝n-1、n-3、…)的第一输入端子的第一输入信号是前级(前段)的延迟电路DEL的输出信号(初始化信号xINIT的逻辑反相信号)，是正逻辑(高电平有效)。供给到初始化控制电路ICTRL的第二输入端子的第二输入信号(选择信号SEL)是正逻辑(高电平有效)。初始化控制电路ICTRL的输出信号(栅极信号Gate)是正逻辑(高电平有效)。
在前级的延迟电路DEL的输出信号(初始化信号xINIT的逻辑反相信号)有效、也就是说前级的延迟电路DEL的输出信号(初始化信号xINIT的逻辑反相信号)为高电平的情况下，初始化控制电路ICTRLl(l＝n-1、n-3、…)如真值表T2的第三行以及第四行所示，不管选择信号SEL的值如何均使栅极信号Gate有效、即输出高电平的栅极信号Gate。
在前级的延迟电路DEL的输出信号(初始化信号xINIT的逻辑反相信号)为无效、也就是说前级的延迟电路DEL的输出信号(初始化信号xINIT的逻辑反相信号)为低电平的情况下，初始化控制电路ICTRL根据选择信号SEL的值来使栅极信号Gate有效或无效。也就是说，在前级的延迟电路DEL的输出信号(初始化信号xINIT的逻辑反相信号)为低电平且选择信号SEL为低电平的情况下，初始化控制电路ICTRL如真值表T2的第一行所示，使栅极信号Gate为无效、即输出低电平的栅极信号Gate。
另外，在前级的延迟电路DEL的输出信号(初始化信号xINIT的逻辑反相信号)为低电平且选择信号SEL为高电平的情况下，初始化控制电路ICTRL如真值表T2的第二行所示，使栅极信号Gate为有效、即输出高电平的栅极信号Gate。
图14是示出第二变形例所涉及的初始化控制电路的构成的图。
如图14所示，初始化控制电路ICTRL能够由进行前级的延迟电路DEL的输出信号(初始化信号xINIT的逻辑反相信号)与选择信号SEL的或运算的或电路7构成。
以上，说明了本发明的优选实施方式，但本发明并不限定于这样的实施方式。实施方式中公开的内容只不过是一个例子，在不脱离本发明宗旨的范围内能够进行各种变更。关于在不脱离本发明宗旨的范围内进行的适当变更，当然也属于本发明的技术范围之内。

Claims (13)

1.一种显示装置，具备：
多个像素，所述多个像素各自包括存储器，所述存储器存储与图像信息相应的信号；
多条图像信号线，供给所述与图像信息相应的信号；
多个开关，分别包含于所述多个像素，并分别连接在所述图像信号线与所述像素内的所述存储器之间；
多条栅极信号线，分别连接于所述多个开关的控制输入侧；
多个逻辑电路，被串联连接，控制信号被供给到所述多个逻辑电路中最前级的逻辑电路，并且所述多个逻辑电路分别输出多个输出信号；以及
多个控制电路，分别被输入所述控制信号及所述输出信号，并根据所述控制信号或所述输出信号，向所述多条栅极信号线输出多个栅极信号，
在初始化所述存储器时，将用于初始化所述存储器的信号输入至多条所述图像信号线，并且所述开关由于被输入至所述栅极信号线的所述栅极信号而成为导通状态，从而对所述存储器进行初始化，
所述控制信号为初始化信号，所述逻辑电路具有几纳秒到几十纳秒的延迟时间。
2.根据权利要求1所述的显示装置，其中，
所述多个控制电路沿一个方向配置，
所述多个逻辑电路在所述一个方向上分别配置在所述多个控制电路之间。
3.根据权利要求1所述的显示装置，其中，
所述显示装置还包括垂直控制线选择电路，所述垂直控制线选择电路将依次选择所述多条栅极信号线的多个选择信号输出到所述多个控制电路，以使所述像素进行图像显示，
所述多个逻辑电路配置在所述垂直控制线选择电路与所述多个控制电路之间。
4.根据权利要求1所述的显示装置，其中，
所述多个逻辑电路沿一个方向配置。
5.根据权利要求1所述的显示装置，其中，
所述多个逻辑电路依次延迟所述控制信号。
6.根据权利要求1所述的显示装置，其中，
所述逻辑电路是缓冲电路。
7.根据权利要求1所述的显示装置，其中，
所述逻辑电路包括倒相电路。
8.根据权利要求1所述的显示装置，其中，
所述控制信号在从所述图像信号线向所述多个像素内的一列像素所包含的多个所述存储器写入同一信号时输出。
9.根据权利要求8所述的显示装置，其中，
所述图像信号线供给与所述存储器保持着的信号不同的信号。
10.根据权利要求1所述的显示装置，其中，
所述多个逻辑电路配置在排列有所述像素的显示区域的外侧的边框区域。
11.根据权利要求4所述的显示装置，其中，
所述多个逻辑电路具有同一电路构成，并沿着所述一个方向等间隔地配置。
12.根据权利要求1所述的显示装置，其中，
所述像素包括像素电极，
所述像素电极基于存储在所述存储器中的信号而被供给第一显示电压或第二显示电压。
13.根据权利要求12所述的显示装置，其中，
所述显示装置是反射型液晶显示装置。
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