JP6951237B2

JP6951237B2 - 表示装置

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Publication number: JP6951237B2
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Inventors: 穣光澤
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Description

本発明は、表示装置に関する。

画像を表示する表示装置は、複数の画素を備える。下記の特許文献１には、複数の画素の各々がメモリを含む、いわゆるＭＩＰ（Memory In Pixel）型の表示装置が記載されている。この表示装置では、複数の画素の各々が、複数のメモリとこれらのメモリの切り替え回路とを含んでいる。そして、この表示装置は、背景上をオブジェクトが移動するという動画像の表示を、オブジェクトが移動する画素内のメモリを切り替えることにより、実現する。

特開平９−２１２１４０号公報

特許文献１記載の表示装置では、各画素のメモリの切り替えは、切り替え回路を走査信号により操作する線順次走査によって行われる。従って、この表示装置では、各画素のメモリの切り替えには、１フレーム時間が必要である。つまり、この表示装置では、画像（フレーム）を変化させるために、１フレーム時間が必要である。

本発明は、画像を短時間で変化させることができる表示装置を提供することを目的とする。

本発明の一態様の表示装置は、表示領域に含まれる複数の部分表示領域の各々内に、行方向及び列方向に配列されると共に、副画素データを格納する複数のメモリを有するメモリブロックを各々が含む、複数の副画素と、複数の部分表示領域の各々内の各行又は各列に夫々設けられており、当該行又は列に属する副画素のメモリブロックに電気的に接続されている複数のメモリ選択線を各々が含む、複数のメモリ選択線群と、設定値に基づいて、メモリブロック内の複数のメモリから１つのメモリを選択するメモリ選択信号の出力先となるメモリ選択線を複数のメモリ選択線群の各々の内から選択する、メモリ選択制御回路と、メモリ選択制御回路の選択に基づいて、メモリ選択信号を出力する、メモリ選択回路と、複数のメモリ選択線群の一端に夫々接続され、メモリ選択回路から出力されたメモリ選択信号を、複数のメモリ選択線群の各々内の選択されたメモリ選択線に出力する、複数の分配回路と、を備える。

図１は、第１の実施形態の表示装置の全体構成の概要を示す図である。図２は、第１の実施形態の表示装置の断面図である。図３は、第１の実施形態の表示装置の画素内での副画素の配置を示す図である。図４は、第１の実施形態の表示装置の分周回路及び選択回路の回路構成を示す図である。図５は、第１の実施形態の表示装置の分周クロック信号の波形を示す図である。図６は、第１の実施形態の表示装置のモジュール構成を示す図である。図７は、第１の実施形態の表示装置のメモリ選択回路及びメモリ選択制御回路の回路構成を示す図である。図８は、第１の実施形態の表示装置の記憶部に記憶されるテーブルの一例を示す図である。図９は、第１の実施形態の表示装置の記憶部に記憶されるテーブルの一例を示す図である。図１０は、第１の実施形態の表示装置の記憶部に記憶されるテーブルの一例を示す図である。図１１は、第１の実施形態の表示装置のメモリ選択回路、分配回路及び副画素の接続関係を示す図である。図１２は、第１の実施形態の表示装置の回路構成を示す図である。図１３は、第１の実施形態の表示装置の副画素の回路構成を示す図である。図１４は、第１の実施形態の表示装置の副画素のメモリの回路構成を示す図である。図１５は、第１の実施形態の表示装置の副画素の反転スイッチの回路構成を示す図である。図１６は、第１の実施形態の表示装置の副画素のレイアウトの概要を示す図である。図１７は、第１の実施形態の表示装置の第１の動作タイミングを示すタイミング図である。図１８は、第１の実施形態の表示装置の第１の動作で表示される全体画像を示す図である。図１９は、第１の実施形態の表示装置の第２の動作タイミングを示すタイミング図である。図２０は、第１の実施形態の表示装置の第２の動作で表示される全体画像を示す図である。図２１は、第１の実施形態の表示装置の適用例を示す図である。図２２は、第１の実施形態の変形例１の表示装置のメモリ選択回路、分配回路及び副画素の接続関係を示す図である。図２３は、第１の実施形態の変形例１の表示装置の記憶部に記憶されるテーブルの一例を示す図である。図２４は、第１の実施形態の変形例１の表示装置の動作を示す図である。図２５は、第１の実施形態の変形例２の表示装置のメモリ選択回路、分配回路及び副画素の接続関係を示す図である。図２６は、第１の実施形態の変形例３の表示装置のメモリ選択回路、分配回路及び副画素の接続関係を示す図である。図２７は、第１の実施形態の変形例４の表示装置のメモリ選択回路、分配回路及び副画素の接続関係を示す図である。

本発明を実施するための形態（実施形態）につき、図面を参照しつつ詳細に説明する。以下の実施形態に記載した内容により本発明が限定されるものではない。また、以下に記載した構成要素には、当業者が容易に想定できるもの、実質的に同一のものが含まれる。さらに、以下に記載した構成要素は適宜組み合わせることが可能である。なお、開示はあくまで一例にすぎず、当業者において、発明の主旨を保っての適宜変更について容易に想到し得るものについては、当然に本発明の範囲に含有されるものである。また、図面は説明をより明確にするため、実際の態様に比べ、各部の幅、厚さ、形状等について模式的に表される場合があるが、あくまで一例であって、本発明の解釈を限定するものではない。また、本明細書と各図において、既出の図に関して前述したものと同様の要素には、同一の符号を付して、詳細な説明を適宜省略することがある。

（第１の実施形態）
［全体構成］
図１は、第１の実施形態の表示装置の全体構成の概要を示す図である。表示装置１は、第１パネル２と、第１パネル２に対向配置された第２パネル３と、を含む。表示装置１は、画像を表示する表示領域ＤＡと、表示領域ＤＡの外側の額縁領域ＧＤと、を有する。表示領域ＤＡにおいて、第１パネル２と第２パネル３との間には、液晶層が封入されている。表示領域ＤＡは、第１部分表示領域ＰＤＡ−１、第２部分表示領域ＰＤＡ−２、第３部分表示領域ＰＤＡ−３及び第４部分表示領域ＰＤＡ−４を含む。

なお、第１の実施形態では、表示装置１は、液晶層を使用した液晶表示装置としたが、本開示はこれに限定されない。表示装置１は、液晶層に代えて有機ＥＬ（Electro-Luminescence）素子を使用した有機ＥＬ表示装置であっても良い。

本明細書において、第１パネル２及び第２パネル３の主面と平行な方向をＸ方向とし、主面と平行且つＸ方向と交差する方向をＹ方向とする。また、主面に垂直な方向をＺ方向とする。

第２部分表示領域ＰＤＡ−２は、第１部分表示領域ＰＤＡ−１のＸ方向側に隣接する。第３部分表示領域ＰＤＡ−３は、第１部分表示領域ＰＤＡ−１のＹ方向側に隣接する。第４部分表示領域ＰＤＡ−４は、第２部分表示領域ＰＤＡ−２のＹ方向側且つ第３部分表示領域ＰＤＡ−３のＸ方向側に隣接する。

第１〜第４部分表示領域ＰＤＡ−１〜ＰＤＡ−４の各々内には、複数の画素Ｐｉｘが、Ｘ方向にＮ列（Ｎは、自然数）、Ｙ方向にＭ行（Ｍは、自然数）のマトリクス状に配置されている。従って、表示領域ＤＡ内には、複数の画素Ｐｉｘが、Ｘ方向に（Ｎ×２）列、Ｙ方向に（Ｍ×２）行のマトリクス状に配置されていることになる。

第１の実施形態では、第１〜第４部分表示領域ＰＤＡ−１〜ＰＤＡ−４の各々が、同数の画素Ｐｉｘを含むこととしたが、これに限定されない。第１〜第４部分表示領域ＰＤＡ−１〜ＰＤＡ−４の各々が、異なる数の画素Ｐｉｘを含んでも良い。また、第１の実施形態では、表示領域ＤＡが４個の部分表示領域ＰＤＡを含むこととしたが、これに限定されない。表示領域ＤＡは、３個以下又は５個以上の部分表示領域ＰＤＡを含んでも良い。

第１の実施形態において、第１部分表示領域ＰＤＡ−１で表示される画像を、「第１部分画像」と称する。第２部分表示領域ＰＤＡ−２で表示される画像を、「第２部分画像」と称する。第３部分表示領域ＰＤＡ−３で表示される画像を、「第３部分画像」と称する。第４部分表示領域ＰＤＡ−４で表示される画像を、「第４部分画像」と称する。また、表示領域ＤＡで表示される画像を、「全体画像」と称する。従って、全体画像は、第１〜第４部分画像の結合である。

額縁領域ＧＤ内には、インタフェース回路４と、ソース線駆動回路５と、共通電極駆動回路６と、反転駆動回路７と、メモリ選択信号分配回路８と、ゲート線駆動回路９と、ゲート線選択回路１０と、分周回路３１と、選択回路３２と、メモリ選択回路３３と、メモリ選択制御回路３４と、が、配置されている。

メモリ選択信号分配回路８は、第１分配回路８−１、第２分配回路８−２、第３分配回路８−３及び第４分配回路８−４を含む。

なお、これら複数の回路のうち、インタフェース回路４と、ソース線駆動回路５と、共通電極駆動回路６と、反転駆動回路７と、メモリ選択信号分配回路８と、分周回路３１と、選択回路３２と、メモリ選択回路３３と、メモリ選択制御回路３４と、をＩＣチップに組み込み、ゲート線駆動回路９と、ゲート線選択回路１０とを第１パネル２上に形成した構成を採用することも可能である。或いは、ＩＣチップに組み込まれる回路群を表示装置１外のプロセッサに形成し、それらと表示装置１とを接続する構成も採用可能である。

画素Ｐｉｘの各々は、複数の副画素ＳＰｉｘを含む。第１の実施形態では、複数の副画素ＳＰｉｘは、Ｒ（赤）、Ｇ（緑）及びＢ（青）の３個とするが、本開示はこれに限定されない。複数の副画素ＳＰｉｘは、Ｒ（赤）、Ｇ（緑）及びＢ（青）にＷ（白）を加えた４個であっても良い。或いは、複数の副画素ＳＰｉｘは、色が異なる５個以上であっても良い。

第１の実施形態では、１つの画素Ｐｉｘに含まれる副画素ＳＰｉｘが３個であるので、表示領域ＤＡ内には、（Ｍ×２）×（Ｎ×２）×３個の副画素ＳＰｉｘが配置されていることになる。また、第１の実施形態では、（Ｍ×２）×（Ｎ×２）個の画素Ｐｉｘの各々の３個の副画素ＳＰｉｘがＸ方向に配置されているので、（Ｍ×２）×（Ｎ×２）個の画素Ｐｉｘの１つの行には、（Ｎ×２）×３個の副画素ＳＰｉｘが配置されていることになる。

各副画素ＳＰｉｘは、複数のメモリを含む。第１の実施形態では、複数のメモリは、第１メモリから第３メモリまでの３個とするが、本開示はこれに限定されない。複数のメモリは、２個であっても良いし、４個以上であっても良い。

第１の実施形態では、１つの副画素ＳＰｉｘに含まれるメモリが３個であるので、表示領域ＤＡ内には、（Ｍ×２）×（Ｎ×２）×３×３個のメモリが配置されていることになる。また、第１の実施形態では、各副画素ＳＰｉｘが３個のメモリを含んでいるので、（Ｍ×２）×（Ｎ×２）個の画素Ｐｉｘの１つの行には、（Ｎ×２）×３×３個のメモリが配置されていることになる。

各副画素ＳＰｉｘは、各々が含む第１メモリから第３メモリまでの内の選択された１個のメモリに格納されている副画素データに基づいて、当該副画素ＳＰｉｘの表示を実施する。つまり、（Ｍ×２）×（Ｎ×２）×３個の副画素ＳＰｉｘに含まれる（Ｍ×２）×（Ｎ×２）×３×３個のメモリの集合は、３個のフレームメモリと同等である。

第１の実施形態において、第１部分表示領域ＰＤＡ−１内の各副画素ＳＰｉｘの第１メモリに格納されている副画素データに基づいて表示される部分画像を、「第１_ａ部分画像」と称する。第１部分表示領域ＰＤＡ−１内の各副画素ＳＰｉｘの第２メモリに格納されている副画素データに基づいて表示される部分画像を、「第１_ｂ部分画像」と称する。第１部分表示領域ＰＤＡ−１内の各副画素ＳＰｉｘの第３メモリに格納されている副画素データに基づいて表示される部分画像を、「第１_ｃ部分画像」と称する。

第２部分表示領域ＰＤＡ−２内の各副画素ＳＰｉｘの第１メモリに格納されている副画素データに基づいて表示される部分画像を、「第２_ａ部分画像」と称する。第２部分表示領域ＰＤＡ−２内の各副画素ＳＰｉｘの第２メモリに格納されている副画素データに基づいて表示される部分画像を、「第２_ｂ部分画像」と称する。第２部分表示領域ＰＤＡ−２内の各副画素ＳＰｉｘの第３メモリに格納されている副画素データに基づいて表示される部分画像を、「第２_ｃ部分画像」と称する。

第３部分表示領域ＰＤＡ−３内の各副画素ＳＰｉｘの第１メモリに格納されている副画素データに基づいて表示される部分画像を、「第３_ａ部分画像」と称する。第３部分表示領域ＰＤＡ−３内の各副画素ＳＰｉｘの第２メモリに格納されている副画素データに基づいて表示される部分画像を、「第３_ｂ部分画像」と称する。第３部分表示領域ＰＤＡ−３内の各副画素ＳＰｉｘの第３メモリに格納されている副画素データに基づいて表示される部分画像を、「第３_ｃ部分画像」と称する。

第４部分表示領域ＰＤＡ−４内の各副画素ＳＰｉｘの第１メモリに格納されている副画素データに基づいて表示される部分画像を、「第４_ａ部分画像」と称する。第４部分表示領域ＰＤＡ−４内の各副画素ＳＰｉｘの第４メモリに格納されている副画素データに基づいて表示される部分画像を、「第４_ｂ部分画像」と称する。第４部分表示領域ＰＤＡ−４内の各副画素ＳＰｉｘの第４メモリに格納されている副画素データに基づいて表示される部分画像を、「第４_ｃ部分画像」と称する。

インタフェース回路４は、シリアル−パラレル変換回路４ａと、タイミングコントローラ４ｂと、を含む。タイミングコントローラ４ｂは、設定レジスタ４ｃを含む。シリアル−パラレル変換回路４ａには、コマンドデータＣＭＤ及び画像データＩＤが、外部回路からシリアルに供給される。外部回路は、ホストＣＰＵ（Central Processing Unit）又はアプリケーションプロセッサが例示されるが、本開示はこれらに限定されない。

シリアル−パラレル変換回路４ａは、供給されたコマンドデータＣＭＤをパラレルに変換して、設定レジスタ４ｃに出力する。設定レジスタ４ｃには、ソース線駆動回路５、反転駆動回路７、ゲート線駆動回路９、ゲート線選択回路１０、選択回路３２及びメモリ選択制御回路３４を制御するための値がコマンドデータＣＭＤに基づいて設定される。

シリアル−パラレル変換回路４ａは、供給された画像データＩＤをパラレルに変換して、タイミングコントローラ４ｂに出力する。タイミングコントローラ４ｂは、設定レジスタ４ｃに設定された値に基づいて、画像データＩＤをソース線駆動回路５に出力する。また、タイミングコントローラ４ｂは、設定レジスタ４ｃに設定された値に基づいて、反転駆動回路７、ゲート線駆動回路９、ゲート線選択回路１０、選択回路３２及びメモリ選択制御回路３４を制御する。

共通電極駆動回路６、反転駆動回路７及び分周回路３１には、基準クロック信号ＣＬＫが、外部回路から供給される。外部回路は、クロックジェネレータが例示されるが、本開示はこれに限定されない。

分周回路３１は、基準クロック信号ＣＬＫに基づいて、周波数の異なる複数のクロック信号を、選択回路３２に出力する。詳細には、分周回路３１は、基準クロック信号ＣＬＫを複数の分周比で分周した複数の分周クロック信号を、選択回路３２に出力する。

選択回路３２は、タイミングコントローラ４ｂの制御下で、複数の分周クロック信号の内の１つを選択クロック信号ＣＬＫ−ＳＥＬとして選択する。選択回路３２は、選択クロック信号ＣＬＫ−ＳＥＬを、メモリ選択回路３３及びメモリ選択制御回路３４に出力する。

メモリ選択制御回路３４は、設定レジスタ４ｃに設定された、メモリ選択に関する値ＲＥＧに基づいて、メモリ選択回路３３を制御する。メモリ選択回路３３は、メモリ選択制御回路３４の制御下で、選択クロック信号ＣＬＫ−ＳＥＬに同期して、メモリ選択信号ＭＳｉｇを、第１〜第４分配回路８−１〜８−４の各々に出力する。

第１〜第４分配回路８−１〜８−４は、メモリ選択回路３３から供給されたメモリ選択信号ＭＳｉｇを、第１〜第４部分表示領域ＰＤＡ−１〜ＰＤＡ−４内の各副画素ＳＰｉｘに夫々出力する。

第１の実施形態では、表示装置１は、コモン反転駆動方式を採用する。表示装置１がコモン反転駆動方式を採用するので、共通電極駆動回路６は、基準クロック信号ＣＬＫに同期して、共通電極の電位（コモン電位）を反転する。反転駆動回路７は、タイミングコントローラ４ｂの制御下で、基準クロック信号ＣＬＫに同期して、副画素電極の電位を反転させる。これにより、表示装置１は、コモン反転駆動方式を実現することができる。第１の実施形態では、表示装置１は、液晶に電圧が印加されていない場合に黒色を表示し、液晶に電圧が印加されている場合に白色を表示する、いわゆるノーマリーブラック液晶表示装置とする。ノーマリーブラック液晶表示装置では、副画素電極の電位とコモン電位とが同相の場合には、黒色が表示され、副画素電極の電位とコモン電位とが異相の場合には、白色が表示される。

表示装置１にて画像を表示させるべく、各副画素ＳＰｉｘの第１メモリから第３メモリまでに副画素データを格納する必要がある。各メモリに副画素データを格納するために、ゲート線駆動回路９は、タイミングコントローラ４ｂの制御下で、表示領域ＤＡ内の（Ｍ×２）×（Ｎ×２）個の画素Ｐｉｘの内の１つの行を選択するためのゲート信号を出力する。

各副画素が１個のメモリを有するＭＩＰ型液晶表示装置では、１つの行（画素行（副画素行））当たり１本のゲート線が配置される。しかしながら、実施形態では、各副画素ＳＰｉｘが、第１メモリから第３メモリまでの３個のメモリを含んでいる。そこで、実施形態では、１つの行当たり、３本のゲート線が配置されている。３本のゲート線は、１つの行に含まれる副画素ＳＰｉｘの各々の第１メモリから第３メモリまでに夫々電気的に接続されている。

なお、副画素ＳＰｉｘが、ゲート信号に加えて、ゲート信号を反転した反転ゲート信号とで動作する場合には、１つの行当たり、６本のゲート線が配置される。

１つの行当たりに配置されている３本又は６本のゲート線が、ゲート線群に対応する。第１の実施形態では、表示装置１は、（Ｍ×２）行の画素Ｐｉｘを有するので、（Ｍ×２）群のゲート線群が配置されている。

ゲート線駆動回路９は、（Ｍ×２）行の画素Ｐｉｘに対応して、（Ｍ×２）個の出力端子を有している。ゲート線駆動回路９は、タイミングコントローラ４ｂの制御下で、（Ｍ×２）行の内の１つの行を選択するためのゲート信号を、（Ｍ×２）個の出力端子から順次出力する。

ゲート線選択回路１０は、タイミングコントローラ４ｂの制御下で、１つの行に配置された３本のゲート線の内の１本を選択する。これにより、ゲート線駆動回路９から出力されたゲート信号は、１つの行に配置された３本のゲート線の内の選択された１本に、供給される。

ソース線駆動回路５は、タイミングコントローラ４ｂの制御下で、ゲート信号によって選択されているメモリに副画素データを夫々出力する。これにより、１つの行の各副画素ＳＰｉｘの第１メモリから第３メモリに順次副画素データが夫々格納される。

表示装置１は、（Ｍ×２）行の画素Ｐｉｘを線順次走査することによって、１個のフレームデータの副画素データが各副画素ＳＰｉｘの第１メモリに格納される。そして、表示装置１は、線順次走査を３回実行することによって、各副画素ＳＰｉｘの第１メモリから第３メモリに３個のフレームデータが格納される。

これに際し、表示装置１は、１つの行の走査毎に第１のメモリへの書き込み、第２のメモリへの書き込み、第３のメモリへの書き込みを行う手順を採用することも可能である。表示装置１は、かかる走査を第１行から第（Ｍ×２）行まで実施することにより、一度の線順次走査で各副画素ＳＰｉｘの第１メモリから第３メモリまでに副画素データを格納することができる。

第１の実施形態では、第１〜第４部分表示領域ＰＤＡ−１〜ＰＤＡ−４の各々内には、１つの行当たり、３本のメモリ選択線が配置されている。従って、表示領域ＤＡ内には、（Ｍ×３×４）本のメモリ選択線が配置されていることになる。

なお、副画素ＳＰｉｘが、メモリ選択信号ＭＳｉｇに加えて、メモリ選択信号ＭＳｉｇを反転した反転メモリ選択信号ｘＭＳｉｇとで動作する場合には、第１〜第４部分表示領域ＰＤＡ−１〜ＰＤＡ−４の各々内には、１つの行当たり、６本のメモリ選択線が配置される。

第１〜第４部分表示領域ＰＤＡ−１〜ＰＤＡ−４の各々内の、１つの行当たりに配置されている３本又は６本のメモリ選択線が、メモリ選択線群に対応する。第１の実施形態では、第１〜第４部分表示領域ＰＤＡ−１〜ＰＤＡ−４の各々は、Ｍ行の画素Ｐｉｘをそれぞれ有する。従って、第１〜第４部分表示領域ＰＤＡ−１〜ＰＤＡ−４の各々内には、Ｍ群のメモリ選択線群が配置されている。従って、表示領域ＤＡ内には、（Ｍ×４）群のメモリ選択線群が配置されていることになる。

第１〜第４部分表示領域ＰＤＡ−１〜ＰＤＡ−４の各々内の各行の３本のメモリ選択線の一端は、第１〜第４分配回路８−１〜８−４に夫々接続されている。また、第１〜第４部分表示領域ＰＤＡ−１〜ＰＤＡ−４の各々内の各行の３本のメモリ選択線は、第１〜第４部分表示領域ＰＤＡ−１〜ＰＤＡ−４の各々内の各行に含まれる（Ｎ×３）個の副画素ＳＰｉｘの各々の第１メモリから第３メモリまでに電気的に夫々接続されている。

メモリ選択回路３３は、第１〜第４部分表示領域ＰＤＡ−１〜ＰＤＡ−４の各々を選択単位とする。そして、メモリ選択回路３３は、選択単位毎に、各副画素ＳＰｉｘの第１メモリから第３メモリまでの内の１個を同時に選択する。

詳細には、メモリ選択回路３３は、第１部分表示領域ＰＤＡ−１内の各副画素ＳＰｉｘの第１メモリを同時に選択する。或いは、メモリ選択回路３３は、第１部分表示領域ＰＤＡ−１内の各副画素ＳＰｉｘの第２メモリを同時に選択する。或いは、メモリ選択回路３３は、第１部分表示領域ＰＤＡ−１内の各副画素ＳＰｉｘの第３メモリを同時に選択する。従って、表示装置１は、第１部分表示領域ＰＤＡ−１内の各副画素ＳＰｉｘの第１メモリから第３メモリまでの選択を切り替えることによって、３個の第１部分画像の内の１個の第１部分画像を第１部分表示領域ＰＤＡ−１に表示させることができる。これにより、表示装置１は、第１部分表示領域ＰＤＡ−１において、第１部分画像を一斉に変化させることができ、第１部分画像を短時間で変化させることができる。

メモリ選択回路３３は、第２〜第４部分表示領域ＰＤＡ−２〜ＰＤＡ−４についても、第１部分表示領域ＰＤＡ−１と同様に、各副画素ＳＰｉｘの第１メモリから第３メモリまでの選択を切り替える。

これにより、表示装置１は、全体画像を短時間で変化させることができる。また、表示装置１は、各副画素ＳＰｉｘの第１メモリから第３メモリまでの選択を順次切り替えることによって、アニメーション表示（動画像表示）を行うことができる。

［断面構造］
図２は、第１の実施形態の表示装置の断面図である。図２に示すように、表示装置１は、第１パネル２と、第２パネル３と、液晶層３０とを含む。第２パネル３は、第１パネル２と対向して配置される。液晶層３０は、第１パネル２と第２パネル３との間に設けられる。第２パネル３の一主面たる表面が、画像を表示させるための表示面１ａである。

表示面１ａ側の外部から入射した光は、第１パネル２の反射電極１５によって反射されて表示面１ａから出射する。表示装置１は、この反射光を利用して、表示面１ａに画像を表示する反射型液晶表示装置である。表示面１ａと平行な方向がＸ方向である。表示面１ａと平行な面においてＸ方向と交差する方向がＹ方向である。表示面１ａに垂直な方向がＺ方向である。

第１パネル２は、第１基板１１と、絶縁層１２と、反射電極１５と、配向膜１８とを有する。第１基板１１は、ガラス基板又は樹脂基板が例示される。第１基板１１の表面には、図示しない回路素子や、ゲート線、データ線等の各種配線が設けられる。回路素子は、ＴＦＴ（Thin Film Transistor）等のスイッチング素子や、容量素子を含む。

絶縁層１２は、第１基板１１の上に設けられ、回路素子や各種配線等の表面を全体として平坦化している。反射電極１５は、絶縁層１２の上に複数設けられる。配向膜１８は、反射電極１５と液晶層３０との間に設けられる。反射電極１５は、副画素ＳＰｉｘ毎に矩形状に設けられている。反射電極１５は、アルミニウム（Ａｌ）又は銀（Ａｇ）で例示される金属で形成されている。また、反射電極１５は、これらの金属材料と、ＩＴＯ（Indium Tin Oxide）で例示される透光性導電材料と、を積層した構成としても良い。反射電極１５は、良好な反射率を有する材料が用いられ、外部から入射する光を拡散反射させる反射板として機能する。

反射電極１５によって反射された光は、拡散反射によって散乱されるものの、表示面１ａ側に向かって一様な方向に進む。また、反射電極１５に印加される電圧レベルが変化することにより、当該反射電極上の液晶層３０における光の透過状態、すなわち副画素毎の光の透過状態が変化する。すなわち、反射電極１５は、副画素電極としての機能も有する。

第２パネル３は、第２基板２１と、カラーフィルタ２２と、共通電極２３と、配向膜２８と、１／４波長板２４と、１／２波長板２５と、偏光板２６とを含む。第２基板２１の両面のうち、第１パネル２と対向する面に、カラーフィルタ２２及び共通電極２３が、この順で設けられる。共通電極２３と液晶層３０との間に配向膜２８が設けられる。第２基板２１の、表示面１ａ側の面に、１／４波長板２４、１／２波長板２５及び偏光板２６が、この順で積層されている。

第２基板２１は、ガラス基板又は樹脂基板が例示される。共通電極２３は、ＩＴＯで例示される透光性導電材料で形成されている。共通電極２３は、複数の反射電極１５と対向して配置され、各副画素ＳＰｉｘに対する共通の電位を供給する。カラーフィルタ２２は、Ｒ（赤）、Ｇ（緑）、及び、Ｂ（青）の３色のフィルタを有することが例示されるが、本開示はこれに限定されない。

液晶層３０は、ネマティック（Ｎｅｍａｔｉｃ）液晶を含んでいることが例示される。液晶層３０は、共通電極２３と反射電極１５との間の電圧レベルが変更されることにより、液晶分子の配向状態が変化する。これによって、液晶層３０を透過する光を副画素ＳＰｉｘ毎に変調する。

外光等が表示装置１の表示面１ａ側から入射する入射光となり、第２パネル３及び液晶層３０を透過して反射電極１５に到達する。そして、入射光は各副画素ＳＰｉｘの反射電極１５で反射される。かかる反射光は、副画素ＳＰｉｘ毎に変調されて表示面１ａから出射される。これにより、画像の表示が行われる。

［回路構成］
図３は、第１の実施形態の表示装置の画素内での副画素の配置を示す図である。画素Ｐｉｘは、Ｒ（赤）の副画素ＳＰｉｘ_Ｒと、Ｇ（緑）の副画素ＳＰｉｘ_Ｇと、Ｂ（青）の副画素ＳＰｉｘ_Ｂと、を含む。副画素ＳＰｉｘ_Ｒ、ＳＰｉｘ_Ｇ及びＳＰｉｘ_Ｂは、Ｘ方向に配列されている。

副画素ＳＰｉｘ_Ｒ、ＳＰｉｘ_Ｇ及びＳＰｉｘ_Ｂの各々は、メモリブロック５０と、反転スイッチ６１と、を含む。メモリブロック５０は、第１メモリ５１と、第２メモリ５２と、第３メモリ５３と、を含む。反転スイッチ６１、第１メモリ５１、第２メモリ５２及び第３メモリ５３は、Ｙ方向に配列されている。

第１メモリ５１、第２メモリ５２及び第３メモリ５３の各々は、１ビットのデータを格納するメモリセルとするが、本開示はこれに限定されない。第１メモリ５１、第２メモリ５２及び第３メモリ５３の各々は、２ビット以上のデータを格納するメモリセルであっても良い。

反転スイッチ６１は、第１メモリ５１、第２メモリ５２及び第３メモリ５３と、副画素電極（反射電極）１５（図２参照）との間に電気的に接続されている。反転スイッチ６１は、反転駆動回路７から供給される、基準クロック信号ＣＬＫに同期して反転する表示信号に基づいて、第１メモリ５１、第２メモリ５２及び第３メモリ５３の内の選択された１個のメモリから出力される副画素データを一定周期毎に反転して、副画素電極１５に出力する。表示信号が反転する周期は、共通電極２３の電位（コモン電位）が反転する周期と同じである。

図４は、第１の実施形態の表示装置の分周回路及び選択回路の回路構成を示す図である。

分周回路３１は、デイジーチェーン（daisy chain）接続された、第１の１／２分周器３１−１から第４の１／２分周器３１−４までを含む。第１の１／２分周器３１−１から第４の１／２分周器３１−４までの各々は、フリップフロップで構成可能である。

第１の１／２分周器３１−１には、基準クロック信号ＣＬＫである、第１分周クロック信号ＣＬＫ−Ｘ_０が供給される。第１分周クロック信号ＣＬＫ−Ｘ_０は、基準クロック信号ＣＬＫを１／１分周した信号と考えることができる。

第１の１／２分周器３１−１は、第１分周クロック信号ＣＬＫ−Ｘ_０を１／２分周した第２分周クロック信号ＣＬＫ−Ｘ_１を、第２の１／２分周器３１−２及び選択回路３２に出力する。第２の１／２分周器３１−２は、第２分周クロック信号ＣＬＫ−Ｘ_１を１／２分周した第３分周クロック信号ＣＬＫ−Ｘ_２を、第３の１／２分周器３１−３及び選択回路３２に出力する。

第３の１／２分周器３１−３は、第３分周クロック信号ＣＬＫ−Ｘ_２を１／２分周した第４分周クロック信号ＣＬＫ−Ｘ_３を、第４の１／２分周器３１−４及び選択回路３２に出力する。第４の１／２分周器３１−４は、第４分周クロック信号ＣＬＫ−Ｘ_３を１／２分周した第５分周クロック信号ＣＬＫ−Ｘ_４を、選択回路３２に出力する。

選択回路３２は、セレクタ３２−１を含む。セレクタ３２−１には、第１分周クロック信号ＣＬＫ−Ｘ_０から第５分周クロック信号ＣＬＫ−Ｘ_４までが、供給される。セレクタ３２−１は、タイミングコントローラ４ｂから供給される制御信号Ｓｉｇ_６に基づいて、第１分周クロック信号ＣＬＫ−Ｘ_０から第５分周クロック信号ＣＬＫ−Ｘ_４までの内の１つの分周クロック信号を、選択クロック信号ＣＬＫ−ＳＥＬとして、選択する。セレクタ３２−１は、選択クロック信号ＣＬＫ−ＳＥＬを、メモリ選択回路３３及びメモリ選択制御回路３４に出力する。

なお、第１の実施形態では、分周回路３１は、第１〜第４の１／２分周器３１−１〜３１−４を含むこととしたが、本開示はこれに限定されない。分周回路３１は、１／３分周器や１／４分周器を含んでも良い。また、第１の実施形態では、分周回路３１は、４個の１／２分周器を含むこととしたが、本開示はこれに限定されない。分周回路３１は、３個以下又は５個以上の分周器を含み、３つ以下又は５つ以上の分周クロック信号を選択回路３２に出力することとしても良い。また、第１の実施形態では、分周回路３１は、デイジーチェーン接続された、第１〜第４の１／２分周器３１−１〜３１−４を含むこととしたが、本開示はこれに限定されない。複数の分周クロック信号の作成は、種々の回路構成によって実現可能である。

また、第１の実施形態では、表示装置１が、クロック信号出力回路として、分周回路３１を備えることとしたが、本開示はこれに限定されない。表示装置１は、分周回路３１に代えて、クロック信号出力回路として、基準クロック信号ＣＬＫを複数の逓倍比で逓倍した複数の逓倍クロック信号を選択回路３２に出力する、逓倍回路を備えても良い。

図５は、第１の実施形態の表示装置の分周クロック信号の波形を示す図である。

基準クロック信号ＣＬＫの周波数をＮヘルツ（Ｎは、正の数）とする。第１分周クロック信号ＣＬＫ−Ｘ_０の周波数は、基準クロック信号ＣＬＫの周波数と同じ、Ｎヘルツである。

第１の１／２分周器３１−１は、第１分周クロック信号ＣＬＫ−Ｘ_０を１／２分周した第２分周クロック信号ＣＬＫ−Ｘ_１を出力する。第２分周クロック信号ＣＬＫ−Ｘ_１の周波数は、第１分周クロック信号ＣＬＫ−Ｘ_０の周波数の１／２である、Ｎ／２ヘルツである。第２分周クロック信号ＣＬＫ−Ｘ_１は、第１分周クロック信号ＣＬＫ−Ｘ_０の立ち下がりエッジであるタイミングｔ_０において、立ち上がる。なお、第１の実施形態では、第２分周クロック信号ＣＬＫ−Ｘ_１は、第１分周クロック信号ＣＬＫ−Ｘ_０の立ち下がりエッジにおいて立ち上がることとしたが、本開示はこれに限定されない。第２分周クロック信号ＣＬＫ−Ｘ_１は、第１分周クロック信号ＣＬＫ−Ｘ_０の立ち上がりエッジにおいて立ち上がっても良い。以下に説明する第３分周クロック信号ＣＬＫ−Ｘ_２、第４分周クロック信号ＣＬＫ−Ｘ_３及び第５分周クロック信号ＣＬＫ−Ｘ_４も、第２分周クロック信号ＣＬＫ−Ｘ_１と同様である。

第２の１／２分周器３１−２は、第２分周クロック信号ＣＬＫ−Ｘ_１を１／２分周した第３分周クロック信号ＣＬＫ−Ｘ_２を出力する。第３分周クロック信号ＣＬＫ−Ｘ_２の周波数は、第２分周クロック信号ＣＬＫ−Ｘ_１の周波数の１／２である、Ｎ／４ヘルツである。第３分周クロック信号ＣＬＫ−Ｘ_２は、第２分周クロック信号ＣＬＫ−Ｘ_１の立ち下がりエッジであるタイミングｔ_１において、立ち上がる。

第３の１／２分周器３１−３は、第３分周クロック信号ＣＬＫ−Ｘ_２を１／２分周した第４分周クロック信号ＣＬＫ−Ｘ_３を出力する。第４分周クロック信号ＣＬＫ−Ｘ_３の周波数は、第３分周クロック信号ＣＬＫ−Ｘ_２の周波数の１／２である、Ｎ／８ヘルツである。第４分周クロック信号ＣＬＫ−Ｘ_３は、第３分周クロック信号ＣＬＫ−Ｘ_２の立ち下がりエッジであるタイミングｔ_２において、立ち上がる。

第４の１／２分周器３１−４は、第４分周クロック信号ＣＬＫ−Ｘ_３を１／２分周した第５分周クロック信号ＣＬＫ−Ｘ_４を出力する。第５分周クロック信号ＣＬＫ−Ｘ_４の周波数は、第４分周クロック信号ＣＬＫ−Ｘ_３の周波数の１／２である、Ｎ／１６ヘルツである。第５分周クロック信号ＣＬＫ−Ｘ_４は、第４分周クロック信号ＣＬＫ−Ｘ_３の立ち下がりエッジであるタイミングｔ_３において、立ち上がる。

図６は、第１の実施形態の表示装置のモジュール構成を示す図である。詳細には、図６は、表示装置１での、分周回路３１及び選択回路３２の配置を示す図である。分周回路３１及び選択回路３２は、額縁領域ＧＤ内の、第１パネル２が第２パネル３と重ならない部分に、配置されている。第１パネル２には、フレキシブル基板Ｆが取り付けられている。分周回路３１には、フレキシブル基板Ｆを介して、基準クロック信号ＣＬＫが供給される。基準クロック信号ＣＬＫは、共通電極駆動回路６（図１参照）及び反転駆動回路７（図１参照）にも、供給される。

分周回路３１は、基準クロック信号ＣＬＫを分周した第１分周クロック信号ＣＬＫ−Ｘ_０から第５分周クロック信号ＣＬＫ−Ｘ_４までを、選択回路３２に出力する。選択回路３２は、第１分周クロック信号ＣＬＫ−Ｘ_０から第５分周クロック信号ＣＬＫ−Ｘ_４までの内の１つを選択クロック信号ＣＬＫ−ＳＥＬとして選択する。選択回路３２は、選択クロック信号ＣＬＫ−ＳＥＬを、メモリ選択回路３３及びメモリ選択制御回路３４（図１参照）に出力する。

分周回路３１及び選択回路３２は、ＣＯＧ（Chip On Glass）として、第１パネル２上に実装されても良い。また、分周回路３１及び選択回路３２は、ＣＯＦ（Chip On Film）として、フレキシブル基板Ｆ上に実装されても良い。

図７は、第１の実施形態の表示装置のメモリ選択回路及びメモリ選択制御回路の回路構成を示す図である。

メモリ選択回路３３は、第１メモリ選択信号出力部３３−１と、第２メモリ選択信号出力部３３−２と、第３メモリ選択信号出力部３３−３と、第４メモリ選択信号出力部３３−４と、を含む。メモリ選択制御回路３４は、カウンタ３４ａと、制御部３４ｂと、記憶部３４ｃと、を含む。

第１メモリ選択信号出力部３３−１、第２メモリ選択信号出力部３３−２、第３メモリ選択信号出力部３３−３、第４メモリ選択信号出力部３３−４、カウンタ３４ａ及び制御部３４ｂは、選択クロック信号ＣＬＫ−ＳＥＬに同期して動作する。

第１の実施形態では、カウンタ３４ａは、「０」から「７」までカウント可能な３ビットカウンタとするが、これに限定されない。カウンタ３４ａは、２ビットカウンタでも良いし、４ビット以上のカウンタでも良い。

第１メモリ選択信号出力部３３−１は、第１メモリ選択信号供給線群Ｌ−１を介して、第１分配回路８−１（図１参照）に接続されている。第１メモリ選択信号供給線群Ｌ−１は、第１_ａメモリ選択信号供給線Ｌ−１_ａ、第１_ｂメモリ選択信号供給線Ｌ−１_ｂ及び第１_ｃメモリ選択信号供給線Ｌ−１_ｃを含む。なお、副画素ＳＰｉｘが、メモリ選択信号ＭＳｉｇに加えて、メモリ選択信号ＭＳｉｇを反転した反転メモリ選択信号ｘＭＳｉｇとで動作する場合には、第１メモリ選択信号供給線群Ｌ−１は、第１_ａ反転メモリ選択信号供給線ｘＬ−１_ａ、第１_ｂ反転メモリ選択信号供給線ｘＬ−１_ｂ及び第１_ｃ反転メモリ選択信号供給線ｘＬ−１_ｃを更に含む。

同様に、第２〜第４メモリ選択信号出力部３３−２〜３３−４は、第２〜第４メモリ選択信号供給線群Ｌ−２〜Ｌ−４を介して、第２〜第４分配回路８−２〜８−４（図１参照）に、夫々接続されている。

第２メモリ選択信号供給線群Ｌ−２は、第２_ａ〜第２_ｃメモリ選択信号供給線Ｌ−２_ａ〜Ｌ−２_ｃを含む。なお、副画素ＳＰｉｘが、メモリ選択信号ＭＳｉｇに加えて、メモリ選択信号ＭＳｉｇを反転した反転メモリ選択信号ｘＭＳｉｇとで動作する場合には、第２メモリ選択信号供給線群Ｌ−２は、第２_ａ〜第２_ｃ反転メモリ選択信号供給線ｘＬ−２_ａ〜ｘＬ−２_ｃを更に含む。

第３メモリ選択信号供給線群Ｌ−３は、第３_ａ〜第３_ｃメモリ選択信号供給線Ｌ−３_ａ〜Ｌ−３_ｃを含む。なお、副画素ＳＰｉｘが、メモリ選択信号ＭＳｉｇに加えて、メモリ選択信号ＭＳｉｇを反転した反転メモリ選択信号ｘＭＳｉｇとで動作する場合には、第３メモリ選択信号供給線群Ｌ−３は、第３_ａ〜第３_ｃ反転メモリ選択信号供給線ｘＬ−３_ａ〜ｘＬ−３_ｃを更に含む。

第４メモリ選択信号供給線群Ｌ−４は、第４_ａ〜第４_ｃメモリ選択信号供給線Ｌ−４_ａ〜Ｌ−４_ｃを含む。なお、副画素ＳＰｉｘが、メモリ選択信号ＭＳｉｇに加えて、メモリ選択信号ＭＳｉｇを反転した反転メモリ選択信号ｘＭＳｉｇとで動作する場合には、第４メモリ選択信号供給線群Ｌ−４は、第４_ａ〜第４_ｃ反転メモリ選択信号供給線ｘＬ−４_ａ〜ｘＬ−４_ｃを更に含む。

制御部３４ｂには、タイミングコントローラ４ｂから、設定レジスタ４ｃのメモリ選択に関する値ＲＥＧが供給される。制御部３４ｂは、値ＲＥＧに基づいて、記憶部３４ｃに記憶された複数のテーブルの内から１つのテーブルを読み出し、カウンタ３４ａのカウントを制御する。そして、制御部３４ｂは、カウンタ３４ａのカウンタ値に基づいて、第１〜第４メモリ選択信号出力部３３−１〜３３−４を制御する。

第１メモリ選択信号出力部３３−１は、制御部３４ｂの制御下で、第１_ａ〜第１_ｃメモリ選択信号供給線Ｌ−１_ａ〜Ｌ−１_ｃの内の１つに、メモリ選択信号ＭＳｉｇを出力する。

第２メモリ選択信号出力部３３−２は、制御部３４ｂの制御下で、第２_ａ〜第２_ｃメモリ選択信号供給線Ｌ−２_ａ〜Ｌ−２_ｃの内の１つに、メモリ選択信号ＭＳｉｇを夫々出力する。

第３メモリ選択信号出力部３３−３は、制御部３４ｂの制御下で、第３_ａ〜第３_ｃメモリ選択信号供給線Ｌ−３_ａ〜Ｌ−３_ｃの内の１つに、メモリ選択信号ＭＳｉｇを夫々出力する。

第４メモリ選択信号出力部３３−４は、制御部３４ｂの制御下で、第４_ａ〜第４_ｃメモリ選択信号供給線Ｌ−４_ａ〜Ｌ−４_ｃの内の１つに、メモリ選択信号ＭＳｉｇを夫々出力する。

図８は、第１の実施形態の表示装置の記憶部に記憶されるテーブルの一例を示す図である。

制御部３４ｂは、値ＲＥＧが「１」である場合に、図８に示すテーブルＴＢＬ１を参照する。値ＲＥＧが「１」である場合、制御部３４ｂは、３進カウンタとして動作するように、カウンタ３４ａを制御する。従って、カウンタ３４ａは、選択クロック信号ＣＬＫ−ＳＥＬに同期して、「０」→「１」→「２」→「０」→・・・とカウントする。

制御部３４ｂは、カウンタ値が「０」である場合には、第１〜第４部分表示領域ＰＤＡ−１〜ＰＤＡ−４内の各副画素ＳＰｉｘの第１メモリ５１を選択するように、第１〜第４メモリ選択信号出力部３３−１〜３３−４を制御する。第１〜第４メモリ選択信号出力部３３−１〜３３−４は、第１〜第４部分表示領域ＰＤＡ−１〜ＰＤＡ−４内の各副画素ＳＰｉｘの第１メモリ５１を選択すべく、メモリ選択信号ＭＳｉｇを第１_ａ〜第４_ａメモリ選択信号供給線Ｌ−１_ａ〜Ｌ−４_ａに夫々出力する。

これにより、表示装置１は、カウンタ値が「０」である場合には、第１_ａ〜第４_ａ部分画像の結合である全体画像を表示する。

制御部３４ｂは、カウンタ値が「１」である場合には、第１〜第４部分表示領域ＰＤＡ−１〜ＰＤＡ−４内の各副画素ＳＰｉｘの第２メモリ５２を選択するように、第１〜第４メモリ選択信号出力部３３−１〜３３−４を制御する。第１〜第４メモリ選択信号出力部３３−１〜３３−４は、第１〜第４部分表示領域ＰＤＡ−１〜ＰＤＡ−４内の各副画素ＳＰｉｘの第２メモリ５２を選択すべく、メモリ選択信号ＭＳｉｇを第１_ｂ〜第４_ｂメモリ選択信号供給線Ｌ−１_ｂ〜Ｌ−４_ｂに夫々出力する。

これにより、表示装置１は、カウンタ値が「１」である場合には、第１_ｂ〜第４_ｂ部分画像の結合である全体画像を表示する。

制御部３４ｂは、カウンタ値が「２」である場合には、第１〜第４部分表示領域ＰＤＡ−１〜ＰＤＡ−４内の各副画素ＳＰｉｘの第３メモリ５３を選択するように、第１〜第４メモリ選択信号出力部３３−１〜３３−４を制御する。第１〜第４メモリ選択信号出力部３３−１〜３３−４は、第１〜第４部分表示領域ＰＤＡ−１〜ＰＤＡ−４内の各副画素ＳＰｉｘの第３メモリ５３を選択すべく、メモリ選択信号ＭＳｉｇを第１_ｃ〜第４_ｃメモリ選択信号供給線Ｌ−１_ｃ〜Ｌ−４_ｃに夫々出力する。

これにより、表示装置１は、カウンタ値が「２」である場合には、第１_ｃ〜第４_ｃ部分画像の結合である全体画像を表示する。

図９は、第１の実施形態の表示装置の記憶部に記憶されるテーブルの一例を示す図である。

制御部３４ｂは、値ＲＥＧが「２」である場合に、図９に示すテーブルＴＢＬ２を参照する。値ＲＥＧが「２」である場合、制御部３４ｂは、５進カウンタとして動作するように、カウンタ３４ａを制御する。従って、カウンタ３４ａは、選択クロック信号ＣＬＫ−ＳＥＬに同期して、「０」→「１」→「２」→「３」→「４」→「０」→・・・とカウントする。

制御部３４ｂは、カウンタ値が「１」である場合には、第１及び第３部分表示領域ＰＤＡ−１及びＰＤＡ−３内の各副画素ＳＰｉｘの第２メモリ５２を選択するように、第１及び第３メモリ選択信号出力部３３−１及び３３−３を制御する。第１及び第３メモリ選択信号出力部３３−１及び３３−３は、第１及び第３部分表示領域ＰＤＡ−１及びＰＤＡ−３内の各副画素ＳＰｉｘの第２メモリ５２を選択すべく、メモリ選択信号ＭＳｉｇを第１_ｂ及び第３_ｂメモリ選択信号供給線Ｌ−１_ｂ及びＬ−３_ｂに夫々出力する。

制御部３４ｂは、カウンタ値が「１」である場合には、第２及び第４部分表示領域ＰＤＡ−２及びＰＤＡ−４内の各副画素ＳＰｉｘの第１メモリ５１を選択するように、第２及び第４メモリ選択信号出力部３３−２及び３３−４を制御する。第２及び第４メモリ選択信号出力部３３−２及び３３−４は、第２及び第４部分表示領域ＰＤＡ−２及びＰＤＡ−４内の各副画素ＳＰｉｘの第１メモリ５１を選択すべく、メモリ選択信号ＭＳｉｇを第２_ａ及び第４_ａメモリ選択信号供給線Ｌ−２_ａ及びＬ−４_ａに夫々出力する。

これにより、表示装置１は、カウンタ値が「１」である場合には、第１_ｂ、第２_ａ、第３_ｂ及び第４_ａ部分画像の結合である全体画像を表示する。

制御部３４ｂは、カウンタ値が「２」である場合には、第１及び第３部分表示領域ＰＤＡ−１及びＰＤＡ−３内の各副画素ＳＰｉｘの第３メモリ５３を選択するように、第１及び第３メモリ選択信号出力部３３−１及び３３−３を制御する。第１及び第３メモリ選択信号出力部３３−１及び３３−３は、第１及び第３部分表示領域ＰＤＡ−１及びＰＤＡ−３内の各副画素ＳＰｉｘの第３メモリ５３を選択すべく、メモリ選択信号ＭＳｉｇを第１_ｃ及び第３_ｃメモリ選択信号供給線Ｌ−１_ｃ及びＬ−３_ｃに夫々出力する。

制御部３４ｂは、カウンタ値が「２」である場合には、第２及び第４部分表示領域ＰＤＡ−２及びＰＤＡ−４内の各副画素ＳＰｉｘの第１メモリ５１を選択するように、第２及び第４メモリ選択信号出力部３３−２及び３３−４を制御する。第２及び第４メモリ選択信号出力部３３−２及び３３−４は、第２及び第４部分表示領域ＰＤＡ−２及びＰＤＡ−４内の各副画素ＳＰｉｘの第１メモリ５１を選択すべく、メモリ選択信号ＭＳｉｇを第２_ａ及び第４_ａメモリ選択信号供給線Ｌ−２_ａ及びＬ−４_ａに夫々出力する。

これにより、表示装置１は、カウンタ値が「２」である場合には、第１_ｃ、第２_ａ、第３_ｃ及び第４_ａ部分画像の結合である全体画像を表示する。

制御部３４ｂは、カウンタ値が「３」である場合には、第１及び第３部分表示領域ＰＤＡ−１及びＰＤＡ−３内の各副画素ＳＰｉｘの第１メモリ５１を選択するように、第１及び第３メモリ選択信号出力部３３−１及び３３−３を制御する。第１及び第３メモリ選択信号出力部３３−１及び３３−３は、第１及び第３部分表示領域ＰＤＡ−１及びＰＤＡ−３内の各副画素ＳＰｉｘの第１メモリ５１を選択すべく、メモリ選択信号ＭＳｉｇを第１_ａ及び第３_ａメモリ選択信号供給線Ｌ−１_ａ及びＬ−３_ａに夫々出力する。

制御部３４ｂは、カウンタ値が「３」である場合には、第２及び第４部分表示領域ＰＤＡ−２及びＰＤＡ−４内の各副画素ＳＰｉｘの第２メモリ５２を選択するように、第２及び第４メモリ選択信号出力部３３−２及び３３−４を制御する。第２及び第４メモリ選択信号出力部３３−２及び３３−４は、第２及び第４部分表示領域ＰＤＡ−２及びＰＤＡ−４内の各副画素ＳＰｉｘの第２メモリ５２を選択すべく、メモリ選択信号ＭＳｉｇを第２_ｂ及び第４_ｂメモリ選択信号供給線Ｌ−２_ｂ及びＬ−４_ｂに夫々出力する。

これにより、表示装置１は、カウンタ値が「３」である場合には、第１_ａ、第２_ｂ、第３_ａ及び第４_ｂ部分画像の結合である全体画像を表示する。

制御部３４ｂは、カウンタ値が「４」である場合には、第１及び第３部分表示領域ＰＤＡ−１及びＰＤＡ−３内の各副画素ＳＰｉｘの第１メモリ５１を選択するように、第１及び第３メモリ選択信号出力部３３−１及び３３−３を制御する。第１及び第３メモリ選択信号出力部３３−１及び３３−３は、第１及び第３部分表示領域ＰＤＡ−１及びＰＤＡ−３内の各副画素ＳＰｉｘの第１メモリ５１を選択すべく、メモリ選択信号ＭＳｉｇを第１_ａ及び第３_ａメモリ選択信号供給線Ｌ−１_ａ及びＬ−３_ａに夫々出力する。

制御部３４ｂは、カウンタ値が「４」である場合には、第２及び第４部分表示領域ＰＤＡ−２及びＰＤＡ−４内の各副画素ＳＰｉｘの第３メモリ５３を選択するように、第２及び第４メモリ選択信号出力部３３−２及び３３−４を制御する。第２及び第４メモリ選択信号出力部３３−２及び３３−４は、第２及び第４部分表示領域ＰＤＡ−２及びＰＤＡ−４内の各副画素ＳＰｉｘの第３メモリ５３を選択すべく、メモリ選択信号ＭＳｉｇを第２_ｃ及び第４_ｃメモリ選択信号供給線Ｌ−２_ｃ及びＬ−４_ｃに夫々出力する。

これにより、表示装置１は、カウンタ値が「４」である場合には、第１_ａ、第２_ｃ、第３_ａ及び第４_ｃ部分画像の結合である全体画像を表示する。

図１０は、第１の実施形態の表示装置の記憶部に記憶されるテーブルの一例を示す図である。

制御部３４ｂは、値ＲＥＧが「３」である場合に、図１０に示すテーブルＴＢＬ３を参照する。値ＲＥＧが「３」である場合、制御部３４ｂは、８進カウンタとして動作するように、カウンタ３４ａを制御する。従って、カウンタ３４ａは、選択クロック信号ＣＬＫ−ＳＥＬに同期して、「０」→「１」→「２」→「３」→「４」→「５」→「６」→「７」→「０」→・・・とカウントする。

制御部３４ｂは、カウンタ値が「０」である場合には、第１部分表示領域ＰＤＡ−１内の各副画素ＳＰｉｘの第２メモリ５２を選択するように、第１メモリ選択信号出力部３３−１を制御する。第１メモリ選択信号出力部３３−１は、第１部分表示領域ＰＤＡ−１内の各副画素ＳＰｉｘの第２メモリ５２を選択すべく、メモリ選択信号ＭＳｉｇを第１_ｂメモリ選択信号供給線Ｌ−１_ｂに出力する。

制御部３４ｂは、カウンタ値が「０」である場合には、第２〜第４部分表示領域ＰＤＡ−２〜ＰＤＡ−４内の各副画素ＳＰｉｘの第１メモリ５１を選択するように、第２〜第４メモリ選択信号出力部３３−２〜３３−４を制御する。第２〜第４メモリ選択信号出力部３３−２〜３３−４は、第２〜第４部分表示領域ＰＤＡ−２〜ＰＤＡ−４内の各副画素ＳＰｉｘの第１メモリ５１を選択すべく、メモリ選択信号ＭＳｉｇを第２_ａ〜第４_ａメモリ選択信号供給線Ｌ−２_ａ〜Ｌ−４_ａに夫々出力する。

これにより、表示装置１は、カウンタ値が「０」である場合には、第１_ｂ、第２_ａ、第３_ａ及び第４_ａ部分画像の結合である全体画像を表示する。

制御部３４ｂは、カウンタ値が「１」である場合には、第１部分表示領域ＰＤＡ−１内の各副画素ＳＰｉｘの第３メモリ５３を選択するように、第１メモリ選択信号出力部３３−１を制御する。第１メモリ選択信号出力部３３−１は、第１部分表示領域ＰＤＡ−１内の各副画素ＳＰｉｘの第３メモリ５３を選択すべく、メモリ選択信号ＭＳｉｇを第１_ｃメモリ選択信号供給線Ｌ−１_ｃに出力する。

制御部３４ｂは、カウンタ値が「１」である場合には、第２〜第４部分表示領域ＰＤＡ−２〜ＰＤＡ−４内の各副画素ＳＰｉｘの第１メモリ５１を選択するように、第２〜第４メモリ選択信号出力部３３−２〜３３−４を制御する。第２〜第４メモリ選択信号出力部３３−２〜３３−４は、第２〜第４部分表示領域ＰＤＡ−２〜ＰＤＡ−４内の各副画素ＳＰｉｘの第１メモリ５１を選択すべく、メモリ選択信号ＭＳｉｇを第２_ａ〜第４_ａメモリ選択信号供給線Ｌ−２_ａ〜Ｌ−４_ａに夫々出力する。

これにより、表示装置１は、カウンタ値が「１」である場合には、第１_ｃ、第２_ａ、第３_ａ及び第４_ａ部分画像の結合である全体画像を表示する。

制御部３４ｂは、カウンタ値が「２」である場合には、第１、第３及び第４部分表示領域ＰＤＡ−１、ＰＤＡ−３及びＰＤＡ−４内の各副画素ＳＰｉｘの第１メモリ５１を選択するように、第１、第３及び第４メモリ選択信号出力部３３−１、３３−３及び３３−４を制御する。第１、第３及び第４メモリ選択信号出力部３３−１、３３−３及び３３−４は、第１、第３及び第４部分表示領域ＰＤＡ−１、ＰＤＡ−３及びＰＤＡ−４内の各副画素ＳＰｉｘの第１メモリ５１を選択すべく、メモリ選択信号ＭＳｉｇを第１_ａ、第３_ａ及び第４_ａメモリ選択信号供給線Ｌ−１_ａ、Ｌ−３_ａ及びＬ−４_ａに夫々出力する。

制御部３４ｂは、カウンタ値が「２」である場合には、第２部分表示領域ＰＤＡ−２内の各副画素ＳＰｉｘの第２メモリ５２を選択するように、第２メモリ選択信号出力部３３−２を制御する。第２メモリ選択信号出力部３３−２は、第２部分表示領域ＰＤＡ−２内の各副画素ＳＰｉｘの第２メモリ５２を選択すべく、メモリ選択信号ＭＳｉｇを第２_ｂメモリ選択信号供給線Ｌ−２_ｂに出力する。

これにより、表示装置１は、カウンタ値が「２」である場合には、第１_ａ、第２_ｂ、第３_ａ及び第４_ａ部分画像の結合である全体画像を表示する。

制御部３４ｂは、カウンタ値が「３」である場合には、第１、第３及び第４部分表示領域ＰＤＡ−１、ＰＤＡ−３及びＰＤＡ−４内の各副画素ＳＰｉｘの第１メモリ５１を選択するように、第１、第３及び第４メモリ選択信号出力部３３−１、３３−３及び３３−４を制御する。第１、第３及び第４メモリ選択信号出力部３３−１、３３−３及び３３−４は、第１、第３及び第４部分表示領域ＰＤＡ−１、ＰＤＡ−３及びＰＤＡ−４内の各副画素ＳＰｉｘの第１メモリ５１を選択すべく、メモリ選択信号ＭＳｉｇを第１_ａ、第３_ａ及び第４_ａメモリ選択信号供給線Ｌ−１_ａ、Ｌ−３_ａ及びＬ−４_ａに夫々出力する。

制御部３４ｂは、カウンタ値が「３」である場合には、第２部分表示領域ＰＤＡ−２内の各副画素ＳＰｉｘの第３メモリ５３を選択するように、第２メモリ選択信号出力部３３−２を制御する。第２メモリ選択信号出力部３３−２は、第２部分表示領域ＰＤＡ−２内の各副画素ＳＰｉｘの第３メモリ５３を選択すべく、メモリ選択信号ＭＳｉｇを第２_ｃメモリ選択信号供給線Ｌ−２_ｃに出力する。

これにより、表示装置１は、カウンタ値が「３」である場合には、第１_ａ、第２_ｃ、第３_ａ及び第４_ａ部分画像の結合である全体画像を表示する。

制御部３４ｂは、カウンタ値が「４」である場合には、第１〜第３部分表示領域ＰＤＡ−１〜ＰＤＡ−３内の各副画素ＳＰｉｘの第１メモリ５１を選択するように、第１〜第３メモリ選択信号出力部３３−１〜３３−３を制御する。第１〜第３メモリ選択信号出力部３３−１〜３３−３は、第１〜第３部分表示領域ＰＤＡ−１〜ＰＤＡ−３内の各副画素ＳＰｉｘの第１メモリ５１を選択すべく、メモリ選択信号ＭＳｉｇを第１_ａ〜第３_ａメモリ選択信号供給線Ｌ−１_ａ〜Ｌ−３_ａに夫々出力する。

制御部３４ｂは、カウンタ値が「４」である場合には、第４部分表示領域ＰＤＡ−４内の各副画素ＳＰｉｘの第２メモリ５２を選択するように、第４メモリ選択信号出力部３３−４を制御する。第４メモリ選択信号出力部３３−４は、第４部分表示領域ＰＤＡ−４内の各副画素ＳＰｉｘの第２メモリ５２を選択すべく、メモリ選択信号ＭＳｉｇを第４_ｂメモリ選択信号供給線Ｌ−４_ｂに出力する。

これにより、表示装置１は、カウンタ値が「４」である場合には、第１_ａ、第２_ａ、第３_ａ及び第４_ｂ部分画像の結合である全体画像を表示する。

制御部３４ｂは、カウンタ値が「５」である場合には、第１〜第３部分表示領域ＰＤＡ−１〜ＰＤＡ−３内の各副画素ＳＰｉｘの第１メモリ５１を選択するように、第１〜第３メモリ選択信号出力部３３−１〜３３−３を制御する。第１〜第３メモリ選択信号出力部３３−１〜３３−３は、第１〜第３部分表示領域ＰＤＡ−１〜ＰＤＡ−３内の各副画素ＳＰｉｘの第１メモリ５１を選択すべく、メモリ選択信号ＭＳｉｇを第１_ａ〜第３_ａメモリ選択信号供給線Ｌ−１_ａ〜Ｌ−３_ａに夫々出力する。

制御部３４ｂは、カウンタ値が「５」である場合には、第４部分表示領域ＰＤＡ−４内の各副画素ＳＰｉｘの第３メモリ５３を選択するように、第４メモリ選択信号出力部３３−４を制御する。第４メモリ選択信号出力部３３−４は、第４部分表示領域ＰＤＡ−４内の各副画素ＳＰｉｘの第３メモリ５３を選択すべく、メモリ選択信号ＭＳｉｇを第４_ｃメモリ選択信号供給線Ｌ−４_ｃに出力する。

これにより、表示装置１は、カウンタ値が「５」である場合には、第１_ａ、第２_ａ、第３_ａ及び第４_ｃ部分画像の結合である全体画像を表示する。

制御部３４ｂは、カウンタ値が「６」である場合には、第１、第２及び第４部分表示領域ＰＤＡ−１、ＰＤＡ−２及びＰＤＡ−４内の各副画素ＳＰｉｘの第１メモリ５１を選択するように、第１、第２及び第４メモリ選択信号出力部３３−１、３３−２及び３３−４を制御する。第１、第２及び第４メモリ選択信号出力部３３−１、３３−２及び３３−４は、第１、第２及び第４部分表示領域ＰＤＡ−１、ＰＤＡ−２及びＰＤＡ−４内の各副画素ＳＰｉｘの第１メモリ５１を選択すべく、メモリ選択信号ＭＳｉｇを第１_ａ、第２_ａ及び第４_ａメモリ選択信号供給線Ｌ−１_ａ、Ｌ−２_ａ及びＬ−４_ａに夫々出力する。

制御部３４ｂは、カウンタ値が「６」である場合には、第３部分表示領域ＰＤＡ−３内の各副画素ＳＰｉｘの第２メモリ５２を選択するように、第３メモリ選択信号出力部３３−３を制御する。第３メモリ選択信号出力部３３−３は、第３部分表示領域ＰＤＡ−３内の各副画素ＳＰｉｘの第２メモリ５２を選択すべく、メモリ選択信号ＭＳｉｇを第３_ｂメモリ選択信号供給線Ｌ−３_ｂに出力する。

これにより、表示装置１は、カウンタ値が「６」である場合には、第１_ａ、第２_ａ、第３_ｂ及び第４_ａ部分画像の結合である全体画像を表示する。

制御部３４ｂは、カウンタ値が「７」である場合には、第１、第２及び第４部分表示領域ＰＤＡ−１、ＰＤＡ−２及びＰＤＡ−４内の各副画素ＳＰｉｘの第１メモリ５１を選択するように、第１、第２及び第４メモリ選択信号出力部３３−１、３３−２及び３３−４を制御する。第１、第２及び第４メモリ選択信号出力部３３−１、３３−２及び３３−４は、第１、第２及び第４部分表示領域ＰＤＡ−１、ＰＤＡ−２及びＰＤＡ−４内の各副画素ＳＰｉｘの第１メモリ５１を選択すべく、メモリ選択信号ＭＳｉｇを第１_ａ、第２_ａ及び第４_ａメモリ選択信号供給線Ｌ−１_ａ、Ｌ−２_ａ及びＬ−４_ａに夫々出力する。

制御部３４ｂは、カウンタ値が「７」である場合には、第３部分表示領域ＰＤＡ−３内の各副画素ＳＰｉｘの第３メモリ５３を選択するように、第３メモリ選択信号出力部３３−３を制御する。第３メモリ選択信号出力部３３−３は、第３部分表示領域ＰＤＡ−３内の各副画素ＳＰｉｘの第３メモリ５３を選択すべく、メモリ選択信号ＭＳｉｇを第３_ｃメモリ選択信号供給線Ｌ−３_ｃに出力する。

これにより、表示装置１は、カウンタ値が「７」である場合には、第１_ａ、第２_ａ、第３_ｃ及び第４_ａ部分画像の結合である全体画像を表示する。

なお、記憶部３４ｃは、書き換え可能であっても良い。そして、外部回路が、テーブルＴＢＬを記憶部３４ｃに書き込んでも良い。これにより、表示装置１は、第１〜第４部分画像の変化の仕方を、変更可能である。

図１１は、第１の実施形態の表示装置のメモリ選択回路、分配回路及び副画素の接続関係を示す図である。

メモリ選択回路３３は、第１〜第４メモリ選択信号供給線群Ｌ−１〜Ｌ−４を介して、第１〜第４分配回路８−１〜８−４に接続されている。

第１分配回路８−１は、第１−１〜第１−Ｍメモリ選択線群ＳＬ−１−１〜ＳＬ−１−Ｍを介して、第１部分表示領域ＰＤＡ−１内のＭ行の副画素ＳＰｉｘに接続されている。第１−１〜第１−Ｍメモリ選択線群ＳＬ−１−１〜ＳＬ−１−Ｍの各々は、第１〜第３メモリ選択線ＳＥＬ_ａ、ＳＥＬ_ｂ及びＳＥＬ_ｃを含む。各行の第１〜第３メモリ選択線ＳＥＬ_ａ〜ＳＥＬ_ｃは、当該行の第１〜第３メモリ５１〜５３に夫々接続されている。

なお、副画素ＳＰｉｘが、メモリ選択信号ＭＳｉｇに加えて、メモリ選択信号ＭＳｉｇを反転した反転メモリ選択信号ｘＭＳｉｇとで動作する場合には、第１−１〜第１−Ｍメモリ選択線群ＳＬ−１−１〜ＳＬ−１−Ｍの各々は、第１〜第３反転メモリ選択線ｘＳＥＬ_ａ、ｘＳＥＬ_ｂ及びｘＳＥＬ_ｃを更に含む。

同様に、第２分配回路８−２は、第２−１〜第２−Ｍメモリ選択線群ＳＬ−２−１〜ＳＬ−２−Ｍを介して、第２部分表示領域ＰＤＡ−２内のＭ行の副画素ＳＰｉｘに接続されている。第３分配回路８−３は、第３−１〜第３−Ｍメモリ選択線群ＳＬ−３−１〜ＳＬ−３−Ｍを介して、第３部分表示領域ＰＤＡ−３内のＭ行の副画素ＳＰｉｘに接続されている。第４分配回路８−４は、第４−１〜第４−Ｍメモリ選択線群ＳＬ−４−１〜ＳＬ−４−Ｍを介して、第４部分表示領域ＰＤＡ−４内のＭ行の副画素ＳＰｉｘに接続されている。各メモリ選択線群ＳＬ−２−１〜ＳＬ−２−Ｍ、ＳＬ−３−１〜ＳＬ−３−Ｍ及びＳＬ−４−１〜ＳＬ−４−Ｍの各々は、第１〜第３メモリ選択線ＳＥＬ_ａ、ＳＥＬ_ｂ及びＳＥＬ_ｃを含む。なお、副画素ＳＰｉｘが、メモリ選択信号ＭＳｉｇに加えて、メモリ選択信号ＭＳｉｇを反転した反転メモリ選択信号ｘＭＳｉｇとで動作する場合には、各メモリ選択線群ＳＬ−２−１〜ＳＬ−２−Ｍ、ＳＬ−３−１〜ＳＬ−３−Ｍ及びＳＬ−４−１〜ＳＬ−４−Ｍの各々は、第１〜第３反転メモリ選択線ｘＳＥＬ_ａ、ｘＳＥＬ_ｂ及びｘＳＥＬ_ｃを更に含む。

図１２は、第１の実施形態の表示装置の回路構成を示す図である。図１２では、第１部分表示領域ＰＤＡ−１内の副画素ＳＰｉｘの内の２×２個の副画素ＳＰｉｘを示している。

なお、第２〜第４部分表示領域ＰＤＡ−２〜ＰＤＡ−４の回路構成は、第１部分表示領域ＰＤＡ−１の回路構成と同様であるので、図示及び説明を省略する。

副画素ＳＰｉｘは、メモリブロック５０及び反転スイッチ６１に加えて、液晶ＬＱと、保持容量Ｃと、副画素電極１５（図２参照）と、を含む。

共通電極駆動回路６は、各副画素ＳＰｉｘに共通するコモン電位ＶＣＯＭを、基準クロック信号ＣＬＫに同期して反転させて、共通電極２３（図２参照）に出力する。共通電極駆動回路６は、基準クロック信号ＣＬＫを共通電極２３にそのままコモン電位ＶＣＯＭとして出力しても良いし、電流駆動能力を増幅するバッファ回路を介して共通電極２３にコモン電位ＶＣＯＭとして出力しても良い。

ゲート線駆動回路９は、（Ｍ×２）行の画素Ｐｉｘに対応して、（Ｍ×２）個の出力端子を有している。ゲート線駆動回路９は、タイミングコントローラ４ｂから供給される制御信号Ｓｉｇ_４に基づいて、（Ｍ×２）行の内の１つの行を選択するためのゲート信号を、（Ｍ×２）個の出力端子から順次出力する。

ゲート線駆動回路９は、制御信号Ｓｉｇ_４（スキャン開始信号及びクロックパルス信号）に基づいて、ゲート信号を（Ｍ×２）個の出力端子から順次出力するスキャナ回路であっても良い。或いは、ゲート線駆動回路９は、符号化された制御信号Ｓｉｇ_４を復号化し、該制御信号Ｓｉｇ_４で指定された出力端子にゲート信号を出力するデコーダ回路であっても良い。

ゲート線選択回路１０は、（Ｍ×２）行の画素Ｐｉｘに対応して、（Ｍ×２）個のスイッチＳＷ_４＿１、ＳＷ_４＿２、・・・を含む。（Ｍ×２）個のスイッチＳＷ_４＿１、ＳＷ_４＿２、・・・は、タイミングコントローラ４ｂから供給される制御信号Ｓｉｇ_５によって共通に制御される。

第１パネル２上には、（Ｍ×２）行の画素Ｐｉｘに対応して、（Ｍ×２）群のゲート線群ＧＬ_１、ＧＬ_２、・・・が配置されている。（Ｍ×２）群のゲート線群ＧＬ_１、ＧＬ_２、・・・の各々は、当該行の第１メモリ５１（図３参照）に電気的に接続された第１ゲート線ＧＣＬ_ａと、第２メモリ５２（図３参照）に電気的に接続された第２ゲート線ＧＣＬ_ｂと、第３メモリ５３（図３参照）に電気的に接続された第３ゲート線ＧＣＬ_ｃと、を含む。（Ｍ×２）群のゲート線群ＧＬ_１、ＧＬ_２、・・・の各々は、表示領域ＤＡ（図１参照）内において、Ｘ方向に沿っており、第２部分表示領域ＰＤＡ−２まで延びている。

（Ｍ×２）個のスイッチＳＷ_４＿１、ＳＷ_４＿２、・・・の各々は、制御信号Ｓｉｇ_５が第１の値の場合には、ゲート線駆動回路９の出力端子と、第１ゲート線ＧＣＬ_ａと、を電気的に接続する。（Ｍ×２）個のスイッチＳＷ_４＿１、ＳＷ_４＿２、・・・の各々は、制御信号Ｓｉｇ_５が第２の値の場合には、ゲート線駆動回路９の出力端子と、第２ゲート線ＧＣＬ_ｂと、を電気的に接続する。（Ｍ×２）個のスイッチＳＷ_４＿１、ＳＷ_４＿２、・・・の各々は、制御信号Ｓｉｇ_５が第３の値の場合には、ゲート線駆動回路９の出力端子と、第３ゲート線ＧＣＬ_ｃと、を電気的に接続する。

ゲート線駆動回路９の出力端子と、第１ゲート線ＧＣＬ_ａと、が電気的に接続された場合には、ゲート信号が、各副画素ＳＰｉｘの第１メモリ５１に供給される。ゲート線駆動回路９の出力端子と、第２ゲート線ＧＣＬ_ｂと、が電気的に接続された場合には、ゲート信号が、各副画素ＳＰｉｘの第２メモリ５２に供給される。ゲート線駆動回路９の出力端子と、第３ゲート線ＧＣＬ_ｃと、が電気的に接続された場合には、ゲート信号が、各副画素ＳＰｉｘの第３メモリ５３に供給される。

第１パネル２上には、（Ｎ×２）×３列の副画素ＳＰｉｘに対応して、（Ｎ×２）×３本のソース線ＳＧＬ_１、ＳＧＬ_２、・・・が配置されている。各ソース線ＳＧＬ_１、ＳＧＬ_２、・・・の各々は、表示領域ＤＡ（図１参照）内において、Ｙ方向に沿っており、第３及び第４部分表示領域ＰＤＡ−３及びＰＤＡ−４まで延びている。

ソース線駆動回路５は、ゲート信号によって選択されている各副画素ＳＰｉｘの３個のメモリに対して、ソース線ＳＧＬ_１、ＳＧＬ_２、・・・を介して、副画素データを夫々出力する。

ゲート信号が供給された行の副画素ＳＰｉｘは、ゲート信号が供給されたゲート線ＧＣＬに応じて、ソース線ＳＧＬに供給されている副画素データを、第１メモリ５１から第３メモリ５３までの内の１つのメモリに格納する。

第１分配回路８−１は、第１_ａメモリ選択信号供給線Ｌ−１_ａと、第１−１〜第１−Ｍメモリ選択線群ＳＬ−１−１〜ＳＬ−１−Ｍの各々の中の第１メモリ選択線ＳＥＬ_ａと、を電気的に接続する。メモリ選択信号ＭＳｉｇが、メモリ選択回路３３から第１_ａメモリ選択信号供給線Ｌ−１_ａに供給された場合には、第１分配回路８−１は、メモリ選択信号ＭＳｉｇをＭ本の第１メモリ選択線ＳＥＬ_ａに供給する。なお、第１分配回路８−１は、メモリ選択信号ＭＳｉｇを増幅する１個又は複数個のバッファを備えても良い。

第１分配回路８−１は、第１_ｂメモリ選択信号供給線Ｌ−１_ｂと、第１−１〜第１−Ｍメモリ選択線群ＳＬ−１−１〜ＳＬ−１−Ｍの各々の中の第２メモリ選択線ＳＥＬ_ｂと、を電気的に接続する。メモリ選択信号ＭＳｉｇが、メモリ選択回路３３から第１_ｂメモリ選択信号供給線Ｌ−１_ｂに供給された場合には、第１分配回路８−１は、メモリ選択信号ＭＳｉｇをＭ本の第２メモリ選択線ＳＥＬ_ｂに供給する。

第１分配回路８−１は、第１_ｃメモリ選択信号供給線Ｌ−１_ｃと、第１−１〜第１−Ｍメモリ選択線群ＳＬ−１−１〜ＳＬ−１−Ｍの各々の中の第３メモリ選択線ＳＥＬ_ｃと、を電気的に接続する。メモリ選択信号ＭＳｉｇが、メモリ選択回路３３から第１_ｃメモリ選択信号供給線Ｌ−１_ｃに供給された場合には、第１分配回路８−１は、メモリ選択信号ＭＳｉｇをＭ本の第３メモリ選択線ＳＥＬ_ｃに供給する。

各副画素ＳＰｉｘは、メモリ選択信号ＭＳｉｇが供給されたメモリ選択線ＳＥＬに応じて、第１メモリ５１から第３メモリ５３までの内の１つのメモリに格納されている副画素データに基づいて、液晶層を変調する。その結果、第１部分表示領域ＰＤＡ−１に第１部分画像が表示される。

第１パネル２上には、Ｍ行の画素Ｐｉｘに対応して、Ｍ本の表示信号線ＦＲＰ_１、ＦＲＰ_２、・・・が配置されている。Ｍ本の表示信号線ＦＲＰ_１、ＦＲＰ_２、・・・の各々は、表示領域ＤＡ（図１参照）内において、Ｘ方向に沿っている。なお、反転スイッチ６１が、表示信号に加えて、表示信号を反転した反転表示信号とで動作する場合には、１つの行当たり、表示信号線ＦＲＰ及び第２表示信号線ｘＦＲＰが設けられる。

１つの行当たりに配置されている１本又は２本の表示信号線が、表示信号線に対応する。

反転駆動回路７は、スイッチＳＷ_１を含む。スイッチＳＷ_１は、タイミングコントローラ４ｂから供給される制御信号Ｓｉｇ_１によって制御される。スイッチＳＷ_１は、制御信号Ｓｉｇ_１が第１の値の場合には、基準クロック信号ＣＬＫを各表示信号線ＦＲＰ_１、ＦＲＰ_２、・・・に供給する。これにより、基準クロック信号ＣＬＫに同期して、副画素電極１５の電位が反転する。スイッチＳＷ_１は、制御信号Ｓｉｇ_１が第２の値の場合には、基準電位（接地電位）ＧＮＤを各表示信号線ＦＲＰ_１、ＦＲＰ_２、・・・に供給する。

図１３は、第１の実施形態の表示装置の副画素の回路構成を示す図である。図１３では、１個の副画素ＳＰｉｘを示している。

副画素ＳＰｉｘは、メモリブロック５０を含む。メモリブロック５０は、第１メモリ５１と、第２メモリ５２と、第３メモリ５３と、スイッチＧｓｗ_１からＧｓｗ_３までと、スイッチＭｓｗ_１からＭｓｗ_３までと、を含む。

スイッチＧｓｗ_１の制御入力端子は、第１ゲート線ＧＣＬ_ａに電気的に接続されている。スイッチＧｓｗ_１は、第１ゲート線ＧＣＬ_ａにハイレベルのゲート信号が供給されたらオン状態になり、ソース線ＳＧＬ_１と、第１メモリ５１の入力端子と、の間を電気的に接続する。これにより、第１メモリ５１に、ソース線ＳＧＬ_１に供給される副画素データが格納される。

スイッチＧｓｗ_２の制御入力端子は、第２ゲート線ＧＣＬ_ｂに電気的に接続されている。スイッチＧｓｗ_２は、第２ゲート線ＧＣＬ_ｂにハイレベルのゲート信号が供給されたらオン状態になり、ソース線ＳＧＬ_１と、第２メモリ５２の入力端子と、の間を電気的に接続する。これにより、第２メモリ５２に、ソース線ＳＧＬ_１に供給される副画素データが格納される。

スイッチＧｓｗ_３の制御入力端子は、第３ゲート線ＧＣＬ_ｃに電気的に接続されている。スイッチＧｓｗ_３は、第３ゲート線ＧＣＬ_ｃにハイレベルのゲート信号が供給されたらオン状態になり、ソース線ＳＧＬ_１と、第３メモリ５３の入力端子と、の間を電気的に接続する。これにより、第３メモリ５３に、ソース線ＳＧＬ_１に供給される副画素データが格納される。

なお、スイッチＧｓｗ_１からＧｓｗ_３までがハイレベルのゲート信号で動作する場合には、図１３に示すように、ゲート線群ＧＬ_１は、第１ゲート線ＧＣＬ_ａから第３ゲート線ＧＣＬ_ｃまでを含む。ハイレベルのゲート信号で動作するスイッチは、Ｎチャネルトランジスタが例示されるが、本開示はこれに限定されない。

一方、スイッチＧｓｗ_１からＧｓｗ_３までが、ゲート信号に加えて、ゲート信号を反転した反転ゲート信号でも動作する場合には、ゲート線群ＧＬ_１は、第１ゲート線ＧＣＬ_ａから第３ゲート線ＧＣＬ_ｃまでに加えて、反転ゲート信号が供給される第４ゲート線ｘＧＣＬ_ａから第６ゲート線ｘＧＣＬ_ｃまでを更に含む。ゲート信号と、反転ゲート信号と、で動作するスイッチは、トランスファーゲートが例示されるが、本開示はこれに限定されない。

入力端子が第１ゲート線ＧＣＬ_ａに電気的に接続され、出力端子が第４ゲート線ｘＧＣＬ_ａに電気的に接続されたインバータ回路を設けることで、反転ゲート信号を第４ゲート線ｘＧＣＬ_ａに供給することが可能である。同様に、入力端子が第２ゲート線ＧＣＬ_ｂに電気的に接続され、出力端子が第５ゲート線ｘＧＣＬ_ｂに電気的に接続されたインバータ回路を設けることで、反転ゲート信号を第５ゲート線ｘＧＣＬ_ｂに供給することが可能である。同様に、入力端子が第３ゲート線ＧＣＬ_ｃに電気的に接続され、出力端子が第６ゲート線ｘＧＣＬ_ｃに電気的に接続されたインバータ回路を設けることで、反転ゲート信号を第６ゲート線ｘＧＣＬ_ｃに供給することが可能である。

スイッチＭｓｗ_１の制御入力端子は、第１メモリ選択線ＳＥＬ_ａに電気的に接続されている。スイッチＭｓｗ_１は、第１メモリ選択線ＳＥＬ_ａにハイレベルのメモリ選択信号ＭＳｉｇが供給されたらオン状態になり、第１メモリ５１の出力端子と、反転スイッチ６１の入力端子と、の間を電気的に接続する。これにより、第１メモリ５１に格納されている副画素データが、反転スイッチ６１に供給される。

スイッチＭｓｗ_２の制御入力端子は、第２メモリ選択線ＳＥＬ_ｂに電気的に接続されている。スイッチＭｓｗ_２は、第２メモリ選択線ＳＥＬ_ｂにハイレベルのメモリ選択信号ＭＳｉｇが供給されたらオン状態になり、第２メモリ５２の出力端子と、反転スイッチ６１の入力端子と、の間を電気的に接続する。これにより、第２メモリ５２に格納されている副画素データが、反転スイッチ６１に供給される。

スイッチＭｓｗ_３の制御入力端子は、第３メモリ選択線ＳＥＬ_ｃに電気的に接続されている。スイッチＭｓｗ_３は、第３メモリ選択線ＳＥＬ_ｃにハイレベルのメモリ選択信号ＭＳｉｇが供給されたらオン状態になり、第３メモリ５３の出力端子と、反転スイッチ６１の入力端子と、の間を電気的に接続する。これにより、第３メモリ５３に格納されている副画素データが、反転スイッチ６１に供給される。

なお、スイッチＭｓｗ_１からＭｓｗ_３までがハイレベルのメモリ選択信号ＭＳｉｇで動作する場合には、図１３に示すように、第１−１メモリ選択線群ＳＬ−１−１は、第１メモリ選択線ＳＥＬ_ａから第３メモリ選択線ＳＥＬ_ｃまでを含む。ハイレベルのゲート信号で動作するスイッチは、Ｎチャネルトランジスタが例示されるが、本開示はこれに限定されない。

一方、スイッチＭｓｗ_１からＭｓｗ_３までが、メモリ選択信号ＭＳｉｇに加えて、メモリ選択信号ＭＳｉｇを反転した反転メモリ選択信号ｘＭＳｉｇでも動作する場合には、第１−１メモリ選択線群ＳＬ−１−１は、第１メモリ選択線ＳＥＬ_ａから第３メモリ選択線ＳＥＬ_ｃまでに加えて、反転メモリ選択信号ｘＭＳｉｇが供給される第１反転メモリ選択線ｘＳＥＬ_ａから第３反転メモリ選択線ｘＳＥＬ_ｃまでを更に含む。メモリ選択信号ＭＳｉｇと、反転メモリ選択信号ｘＭＳｉｇと、で動作するスイッチは、トランスファーゲートが例示されるが、本開示はこれに限定されない。

入力端子が第１メモリ選択線ＳＥＬ_ａに電気的に接続され、出力端子が第１反転メモリ選択線ｘＳＥＬ_ａに電気的に接続されたインバータ回路を設けることで、反転メモリ選択信号ｘＭＳｉｇを第１反転メモリ選択線ｘＳＥＬ_ａに供給することが可能である。同様に、入力端子が第２メモリ選択線ＳＥＬ_ｂに電気的に接続され、出力端子が第２反転メモリ選択線ｘＳＥＬ_ｂに電気的に接続されたインバータ回路を設けることで、反転メモリ選択信号ｘＭＳｉｇを第２反転メモリ選択線ｘＳＥＬ_ｂに供給することが可能である。同様に、入力端子が第３メモリ選択線ＳＥＬ_ｃに電気的に接続され、出力端子が第３反転メモリ選択線ｘＳＥＬ_ｃに電気的に接続されたインバータ回路を設けることで、反転メモリ選択信号ｘＭＳｉｇを第３反転メモリ選択線ｘＳＥＬ_ｃに供給することが可能である。

反転スイッチ６１には、基準クロック信号ＣＬＫに同期して反転する表示信号が、表示信号線ＦＲＰ_１から供給される。反転スイッチ６１は、表示信号に基づいて、第１メモリ５１、第２メモリ５２又は第３メモリ５３に格納されている副画素データをそのまま又は反転して、副画素電極１５に供給する。副画素電極１５と共通電極２３との間には、液晶ＬＱ及び保持容量Ｃが、設けられている。保持容量Ｃは、副画素電極１５と共通電極２３との間の電圧を保持する。液晶ＬＱは、副画素電極１５と共通電極２３との間の電圧に基づいて液晶分子の方向が変化し、副画素画像を表示する。

なお、反転スイッチ６１が表示信号で動作する場合には、図１３に示すように、１本の表示信号線ＦＲＰ_１が、設けられる。一方、反転スイッチ６１が、表示信号に加えて、表示信号を反転した反転表示信号とで動作する場合には、表示信号線ＦＲＰ_１に加えて、第２表示信号線ｘＦＲＰ_１が更に設けられる。そして、入力端子が表示信号線ＦＲＰ_１に電気的に接続され、出力端子が第２表示信号線ｘＦＲＰ_１に電気的に接続されたインバータ回路を設けることで、反転表示信号を第２表示信号線ｘＦＲＰ_１に供給することが可能である。

図１４は、第１の実施形態の表示装置の副画素のメモリの回路構成を示す図である。図１４は、第１メモリ５１の回路構成を示す図である。なお、第２メモリ５２及び第３メモリ５３の回路構成は、第１メモリ５１の回路構成と同様であるので、図示及び説明を省略する。

第１メモリ５１は、インバータ回路８１と、インバータ回路８１に逆方向に電気的に並列接続されたインバータ回路８２と、を含むＳＲＡＭ（Static Random Access Memory）セル構造を有する。インバータ回路８１の入力端子及びインバータ回路８２の出力端子が、ノードＮ１を構成し、インバータ回路８１の出力端子及びインバータ回路８２の入力端子が、ノードＮ２を構成する。インバータ回路８１及び８２は、高電位側の電源供給線ＶＤＤ及び低電位側の電源供給線ＶＳＳから供給される電力を使用して、動作する。

ノードＮ１は、スイッチＧｓｗ_１の出力端子に電気的に接続されている。ノードＮ２は、スイッチＭｓｗ_１の入力端子に電気的に接続されている。

図１４では、スイッチＧｓｗ_１として、トランスファーゲートが用いられている例を示している。スイッチＧｓｗ_１の一方の制御入力端子は、第１ゲート線ＧＣＬ_ａに電気的に接続されている。スイッチＧｓｗ_１の他方の制御入力端子は、第４ゲート線ｘＧＣＬ_ａに電気的に接続されている。第４ゲート線ｘＧＣＬ_ａには、第１ゲート線ＧＣＬ_ａに供給されるゲート信号を反転した、反転ゲート信号が供給される。

スイッチＧｓｗ_１の入力端子は、ソース線ＳＧＬ_１に電気的に接続されている。スイッチＧｓｗ_１の出力端子は、ノードＮ１に電気的に接続されている。スイッチＧｓｗ_１は、第１ゲート線ＧＣＬ_ａに供給されるゲート信号がハイレベル且つ第４ゲート線ｘＧＣＬ_ａに供給される反転ゲート信号がローレベルになると、オン状態になり、ソース線ＳＧＬ_１と、ノードＮ１と、の間を電気的に接続する。これにより、ソース線ＳＧＬ_１に供給される副画素データが、第１メモリ５１に格納される。

図１４では、スイッチＭｓｗ_１として、トランスファーゲートが用いられている例を示している。スイッチＭｓｗ_１の一方の制御入力端子は、第１メモリ選択線ＳＥＬ_ａに電気的に接続されている。スイッチＭｓｗ_１の他方の制御入力端子は、第１反転メモリ選択線ｘＳＥＬ_ａに電気的に接続されている。第１反転メモリ選択線ｘＳＥＬ_ａには、第１メモリ選択線ＳＥＬ_ａに供給されるメモリ選択信号ＭＳｉｇを反転した、反転メモリ選択信号ｘＭＳｉｇが供給される。

スイッチＭｓｗ_１の入力端子は、ノードＮ２に電気的に接続されている。スイッチＭｓｗ_１の出力端子は、ノードＮ３に接続されている。ノードＮ３は、第１メモリ５１の出力ノードであり、反転スイッチ６１（図１３参照）に電気的に接続されている。スイッチＭｓｗ_１は、第１メモリ選択線ＳＥＬ_ａに供給されるメモリ選択信号ＭＳｉｇがハイレベル且つ第１反転メモリ選択線ｘＳＥＬ_ａに供給される反転メモリ選択信号がローレベルになると、オン状態になる。これにより、ノードＮ２が、スイッチＭｓｗ_１及びノードＮ３を経由して、反転スイッチ６１の入力端子に、電気的に接続される。これにより、第１メモリ５１に格納されている副画素データが、反転スイッチ６１に供給される。

なお、スイッチＧｓｗ_１及びＭｓｗ_１の両方がオフ状態の場合には、副画素データが、インバータ回路８１及び８２で構成されるループを循環する。従って、第１メモリ５１は、副画素データを保持し続ける。

第１の実施形態では、第１メモリ５１がＳＲＡＭである場合を例に挙げて説明したが、本開示はこれに限定されない。第１メモリ５１の他の例は、ＤＲＡＭ（Dynamic Random Access Memory）が例示される。

図１５は、第１の実施形態の表示装置の副画素の反転スイッチの回路構成を示す図である。反転スイッチ６１は、インバータ回路９１と、Ｎチャネルトランジスタ９２及び９５と、Ｐチャネルトランジスタ９３及び９４と、を含む。

インバータ回路９１の入力端子、Ｐチャネルトランジスタ９４のゲート端子及びＮチャネルトランジスタ９５のゲート端子は、ノードＮ４に接続されている。ノードＮ４は、反転スイッチ６１の入力ノードであり、第１メモリ５１、第２メモリ５２及び第３メモリ５３のノードＮ３に電気的に接続されている。ノードＮ４には、第１メモリ５１、第２メモリ５２又は第３メモリ５３から副画素データが供給される。インバータ回路９１は、高電位側の電源供給線ＶＤＤ及び低電位側の電源供給線ＶＳＳから供給される電力を使用して、動作する。

Ｎチャネルトランジスタ９２のソース及びドレインの内の一方は、第２表示信号線ｘＦＲＰ_１に電気的に接続されている。Ｎチャネルトランジスタ９２のソース及びドレインの内の他方は、ノードＮ５に電気的に接続されている。

Ｐチャネルトランジスタ９３のソース及びドレインの内の一方は、表示信号線ＦＲＰ_１に電気的に接続されている。Ｐチャネルトランジスタ９３のソース及びドレインの内の他方は、ノードＮ５に電気的に接続されている。

Ｐチャネルトランジスタ９４のソース及びドレインの内の一方は、第２表示信号線ｘＦＲＰ_１に電気的に接続されている。Ｐチャネルトランジスタ９４のソース及びドレインの内の他方は、ノードＮ５に電気的に接続されている。

Ｎチャネルトランジスタ９５のソース及びドレインの内の一方は、表示信号線ＦＲＰ_１に電気的に接続されている。Ｎチャネルトランジスタ９５のソース及びドレインの内の他方は、ノードＮ５に電気的に接続されている。

ノードＮ５は、反転スイッチ６１の出力ノードであり、反射電極（副画素電極）１５に電気的に接続されている。

第１メモリ５１、第２メモリ５２又は第３メモリ５３から供給される副画素データがハイレベルである場合には、インバータ回路９１の出力信号は、ローレベルになる。インバータ回路９１の出力信号がローレベルであると、Ｎチャネルトランジスタ９２はオフ状態になり、Ｐチャネルトランジスタ９３はオン状態になる。

また、第１メモリ５１、第２メモリ５２又は第３メモリ５３から供給される副画素データがハイレベルである場合には、Ｐチャネルトランジスタ９４はオフ状態になり、Ｎチャネルトランジスタ９５はオン状態になる。

従って、第１メモリ５１、第２メモリ５２又は第３メモリ５３から供給される副画素データがハイレベルである場合には、表示信号線ＦＲＰ_１に供給される表示信号が、Ｐチャネルトランジスタ９３及びＮチャネルトランジスタ９５を介して、副画素電極１５に供給される。

表示信号線ＦＲＰ_１に供給される表示信号は、基準クロック信号ＣＬＫに同期して、反転する。共通電極２３に供給されるコモン電位も、基準クロック信号ＣＬＫに同期して、表示信号と同相で、反転する。表示信号とコモン電位とが同相である場合、液晶ＬＱは、電圧が印加されないので、液晶分子の方向が変化しない。これにより、副画素ＳＰｉｘは、黒表示（反射光を透過させない状態。反射光がカラーフィルタを透過せず、色が表示されない状態）となる。これにより、表示装置１は、コモン反転駆動方式を実現することができる。

第１メモリ５１、第２メモリ５２又は第３メモリ５３から供給される副画素データがローレベルである場合には、インバータ回路９１の出力信号は、ハイレベルになる。インバータ回路９１の出力信号がハイレベルであると、Ｎチャネルトランジスタ９２はオン状態になり、Ｐチャネルトランジスタ９３はオフ状態になる。

また、第１メモリ５１、第２メモリ５２又は第３メモリ５３から供給される副画素データがローレベルである場合には、Ｐチャネルトランジスタ９４はオン状態になり、Ｎチャネルトランジスタ９５はオフ状態になる。

従って、第１メモリ５１、第２メモリ５２又は第３メモリ５３から供給される副画素データがローレベルである場合には、第２表示信号線ｘＦＲＰ_１に供給される反転表示信号が、Ｎチャネルトランジスタ９２及びＰチャネルトランジスタ９４を介して、副画素電極１５に供給される。

第２表示信号線ｘＦＲＰ_１に供給される反転表示信号は、基準クロック信号ＣＬＫに同期して、反転する。共通電極２３に供給されるコモン電位は、基準クロック信号ＣＬＫに同期して、表示信号と異相で、反転する。表示信号とコモン電位とが異相である場合、液晶ＬＱは、電圧が印加されるので、液晶分子の方向が変化する。これにより、副画素ＳＰｉｘは、白表示（反射光を透過させる状態。反射光がカラーフィルタを透過して色が表示される状態）となる。これにより、表示装置１は、コモン反転駆動方式を実現することができる。

図１６は、第１の実施形態の表示装置の副画素のレイアウトの概要を示す図である。

反転スイッチ６１、第１メモリ５１、第２メモリ５２及び第３メモリ５３は、Ｙ方向に配列されている。第１メモリ５１、第２メモリ５２及び第３メモリ５３の出力ノードであるノードＮ３は、反転スイッチ６１の入力ノードであるノードＮ４に電気的に接続されている。反転スイッチ６１の出力ノードであるノードＮ５は、副画素電極１５に電気的に接続されている。

第１メモリ５１は、第１ゲート線ＧＣＬ_ａと、第４ゲート線ｘＧＣＬ_ａと、第１メモリ選択線ＳＥＬ_ａと、第１反転メモリ選択線ｘＳＥＬ_ａと、ソース線ＳＧＬ_１と、高電位側の電源供給線ＶＤＤと、低電位側の電源供給線ＶＳＳと、に電気的に接続されている。

第２メモリ５２は、第２ゲート線ＧＣＬ_ｂと、第５ゲート線ｘＧＣＬ_ｂと、第２メモリ選択線ＳＥＬ_ｂと、第２反転メモリ選択線ｘＳＥＬ_ｂと、ソース線ＳＧＬ_１と、高電位側の電源供給線ＶＤＤと、低電位側の電源供給線ＶＳＳと、に電気的に接続されている。

第３メモリ５３は、第３ゲート線ＧＣＬ_ｃと、第６ゲート線ｘＧＣＬ_ｃと、第３メモリ選択線ＳＥＬ_ｃと、第３反転メモリ選択線ｘＳＥＬ_ｃと、ソース線ＳＧＬ_１と、高電位側の電源供給線ＶＤＤと、低電位側の電源供給線ＶＳＳと、に電気的に接続されている。

反転スイッチ６１は、表示信号線ＦＲＰ_１と、第２表示信号線ｘＦＲＰ_１と、高電位側の電源供給線ＶＤＤと、低電位側の電源供給線ＶＳＳと、に電気的に接続されている。

［第１の動作例］
図１７は、第１の実施形態の表示装置の第１の動作タイミングを示すタイミング図である。図１８は、第１の実施形態の表示装置の第１の動作で表示される全体画像を示す図である。

第１の動作例では、表示領域ＤＡには、１個の有意な画像が表示される。つまり、第１〜第４部分表示領域ＰＤＡ内の各副画素ＳＰｉｘは、協働して、１個の有意な画像を表示する。有意な画像とは、意味のある（meaningful）画像である。

図１７は、値ＲＥＧが「２」である場合の、表示装置１の動作タイミングを示すタイミング図である。値ＲＥＧが「２」である場合、制御部３４ｂは、テーブルＴＢＬ２（図９参照）を参照する。

初期のタイミングｔ_０において、カウンタ３４ａのカウンタ値は「０」である。従って、制御部３４ｂは、第１〜第４部分表示領域ＰＤＡ−１〜ＰＤＡ−４内の各副画素ＳＰｉｘの第１メモリ５１を選択するように、第１〜第４メモリ選択信号出力部３３−１〜３３−４を制御する。

第１〜第４メモリ選択信号出力部３３−１〜３３−４は、第１〜第４部分表示領域ＰＤＡ−１〜ＰＤＡ−４内の各副画素ＳＰｉｘの第１メモリ５１を選択すべく、メモリ選択信号ＭＳｉｇを第１_ａ〜第４_ａメモリ選択信号供給線Ｌ−１_ａ〜Ｌ−４_ａに夫々出力する。

これにより、表示装置１は、タイミングｔ_０において、第１_ａ〜第４_ａ部分画像の結合である全体画像を表示する。

図１８を参照すると、タイミングｔ_０において、第１〜第４部分表示領域ＰＤＡ−１〜ＰＤＡ−４内には、第１_ａ〜第４_ａ部分画像が夫々表示されている。第１_ａ〜第４_ａ部分画像は、背景画像である。

再び図１７を参照すると、次のタイミングｔ_１において、カウンタ３４ａのカウンタ値は「１」である。従って、制御部３４ｂは、第１及び第３部分表示領域ＰＤＡ−１及びＰＤＡ−３内の各副画素ＳＰｉｘの第２メモリ５２を選択するように、第１及び第３メモリ選択信号出力部３３−１及び３３−３を制御する。また、制御部３４ｂは、第２及び第４部分表示領域ＰＤＡ−２及びＰＤＡ−４内の各副画素ＳＰｉｘの第１メモリ５１を選択するように、第２及び第４メモリ選択信号出力部３３−２及び３３−４を制御する。

第１及び第３メモリ選択信号出力部３３−１及び３３−３は、第１及び第３部分表示領域ＰＤＡ−１及びＰＤＡ−３内の各副画素ＳＰｉｘの第２メモリ５２を選択すべく、メモリ選択信号ＭＳｉｇを第１_ｂ及び第３_ｂメモリ選択信号供給線Ｌ−１_ｂ及びＬ−３_ｂに夫々出力する。

第２及び第４メモリ選択信号出力部３３−２及び３３−４は、第２及び第４部分表示領域ＰＤＡ−２及びＰＤＡ−４内の各副画素ＳＰｉｘの第１メモリ５１を選択すべく、メモリ選択信号ＭＳｉｇを第２_ａ及び第４_ａメモリ選択信号供給線Ｌ−２_ａ及びＬ−４_ａに夫々出力する。

これにより、表示装置１は、タイミングｔ_１において、第１_ｂ、第２_ａ、第３_ｂ及び第４_ａ部分画像の結合である全体画像を表示する。

図１８を参照すると、タイミングｔ_１において、第１〜第４部分表示領域ＰＤＡ−１〜ＰＤＡ−４内には、第１_ｂ、第２_ａ、第３_ｂ及び第４_ａ部分画像が夫々表示されている。第１_ｂ及び第３_ｂ部分画像は、人の画像である。第２_ａ及び第４_ａ部分画像は、背景画像である。

再び図１７を参照すると、次のタイミングｔ_２において、カウンタ３４ａのカウンタ値は「２」である。従って、制御部３４ｂは、第１及び第３部分表示領域ＰＤＡ−１及びＰＤＡ−３内の各副画素ＳＰｉｘの第３メモリ５３を選択するように、第１及び第３メモリ選択信号出力部３３−１及び３３−３を制御する。また、制御部３４ｂは、第２及び第４部分表示領域ＰＤＡ−２及びＰＤＡ−４内の各副画素ＳＰｉｘの第１メモリ５１を選択するように、第２及び第４メモリ選択信号出力部３３−２及び３３−４を制御する。

第１及び第３メモリ選択信号出力部３３−１及び３３−３は、第１及び第３部分表示領域ＰＤＡ−１及びＰＤＡ−３内の各副画素ＳＰｉｘの第３メモリ５３を選択すべく、メモリ選択信号ＭＳｉｇを第１_ｃ及び第３_ｃメモリ選択信号供給線Ｌ−１_ｃ及びＬ−３_ｃに夫々出力する。

これにより、表示装置１は、タイミングｔ_２において、第１_ｃ、第２_ａ、第３_ｃ及び第４_ａ部分画像の結合である全体画像を表示する。

図１８を参照すると、タイミングｔ_２において、第１〜第４部分表示領域ＰＤＡ−１〜ＰＤＡ−４内には、第１_ｃ、第２_ａ、第３_ｃ及び第４_ａ部分画像が夫々表示されている。第１_ｃ及び第３_ｃ部分画像は、人が動き出す画像である。第２_ａ及び第４_ａ部分画像は、背景画像である。

再び図１７を参照すると、次のタイミングｔ_３において、カウンタ３４ａのカウンタ値は「３」である。従って、制御部３４ｂは、第１及び第３部分表示領域ＰＤＡ−１及びＰＤＡ−３内の各副画素ＳＰｉｘの第１メモリ５１を選択するように、第１及び第３メモリ選択信号出力部３３−１及び３３−３を制御する。また、制御部３４ｂは、カウンタ値が「３」である場合には、第２及び第４部分表示領域ＰＤＡ−２及びＰＤＡ−４内の各副画素ＳＰｉｘの第２メモリ５２を選択するように、第２及び第４メモリ選択信号出力部３３−２及び３３−４を制御する。

第１及び第３メモリ選択信号出力部３３−１及び３３−３は、第１及び第３部分表示領域ＰＤＡ−１及びＰＤＡ−３内の各副画素ＳＰｉｘの第１メモリ５１を選択すべく、メモリ選択信号ＭＳｉｇを第１_ａ及び第３_ａメモリ選択信号供給線Ｌ−１_ａ及びＬ−３_ａに夫々出力する。

第２及び第４メモリ選択信号出力部３３−２及び３３−４は、第２及び第４部分表示領域ＰＤＡ−２及びＰＤＡ−４内の各副画素ＳＰｉｘの第２メモリ５２を選択すべく、メモリ選択信号ＭＳｉｇを第２_ｂ及び第４_ｂメモリ選択信号供給線Ｌ−２_ｂ及びＬ−４_ｂに夫々出力する。

これにより、表示装置１は、タイミングｔ_３において、第１_ａ、第２_ｂ、第３_ａ及び第４_ｂ部分画像の結合である全体画像を表示する。

図１８を参照すると、タイミングｔ_３において、第１〜第４部分表示領域ＰＤＡ−１〜ＰＤＡ−４内には、第１_ａ、第２_ｂ、第３_ａ及び第４_ｂ部分画像が夫々表示されている。第１_ａ及び第３_ａ部分画像は、背景画像である。第２_ｂ及び第４_ｂ部分画像は、人が駆け出す画像である。

再び図１７を参照すると、次のタイミングｔ_４において、カウンタ３４ａのカウンタ値は「４」である。従って、制御部３４ｂは、第１及び第３部分表示領域ＰＤＡ−１及びＰＤＡ−３内の各副画素ＳＰｉｘの第１メモリ５１を選択するように、第１及び第３メモリ選択信号出力部３３−１及び３３−３を制御する。また、制御部３４ｂは、カウンタ値が「４」である場合には、第２及び第４部分表示領域ＰＤＡ−２及びＰＤＡ−４内の各副画素ＳＰｉｘの第３メモリ５３を選択するように、第２及び第４メモリ選択信号出力部３３−２及び３３−４を制御する。

第２及び第４メモリ選択信号出力部３３−２及び３３−４は、第２及び第４部分表示領域ＰＤＡ−２及びＰＤＡ−４内の各副画素ＳＰｉｘの第３メモリ５３を選択すべく、メモリ選択信号ＭＳｉｇを第２_ｃ及び第４_ｃメモリ選択信号供給線Ｌ−２_ｃ及びＬ−４_ｃに夫々出力する。

図１８を参照すると、タイミングｔ_４において、第１〜第４部分表示領域ＰＤＡ−１〜ＰＤＡ−４内には、第１_ａ、第２_ｃ、第３_ａ及び第４_ｃ部分画像が夫々表示されている。第１_ａ及び第３_ａ部分画像は、背景画像である。第２_ｃ及び第４_ｃ部分画像は、人が全力疾走する画像である。

再び図１７を参照すると、次のタイミングｔ_５において、カウンタ３４ａのカウンタ値は「０」である。従って、制御部３４ｂは、第１〜第４部分表示領域ＰＤＡ−１〜ＰＤＡ−４内の各副画素ＳＰｉｘの第１メモリ５１を選択するように、第１〜第４メモリ選択信号出力部３３−１〜３３−４を制御する。

これにより、表示装置１は、タイミングｔ_５において、第１_ａ〜第４_ａ部分画像の結合である全体画像を表示する。

図１８を参照すると、タイミングｔ_５において、第１〜第４部分表示領域ＰＤＡ−１〜ＰＤＡ−４内には、第１_ａ〜第４_ａ部分画像が夫々表示されている。第１_ａ〜第４_ａ部分画像は、背景画像である。

図１８に示したように、表示装置１は、第１〜第４部分表示領域ＰＤＡ−１〜ＰＤＡ−４の各々を選択単位とする。そして、表示装置１は、選択単位毎に、各副画素ＳＰｉｘの第１メモリから第３メモリまでの内の１個を同時に選択する。従って、表示装置１は、第１〜第４部分表示領域ＰＤＡ−１〜ＰＤＡ−４内の各副画素ＳＰｉｘの第１メモリ５１から第３メモリ５３までの選択を切り替えることによって、全体画像を短時間で変化させることができる。また、表示装置１は、第１〜第４部分表示領域ＰＤＡ−１〜ＰＤＡ−４内の各副画素ＳＰｉｘの第１メモリ５１から第３メモリ５３までの選択を順次切り替えることによって、アニメーション表示（動画像表示）を行うことができる。

また、表示装置１は、選択単位毎に、各副画素ＳＰｉｘの第１メモリ５１から第３メモリ５３までの内の１個を同時に選択する。従って、表示装置１は、各副画素ＳＰｉｘが第１〜第３メモリ５１〜５３の３個のメモリしか有していないにもかかわらず、タイミングｔ_０〜ｔ_４に示す、４通りの全体画像を表示することができる。これにより、表示装置１は、スムーズなアニメーション表示を行うことができる。

また、表示装置１は、部分表示画像が変化しない部分表示領域ＰＤＡ内の各副画素ＳＰｉｘのメモリ切り替えを行わない。例えば、表示装置１は、タイミングｔ_０からタイミングｔ_１への遷移時には、第２及び第４部分表示領域ＰＤＡ−２及びＰＤＡ−４内の各副画素ＳＰｉｘのメモリ切り替えを行わない。これにより、表示装置１は、全体画像の変化時の消費電力を抑制できる。

［第２の動作例］
図１９は、第１の実施形態の表示装置の第２の動作タイミングを示すタイミング図である。図２０は、第１の実施形態の表示装置の第２の動作で表示される全体画像を示す図である。

図１９は、値ＲＥＧが「３」である場合の、表示装置１の動作タイミングを示すタイミング図である。値ＲＥＧが「３」である場合、制御部３４ｂは、テーブルＴＢＬ３（図１０参照）を参照する。

第２の動作例でも、表示領域ＤＡには、１個の有意な画像が表示される。つまり、第１〜第４部分表示領域ＰＤＡ内の各副画素ＳＰｉｘは、協働して、１個の有意な画像を表示する。

初期のタイミングｔ_１０において、カウンタ３４ａのカウンタ値は「０」である。従って、制御部３４ｂは、第１部分表示領域ＰＤＡ−１内の各副画素ＳＰｉｘの第２メモリ５２を選択するように、第１メモリ選択信号出力部３３−１を制御する。また、制御部３４ｂは、第２〜第４部分表示領域ＰＤＡ−２〜ＰＤＡ−４内の各副画素ＳＰｉｘの第１メモリ５１を選択するように、第２〜第４メモリ選択信号出力部３３−２〜３３−４を制御する。

第１メモリ選択信号出力部３３−１は、第１部分表示領域ＰＤＡ−１内の各副画素ＳＰｉｘの第２メモリ５２を選択すべく、メモリ選択信号ＭＳｉｇを第１_ｂメモリ選択信号供給線Ｌ−１_ｂに出力する。

第２〜第４メモリ選択信号出力部３３−２〜３３−４は、第２〜第４部分表示領域ＰＤＡ−２〜ＰＤＡ−４内の各副画素ＳＰｉｘの第１メモリ５１を選択すべく、メモリ選択信号ＭＳｉｇを第２_ａ〜第４_ａメモリ選択信号供給線Ｌ−２_ａ〜Ｌ−４_ａに夫々出力する。

これにより、表示装置１は、タイミングｔ_１０において、第１_ｂ、第２_ａ、第３_ａ及び第４_ａ部分画像の結合である全体画像を表示する。

図２０を参照すると、タイミングｔ_１０において、第１〜第４部分表示領域ＰＤＡ−１〜ＰＤＡ−４内には、第１_ｂ、第２_ａ、第３_ａ及び第４_ａ部分画像が夫々表示されている。この全体画像は、「１」から「８」までの数を含む的（まと）の画像である。そして、第１部分表示領域ＰＤＡ−１内に表示された第１_ｂ部分画像では、「７」の画像が縁取りで強調表示されている。

再び図１９を参照すると、次のタイミングｔ_１１において、カウンタ３４ａのカウンタ値は「１」である。従って、制御部３４ｂは、第１部分表示領域ＰＤＡ−１内の各副画素ＳＰｉｘの第３メモリ５３を選択するように、第１メモリ選択信号出力部３３−１を制御する。また、制御部３４ｂは、第２〜第４部分表示領域ＰＤＡ−２〜ＰＤＡ−４内の各副画素ＳＰｉｘの第１メモリ５１を選択するように、第２〜第４メモリ選択信号出力部３３−２〜３３−４を制御する。

第１メモリ選択信号出力部３３−１は、第１部分表示領域ＰＤＡ−１内の各副画素ＳＰｉｘの第３メモリ５３を選択すべく、メモリ選択信号ＭＳｉｇを第１_ｃメモリ選択信号供給線Ｌ−１_ｃに出力する。

これにより、表示装置１は、タイミングｔ_１１において、第１_ｃ、第２_ａ、第３_ａ及び第４_ａ部分画像の結合である全体画像を表示する。

図２０を参照すると、タイミングｔ_１１において、第１〜第４部分表示領域ＰＤＡ−１〜ＰＤＡ−４内には、第１_ｃ、第２_ａ、第３_ａ及び第４_ａ部分画像が夫々表示されている。第１部分表示領域ＰＤＡ−１内に表示された第１_ｃ部分画像では、「８」の画像が縁取りで強調表示されている。

再び図１９を参照すると、次のタイミングｔ_１２において、カウンタ３４ａのカウンタ値は「２」である。従って、制御部３４ｂは、第１、第３及び第４部分表示領域ＰＤＡ−１、ＰＤＡ−３及びＰＤＡ−４内の各副画素ＳＰｉｘの第１メモリ５１を選択するように、第１、第３及び第４メモリ選択信号出力部３３−１、３３−３及び３３−４を制御する。また、制御部３４ｂは、第２部分表示領域ＰＤＡ−２内の各副画素ＳＰｉｘの第２メモリ５２を選択するように、第２メモリ選択信号出力部３３−２を制御する。

第１、第３及び第４メモリ選択信号出力部３３−１、３３−３及び３３−４は、第１、第３及び第４部分表示領域ＰＤＡ−１、ＰＤＡ−３及びＰＤＡ−４内の各副画素ＳＰｉｘの第１メモリ５１を選択すべく、メモリ選択信号ＭＳｉｇを第１_ａ、第３_ａ及び第４_ａメモリ選択信号供給線Ｌ−１_ａ、Ｌ−３_ａ及びＬ−４_ａに夫々出力する。

第２メモリ選択信号出力部３３−２は、第２部分表示領域ＰＤＡ−２内の各副画素ＳＰｉｘの第２メモリ５２を選択すべく、メモリ選択信号ＭＳｉｇを第２_ｂメモリ選択信号供給線Ｌ−２_ｂに出力する。

これにより、表示装置１は、タイミングｔ_１２において、第１_ａ、第２_ｂ、第３_ａ及び第４_ａ部分画像の結合である全体画像を表示する。

図２０を参照すると、タイミングｔ_１２において、第１〜第４部分表示領域ＰＤＡ−１〜ＰＤＡ−４内には、第１_ａ、第２_ｂ、第３_ａ及び第４_ａ部分画像が夫々表示されている。第２部分表示領域ＰＤＡ−２内に表示された第２_ｂ部分画像では、「１」の画像が縁取りで強調表示されている。

再び図１９を参照すると、次のタイミングｔ_１３において、カウンタ３４ａのカウンタ値は「３」である。従って、制御部３４ｂは、第１、第３及び第４部分表示領域ＰＤＡ−１、ＰＤＡ−３及びＰＤＡ−４内の各副画素ＳＰｉｘの第１メモリ５１を選択するように、第１、第３及び第４メモリ選択信号出力部３３−１、３３−３及び３３−４を制御する。また、制御部３４ｂは、第２部分表示領域ＰＤＡ−２内の各副画素ＳＰｉｘの第３メモリ５３を選択するように、第２メモリ選択信号出力部３３−２を制御する。

第２メモリ選択信号出力部３３−２は、第２部分表示領域ＰＤＡ−２内の各副画素ＳＰｉｘの第３メモリ５３を選択すべく、メモリ選択信号ＭＳｉｇを第２_ｃメモリ選択信号供給線Ｌ−２_ｃに出力する。

これにより、表示装置１は、タイミングｔ_１３において、第１_ａ、第２_ｃ、第３_ａ及び第４_ａ部分画像の結合である全体画像を表示する。

図２０を参照すると、タイミングｔ_１３において、第１〜第４部分表示領域ＰＤＡ−１〜ＰＤＡ−４内には、第１_ａ、第２_ｃ、第３_ａ及び第４_ａ部分画像が夫々表示されている。第２部分表示領域ＰＤＡ−２内に表示された第２_ｃ部分画像では、「２」の画像が縁取りで強調表示されている。

再び図１９を参照すると、次のタイミングｔ_１４において、カウンタ３４ａのカウンタ値は「４」である。従って、制御部３４ｂは、第１〜第３部分表示領域ＰＤＡ−１〜ＰＤＡ−３内の各副画素ＳＰｉｘの第１メモリ５１を選択するように、第１〜第３メモリ選択信号出力部３３−１〜３３−３を制御する。また、制御部３４ｂは、第４部分表示領域ＰＤＡ−４内の各副画素ＳＰｉｘの第２メモリ５２を選択するように、第４メモリ選択信号出力部３３−４を制御する。

第１〜第３メモリ選択信号出力部３３−１〜３３−３は、第１〜第３部分表示領域ＰＤＡ−１〜ＰＤＡ−３内の各副画素ＳＰｉｘの第１メモリ５１を選択すべく、メモリ選択信号ＭＳｉｇを第１_ａ〜第３_ａメモリ選択信号供給線Ｌ−１_ａ〜Ｌ−３_ａに夫々出力する。

第４メモリ選択信号出力部３３−４は、第４部分表示領域ＰＤＡ−４内の各副画素ＳＰｉｘの第２メモリ５２を選択すべく、メモリ選択信号ＭＳｉｇを第４_ｂメモリ選択信号供給線Ｌ−４_ｂに出力する。

これにより、表示装置１は、タイミングｔ_１４において、第１_ａ、第２_ａ、第３_ａ及び第４_ｂ部分画像の結合である全体画像を表示する。

図２０を参照すると、タイミングｔ_１４において、第１〜第４部分表示領域ＰＤＡ−１〜ＰＤＡ−４内には、第１_ａ、第２_ａ、第３_ａ及び第４_ｂ部分画像が夫々表示されている。第４部分表示領域ＰＤＡ−４内に表示された第４_ｂ部分画像では、「３」の画像が縁取りで強調表示されている。

再び図１９を参照すると、次のタイミングｔ_１５において、カウンタ３４ａのカウンタ値は「５」である。従って、制御部３４ｂは、第１〜第３部分表示領域ＰＤＡ−１〜ＰＤＡ−３内の各副画素ＳＰｉｘの第１メモリ５１を選択するように、第１〜第３メモリ選択信号出力部３３−１〜３３−３を制御する。また、制御部３４ｂは、第４部分表示領域ＰＤＡ−４内の各副画素ＳＰｉｘの第３メモリ５３を選択するように、第４メモリ選択信号出力部３３−４を制御する。

第４メモリ選択信号出力部３３−４は、第４部分表示領域ＰＤＡ−４内の各副画素ＳＰｉｘの第３メモリ５３を選択すべく、メモリ選択信号ＭＳｉｇを第４_ｃメモリ選択信号供給線Ｌ−４_ｃに出力する。

これにより、表示装置１は、タイミングｔ_１５において、第１_ａ、第２_ａ、第３_ａ及び第４_ｃ部分画像の結合である全体画像を表示する。

図２０を参照すると、タイミングｔ_１５において、第１〜第４部分表示領域ＰＤＡ−１〜ＰＤＡ−４内には、第１_ａ、第２_ａ、第３_ａ及び第４_ｃ部分画像が夫々表示されている。第４部分表示領域ＰＤＡ−４内に表示された第４_ｃ部分画像では、「４」の画像が縁取りで強調表示されている。

再び図１９を参照すると、次のタイミングｔ_１６において、カウンタ３４ａのカウンタ値は「６」である。従って、制御部３４ｂは、第１、第２及び第４部分表示領域ＰＤＡ−１、ＰＤＡ−２及びＰＤＡ−４内の各副画素ＳＰｉｘの第１メモリ５１を選択するように、第１、第２及び第４メモリ選択信号出力部３３−１、３３−２及び３３−４を制御する。また、制御部３４ｂは、第３部分表示領域ＰＤＡ−３内の各副画素ＳＰｉｘの第２メモリ５２を選択するように、第３メモリ選択信号出力部３３−３を制御する。

第１、第２及び第４メモリ選択信号出力部３３−１、３３−２及び３３−４は、第１、第２及び第４部分表示領域ＰＤＡ−１、ＰＤＡ−２及びＰＤＡ−４内の各副画素ＳＰｉｘの第１メモリ５１を選択すべく、メモリ選択信号ＭＳｉｇを第１_ａ、第２_ａ及び第４_ａメモリ選択信号供給線Ｌ−１_ａ、Ｌ−２_ａ及びＬ−４_ａに夫々出力する。

第３メモリ選択信号出力部３３−３は、第３部分表示領域ＰＤＡ−３内の各副画素ＳＰｉｘの第２メモリ５２を選択すべく、メモリ選択信号ＭＳｉｇを第３_ｂメモリ選択信号供給線Ｌ−３_ｂに出力する。

これにより、表示装置１は、タイミングｔ_１６において、第１_ａ、第２_ａ、第３_ｂ及び第４_ａ部分画像の結合である全体画像を表示する。

図２０を参照すると、タイミングｔ_１６において、第１〜第４部分表示領域ＰＤＡ−１〜ＰＤＡ−４内には、第１_ａ、第２_ａ、第３_ｂ及び第４_ａ部分画像が夫々表示されている。第３部分表示領域ＰＤＡ−３内に表示された第３_ｂ部分画像では、「５」の画像が縁取りで強調表示されている。

再び図１９を参照すると、次のタイミングｔ_１７において、カウンタ３４ａのカウンタ値は「７」である。従って、制御部３４ｂは、第１、第２及び第４部分表示領域ＰＤＡ−１、ＰＤＡ−２及びＰＤＡ−４内の各副画素ＳＰｉｘの第１メモリ５１を選択するように、第１、第２及び第４メモリ選択信号出力部３３−１、３３−２及び３３−４を制御する。また、制御部３４ｂは、第３部分表示領域ＰＤＡ−３内の各副画素ＳＰｉｘの第３メモリ５３を選択するように、第３メモリ選択信号出力部３３−３を制御する。

第３メモリ選択信号出力部３３−３は、第３部分表示領域ＰＤＡ−３内の各副画素ＳＰｉｘの第３メモリ５３を選択すべく、メモリ選択信号ＭＳｉｇを第３_ｃメモリ選択信号供給線Ｌ−３_ｃに出力する。

これにより、表示装置１は、タイミングｔ_１７において、第１_ａ、第２_ａ、第３_ｃ及び第４_ａ部分画像の結合である全体画像を表示する。

図２０を参照すると、タイミングｔ_１７において、第１〜第４部分表示領域ＰＤＡ−１〜ＰＤＡ−４内には、第１_ａ、第２_ａ、第３_ｃ及び第４_ａ部分画像が夫々表示されている。第３部分表示領域ＰＤＡ−３内に表示された第３_ｃ部分画像では、「６」の画像が縁取りで強調表示されている。

第１の実施形態の表示装置１では、メモリ選択回路３３が、第１〜第４部分表示領域ＰＤＡ−１〜ＰＤＡ−４の各々を選択単位とする。そして、メモリ選択回路３３は、選択単位毎に、各副画素ＳＰｉｘの第１メモリ５１から第３メモリ５３までの内の１個を同時に選択する。従って、表示装置１は、第１〜第４部分表示領域ＰＤＡ−１〜ＰＤＡ−４内の各副画素ＳＰｉｘの第１メモリ５１から第３メモリ５３までの選択を切り替えることによって、全体画像を短時間で変化させることができる。また、表示装置１は、第１〜第４部分表示領域ＰＤＡ−１〜ＰＤＡ−４内の各副画素ＳＰｉｘの第１メモリ５１から第３メモリ５３までの選択を順次切り替えることによって、アニメーション表示（動画像表示）を行うことができる。

また、第１の実施形態の表示装置１では、メモリ選択回路３３が、選択単位毎に、各副画素ＳＰｉｘの第１メモリ５１から第３メモリ５３までの内の１個を同時に選択する。従って、表示装置１は、各副画素ＳＰｉｘが第１〜第３メモリ５１〜５３の３個のメモリしか有していないにもかかわらず、４通り以上の全体画像を表示することができる。これにより、表示装置１は、スムーズなアニメーション表示を行うことができる。

また、第１の実施形態の表示装置１では、メモリ選択回路３３が、部分表示画像が変化しない部分表示領域ＰＤＡ内の各副画素ＳＰｉｘのメモリ切り替えを行わない。これにより、表示装置１は、全体画像の変化時の消費電力を抑制できる。

＜第１の実施形態の適用例＞
図２１は、第１の実施形態の表示装置の適用例を示す図である。図２１は、表示装置１を電子棚札に適用した例を示す図である。

図２１に示すように、表示装置１Ａ、１Ｂ及び１Ｃは、それぞれ棚１０２に取り付けられている。表示装置１Ａ、１Ｂ及び１Ｃの各々は、上述した表示装置１と同様の構成を有する。表示装置１Ａ、１Ｂ及び１Ｃは、床面１０３からの高さが互いに異なって設置され、且つ、パネル傾斜角度が互いに異なるように設置されている。ここで、パネル傾斜角度は、表示面１ａの法線と水平方向とがなす角度である。表示装置１Ａ、１Ｂ及び１Ｃは、光源としての照明器具１００からの入射光１１０を反射することにより、画像１２０を観察者１０５側に出射する。

＜変形例１＞
図２２は、第１の実施形態の変形例１の表示装置のメモリ選択回路、分配回路及び副画素の接続関係を示す図である。

表示装置１Ｄの表示領域ＤＡは、第１〜第８部分表示領域ＰＤＡ−１〜ＰＤＡ−８を含む。第１〜第８部分表示領域ＰＤＡ−１〜ＰＤＡ−８は、Ｘ方向に配列されている。

第１〜第８部分表示領域ＰＤＡ−１〜ＰＤＡ−８の各々内には、複数の画素Ｐｉｘが、Ｘ方向にＮ列（Ｎは、自然数）、Ｙ方向にＭ行（Ｍは、自然数）のマトリクス状に配置されている。従って、表示領域ＤＡ内には、複数の画素Ｐｉｘが、Ｘ方向に（Ｎ×８）列、Ｙ方向にＭ行のマトリクス状に配置されていることになる。

第１の実施形態の変形例１では、第１〜第８部分表示領域ＰＤＡ−１〜ＰＤＡ−８の各々内には、１つの列当たり、３本のメモリ選択線が配置されている。従って、表示領域ＤＡ内には、（Ｎ×３×８）本のメモリ選択線が配置されていることになる。

表示装置１Ｄのメモリ選択信号分配回路８は、第１〜第８分配回路８−１〜８−８を含む。メモリ選択回路３３は、第１〜第８メモリ選択信号供給線群Ｌ−１〜Ｌ−８を介して、第１〜第８分配回路８−１〜８−８に接続されている。

第１〜第８部分表示領域ＰＤＡ−１〜ＰＤＡ−８の各々内の各列の３本のメモリ選択線の一端は、第１〜第８分配回路８−１〜８−８に夫々接続されている。また、第１〜第８部分表示領域ＰＤＡ−１〜ＰＤＡ−８の各々内の各列の３本のメモリ選択線は、第１〜第８部分表示領域ＰＤＡ−１〜ＰＤＡ−８の各々内の各列に含まれるＭ個の副画素ＳＰｉｘの各々の第１メモリ５１から第３メモリ５３までに電気的に夫々接続されている。

第１メモリ選択信号供給線群Ｌ−１は、第１_ａ〜第１_ｃメモリ選択信号供給線Ｌ−１_ａ〜Ｌ−１_ｃを含む。第２メモリ選択信号供給線群Ｌ−２は、第２_ａ〜第２_ｃメモリ選択信号供給線Ｌ−２_ａ〜Ｌ−２_ｃを含む。第３メモリ選択信号供給線群Ｌ−３は、第３_ａ〜第３_ｃメモリ選択信号供給線Ｌ−３_ａ〜Ｌ−３_ｃを含む。第４メモリ選択信号供給線群Ｌ−４は、第４_ａ〜第４_ｃメモリ選択信号供給線Ｌ−４_ａ〜Ｌ−４_ｃを含む。第５メモリ選択信号供給線群Ｌ−５は、第５_ａ〜第５_ｃメモリ選択信号供給線Ｌ−５_ａ〜Ｌ−５_ｃを含む。第６メモリ選択信号供給線群Ｌ−６は、第６_ａ〜第６_ｃメモリ選択信号供給線Ｌ−６_ａ〜Ｌ−６_ｃを含む。第７メモリ選択信号供給線群Ｌ−７は、第７_ａ〜第７_ｃメモリ選択信号供給線Ｌ−７_ａ〜Ｌ−７_ｃを含む。第８メモリ選択信号供給線群Ｌ−８は、第８_ａ〜第８_ｃメモリ選択信号供給線Ｌ−８_ａ〜Ｌ−８_ｃを含む。

メモリ選択回路３３は、制御部３４ｂ（図７参照）の制御下で、第１_ａ〜第１_ｃメモリ選択信号供給線Ｌ−１_ａ〜Ｌ−１_ｃの内の１つに、メモリ選択信号ＭＳｉｇを出力する。メモリ選択回路３３は、制御部３４ｂの制御下で、第２_ａ〜第２_ｃメモリ選択信号供給線Ｌ−２_ａ〜Ｌ−２_ｃの内の１つに、メモリ選択信号ＭＳｉｇを夫々出力する。メモリ選択回路３３は、制御部３４ｂの制御下で、第３_ａ〜第３_ｃメモリ選択信号供給線Ｌ−３_ａ〜Ｌ−３_ｃの内の１つに、メモリ選択信号ＭＳｉｇを夫々出力する。

メモリ選択回路３３は、制御部３４ｂの制御下で、第４_ａ〜第４_ｃメモリ選択信号供給線Ｌ−４_ａ〜Ｌ−４_ｃの内の１つに、メモリ選択信号ＭＳｉｇを夫々出力する。メモリ選択回路３３は、制御部３４ｂの制御下で、第５_ａ〜第５_ｃメモリ選択信号供給線Ｌ−５_ａ〜Ｌ−５_ｃの内の１つに、メモリ選択信号ＭＳｉｇを出力する。メモリ選択回路３３は、制御部３４ｂの制御下で、第６_ａ〜第６_ｃメモリ選択信号供給線Ｌ−６_ａ〜Ｌ−６_ｃの内の１つに、メモリ選択信号ＭＳｉｇを夫々出力する。

メモリ選択回路３３は、制御部３４ｂの制御下で、第７_ａ〜第７_ｃメモリ選択信号供給線Ｌ−７_ａ〜Ｌ−７_ｃの内の１つに、メモリ選択信号ＭＳｉｇを夫々出力する。メモリ選択回路３３は、制御部３４ｂの制御下で、第８_ａ〜第８_ｃメモリ選択信号供給線Ｌ−８_ａ〜Ｌ−８_ｃの内の１つに、メモリ選択信号ＭＳｉｇを夫々出力する。

第１〜第８分配回路８−１〜８−８は、メモリ選択回路３３から供給されたメモリ選択信号ＭＳｉｇを、第１〜第８部分表示領域ＰＤＡ−１〜ＰＤＡ−８内の各副画素ＳＰｉｘに夫々出力する。

メモリ選択回路３３は、第１〜第８部分表示領域ＰＤＡ−１〜ＰＤＡ−８の各々を選択単位とする。そして、メモリ選択回路３３は、選択単位毎に、各副画素ＳＰｉｘの第１メモリから第３メモリまでの内の１個を同時に選択する。

図２３は、第１の実施形態の変形例１の表示装置の記憶部に記憶されるテーブルの一例を示す図である。

制御部３４ｂ（図７参照）は、値ＲＥＧが「４」である場合に、図２３に示すテーブルＴＢＬ４を参照する。値ＲＥＧが「４」である場合、制御部３４ｂは、２進カウンタとして動作するように、カウンタ３４ａ（図７参照）を制御する。従って、カウンタ３４ａは、選択クロック信号ＣＬＫ−ＳＥＬに同期して、「０」→「１」→「０」→・・・とカウントする。

制御部３４ｂは、カウンタ値が「０」である場合には、第１〜第８部分表示領域ＰＤＡ−１〜ＰＤＡ−８内の各副画素ＳＰｉｘの第１メモリ５１を選択するように、メモリ選択回路３３を制御する。メモリ選択回路３３は、第１〜第８部分表示領域ＰＤＡ−１〜ＰＤＡ−８内の各副画素ＳＰｉｘの第１メモリ５１を選択すべく、メモリ選択信号ＭＳｉｇを第１_ａ〜第８_ａメモリ選択信号供給線Ｌ−１_ａ〜Ｌ−８_ａに出力する。

制御部３４ｂは、カウンタ値が「１」である場合には、第１〜第８部分表示領域ＰＤＡ−１〜ＰＤＡ−８内の各副画素ＳＰｉｘの第２メモリ５２を選択するように、メモリ選択回路３３を制御する。メモリ選択回路３３は、第１〜第８部分表示領域ＰＤＡ−１〜ＰＤＡ−８内の各副画素ＳＰｉｘの第２メモリ５２を選択すべく、メモリ選択信号ＭＳｉｇを第１_ｂ〜第８_ｂメモリ選択信号供給線Ｌ−１_ｂ〜Ｌ−８_ｂに出力する。

［変形例１の動作例］
図２４は、第１の実施形態の変形例１の表示装置の動作を示す図である。変形例１の動作例では、表示装置１Ｄは、電子棚札に利用される。

変形例１では、第１のタイミングでは、表示領域ＤＡには、８個の有意な画像が表示される。つまり、第１〜第８部分表示領域ＰＤＡ−１〜ＰＤＡ−８内の各副画素ＳＰｉｘは、８個の有意な画像を表示する。

また、第２のタイミングでは、表示領域ＤＡには、４個の有意な画像が表示される。つまり、第１及び第２部分表示領域ＰＤＡ−１及びＰＤＡ−２内の各副画素ＳＰｉｘは、協働して、１個の有意な画像を表示する。同様に、第３及び第４部分表示領域ＰＤＡ−３及びＰＤＡ−４内の各副画素ＳＰｉｘは、協働して、１個の有意な画像を表示する。同様に、第５及び第６部分表示領域ＰＤＡ−５及びＰＤＡ−６内の各副画素ＳＰｉｘは、協働して、１個の有意な画像を表示する。同様に、第７及び第８部分表示領域ＰＤＡ−７及びＰＤＡ−８内の各副画素ＳＰｉｘは、協働して、１個の有意な画像を表示する。

図２４は、値ＲＥＧが「４」である場合の、表示装置１Ｄの動作タイミングを示すタイミング図である。値ＲＥＧが「４」である場合、制御部３４ｂは、テーブルＴＢＬ４（図２３参照）を参照する。

初期のタイミングｔ_２０において、カウンタ３４ａのカウンタ値は「０」である。従って、制御部３４ｂは、第１〜第８部分表示領域ＰＤＡ−１〜ＰＤＡ−８内の各副画素ＳＰｉｘの第１メモリ５１を選択するように、第１〜第８メモリ選択信号出力部３３−１〜３３−８を制御する。

第１〜第８メモリ選択信号出力部３３−１〜３３−８は、第１〜第８部分表示領域ＰＤＡ−１〜ＰＤＡ−８内の各副画素ＳＰｉｘの第１メモリ５１を選択すべく、メモリ選択信号ＭＳｉｇを第１_ａ〜第８_ａメモリ選択信号供給線Ｌ−１_ａ〜Ｌ−８_ａに夫々出力する。

これにより、タイミングｔ_２０において、８個の有意な画像が、第１〜第８部分表示領域ＰＤＡ−１〜ＰＤＡ−８に表示される。

タイミングｔ_２０において、表示装置１Ｄが設置された棚上には、８個の商品Ａ、Ｂ、Ｃ、Ｄ、ＸＸ、ＸＹ、ＹＸ及びＹＹが陳列されている。第１〜第８部分表示領域ＰＤＡ−１〜ＰＤＡ−８には、各商品の値段が表示される。

第１部分表示領域ＰＤＡ−１には、「Ａ１９８円」という商品Ａの値段が表示される。第２部分表示領域ＰＤＡ−２には、「Ｂ１９８円」という商品Ｂの値段が表示される。第３部分表示領域ＰＤＡ−３には、「Ｃ１９８円」という商品Ｃの値段が表示される。第４部分表示領域ＰＤＡ−４には、「Ｄ１９８円」という商品Ｄの値段が表示される。

第５部分表示領域ＰＤＡ−５には、「ＸＸ２９８円」という商品ＸＸの値段が表示される。第６部分表示領域ＰＤＡ−６には、「ＸＹ２９８円」という商品ＸＹの値段が表示される。第７部分表示領域ＰＤＡ−７には、「ＹＸ２９８円」という商品ＹＸの値段が表示される。第８部分表示領域ＰＤＡ−８には、「ＹＹ２９８円」という商品ＹＹの値段が表示される。

次のタイミングｔ_２１において、カウンタ３４ａのカウンタ値は「１」である。従って、制御部３４ｂは、第１〜第８部分表示領域ＰＤＡ−１〜ＰＤＡ−８内の各副画素ＳＰｉｘの第２メモリ５２を選択するように、第１〜第８メモリ選択信号出力部３３−１〜３３−８を制御する。

第１〜第８メモリ選択信号出力部３３−１〜３３−８は、第１〜第８部分表示領域ＰＤＡ−１〜ＰＤＡ−８内の各副画素ＳＰｉｘの第２メモリ５２を選択すべく、メモリ選択信号ＭＳｉｇを第１_ｂ〜第８_ｂメモリ選択信号供給線Ｌ−１_ｂ〜Ｌ−８_ｂに夫々出力する。

これにより、タイミングｔ_２１において、４個の有意な画像が、第１〜第８部分表示領域ＰＤＡ−１〜ＰＤＡ−８に表示される。

タイミングｔ_２１において、表示装置１Ｄが設置された棚上には、４個の商品ＺＷ、ＺＸ、ＺＹ及びＺＺが陳列されている。第１〜第８部分表示領域ＰＤＡ−１〜ＰＤＡ−８には、各商品の値段が表示される。

第１及び第２部分表示領域ＰＤＡ−１及びＰＤＡ−２には、「ＺＷ４９８円」という商品ＺＷの値段が表示される。第３及び第４部分表示領域ＰＤＡ−３及びＰＤＡ−４には、「ＺＸ４９８円」という商品ＺＸの値段が表示される。第５及び第６部分表示領域ＰＤＡ−５及びＰＤＡ−６には、「ＺＹ４９８円」という商品ＺＹの値段が表示される。第７及び第８部分表示領域ＰＤＡ−７及びＰＤＡ−８には、「ＺＺ４９８円」という商品ＺＺの値段が表示される。

第１の実施形態の変形例１の表示装置１Ｄでは、第１のタイミングで、表示領域ＤＡに、８個の有意な画像が表示される。つまり、第１〜第８部分表示領域ＰＤＡ−１〜ＰＤＡ−８内の各副画素ＳＰｉｘは、８個の有意な画像を表示する。

また、第１の実施形態の変形例１の表示装置１Ｄでは、第２のタイミングで、表示領域ＤＡに、４個の有意な画像が表示される。つまり、第１及び第２部分表示領域ＰＤＡ−１及びＰＤＡ−２内の各副画素ＳＰｉｘは、協働して、１個の有意な画像を表示する。同様に、第３及び第４部分表示領域ＰＤＡ−３及びＰＤＡ−４内の各副画素ＳＰｉｘは、協働して、１個の有意な画像を表示する。同様に、第５及び第６部分表示領域ＰＤＡ−５及びＰＤＡ−６内の各副画素ＳＰｉｘは、協働して、１個の有意な画像を表示する。同様に、第７及び第８部分表示領域ＰＤＡ−７及びＰＤＡ−８内の各副画素ＳＰｉｘは、協働して、１個の有意な画像を表示する。

これにより、第１の実施形態の変形例１の表示装置１Ｄは、利用状態に応じて、表示する、有意な画像の数を変更することができる。これは、第１の実施形態の変形例１の表示装置１Ｄが電子棚札に利用される場合に、特に有効である。

＜変形例２＞
図２５は、第１の実施形態の変形例２の表示装置のメモリ選択回路、分配回路及び副画素の接続関係を示す図である。

表示装置１Ｅの表示領域ＤＡは、第１〜第４部分表示領域ＰＤＡ−１〜ＰＤＡ−４を含む。第１〜第４部分表示領域ＰＤＡ−１〜ＰＤＡ−４は、Ｘ方向に配列されている。

表示装置１Ｅのメモリ選択信号分配回路８は、第１〜第４分配回路８−１〜８−４を含む。メモリ選択回路３３は、第１〜第４メモリ選択信号供給線群Ｌ−１〜Ｌ−４を介して、第１〜第４分配回路８−１〜８−４に接続されている。

第１〜第４部分表示領域ＰＤＡ−１〜ＰＤＡ−４の各々内の各列の３本のメモリ選択線の一端は、第１〜第４分配回路８−１〜８−４に夫々接続されている。また、第１〜第４部分表示領域ＰＤＡ−１〜ＰＤＡ−４の各々内の各列の３本のメモリ選択線は、第１〜第４部分表示領域ＰＤＡ−１〜ＰＤＡ−４の各々内の各列に含まれる副画素ＳＰｉｘの各々の第１メモリ５１から第３メモリ５３までに電気的に夫々接続されている。

第１の実施形態の変形例２の表示装置１Ｅの動作は、上記と同様であるので、図示及び説明を省略する。

＜変形例３＞
図２６は、第１の実施形態の変形例３の表示装置のメモリ選択回路、分配回路及び副画素の接続関係を示す図である。

表示装置１Ｆの表示領域ＤＡは、第１〜第６部分表示領域ＰＤＡ−１〜ＰＤＡ−６を含む。第２部分表示領域ＰＤＡ−２は、第１部分表示領域ＰＤＡ−１のＸ方向側に隣接する。第３部分表示領域ＰＤＡ−３は、第１部分表示領域ＰＤＡ−１のＹ方向側に隣接する。第４部分表示領域ＰＤＡ−４は、第２部分表示領域ＰＤＡ−２のＹ方向側且つ第３部分表示領域ＰＤＡ−３のＸ方向側に隣接する。第５部分表示領域ＰＤＡ−５は、第３部分表示領域ＰＤＡ−３のＹ方向側に隣接する。第６部分表示領域ＰＤＡ−６は、第４部分表示領域ＰＤＡ−４のＹ方向側且つ第５部分表示領域ＰＤＡ−５のＸ方向側に隣接する。

第１〜第６部分表示領域ＰＤＡ−１〜ＰＤＡ−６の各々内の各列の３本のメモリ選択線の一端は、第１〜第６分配回路８−１〜８−６に夫々接続されている。また、第１〜第６部分表示領域ＰＤＡ−１〜ＰＤＡ−６の各々内の各列の３本のメモリ選択線は、第１〜第６部分表示領域ＰＤＡ−１〜ＰＤＡ−６の各々内の各列に含まれる副画素ＳＰｉｘの各々の第１メモリ５１から第３メモリ５３までに電気的に夫々接続されている。

第１の実施形態の変形例３の表示装置１Ｆの動作は、上記と同様であるので、図示及び説明を省略する。

＜変形例４＞
図２７は、第１の実施形態の変形例４の表示装置のメモリ選択回路、分配回路及び副画素の接続関係を示す図である。

表示装置１Ｇの表示領域ＤＡは、第１〜第６部分表示領域ＰＤＡ−１〜ＰＤＡ−６を含む。第１〜第４部分表示領域ＰＤＡ−１〜ＰＤＡ−４は、Ｘ方向に配列されている。第５部分表示領域ＰＤＡ−５は、第１及び第２部分表示領域ＰＤＡ−１及びＰＤＡ−２のＹ方向側に隣接する。第６部分表示領域ＰＤＡ−６は、第３及び第４部分表示領域ＰＤＡ−３及びＰＤＡ−４のＹ方向側且つ第５部分表示領域ＰＤＡ−５のＸ方向側に隣接する。

第１〜第４部分表示領域ＰＤＡ−１〜ＰＤＡ−４の各々内の各列の３本のメモリ選択線の一端は、第１〜第４分配回路８−１〜８−４に夫々接続されている。また、第１〜第４部分表示領域ＰＤＡ−１〜ＰＤＡ−４の各々内の各列の３本のメモリ選択線は、第１〜第４部分表示領域ＰＤＡ−１〜ＰＤＡ−４の各々内の各列に含まれる副画素ＳＰｉｘの各々の第１メモリから第３メモリまでに電気的に夫々接続されている。

第５及び第６部分表示領域ＰＤＡ−５〜ＰＤＡ−６の各々内の各行の３本のメモリ選択線の一端は、第５及び第６分配回路８−５及び８−６に夫々接続されている。また、第５及び第６部分表示領域ＰＤＡ−５及びＰＤＡ−６の各々内の各行の３本のメモリ選択線は、第５及び第６部分表示領域ＰＤＡ−５及びＰＤＡ−６の各々内の各行に含まれる副画素ＳＰｉｘの各々の第１メモリ５１から第３メモリ５３までに電気的に夫々接続されている。

第１の実施形態の変形例４の表示装置１Ｇの動作は、上記と同様であるので、図示及び説明を省略する。

以上、本発明の好適な実施の形態を説明したが、本発明はこのような実施の形態に限定されるものではない。実施の形態で開示された内容はあくまで一例にすぎず、本発明の趣旨を逸脱しない範囲で種々の変更が可能である。本発明の趣旨を逸脱しない範囲で行われた適宜の変更についても、当然に本発明の技術的範囲に属する。上述した各実施形態及び各変形例の要旨を逸脱しない範囲で、構成要素の種々の省略、置換及び変更のうち少なくとも１つを行うことができる。

１、１Ａ、１Ｂ、１Ｃ、１Ｄ、１Ｅ、１Ｆ、１Ｇ表示装置
１ａ表示面
２第１パネル
３第２パネル
４インタフェース回路
４ａシリアル−パラレル変換回路
４ｂタイミングコントローラ
４ｃ設定レジスタ
５ソース線駆動回路
６共通電極駆動回路
７反転駆動回路
８メモリ選択信号分配回路
９ゲート線駆動回路
１０ゲート線選択回路
１１第１基板
１５副画素電極（反射電極）
２１第２基板
２３共通電極
３０液晶層
３１分周回路
３２選択回路
３３メモリ選択回路
３４メモリ選択制御回路
５０メモリブロック
５１第１メモリ
５２第２メモリ
５３第３メモリ
６１反転スイッチ
ＦＲＰ表示信号線
ＧＣＬゲート線
Ｌメモリ選択信号供給線群
Ｐｉｘ画素
ＳＰｉｘ副画素
ＳＬメモリ選択線群
ＳＥＬメモリ選択線

Claims

表示領域に含まれる複数の部分表示領域の各々内に、行方向及び列方向に配列されると共に、副画素データを格納する複数のメモリを有するメモリブロックを各々が含む、複数の副画素と、
前記複数の部分表示領域の各々内の各行又は各列に夫々設けられており、当該行又は列に属する前記副画素の前記メモリブロックに電気的に接続されている複数のメモリ選択線を各々が含む、複数のメモリ選択線群と、
設定値に基づいて、前記メモリブロック内の複数のメモリから１つのメモリを選択するメモリ選択信号の出力先となる前記メモリ選択線を前記複数のメモリ選択線群の各々の内から選択する、メモリ選択制御回路と、
前記メモリ選択制御回路の選択に基づいて、前記メモリ選択信号を出力する、メモリ選択回路と、
前記複数のメモリ選択線群の一端に夫々接続され、前記メモリ選択回路から出力された前記メモリ選択信号を、前記複数のメモリ選択線群の各々内の選択された前記メモリ選択線に出力する、複数の分配回路と、
を備え、
前記メモリ選択制御回路は、
前記設定値に基づいて、前記複数の部分表示領域の内の１つ又は複数の、前記メモリ選択信号の出力先の前記メモリ選択線を順次切り替え、
前記複数の部分表示領域の各々内の前記複数の副画素は、
前記メモリ選択信号の出力先の前記メモリ選択線が順次切り替えられることに応じて、前記複数のメモリに夫々格納されている複数の前記副画素データに基づいて、複数の部分画像を順次表示することにより、前記表示領域内に動画像を表示する、
表示装置。
表示領域に含まれる複数の部分表示領域の各々内に、行方向及び列方向に配列されると共に、副画素データを格納する複数のメモリを有するメモリブロックを各々が含む、複数の副画素と、
前記複数の部分表示領域の各々内の各行又は各列に夫々設けられており、当該行又は列に属する前記副画素の前記メモリブロックに電気的に接続されている複数のメモリ選択線を各々が含む、複数のメモリ選択線群と、
設定値に基づいて、前記メモリブロック内の複数のメモリから１つのメモリを選択するメモリ選択信号の出力先となる前記メモリ選択線を前記複数のメモリ選択線群の各々の内から選択する、メモリ選択制御回路と、
前記メモリ選択制御回路の選択に基づいて、前記メモリ選択信号を出力する、メモリ選択回路と、
前記複数のメモリ選択線群の一端に夫々接続され、前記メモリ選択回路から出力された前記メモリ選択信号を、前記複数のメモリ選択線群の各々内の選択された前記メモリ選択線に出力する、複数の分配回路と、
を備え、
前記メモリ選択制御回路は、
前記設定値に基づいて、前記複数の部分表示領域の内の１つ又は複数の、前記メモリ選択信号の出力先の前記メモリ選択線を順次切り替え、
前記複数の部分表示領域の各々内の前記複数の副画素は、
前記メモリ選択信号の出力先の前記メモリ選択線が順次切り替えられることに応じて、前記複数のメモリに夫々格納されている複数の前記副画素データに基づいて、複数の部分画像を順次表示することにより、第１のタイミングでは、第１の数の有意な画像を前記表示領域内に表示し、第２のタイミングでは、前記第１の数と異なる第２の数の有意な画像を前記表示領域内に表示する、
表示装置。
前記複数の部分表示領域は、
マトリクス状に配列されている、
請求項１又は２に記載の表示装置。
前記複数の部分表示領域は、
１方向に配列されている、
請求項１又は２に記載の表示装置。
前記複数の部分表示領域は、
１つの領域では、第３の数だけ１方向に配列されており、
もう１つの領域では、第３の数と異なる第４の数だけ１方向に配列されている、
請求項１又は２に記載の表示装置。
前記複数の副画素の各々は、
副画素電極と、
前記メモリブロックから出力される前記副画素データを副画素電極に出力するスイッチ回路と、
を更に含み、
各行に夫々設けられ、前記スイッチ回路に電気的に夫々接続されている、複数の表示信号線と、
前記副画素電極に供給される前記副画素データをそのまま又は反転させるための表示信号を、クロック信号に同期して反転させて前記複数の表示信号線に出力する、反転駆動回路と、
を更に備え、
前記スイッチ回路は、
前記表示信号に基づいて、前記副画素データをそのまま又は反転させて前記副画素電極に出力する、
請求項１から５のいずれか１項に記載の表示装置。