JP4937912B2 - シフトレジスタ、表示装置の駆動回路、表示装置 - Google Patents

Description

本発明は、表示装置（例えば、液晶表示装置）の駆動回路に設けられるシフトレジスタに関する。

従来のシフトレジスタの１ブロック分（単位段）の構成を図１３に示す。

同図に示すように、シフトレジスタの１ブロックＳＲｎには、ＲＳフリップフロップ（以下、ＲＳ−ＦＦ）１０３ａと、２つの選択回路１０５ａ・１０６ａと、アナログスイッチ（以下、ＡＳＷ）１０８ａと、ＮチャネルＭＯＳトランジスタ１１０ａと、２つのインバータ１１２ａ・１１３ａとが備えられる。なお、ＬＲラインには、シフト方向信号が与えられ、ＬＲＢラインには、シフト方向信号の反転信号が与えられ、ＣＫ１ラインには第１クロック信号が与えられ、ＣＫ２ラインには第２クロック信号が与えられる。

選択回路１０５ａは、アナログスイッチＡＳＷを２つ備えた構成であり、４つの入力端ｐ・ｑ・ｉ・ｊおよび出力端Ｘを備え、ｐに「Ｈ」、ｑに「Ｌ」が入れば入力端ｉと出力端Ｘとがつながり、ｉに入力される信号がＸから出力される。一方、ｐに「Ｌ」、ｑに「Ｈ」が入れば入力端ｊと出力端Ｘとがつながり、ｊに入力される信号がＸから出力される。同様に、選択回路１０６ａは、４つの入力端ｐ・ｑ・ｉ・ｊおよび出力端Ｙを備え、ｐに「Ｈ」、ｑに「Ｌ」が入れば入力端ｉと出力端Ｙとがつながり、ｉに入力される信号がＹから出力される。一方、ｐに「Ｌ」、ｑに「Ｈ」が入れば入力端ｊと出力端Ｙとがつながり、ｊに入力される信号がＹから出力される。

ＡＳＷ１０８ａは、ＰｃｈおよびＮｃｈのトランジスタで構成され、２つの制御端子ｇ・Ｇおよび２つの導通端子Ｔ・Ｕを備え、制御端子ｇに「Ｈ」または制御端子Ｇに「Ｌ」が入れば、２つの導通端子Ｔ・Ｕ間がつながる。なおＮチャネルＭＯＳトランジスタ１１０ａは、ゲートに「Ｈ」が入力されるとソース・ドレイン間が導通する。

ここで、選択回路１０５ａの入力端ｉと、選択回路１０６ａの入力端ｊと、ノードＣｎ−１（左側ブロックの出力）とが互いに接続され、選択回路１０５ａの入力端ｊと、選択回路１０６ａの入力端ｉと、ノードＣｎ＋１（右側ブロックの出力）とが互いに接続される。また、選択回路１０５ａの入力端ｐおよび入力端ｑはそれぞれＬＲラインおよびＬＲＢラインに接続され、同様に、選択回路１０６ａの入力端ｐおよび入力端ｑもそれぞれＬＲラインおよびＬＲＢラインに接続されている。

また、選択回路１０５ａの出力端Ｘがインバータ１１２ａを介してＲＳ−ＦＦ１０３ａのセットバー入力（ＳＢ）に接続され、選択回路１０６ａの出力端ＹがＲＳ−ＦＦ１０３ａのリセット（Ｒ）に接続されている。また、ＲＳ−ＦＦ１０３ａの出力（Ｑ）と、ＡＳＷ１０８ａの制御端子ｇと、インバータ１１３ａの入力とが互いに接続されている。また、インバータ１１３ａの出力と、ＡＳＷ１０８ａの制御端子Ｇと、ＭＯＳトランジスタ１１０ａのゲートとが互いに接続されている。また、ＭＯＳトランジスタ１１０ａのソースがＶｓｓｄ（Ｌｏｗ電位）に接続されており、そのドレインと、ノードＣｎ（本ブロックの出力）と、ＡＳＷ１０８ａの導通端子Ｕとが互いに接続されている。なお、ＡＳＷ１０８ａの導通端子ＴはＣＫ２ラインに接続される。なお、ＲＳ−ＦＦ１０３ａのＩＮＴＢにはイニシャルバー（ＩＮＴＢ）信号が入力され、これにより、出力Ｑが初期化される。例えば、「Ｌ」のＩＮＴＢ信号によって、ＲＳ−ＦＦ１０３ａの出力Ｑは「Ｌ」に初期化される。

このシフトレジスタ１ブロックＳＲｎの基本動作（左隣ブロックの出力が「Ｈ」になるｔ１〜右隣ブロックの出力が「Ｌ」になるｔ４）を図１５のタイミングチャートを用いて説明すれば以下の通りである。なお、この期間中、ＬＲラインに与えられるシフト方向信号が「Ｈ」、ＬＲＢラインが「Ｌ」となっており、右方向へのシフト、すなわち、左側ブロックＳＲｎ−１→本ブロックＳＲｎ→右側ブロックＳＲｎ＋１の順序でのシフトが行われるものとする。

まず、ＬＲラインは「Ｈ」、ＬＲＢラインは「Ｌ」なので、選択回路１０５ａは、ｐに「Ｈ」、ｑに「Ｌ」が入り、ｉに入力される信号がＸ（＝ノードＳｎ）から出力される。同様に、選択回路１０６ａも、ｐに「Ｈ」、ｑに「Ｌ」が入り、ｉに入力される信号がＹ（＝ノードＲｎ）から出力される。

ここで、ｔ１に、左側ブロックＳＲｎ−１からの出力信号「Ｈ」がノードＣｎ−１に入ると、選択回路１０５ａのＸは「Ｈ」となる。このとき、ノードＣｎ＋１は「Ｌ」であるため、選択回路１０６ａのＹは「Ｌ」のままである。Ｘは「Ｈ」、Ｙは「Ｌ」であるため、ＲＳ−ＦＦ１０３ａのＳＢには「Ｌ」、Ｒ（リセット）には「Ｌ」が入り、その（ＲＳ−ＦＦ１０３ａの）出力Ｑは「Ｈ」となる。これにより、ＡＳＷ１０８ａがＯＮ（制御端子ｇが「Ｈ」、制御端子Ｇが「Ｌ」）となる一方、ＭＯＳトランジスタ１１０ａがＯＦＦとなるため、ノードＣｎには、ＡＳＷ１０８ａの導通端子Ｔ・Ｕを介してＣＫ２ラインの信号「Ｌ」が出力される。なお、その後（ｔ１〜ｔ２の間に）ＣＫ２ラインが「Ｈ」になると、ノードＣｎにも「Ｈ」が出力される。

ついで、ｔ２に、左側ブロックＳＲｎ−１の出力信号が「Ｌ」となり、ノードＣｎ−１に「Ｌ」が入ると、選択回路１０５ａのＸは「Ｌ」となる。このとき、ノードＣｎ＋１は「Ｌ」のままであるため、選択回路１０６ａのＹも「Ｌ」のままである。Ｘは「Ｌ」、Ｙは「Ｌ」であるため、ＲＳ−ＦＦ１０３ａのＳＢには「Ｈ」、Ｒ（リセット）には「Ｌ」が入り、その（ＲＳ−ＦＦ１０３ａの）出力Ｑは現在の「Ｈ」が維持される。よって、ＡＳＷ１０８ａも「ＯＮ」のままで導通端子Ｔ・Ｕ間がつながっており、ノードＣｎにはＣＫ２ラインのｔ２での信号「Ｈ」が出力される。

ついで、ｔ３に、右側ブロックＳＲｎ＋１の出力信号が「Ｈ」となり、ノードＣｎ＋１に「Ｈ」が入ると、選択回路１０６ａのＹは「Ｈ」となる。このとき、ノードＣｎ−１（左側ブロックＳＲｎ−１の出力）は「Ｌ」のままであるため、選択回路１０５ａのＸも「Ｌ」のままである。Ｘは「Ｌ」のまま、Ｙは「Ｈ」となるため、ＲＳ−ＦＦ１０３ａのＳＢは「Ｈ」のまま、Ｒ（リセット）には「Ｈ」が入り、その（ＲＳ−ＦＦ１０３ａの）出力Ｑは「Ｌ」となる。よって、ＡＳＷ１０８ａはＯＦＦ（制御端子ｇが「Ｌ」、制御端子Ｇが「Ｈ」）となり導通端子Ｔ・Ｕ間は遮断される。このとき、インバータ１１３ａによって、ＮチャネルＭＯＳトランジスタ１１０ａのゲートは、「Ｈ」となり、ＭＯＳトランジスタ１１０ａのソース・ドレイン間が導通する。これにより、ノードＣｎにはＶｓｓｄ（信号「Ｌ」）が出力される。

ついで、ｔ４に、右側ブロックＳＲｎ＋１の出力信号が「Ｌ」となり、ノードＣｎ＋１に「Ｌ」が入ると、選択回路１０６ａのＹは「Ｌ」となる。このとき、ノードＣｎ−１（左側ブロックＳＲｎ−１の出力）は「Ｌ」のままであるため、選択回路１０５ａのＸも「Ｌ」のままである。Ｘは「Ｌ」のまま、Ｙは「Ｌ」となるため、ＲＳ−ＦＦ１０３ａのＳＢは「Ｌ」のまま、Ｒ（リセット）には「Ｌ」が入り、その（ＲＳ−ＦＦ１０３ａの）出力Ｑは「Ｈ」のままである。よって、ＡＳＷ１０８ａはＯＦＦのままで、導通端子Ｔ・Ｕ間は遮断、ＭＯＳトランジスタ１１０ａはＯＮのままであり、ノードＣｎにもＶｓｓｄ（信号「Ｌ」）が出力されたままである。

上記各ブロックの構成を参照しつつ、シフトレジスタ全体の構成を、図１４を用いて説明する。なお、このシフトレジスタはシフト方向の左右切り替えが可能である。

同図に示されるように、シフトレジスタ１０１は、ブロック１・・・ブロックＳＲｎ−１、ブロックＳＲｎおよびブロックＳＲｄ（ダミーブロック）を備える。

ブロックＳＲｎには、ＲＳフリップフロップ（以下、ＲＳ−ＦＦ）１０３ａと、２つの選択回路１０５ａ・１０６ａと、アナログスイッチ（以下、ＡＳＷ）１０８ａと、ＮチャネルＭＯＳトランジスタ１１０ａと、２つのインバータ１１２ａ・１１３ａと、ＤＥＬＡＹ回路とが備えられる。同様に、ブロックＳＲｎ−１には、ＲＳフリップフロップ（以下、ＲＳ−ＦＦ）１０３ｂと、２つの選択回路１０５ｂ・１０６ｂと、アナログスイッチ（以下、ＡＳＷ）１０８ｂと、ＮチャネルＭＯＳトランジスタ１１０ｂと、２つのインバータ１１２ｂ・１１３ｂとが備えられる。同様に、ブロックＳＲｄ（ダミーブロック）には、ＲＳフリップフロップ（以下、ＲＳ−ＦＦ）１０３ｄと、２つの選択回路１０５ｄ・１０６ｄと、アナログスイッチ（以下、ＡＳＷ）１０８ｄと、ＮチャネルＭＯＳトランジスタ１１０ｄと、２つのインバータ１１２ｄ・１１３ｄとが備えられる。

なお、各ＲＳ−ＦＦ（１０３ａ、１０３ｂ、１０３ｄ）、各選択回路（１０５ａ・１０６ａ、１０５ｂ・１０６ｂ、１０５ｄ・１０６ｄ）、各アナログスイッチＡＳＷ（１０８ａ、１０８ｂ、１０８ｄ）、各ＮチャネルＭＯＳトランジスタ（１１０ａ、１１０ｂ、１１０ｄ）および各インバータ（１１２ａ・１１３ａ、１１２ｂ・１１３ｂ、１１２ｄ・１１３ｄ）は、同一構成を有するものとする。さらに、シフトレジスタを構成したときの各ブロック（ＳＲｎ−１、ＳＲｎ、ＳＲｄ）内の構成は、選択回路の入力端ｉ・ｊの接続関係およびＣＫ１・２との接続関係を除いて、基本的に、図１３に示すシフトレジスタ１ブロック分（ＳＲｎ）の構成と同様である。そこで、選択回路の入力端ｉ・ｊの接続関係およびＣＫ１・２との接続関係を含めつつ、各ブロック間の接続関係を説明しておく。

ブロックＳＲｎ−１の選択回路１０５ｂの入力端ｉと、選択回路１０６ｂの入力端ｊと、出力Ｃｎ−２（ブロックＳＲｎ−１の左側ブロックの出力）とが互いに接続され、選択回路１０５ｂの入力端ｊと、選択回路１０６ｂの入力端ｉと、ブロックＳＲｎの出力Ｃｎとが互いに接続される。また、ＡＳＷ１０８ｂの導通端子ＴはＣＫ２ラインに接続される。ブロックＳＲｎの選択回路１０５ａの入力端ｉと、選択回路１０６ａの入力端ｊと、ブロックＳＲｎ−１の出力Ｃｎ−１とが互いに接続される。また、選択回路１０５ａの入力端ｊはスタートパルス用のスイッチＳＷ１１７を介してＳＰラインに接続され、選択回路１０６ａの入力端ｉはブロックＳＲｄの出力Ｃｄに接続される。また、ＡＳＷ１０８ａの導通端子ＴはＣＫ１ラインに接続される。ブロックＳＲｄの選択回路１０５ｄの入力端ｉはブロックＳＲｎの出力Ｃｎに接続され、選択回路１０５ｄの入力端ｊはＶｓｓｄ（Ｌｏｗ電位）に接続、選択回路１０６ｄの入力端ｊはＶｄｄ（Ｈｉｇｈ電位）に接続され、選択回路１０６ｄの入力端ｉは、ＤＥＬＡＹ回路を介してブロックＳＲｎのＲＳ−ＦＦ１０３ａのＲ（リセット）に接続されている。また、ＡＳＷ１０８ｄの導通端子ＴはＣＫ２ラインに接続される。

なお、ＬＲラインには、シフト方向信号が与えられ、ＬＲＢラインには、シフト方向信号の反転信号が与えられ、ＳＰラインには、スタートパルス信号が与えられ、ＣＫ１ラインには第１クロック信号が与えられ、ＣＫ２ラインには第２クロック信号が与えられ、ＩＮＴラインにはＩＮＴ信号（各ＲＳ−ＦＦを初期化するための信号）が与えられる。

以上のシフトレジスタの構成および上記した各ブロックの動作を参照しつつ、シフトレジスタ全体の動作を図１６・図１７のタイミングチャートを用いて説明すれば以下の通りである。

図１６・図１７では図示しないが、シフト方向によらず、まず初期リセットを行う。すなわち、ＩＮＴラインにＩＮＴ信号「Ｈ」が与えられることで各ＲＳ−ＦＦのＩＮＴＢに「Ｌ」が入力され、各ＲＳ−ＦＦ１０３（１０３ａ・１０３ｂ・１０３ｄ）の出力（Ｑｎ−１・Ｑｎ・Ｑｄ）は「Ｌ」となる。このとき、各ＡＳＷ１０８の制御端子ｇは「Ｌ」となり、各ＡＳＷの導通端子Ｔ・Ｕ間が遮断する。したがって、各ＭＯＳトランジスタ１１０はＯＮになり、各出力（Ｃｎ−１・Ｃｎ・Ｃｄ）にはＶｓｓｄ（信号「Ｌ」）が出力される。この後、ＩＮＴ信号を「Ｌ」に戻す。

はじめに、ＬＲラインに与えられるシフト方向信号が「Ｌ」、ＬＲＢラインが「Ｈ」であり、左方向へシフトする場合（ブロックＳＲｎからシフトをスタートし、ブロックＳＲｎ−１にシフトする場合）について説明する。図１６は該シフトに関するタイミングチャートである。

まず、ＬＲラインは「Ｌ」、ＬＲＢラインは「Ｈ」なので、選択回路１０５ａは、ｐに「Ｌ」、ｑに「Ｈ」が入り、ｊに入力される信号がＸから出力される。同様に、選択回路１０６ａも、ｐに「Ｌ」、ｑに「Ｈ」が入り、ｊに入力される信号がＹから出力される。また、ＬＲラインは「Ｌ」、ＬＲＢラインは「Ｈ」なので、ＳＷ１１７がＯＮ、ＳＷ１１８はＯＦＦとなっている。

ｔ１に、ＳＰラインにスタートパルス信号「Ｈ」が与えられると、このスタートパルス信号はＳＷ１１７を介してブロックＳＲｎに与えられ、選択回路１０５ａの入力端ｊが「Ｈ」となる。これにより、ブロックＳＲｎのＸ（Ｓｎ）は「Ｈ」となる。ブロックＳＲｎ−１の出力Ｃｎ−１（選択回路１０６ａの入力端ｊ）は初期化により「Ｌ」であるため、ブロックＳＲｎのＹも「Ｌ」となる。ブロックＳＲｎのＸは「Ｈ」、Ｙは「Ｌ」であるため、ＲＳ−ＦＦ１０３ａのＳＢには「Ｌ」、リセットＲ（Ｒｎ）にも「Ｌ」が入り、その（ＲＳ−ＦＦ１０３ａの）Ｑ（Ｑｎ）は「Ｈ」となる。これにより、ＡＳＷ１０８ａはＯＮ（制御端子ｇが「Ｈ」、制御端子Ｇが「Ｌ」）となる一方、ＭＯＳトランジスタ１１０ａがＯＦＦとなるため、出力Ｃｎには、ＳＷ１０８ａの導通端子Ｔ・Ｕを介してＣＫ１ラインの信号「Ｌ」が出力される。

なお、ｔ２でスタートパルス信号が「Ｌ」になると、選択回路１０５ａの入力端ｊが「Ｌ」になり、ブロックＳＲｎのＸが「Ｌ」、Ｙが「Ｌ」となる。すなわち、ＲＳ−ＦＦ１０３ａのＳＢには「Ｈ」、Ｒ（リセット）に「Ｌ」が入り、その（ＲＳ−ＦＦ１０３ａの）出力Ｑは現状の「Ｈ」のままとなる。よって、出力ＣｎにはＣＫ１ラインの信号「Ｌ」が出力されたままである。

ついで、ｔ３に、ＣＫ１ラインの（クロック）信号ＣＫ１が「Ｈ」となると、出力Ｃｎは「Ｈ」となる。これにより、ＳＲｎ−１の選択回路１０５ｂの入力端ｊが「Ｈ」となる。なお、このときＳＲｎ−１の選択回路１０６ｂの入力端ｊ（左隣のＳＲｎ−２の出力）は初期化により「Ｌ」となっている。したがって、ブロックＳＲｎ−１のＸ（Ｓｎ−１）は「Ｈ」、Ｙは「Ｌ」となり、ＲＳ−ＦＦ１０３ｂのＳＢには「Ｌ」、リセットＲ（Ｒｎ−１）にも「Ｌ」が入り、その（ＲＳ−ＦＦ１０３ｂの）出力Ｑ（Ｑｎ−１）は「Ｈ」となる。これにより、ＡＳＷ１０８ｂはＯＮとなり、出力Ｃｎ−１にはＣＫ２ラインの信号「Ｌ」が出力される。

ついで、ｔ４に、ＣＫ１ラインの（クロック）信号ＣＫ１が「Ｌ」となると、出力Ｃｎは「Ｌ」となる。これにより、ＳＲｎ−１の選択回路１０５ｂの入力端ｊが「Ｌ」となる。なお、選択回路１０６ｂの入力端ｊは「Ｌ」のままであるため、ブロックＳＲｎ−１のＸ（Ｓｎ−１）は「Ｌ」、Ｙは「Ｌ」となり、ＲＳ−ＦＦ１０３ｂのＳＢには「Ｈ」、Ｒ（リセット）にも「Ｌ」が入り、その（ＲＳ−ＦＦ１０３ｂの）出力Ｑ（Ｑｎ−１）は現状の「Ｈ」のままとなる。また、ＡＳＷ１０８ｂがＯＮのままであるため、出力Ｃｎ−１にもＣＫ２ラインの信号「Ｌ」が出力されたままである。

ついで、ｔ５に、ＣＫ２ラインの（クロック）信号ＣＫ２が「Ｈ」となると、出力Ｃｎ−１は「Ｈ」となる。これにより、ＳＲｎの選択回路１０６ａの入力端ｊが「Ｈ」となる。なお、選択回路１０５ａの入力端ｊは「Ｌ」のままであるため、ブロックＳＲｎのＸ（Ｓｎ）は「Ｌ」、Ｙは「Ｈ」となり、ＲＳ−ＦＦ１０３ａのＳＢには「Ｈ」、リセットＲ（Ｒｎ）にも「Ｈ」が入り、その（ＲＳ−ＦＦ１０３ａの）出力Ｑ（Ｑｎ）は「Ｌ」となる。よって、ＡＳＷ１０８ａがＯＦＦされ、導通端子Ｔ・Ｕ間が遮断される一方、ＭＯＳトランジスタ１１０ａのソース・ドレイン間が導通し、ＣｎにはＶｓｓｄ（信号「Ｌ」）が出力される。

ついで、ｔ６に、ＣＫ２ラインの（クロック）信号ＣＫ２が「Ｌ」となると、出力Ｃｎ−１は「Ｌ」となる。これにより、ＳＲｎの選択回路１０６ａの入力端ｊが「Ｌ」となる。なお、選択回路１０５ａの入力端ｊは「Ｌ」のままであるため、ブロックＳＲｎのＸ（Ｓｎ）は「Ｌ」、Ｙは「Ｌ」となり、ＲＳ−ＦＦ１０３ａのＳＢには「Ｈ」、リセットＲ（Ｒｎ）には「Ｌ」が入り、その（ＲＳ−ＦＦ１０３ａの）出力Ｑ（Ｑｎ）は「Ｌ」のままとなる。よって、ＡＳＷ１０８ａがＯＦＦされる一方、ＭＯＳトランジスタ１１０ａのソース・ドレイン間が導通し、ＣｎにはＶｓｓｄ（信号「Ｌ」）が出力されたままとなる。

次に、ＬＲラインに与えられるシフト方向信号が「Ｈ」、ＬＲＢラインが「Ｌ」であり、右方向へシフトする場合（ブロックＳＲｎ−１→ブロックＳＲｎとシフトして、最後にブロックＳＲｄへシフトして終了する場合）について説明する。図１７は該シフト動作に関するタイミングチャートである。

まず、ＬＲラインは「Ｈ」、ＬＲＢラインは「Ｌ」なので、選択回路１０５ａは、ｐに「Ｈ」、ｑに「Ｌ」が入り、入力端ｉに入力される信号がＸから出力される。同様に、選択回路１０６ａも、ｐに「Ｈ」、ｑに「Ｌ」が入り、ｉに入力される信号がＹから出力される。なお、ＬＲラインは「Ｈ」、ＬＲＢラインは「Ｌ」なので、スタートパルス信号用のスイッチＳＷ１１７はＯＦＦ、ＳＷ１１８がＯＮとなっている。

ｔ１に、ＣＫ２が「Ｈ」になり、これによってＲＳｎ−１の出力Ｃｎ−１が「Ｈ」になると、選択回路１０５ａの入力端ｉは「Ｈ」、選択回路１０６ａの入力端ｉは「Ｌ」、ブロックＳＲｎのＸ（Ｓｎ）は「Ｈ」、選択回路１０６ａのＹは「Ｌ」となる。よって、ＲＳ−ＦＦ１０３ａのＳＢには「Ｌ」、リセットＲ（Ｒｎ）にも「Ｌ」が入り、その（ＲＳ−ＦＦ１０３ａの）Ｑ（Ｑｎ）は「Ｈ」となる。このとき、ＡＳＷ１０８ａがＯＮとなるため、導通端子Ｔ・Ｕを介して出力ＣｎにはＣＫ１ラインの信号「Ｌ」が出力される。

ｔ２に、ＣＫ１が「Ｈ」になり、これによってＲＳｎの出力Ｃｎが「Ｈ」になると、ブロックＳＲｄの選択回路１０５ｄの入力端ｉは「Ｈ」、選択回路１０６ｄの入力端ｉは「Ｌ」、ブロックＳＲｄのＸ（Ｓｄ）は「Ｈ」、選択回路１０６ａのＹは「Ｌ」となる。よって、ＲＳ−ＦＦ１０３ｄのＳＢには「Ｌ」、リセットＲ（Ｒｄ）にも「Ｌ」が入り、その（ＲＳ−ＦＦ１０３ｄの）Ｑ（Ｑｄ）は「Ｈ」となる。このときＡＳＷ１０８ｄがＯＮとなるため、導通端子Ｔ・Ｕを介して出力ＣｄにはＣＫ２ラインの信号「Ｌ」が出力される。

ｔ３に、ＣＫ２が「Ｈ」になると、ブロックＳＲｄの出力Ｃｄが「Ｈ」になる。これにより、ブロックＳＲｎの選択回路１０５ａの入力端ｉは「Ｌ」、選択回路１０６ａの入力端ｉは「Ｈ」、ブロックＳＲｎのＸ（Ｓｎ）は「Ｌ」、Ｙは「Ｈ」となる。よって、ＲＳ−ＦＦ１０３ｎのＳＢには「Ｈ」、リセットＲ（Ｒｎ）にも「Ｈ」が入り、その（ＲＳ−ＦＦ１０３ａの）Ｑは「Ｌ」となる。このとき、ＡＳＷ１０８ａはＯＦＦであるため、ＣｎにはＭＯＳトランジスタ１１０ａのソース・ドレインを介してＶｓｓｄ（信号「Ｌ」）が出力される。ここで、選択回路１０６ａのＹから出力された「Ｈ」は、ＤＥＲＡＹ回路で遅延され、ｔ４で選択回路１０６ｄの入力端ｉに入力される。

ｔ４では、ブロックＳＲｄの選択回路１０５ｄの入力端ｉは「Ｌ」、選択回路１０６ｄの入力端ｉは「Ｈ」、ブロックＳＲｄのＸ（Ｓｄ）は「Ｌ」、Ｙは「Ｈ」となる。よって、ＲＳ−ＦＦ１０３ｄのＳＢには「Ｈ」、リセットＲ（Ｒｄ）も「Ｈ」が入り、その（ＲＳ−ＦＦ１０３ｄの）Ｑ（Ｑｄ）は「Ｌ」となる。このとき、ＡＳＷ１０８ｄはＯＦＦであるため、ＣｄにはＭＯＳトランジスタ１１０ｄのソース・ドレインを介してＶｓｓｄ（信号「Ｌ」）が出力される。
日本国公開特許公報「特開２００１−１３５０９３公報（公開日：２００１年５月１８日）」 日本国公開特許公報「特開２０００−３３９９８４公報（公開日：２０００年１２月８日）」 日本国公開特許公報「特開２００１−３０７４９５公報（公開日：２００１年１１月２日）」 米国公開特許公報「ＵＳ２００３／０１８４５１２Ａ１（公開日：２００３年１０月２日）」

しかしながら、従来のシフトレジスタでは、ＳＲｎブロックＳＲｎ−１のＲＳ−ＦＦ１０３ｂの出力Ｑ（Ｑｎ−１）を、ブロックＳＲｎの出力Ｃｎのよってリセットし、ブロックＳＲｎのＲＳ−ＦＦ１０３ａの出力Ｑ（Ｑｎ）をブロックＳＲｄの出力Ｃｄのよってリセットしているように、各ブロックのフリップフロップを他のブロック（他段）の出力、詳しくはシフト方向において後段（次段）の出力を用いてリセット（非アクティブ化）している。これにより、ブロックＳＲｄのようなダミーのブロック（ダミー段）が必要となる。また、各ブロック間の配線が長く、かつ複雑化してしまう。この結果、回路面積（パネルに実装したときはその額縁面積）が増大する。加えて、配線短絡等の物理的故障や信号遅延等の信号不良が発生しやすくなる。特に、シフト可能方向を双方向（右→左および左→右）に構成した場合、各ブロックに選択回路が２つ（図１３の１０５ａ・１０６ａ）必要となってしまう上、これらの配線が非常に複雑になる。

本発明は上記課題に鑑みてなされたものであり、その目的は、回路面積の縮小化と配線の簡易化とを実現するシフトレジスタ用の信号出力回路を提供する点にある。

本発明の信号出力回路は、シフトレジスタの単位段に設けられる信号出力回路であって、セットリセット型のフリップフロップと、入力される信号に基づいてクロック信号を取り込みあるいは遮断することで出力信号を生成する信号生成回路とを備え、上記信号生成回路にフリップフロップから出力された信号および帰還された出力信号が入力されるとともに、この出力信号が該フリップフロップのリセットに入力されていることを特徴としている。

上記フリップフロップから出力された信号を第１の制御信号とし、上記信号生成回路は、該第１の制御信号と帰還された出力信号とを用いて第２の制御信号を生成し、この第２の制御信号に基づいてクロック信号を取り込みあるいは遮断しても良い。

こうすれば、例えば、出力信号がアクティブになることで上記第１の制御信号が非アクティブとし、出力信号が非アクティブになることで上記第２の制御信号を非アクティブとすることが可能となる。これにより、第１および第２の制御信号を、他段からリセット信号をもらくことなく自段だけでリセット（自己リセット）することができる。したがって、他段からリセット信号が供給されていた従来の構成と異なり、ダミー段が削減でき、かつ他段との配線数を大幅に削減することができる。この結果、回路面積（パネル実装されたときにはその額縁幅）を縮小することができ、さらに、配線短絡といった物理的故障はもちろん、信号遅延といった信号不良も低減することができる。

本信号出力回路においては、上記出力信号が非アクティブでかつ第１の制御信号がアクティブになることで上記第２の制御信号がアクティブとなるように構成することもできる。

本信号出力回路においては、上記信号生成回路は上記第１の制御信号が入力される論理回路を備えており、出力信号が該論理回路の入力に帰還されるとともに、該論理回路が上記第２の制御信号を出力するように構成することもできる。

本信号出力回路においては、上記論理回路をＮＯＲ回路あるいはＯＲ回路で構成することもできる。

本信号出力回路においては、上記信号生成回路は、上記第２の制御信号によってクロック信号を取り込みあるいは遮断するスイッチ回路を備えるように構成することもできる。

本信号出力回路においては、上記信号生成回路は、上記第２の制御信号によってクロック信号を取り込みあるいは遮断するレベルシフタを備えるように構成することもできる。

本信号出力回路においては、上記フリップフロップは、初期化信号の入力によって第１の制御信号を非アクティブとする初期化が可能であるように構成することもできる。こうすれば、何らかの理由で初期状態のフリップフロップがアクティブになっている事態を回避でき、確実に自己リセットが可能となる。

本信号出力回路においては、初期化時のクロック信号が出力信号の非アクティブに対応するレベルであるように構成することもできる。こうすれば、何らかの理由で初期状態での出力信号がアクティブになることを防ぎ自己リセットが可能となる。

本信号出力回路においては、初期化にあたり、論理回路に上記初期化信号に基づく信号を入力するように構成とすることもできる。例えば、論理回路に上記初期化信号に基づく信号を入力することで、初期化時の第２の制御信号を、クロック信号を遮断する信号とする。こうすれば、何らかの理由で初期化時の出力信号がアクティブになることを防ぎ、そのときのクロック信号のレベル（「Ｈ」／「Ｌ」）に関係なく、確実に自己リセットを行うことができる。

本信号出力回路においては、上記出力信号に加え、第１および第２の制御信号の少なくとも一方の信号を出力するように構成とすることもできる。これにより、１倍パルスや２倍パルスといった複数種類のパルスを出力とすることができる。

また、本発明の信号出力回路は、シフトレジスタの単位段に設けられる信号出力回路であって、セットリセット型のフリップフロップと論理回路とアナログスイッチとを備え、上記アナログスイッチの入力端がクロック信号の供給ラインに接続され、上記論理回路の第１の入力端（一方の入力端）が上記フリップフロップの出力端に接続されるとともに該論理回路の第２の入力端（他方の入力端）が上記アナログスイッチの出力端に接続され、上記論理回路の出力端が上記アナログスイッチの制御端に接続され、上記フリップフロップのリセット端が上記アナログスイッチの出力端に接続されていることを特徴とする。

また、本発明の信号出力回路は、シフトレジスタの単位段に設けられる信号出力回路であって、セットリセット型のフリップフロップと論理回路とレベルシフタとを備え、上記レベルシフタの入力端がクロック信号の供給ラインに接続され、上記論理回路の一方の入力端が上記フリップフロップの出力端に接続されるとともに該論理回路の他方の入力端が上記レベルシフタの出力端に接続され、上記論理回路の出力端が上記レベルシフタの制御端に接続され、上記フリップフロップのリセット端が上記レベルシフタの出力端に接続されていることを特徴とする。

また、本発明の信号出力回路は、表示装置の駆動回路が備えるシフトレジスタに設けられ、上記アナログスイッチの出力端、論理回路の出力端、および上記フリップフロップの出力端の少なくとも１つで得られる信号が、上記表示装置の駆動に用いられても良い。

また、本発明の信号出力回路は、表示装置の駆動回路が備えるシフトレジスタに設けられ、上記レベルシフタの出力端、上記論理回路の出力端、および上記フリップフロップの出力端の少なくとも１つで得られる信号が、上記表示装置の駆動に用いられても良い。

また本発明のシフトレジスタは、上記信号出力回路を備えたことを特徴とする。
この場合、上記信号出力回路が、初段および最終段の少なくとも一方に設けられていることが好ましい。こうすれば、従来の構成のようなダミー段が不要となり、回路面積（パネル実装したときは額縁面積）の小さなシフトレジスタを提供することができる。また、全ての段に本信号出力回路を設けても構わない。こうすれば、上記効果に加え、各段間の配線を大幅に減少させることができる。さらに、各段にシフト方向を決定するための選択回路を備えることで、双方向にシフトさせることが可能となる。この場合、本信号出力回路は自己リセットが可能であるため、従来の構成と異なり、各段に１つの選択回路を設ければ済む。これに加え、各段間の配線を大幅に減少させることができる。これにより、双方向シフト可能なシフトレジスタの回路面積（パネル実装したときは額縁面積）を大幅に縮小することができる。

また、本発明の表示装置の駆動回路は、上記シフトレジスタを備えたことを特徴とする。

また、本発明の表示装置は、上記表示装置の駆動回路を備えたことを特徴とする。

本発明の出力信号生成方法は、シフトレジスタの各段においてクロック信号を取り込みあるいは遮断することによって出力信号を生成する、出力信号生成方法であって、出力信号をセットリセット型のフリップフロップのリセット入力に帰還させる一方、該フリップフロップが出力する信号および帰還させた出力信号を用いて制御信号を生成し、該制御信号を用いてクロック信号を取り込みあるいは遮断することを特徴とする。

本出力信号生成方法においては、出力信号のアクティブ化によって上記フリップフロップが出力する信号を非アクティブとする一方、出力信号の非アクティブ化によって上記制御信号を非アクティブとすることもできる。

本出力信号生成方法においては、上記出力信号が非アクティブのときに、上記フリップフロップが出力する信号がアクティブ化することによって上記制御信号がアクティブ化しても良い。

以上のように、本発明の信号出力回路においては、信号生成回路にフリップフロップから出力された信号および帰還された出力信号が入力されるとともに、この出力信号が該フリップフロップのリセットに入力される。これにより、他段からリセット信号をもらうことなく自段だけでのリセット（自己リセット）が可能となる。したがって、他段からリセット信号が供給されていた従来の構成と異なり、ダミー段が削除でき、かつ、他段との配線数を大幅に削減することができる。この結果、回路面積（パネル実装されたときにはその額縁幅）を縮小することができ、配線短絡といった物理的故障はもちろん、信号遅延といった信号不良も低減することができる。

本シフトレジスタの信号出力回路の構成を示す回路図である。 本シフトレジスタの構成を示す回路である。 本シフトレジスタの１ブロックの動作を示すタイミングチャートである。 本シフトレジスタの他の構成を示す回路図である。 本シフトレジスタの信号出力回路の構成を示す回路図である。 図５に示す信号出力回路に用いられるレベルシフタの構成を示す回路図である。 図６に示すレベルシフタの動作を示すタイミングチャートである。 図４に示すシフトレジスタの１ブロックの動作を示すタイミングチャートである。 本シフトレジスタに設けられる信号出力回路の変形例を示す回路図である。 本シフトレジスタに設けられる信号出力回路の変形例を示す回路図である。 選択回路の構成を示す回路図である。 アナログスイッチの構成を示す回路図である。 ＲＳフリップフロップの構成を示す回路図である。 図１の信号出力回路の変形例を示す回路図である。 従来のシフトレジスタの１ブロックを示す回路図である。 従来のシフトレジスタの構成を示す回路図である。 図１３に示すシフトレジスタ１ブロックの動作を示すタイミングチャートである。 図１４に示すシフトレジスタの動作（右→左）を示すタイミングチャートである。 図１４に示すシフトレジスタの動作（左→右）を示すタイミングチャートである。 本シフトレジスタの信号出力回路（ｎ−１段）の構成を示す回路図である。 本シフトレジスタの信号出力回路の構成（ｎ−２段）を示す回路図である。 本シフトレジスタの２ブロック（ｎ−１段・ｎ段）の動作を示すタイミングチャートである。 本液晶表示装置の構成を示すブロック図である。

符号の説明

１・２ シフトレジスタ
３・２３ ＲＳフリップフロップ
４・２４ ＮＯＲ回路
５・２５ 選択回路
８・１７・１８ アナログスイッチ
１０・２１ ＭＯＳトランジスタ
１２・１３・３２・３３ インバータ
４０ａ 誤動作防止回路
４３ 位相差検出部
４４ 波形タイミング整形部
５０〜５６ ＮチャネルのＭＯＳトランジスタ
５７〜６３ ＰチャネルのＭＯＳトランジスタ
ＳＲＢ シフトレジスタの１ブロック
ＬＳ レベルシフタ
ＳＧ（ＳＧａ・ＳＧｂ・ＳＧＡ・ＳＧＢ） 信号出力回路

図２１は本実施の形態にかかる液晶表示装置の構成を示すブロック図である。同図に示すように、本液晶表示装置８１は、表示部７９、ゲートドライバ７８、およびソースドライバ８０を備える。ソースドライバ８０には映像信号が供給される。また、表示部７９には、互いに直交する複数の走査信号線および複数のデータ信号線の交点近傍に画素が設けられる。

上記ソースドライバ８０に設けられる本シフトレジスタの構成を図２に示す。同図に示すように、本シフトレジスタ１は、ブロックＳＲＢ１・・・ＳＲＢｎ−２、ＳＲＢｎ−１およびＳＲＢｎ（シフトレジスタの単位段）を備え、各ブロックは信号出力回路ＳＧおよび選択回路５を備える。

ブロックＳＲＢｎは、信号出力回路ＳＧａおよび選択回路５ａを有しており、この信号出力回路ＳＧａは、ＲＳフリップフロップ（以下、ＲＳ−ＦＦ）３ａと、ＮＯＲ４ａと、アナログスイッチ（以下、ＡＳＷ）８ａと、ＮチャネルＭＯＳトランジスタ１０ａと、２つのインバータ１２ａ・１３ａとを備える。同様に、ブロックＳＲＢｎ−１は、信号出力回路ＳＧｂおよび選択回路５ｂを有しており、この信号出力回路ＳＧｂは、ＲＳ−ＦＦ（ＲＳフリップフロップ）３ｂと、ＮＯＲ４ｂと、ＡＳＷ（アナログスイッチ）８ｂと、ＮチャネルＭＯＳトランジスタ１０ｂと、２つのインバータ１２ｂ・１３ｂとを備える（図１８参照）。同様に、ブロックＳＲＢｎ−２は、信号出力回路ＳＧｃおよび選択回路５ｃを有しており、この信号出力回路ＳＧｃは、ＲＳ−ＦＦ（ＲＳフリップフロップ）３ｃと、ＮＯＲ４ｃと、ＡＳＷ（アナログスイッチ）８ｃと、ＮチャネルＭＯＳトランジスタ１０ｃと、２つのインバータ１２ｃ・１３ｃとを備える（図１９参照）。

なお、ＬＲラインには、シフト方向信号が与えられ、ＬＲＢラインには、シフト方向信号の反転信号が与えられ、ＣＫ１ラインには第１クロック信号が与えられ、ＣＫ２ラインには第２クロック信号が与えられる。

選択回路５（５ａ・５ｂ・５ｃ）は、例えば図１０（ａ）に示す構成であり、４つの入力端ｐ・ｑ・ｉ・ｊおよび出力端Ｘを備え、ｐに「Ｈ」、ｑに「Ｌ」が入れば入力端ｉと出力端Ｘとがつながり、ｉに入力される信号がＸから出力される。一方、ｐに「Ｌ」、ｑに「Ｈ」が入れば入力端ｊと出力端Ｘとがつながり、ｊに入力される信号がＸから出力される。また、ＡＳＷ８（８ａ・８ｂ・８ｃ）は、例えば図１０（ｂ）に示す構成であり、ＰｃｈおよびＮｃｈのトランジスタで構成され、２つの制御端子ｇ・Ｇおよび２つの導通端子Ｔ・Ｕを備え、制御端子ｇに「Ｈ」または制御端子Ｇに「Ｌ」が入れば、２つの導通端子Ｔ・Ｕ間がつながる。なお、ＮチャネルＭＯＳトランジスタ１０ａは、ゲートに「Ｈ」が入力されるとソース・ドレイン間が導通する。また、ＲＳ−ＦＦ（３ａ・３ｂ・３ｃ）は、例えば図１１に示す構成である。

なお、インバータ１２（１２ａ・１２ｂ・１２ｃ）およびインバータ１３（１３ａ・１３ｂ・１３ｃ）は、正論理の信号を増幅して負論理の信号として出力する回路である。

図１は、ブロックＳＲＢｎに設けられる信号出力回路ＳＧａの具体的構成である。同図に示すように、選択回路５ａのＸ端子に接続する入力Ｓ（図２参照）と、インバータ１２ａの入力側とが接続され、該インバータ１２ａの出力がＲＳ−ＦＦ３ａのセットバー（ＳＢ）に入力される。また、ＲＳ−ＦＦ３ａの出力Ｑ（Ｑｎ）はＮＯＲ４ａの一方入力とされ、このＮＯＲ４ａの他方入力が、ＲＳ−ＦＦ３ａのリセット入力（Ｒ）と、ノードＯｎ（ブロックＳＲＢｎの出力）とに接続されている。また、ＮＯＲ４ａの出力（ノードＣＢｎ）と、ＡＳＷ８ａの制御端子Ｇと、インバータ１３ａの入力と、ＭＯＳトランジスタ１０ａのゲートとが互いに接続されている。また、インバータ１３ａの出力（ノードＣｎ）と、ＡＳＷ８ａの制御端子ｇとが互いに接続され、ＭＯＳトランジスタ１０ａのソースがＶｓｓｄ（Ｌｏｗ電位）に接続されている。さらに、ＡＳＷ８ａの導通端子Ｕと、ＭＯＳトランジスタ１０ａのドレインと、ＯＵＴと、ノードＯｎ（ブロックＳＲＢｎの出力）とが互いに接続されている。このように、ＮＯＲ４ａ、ＡＳＷ８ａおよびＭＯＳトランジスタ１０ａ等により信号生成回路が構成される。

なお、図１８・図１９に示すように、信号出力回路ＳＧｂ・ＳＧｃの構成は、上記ＳＧａの構成と同様である。例えば信号出力回路ＳＧｂについては、選択回路５ｂのＸ端子に接続するノードＳｎ−１と、インバータ１２ｂの入力側とが接続され、該インバータ１２ｂの出力がＲＳ−ＦＦ３ｂのセットバー（ＳＢ）に入力される。また、ＲＳ−ＦＦ３ｂの出力（Ｑｎ−１）はＮＯＲ４ｂの一方入力とされ、このＮＯＲ４ｂの他方入力が、ＲＳ−ＦＦ３ｂのリセット入力（Ｒ）と、ノードＯｎ（ブロックＳＲＢｎ−１の出力）とに接続されている。また、ＮＯＲ４ｂの出力（ノードＣＢｎ−１）と、ＡＳＷ８ｂの制御端子Ｇと、インバータ１３ｂの入力と、ＭＯＳトランジスタ１０ｂのゲートとが互いに接続されている。また、インバータ１３ｂの出力（ノードＣｎ−１）と、ＡＳＷ８ｂの制御端子ｇとが互いに接続され、ＭＯＳトランジスタ１０ｂのソースがＶｓｓｄ（Ｌｏｗ電位）に接続されている。さらに、ＡＳＷ８ｂの導通端子Ｕと、ＭＯＳトランジスタ１０ｂのドレインと、ノードＯｎ−１（ブロックＳＲＢｎ−１の出力）とが互いに接続されている。

ここで、図２に示すように、ブロックＳＲＢｎ−１の選択回路５ｂの入力端ｉと、ノードＯｎ−２（ブロックＳＲＢｎ−２の出力）とが接続され、選択回路５ｂの入力端ｊと、ノードＯｎ（ブロックＳＲＢｎの出力）とが接続される。また、選択回路５ｂの出力端ＸはブロックＳＲＢｎ−１のノードＳｎ−１に接続される。なお、選択回路５ｂの入力端ｐおよび入力端ｑはそれぞれＬＲラインおよびＬＲＢラインに接続され、ＲＳ−ＦＦ３ｂのＩＮＴＢ入力はＩＮＴラインに接続されている。さらに、ブロックＳＲＢｎの選択回路５ａの入力端ｉと、ノードＯｎ−１（ブロックＳＲＢｎ−１の出力）とが接続され、選択回路５ａの入力端ｊが、スイッチＳＷ１７を介してスタートパルスラインＳＰに接続される。また、選択回路５ａの出力端ＸはブロックＳＲＢｎのノードＳｎに接続される。なお、選択回路５ａの入力端ｐおよび入力端ｑはそれぞれＬＲラインおよびＬＲＢラインに接続され、ＲＳ−ＦＦ３ａのＩＮＴＢ入力はＩＮＴラインに接続され、ＡＳＷ８ａの導通端子ＴがＣＫ（クロック）１ラインに接続されている。

上記した本シフトレジスタの構成をふまえてその動作を、図１〜図３を用いて説明すれば以下の通りである。

図３では図示していないがシフト方向によらず、まず初期リセットを行う。すなわち、ＩＮＴラインにＩＮＴ信号「Ｈ」が与えられることで各ＲＳ−ＦＦのＩＮＴＢに「Ｌ」が入力され、各ＲＳ−ＦＦの出力Ｑが「Ｌ」となる。このとき、各ブロックＳＲＢの出力Ｏは通常「Ｌ」であるため、ノードＣＢが「Ｈ」でノードＣが「Ｌ」となり、各ＡＳＷの導通端子Ｔ・Ｕ間が遮断する。ノードＣＢが「Ｈ」であるため、各ＭＯＳトランジスタ１０はＯＮのままとなり、各出力（Ｏｎ−２・Ｏｎ−１・Ｏｎ）にはＶｓｓｄ（信号「Ｌ」）が出力される。この点、何らかの理由で初期化時にブロックＳＲＢの出力が「Ｈ」になっていると、ノードＣＢが「Ｌ」となり、各ＡＳＷの導通端子Ｔ・Ｕ間がつながってしまう。そこで、初期化をクロック信号ＣＫの「Ｌ」のタイミングに合わせることが好ましい。なお、初期化時に各ＡＳＷの導通端子Ｔ・Ｕ間を確実に遮断すべく図１２の構成をとることもできる。すなわち、ＳＧａであれば、図１の構成にＮチャネルＭＯＳトランジスタ２１ａをさらに設け、ＩＮＴＢとこのトランジスタ２１ａのゲートとをインバータ１９ａを介して接続するとともに、トランジスタ２１ａのソースをＶｓｓｄに接続し、そのドレインをＯｎに接続する。こうすれば、初期化時に各ブロックＳＲＢのノードＣＢを確実に「Ｈ」にすることができ、クロック信号ＣＫの「Ｈ」／「Ｌ」に関係なくその出力ＯをＶｓｓｄ（「Ｌ」）にすることができる。

本シフトレジスタは左右双方向にシフト可能である。すなわち、ＬＲラインに与えられるシフト方向信号が「Ｈ」、ＬＲＢラインが「Ｌ」であれば、右方向へシフトする（ブロックＳＲＢｎ−１からブロックＳＲＢｎへシフトして終了する場合）する。このとき、ＬＲラインは「Ｈ」、ＬＲＢラインは「Ｌ」なので、選択回路５ｂは、ｐに「Ｈ」、ｑに「Ｌ」が入り、入力端ｉに入力される信号がＸから出力される。なお、ＬＲラインは「Ｈ」、ＬＲＢラインは「Ｌ」なので、スタートパルス信号用のスイッチＳＷ１７はＯＦＦ、ＳＷ１８がＯＮ（左端からシフト開始）となっている。

一方、ＬＲラインに与えられるシフト方向信号が「Ｌ」、ＬＲＢラインが「Ｈ」であれば、左方向へシフトする（ブロックＳＲＢｎからフトしてブロックＳＲＢ１で終了）する。このとき、ＬＲラインは「Ｌ」、ＬＲＢラインは「Ｈ」なので、選択回路５ｂは、ｐに「Ｌ」、ｑに「Ｈ」が入り、入力端ｊに入力される信号がＸから出力される。なお、ＬＲラインは「Ｌ」、ＬＲＢラインは「Ｈ」なので、スタートパルス信号用のスイッチＳＷ１７はＯＮ、ＳＷ１８がＯＦＦ（右端からシフト開始）となっている。

以下に、図２に示すブロックＳＲＢｎの動作および隣ブロックＳＲＢｎ−１へのシフト方法について、図２・図３を用いて説明する。

まずｔ０で、ＳＲＢｎ−１の出力Ｏｎ−１が「Ｌ」であるとき、選択回路５ａの入力端ｉは「Ｌ」となり、選択回路５ａの出力端Ｘ（Ｓｎ）が「Ｌ」となる。この結果、ＲＳ−ＦＦ３ａのＳＢにはインバータ１２ａによって「Ｈ」が入っている。なお、ＲＳ−ＦＦ３ａのＲ（リセット）は、該ＲＳ−ＦＦ３ａの出力Ｏｎに接続されているため、「Ｌ」のままである。これにより、ＲＳ−ＦＦ３ａのＱ（Ｑｎ）はそれまでの「Ｌ」のままとなっている。このとき、ＮＯＲ４ａの入力には、ＲＳ−ＦＦ３ａのＱ（「Ｌ」）と、該ＲＳ−ＦＦ３ａの出力Ｏｎ「Ｌ」とが入力されるため、ＮＯＲ４ａの出力（ＣＢｎ）は「Ｈ」となる。この結果、制御端子ｇ（Ｃｎ）が「Ｌ」、制御端子Ｇが「Ｈ」となり、ＡＳＷ８ａはＯＦＦされ、導通端子Ｔ・Ｕ間は遮断される。一方、ＭＯＳトランジスタ１０ａのゲート（ＣＢｎ）が「Ｈ」となってソース・ドレイン間が導通し、ＯｎにはＶｓｓｄ（信号「Ｌ」）が出力される。

ここで、右方向へのシフトする場合（すなわち、シフトの最終段なる場合）、ｔ１に、ＳＲＢｎ−１の出力Ｏｎ−１が「Ｈ」になり、選択回路５ａの入力端ｉは「Ｈ」、選択回路５ａの出力端Ｘ（Ｓｎ）が「Ｈ」となる。また、左方向へのシフトする場合（すなわち、シフトの開始段なる場合）、ｔ１に、スタートパルス信号「Ｈ」がＳＷ１７を介して入力され、選択回路５ａの入力端ｊは「Ｈ」、選択回路５ａの出力端Ｘ（Ｓｎ）が「Ｈ」となる。

この結果、ＲＳ−ＦＦ３ａのＳＢにはインバータ１２ａによって「Ｌ」が入る。このとき、ＲＳ−ＦＦ３ａのＲ（リセット）は「Ｌ」のままである。これにより、ＲＳ−ＦＦ３ａのＱは「Ｈ」となる。このとき、ＮＯＲ４ａの入力には、ＲＳ−ＦＦ３ａのＱ（「Ｈ」）と、該ＲＳ−ＦＦ３ａの出力Ｏｎ「Ｌ」とが入力されるため、ＮＯＲ４ａの出力（ＣＢｎ）は「Ｌ」となる。この結果、ＡＳＷ８ａはＯＮ（制御端子ｇが「Ｈ」、制御端子Ｇが「Ｌ」）となり、Ｏｎには、導通端子Ｔ・Ｕを介してＣＫ１の信号「Ｌ」が出力される。

ついで、ｔ２に、ＳＲＢｎ−１の出力Ｏｎ−１が「Ｌ」になると、選択回路５ａの入力端ｉは「Ｌ」となり、選択回路５ａの出力端Ｘが「Ｌ」となる。この結果、ＲＳ−ＦＦ３ａのＳＢにはインバータ１２ａによって「Ｈ」が入る。なお、ＲＳ−ＦＦ３ａのＲ（リセット）は、該ＲＳ−ＦＦ３ａの出力Ｏｎに接続されているため、「Ｌ」のままである。これにより、そのＲＳ−ＦＦ３ａのＱ（Ｑｎ）はそれまでの状態を維持し、「Ｈ」のままである。このとき、ＮＯＲ４ａの入力には、ＲＳ−ＦＦ３ａのＱ（「Ｈ」）と、該ＲＳ−ＦＦ３ａの出力Ｏｎ「Ｌ」とが入力されるため、ＮＯＲ４ａの出力は「Ｌ」となる。この結果、ＡＳＷ８ａはＯＮ（制御端子ｇが「Ｈ」、制御端子Ｇが「Ｌ」）のまま、ＯｎにＣＫ１の信号「Ｌ」が出力される。

ここで、ｔ３に、ＣＫ１が「Ｈ」になると出力Ｏｎが「Ｈ」となる。選択回路５ａの出力端Ｘは「Ｌ」のままであるため、ＲＳ−ＦＦ３ａのＳＢは「Ｈ」となる。また、ＲＳ−ＦＦ３ａのＲは出力Ｏｎと接続されているため「Ｈ」となる。よって、ＲＳ−ＦＦ３ａのＱは「Ｌ」となる。このとき、ＮＯＲ４ａの入力には、ＲＳ−ＦＦ３ａのＱ（「Ｌ」）と、該ＲＳ−ＦＦ３ａの出力Ｏｎ「Ｈ」とが入力されるため、ＮＯＲ４ａの出力（ＣＢｎ）は「Ｌ」（ＡＳＷ８ａはＯＮ）のままであり、ＯｎにはＣＫ１の信号「Ｈ」が出力されている。

ついで、ｔ４に、ＣＫ１が「Ｌ」になると出力Ｏｎが「Ｌ」となる。選択回路５ａの出力端Ｘも「Ｌ」のままであるためＲＳ−ＦＦ３ａのＳＢは「Ｈ」となる。また、ＲＳ−ＦＦ３ａのＲは出力Ｏｎと接続されているため「Ｌ」となる。よって、ＲＳ−ＦＦ３ａのＱは今までの「Ｌ」のままとなる。このとき、ＮＯＲ４ａの入力には、ＲＳ−ＦＦ３ａのＱ（「Ｌ」）と、該ＲＳ−ＦＦ３ａの出力Ｏｎ「Ｌ」とが入力されるため、ＮＯＲ４ａの出力（ＣＢｎ）は「Ｈ」となる。この結果、ＡＳＷ８ａがＯＦＦ（制御端子ｇが「Ｌ」、制御端子Ｇが「Ｈ」）される一方、ＭＯＳトランジスタ１０ａのソース・ドレイン間が導通し、ＯｎにはＶｓｓｄ（信号「Ｌ」）が出力される。

なお、左方向へのシフトする（すなわち、ブロックＳＲＢｎがシフトの開始段になる）場合、ｔ３でＯｎが「Ｈ」となると、ブロックＳＲＢｎ−１の選択回路５ｂのｊ端子に「Ｈ」が入る。これにより、選択回路５ｂの出力端Ｘ（Ｓｎ−１）が「Ｈ」となり、ブロックＳＲＢｎ−１へのシフトが行われる。具体的には、選択回路５ｂの出力端Ｘ（Ｓｎ−１）が「Ｈ」となれば、ＳＢｎ−１は「Ｌ（アクティブ）」となり、Ｑｎ−１が「Ｈ（アクティブ）」となる。これにより、ＮＯＲ４ｂの一方入力が「Ｈ」となり、その出力（ＣＢｎ）は「Ｌ」となる。この結果、ＡＳＷ８ｂがＯＮしてクロックＣＫの取り込みが開始され、Ｏｎ−１は「Ｌ」となる。クロックＣＫが「Ｈ」となり、Ｏｎ−１も「Ｈ」となれば、Ｑｎ−１はリセットされ、「Ｌ（非アクティブ）」となる。一方、Ｏｎ−１が「Ｈ」であるため、ＮＯＲ４ｂの出力ＣＢｎ−１は「Ｌ」のままであり、クロックＣＫの取り込みは継続される。やがてクロックＣＫが「Ｌ」となり、Ｏｎ−１が「Ｌ」となれば、Ｑｎ−１は「Ｌ」のままであるため、ＮＯＲ４ｂの出力ＣＢｎ−１も「Ｈ（非アクティブ）」となる。これにより、ＡＳＷ８ｂがＯＦＦ、トランジスタ１０ｂがＯＮして、Ｏｎ−１は「Ｌ」を維持する。

ブロックＳＲＢｎ−１の信号出力回路ＳＧｂ（１８参照）やブロックＳＲＢｎ−２の信号出力回路ＳＧｃ（１９参照）の動作は、上記したブロックＳＲＢｎの信号出力回路ＳＧａ（図１参照）の動作と同様である。すなわち、Ｏｎ−１やＯｎ−２がＯｎに対応し、Ｑｎ−１やＱｎ−２がＱｎに対応し、ＣＢｎ−１やＣＢｎ−２がＣＢｎに対応する。また、各信号出力回路ＳＧに入力されるＣＫは同じ位相であってもよいし、異なる位相であっても良い。ここで、図２０のタイミングチャートに、信号出力回路ＳＧａ・ＳＧｂそれぞれに入力されるＣＫ（ＣＫ１・ＣＫ２）の位相が異なる場合の、信号出力回路ＳＧａ（ブロックＳＲＢｎ）および信号出力回路ＳＧｂ（ブロックＳＲＢｎ−１）の動作を示しておく。

このように、本実施の形態に係るシフトレジスタの各段は、リセット信号を他段からもらうことなく、自段で生成した信号でリセット（自己リセット）を行う。これにより、従来技術で要求されるダミーブロックをなくすことが可能となる。加えて、他段からリセット信号をもらわずに済むため、他段との配線数を大幅に削減でき、配線領域を縮小させることができる。この結果、回路面積（パネル実装されたときにはその額縁幅）を縮小することができ、さらに、配線短絡といった物理的故障はもちろん、信号遅延といった信号不良も低減することができる。なお、本実施の形態は、シフトをするＣＫのＤＵＴＹ比が５０パーセント以下である時にも有効である。

なお、本シフトレジスタを、図２１のゲートドライバ７８に設けることも可能である。

図１に示す信号出力回路ＳＧａを変形し、図９（ａ）のように構成しても良い。すなわち、ＡＳＷ８ａの代わりに、誤動作防止回路４０ａを設ける。誤動作防止回路４０ａは、クロック信号ＣＫ１とクロック信号ＣＫ２との間に位相ずれが発生し、クロック信号ＣＫ１とクロック信号ＣＫ２とに波形が重なる、すなわち、ともに「Ｈ」となる期間があっても、シフトレジスタが誤動作しないようにするものである。誤動作防止回路４０ａは、位相差検出部４３と波形タイミング整形部４４とからなる。

位相差検出部４３は、クロック信号ＣＫ１とクロック信号ＣＫ２との波形を検出して、クロック信号ＣＫ１とクロック信号ＣＫ２とが重ならない波形を抽出し、これを新たなクロック信号（重なり除去クロック信号）として生成する。このような位相差検出部４３は、例えば、図９（ｂ）に示すように、ＮＯＲ回路４２とインバータ回路４１とから構成することができる。

一方、波形タイミング整形部４４は、ノードＣｎに接続され、その信号Ｃｎが「Ｈ」となる期間に、対応する位相差検出部４３にて生成される新たなクロック信号が「Ｈ」となる期間を抽出して出力信号を生成し、これをＯｎ信号とするものである。このような波形タイミング整形部４４は、例えば、図９（ｂ）に示すように、ＮＡＮＤ回路５１とインバータ回路５２とから構成することができる。

本発明の他の実施形態に係るシフトレジスタの構成を図４に示す。同図に示すように、本シフトレジスタ２は、ブロックＳＲＢ１・・・ＳＲＢｎ−２、ＳＲＢｎ−１およびＳＲＢｎを備え、各ブロックは信号出力回路ＳＧおよび選択回路２５を備える。

ブロックＳＲＢｎは、信号出力回路ＳＧＡおよび選択回路２５ａを有しており、この信号出力回路ＳＧＡは、ＲＳフリップフロップ（以下、ＲＳ−ＦＦ）２３ａと、レベルシフタＬＳａと、ＮＯＲ２４ａと、２つのインバータ３２ａ・３３ａとを備える。同様に、ブロックＳＲＢｎ−１は、信号出力回路ＳＧＢおよび選択回路２５ｂを有しており、この信号出力回路ＳＧＢは、ＲＳフリップフロップ（以下、ＲＳ−ＦＦ）２３ｂと、レベルシフタＬＳｂと、ＮＯＲ２４ｂと、２つのインバータ３２ｂ・３３ｂとを備える。同様に、ブロックＳＲＢｎ−２は、信号出力回路ＳＧＣおよび選択回路２５ｃを有しており、この信号出力回路ＳＧＣは、ＲＳフリップフロップ（以下、ＲＳ−ＦＦ）２３ｃと、レベルシフタＬＳｃと、ＮＯＲ２４ｃと、２つのインバータ３２ｃ・３３ｃとを備える。

なお、ＬＲラインには、シフト方向信号が与えられ、ＬＲＢラインには、シフト方向信号の反転信号が与えられ、ＣＫ１ラインには第１クロック信号が与えられ、ＣＫ２ラインには第２クロック信号が与えられる。

レベルシフタＬＳ（ＬＳａ・ＬＳｂ・ＬＳｃ）の構成は図６のとおりである。すなわち、レベルシフタＬＳは、ＮチャネルのＭＯＳトランジスタ５１〜５６と、ＰチャネルのＭＯＳトランジスタ５７〜６３とを備える。ここで、入力（ＥＮ端子）と、トランジスタ５１のゲートと、トランジスタ５７のゲートと、トランジスタ５５のゲートと、トランジスタ６１のゲートと、トランジスタ６０のゲートが互いに接続されている。また、トランジスタ５１のソースがＣＫＢに接続され、トランジスタ５１のドレインと、トランジスタ５７のドレインと、トランジスタ５８のゲートと、ノードＢとが互いに接続されている。また、トランジスタ５８のドレインと、トランジスタ５２のドレインと、トランジスタ５２のゲートと、トランジスタ５３のゲートとが互いに接続されている。トランジスタ５２のソースと、トランジスタ５４のドレインと、トランジスタ５３のソースとが互いに接続されている。また、トランジスタ５３のドレインと、ノードＡと、トランジスタ５９のドレインと、トランジスタ６１のドレインと、トランジスタ６２のドレインと、トランジスタ６３のゲートと、トランジスタ５６のゲートとが互いに接続されている。また、トランジスタ５７のソース、トランジスタ６０のソース、トランジスタ６１のソース、トランジスタ６２のソース、トランジスタ６３のソースがＶｄｄ（「Ｈ」）に接続されている。また、トランジスタ５４のソースおよび５６のソースがＶｓｓｄ（「Ｌ」）に接続されている。また、トランジスタ５８のソースおよびトランジスタ５９のソースが互いに接続されるとともにＶｄｄ（「Ｈ」）に接続されている。また、トランジスタ５９のゲートと、ノードＣと、トランジスタ６０のドレインと、トランジスタ５５のドレインとが互いに接続されている。また、トランジスタ５５のソースがＣＫに接続され、トランジスタ６２のゲートがＩＮＴＢに接続され、トランジスタ６３のドレインと、トランジスタ５６のドレインと、ＯＵＴとが互いに接続されている。

なお、選択回路２５（２５ａ・２５ｂ・２５ｃ）の構成および作用は、上記した選択回路５と同様である。また、インバータ３２（３２ａ・３２ｂ・３２ｃ）およびインバータ３３（３３ａ・３３ｂ・３３ｃ）もインバータ１２・１３と同様である。

図５は、ブロックＳＲＢｎに設けられる信号出力回路ＳＧＡの具体的構成である。同図に示すように、選択回路２５ａのＸ端子に接続するノードＳｎと、インバータ３２ａの入力側とが接続され、該インバータ３２ａの出力がＲＳ−ＦＦ２３ａのセットバー（ＳＢ）に入力される。また、ＲＳ−ＦＦ２３ａの出力Ｑ（Ｑｎ）はＮＯＲ２４ａの一方入力とされ、このＮＯＲ２４ａの他方入力と、ＲＳ−ＦＦ２３ａのリセット入力（Ｒ）と、レベルシフタＬＳａのＯＵＴに繋がるノードＯｎ（ブロックＳＲＢｎの出力）とが互いに接続されている。また、ＮＯＲ２４ａの出力がインバータ３３ａの入力側とが接続され、インバータ３３ａの出力側がレベルシフタＬＳａの入力（ＥＮ端子）に接続されている。

なお、信号出力回路ＳＧＢ・ＳＧＣの構成は、上記ＳＧＡの構成と同様である。例えば信号出力回路ＳＧＢについては、選択回路２５ｂのＸ端子に接続するノードＳｎ−１と、インバータ３２ｂの入力側とが接続され、該インバータ３２ｂの出力がＲＳ−ＦＦ２３ｂのセットバー（ＳＢ）に入力される。また、ＲＳ−ＦＦ２３ｂの出力（Ｑ）はＮＯＲ２４ｂの一方入力とされ、このＮＯＲ２４ｂの他方入力と、ＲＳ−ＦＦ２３ｂのリセット入力（Ｒ）と、レベルシフタＬＳｂのＯＵＴに繋がるノードＯｎ−１（ブロックＳＲＢｎ−１の出力）とが互いに接続されている。また、ＮＯＲ２４ｂの出力がインバータ３３ｂの入力側とが接続され、インバータ３３ｂの出力側がレベルシフタＬＳｂの入力（ＥＮ端子）に接続されている。

ここで、図４に示すように、ブロックＳＲＢｎ−１の選択回路２５ｂの入力端ｉと、ノードＯｎ−２（ブロックＳＲＢｎ−２の出力）とが接続され、選択回路２５ｂの入力端ｊと、ノードＯｎ（ブロックＳＲＢｎの出力）とが接続される。また、選択回路２５ｂの出力端ＸはブロックＳＲＢｎ−１のノードＳｎ−１に接続される。なお、選択回路２５ｂの入力端ｐおよび入力端ｑはそれぞれＬＲラインおよびＬＲＢラインに接続され、レベルシフタＬＳｎ−１のＩＮＴＢ入力、ＣＫ入力およびＣＫＢ入力は、それぞれＩＮＴライン、ＣＫラインおよびＣＫＢラインに接続されている。

さらに、ブロックＳＲＢｎの選択回路２５ａの入力端ｉと、ノードＯｎ−１（ブロックＳＲＢｎ−１の出力）とが接続され、選択回路２５ａの入力端ｊが、スイッチＳＷ３７を介してスタートパルスラインＳＰに接続される。また、選択回路２５ａの出力端ＸはブロックＳＲＢｎのノードＳｎに接続される。なお、選択回路２５ａの入力端ｐおよび入力端ｑはそれぞれＬＲラインおよびＬＲＢラインに接続され、レベルシフタＬＳｎのＩＮＴＢ入力、ＣＫ入力およびＣＫＢ入力は、それぞれＩＮＴライン、ＣＫラインおよびＣＫＢラインに接続されている。

ここで、図６に示すレベルシフタＬＳ（ＬＳａ・ＬＳｂ）は、図７に示すように、ＥＮ端子に「Ｈ」が入力されるとＣＫ信号をレベルシフトして出力する一方、ＥＮ端子に「Ｌ」が入力されると「Ｌ」を出力する。なお、ＩＮＴＢ入力に「Ｌ」が入力されると、「Ｌ」を出力する。

ＥＮ端子が「Ｌ」の場合、図６のＮチャネルのトランジスタ５４、トランジスタ５１およびトランジスタ５５がＯＦＦする一方、Ｐチャネルのトランジスタ５７、トランジスタ６０およびトランジスタ６１はＯＮする。この結果、ノードＡの電位がＶｄｄ（「Ｈ」）となり、出力ＯＵＴはＶｓｓｄ（「Ｌ」）となる。

ＥＮ端子が「Ｈ」の場合、図６のＮチャネルのトランジスタ５４、トランジスタ５１およびトランジスタ５５がＯＮする一方、Ｐチャネルのトランジスタ５７、トランジスタ６０およびトランジスタ６１はＯＦＦする。この結果、ノードＢはＣＫＢの電位、ＣはＣＫの電位となる。

ＣＫＢが「Ｈ」でＣＫが「Ｌ」の場合、Ｐチャネルのトランジスタ５８には電流制限がかかり、Ｐチャネルのトランジスタ５９がＯＮし、トランジスタ５９に電流が流れるため、ノードＡの電位が上昇する。これにより、出力ＯＵＴはＶｓｓｄ（「Ｌ」）となる。

反対に、ＣＫＢが「Ｌ」でＣＫが「Ｈ」の場合、Ｐチャネルのトランジスタ５８はＯＮしているため電流制限がかからない。また、Ｐチャネルのトランジスタ５９の電流に制限がかかるため、ノードＡの電位が下降する。よって、出力ＯＵＴはＶｄｄ（「Ｈ」）となる。

これにより、信号出力回路ＳＧＡ（図５参照）の回路動作は以下のようになる。

ノードＳｎに「Ｈ」が入力されると、ＲＳ−ＦＦ２３ａのＳＢに「Ｌ」が入力される。これにより、出力Ｑ（Ｑｎ）は「Ｈ」となる。ここで、信号Ｑｎと、ノードＯｎの信号Ｏｎ（ブロックＳＲＢｎの出力）と、信号Ｑｎおよび信号ＯｎのＮＯＲ（すなわちＮＯＲ２４ａの出力）である信号ＮＯＲｎと、インバータ３３ａの出力Ｃｎ（ＮＯＲｎの反転信号）との関係は、下記のようになる。

すなわち、Ｑｎが「Ｌ」でＯｎが「Ｌ」の場合は、ＮＯＲｎが「Ｈ」でＣｎが「Ｌ」であり、Ｑｎが「Ｌ」でＯｎが「Ｈ」の場合は、ＮＯＲｎが「Ｌ」でＣｎが「Ｈ」であり、Ｑｎが「Ｈ」でＯｎが「Ｌ」の場合は、ＮＯＲｎが「Ｌ」でＣｎが「Ｈ」であり、Ｑｎが「Ｈ」でＯｎが「Ｈ」の場合は、ＮＯＲｎが「Ｌ」でＣｎが「Ｈ」である。

ここで、ブロックＳＲＢｎ（図４参照）の動作を図８のタイミングチャートを用いて説明すれば以下のとおりである。

まず、初期設定としてｔ０でＩＮＴ信号に「Ｈ」を入力し、ＲＳ−ＦＦ２３ａの出力信号ＱｎおよびレベルシフタＬＳの出力信号Ｏｎを「Ｌ」とする（初期化）。

ｔ１では、Ｑｎが「Ｌ」でＯｎが「Ｌ」であるため、ＮＯＲｎは「Ｈ」でＣｎは「Ｌ」となる。Ｃｎは、ＬＳｎのＥＮ信号に入力されているため、ＥＮは「Ｌ」となる。よって、ＣＫおよびＣＫＢの「Ｈ」／「Ｌ」に関わらず、Ｏｎ信号は「Ｌ」となる。

ｔ２で信号Ｓｎが「Ｈ」となると、ＲＳ−ＦＦ２３ａのＳＢに「Ｌ」が入力されて、Ｑｎが「Ｈ」となる。よってＱｎが「Ｈ」でＯｎが「Ｌ」となり、ＮＯＲｎが「Ｌ」でＣｎが「Ｈ」となる。レベルシフタＬＳｎのＥＮ端子は、ＣｎがＨの場合、「Ｈ」となる。そしてＥＮ端子が「Ｈ」の場合は、ＯｎにはＣＫ信号が出力される。すなわち、ＣＫは「Ｌ」でＣＫＢが「Ｈ」の場合、Ｏｎは「Ｌ」となる。もちろん、ＣＫが「Ｈ」でＣＫＢが「Ｌ」であればＯｎは「Ｈ」となる。

ノードＯｎは、ＲＳ−ＦＦ２３ａのリセット（Ｒ）に接続されている。よって、ｔ３にＯｎが「Ｈ」となり、ＲＳ−ＦＦ２３ａのＲ（リセット）に「Ｈ」が入力されると、Ｑｎが「Ｌ」となる。ここで、Ｏｎは「Ｈ」であるため、ＮＯＲｎが「Ｌ」でＣｎが「Ｈ」となる。レベルシフタＬＳのＥＮ端子は、Ｃｎが「Ｈ」であるため変化せず、「Ｈ」のまま（ＣＫを取得したまま）である。

したがって、ｔ４でＣＫが「Ｌ」（ＣＫＢが「Ｈ」）になると、ＯｎはＣＫに従って「Ｌ」となる。このとき、Ｑｎが「Ｌ」でＯｎが「Ｌ」となるので、ＮＯＲｎが「Ｈ」でＣｎが「Ｌ」となる。したがって、ＬＳｎのＥＮ端子が「Ｌ」となり、ＣＫ・ＣＫＢの「Ｈ」／「Ｌ」にわらず、Ｏｎは「Ｌ」となる。

このように、本シフトレジスタは、他段の信号を必要とすることなく自段の信号を用いてリセットすることができる。これにより、従来技術で要求されるダミーブロックをなくすことが可能となる。加えて、他段からリセット信号をもらわずに済むため、他段との配線数大幅に削減でき、配線領域を縮小させることができる。この結果、回路面積（パネル実装されたときにはその額縁幅）を縮小することができ、さらに、配線短絡といった物理的故障はもちろん、信号遅延といった信号不良も低減することができる。

さらに、信号Ｏｉ（ｉ＝１、２・・・ｎ−１、ｎ）は１倍パルス信号として、信号Ｃｉ（ｉ＝１、２・・・ｎ−１、ｎ）は２倍パルス信号として、バスライン（データ信号線や走査信号線）の充電を制御する信号として使用することができる。また、信号Ｑｉ（ｉ＝１、２・・・ｎ−１、ｎ）をバスラインの充電を制御する信号として使用することもできる。

本発明の信号出力回路は、液晶表示装置等の表示装置の駆動回路（シフトレジスタ）に適用可能である。

Claims (8)

1. １つの段に信号出力回路を備えたシフトレジスタであって、
   上記信号出力回路には、セットリセット型のフリップフロップと論理回路とアナログスイッチとが設けられ、
   上記アナログスイッチの出力端とこの段の出力端とが接続され、
   上記論理回路の第１の入力端が、上記フリップフロップの出力端に接続され、
   上記論理回路の出力端が、上記アナログスイッチの制御端に接続され、
   上記アナログスイッチの入力端が、クロック信号の供給ラインに接続され、
   上記アナログスイッチの出力端が、上記フリップフロップのリセット入力端と、上記論理回路の第２の入力端とに接続されていることを特徴とするシフトレジスタ。
2. １つの段に信号出力回路を備えたシフトレジスタであって、
   上記信号出力回路には、セットリセット型のフリップフロップと論理回路とレベルシフタとが設けられ、
   上記レベルシフタの出力端とこの段の出力端とが接続され、
   上記論理回路の第１の入力端が、上記フリップフロップの出力端に接続され、
   上記論理回路の出力端が、上記レベルシフタの制御端に接続され、
   上記レベルシフタの入力端が、クロック信号の供給ラインに接続され、
   上記レベルシフタの出力端が、上記フリップフロップのリセット入力端と、該論理回路の第２の入力端とに接続されていることを特徴とするシフトレジスタ。
3. 表示装置の駆動回路に設けられ、上記アナログスイッチの出力端、上記論理回路の出力端、および上記フリップフロップの出力端の少なくとも１つで得られる信号が、上記表示装置の駆動に用いられることを特徴とする請求項１記載のシフトレジスタ。
4. 表示装置の駆動回路に設けられ、上記レベルシフタの出力端、上記論理回路の出力端、および上記フリップフロップの出力端の少なくとも１つで得られる信号が、上記表示装置の駆動に用いられることを特徴とする請求項２記載のシフトレジスタ。
5. 上記信号出力回路が、初段および最終段の少なくとも一方に設けられていることを特徴とする請求項１または２に記載のシフトレジスタ。
6. 各段にシフト方向を決定するための選択回路を備え、双方向シフトが可能であることを特徴とする請求項１に記載のシフトレジスタ。
7. 請求項１に記載のシフトレジスタを備えることを特徴とする表示装置の駆動回路。
8. 請求項７に記載の表示装置の駆動回路を備えたことを特徴とする表示装置。

Images