JP3963884B2 - 駆動電圧供給回路 - Google Patents
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Description
図6および図7は、従来の駆動回路のブロック図である。
図6に示すとおり、従来の駆動回路1aは64個の出力駆動部10aが順次に配置されて構成され、それぞれの出力駆動部10aが駆動出力HVO1〜64を出力する。
図7は、各出力駆動部10aの内部ブロック図であり、出力駆動部10aはシフトレジスタ11と、ゲート回路12a,12bと、バッファ回路13と、プルダウン用NMOSトランジスタ15と、ダイオード16,17と、レベルシフト回路18と、プルアップ用PMOSトランジスタ19とを備えて構成される。
シフトレジスタ11のI端子は出力駆動部10aの外部端子111に接続され、シフトレジスタ11のO端子は出力駆動部10aの外部端子112に接続される。シフトレジスタ11のCK端子は出力駆動部10aの外部端子113に接続され、クロック信号CKを取り込む。
シフトレジスタ11は、CK端子に入力するクロック信号CKに同期したタイミングで、順次、外部端子111を通してI端子から入力するデータ信号を端子112に出力し、後段の出力駆動部10aへ受け渡すと同時に、ゲート回路12a,12bへ出力する。
本実施例においては、ゲート回路12a,12bに入力されるシフトレジスタ11の出力がHレベル(VDD)のときは、ゲート回路12a,12bの出力論理レベルはともにHレベルとなり、ゲート回路12a,12bに入力されるシフトレジスタ11の出力がLレベル(GND)のときは、ゲート回路12a,12bの出力論理レベルはともにLレベルとなるように、ゲート回路12a,12bは、外部端子121を通して制御信号CTRLにより制御される。
すなわち、ゲート回路12bの出力がHレベル(VDD)のときはHレベル(VH)を出力し、ゲート回路12bの出力がLレベル(GND)のときはLレベル(GND)を出力する。したがって、レベルシフト回路18の入出力の論理はバッファと同様である。
図8を用いて、レベルシフト回路18の構成と動作を以下説明する
図8に例示した実施例においては、レベルシフト回路18はインバータ181と、NMOSトランジスタ182,183と、プルアップ用PMOSトランジスタ184,185から構成される。
ゲート回路12bの出力S12bがHレベル(VDD)のときは、NMOSトランジスタ182はオン状態となり、プルアップ用NMOSトランジスタ185はオン状態となるため、出力信号S18はHレベル(VH)となる。その際、NMOSトランジスタ183はオフ状態となるので、出力信号S18の出力線はGND線と遮断される。このとき、PMOSトランジスタ184は、オフ状態を維持する。
ゲート回路12bの出力S12bがLレベル(GND)のときは、NMOSトランジスタ183がオン状態となり、出力信号S18はLレベル(GND)となる。その際、NMOSトランジスタ182はオフ状態となり、PMOSトランジスタ184がオン状態となるので、プルアップ用PMOSトランジスタ185はオフ状態を維持し、出力信号S18の出力線は高電圧VH線と遮断される。
すなわち、レベルシフト回路18は、ゲート回路12bの出力論理を維持したまま電圧をレベルシフトさせる。
プルアップ用のPMOSトランジスタ19は、そのゲート端子がレベルシフト回路18に接続され、ソース端子が外部端子191に接続され、そしてドレイン端子が出力駆動部10aの出力端子200に接続される。外部端子191は、常に高圧(VH)側の電源線に接続される。
上述したとおり、プルダウン用NMOSトランジスタ15のドレイン端子とプルアップ用PMOSトランジスタ19のドレイン端子が出力端子200に接続されているので、ゲート回路12a,12bの出力論理レベルにより、出力駆動部10aの出力端子200の出力をVH(高圧)レベルまたはGNDレベルに制御することができる。
図6に示すように、各出力駆動部10aの外部端子101および外部端子151はそれぞれ電源電圧VDD線およびグランドGND線に接続され、これにより出力駆動部10a内の各素子が機能する。
各出力駆動部10aの外部端子121は、すべて制御信号CTRL線に接続され、これにより、各出力駆動部10aのゲート回路12a,12bのロジックはすべて同一となる。
出力駆動部10a(1)の外部端子111(1)には、データ信号が入力され、シフトレジスタ11(1)のI端子に入力される。
出力駆動部10a(1)の外部端子112(1)は出力駆動部10a(2)の外部端子111(2)と接続されているので、シフトレジスタ11(1)の出力(端子Oのレベル)が、クロック信号CKに同期してシフトレジスタ11(2)の入力端子Iに取り込まれる。
また、同様に、出力駆動部10a(2)の外部端子112(2)は出力駆動部10a(3)の外部端子111(3)と接続されているので、シフトレジスタ11(2)の出力(端子Oのレベル)が、クロック信号CKに同期してシフトレジスタ11(3)の入力端子Iに取り込まれる。
したがって、出力駆動部10a(1)が外部端子111(1)より入力したデータ信号は、クロック信号CKに同期して順次、後段の出力駆動部10aにシフトされていく動作となる。
図9は、従来の駆動回路1aの動作を説明するためのタイミングチャートである。
図9において、(A)はクロック信号CKを示し、(B)は出力駆動部10a(1)のシフトレジスタ11(1)のI端子に入力されるデータ信号Dataを示し、(C)は出力駆動部10a(1)の駆動出力HVO1を示し、(D)は出力駆動部10a(2)の駆動出力HVO2を示し、(E)は出力駆動部10a(63)の駆動出力HV63を示し、(F)は出力駆動部10a(64)の駆動出力HV64を示す。
また、本駆動回路1aの基本動作を説明するため、図9(B)に示すとおり、データ信号Dataとして1パルスを出力駆動部10a(1)に入力した場合を示している。
Hレベル(VDD)を入力したゲート回路12a(1),12b(1)は、上述したように制御信号CTRLによりロジックが制御されており、それぞれHレベル(VDD)を出力する。
これにより、プルダウン用NMOSトランジスタ15(1)はオン状態となるため、出力駆動部10a(1)の駆動出力は、図9(C)に示すとおり、VHからGNDレベルへ変化する。
ここで、レベルシフト回路18(1)によりレベルシフトされたHレベル(VH)がゲート端子に印加されたプルアップ用PMOSトランジスタ19(1)はオフ状態となっている。
Lレベル(GND)を入力したゲート回路12a(1),12b(1)は、上述したように制御信号CTRLにより制御されるロジックに従って、それぞれLレベル(GND)を出力する。
これにより、プルダウン用NMOSトランジスタ15(1)はオフ状態となる一方、レベルシフト回路18(1)を介してLレベル(GND)がゲート端子に印加されたプルアップ用PMOSトランジスタ19はオン状態となるため、出力駆動部10a(1)の駆動出力は、図9(C)に示すとおり、GNDから電圧VHに変化する。
Hレベル(VDD)を入力したゲート回路12a(2),12b(2)は、上述したように制御信号CTRLによりロジックが制御されており、それぞれHレベル(VDD)を出力する。
これにより、プルダウン用NMOSトランジスタ15(2)はオン状態となるため、出力駆動部10a(2)の駆動出力は、図9(D)に示すとおり、VHからGNDレベルへ変化する。
この結果、出力駆動部10a(2)より後段の出力駆動部10a(3)〜10a(64)についても、出力駆動部10a(1),(2)で説明した動作と同一の動作が行われ、図9に示すように、駆動出力HVO1から駆動出力HVO64に向けてクロック信号CK1周期分のLレベル(GND)が順次出力されていくように動作することになる。
従来の駆動回路1aがプラズマディスプレイパネルの表示駆動に使用される場合、たとえば駆動電圧が160V、駆動電流が1Aにもなるため、上記レベルシフト回路18およびPMOSトランジスタ19は耐圧の高い素子が必要とされ、駆動回路全体が大型化する原因となっていた。
また、ゲート回路12a,12bによりすべてのHVOを同時にHレベル(VH)にすると、ピーク電流が大きくなり、表示装置にノイズなどによる不具合を発生させるという問題がある。つまり、各PMOSトランジスタ19に流れる駆動電流が1Aとすると、それらのトランジスタが同時にオン状態となった場合、全体で64Aの大電流が流れることになり、表示装置に与えるノイズの影響が無視できない。
以下に、本発明の実施形態として、図1および図2に示す駆動回路(駆動電圧供給回路)1について説明する。尚、以下の図において、nは2〜16の整数とする。
図1および図2は、駆動回路1のブロック図である。
図1および図2に示すとおり、本発明に係る駆動回路1は、64個の出力駆動部10(1)〜10(64)と、4個のプルアップ用PMOSトランジスタ20_1〜20_4と、4個のレベルシフト回路21_1〜21_4と、4個のインバータ22_1〜22_4と、4個のプルアップ抵抗23_1〜23_4と、64個のバッファ30(1)〜30(64)と、64個のNMOSトランジスタ31(1)〜31(64)から構成される。
図1において、たとえば出力駆動部10(1)〜10(64)について一般的な記載とするために、10(4n−3),10(4n−2),10(4n−1),10(4n)とする表記を用いているが、本実施形態では出力駆動部は64個から構成されているので、n=1,2,…,16となる。尚、図2に示すシフトレジスタ11は、図1の出力駆動部10に含まれるものであるが、その接続関係を分かり易くするために、敢えて記してある。
出力駆動部10は、シフトレジスタ11と、ゲート回路12と、バッファ回路13と、ダイオード14と、プルダウン用NMOSトランジスタ15と、ダイオード16,17から構成される。
したがって、本発明の実施形態における駆動回路1の出力駆動部10は、従来の駆動回路1aの出力駆動部10aに存在するゲート回路12bとレベルシフト回路18とPMOSトランジスタ19を有しておらず、ダイオード14を新たに有している。
ここで、出力駆動部10の各構成要素において、従来の駆動回路1aの出力駆動部10aの各構成要素と符号が同一の場合は、同一の構成要素が適用可能であることを表している。
なお、それぞれ順次に配置された複数の出力駆動部10のうち、特定の出力駆動部10について述べるときは、1番目の出力駆動部10,2番目の出力駆動部10をそれぞれ10(1),10(2)と括弧を付し、すべての出力駆動部10に共通した内容を説明する場合は、括弧を付さずに10と記載する。また、出力駆動部10の各構成要素についても同様に、たとえば2番目の出力駆動部10のシフトレジスタ11はシフトレジスタ11(2)と記載する。
まず、上述した出力駆動部10の各構成要素について図3を用いて説明する。
シフトレジスタ11は、CK端子に入力するクロック信号CKに同期したタイミングで、順次、外部端子111を通してI端子から入力するデータ信号を端子112に出力し、後段の出力駆動部10へ受け渡すと同時に、ゲート回路12へ出力する。
本実施例においては、ゲート回路12に入力されるシフトレジスタ11の出力がHレベル(VDD)のときは、ゲート回路12の出力論理レベルはHレベルとなり、ゲート回路12に入力されるシフトレジスタ11の出力がLレベル(GND)のときは、ゲート回路12の出力論理レベルはLレベルとなるように、ゲート回路12は、外部端子121を通して制御信号CTRLにより制御される。
プルダウン用のNMOSトランジスタ15のドレイン端子は、出力端子200に接続されているので、ゲート回路12の出力論理レベルにより、出力駆動部10の駆動出力HVOをGNDレベルに制御することができる。
出力駆動部10は、上述した構成を有しているため、シフトレジスタ11のI端子にHレベル(VDD)の信号が入力される場合は、バッファ回路13はHレベルを出力するため、NMOSトランジスタ15はオン状態となり、駆動出力HVOはLレベル(GND)となり、シフトレジスタ11のI端子にLレベルの信号が入力される場合は、バッファ回路13はLレベル(GND)を出力するため、NMOSトランジスタ15はオフ状態となり、駆動出力HVOは外部端子141のレベルとなるように動作する。
図2に示すとおり、64個のバッファ30は、各出力駆動部10のシフトレジスタ11のO端子に接続され、それぞれの出力論理レベルに基づいたバッファ出力を、それぞれ64個のNMOSトランジスタ31のゲート端子に供給する。
64個のNMOSトランジスタ31は、バッファ30のバッファ出力に基づいてスイッチング動作を行う。
すなわち、図2に示すとおり、NMOSトランジスタ31(1),31(5),…,31(4n−3),…,31(61)は、インバータ22_1に接続され、NMOSトランジスタ31(2),31(6),…,31(4n−2),…,31(62)は、インバータ22_2に接続され、NMOSトランジスタ31(3),31(7),…,31(4n−1),…,31(63)は、インバータ22_3に接続され、NMOSトランジスタ31(4),31(8),…,31(4n),…,31(64)は、インバータ22_4に接続されているので、それぞれ4系統のワイヤードORにより4個のインバータ22_1〜22_4に各シフトレジスタ11の出力端子が接続されている。
また、インバータ22_2に接続されるNMOSトランジスタ31(2),31(6),…,31(4n−2),…,31(62)のいずれか1個のNMOSトランジスタ31がオン状態であれば、インバータ22_2にはLレベル(GND)が入力され、すべてのNMOSトランジスタ31(2),31(6),…,31(4n−2),…,31(62)がオフ状態であれば、インバータ22_2には、プルアップ抵抗23_2を介してHレベルが入力される。
また、インバータ22_3に接続されるNMOSトランジスタ31(3),31(7),…,31(4n−1),…,31(63)のいずれか1個のNMOSトランジスタ31がオン状態であれば、インバータ22_3にはLレベル(GND)が入力され、すべてのNMOSトランジスタ31(3),31(7),…,31(4n−1),…,31(63)がオフ状態であれば、インバータ22_3には、プルアップ抵抗23_3を介してHレベルが入力される。
また、インバータ22_4に接続されるNMOSトランジスタ31(4),31(8),…,31(4n),…,31(64)のいずれか1個のNMOSトランジスタ31がオン状態であれば、インバータ22_4にはLレベル(GND)が入力され、すべてのNMOSトランジスタ31(4),31(8),…,31(4n),…,31(64)がオフ状態であれば、インバータ22_4には、プルアップ抵抗23_4を介してHレベルが入力される。
これにより、たとえば、シフトレジスタ11(1),11(5),…,11(4n−3),…,11(61)のいずれか1個がHレベル(VDD)を出力する場合、すなわち、インバータ22_1に接続されるNMOSトランジスタ31(1),31(5),…,31(4n−3),…,31(61)のいずれか1個のNMOSトランジスタ31がオン状態の場合、Lレベルとなるインバータ22_1の入力レベルは、Hレベル(VDD)に反転されて出力されるので、シフトレジスタ11の出力とプルアップ用PMOSトランジスタの論理関係は、従来の出力駆動部10aと同等となる。
レベルシフト回路22_1〜22_4は、それぞれ後段の4個のプルアップ用PMOSトランジスタ20_1〜20_4の各ゲート端子に接続され、インバータ22_1〜22_4の論理レベルを出力駆動部10の駆動出力であるHVOレベルに変換する。すなわち、各インバータ22_1〜22_4の出力がHレベル(VDD)のときはHレベル(VH)を出力し、各インバータ22_1〜22_4の出力がLレベル(GND)のときはLレベル(GND)を出力する。
なお、各レベルシフト回路21_1〜21_4の実施例として、図9において示した従来の出力駆動部10aのレベルシフト回路18の回路を、そのまま適用することが可能である。
すなわち、PMOSトランジスタ20_1のソース端子は、出力駆動部10(1),10(5),…,10(4n−3),…,10(61)の外部端子141に接続される。
PMOSトランジスタ20_2のソース端子は、出力駆動部10(2),10(6),…,10(4n−2),…,10(62)の外部端子141に接続される。
PMOSトランジスタ20_3のソース端子は、出力駆動部10(3),10(7),…,10(4n−1),…,10(63)の外部端子141に接続される。
PMOSトランジスタ20_4のソース端子は、出力駆動部10(4),10(8),…,10(4n),…,10(64)の外部端子141に接続される。
図3に示すように、各出力駆動部10の外部端子101および外部端子151にはそれぞれ電源電圧VDD線およびグランドGND線に接続され、これにより出力駆動部10内の各素子が機能する。
各出力駆動部10の外部端子121は、すべて制御信号CTRL線に接続され、これによりゲート回路12のロジックはすべて同一となる。
出力駆動部10(1)の外部端子111(1)には、データ信号が入力され、シフトレジスタ11のI端子に入力される。
出力駆動部10(1)の外部端子112(1)は出力駆動部10(2)の外部端子111(2)と接続されているので、シフトレジスタ11(1)の出力(端子Oのレベル)が、クロック信号CKに同期してシフトレジスタ11(2)の入力端子Iに取り込まれる。
また、同様に、出力駆動部10(2)の外部端子112(2)は出力駆動部10(3)の外部端子111(3)と接続されているので、シフトレジスタ11(2)の出力(端子Oのレベル)が、クロック信号CKに同期してシフトレジスタ11(3)の入力端子Iに取り込まれる。
したがって、出力駆動部10(1)が外部端子111(1)より入力したデータ信号は、クロック信号CKに同期して順次、後段の出力駆動部10にシフトされていく動作となる。
次に、本実施形態における駆動回路1の動作について、添付図面を参照しながら説明する。
図4は、本実施形態における駆動回路1の動作を説明するための回路ブロック図である。
他の3系統、すなわち、PMOSトランジスタ20_2によって制御される出力駆動部10(2),10(6),…,10(4n−2)、PMOSトランジスタ20_3によって制御される出力駆動部10(3),10(7),…,10(4n−3)、および、PMOSトランジスタ20_4によって制御される出力駆動部10(4),10(8),…,10(4n)についても、図4と同様の結線関係により、以下に説明する動作と同様の動作が行われる。
同様に、シフトレジスタ11(4n−3)の出力端子OからNMOSトランジスタ15(4n−3)のゲート端子へ接続される点線により示した線L4n−3は、図3を用いて出力駆動部10の内部構成を説明したとおり実際には存在しないが、シフトレジスタ11(4n−3)の出力レベルとNMOSトランジスタ15(4n−3)のゲート端子入力レベルの論理が一致しているため、図4においては、説明の便宜のため、シフトレジスタ11(4n−3)とNMOSトランジスタ15(4n−3)のゲート端子を、線L4n−3により直接接続して記載している。
この線LORは、図2を用いて回路構成を説明したとおり実際には存在しない。しかしながら、図2において各シフトレジスタ11(1),11(5),11(4n−3)のいずれか1つの出力がHレベル(VDD)の場合は、Hレベルを出力するシフトレジスタ11に接続されるバッファ30を介して、対応するNMOSトランジスタ31がオン状態となり、インバータ22_1の入力がLレベル(GND)となり、レベルシフト回路21_1へのインバータ22_1の反転出力がHレベル(VDD)となり、逆に、上記各シフトレジスタ11の出力がすべてLレベルの場合はインバータ22_1の入力がHレベルとなり、レベルシフト回路21_1へのインバータ22_1の反転出力がLレベル(GND)となるため、図4の線LORのようにワイヤード接続しても論理が一致することから、図4においては、説明の便宜のため、線LORにより、シフトレジスタ11(1),11(5),11(4n−3)の各出力端子Oからレベルシフト回路21_1へワイヤードORにより直接接続して記載している。
図4に示すように、出力駆動部10のすべてのシフトレジスタ11(1),11(2),11(3),…,11(4n−3)はカスケードに接続されているので、シフトレジスタ11(1)が入力するデータ信号Dataは、各シフトレジスタ11に供給されるクロック信号CKの立ち上がりエッジに同期して、順次シフトされて各シフトレジスタ11から出力される。
また、図4において線LORによりワイヤード接続されたレベルシフト回路21_1への入力がLレベル(GND)となり、レベルシフト回路21_1はプルアップ用PMOSトランジスタ20_1のゲート端子に対してLレベル(GND)を供給するので、PMOSトランジスタ20_1はオン状態となり、駆動出力HVO1,HVO5,…,HVO4n−3はすべてHレベル(VH)となる。実際には、ダイオード14における電圧降下(VF)により、VH−VF(0.7V)となる。
また、図4において線LORによりワイヤード接続されたレベルシフト回路21_1への入力がHレベル(VDD)となり、プルアップ用PMOSトランジスタ20_1のゲート端子に対してHレベル(VH)を供給し、PMOSトランジスタ20_1はオフ状態となるので、Hレベルを出力するシフトレジスタ11に対応する駆動出力以外の駆動出力HVOはハイインピーダンス(HZ)状態となる。
次のクロックCKのタイミングで、前時点でのシフトレジスタ11(4)の出力がシフトされた結果、各シフトレジスタ11(1),11(5),…,11(4n−3)のなかで、シフトレジスタ11(5)のみがHレベルを出力する場合、選択出力である駆動出力HVO5はGNDレベルとなる。
そして、非選択出力である駆動出力HVO5以外の駆動出力HVO1,…,HVO4n−3は、プルアップ用PMOSトランジスタ20_1がオフ状態となるため、直前のHレベル(VH)からハイインピーダンス(HZ)状態に変化するが、図4に示すように、非選択出力端子200(1)とプルアップ用PMOSトランジスタ20_1との間にダイオード14(1)が逆バイアスされるように設けられ、また、同様に、非選択出力端子200(4n−3)とプルアップ用PMOSトランジスタ20_1との間にダイオード14(4n−3)が逆バイアスされるように設けられているため、これらの駆動出力HVO5,…,HVO4n−3はVHレベルを維持する。
各シフトレジスタ11をシフトされてくるデータ信号Dataに基づいて、各シフトレジスタ11(2),11(6),…,11(4n−2)のうちのいずれかがHレベル(VDD)を出力するときは、Hレベルを出力するシフトレジスタ11に対応する駆動出力HVOのみがGNDレベルとなる。
Hレベルを出力するシフトレジスタ11に対応する駆動出力以外の駆動出力HVOはハイインピーダンス(HZ)状態となる。
また、各シフトレジスタ11(2),11(6),…,11(4n−2)のうちのいずれかが選択的にHレベル(VDD)を出力し、対応する駆動出力HVO(選択出力)がGNDレベルとなった場合、選択されていない駆動出力(非選択駆動出力、すなわちシフトレジスタ11の出力がLレベルの出力駆動部10の駆動出力)は、たとえばHレベル(VH)からハイインピーダンス(HZ)状態に変化するが、非選択駆動出力に対応するダイオード14が各駆動出力(VH)に対して逆方向に働くため、直前のVHの電圧を維持する。
各シフトレジスタ11をシフトされてくるデータ信号Dataに基づいて、各シフトレジスタ11(3),11(7),…,11(4n−1)のうちのいずれかがHレベル(VDD)を出力するときは、Hレベルを出力するシフトレジスタ11に対応する駆動出力HVOのみがGNDレベルとなる。
Hレベルを出力するシフトレジスタ11に対応する駆動出力以外の駆動出力HVOはハイインピーダンス(HZ)状態となる。
また、各シフトレジスタ11(3),11(7),…,11(4n−1)のうちのいずれかが選択的にHレベル(VDD)を出力し、対応する駆動出力HVO(選択出力)がGNDレベルとなった場合、選択されていない駆動出力(非選択駆動出力、すなわちシフトレジスタ11の出力がLレベルの出力駆動部10の駆動出力)は、たとえばHレベル(VH)からハイインピーダンス(HZ)状態に変化するが、非選択駆動出力に対応するダイオード14が各駆動出力(VH)に対して逆方向に働くため、直前のVHの電圧を維持する。
各シフトレジスタ11をシフトされてくるデータ信号Dataに基づいて、各シフトレジスタ11(4),11(8),…,11(4n)のうちのいずれかがHレベル(VDD)を出力するときは、Hレベルを出力するシフトレジスタ11に対応する駆動出力HVOのみがGNDレベルとなる。
Hレベルを出力するシフトレジスタ11に対応する駆動出力以外の駆動出力HVOはハイインピーダンス(HZ)状態となる。
また、各シフトレジスタ11(4),11(8),…,11(4n)のうちのいずれかが選択的にHレベル(VDD)を出力し、対応する駆動出力HVO(選択出力)がGNDレベルとなった場合、選択されていない駆動出力(非選択駆動出力、すなわちシフトレジスタ11の出力がLレベルの出力駆動部10の駆動出力)は、たとえばHレベル(VH)からハイインピーダンス(HZ)状態に変化するが、非選択駆動出力に対応するダイオード14が各駆動出力(VH)に対して逆方向に働くため、直前のVHの電圧を維持する。
図5は、本実施形態における駆動回路1の動作を説明するためのタイミングチャートである。
図5において、(A)はクロック信号CKを示し、(B)は出力駆動部10(1)のシフトレジスタ11(1)のI端子に入力されるデータ信号Dataを示し、(C)〜(K)はそれぞれ出力駆動部10(1)〜10(4n)の駆動出力HVO1〜HVO4nを示している。
また、図5により本駆動回路1の基本動作を説明するため、図5(B)に示すとおり、データ信号Dataとして1パルスを出力駆動部10(1)に入力した場合を示している。
また、以下の説明においては、レベルシフト回路21_1およびPMOSトランジスタ20_1により制御される出力駆動部10(1),10(5),…,10(4n−3)を第1系統(図4により説明した系統)と、レベルシフト回路21_2およびPMOSトランジスタ20_2により制御される出力駆動部10(2),10(6),…,10(4n−2)を第2系統と、レベルシフト回路21_3およびPMOSトランジスタ20_3により制御される出力駆動部10(3),10(7),…,10(4n−1)を第3系統と、レベルシフト回路21_4およびPMOSトランジスタ20_4により制御される出力駆動部10(4),10(8),…,10(4n)を第4系統と定義する。
このとき、シフトレジスタ11(1)から出力されたHレベルの信号により、第1系統の複数のシフトレジスタ11がワイヤード接続された図4に示す線LOR、および、レベルシフト回路21_1を介して、プルアップ用PMOSトランジスタ20_1がオフ状態となる。
これにより、出力駆動部10(1)以外の第1系統に属する出力駆動部10の駆動出力HVOは、図5(G)において駆動出力HVO5を示すように、Hレベル(VH)からハイインピーダンス(HZ)状態に変化するが、出力駆動部10(1)以外の第1系統に属する出力駆動部10においては、プルアップ用PMOSトランジスタ20_1と駆動出力端子200の間に設けられたダイオード14に逆バイアスがかかるため、Hレベル(VH)が維持される。
以上の状態が時刻t3まで保持される。
このとき、シフトレジスタ11(2)から出力されたHレベルの信号により、第2系統の複数のシフトレジスタ11がワイヤード接続された図4に示す線LORに相当する線、および、レベルシフト回路21_2を介して、PMOSトランジスタ20_2がオフ状態となる。
これにより、出力駆動部10(2)以外の第2系統に属する出力駆動部10の駆動出力HVOは、Hレベル(VH)からハイインピーダンス(HZ)状態に変化するが、出力駆動部10(2)以外の第2系統に属する出力駆動部10においては、プルアップ用PMOSトランジスタ20_2と駆動出力端子200の間に設けられたダイオード14に逆バイアスがかかるため、Hレベル(VH)が維持される。
また、時刻t3においては、第1系統のすべてのシフトレジスタ11の出力はLレベルとなるため、PMOSトランジスタ20_1はオン状態に切り替わり、第1系統のすべての駆動出力HVOはHレベル(VH)となる。
以上の状態が時刻t4まで保持される。
このとき、シフトレジスタ11(3)から出力されたHレベルの信号により、第3系統の複数のシフトレジスタ11がワイヤード接続された図4に示す線LORに相当する線、および、レベルシフト回路21_3を介して、PMOSトランジスタ20_3がオフ状態となる。
これにより、出力駆動部10(3)以外の第3系統に属する出力駆動部10の駆動出力HVOは、Hレベル(VH)からハイインピーダンス(HZ)状態に変化するが、出力駆動部10(3)以外の第3系統に属する出力駆動部10においては、プルアップ用PMOSトランジスタ20_3と駆動出力端子200の間に設けられたダイオード14に逆バイアスがかかるため、Hレベル(VH)が維持される。
また、時刻t4においては、第2系統のすべてのシフトレジスタ11の出力はLレベルとなるため、プルアップ用PMOSトランジスタ20_2はオン状態に切り替わり、第2系統のすべての駆動出力HVOはHレベル(VH)となる。
以上の状態が時刻t5まで保持される。
このとき、シフトレジスタ11(4)から出力されたHレベルの信号により、第4系統の複数のシフトレジスタ11がワイヤード接続された図4に示す線LORに相当する線、および、レベルシフト回路21_4を介して、プルアップ用PMOSトランジスタ20_4がオフ状態となる。
これにより、出力駆動部10(4)以外の第3系統に属する出力駆動部10の駆動出力HVOは、Hレベル(VH)からハイインピーダンス(HZ)状態に変化するが、出力駆動部10(4)以外の第4系統に属する出力駆動部10においては、プルアップ用PMOSトランジスタ20_4と駆動出力端子200の間に設けられたダイオード14に逆バイアスがかかるため、Hレベル(VH)が維持される。
また、時刻t5においては、第3系統のすべてのシフトレジスタ11の出力はLレベルとなるため、プルアップ用PMOSトランジスタ20_3はオン状態に切り替わり、第3系統のすべての駆動出力HVOはHレベル(VH)となる。
以上の状態が時刻t6まで保持される。
(1)
従来の駆動回路1aにおいて、各出力駆動部10a(64個)がそれぞれ有するPMOSトランジスタ19(64個)とレベルシフト回路18(64個)とゲート回路12bによって行っていた制御および駆動部分を、本実施形態における駆動回路1では使用せず、4系統の制御回路(4個のレベルシフト回路21_1〜21_4と4個のPMOSトランジスタ20_1〜20_4等)により各出力駆動部10を制御するので、レベルシフト回路とプルアップ用PMOSトランジスタを4/64に低減させることができる。
これにより、本実施形態における駆動回路1を、従来の駆動回路1aと比較して、チップサイズを2/3程度に低減させることができる。
なお、ダイオード14は追加になるが、プルアップ用PMOSトランジスタ19と比較すれば小さいもので済む。
(2)
比較的簡単に製造できる高耐圧ダイオード、高耐圧MOSトランジスタおよびCMOSロジック回路により構成できるため、従来の駆動回路1aと同様、同一の製造プロセス、回路技術が適用でき、特別な回路素子やプロセスを必要としない。
(3)
プルアップ用のPMOSトランジスタの1駆動出力HVO当たりの能力を容易に向上させることができるとともに、4個のプルアップ用PMOSトランジスタが同時にオン状態のときは、負荷がそれぞれ16個の駆動出力HVOになることから立ち上がりを遅くでき、したがって、ノイズによる誤動作を低減させることができる。
たとえば、プルアップ用のPMOSトランジスタ20_1〜20_4は、PMOSトランジスタに限られず高耐圧の能動型スイッチング素子であれば良いので、バイポーラ型トランジスタやIGBTでも構わない。
一般に、制御系統数を少なくすればするほど、レベルシフト回路やプルアップ用のPMOSトランジスタの数を低減させることができるので、チップサイズの低減という上述した効果の点で望ましい。
しかし、制御系統数を少なくした場合、例えば、上述の本実施形態で説明した4系統を2系統にした場合、2個のプルアップ用PMOSトランジスタが各クロック信号CK毎にそれぞれオン・オフ状態を繰り返すため、各出力駆動部10の出力端子200に接続された各走査駆動線は、同時刻で見ると、走査中(駆動出力HVOがLレベル)の走査駆動線とハイインピーダンス(HZ)状態の走査駆動線とが近接し、カップリング等の影響を受けやすくなるという問題がある。
また、出力駆動部10の数に対して系統数を少なくすると、1つのプルアップ用PMOSトランジスタが駆動すべき電流が大きくなり、PMOSトランジスタの素子の大型化が懸念される。制御系統数を2個とした場合は、各プルアップ用PMOSトランジスタが32個の出力駆動部10を駆動するため、各トランジスタに対する負担が大きくなる。
以上の観点から、制御回路の系統数は4個が望ましい。
10…出力駆動部
11…シフトレジスタ
12…ゲート回路
13…バッファ回路
14…ダイオード
15…NMOSトランジスタ
16,17…ダイオード
20_1〜20_4…PMOSトランジスタ
21_1〜21_4…レベルシフト回路
22_1〜22_4…インバータ
23_1〜23_4…プルアップ抵抗
30…バッファ
31…NMOSトランジスタ
1a…駆動回路
10a…出力駆動部
11…シフトレジスタ
12a,12b…ゲート回路
13…バッファ回路
15…NMOSトランジスタ
16,17…ダイオード
18…レベルシフト回路
181…インバータ
182,183…NMOSトランジスタ
184,185…PMOSトランジスタ
19…PMOSトランジスタ。
Claims (4)
- 第1の駆動電圧が供給される第1の駆動電圧供給ラインと、
第2の駆動電圧が供給される第2の駆動電圧供給ラインと、
第1の電圧入力端子と、上記第2の駆動電圧供給ラインに接続された第2の電圧入力端子と、駆動電圧出力端子と、上記第1の電圧入力端子と上記駆動電圧出力端子との間に接続されたダイオード素子と、上記第2の電圧入力端子と上記駆動電圧出力端子との間に接続されたスイッチング素子と、駆動制御信号を入力するラッチ回路と、上記ラッチ回路に保持されている上記駆動制御信号に応じて上記スイッチング素子の導通状態を制御するドライバとをそれぞれ有し、上記ラッチ回路が直列に接続されてシフトレジスタが構成され、上記ラッチ回路の接続順序に従って配置されている複数の駆動電圧出力回路と、
上記第1の駆動電圧供給ラインとn(nは1以上の整数)個おきの上記駆動電圧出力回路の上記第1の電圧入力端子との間に接続されたn+1個の共用スイッチング素子と、
上記共用スイッチング素子に共通に接続された上記駆動電圧出力回路の上記ラッチ回路に保持されている上記駆動制御信号に応じて当該共用スイッチング素子の導通状態を制御するn+1個の駆動回路と、
を有する駆動電圧供給回路。 - 上記共用スイッチング素子に共通に接続された上記駆動電圧出力回路の上記ラッチ回路に保持されている上記駆動制御信号が全て同じである場合に当該共用スイッチング素子が導通状態とされ、それ以外の場合に上記共用スイッチング素子が非導通状態とされる請求項1に記載の駆動電圧供給回路。
- 上記第1の駆動電圧が高電圧駆動電圧であり、上記第2の駆動電圧が接地電圧であり、上記ダイオード素子のアノードが上記第1の電圧入力端子に接続され、上記ダイオード素子のカソードが上記駆動電圧出力端子に接続されている請求項1又は2に記載の駆動電圧供給回路。
- 上記nが3である請求項1、2又は3に記載の駆動電圧供給回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2003362063A JP3963884B2 (ja) | 2003-10-22 | 2003-10-22 | 駆動電圧供給回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2003362063A JP3963884B2 (ja) | 2003-10-22 | 2003-10-22 | 駆動電圧供給回路 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2005129121A JP2005129121A (ja) | 2005-05-19 |
JP3963884B2 true JP3963884B2 (ja) | 2007-08-22 |
Family
ID=34641830
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2003362063A Expired - Fee Related JP3963884B2 (ja) | 2003-10-22 | 2003-10-22 | 駆動電圧供給回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP3963884B2 (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US8514214B2 (en) | 2008-12-22 | 2013-08-20 | Panasonic Corporation | Drive device and display device |
Families Citing this family (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN101079231B (zh) | 2006-05-25 | 2011-04-27 | 松下电器产业株式会社 | 驱动电压供给电路 |
JP2008003567A (ja) * | 2006-05-25 | 2008-01-10 | Matsushita Electric Ind Co Ltd | 駆動電圧供給回路 |
JP5128805B2 (ja) | 2006-11-20 | 2013-01-23 | 富士電機株式会社 | 表示駆動装置 |
-
2003
- 2003-10-22 JP JP2003362063A patent/JP3963884B2/ja not_active Expired - Fee Related
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US8514214B2 (en) | 2008-12-22 | 2013-08-20 | Panasonic Corporation | Drive device and display device |
Also Published As
Publication number | Publication date |
---|---|
JP2005129121A (ja) | 2005-05-19 |
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TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
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R150 | Certificate of patent or registration of utility model |
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FPAY | Renewal fee payment (event date is renewal date of database) |
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