KR102199930B1 - 게이트 드라이버와 그의 제어 방법 - Google Patents

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Abstract

본 발명은 게이트 드라이버 및 그의 제어 방법을 개시하며, 파워 다운 모드에 대응하는 파워 다운 제어 신호를 수신하고, 게이트 신호 처리부의 동작을 파워 다운 모드에 진입하여 활성화되는 파워 다운 제어 신호를 이용하여 제어하며, 파워 다운 제어 신호에 대응하여 디스플레이 패널을 위한 게이트 하이 전압 또는 게이트 로우 전압을 제공하도록 구성된다.

Description

게이트 드라이버와 그의 제어 방법{GATE DRIVER IC AND CONTROL METHOD THEREOF}
본 발명은 평판 디스플레이 장치에 관한 것으로서, 보다 상세하게는 파워 다운에 대응하여 디스플레이 패널에 게이트 구동 신호를 제공하는 것을 개선한 게이트 드라이버와 그의 제어 방법에 관한 것이다.
최근 평판 디스플레이 장치가 많이 보급되고 있으며, 평판 디스플레이 장치는 액정 표시 장치, 발광 다이오드 표시 장치, 유기 발광 다이오드 표시 장치 등 다양하게 구현되고 있다.
대표적으로, 액정 표시 장치는 액정 패널과 액정 패널을 구동하는 구동 회로를 포함하며, 액정 패널에는 게이트 라인과 소스 라인이 교차하도록 구성되며, 게이트 라인과 소스 라인이 교차되는 위치에 화소가 정의된다. 화소는 게이트 라인을 통하여 전달되는 게이트 펄스에 의하여 박막 트랜지스터가 스위칭되고 소스 라인과 박막 트랜지스터를 통하여 전달되는 소스 신호에 의하여 화상을 표현하도록 구성된다.
구동 회로는 소스 라인에 소스 구동 신호를 제공하기 위한 소스 드라이버, 게이트 라인에 게이트 구동 신호를 제공하기 위한 게이트 드라이버 및 소스 드라이버와 게이트 드라이버의 동작을 제어하기 위한 타이밍 컨트롤러를 포함한다. 또한, 구동 회로는 소스 드라이버, 게이트 드라이버 및 타이밍 컨트롤러에 전압을 제공하는 전압 공급 회로를 포함한다. 소스 드라이버와 게이트 드라이버는 집적 회로(IC)로 구현될 수 있다.
일반적으로 액정 표시 장치는 시스템의 전원이 오프되는 파워 다운 모드의 경우 화상의 품질이 손상되는 것을 방지하기 위하여 화면 전체를 일시적으로 블랙 또는 화이트로 표시하는 기능을 갖는다.
상기한 파워 다운 모드의 경우, 타이밍 컨트롤러 뿐만 아니라 게이트 드라이버도 파워 오프될 수 있다.
파워 다운 모드에 대응하여 타이밍 컨트롤러는 제어 신호를 게이트 드라이버로 제공하며, 게이트 드라이버는 전체 채널의 게이트 구동 신호들을 동일한 타이밍에 천이한다. 즉, 게이트 드라이버는 게이트 구동 신호들 전체를 하이 또는 로우로 출력한다.
상기와 같이 파워 다운 모드에 대응하여 게이트 드라이버가 동작되는 경우, 게이트 드라이버는 디스플레이 패널의 구동을 위하여 굉장히 큰 충전 전류를 동시에 공급해야 한다. 즉, 게이트 드라이버에 대하여 디스플레이 패널이 과부하로 작용한다. 상기와 같이 게이트 드라이버가 파워 다운 모드에 대응하여 과다한 전류를 동시에 공급하는 경우, 게이트 드라이버가 심하게 발열하거나 또는 배선이나 소자와 같은 게이트 드라이버의 내부 부품이 손상될 수 있다.
본 발명의 목적은 파워 다운 모드에 대응하여 게이트 드라이버가 디스플레이 패널을 구동하는 경우, 게이트 드라이버가 발열되거나 또는 게이트 드라이버 내부의 배선 또는 소자가 손상되는 것을 방지함에 있다.
본 발명의 다른 목적은 파워 다운 모드에 대응하여 게이트 드라이버가 디스플레이 패널을 구동하는 경우, 게이트 드라이버에서 디스플레이 패널로 전류를 제공하는 타이밍을 분산시켜서 게이트 드라이버의 손상을 방지함에 있다.
또한, 본 발명의 또다른 목적은 파워 다운 모드의 진행에 의하여 외부 클럭 신호의 공급이 중지되어도 화상의 품질 손상을 방지하면서 게이트 드라이버에서 디스플레이 패널로 전류를 제공하는 타이밍을 분산시켜서 게이트 드라이버의 손상을 방지함에 있다.
상기 목적을 달성하기 위한 본 발명에 따른 게이트 드라이버는, 게이트 클럭 신호를 수신하고 상기 게이트 클럭 신호에 동기한 복수 개의 게이트 신호를 출력하는 게이트 신호 처리부; 파워 다운 모드의 제어를 위한 제어 신호를 수신하고, 상기 제어 신호에 대응하여 활성화 시점의 시간 차를 갖는 복수 개의 구동 제어 신호를 생성하는 제어부; 및 상기 복수 개의 게이트 신호에 대응한 복수 개의 게이트 구동 신호를 디스플레이 패널에 출력하는 복수 개의 출력회로들;을 포함하며, 상기 각 출력 회로들은 상기 구동 제어 신호의 활성화 시점에 대응하여 상기 게이트 구동 신호를 상기 파워 다운 모드에 대응하는 레벨을 갖도록 출력함을 특징으로 한다.
본 발명에 따른 게이트 드라이버의 제어 방법은, 파워 다운 모드의 제어를 위한 제어 신호를 지연하여서 활성화 시점의 시간 차를 갖는 복수 개의 구동 제어 신호를 생성하는 단계; 및 상기 복수 개의 구동 제어 신호를 이용하여, 파워 다운 모드에 대응하여 개별 또는 그룹 별로 활성화 시점의 차이를 갖도록 디스플레이 패널로 제공되는 상기 복수 개의 게이트 구동 신호의 출력을 제어하는 단계;를 포함함을 특징으로 한다.
또한, 본 발명에 따른 게이트 드라이버의 제어 방법은, 파워 다운 모드의 제어를 위한 제어 신호에 동기하여 클럭 신호를 제공하는 단계; 상기 클럭 신호에 동기하여 지연된 활성화 시점의 시간 차를 갖는 복수 개의 구동 제어 신호를 생성하는 단계; 및 상기 복수 개의 구동 제어 신호를 이용하여, 파워 다운 모드에 대응하여 개별 또는 그룹 별로 활성화 시점의 차이를 갖도록 디스플레이 패널로 제공되는 상기 복수 개의 구동 제어 신호의 출력을 제어하는 단계;를 포함함을 특징으로 한다.
본 발명에 의하면 파워 다운 모드에 대응하여, 디스플레이 패널을 구동하는 게이트 드라이버가 발열되거나 또는 게이트 드라이버 내부의 배선 또는 소자가 손상되는 것을 방지할 수 있다.
또한, 본 발명에 의하면, 파워 다운 모드에 대응하여, 게이트 드라이버에서 디스플레이 패널로 전류를 제공하는 타이밍을 분산시켜서 게이트 드라이버의 손상을 방지할 수 있다.
또한, 본 발명에 의하면, 외부 클럭 신호의 공급이 중지되어도 내부에서 발진된 내부 클럭 신호를 이용하여 파워 다운 모드를 수행할 수 있고, 화상의 품질 손상을 방지하면서 게이트 드라이버에서 디스플레이 패널로 전류를 제공하는 타이밍을 분산시켜서 게이트 드라이버의 손상을 방지할 수 있다.
도 1은 본 발명의 실시예에 따른 게이트 드라이버를 예시하며, 파워 다운 모드에 대응한 동작을 설명하기 위한 블록도.
도 2는 본 발명의 실시예에 따른 게이트 드라이버를 나타내는 블록도.
도 3은 본 발명에 따른 도 2의 실시예를 설명하기 위한 파형도.
도 4는 본 발명의 실시예에 따른 게이트 드라이버를 나타내는 블록도.
도 5 및 도 6은 본 발명에 따른 도 3의 실시예를 설명하기 위한 파형도.
도 7은 본 발명의 실시예에 따른 게이트 드라이버를 나타내는 블록도.
도 8 및 도 9는 본 발명에 따른 도 7의 실시예를 설명하기 위한 파형도.
본 발명과 본 발명의 동작상의 이점 및 본 발명의 실시에 의하여 달성되는 목적을 충분히 이해하기 위해서는 본 발명의 예시적인 실시 예를 설명하는 첨부 도면 및 첨부 도면에 기재된 내용을 참조하여야만 한다.
이하 첨부한 도면을 참조하여 본 발명의 바람직한 실시 예를 설명함으로써, 본 발명을 상세히 설명한다. 각 도면에 제시된 동일한 참조부호는 동일한 부재를 나타낸다.
도 1을 참조하면, 타이밍 컨트롤러(10), 게이트 드라이버(12) 및 디스플레이 패널(14)이 구성된다.
본 발명에 따른 게이트 드라이버(12)는 타이밍 컨트롤러(10)로부터 게이트 클럭 신호(GCLK)와 제어 신호(ALL)를 제공받고 디스플레이 패널(14)에 게이트 구동 신호들(VOUT1~VOUT5)을 제공한다.
타이밍 컨트롤러(10)는 게이트 드라이버(12)의 동작을 제어하기 위한 제어 신호와 게이트 클럭 신호(GCLK)를 제공한다.
상기 제어 신호는 게이트 드라이버(12)의 동작을 인에이블하기 위한 게이트 인에이블 신호나 파워 다운 모드를 위한 제어 신호 등을 포함할 수 있다. 본 발명에 따른 실시예의 설명을 위하여, 타이밍 컨트롤러(10)는 대표적으로 파워 다운 모드를 위한 제어 신호(ALL)를 게이트 드라이버(12)에 제공하는 것으로 예시한다. 이하 파워 다운 모드를 위한 제어 신호(ALL)는 파워 다운 제어 신호로 칭한다.
게이트 클럭 신호(GCLK)는 게이트 드라이버(12)가 게이트 구동 신호를 생성하고 디스플레이 패널(14)에 게이트 구동 신호를 제공하는 동작을 수행하는데 필요한 기본 클럭 신호이다.
하나의 디스플레이 패널(14)의 화상 표현을 위해서는 복수 개의 게이트 드라이버(12)가 필요하며, 게이트 드라이버(12)가 구성되는 수는 디스플레이 패널(14)의 크기와 해상도에 의하여 결정될 수 있다. 게이트 드라이버(12)는 디스플레이 패널(14)의 자신이 담당한 영역의 게이트 라인들에 제공할 복수 개의 게이트 구동 신호(VOUT1~VOUT5)를 제공하도록 구성된다.
게이트 드라이버(12)가 복수 개로 구성되는 경우, 복수 개의 게이트 드라이버(12)는 인에이블 신호를 시프트(Shift)하도록 구성되는 것이 일반적이다. 그리고, 복수 개의 게이트 드라이버는 순차적으로 구동되도록 구성된다. 즉, 첫째 게이트 드라이버(12)는 게이트 인에이블 신호를 수신하고, 이어서 연속되는 게이트 드라이버(12)는 전단에서 출력되는 캐리 아웃(Carry Out) 신호를 수신한다. 여기에서, 캐리 아웃 신호는 게이트 인에이블 신호와 동일한 역할을 한다.
또한, 파워 다운 제어 신호(ALL)는 복수 개의 게이트 드라이버(12)에 독립적으로 제공된다. 즉, 파워 다운 제어 신호(ALL)는 각 게이트 드라이버(12)에 병렬로 연결된 전송 라인을 통하여 제공될 수 있다. 그러므로, 각 게이트 드라이버(12)는 순차적으로 파워 다운 모드에 진입하는 것이 아나라 독립적으로 파워 다운 모드로 진입한다.
본 발명의 실시예는 하나의 게이트 드라이버(12)가 구성된 것을 예시하며, 복수 개의 게이트 드라이버(12)가 구성된 경우도 동일하게 적용되어 설명될 수 있으므로 복수 개의 게이트 드라이버(12)가 구성된 실시예의 설명은 생략한다.
디스플레이 패널(14)은 액정 디스플레이 패널, 발광 다이오드 디스플레이 패널, 유기 발광 다이오드 디스플레이 패널 등 다양한 평판 디스플레이 패널이 구성될 수 있다.
또한, 디스플레이 시스템은 소스 드라이버(도시되지 않음)와 전원 공급부(도시되지 않음) 등의 소자를 포함할 수 있다. 소스 드라이버는 타이밍 컨트롤러(10)에서 제공되는 데이터에 대응한 소스 구동 신호를 디스플레이 패널(14)에 제공한다. 그리고, 전원 공급부는 타이밍 컨트롤러(10), 게이트 드라이버(12) 및 소스 드라이버의 동작에 필요한 전압들을 제공한다. 본 발명의 실시예는 게이트 드라이버(12)의 파워 다운 모드에 대응한 제어 방법을 개시한 것으로 상기한 소스 드라이버 및 전원 공급부의 구체적인 도시 및 설명은 생략한다.
파워 다운 모드에 진입하여 디스플레이 패널이 턴오프되면, 이전에 표시되었던 화상의 잔상이 유지되는 현상이 발생할 수 있다. 본 발명의 실시예에 따른 파워 다운 제어 신호는 파워 다운 모드에 대응한 화상의 품질을 향상시키기 위한 것이다. 즉, 본 발명의 실시예에 따른 파워 다운 모드에 진입하면 디스플레이 패널을 일시적으로 전체 화이트 또는 전체 블랙으로 표시한다. 그 결과 잔상이 제거될 수 있다.
파워 다운 모드를 위하여 소스 드라이버는 화면 전체를 일시적으로 블랙 또는 화이트로 표시하기 위하여 블랙 또는 화이트로 화면을 표현하기 위한 소스 구동 신호를 디스플레이 패널(14)에 제공한다. 이에 대응하여, 파워 다운 모드를 위하여 게이트 드라이버는 디스플레이 패널(14)의 전체 화소를 턴온하기 위한 게이트 구동 신호를 제공한다.
즉, 본 발명의 실시예에 따른 게이트 드라이버(12)는 파워 다운 제어 신호(ALL)를 수신하여 게이트 구동 신호들(VOUT1~VOUT5)을 올-하이(All High) 또는 올-로우(All-Low) 상태로 출력한다.
본 발명의 실시예에 따른 게이트 드라이버(12)는 올-하이 또는 올-로우 상태의 게이트 구동 신호들(VOUT1~VOUT5)을 동시에 출력하지 활성화 시점에 차이를 갖도록 출력될 수 있다. 구체적으로, 각 게이트 구동 신호들(VOUT1~VOUT5)이 활성화 시점의 차이를 갖도록 출력될 수 있으며, 일부가 동일한 활성화 시점을 갖도록 출력될 수 있다. 일부가 동일한 활성화 시점을 갖는 경우, 특정한 위치를 기준으로 배치된 위치에 따라서 지연된 활성화 시점을 갖도록 각 게이트 구동 신호들(VOUT1~VOUT5)이 출력될 수 있고, 동일한 활성화 시점을 갖는 게이트 구동 신호들이 존재할 수 있다. 각 게이트 구동 신호들(VOUT1~VOUT5)이 분산된 활성화 시점을 갖도록 하는 것은 제작자에 의하여 다양한 방법으로 구현될 수 있다. 그 결과, 게이트 드라이버(12)는 파워 다운 모드에 대응한 부하 전류가 분산되어서 발열 또는 소자 손상이 방지될 수 있다.
여기에서, 올-하이 상태의 게이트 구동 신호는 게이트 하이 전압을 의미하며, 올-로우 상태의 게이트 구동 신호는 게이트 로우 전압을 의미한다. 게이트 하이 전압은 디스플레이 패널의 화소를 턴온하기 위한 하이 레벨의 전압으로 표현될 수 있고, 게이트 로우 전압은 디스플레이 패널의 화소를 턴오프하기 위한 로우 레벨의 전압으로 표현될 수 있다. 여기에서, 화소는 디스플레이 패널의 구현 방법에 따라 달라 질 수 있다. 액정 디스플레이 패널의 경우 액정을 구동하기 위한 박막 트랜지스터가 해당될 수 있고, 발광 다이오드 디스플레이 패널의 경우 발광 다이오드가 해당될 수 있으며, 유기 발광 다이오드 디스플레이 패널의 경우 유기 발광 다이오드가 해당될 수 있다.
활성화 시점에 차이를 갖도록 게이트 구동 신호들(VOUT1~VOUT5)을 전체 또는 일부를 순차적으로 출력하기 위한 본 발명의 실시예에 따른 게이트 드라이버(12)는 아날로그 지연을 수행하거나 디지털 지연을 수행하도록 실시될 수 있다.
먼저, 아날로그 지연을 수행하는 게이트 드라이버(12)의 실시예는 도 2를 참조하여 설명할 수 있다.
도 2의 게이트 드라이버(12)의 실시예는 게이트 신호 처리부(20), 제어부(22) 및 다섯 개의 출력 회로(24)를 포함하는 것으로 실시된다.
게이트 신호 처리부(20)는 타이밍 컨트롤러(10)에서 제공되는 게이트 클럭 신호(GCLK)를 수신하고 게이트 신호들(G1~G5)을 출력하도록 구성된다. 여기에서, 게이트 신호들은 게이트 드라이버(12)에서 디스플레이 패널(14)에 제공할 게이트 구동 신호들(VOUT1~VOUT5)에 대응된다. 게이트 신호 처리부(20)는 시프트 레지스터들과 같이 게이트 클럭 신호(GCLK)에 동기하여 신호의 시프트 동작을 하는 부품을 포함한다. 게이트 신호들(G1~G5)은 게이트 클럭 신호(GCLK)에 동기되며 순차적으로 시프트된 활성화 시점을 갖도록 출력된다. 게이트 신호들(G1~G5)이 활성화 레벨을 유지하는 기간은 디스플레이 패널(14)의 동작 특성을 감안하여 결정될 수 있다.
제어부(22)는 파워 다운 제어 신호(ALL)를 수신하고, 파워 다운 제어 신호(ALL)에 대응하여 활성화 시점의 시간 차를 갖는 구동 제어 신호들(ALL1~ALL5)을 생성한다. 이를 위하여, 제어부(22)는 체인을 형성하는 네 개의 지연부(30)를 포함하도록 구성될 수 있다. 지연부(30)는 저항 성분과 캐패시터 성분에 의한 비동기식 아날로그 지연을 수행하는 부품들을 이용하여 구성될 수 있다. 네 개의 지연부(30)는 균일한 지연 시간을 갖도록 설계됨이 바람직하다.
보다 구체적으로, 제어부(22)는 파워 다운 제어 신호(ALL)가 첫째 지연부(30)로 입력되고 각 지연부(30)에서 출력되는 신호는 다음 단계의 지연부(30)로 전달된다. 그러므로, 제어부(22)는 파워 다운 제어 신호(ALL)를 바이패스한 구동 제어 신호(ALL1)와 네 개의 지연부(30)에서 순차적으로 제어된 구동 제어 신호(ALL2~ALL5)를 생성한다.
필요에 따라서, 제어부(22)는 다섯 개의 지연부(30)를 포함하도록 설계될 수 있다. 또한, 구동 제어 신호들(ALL1~ALL5)이 활성화 레벨을 유지하는 시간은 잔상이 제거될 수 있는 최소한의 시간 이상을 갖도록 설정됨이 바람직하다.
각 출력 회로(24)는 레벨 시프터(26)와 출력 버퍼(28)를 포함하며, 게이트 드라이버(12)의 출력 채널에 대응하는 수로 구성될 수 있다. 출력 회로들(24)은 게이트 신호들(G1~G5)와 구동 제어 신호들(ALL1~ALL5)를 각각 수신하고, 게이트 구동 신호들(VOUT1~VOUT5)을 각각 출력하도록 구성된다.
이하, 게이트 신호(G1)을 수신하는 출력 회로(24)의 구성에 대하여 설명한다.
레벨 시프터(26)는 비활성화 상태의 구동 제어 신호(ALL1)에 대응하여 게이트 신호(G1)의 레벨을 보상하고, 보상된 레벨을 갖는 게이트 신호(G1)를 출력 버퍼(28)로 제공한다. 여기에서, 레벨 시프트(26)는 입력에 대한 인버터 동작을 하도록 구성될 수 있다. 즉, 레벨 시프터(26)는 하이 레벨의 게이트 신호(G1)에 대응하여 로우 상태의 신호를 출력하고, 로우 레벨의 게이트 신호(G1)에 대응하여 하이 상태의 신호를 출력할 수 있다.
이와 달리, 레벨 시프터(26)는 활성화 상태의 구동 제어 신호(ALL1)에 대응하여 게이트 신호(G1)의 상태와 무관하게 고정된 레벨의 신호를 출력 버퍼(28)로 제공한다. 일례로, 레벨 시프터(26)는 활성화 상태의 구동 제어 신호(ALL1)에 대응하여 로우 레벨로 고정된 신호를 출력할 수 있다.
한편, 출력 버퍼(28)는 PMOS 트랜지스터와 NMOS 트랜지스터를 포함하고, PMOS 트랜지스터와 NMOS 트랜지스터의 드레인이 공통으로 연결되는 구성을 갖는다. 즉, 출력 버퍼(28)는 CMOS 트랜지스터로 구성되는 버퍼로 구성될 수 있다. 그리고, 출력 버퍼(28)에서, PMOS 트랜지스터에 게이트 하이 전압(VGH)이 인가되며, NMOS 트랜지스터에 게이트 로우 전압(VGL)이 인가된다. 또한, 출력 버퍼(28)의 PMOS 트랜지스터와 NMOS 트랜지스터의 드레인이 공통 연결된 노드는 게이트 구동 신호(VOUT1)를 출력하는 출력단을 형성한다.
상기한 구조에 의하여, 출력 버퍼(28)는 레벨 시프터(26)에서 로우 레벨의 신호가 출력되면 게이트 하이 전압(VGH)을 출력하고 레벨 시프터(26)에서 하이 레벨의 신호가 출력되면 게이트 로우 전압(VGL)을 출력한다.
즉, 구동 제어 신호(ALL1)가 비활성화 상태인 경우, 레벨 시프터(26)는 게이트 신호(G1)에 대응하여 레벨이 천이되는 펄스 신호를 출력한다. 그러면, 출력 버퍼(28)는 레벨 시프터(26)에서 출력되는 신호에 대응하여 게이트 하이 전압(VGH)과 게이트 로우 전압(VGL) 간을 천이하는 게이트 구동 신호(VOUT1)를 출력한다.
이와 달리, 구동 제어 신호(ALL1)가 활성화 상태인 경우, 레벨 시프터(26)는 게이트 신호(G1)와 무관하게 일례로 로우 레벨의 고정된 신호를 출력한다. 그러면, 출력 버퍼(28)는 게이트 하이 전압(VGH)를 출력한다. 상기한 출력 버퍼(28)의 게이트 하이 전압(VGH)은 구동 제어 신호(ALL1)가 활성화 상태를 유지하는 시간에 대응하여 유지될 수 있다.
즉, 파워 다운 모드에 진입하는 것에 동기되어서, 출력 회로(24)는 디스플레이 패널(14)에 현재 표시되는 화상을 소거하기 위한 올 화이트 또는 올 블랙을 표현하기 위한 게이트 구동 신호(VOUT1)를 출력한다. 상기한 화상의 소거는 구동 제어 신호(ALL1)가 활성화되는 구간 동안 수행되며, 구동 제어 신호(ALL1)가 활성화되는 구간은 파워의 턴오프가 수행되는 수 클럭 구간 동안 지속될 수 있다.
한편, 게이트 신호들(G2~G5)과 구동 제어 신호들(ALL2~ALL5)을 각각 수신하는 출력 회로(24)도 상기한 게이트 신호(G1) 및 구동 제어 신호(ALL1)을 수신하는 경우와 동일하게 동작한다. 다만, 출력되는 게이트 구동 신호들(VOUT1~VOUT5)은 제어부(22)에서 제공되는 구동 제어 신호(ALL1~ALL5)의 지연에 대응하는 시간만큼 활성화 시점의 시간 차를 갖도록 출력된다.
즉, 도 2의 게이트 드라이버(12)의 실시예의 동작은 도 3을 참조하여 설명될 수 있다.
디스플레이 패널(14)에 화상을 표시하는 정상 상태인 경우, 파워 다운 제어 신호(ALL)는 로우 상태를 유지한다. 그러므로, 제어부(22)는 구동 제어 신호(ALL1~ALL5)를 로우 상태 즉 비활성화 상태로 출력한다.
상기한 정상 상태에 대응하여, 게이트 신호 처리부(20)는 디스플레이 패널(14)에 순차적으로 게이트 구동 신호들(VOUT1~OUT5)을 출력한다.
이와 달리, 파워 다운 모드가 개시됨에 따른 파워 다운 제어 신호(ALL)가 활성화되면, 구동 제어 신호들(ALL1~ALL5)이 순차적으로 활성화된다. 이때 구동 제어 신호들(ALL1~ALL5) 간의 활성화 시점의 시간 차는 각 지연부(30)의 단위 지연 시간에 의하여 결정될 수 있다.
보다 구체적으로, 구동 제어 신호(ALL1)는 제어부(22)에서 파워 다운 제어 신호(ALL)의 지연 없이 게이트 구동 신호(VOUT1)의 출력을 제어하기 위하여 제공되며, 구동 제어 신호들(ALL2~ALL5)은 제어부(22)에서 단위 지연 시간만큼 순차적으로 지연되어서 출력된다.
그 결과, 구동 제어 신호(ALL1)에 동기하여 게이트 구동 신호(VOUT1)가 하이 레벨로 천이되어 출력되고, 구동 제어 신호들(ALL2~ALL5)도 순차적으로 지연되어서 하이 레벨로 출력된다.
상술한 바와 같이 본 발명의 실시예에 따른 도 2 및 도 3은 파워 다운 모드에 대응하여 분산된 활성화 시점에 게이트 구동 신호(VOUT1~VOUT5)를 디스플레이 패널(14)에 제공한다.
그러므로, 게이트 드라이버(12)가 파워 다운 모드에 대응하여 과다한 전류를 디스플레이 패널(14)에 동시에 공급하는 것이 방지될 수 있다. 이와 같이 파워 다운 모드에 대응하여 과전류가 동시에 흐르는 것이 방지될 수 있으므로, 게이트 드라이버(12)의 발열 또는 부품 손상이 방지될 수 있다.
본 발명에 따른 도 2 및 도 3의 실시예는 게이트 구동 신호들(VOUT1~VOUT5)이 올-하이 상태로 출력되는 것을 예시하였으나, 본 발명은 이에 국한되지 않고 올-로우 상태로 출력되는 것으로 실시될 수 있다.
한편, 본 발명의 실시예에 따른 게이트 드라이버(12)는 도 4와 같이 구현될 수 있다. 본 발명의 실시예에 따른 제어부(22)에서 제공되는 구동 제어 신호들(ALL1~ALL5)의 지연을 외부 클럭 신호를 이용하여 수행하도록 구성될 수 있다. 외부 클럭 신호는 제작자에 의하여 다양하게 선택될 수 있다. 도 4의 실시예는 외부 클럭 신호로서 게이트 클럭 신호(GCLK)가 이용된 것을 예시한다.
도 4의 실시예의 구성에서 게이트 신호 처리부(20)와 출력 회로들(24)의 구성은 도 2의 실시예와 동일하다. 그러므로, 동일 부품에 대한 구성 및 동작 설명은 중복되므로 생략한다.
도 4의 제어부(22)는 클럭 제공부(40)와 지연 회로를 포함한다.
클럭 제공부(40)는 파워 다운 제어 신호(ALL)를 수신하고, 파워 다운 제어 신호(ALL)의 활성화에 동기하여 내부 클럭 신호(ICLK)를 생성한다. 보다 구체적으로, 클럭 제공부(40)는 파워 다운 제어 신호(ALL)의 활성화 및 비활성화 상태에 대응하여 턴온 또는 턴오프하는 스위치로 구성될 수 있으며, 내부 클럭 신호(ICLK)는 스위치에 의하여 전달되는 외부 클럭 신호가 이용될 수 있다.
그리고, 도 4에서 지연 회로는 체인을 형성하는 다섯 개의 지연부(42)를 포함하도록 구성될 수 있다. 지연부(42)는 래치나 시프트 레지스터와 같은 지연 소자를 이용하여 구성될 수 있다. 각 지연부(42)의 클럭단(CLK)에는 클럭 제공부(40)에서 제공되는 내부 클럭 신호(ICLK)가 인가된다. 그리고, 첫째 지연부(42)의 입력단은 하이 레벨의 전압이 인가되며, 이어지는 지연부(42)의 입력단은 이전 지연부(42)의 출력이 입력되도록 구성된다.
상술한 바와 같이 지연 회로가 구성됨에 의하여, 클럭 제공부(40)에서 클럭 신호가 제공되면, 첫째 지연부(42)부터 내부 클럭 신호(ICLK)에 동기되어서 구동 제어 신호들(ALL1~ALL5)이 순차적으로 출력된다.
도 4의 지연 회로에 포함되는 지연부(42)는 예시적으로 홀수 번째에서 클럭단(CLK)에 인가되는 내부 클럭 신호(ICLK)의 라이징 에지에 동기하여 출력이 인에이블되고 짝수 번째에서 클럭단(CLK)에 인가되는 내부 클럭 신호(ICLK)의 폴링 에지에 동기하여 출력이 인에이블되도록 구성된 것을 예시한다.
이와 달리 지연 회로에 포함되는 지연부(42)는 홀수 번째에서 클럭단(CLK)에 인가되는 내부 클럭 신호(ICLK)의 폴링 에지에 동기하여 출력이 인에이블되고 짝수 번째에서 클럭단(CLK)에 인가되는 내부 클럭 신호(ICLK)의 라이징 에지에 동기하여 출력이 인에이블되도록 구성될 수 있다.
또한, 도 4의 지연 회로에 포함되는 지연부(42)는 클럭단(CLK)에 인가되는 내부 클럭 신호(ICLK)의 라이징 에지에 모두 동기하여 출력이 인에이블되도록 구성되거나, 클럭단(CLK)에 인가되는 내부 클럭 신호(ICLK)의 폴링 에지에 모두 동기하여 출력이 인에이블되도록 구성될 수 있다.
즉, 도 4의 실시예에서 제어부(22)는 게이트 클럭 신호(GCLK)의 반주기 단위로 시프트되는 구동 제어 신호들(ALL1~ALL5)를 제공하도록 구성된 것을 예시한다.
그 결과, 도 5를 참조하면, 파워 다운 모드가 개시됨에 따른 파워 다운 제어 신호(ALL)가 활성화되면, 구동 제어 신호들(ALL1~ALL5)이 게이트 클럭 신호(GCLK)의 반주기 단위로 순차적으로 활성화된다.
그 결과, 구동 제어 신호(ALL1)에 동기하여 게이트 구동 신호(VOUT1)가 하이 레벨로 천이되어 출력되고, 구동 제어 신호들(ALL2~ALL5)도 순차적으로 지연되어서 하이 레벨로 출력된다.
상술한 바와 같이 본 발명의 실시예에 따른 도 4 및 도 5는 파워 다운 모드에 대응하여 분산된 활성화 시점에 게이트 구동 신호(VOUT1~VOUT5)를 디스플레이 패널(14)에 제공한다.
도 2 및 도 4의 실시예는 제어부(22)가 디스플레이 패널(14)에 게이트 라인이 배치된 순서에 따라 일방향으로 순차적으로 지연된 활성화 시점을 갖도록 복수 개의 구동 제어 신호(ALL1~ALL5)를 복수 개의 출력 회로들(24)에 출력하도록 구성된 것을 예시한다.
이에 제한되지 않고, 본 발명은 다양한 순서로 순차적으로 지연된 활성화 시점을 갖도록 복수 개의 구동 제어 신호(ALL1~ALL5)를 복수 개의 출력 회로들(24)에 출력하도록 구성될 수 있다.
일례로, 도 6과 같이, 제어부(22)는 구동 제어 신호(ALL3)를 기준으로 인접한 순서에 따라서 순차적으로 지연된 활성화 시점을 갖도록 구동 제어 신호들(ALL1, ALL2, ALL4, ALL5)을 출력 회로(24)에 제공할 수 있다. 그에 따라서 출력 회로(24)는 게이트 구동 신호(VOUT3)를 기준으로 인접한 순서에 따라서 순차적으로 지연된 활성화 시점을 갖도록 게이트 구동 신호들(VOUT1, VOUT2, VOUT4, VOUT5)을 출력 회로(24)에 제공할 수 있다
또한, 도 6의 변형 예로, 제어부(22)는 복수 개의 출력 회로들(24)을 복수 개의 그룹으로 구분하고, 그룹 단위로 동일한 지연 패턴을 갖도록 복수 개의 구동 제어 신호(ALL1~ALL5)를 복수 개의 출력 회로들(24)에 출력하도록 구성될 수 있다.
한편, 파워 다운 모드의 진행에 의하여 게이트 클럭 신호와 같은 외부 클럭 신호의 공급이 중지되어도 화상의 품질 손상을 방지하면서 게이트 드라이버에서 디스플레이 패널로 전류를 제공하는 타이밍을 분산시켜서 게이트 드라이버의 손상을 방지할 필요성이 있다.
이를 위하여, 본 발명의 실시예에 따른 게이트 드라이버(12)는 도 7과 같이 실시될 수 있다. 도 7의 게이트 드라이버(12)의 실시예는 제어부(22)에서 제공되는 구동 제어 신호들(ALL1~ALL5)의 지연을 내부에서 발진된 내부 클럭 신호(ICLK)를 이용하여 수행하는 것을 개시한다.
도 7의 실시예의 구성에서 게이트 신호 처리부(20)와 출력 회로들(24)의 구성은 도 2 및 도 4의 실시예와 동일하다. 그러므로, 동일 부품에 대한 구성 및 동작 설명은 중복되므로 생략한다.
도 7의 제어부(22)는 클럭 제공부(50)와 지연 회로를 포함한다.
클럭 제공부(50)는 파워 다운 제어 신호(ALL)를 수신하고, 파워 다운 제어 신호(ALL)의 활성화에 동기하여 내부 클럭 신호(ICLK)를 생성한다. 보다 구체적으로, 클럭 제공부(40)는 오실레이터를 포함할 수 있으며 파워 다운 제어 신호(ALL)의 활성화에 대응하여 오실레이터의 내부 발진에 의하여 내부 클럭 신호(ICLK)를 생성하여 제공할 수 있다.
그리고, 도 7에서 지연 회로는 체인을 형성하는 다섯 개의 지연부(52)를 포함하도록 구성될 수 있다. 지연부(52)들의 구성은 도 4의 지연부들(42)과 동일하므로 이에 대한 중복 설명은 생략한다.
상술한 바와 같이 지연 회로가 구성됨에 의하여, 클럭 제공부(50)에서 내부 클럭 신호(ICLK)가 제공되면, 첫째 지연부(52)부터 내부 클럭 신호(ICLK)에 동기되어서 구동 제어 신호들(ALL1~ALL5)을 순차적으로 출력한다.
도 7의 제어부(22)는 파워 다운 모드에 대응하여 정상적으로 게이트 클럭 신호가 제공되지 않아도 내부에서 발진된 내부 클럭 신호(ICLK)를 이용하여 구동 제어 신호들(ALL1~ALL5)을 순차적으로 출력할 수 있다.
보다 구체적으로, 게이트 클럭 신호와 같은 외부 클럭 신호의 제공 상태와 무관하게, 제어부(22)의 클럭 제공부(50)는 파워 다운 모드의 제어를 위한 활성화된 파워 다운 제어 신호(ALL)을 수신하면 그에 대응하여 발진을 시작하며, 클럭 제공부(50)는 내부 발진에 의한 내부 클럭 신호(ICLK)를 출력한다.
상기한 클럭 제공부(20)의 내부 클럭 신호(ICLK)는 각 지연부(52)로 제공되며, 각 지연부(52)는 도 4에 설명된 바와 같이 첫째 지연부(52)부터 내부 클럭 신호(ICLK)에 동기되어서 구동 제어 신호들(ALL1~ALL5)을 순차적으로 출력한다.
그 결과, 도 7의 실시예는 도 8과 같이 구동 제어 신호들(ALL1~ALL5)에 동기하여 게이트 구동 신호들(ALL2~ALL5)이 순차적으로 지연되어서 하이 레벨로 출력된다.
도 7의 실시예의 경우도, 지연부들(52)의 출력 동기 시점은 다양하게 설정될 수 있다. 참고로, 도 8의 경우, 지연 회로에 포함되는 지연부(52)는 홀수 번째에서 클럭단(CLK)에 인가되는 내부 클럭 신호(ICLK)의 라이징 에지에 동기하여 출력이 인에이블되고 짝수 번째에서 클럭단(CLK)에 인가되는 내부 클럭 신호(ICLK)의 폴링 에지에 동기하여 출력이 인에이블되도록 구성된 것을 예시한다.
또한, 도 7의 실시예는 도 9와 같이 출력 회로들(24)을 복수 개의 그룹으로 구분하고, 그룹 단위로 동일한 지연 패턴을 갖도록 복수 개의 구동 제어 신호(ALL1~ALL5)를 복수 개의 출력 회로들(24)에 출력하도록 구성될 수 있다.
도 9는 게이트 구동 신호들(VOUT1~VOUT5)과 게이트 구동 신호들(VOUT6~VOUT10)을 출력하는 출력 회로들(24)이 두 개의 그룹으로 구분된 것을 예시하며, 그룹 단위로 동일한 지연 패턴을 갖도록 복수 개의 구동 제어 신호(ALL1~ALL5)가 적용된 것을 예시한다.
따라서, 본 발명은 도 7 내지 도 9의 실시예와 같이 파워 다운 모드에 진입하여서 동기화할 클럭 신호가 외부에서 제공되지 않는 환경에서도 파워 다운 모드에 대응하여 분산된 활성화 시점에 게이트 구동 신호(VOUT1~VOUT5)를 디스플레이 패널(14)에 제공할 수 있다.
그러므로, 게이트 드라이버(12)가 파워 다운 모드에 대응하여 과다한 전류를 디스플레이 패널(14)에 동시에 공급하는 것이 방지될 수 있다. 이와 같이 파워 다운 모드에 대응하여 과전류가 동시에 흐르는 것이 방지될 수 있으므로, 게이트 드라이버(12)의 발열 또는 부품 손상이 방지될 수 있다.
이상에서는 본 발명에 대한 기술사상을 첨부 도면과 함께 서술하였지만 이는 본 발명의 바람직한 실시 예를 예시적으로 설명한 것이지 본 발명을 한정하는 것은 아니다. 또한 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 이라면 누구나 본 발명의 기술적 사상의 범주를 이탈하지 않는 범위 내에서 다양한 변형 및 모방 가능함은 명백한 사실이다.
10 : 타이밍 컨트롤러 12 : 게이트 드라이버
14 : 디스플레이 패널 20 : 게이트 신호 처리부
22 : 제어부 24 : 출력 회로
26 : 레벨 시프터 28 : 출력 버퍼
30, 42, 52 : 지연부 40, 50 : 클럭 제공부

Claims (14)

  1. 게이트 클럭 신호를 수신하고 상기 게이트 클럭 신호에 동기한 복수 개의 게이트 신호를 출력하는 게이트 신호 처리부;
    파워 다운 모드의 제어를 위한 파워 다운 제어 신호를 수신하고, 상기 파워 다운 제어 신호의 활성화에 동기하여 내부 클럭 신호를 생성하고, 상기 내부 클럭 신호에 동기하여 활성화 시점의 시간 차를 갖는 복수 개의 구동 제어 신호를 생성하는 제어부; 및
    상기 복수 개의 게이트 신호에 대응한 복수 개의 게이트 구동 신호를 디스플레이 패널에 출력하는 복수 개의 출력회로들;을 포함하며,
    상기 각 출력 회로들은 상기 구동 제어 신호의 활성화 시점에 대응하여 상기 게이트 구동 신호를 상기 파워 다운 모드에 대응하는 레벨을 갖도록 출력함을 특징으로 하는 게이트 드라이버.
  2. 삭제
  3. 제1 항에 있어서, 상기 제어부는,
    외부 클럭 신호와 상기 파워 다운 제어 신호를 수신하고, 상기 파워 다운 제어 신호의 활성화에 동기하여 상기 내부 클럭 신호로서 상기 외부 클럭 신호의 전달을 스위칭하는 클럭 제공부;
    상기 클럭 제공부에서 전달되는 상기 외부 클럭 신호를 수신하며, 상기 외부 클럭 신호에 동기하여 활성화 시점의 시간 차를 갖는 상기 복수 개의 구동 제어 신호를 생성하고, 상기 복수 개의 구동 제어 신호를 상기 복수 개의 출력 회로들에 제공하는 지연 회로;를 포함하는 게이트 드라이버.
  4. 제3 항에 있어서, 상기 지연 회로는,
    체인을 형성하는 복수 개의 지연부를 포함하며,
    상기 복수 개의 지연부는 상기 외부 클럭 신호에 동기하여 상기 활성화 시점의 시간차를 갖는 상기 복수 개의 구동 제어 신호를 생성하는 게이트 드라이버.
  5. 제1 항에 있어서, 상기 제어부는,
    상기 파워 다운 제어 신호를 수신하고, 상기 파워 다운 제어 신호의 활성화에 동기하여 상기 내부 클럭 신호를 생성하는 클럭 제공부;
    상기 클럭 제공부에서 전달되는 상기 내부 클럭 신호를 수신하며, 상기 내부 클럭 신호에 동기하여 활성화 시점의 시간 차를 갖는 상기 복수 개의 구동 제어 신호를 생성하고, 상기 복수 개의 구동 제어 신호를 상기 복수 개의 출력 회로들에 제공하는 지연 회로;를 포함하는 게이트 드라이버.
  6. 제5 항에 있어서, 상기 지연 회로는,
    체인을 형성하는 복수 개수의 지연부를 포함하며,
    상기 복수 개의 지연부는 상기 내부 클럭 신호에 동기하여 활성화 시점의 시간차를 갖는 상기 복수 개의 구동 제어 신호를 생성하는 게이트 드라이버.
  7. 제1 항에 있어서,
    상기 복수 개의 출력 회로들은 상기 구동 제어 신호의 활성화에 대응하여 게이트 하이 전압 또는 게이트 로우 전압을 상기 게이트 구동 신호로서 출력하는 게이트 드라이버.
  8. 제1 항에 있어서,
    상기 제어부는 상기 디스플레이 패널에 게이트 라인이 배치된 순서에 따라 일방향으로 지연된 활성화 시점을 갖도록 상기 복수 개의 구동 제어 신호를 상기 복수 개의 출력 회로들에 출력하는 게이트 드라이버.
  9. 제1 항에 있어서,
    상기 제어부는 상기 디스플레이 패널에 배치된 하나 이상의 게이트 라인의 위치를 기준으로 인접한 순서에 따라 지연된 활성화 시점을 갖도록 상기 복수 개의 구동 제어 신호를 상기 복수 개의 출력 회로들에 출력하는 게이트 드라이버.
  10. 제1 항에 있어서,
    상기 제어부는 상기 복수 개의 출력 회로들을 복수 개의 그룹으로 구분하고, 상기 그룹 단위로 동일한 지연 패턴을 갖도록 상기 복수 개의 구동 제어 신호를 상기 복수 개의 출력 회로들에 출력하는 게이트 드라이버.
  11. 삭제
  12. 파워 다운 모드의 제어를 위한 파워 다운 제어 신호의 활성화에 동기하여 내부 클럭 신호를 생성하고 상기 내부 클럭 신호를 제공하는 단계;
    상기 내부 클럭 신호에 동기하여 지연된 활성화 시점의 시간 차를 갖는 복수 개의 구동 제어 신호를 생성하는 단계; 및
    상기 복수 개의 구동 제어 신호를 이용하여, 파워 다운 모드에 대응하여 개별 또는 그룹 별로 활성화 시점의 차이를 갖도록 디스플레이 패널로 제공되는 상기 복수 개의 구동 제어 신호의 출력을 제어하는 단계;를 포함함을 특징으로 하는 게이트 드라이버의 제어 방법.
  13. 제12 항에 있어서, 상기 내부 클럭 신호를 제공하는 단계는,
    상기 파워 다운 제어 신호를 이용하여 외부 클럭 신호를 스위칭하고 스위칭된 상기 외부 클럭 신호를 상기 내부 클럭 신호로서 제공하는 단계;를 포함하는 게이트 드라이버의 제어 방법.
  14. 삭제
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