KR102655655B1 - 레벨 시프트 회로 및 이를 포함하는 소스 드라이버 - Google Patents

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Abstract

본 발명은 레벨 시프트 회로를 포함하는 소스 드라이버를 개시한다. 상기 소스 드라이버는, 제1 로직 신호를 레벨 시프트하여 제2 로직 신호와 제3 로직 신호를 출력하는 레벨 시프트 회로; 및 상기 제2 로직 신호와 상기 제3 로직 신호에 따라 제1 소스 신호 또는 제2 소스 신호를 제1 패드 또는 제2 패드에 전달하는 멀티플렉서;를 포함할 수 있다. 상기 레벨 시프트 회로는, 상기 제1 로직 신호를 레벨 시프트하여 제1 입력 신호와 제2 입력 신호를 출력하는 제1 레벨 시프터; 상기 제1 로직 신호를 레벨 시프트하여 제3 입력 신호와 제4 입력 신호를 출력하는 제2 레벨 시프터; 및 상기 제2 입력 신호와 상기 제4 입력 신호에 응답하여 상기 제2 로직 신호를 출력하고, 상기 제1 입력 신호와 상기 제3 입력 신호에 응답하여 상기 제3 로직 신호를 출력하는 출력 회로;를 포함할 수 있다.

Description

레벨 시프트 회로 및 이를 포함하는 소스 드라이버{LEVEL SHIFT CIRCUIT AND SOURCE DRIVER INCLUDING THE SAME}
본 발명은 디스플레이 장치에 관한 것으로, 더 상세하게는 레벨 시프트 회로 및 이를 포함하는 소스 드라이버에 관한 것이다.
일반적으로 고해상도와 고속의 소스 드라이버를 위해 소스 출력단에 낮은 저항이 요구된다. 이를 위해 선행 기술은 소스 드라이버의 출력 회로에 고전압 범위에서 동작하는 고전압 소자로 구성된 멀티플렉서를 이용하고 있다.
고전압 소자로 구성된 멀티플렉서는 소스 드라이버의 칩 사이즈 관점에서 부담이 되고 있다. 이에 선행 기술은 칩 사이즈를 작게 만들기 위해 미들 전압 범위에서 동작하는 미들 전압 소자들로 구성된 멀티플렉서를 설계하여 소스 출력단을 낮은 저항으로 유지시키고 있다.
이러한 멀티플렉서는 소스 출력단의 저항을 낮추기 위해 고전압 범위에서 스윙하는 로직 신호를 필요로 한다. 선행기술은 고전압 범위에서 스윙하는 로직 신호를 멀티플렉서에 제공하기 위해 고전압 소자를 이용하여 레벨 시프트 회로를 구성하고 있다.
또한, 멀티플렉서에서 소스 출력단으로 출력되는 소스 신호 역시 고전압 범위에서 스윙되고 있다. 이에 선행기술은 고전압 범위에서 동작하는 고전압 소자를 이용하여 소스 신호의 스윙 범위를 고전압 범위로 클램프하는 입출력 클램핑 회로를 구성하고 있다.
따라서, 선행기술은 고전압 소자를 이용하여 회로를 구성하므로 칩 사이즈가 커지는 문제점이 있다.
본 발명이 해결하고자 하는 기술적 과제는 미들 전압 범위에서 동작하는 미들 전압 소자만을 이용하여 고전압 범위의 신호를 다룰 수 있는 레벨 시프트 회로 및 이를 포함하는 소스 드라이버를 제공하는데 있다.
일 실시예에 따른 소스 드라이버는, 제1 로직 신호를 레벨 시프트하여 제2 로직 신호와 제3 로직 신호를 출력하는 레벨 시프트 회로; 및 상기 제2 로직 신호와 상기 제3 로직 신호에 따라 제1 소스 신호 또는 제2 소스 신호를 제1 패드 또는 제2 패드에 전달하는 멀티플렉서;를 포함할 수 있다. 상기 레벨 시프트 회로는, 상기 제1 로직 신호를 레벨 시프트하여 제1 입력 신호와 제2 입력 신호를 출력하는 제1 레벨 시프터; 상기 제1 로직 신호를 레벨 시프트하여 제3 입력 신호와 제4 입력 신호를 출력하는 제2 레벨 시프터; 및 상기 제2 입력 신호와 상기 제4 입력 신호에 응답하여 상기 제2 로직 신호를 출력하고, 상기 제1 입력 신호와 상기 제3 입력 신호에 응답하여 상기 제3 로직 신호를 출력하는 출력 회로;를 포함할 수 있다.
일 실시예에 따른 레벨 시프트 회로는, 제1 로직 신호를 레벨 시프트하여 제1 입력 신호와 제2 입력 신호를 출력하는 제1 레벨 시프터; 상기 제1 로직 신호를 레벨 시프트하여 제3 입력 신호와 제4 입력 신호를 출력하는 제2 레벨 시프터; 및 상기 제2 입력 신호와 상기 제4 입력 신호에 응답하여 제2 로직 신호를 출력하고, 상기 제1 입력 신호와 상기 제3 입력 신호에 응답하여 제3 로직 신호를 출력하는 출력 회로;를 포함할 수 있다. 상기 출력 회로는 제1 전압 범위에서 동작하는 풀업 소자들과 제2 전압 범위에서 동작하는 풀다운 소자들을 이용하여 상기 제1 전압 범위와 상기 제2 전압 범위를 포함하는 제3 전압 범위를 가지는 상기 제2 로직 신호와 상기 제3 로직 신호를 출력할 수 있다.
실시예들에 따르면, 미들 전압 범위에서 동작하는 미들 전압 소자만을 이용하여 고전압 범위의 신호를 다룰 수 있는 회로를 구성하므로 칩 사이즈를 줄일 수 있다.
또한, 공정상에서 고전압 마스크 레이어를 생략할 수 있으므로 생산 단가를 줄여줄 수 있다.
도 1은 일 실시예에 따른 소스 드라이버의 블록도이다.
도 2는 일 실시예에 따른 레벨 시프트 회로를 포함하는 소스 드라이버를 나타낸다.
도 3은 일 실시예에 따른 레벨 시프트 회로의 출력 회로를 나타낸다.
도 4는 일 실시예에 따른 레벨 시프트 회로의 동작을 설명하기 위한 도면이다.
실시예들은 미들 전압 범위에서 동작하는 미들 전압 소자만을 이용하여 고전압 범위의 신호를 다룰 수 있는 레벨 시프트 회로 및 이를 포함하는 소스 드라이버를 제공하고자 한다.
실시예들에서, 미들 전압 범위는 포지티브 증폭기에서 출력되는 제1 소스 신호의 스윙 범위로 정의될 수 있으며, 또는 네거티브 증폭기에서 출력되는 제2 소스 신호의 스윙 범위로 정의될 수 있다. 여기서, 제1 소스 신호의 스윙 범위는 제1 전압 범위로 명명될 수 있고, 제2 소스 신호의 스윙 범위는 제2 전압 범위로 명명될 수 있다.
실시예들에서, 고전압 범위는 제1 전압 범위의 최고 전압에서 제2 전압 범위의 최저 전압까지의 전압 범위로 정의될 수 있다. 여기서, 고전압 범위는 제3 전압 범위로 명명될 수 있다.
실시예들에서, 미들 전압 소자는 제1 전압 범위에서 구동하거나 제2 전압 범위에서 구동하는 소자로 정의될 수 있다.
도 1은 일 실시예에 따른 소스 드라이버(100)의 블록도이다. 여기서, 한 쌍의 채널들을 통해서 한 쌍의 소스 신호들(S1, S2)을 표시 패널(도시되지 않음)에 제공하는 것만을 예시하고 있으나, 이는 설명의 편의를 위한 것으로, 이에 한정되는 것은 아니다.
도 1을 참고하면, 소스 드라이버(100)는 포지티브 증폭기(PAMP), 네거티브 증폭기(NAMP), 멀티 플렉서(MV_MUX), 레벨 시프트 회로(10), 클램핑 회로들(20a, 20b)를 포함할 수 있다.
포지티브 증폭기(PAMP)는 포지티브 데이터(PDATA)를 증폭하여 제1 소스 신호(S1)로 출력할 수 있고, 네거티브 증폭기(NAMP)는 네거티브 데이터(NDATA)를 증폭하여 제2 소스 신호(S2)로 출력할 수 있다. 여기서, 포지티브 증폭기(PAMP)는 제1 전압 범위에서 동작할 수 있고, 네거티브 증폭기(NAMP)는 제2 전압 범위에서 동작할 수 있다.
도시되지 않았으나, 소스 드라이버(100)는 영상 데이터를 래치하는 래치 회로, 계조 전압들을 이용하여 영상 데이터를 포지티브 데이터(PDATA)와 네거티브 데이터(NDATA)로 변환하는 디지털 아날로그 컨버터를 더 포함할 수 있다.
멀티 플렉서(MV_MUX)는 제1 소스 신호(S1)를 제1 출력 신호(OUT1)로 출력할 수 있고 제2 소스 신호(S2)를 제2 출력 신호(OUT2)로 출력할 수 있다. 또는 멀티 플렉서(MV_MUX)는 제1 소스 신호(S1)를 제2 출력 신호(OUT2)로 출력할 수 있고 제2 소스 신호(S2)를 제1 출력 신호(OUT1)로 출력할 수 있다.
이러한 멀티 플렉서(MV_MUX)는 레벨 시프트 회로(10)로부터 제공되는 로직 신호들(CS2, CS2B)의 로직 레벨에 따라 제1 소스 신호(S1)와 제2 소스 신호(S2)를 제1 출력 신호(OUT1)와 제2 출력 신호(OUT2)로 출력하거나 제1 소스 신호(S1)와 제2 소스 신호(S2)를 제2 출력 신호(OUT2)와 제1 출력 신호(OUT1)로 출력할 수 있다.
멀티 플렉서(MV_MUX)는 제1 전압 범위에서 구동하는 미들 전압 소자들 또는 제2 전압 범위에서 구동하는 미들 전압 소자들을 이용하여 구성할 수 있다. 일례로, 멀티 플렉서(MV_MUX)는 제1 소스 신호(S1)를 제1 출력 신호(OUT1)로 전달하는 제1 포지티브 스위치 회로와, 제1 소스 신호(S1)를 제2 출력 신호(OUT2)로 전달하는 제2 포지티브 스위치 회로와, 제2 소스 신호(S2)를 제2 출력 신호(OUT2)로 전달하는 제1 네거티브 스위치 회로와, 제2 소스 신호(S2)를 제1 출력 신호(OUT1)로 전달하는 제2 네거티브 스위치 회로를 포함할 수 있다.
그리고, 멀티 플렉서(MV_MUX)의 스위치 회로들 각각은 미들 전압 범위에서 구동하는 직렬 연결된 스위치들을 포함할 수 있다. 스위치들 각각은 로직 신호들(CS2, CS2B)에 따라 턴온 또는 턴오프될 수 있다.
레벨 시프트 회로(10)는 저전압 레벨을 가지는 제1 로직 신호(CS1)를 레벨 시프트하여 제2 로직 신호(CS2)와 제3 로직 신호(CS2B)를 멀티플렉서(MV_MUX)에 출력할 수 있다. 여기서, 제3 로직 신호(CS2B)는 제2 로직 신호(CS2)의 반전 신호일 수 있다.
클램핑 회로들(20a, 20b)은 제1 출력 신호(OUT1)와 제2 출력 신호(OUT2)를 제1 전압 범위 또는 제2 전압 범위로 클램프할 수 있다. 일례로, 클램핑 회로들(20a, 20b) 각각은 직렬 연결된 다이오드들을 포함할 수 있다. 각 다이오드들은 미들 전압 범위에 구동하는 소자들로 구성할 수 있다.
도 2는 일 실시예에 따른 레벨 시프트 회로(10)를 포함하는 소스 드라이버(100)를 나타낸다.
도 2를 참고하면, 레벨 시프트 회로(10)는 제1 레벨 시프터(12a), 제2 레벨 시프터(12b) 및 출력 회로(14)를 포함할 수 있다.
제1 레벨 시프터(12a)는 제1 로직 신호(CS1)를 레벨 시프트하여 제1 입력 신호(PIN)와 제2 입력 신호(PINB)를 출력할 수 있다. 제2 입력 신호(PINB)는 제1 입력 신호(PIN)의 반전 신호일 수 있다. 이러한 제1 레벨 시프터는 제1 소스 신호(S1)의 스윙 범위인 제1 전압 범위에서 동작할 수 있다.
제2 레벨 시프터(12b)는 제1 로직 신호(CS1)를 레벨 시프트하여 제3 입력 신호(NIN)와 제4 입력 신호(NINB)를 출력할 수 있다. 제4 입력 신호(NINB)는 제3 입력 신호(NIN)의 반전 신호일 수 있다. 이러한 제2 레벨 시프터(12b)는 제2 소스 신호의 스윙 범위인 제2 전압 범위에서 동작할 수 있다.
출력 회로(14)는 제2 입력 신호(PINB)와 제4 입력 신호(NINB)에 응답하여 제2 로직 신호를 출력할 수 있고, 제1 입력 신호(PIN)와 제3 입력 신호(NIN)에 응답하여 제3 로직 신호(CS2B)를 출력할 수 있다.
출력 회로(14)는 제1 전압 범위에서 동작하는 풀업 소자들을 포함할 수 있고, 제2 전압 범위에서 동작하는 풀다운 소자들을 포함할 수 있다. 그리고, 출력 회로(14)는 제1 전압 범위의 최고 전압에서 제2 전압 범위의 최저 전압까지인 제3 전압 범위에서 스윙할 수 있는 제2 로직 신호(CS2)와 제3 로직 신호(CS2B)를 출력할 수 있다.
포지티브 증폭기(PAMP)는 포지티브 데이터(PDATA)를 증폭하여 제1 소스 신호(S1)로 출력할 수 있고, 네거티브 증폭기(NAMP)는 네거티브 데이터(NDATA)를 증폭하여 제2 소스 신호(S2)로 출력할 수 있다. 여기서, 포지티브 증폭기(PAMP)는 제1 전압 범위에서 동작할 수 있고, 네거티브 증폭기(NAMP)는 제2 전압 범위에서 동작할 수 있다.
멀티 플렉서(MV_MUX)는 제2 로직 신호(CS2)와 제3 로직 신호(CS2B)의 로직 레벨에 따라 제1 소스 신호(S1)와 제2 소스 신호(S2)를 제1 출력 신호(OUT1)와 제2 출력 신호(OUT2)로 출력하거나 제1 소스 신호(S1)와 제2 소스 신호(S2)를 제2 출력 신호(OUT2)와 제1 출력 신호(OUT1)로 출력할 수 있다.
멀티 플렉서(MV_MUX)는 제1 포지티브 스위치 회로, 제2 포지티브 스위치 회로, 제1 네거티브 스위치 회로, 및 제2 네거티브 스위치 회로를 포함할 수 있다. 제1 포지티브 스위치 회로는 제1 소스 신호(S1)를 제1 출력 신호(OUT1)로서 제1 패드에 전달할 수 있고, 제2 포지티브 스위치 회로는 제1 소스 신호(S1)를 제2 출력 신호(OUT2)로서 제2 패드에 전달할 수 있다. 제1 네거티브 스위치 회로는 제2 소스 신호(S2)를 제2 출력 신호(OUT2)로서 제2 패드에 전달할 수 있다. 제2 네거티브 스위치 회로는 제2 소스 신호(S2)를 제1 출력 신호(OUT1)로서 제1 패드에 전달할 수 있다.
제1 포지티브 스위치 회로, 제2 포지티브 스위치 회로, 제1 네거티브 스위치 회로 및 제2 네거티브 스위치 회로는 미들 전압 범위에서 구동하는 직렬 연결된 스위치들을 포함할 수 있다. 스위치들 각각은 적어도 하나의 NMOS 또는 PMOS 트랜지스터들로 구성할 수 있다.
제1 클램핑 회로(20a)는 멀티플렉서(MV_MUX)와 제1 패드 사이에 연결될 수 있고, 제1 패드에 출력되는 제1 출력 신호(OUT1)를 제1 전압 범위 또는 제2 전압 범위로 클램프할 수 있다.
제2 클램핑 회로(20b)는 멀티플렉서(MV_MUX)와 제2 패드 사이에 연결될 수 있고, 제2 패드에 출력되는 제2 출력 신호(OUT2)를 제1 전압 범위 또는 제2 전압 범위로 클램프할 수 있다.
제1 클램핑 회로(20a)와 제2 클램핑 회로(20b)는 직렬 연결된 제1 및 제2 다이오드들 및 직렬 연결된 제3 및 제4 다이오드들을 포함할 수 있다.
제1 및 제2 다이오드들은 제1 출력 신호(OUT1) 또는 제2 출력 신호(OUT1)를 제1 전압 범위로 클램프할 수 있고, 제3 및 제4 다이오드들은 제1 출력 신호(OUT1) 또는 제2 출력 신호(OUT1)를 제2 전압 범위로 클램프할 수 있다.
도 3은 일 실시예에 따른 레벨 시프트 회로(10)의 출력 회로(14)를 나타낸다.
도 3을 참고하면, 레벨 시프트 회로(10)의 출력 회로(14)는 제2 입력 신호(PINB)와 제4 입력 신호(NINB)의 로직 레벨에 따라 풀업 또는 풀다운 구동하여 제2 로직 신호(CS2)를 출력하는 제1 출력 회로(30)를 포함할 수 있고, 제1 입력 신호(PIN)와 제3 입력 신호(NIN)의 로직 레벨에 따라 풀업 또는 풀다운 구동하여 제3 로직 신호(CS2B)를 출력하는 제2 출력 회로(40)를 포함할 수 있다.
제1 출력 회로(30)는 제2 입력 신호(PINB)에 응답하여 제2 로직 신호(CS2)를 풀업 구동하는 제1 풀업 회로(32)와, 제1 풀업 회로(32)와 제2 로직 신호(CS2)가 출력되는 제1 출력단 사이에 연결되는 제1 전압 분배 회로(34)와, 제4 입력 신호(NINB)에 응답하여 제2 로직 신호(CS2)를 풀다운 구동하는 제1 풀다운 회로(38)와 제1 풀다운 회로(38)와 제1 출력단 사이에 연결되는 제2 전압 분배 회로(36)를 포함할 수 있다.
제1 풀업 회로(32)는 직렬 연결된 제1 및 제2 PMOS 소자들을 포함할 수 있고, 제1 및 제2 PMOS 소자들은 소스 및 바디 단자들이 연결될 수 있으며, 게이트 단자에 제2 입력 신호(PINB)가 인가될 수 있다. 제1 풀업 회로(32)는 제1 전압 범위에서 동작할 수 있다.
제1 풀다운 회로(38)은 직렬 연결된 제1 및 제2 NMOS 소자들을 포함할 수 있고, 제1 및 제2 NMOS 소자들은 소스 및 바디 단자들이 연결될 수 있으며, 게이트 단자에 제4 입력 신호(NINB)가 인가될 수 있다. 제1 풀다운 회로(38)는 제2 전압 범위에서 동작할 수 있다.
제1 전압 분배 회로(34)는 직렬 연결된 제3 및 제4 PMOS 소자들을 포함할 수 있고, 제3 및 제4 PMOS 소자들은 소스 및 바디가 연결될 수 있으며, 게이트 단자에 그라운드 전압이 인가될 수 있다. 제1 전압 분배 회로(34)는 제2 입력 신호(PINB)와 제4 입력 신호(NINB)의 로직 레벨에 따라 제1 전압 범위 또는 제2 전압 범위에서 동작할 수 있다.
제2 전압 분배 회로(36)는 직렬 연결된 제3 및 제4 NMOS 소자들을 포함할 수 있고, 제3 및 제4 NMOS 소자들은 소스 및 바디가 연결될 수 있으며, 게이트 단자에 그라운드 전압이 인가될 수 있다. 제2 전압 분배 회로(36)는 제2 입력 신호(PINB)와 제4 입력 신호(NINB)의 로직 레벨에 따라 제1 전압 범위 또는 제2 전압 범위에서 동작할 수 있다.
제2 출력 회로(40)는 제1 입력 신호(PIN)에 응답하여 제3 로직 신호(CS2B)를 풀업 구동하는 제2 풀업 회로(42)와, 제2 풀업 회로(42)와 제3 로직 신호(CS2B)가 출력되는 제2 출력단 사이에 연결되는 제3 전압 분배 회로(44)와, 제3 입력 신호(NIN)에 응답하여 제3 로직 신호(CS2B)를 풀다운 구동하는 제2 풀다운 회로(48)와, 제2 풀다운 회로(48)와 제2 출력단 사이에 연결되는 제4 전압 분배 회로(46)를 포함할 수 있다.
제2 풀업 회로(42)는 직렬 연결된 제1 및 제2 PMOS 소자들을 포함할 수 있고, 제1 및 제2 PMOS 소자들은 소스 및 바디 단자들이 연결될 수 있으며, 게이트 단자에 제1 입력 신호(PIN)가 인가될 수 있다. 제2 풀업 회로(42)는 제1 전압 범위에서 동작할 수 있다.
제2 풀다운 회로(48)은 직렬 연결된 제1 및 제2 NMOS 소자들을 포함할 수 있고, 제1 및 제2 NMOS 소자들은 소스 및 바디 단자들이 연결될 수 있으며, 게이트 단자에 제3 입력 신호(NIN)가 인가될 수 있다. 제2 풀다운 회로(48)는 제2 전압 범위에서 동작할 수 있다.
제3 전압 분배 회로(44)는 직렬 연결된 제3 및 제4 PMOS 소자들을 포함할 수 있고, 제3 및 제4 PMOS 소자들은 소스 및 바디가 연결될 수 있으며, 게이트 단자에 그라운드 전압이 인가될 수 있다. 제3 전압 분배 회로(44)는 제1 입력 신호(PIN)와 제3 입력 신호(NIN)의 로직 레벨에 따라 제1 전압 범위 또는 제2 전압 범위에서 동작할 수 있다.
제4 전압 분배 회로(46)는 직렬 연결된 제3 및 제4 NMOS 소자들을 포함할 수 있고, 제3 및 제4 NMOS 소자들은 소스 및 바디가 연결될 수 있으며, 게이트 단자에 그라운드 전압이 인가될 수 있다. 제4 전압 분배 회로(46)는 제1 입력 신호(PIN)와 제3 입력 신호(NIN)의 로직 레벨에 따라 제1 전압 범위 또는 제2 전압 범위에서 동작할 수 있다.
도 4는 일 실시예에 따른 레벨 시프트 회로의 동작을 설명하기 위한 도면이다.
도 4에서, 제1 출력 회로(30)는 제2 로직 신호(CS2)를 풀업 구동하고, 제2 출력 회로(40)는 제3 로직 신호(CS2B)를 풀다운 구동하는 동작을 예시한다. 여기서, 제2 로직 신호(CS2)는 제1 전압 범위의 최고 전압 레벨을 가질 수 있고, 제3 로직 신호(CS2B)는 제2 전압 범위의 최저 전압 레벨을 가질 수 있다.
제1 출력 회로(30)의 동작을 설명하면 다음과 같다. 제1 풀업 회로(32)는 제2 입력 신호(PINB)에 응답하여 턴온될 수 있고, 제1 전압 분배 회로(34)는 접지전압에 응답하여 턴온될 수 있다. 그리고, 제1 출력 회로(30)의 풀다운 회로(38)는 턴오프될 수 있고, 제2 전압 분배 회로(36)는 접지전압에 응답하여 턴오프될 수 있다. 여기서, 제2 전압 분배 회로(36)는 제1 전압 범위의 최고 전압 레벨을 가지는 제2 로직 신호(CS2)로부터 미들 전압 소자들이 파괴되는 것을 방지할 수 있다.
다음으로, 제2 출력 회로(40)의 동작을 설명하면 다음과 같다. 제2 풀업 회로(42)는 제1 입력 신호(PIN)에 응답하여 턴오프될 수 있고, 제3 전압 분배 회로(44)는 접지전압에 응답하여 턴오프될 수 있다. 그리고, 제2 출력 회로(40)의 풀다운 회로(48)는 턴온될 수 있고, 제4 전압 분배 회로(46)는 접지전압에 응답하여 턴온될 수 있다. 여기서, 제3 전압 분배 회로(44)는 제2 전압 범위의 최저 전압 레벨을 가지는 제3 로직 신호(CS2B)로부터 미들 전압 소자들이 파괴되는 것을 방지할 수 있다.
한편, 도 1 내지 도 4에 도시된 실시예들은 제1 전압 범위를 8V ~ 0V로 예시되고, 제2 전압 범위를 0V ~ -8V로 예시되고, 제3 전압 범위를 8V ~ -8V로 예시되고 있으나, 이에 한정되는 것은 아니다.
이와 같이 실시예들은 미들 전압 범위에서 동작하는 미들 전압 소자만을 이용하여 고전압 범위의 신호를 다룰 수 있는 회로를 구성할 수 있으므로 칩 사이즈를 줄일 수 있다. 또한, 공정상에서 고전압 마스크 레이어를 생략할 수 있으므로 생산 단가를 줄여줄 수 있다.

Claims (20)

  1. 제1 로직 신호를 레벨 시프트하여 제2 로직 신호와 제3 로직 신호를 출력하는 레벨 시프트 회로; 및
    상기 제2 로직 신호와 상기 제3 로직 신호에 따라 제1 소스 신호 또는 제2 소스 신호를 제1 패드 또는 제2 패드에 전달하는 멀티플렉서;를 포함하고,
    상기 레벨 시프트 회로는,
    상기 제1 로직 신호를 레벨 시프트하여 제1 입력 신호와 제2 입력 신호를 출력하는 제1 레벨 시프터;
    상기 제1 로직 신호를 레벨 시프트하여 제3 입력 신호와 제4 입력 신호를 출력하는 제2 레벨 시프터; 및
    상기 제2 입력 신호와 상기 제4 입력 신호에 응답하여 상기 제2 로직 신호를 출력하고, 상기 제1 입력 신호와 상기 제3 입력 신호에 응답하여 상기 제3 로직 신호를 출력하는 출력 회로;를 포함하는 소스 드라이버.
  2. 제 1 항에 있어서,
    상기 출력 회로는 상기 제1 소스 신호의 스윙 범위인 제1 전압 범위에서 동작하는 풀업 소자들과 상기 제2 소스 신호의 스윙 범위인 제2 전압 범위에서 동작하는 풀다운 소자들을 이용하여 상기 제1 전압 범위의 최고 전압에서 상기 제2 전압 범위의 최저 전압까지인 제3 전압 범위에서 스윙할 수 있는 상기 제2 및 제3 로직 신호들을 출력하는 소스 드라이버.
  3. 제 2 항에 있어서,
    상기 제1 레벨 시프터는 상기 제1 전압 범위에서 동작하고, 상기 제2 레벨 시프터는 상기 제2 전압 범위에서 동작하며, 상기 출력 회로는 상기 제3 전압 범위에서 동작하는 소스 드라이버.
  4. 제 1 항에 있어서, 상기 출력 회로는,
    상기 제2 입력 신호와 상기 제4 입력 신호의 로직 레벨에 따라 풀업 또는 풀다운 구동하여 상기 제2 로직 신호를 출력하는 제1 출력 회로; 및
    상기 제1 입력 신호와 상기 제3 입력 신호의 로직 레벨에 따라 풀업 또는 풀다운 구동하여 상기 제3 로직 신호를 출력하는 제2 출력 회로;를 포함하는 소스 드라이버.
  5. 제 4 항에 있어서, 상기 제1 출력 회로는,
    상기 제2 입력 신호에 응답하여 상기 제2 로직 신호를 풀업 구동하는 제1 풀업 회로;
    상기 제1 풀업 회로와 상기 제2 로직 신호가 출력되는 제1 출력단 사이에 연결되는 제1 전압 분배 회로;
    상기 제4 입력 신호에 응답하여 상기 제2 로직 신호를 풀다운 구동하는 제1 풀다운 회로; 및
    상기 제1 풀다운 회로와 상기 제1 출력단 사이에 연결되는 제2 전압 분배 회로;
    를 포함하는 소스 드라이버.
  6. 제 5 항에 있어서, 상기 제1 풀업 회로는,
    직렬 연결된 제1 및 제2 PMOS 소자들;를 포함하고, 상기 제1 및 제2 PMOS 소자들은 소스 및 바디 단자들이 연결되며, 게이트 단자에 상기 제2 입력 신호가 인가되는 소스 드라이버.
  7. 제 5 항에 있어서, 상기 제1 풀다운 회로는,
    직렬 연결된 제1 및 제2 NMOS 소자들;를 포함하고, 상기 제1 및 제2 NMOS 소자들은 소스 및 바디 단자들이 연결되며, 게이트 단자에 상기 제4 입력 신호가 인가되는 소스 드라이버.
  8. 제 5 항에 있어서, 상기 제1 전압 분배 회로는,
    직렬 연결된 제3 및 제4 PMOS 소자들;을 포함하고, 상기 제3 및 제4 PMOS 소자들은 소스 및 바디가 연결되며, 게이트 단자에 그라운드 전압이 인가되는 소스 드라이버.
  9. 제 5 항에 있어서, 상기 제2 전압 분배 회로는,
    직렬 연결된 제3 및 제4 NMOS 소자들;을 포함하고, 상기 제3 및 제4 NMOS 소자들은 소스 및 바디가 연결되며, 게이트 단자에 그라운드 전압이 인가되는 소스 드라이버.
  10. 제 4 항에 있어서, 상기 제2 출력 회로는,
    상기 제1 입력 신호에 응답하여 상기 제3 로직 신호를 풀업 구동하는 제2 풀업 회로;
    상기 제2 풀업 회로와 상기 제3 로직 신호가 출력되는 제2 출력단 사이에 연결되는 제3 전압 분배 회로;
    상기 제3 입력 신호에 응답하여 상기 제3 로직 신호를 풀다운 구동하는 제2 풀다운 회로; 및
    상기 제2 풀다운 회로와 상기 제2 출력단 사이에 연결되는 제4 전압 분배 회로;
    를 포함하는 소스 드라이버.
  11. 제 1 항에 있어서,
    상기 멀티플렉서와 상기 제1 패드 사이에 연결되고, 상기 제1 패드에 출력되는 제1 출력 신호를 제1 전압 범위 또는 제2 전압 범위로 클램프하는 제1 클램핑 회로; 및
    상기 멀티플렉서와 상기 제2 패드 사이에 연결되고, 상기 제2 패드에 출력되는 제2 출력 신호를 상기 제1 전압 범위 또는 상기 제2 전압 범위로 클램프하는 제2 클램핑 회로;
    를 더 포함하는 소스 드라이버.
  12. 제 11 항에 있어서, 상기 제1 및 제2 클램핑 회로들 각각은,
    직렬 연결된 제1 및 제2 다이오드들; 및 직렬 연결된 제3 및 제4 다이오드들;을 포함하는 소스 드라이버.
  13. 제1 로직 신호를 레벨 시프트하여 제1 입력 신호와 제2 입력 신호를 출력하는 제1 레벨 시프터;
    상기 제1 로직 신호를 레벨 시프트하여 제3 입력 신호와 제4 입력 신호를 출력하는 제2 레벨 시프터; 및
    상기 제2 입력 신호와 상기 제4 입력 신호에 응답하여 제2 로직 신호를 출력하고, 상기 제1 입력 신호와 상기 제3 입력 신호에 응답하여 제3 로직 신호를 출력하는 출력 회로;를 포함하고,
    상기 출력 회로는 제1 전압 범위에서 동작하는 풀업 소자들과 제2 전압 범위에서 동작하는 풀다운 소자들을 이용하여 상기 제1 전압 범위의 최고 전압에서 상기 제2 전압 범위의 최저 전압까지인 제3 전압 범위에서 스윙할 수 있는 상기 제2 로직 신호와 상기 제3 로직 신호를 출력하는 레벨 시프트 회로.
  14. 제 13 항에 있어서,
    상기 제1 레벨 시프터는 상기 제1 전압 범위에서 동작하고, 상기 제2 레벨 시프터는 상기 제2 전압 범위에서 동작하며, 상기 출력 회로는 상기 제3 전압 범위에서 동작하는 레벨 시프트 회로.
  15. 제 13 항에 있어서, 상기 출력 회로는,
    상기 제2 로직 신호를 출력하는 제1 출력 회로; 및 상기 제3 로직 신호를 출력하는 제2 출력 회로;를 포함하는 레벨 시프트 회로.
  16. 제 15 항에 있어서, 상기 제1 출력 회로는,
    상기 제2 입력 신호에 응답하여 상기 제2 로직 신호를 풀업 구동하는 제1 풀업 회로;
    상기 제1 풀업 회로와 상기 제2 로직 신호가 출력되는 제1 출력단 사이에 연결되는 제1 전압 분배 회로;
    상기 제4 입력 신호에 응답하여 상기 제2 로직 신호를 풀다운 구동하는 제1 풀다운 회로; 및
    상기 제1 풀다운 회로와 상기 제1 출력단 사이에 연결되는 제2 전압 분배 회로;
    를 포함하는 레벨 시프트 회로.
  17. 제 16 항에 있어서, 상기 제1 풀업 회로는,
    직렬 연결된 제1 및 제2 PMOS 소자들;를 포함하고, 상기 제1 및 제2 PMOS 소자들은 소스 및 바디 단자들이 연결되며, 게이트 단자에 상기 제2 입력 신호가 인가되는 레벨 시프트 회로.
  18. 제 16 항에 있어서, 상기 제1 풀다운 회로는,
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  19. 제 16 항에 있어서, 상기 제1 전압 분배 회로는,
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  20. 제 16 항에 있어서, 상기 제2 전압 분배 회로는,
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