KR101851566B1 - 레벨 시프터 및 이를 포함하는 디스플레이 장치 - Google Patents

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Abstract

제1 입력신호를 출력신호로 레벨 시프팅하는 레벨 시프터는 전원을 입력받는 전원 입력단자 및 출력신호를 출력하는 출력단자 사이에 연결되는 풀-업 트랜지스터, 출력단자 및 제1 입력신호를 입력받는 제1 입력단자 사이에 연결되는 풀-다운 트랜지스터, 및 제1 입력신호 및 제2 입력신호를 입력받아 풀-업 트랜지스터를 제어하는 복수의 트랜지스터들을 포함하는 제어회로;를 포함한다.

Description

레벨 시프터 및 이를 포함하는 디스플레이 장치{Level shifter and display device including the same}
레벨 시프터 및 이를 포함하는 디스플레이 장치가 개시된다.
일반적으로 입력신호의 전압 레벨은 5 Volt이지만, 전자장치의 구동을 위하여 사용되는 전압은 5 Volt 이상의 높은 전압을 사용하게 된다. 이에 따라, 전자장치에서는 입력신호의 전압 레벨을 고전압의 출력신호의 전압 레벨로 레벨 시프팅하는 레벨 시프터가 사용된다.
안정적이고 빠른 동작속도를 보장하는 레벨 시프터 및 이를 포함하는 디스플레이 장치가 개시된다. 해결하려는 기술적 과제는 상기된 바와 같은 기술적 과제로 한정되지 않으며, 또 다른 기술적 과제들이 존재할 수 있다.
상기 기술적 과제를 해결하기 위한 제1 입력신호를 출력신호로 레벨 시프팅(level shifting)하는 레벨 시프터(level shifter)는 전원을 입력받는 전원 입력단자 및 상기 출력신호를 출력하는 출력단자 사이에 연결되는 풀-업 트랜지스터(pull-up transistor); 상기 출력단자 및 상기 제1 입력신호를 입력받는 제1 입력단자 사이에 연결되는 풀-다운 트랜지스터(pull-down transistor); 및 상기 제1 입력신호 및 상기 제1 입력신호에 대한 반전신호인 제2 입력신호를 입력받아 상기 풀-업 트랜지스터를 제어하는 복수의 트랜지스터들, 및 적어도 하나 이상의 가변 커패시터(capacitor)를 포함하는 제어회로;를 포함하고, 상기 적어도 하나 이상의 가변 커패시터는 상기 복수의 트랜지스터들의 스위칭 동작에 의하여 채널의 형성 여부가 결정된다.
상기 다른 기술적 과제를 해결하기 위한 제1 입력신호를 출력신호로 레벨 시프팅하는 레벨 시프터는 전원을 입력받는 전원 입력단자 및 상기 출력신호를 출력하는 출력단자 사이에 연결되는 풀-다운 트랜지스터; 상기 출력단자 및 상기 제1 입력신호를 입력받는 제1 입력단자 사이에 연결되는 풀-업 트랜지스터; 및 상기 제1 입력신호 및 상기 제1 입력신호에 대한 반전신호인 제2 입력신호를 입력받아 상기 풀-다운 트랜지스터를 제어하는 복수의 트랜지스터들, 및 적어도 하나 이상의 가변 커패시터(capacitor)를 포함하는 제어회로;를 포함하고, 상기 적어도 하나 이상의 가변 커패시터는 상기 복수의 트랜지스터들의 스위칭 동작에 의하여 채널의 형성 여부가 결정된다.
상기 또 다른 기술적 과제를 해결하기 위한 픽셀 어레이를 포함하는 디스플레이 장치는 제1 입력신호를 복수의 동일한 타입의 트랜지스터들 및 적어도 하나 이상의 가변 커패시터(capacitor)를 이용하여 레벨 시프팅(level shifting)된 출력신호를 출력하는 레벨 시프터(level shifter); 상기 출력신호를 입력받아 상기 픽셀 어레이의 게이트 라인에 게이트 신호를 공급하는 게이트 드라이버; 상기 픽셀 어레이의 소스 라인에 픽셀 전압을 공급하는 소스 드라이버; 및 상기 게이트 라인 및 상기 소스 라인이 교차되고, 상기 게이트 라인과 상기 소스 라인의 교차부들 각각에 액정 셀을 구동하는 액정 소자를 포함하는 픽셀 어레이;를 포함한다.
상기된 바에 따르면, 본 실시예에 따른 레벨 시프터 및 디스플레이 장치는 안정적이고 빠른 동작속도를 보장할 수 있다.
도 1은 본 실시예에 따른 레벨 시프터의 일 예를 도시한 도면이다.
도 2는 도 1에 도시된 레벨 시프터의 다른 예를 도시한 도면이다.
도 3은 도 2에 도시된 레벨 시프터에 대한 타이밍도의 일 예를 도시한 도면이다.
도 4는 도 3에 도시된 타이밍도를 좀 더 상세히 도시한 도면이다.
도 5는 도 4에 도시된 타이밍도의 제1 구간에서 레벨 시프터의 동작을 도시한 도면이다.
도 6은 도 4에 도시된 타이밍도의 제2 구간에서 레벨 시프터의 동작을 도시한 도면이다.
도 7은 도 4에 도시된 타이밍도의 제3 구간에서 레벨 시프터의 동작을 도시한 도면이다.
도 8은 도 4에 도시된 타이밍도의 제4 구간에서 레벨 시프터의 동작을 도시한 도면이다.
도 9는 본 실시예에 따른 레벨 시프터의 또 다른 예를 도시한 도면이다.
도 10은 본 실시예에 따른 디스플레이 장치의 일 예를 도시한 도면이다.
이하에서는 도면을 참조하여 본 발명의 실시예들을 상세히 설명한다.
도 1은 본 실시예에 따른 레벨 시프터(level shifter)(100)의 일 예를 도시한 도면이다. 도 1을 참조하면, 레벨 시프터(100)는 풀-업 트랜지스터(pull-up transistor)(110), 풀-다운 트랜지스터(pull-down transistor)(120) 및 제어회로(130)로 구성된다.
도 1에 도시된 레벨 시프터(100)에는 본 실시예와 관련된 구성요소들만이 도시되어 있다. 따라서, 도 1에 도시된 구성요소들 외에 다른 범용적인 구성요소들이 더 포함될 수 있음을 본 실시예와 관련된 기술분야에서 통상의 지식을 가진 자라면 이해할 수 있다.
본 실시예에 따른 레벨 시프터(100)는 입력신호를 출력신호로 레벨 시프팅(level shifting)한다. 예를 들어 설명하면, 레벨 시프터(100)는 낮은 전압의 신호를 입력받아, 디스플레이 패널의 드라이버 구동회로에 입력되는 높은 전압의 펄스를 출력하기 위하여 사용될 수 있으나, 이에 한정되지 않는다.
이때, 레벨 시프터(100)로 입력되는 입력신호는 제1 레벨 또는 제2 레벨을 가지는 구형파(square wave)가 될 수 있다. 이때, 제1 레벨은 0 Volt가 될 수 있고, 제2 레벨은 5 Volt가 될 수 있으나, 이에 한정되지 않는다.
좀 더 상세히 설명하면, 입력신호는 제1 입력신호 및 제2 입력신호를 포함할 수 있다. 이때, 제1 입력신호는 제1 레벨에서 제2 레벨로 상승하고, 소정의 시간 이후에 제2 레벨에서 제1 레벨로 하강하는 신호를 나타내고, 제2 입력신호는 제2 레벨에서 제1 레벨로 하강하고, 소정의 시간 이후에 제1 레벨에서 제2 레벨로 상승하는 신호를 나타낸다.
이에 따라, 본 실시예에 따른 레벨 시프터(100)의 입력신호는 제1 입력단자(142)를 통하여 입력되는 제1 입력신호 및 제2 입력단자(144)를 통하여 입력되고 제1 입력신호에 대한 반전신호인 제2 입력신호를 포함할 수 있다. 제1 입력신호 및 제2 입력신호에 관하여 이하 도 3 내지 도 4에서 좀 더 상세히 설명한다.
레벨 시프터(100)의 전원 입력단자(146)를 통하여 20 Volt의 공급전원이 인가되는 경우, 레벨 시프터(100)는 출력단자(148)를 통하여 제1 입력신호가 20 Volt 또는 0 Volt로 레벨 시프팅된 출력신호를 출력할 수 있다.
도 1에서는 설명의 편의를 위하여 제1 입력단자(142), 제2 입력단자(144), 전원 입력단자(146) 및 출력단자(148)가 레벨 시프터(100) 외부에 존재하는 것으로 도시하였으나, 이에 한정되지 않고, 제1 입력단자(142), 제2 입력단자(144), 전원 입력단자(146) 및 출력단자(148) 중 적어도 하나는 레벨 시프터(100)의 내부에 존재할 수도 있다.
풀-업 트랜지스터(110)는 전원을 입력받는 전원 입력단자(146) 및 출력신호를 출력하는 출력단자(148) 사이에 연결되고, 풀-다운 트랜지스터(120)는 출력단자(148) 및 제1 입력신호를 입력받는 제1 입력단자(142) 사이에 연결된다.
제어회로(130)는 복수의 트랜지스터들 및 적어도 하나 이상의 가변 커패시터(capacitor)를 포함할 수 있다. 이때, 복수의 트랜지스터들은 제1 입력신호 및 제2 입력신호를 입력받아 풀-업 트랜지스터(110)를 제어할 수 있다. 또한, 적어도 하나 이상의 가변 커패시터는 복수의 트랜지스터들의 스위칭 동작에 의하여 채널의 형성 여부가 결정될 수 있다. 이와 관련하여, 가변 커패시터는 양단의 전압 차에 따라 채널의 형성 여부가 결정될 수 있고, 이때, 양단의 전압 차는 복수의 트랜지스터들의 스위칭 동작에 의하여 결정될 수 있다.
가변 커패시터에서 채널이 형성되는 경우에 대하여 좀 더 상세히 설명하면, 본 실시예에 따른 가변 커패시터는 채널 커패시턴스가 형성되는 경우를 나타낼 수 있고, 이때, 채널 커패시턴스의 형성은 MOSFET의 채널 커패시턴스의 변화를 이용하여 구현될 수 있다.
본 실시예에 따른 풀-업 트랜지스터(110), 풀-다운 트랜지스터(120) 및 제어회로(130)에 포함되는 복수의 트랜지스터들은 모두 NMOS(N-channel metal oxide semiconductor) 트랜지스터들이 될 수 있다. 이에 한정되지 않고, 본 실시예에 따른 레벨 시프터(100)는 복수의 트랜지스터들이 모두 PMOS(P-channel metal oxide semiconductor) 트랜지스터들인 경우로 구현 될 수도 있다. 이에 관하여, 이하 도 9에서 좀 더 상세히 설명한다. 이처럼, 레벨 시프터(100)에 포함된 트랜지스터들이 모두 동일한 타입의 트랜지스터들로 구성되기에 제조공정의 단순화로 인한 생산비용을 감소시킬 수 있다.
또한, 본 실시예에 따른 NMOS 트랜지스터들은 N형 산화물(oxide) 박막트랜지스터들(Thin Film Transistors; TFTs) 또는 공핍 방식(deletion mode) N형 산화물 박막트랜지스터들이 될 수 있다. 이에 따라, 레벨 시프터(100)의 경박단소화 및 재료비 절감을 보장할 수 있다.
또한, 본 실시예에 따른 적어도 하나 이상의 가변 커패시터는 적어도 하나 이상의 MOS 커패시터, 또는 적어도 하나 이상의 MIS(metal insulator semiconductor) 커패시터를 포함할 수 있다. 이때, MOS 커패시터 및 MIS 커패시터 각각은 MOS 능동 커패시터 및 MIS 능동 커패시터를 포함할 수 있다. 이처럼, 레벨 시프터(100)가 MOS 커패시터 또는 MIS 커패시터를 포함함에 따라, 레벨 시프터(100)의 동작속도가 향상될 수 있다. 예를 들어 설명하면, MOS 커패시터 또는 MIS 커패시터를 사용함에 따라, 레벨 시프터(100)에서 출력되는 출력신호의 레벨이 빠른 속도로 상승할 수 있다.
도 2는 도 1에 도시된 레벨 시프터(100)의 다른 예를 도시한 도면이다. 도 2를 참조하면, 레벨 시프터(100)는 풀-업 트랜지스터(110), 풀-다운 트랜지스터(120) 및 제어회로(130)로 구성되고, 제어회로(130)는 제1 박막트랜지스터(131), 제2 박막트랜지스터(132), 제3 박막트랜지스터(133), 제4 박막트랜지스터(134), 제1 가변 커패시터(135) 및 제2 가변 커패시터(136)을 포함한다.
도 2에 대하여 좀 더 상세히 설명하면, 도 2는 도 1에 도시된 레벨 시프터(100)에 포함된 트랜지스터들인 풀-업 트랜지스터(110), 풀-다운 트랜지스터(120), 제1 박막트랜지스터(131), 제2 박막트랜지스터(132), 제3 박막트랜지스터(133), 제4 박막트랜지스터(134)가 모두 N형 산화물 박막트랜지스터들이고, 적어도 하나 이상의 가변 커패시터들(135 내지 136)이 MIS 커패시터들인 경우를 예로 들어 설명한다.
도 2에 도시된 레벨 시프터(100)는 도 1에 도시된 레벨 시프터(100)의 일 실시예에 해당한다. 이에 따라, 본 실시예에 따른 레벨 시프터(100)는 도 2에 도시된 구성에 한정되지 않는다. 또한, 도 1과 관련하여 기재된 내용은 도 2에 도시된 레벨 시프터(100)에도 적용이 가능하기에 중복되는 설명은 생략한다.
풀-업 트랜지스터(110)는 전원을 입력받는 전원 입력단자(146) 및 출력신호를 출력하는 출력단자(148) 사이에 연결되고, 제1 박막트랜지스터(131)에서 출력되는 제어신호에 따라 레벨 시프터(100)에서 출력되는 출력신호를 풀-업시키기 위한 스위칭 동작을 수행한다.
풀-다운 트랜지스터(120)는 출력단자(148) 및 제1 입력신호를 입력받는 제1 입력단자(142) 사이에 연결되고, 제2 입력신호에 따라 레벨 시프터(100)에서 출력되는 출력신호를 풀-다운시키기 위한 스위칭 동작을 수행한다.
제어회로(130)는 제1 입력신호 및 제2 입력신호를 입력받아 풀-업 트랜지스터(110)를 제어하는 복수의 트랜지스터들(131 내지 134) 및 두 개의 가변 커패시터들(135 내지 136)을 포함한다. 도 2에서는 설명의 편의를 위하여 제어회로(130)가 네 개의 N형 산화물 박막트랜지스터들(131 내지 134) 및 두 개의 가변 커패시터들(135 내지 136)을 포함하는 경우를 예로 들어 설명하나, 본 실시예에 따른 레벨 시프터(100)는 이에 한정되지 않는다.
제1 박막트랜지스터(131)는 전원 입력단자(146) 및 제1 노드(137) 사이에 연결되고, 제1 입력단자(142)를 통하여 입력되는 제1 입력신호의 레벨에 따라 스위칭 동작을 수행한다. 예를 들어 설명하면, 제1 박막트랜지스터(131)의 소스 단자, 드레인 단자 및 게이트 단자 각각은 전원 입력단자(146), 제1 노드(137) 및 제1 입력단자(142)에 연결될 수 있다. 이에 따라, 제1 입력단자(142)를 통하여 입력되는 제1 입력신호의 레벨이 제1 박막트랜지스터(131)의 임계 전압보다 높은 경우, 제1 박막트랜지스터(131)는 턴-온(turn-on)된다.
제2 박막트랜지스터(132)는 제1 노드(137) 및 제1 입력단자(142) 사이에 연결되고, 제2 입력단자(144)를 통하여 입력되는 제2 입력신호의 레벨에 따라 스위칭 동작을 수행한다. 예를 들어 설명하면, 제2 박막트랜지스터(132)의 소스 단자, 드레인 단자 및 게이트 단자 각각은 제1 노드(137), 제1 입력단자(142) 및 제2 입력단자(144)에 연결될 수 있다. 이에 따라, 제2 입력단자(144)를 통하여 입력되는 제2 입력신호의 레벨이 제2 박막트랜지스터(132)의 임계 전압보다 높은 경우, 제2 박막트랜지스터(132)는 턴-온(turn-on)된다.
제3 박막트랜지스터(133)는 전원 입력단자(146) 및 제2 노드(138) 사이에 연결되고, 제1 박막트랜지스터(131)의 드레인 단자에서 출력되고 제1 노드(137)를 통하여 제3 박막트랜지스터(133)로 입력되는 드레인 신호의 레벨에 따라 스위칭 동작을 수행한다. 예를 들어 설명하면, 제3 박막트랜지스터(133)의 소스 단자, 드레인 단자 및 게이트 단자 각각은 전원 입력단자(146), 제2 노드(138) 및 제1 노드(137)에 연결될 수 있다. 이에 따라, 제1 노드(137)를 통하여 입력되는 제1 박막트랜지스터(131)의 드레인 신호의 레벨이 제3 박막트랜지스터(133)의 임계 전압보다 높은 경우, 제3 박막트랜지스터(133)는 턴-온(turn-on)된다.
제4 박막트랜지스터(134)는 제2 노드(138) 및 제1 입력단자(142) 사이에 연결되고, 제2 입력단자(144)로부터 제3 노드(139)를 통하여 입력되는 제2 입력신호의 레벨에 따라 스위칭 동작을 수행한다. 예를 들어 설명하면, 제4 박막트랜지스터(134)의 소스 단자, 드레인 단자 및 게이트 단자 각각은 제2 노드(138), 제1 입력단자(142) 및 제3 노드(139)에 연결될 수 있다. 또는, 제4 박막트랜지스터(134)의 게이트 단자는 제2 입력단자(144)에 연결될 수도 있다. 이에 따라, 제2 입력단자(144)로부터 제3 노드(139)를 통하여 입력되는 제2 입력신호의 레벨이 제4 박막트랜지스터(134)의 임계 전압보다 높은 경우, 제3 박막트랜지스터(134)는 턴-온(turn-on)된다.
제1 가변 커패시터(135)는 제1 노드(137) 및 제2 노드(138) 사이에 연결된다. 예를 들어 설명하면, 제1 가변 커패시터(135)의 게이트 단자는 제1 노드(137)에 연결될 수 있다.
제2 가변 커패시터(136)는 제3 노드(139) 및 제2 노드(138) 사이에 연결된다. 예를 들어 설명하면, 제2 가변 커패시터(136)의 게이트 단자는 제3 노드(139)에 연결될 수 있다.
예를 들어 설명하면, 본 실시예에 따른 제1 노드(137)는 Q 노드, 제2 노드(138)은 부스트(boost) 노드가 될 수 있으나, 이에 한정되지 않는다.
도 2에 도시된 레벨 시프터(100)에 따른 구체적인 동작에 관하여 이하 도 4 내지 도 8에서 상세히 설명한다.
도 3은 도 2에 도시된 레벨 시프터(100)에 대한 타이밍도의 일 예를 도시한 도면이다. 도 2 내지 도 3을 참조하면, 제1 입력신호(31), 제2 입력신호(32), 제2 노드 신호(33), 제1 노드 신호(34) 및 레벨 시프터(100)의 출력신호(35)가 도시되어 있다. 이때, 제1 입력신호(31), 제2 입력신호(32), 제2 노드 신호(33), 제1 노드 신호(34) 및 레벨 시프터(100)의 출력신호(35)는 각 노드들 또는 각 단자들 각각의 전압 레벨을 나타낼 수 있다.
좀 더 상세히 설명하면, 제1 입력신호(31)의 전압 레벨은 제1 레벨에서 제2 레벨로 상승하고, 소정의 시간 이후에 제2 레벨에서 제1 레벨로 하강할 수 있고, 제2 입력신호(32)는 제1 입력신호(31)에 대한 반전신호가 될 수 있다.
제2 노드 신호(33), 제1 노드 신호(34) 및 출력신호(35)는 제1 입력신호(31) 및 제2 입력신호(32)를 입력받는 제1 내지 제4 박막 트랜지스터들(131 내지 134)과 제1 가변 커패시터(135) 및 제2 가변 커패시터(136)의 동작에 의하여 생성될 수 있다. 이에 관하여, 도 4에서 좀 더 상세히 설명한다.
도 4는 도 3에 도시된 타이밍도를 좀 더 상세히 도시한 도면이다. 도 4에서는 설명의 편의를 위하여, 레벨 시프터(100)에 포함된 풀-업 트랜지스터(110), 풀-다운 트랜지스터(120) 및 복수의 트랜지스터들(131 내지 134)의 임계 전압이 0 Volt이고, 동작주파수가 100kHz인 경우를 예로 들어 설명한다.
도 2 및 도 4를 참조하면, 0 Volt에서 5 Volt로 상승하고, 소정의 시간 이후에 5 Volt에서 0 Volt로 하강하는 제1 입력신호(31)가 제1 입력단자(142)를 통하여 레벨 시프터(100)로 입력될 수 있다.
이때, 도 4에 도시되어 있지 않지만, 제1 입력신호(31)에 대한 반전신호인 제2 입력신호(32)가 제2 입력단자(144)를 통하여 레벨 시프터(100)로 입력될 수 있다. 이러한 경우, 제2 입력신호(32)는 5 Volt에서 0 Volt로 하강하고, 소정의 시간 이후에 0 Volt에서 5 Volt로 상승하는 신호가 될 수 있다.
이하에서는, 도 4에 도시된 타이밍도의 제1 구간(41), 제2 구간(42), 제3 구간(43) 및 제4 구간(44)에 따른 레벨 시프터(100)의 동작에 관하여 도 5 내지 도 8을 참조하여 좀 더 상세히 설명한다.
도 5 내지 도 8에 도시된 풀-업 트랜지스터(110), 풀-다운 트랜지스터(120) 및 복수의 트랜지스터들(131 내지 134)에 도시된 ○는 턴-온 상태를 나타내고, ×는 턴-오프 상태를 나타낸다.
또한, 도 5 내지 도 8에 도시된 제1 가변 커패시터(135) 및 제2 가변 커패시터(136)에 도시된 ○는 채널이 형성된 상태를 나타내고, ×는 채널이 형성되지 않은 상태를 나타낸다.
도 5는 도 4에 도시된 타이밍도의 제1 구간(41)에서 레벨 시프터(100)의 동작을 도시한 도면이다.
도 5를 참조하면, 제1 구간(41)에서 제1 입력신호(31)의 전압 레벨이 0 Volt에서 5 Volt로 상승하고, 제2 입력신호(32)의 전압 레벨이 5 Volt에서 0 Volt로 하강하는 경우, 제2 박막트랜지스터(132), 제4 박막트랜지스터(134), 풀-업 트랜지스터(110) 및 풀-다운 트랜지스터(120) 각각의 게이트 단자에 0 Volt가 인가됨에 따라, 제2 박막트랜지스터(132), 제4 박막트랜지스터(134), 풀-업 트랜지스터(110) 및 풀-다운 트랜지스터(120)는 모두 턴-오프(turn-off)된다. 또한, 제1 박막트랜지스터(131)의 게이트 단자에 5 Volt가 인가됨에 따라 제1 박막트랜지스터(131)는 턴-온된다.
이때, 제1 노드(137) 및 제2 노드(138)의 전압 레벨은 제2 박막트랜지스터(132), 제4 박막트랜지스터(134) 및 제2 가변 커패시터(136)를 통한 제1 입력신호(31)와의 용량결합(capacitive coupling)으로 인하여 0 Volt 이하로 내려가게 된다. 즉, 도 4의 타이밍도를 참조하면, 제1 구간(41)에서 제2 노드 신호(33)의 전압 레벨 및 제1 노드 신호(34)의 전압 레벨 각각은 0 Volt 이하로 내려간다.
예를 들어 설명하면, 제2 가변 커패시터(136)의 정전용량이 제2 박막트랜지스터(132)의 정전용량보다 더 크면, 제2 노드(138)의 전압 레벨이 제1 노드(137)의 전압 레벨보다 더 낮아지게 된다.
또한, 제1 구간(41)에서 제1 가변 커패시터(135)의 채널은 형성되지 않지만, 제2 가변 커패시터(136)의 채널은 형성된다. 이와 같은 비대칭 피드스루(asymmetric feedthrough) 현상이 발생함에 따라, 제2 노드 신호(33)의 전압 레벨 및 제1 노드 신호(34)의 전압 레벨이 동일하지 않게 된다.
비대칭 피드스루 현상에 관하여 좀 더 상세히 설명하면, 제1 구간(41) 이전 상태에서 제2 입력신호(32)가 제2 노드(138)보다 더 높은 전압 레벨을 가지고 있었기에 제2 가변 커패시터(136)의 채널은 형성되지만, 제1 구간(41) 이전 상태에서 제1 노드(137) 및 제2 노드(138)가 0 Volt로 동일한 전압을 가지고 있었기에 제1 가변 커패시터(135)의 채널은 형성되지 않는다. 이에 따라, 제1 가변 커패시터(135)가 용량결합에 미치는 영향이 작기에, 제1 노드 신호(34)의 전압 레벨과 제2 노드 신호(33)의 전압 레벨이 함께 변하는 현상을 방지할 수 있다. 이와 같은 비대칭 피드스루의 결과로 인하여 제3 박막트랜지스터(133)가 턴-온될 수 있다.
도 6은 도 5에 도시된 타이밍도의 제2 구간(42)에서 레벨 시프터(100)의 동작을 도시한 도면이다.
도 6을 참조하면, 제2 구간(42)에서 제1 입력신호(31)의 전압 레벨은 5 Volt로 유지되고, 제2 입력신호(32)의 전압 레벨은 0 Volt로 유지되는 경우, 제1 박막트랜지스터(131)는 턴-온 상태를 유지한다. 또한, 제1 구간(41)에서의 비대칭 피드스루 현상의 발생에 따라, 제3 박막트랜지스터(133)도 턴-온된다.
이에 따라, 제1 노드(137)와 제2 노드(138)가 전원 입력단자(146)와 연결됨에 따라, 제2 노드 신호(33)의 전압 레벨 및 제1 노드 신호(34)의 전압 레벨이 상승하게 된다.
이때, 제1 노드 신호(34)의 전압 레벨이 제2 노드 신호(33)의 전압 레벨보다 더 높기에, 제1 가변 커패시터(135)의 채널이 형성되고, 제2 가변 커패시터(136)는 제2 노드(138)의 전압 레벨이 제2 입력신호(32)인 0 Volt보다 높아지는 순간까지 채널이 형성된다.
이러한 경우, 제3 박막트랜지스터(133)를 통과한 전류가 제2 노드 신호(33)의 전압 레벨을 높이게 된다. 이때, 제2 노드 신호(33)의 전압 레벨은 제1 가변 커패시터(135) 및 제2 가변 커패시터(136)의 큰 채널 정전용량으로 인하여 전압의 상승 속도가 상대적으로 느리게 된다.
도 7은 도 4에 도시된 타이밍도의 제3 구간(43)에서 레벨 시프터(100)의 동작을 도시한 도면이다.
도 7을 참조하면, 제3 구간(43)에서 제1 입력신호(31)의 전압 레벨은 5 Volt, 제2 입력신호(32)의 전압 레벨은 0 Volt로 유지되고, 제1 노드(137)의 전압 레벨이 소정의 전압 레벨까지 상승하면, 제1 박막트랜지스터(131)는 턴-오프된다. 이때, 소정의 전압 레벨은 제1 입력신호(31)의 전압레벨과 제1 박막트랜지스터(131)의 문턱 전압 레벨 간의 차가 될 수 있다.
이처럼, 제1 박막트랜지스터(131)가 턴-오프됨에 따라 제1 노드(137)가 플로팅(floating) 상태가 되고, 제1 노드(137)가 플로팅 상태가 됨에 따라 제1 가변 커패시터(135)에 의한 부트스트래핑(bootstrapping) 효과가 발생한다.
또한, 제2 노드(138)의 전압 레벨이 제2 입력신호(32)의 전압 레벨보다 높아지면, 제2 가변 커패시터(136)에 형성된 채널이 사라지게 된다. 이에 따라, 제3 박막트랜지스터(133)를 통과한 전류에 의하여 제2 노드(138)의 충전이 빠르게 진행될 수 있기에, 제2 노드 신호(33)의 전압 레벨, 제1 노드 신호(34)의 전압 레벨 및 출력신호(35)의 전압 레벨이 빠르게 상승할 수 있다.
부트스트래핑 효과에 대하여 좀 더 상세히 설명하면, 제1 노드(137)가 플로팅됨에 따라, 제2 노드(138)의 전압 레벨은 전원 입력단자(146)를 통하여 입력되는 전원의 전압 레벨까지 상승하고, 제1 노드(137)의 전압 레벨은 제2 노드(138)의 전압 레벨보다 더 높게 상승하게 된다.
예를 들어 설명하면, 전원 입력단자(146)를 통하여 입력되는 전원의 전압 레벨이 20 Volt인 경우, 제2 노드(138)의 전압 레벨이 20 Volt까지 상승하면, 플로팅 상태인 제1 노드(137)의 전압 레벨은 20 Volt보다 더 높게 상승할 수 있다.
이에 따라, 게이트 단자에 제1 노드(137)가 연결된 풀-업 트랜지스터(110)는 지속적으로 턴-온 상태를 유지할 수 있게 됨에 따라, 출력신호(35)의 전압 레벨이 20 Volt로 안정적으로 유지될 수 있다.
또한, 제2 박막트랜지스터(132), 제4 박막트랜지스터(134) 및 풀-다운 트랜지스터(120) 각각의 게이트 단자에는 제2 입력신호(32)인 0 Volt가 인가되기에, 출력신호(35)의 전압 레벨의 안정화를 보장할 수 있다.
도 8은 도 4에 도시된 타이밍도의 제4 구간(44)에서 레벨 시프터(100)의 동작을 도시한 도면이다.
도 8을 참조하면, 제4 구간(44)에서 제1 입력신호(31)의 전압 레벨이 5 Volt에서 0 Volt로 하강하여 0 Volt로 유지되고, 제2 입력신호(32)의 전압 레벨이 0 Volt에서 5 Volt로 상승하여 유지되는 경우, 제2 박막트랜지스터(132), 제4 박막트랜지스터(134), 풀-다운 트랜지스터(120) 각각의 게이트 단자에는 5 Volt가 인가됨에 따라, 제2 박막트랜지스터(132), 제4 박막트랜지스터(134), 풀-다운 트랜지스터(120)는 모두 턴-온된다.
따라서, 제1 노드(137), 제2 노드(138) 및 출력단자(148)는 제1 입력신호(31)와 연결됨에 따라, 제1 노드(137)의 전압 레벨, 제2 노드(138)의 전압 레벨 및 출력신호(35)의 전압 레벨은 각각 제1 입력신호(31)의 전압 레벨인 0 Volt가 된다.
도 5 내지 도 8을 참조하면 본 실시예에 따른 레벨 시프터(100)는 TTL(Transistor-Transistor logic) 레벨 전압인 5 Volt 입력을 이용할 수 있기에, 범용성이 우수하다. 또한, 제1 가변 커패시터(135)의 일 예로서 MIS 커패시터 등을 이용하기에, 부트스트래핑 효과를 향상시킴에 따라 레벨 시프터(100)의 동작 속도가 향상될 수 있다.
또한, 본 실시예 따른 레벨 시프터(100)에 포함된 복수의 산화물 박막트랜지스터들(110, 120 및 131 내지 134)의 문턱 전압이 변동하더라도 효율적인 레벨 시프팅 작업을 수행할 수 있다. 예를 들어 설명하면, 레벨 시프터(100)에 포함된 복수의 산화물 박막트랜지스터들(110, 120 및 131 내지 134)의 문턱 전압이 약 -2 Volt 이상 약 2 Volt 이하 사이에서 변동되더라도, 레벨 시프터(100)에서 안정적이고 빠른 속도의 레벨 시프팅을 수행할 수 있다.
도 9는 본 실시예에 따른 레벨 시프터(900)의 또 다른 예를 도시한 도면이다. 도 9를 참조하면, 레벨 시프터(900)는 풀-다운 트랜지스터(910), 풀-업 트랜지스터(920), 제1 박막트랜지스터(931), 제2 박막트랜지스터(932), 제3 박막트랜지스터(933), 제4 박막트랜지스터(934), 제1 가변 커패시터(935) 및 제2 가변 커패시터(936)를 포함할 수 있다.
도 9는 레벨 시프터(900)에 포함된 트랜지스터들인 풀-다운 트랜지스터(910), 풀-업 트랜지스터(920), 제1 박막트랜지스터(931), 제2 박막트랜지스터(932), 제3 박막트랜지스터(933), 제4 박막트랜지스터(934)가 모두 PMOS(P-channel metal oxide semiconductor) 트랜지스터들인 경우를 제외하고는, 도 1 내지 도 8에 도시된 레벨 시프터(100)와 동일하기에 중복되는 설명을 생략한다. 예를 들어 설명하면, 도 9의 레벨 시프터(900)는 도 1 내지 도 8에 도시된 레벨 시프터(100)의 복수의 트랜지스터들을 반전시킴에 따라 구현될 수 있다.
본 실시예에 따른 PMOS 트랜지스터들은 P형 산화물 박막 트랜지스터들 또는 공핍 방식 P형 산화물 박막트랜지스터들이 될 수 있다. 이처럼, 레벨 시프터(900)에 포함된 트랜지스터들이 모두 동일한 타입의 트랜지스터들로 구성되기에 제조공정의 단순화로 인한 생산비용을 감소시킬 수 있고, 레벨 시프터(900)의 경박단소화 및 재료비 절감을 보장할 수 있다.
또한, 본 실시예에 따른 레벨 시프터(900)는 제1 입력단자(942)를 통하여 0 Volt에서 -5 Volt로 하강하고, 소정의 시간 이후에 -5 Volt에서 0 Volt로 상승하는 제1 입력신호가 입력되고, 제1 입력신호에 대한 반전신호인 제2 입력신호가 제2 입력단자(944)를 통하여 레벨 시프터(900)로 입력될 수 있다. 이러한 경우, 제2 입력신호는 -5 Volt에서 0 Volt로 상승하고, 소정의 시간 이후에 0 Volt에서 -5 Volt로 하강하는 신호가 될 수 있다.
풀-다운 트랜지스터(910)는 전원을 입력받는 전원 입력단자(946) 및 출력신호를 출력하는 출력단자(948) 사이에 연결되고, 풀-업 트랜지스터(920)는 출력단자(948) 및 제1 입력신호를 입력받는 제1 입력단자(942) 사이에 연결된다.
예를 들어 설명하면, 풀-다운 트랜지스터(910)는 전원 입력단자(946) 및 출력단자(948) 사이에 연결되고, 제2 박막트랜지스터(932)에서 출력되는 제어신호에 따라 레벨 시프터(900)에서 출력되는 출력신호를 풀-다운시키기 위한 스위칭 동작을 수행한다.
풀-업 트랜지스터(920)는 출력단자(948) 및 제1 입력신호를 입력받는 제1 입력단자(942) 사이에 연결되고, 제2 입력단자(944)를 통하여 입력되는 제2 입력신호에 따라 레벨 시프터(900)에서 출력되는 출력신호를 풀-업시키기 위한 스위칭 동작을 수행한다.
제어회로(930)는 제1 입력신호 및 제1 입력신호에 대한 반전신호인 제2 입력신호를 입력받아 풀-다운 트랜지스터(910)를 제어하는 복수의 트랜지스터들(931 내지 934) 및 적어도 하나 이상의 가변 커패시터(935 및 936)를 포함한다.
좀 더 상세히 설명하면, 적어도 하나 이상의 가변 커패시터(935 및 936)는 제1 노드(937) 및 제2 노드(938) 사이에 연결된 제1 가변 커패시터(935), 및 제2 노드(938) 및 제3 노드(939) 사이에 연결된 제2 가변 커패시터(936)를 포함할 수 있고, 이때, 제1 가변 커패시터(935) 및 제2 가변 커패시터(936)는 도 1에 도시된 레벨 시프터(100)에서와 같이 복수의 트랜지스터들(910, 920, 931 내지 934)의 스위칭 동작에 의하여 채널의 형성 여부가 결정될 수 있다.
이에 따라, 레벨 시프터(900)의 전원 입력단자(946)를 통하여 -20 Volt의 공급전원이 인가되는 경우, 레벨 시프터(900)는 출력단자(948)를 통하여 제1 입력신호를 0 Volt 또는 -20 Volt로 레벨 시프팅된 출력신호를 출력할 수 있다.
본 실시예와 관련된 기술분야에서 통상의 지식을 가진 자라면 도 1 내지 도 8에 기재된 설명을 참조하여, 도 9에 도시된 레벨 시프터(900)의 동작에 관하여 알 수 있기에, 상세한 설명은 생략한다.
도 10은 본 실시예에 따른 디스플레이 장치(1000)의 일 예를 도시한 도면이다. 도 10을 참조하면, 디스플레이 장치(1000)는 레벨 시프터(1100), 게이트 드라이버(1200), 소스 드라이버(1300) 및 픽셀 어레이(1400)로 구성되고, 픽셀 어레이(1400)는 게이트 라인(1410), 소스 라인(1420) 및 액정소자(1430)로 구성된다.
레벨 시프터(1100)는 입력신호를 복수의 동일한 타입의 트랜지스터들 및 적어도 하나 이상의 가변 커패시터(capacitor)를 이용하여 레벨 시프팅(level shifting)된 출력신호를 출력한다. 이때, 복수의 동일한 타입의 트랜지스터들은 레벨 시프터(1100)에 포함되는 트랜지스터들이 모두 N형 박막트랜지스터들이거나, 또는 모두 P형 박막트랜지스터들인 경우를 나타낼 수 있다.
예를 들어 설명하면, 레벨 시프터(1100)는 전원을 입력받는 전원 입력단자 및 출력신호를 출력하는 출력단자 사이에 연결되는 제1 트랜지스터, 출력단자 및 제1 입력신호를 입력받는 제1 입력단자 사이에 연결되는 제2 트랜지스터 및 복수의 동일한 타입의 트랜지스터들 및 적어도 하나 이상의 가변 커패시터를 포함하는 제어회로를 포함할 수 있다.
이때, 복수의 동일한 타입의 트랜지스터들은 제1 입력신호 및 제1 입력신호에 대한 반전신호인 제2 입력신호를 입력받아 제1 트랜지스터를 제어하고, 적어도 하나 이상의 가변 커패시터는 복수의 트랜지스터들의 스위칭 동작에 의하여 채널의 형성 여부가 결정된다.
예를 들어 설명하면, 레벨 시프터(1100)의 제1 트랜지스터, 제2 트랜지스터 및 제어회로에 포함된 복수의 트랜지스터들이 모두 N형 트랜지스터인 경우, 제1 트랜지스터는 레벨 시프터(1100)에서 출력되는 출력신호를 풀-업시키기 위한 스위칭 동작을 수행하는 풀-업 트랜지스터이고, 제2 트랜지스터는 레벨 시프터(1100)에서 출력되는 출력신호를 풀-다운시키기 위한 스위칭 동작을 수행하는 풀-다운 트랜지스터가 될 수 있다.
다른 예를 들어 설명하면, 레벨 시프터(1100)의 제1 트랜지스터, 제2 트랜지스터 및 제어회로에 포함된 복수의 트랜지스터들이 모두 P형 트랜지스터인 경우, 제1 트랜지스터는 레벨 시프터(1100)에서 출력되는 출력신호를 풀-다운시키기 위한 스위칭 동작을 수행하는 풀-다운 트랜지스터이고, 제2 트랜지스터는 레벨 시프터(1100)에서 출력되는 출력신호를 풀-업시키기 위한 스위칭 동작을 수행하는 풀-업 트랜지스터가 될 수 있다.
상기에서 설명한 바와 같이, 도 10에 도시된 레벨 시프터(1100)는 도 1 내지 도 8에 도시된 레벨 시프터(100) 또는 도 9에 도시된 레벨 시프터(900) 중 어느 하나가 될 수 있다. 이에 따라, 도 1 내지 도 9와 관련하여 기재된 내용은 도 10에 도시된 레벨 시프터(1100)에도 적용이 가능하기에 중복되는 설명은 생략한다.
게이트 드라이버(1200)는 레벨 시프터(1100)로부터 출력되는 출력신호를 입력받아 픽셀 어레이(1400)의 게이트 라인(1410)에 게이트 신호를 공급한다. 이때, 게이트 드라이버(1200)는 게이트 라인(1410)에 게이트 신호를 순차적으로 공급하나, 이에 한정되지 않고, 비 순차적으로 공급할 수도 있다.
소스 드라이버(1300)는 픽셀 어레이(1400)의 소스 라인(1420)에 픽셀 전압을 공급한다. 예를 들어 설명하면, 소스 드라이버(1300)는 디지털 비디오 신호를 아날로그 비디오 신호로 변환하여 소스 라인(1420)에 공급할 수 있다. 이때, 변환된 아날로그 비디오 신호는 액정 셀에 공급되는 픽셀 전압이 될 수 있다.
픽셀 어레이(1400)는 게이트 라인(1410) 및 소스 라인(1420)이 교차되고, 게이트 라인(1410)과 소스 라인(1420)의 교차부들 각각에 액정 셀을 구동하는 액정 소자(1430)를 포함한다. 이에 따라, 액정 소자(1430)는 게이트 라인(1410)으로부터 공급되는 게이트 신호에 응답하여 소스 라인(1420)을 통하여 공급되는 픽셀 전압을 액정 셀에 공급할 수 있다.
따라서, 본 실시예에 따른 레벨 시프터(1100)에서 안정적이고 빠른 속도의 출력신호가 게이트 드라이버(1200)로 공급됨에 따라, 디스플레이 장치(1000)의 안정적인 동작을 보장할 수 있다.
또한, 레벨 시프터(1100)는 모두 동일한 타입의 트랜지스터들로 구성되기에, 제조공정의 단순화로 인한 디스플레이 장치(1000)의 생산 비용을 감소시킬 수 있다.
한편, 상술한 방법은 컴퓨터에서 실행될 수 있는 프로그램으로 작성 가능하고, 컴퓨터로 읽을 수 있는 기록매체를 이용하여 상기 프로그램을 동작시키는 범용 디지털 컴퓨터에서 구현될 수 있다. 또한, 상술한 방법에서 사용된 데이터의 구조는 컴퓨터로 읽을 수 있는 기록매체에 여러 수단을 통하여 기록될 수 있다. 상기 컴퓨터로 읽을 수 있는 기록매체는 마그네틱 저장매체(예를 들면, 롬, 램, USB, 플로피 디스크, 하드 디스크 등), 광학적 판독 매체(예를 들면, 시디롬, 디브이디 등)를 포함한다.
본 실시예와 관련된 기술 분야에서 통상의 지식을 가진 자는 상기된 기재의 본질적인 특성에서 벗어나지 않는 범위에서 변형된 형태로 구현될 수 있음을 이해할 수 있을 것이다. 그러므로 개시된 방법들은 한정적인 관점이 아니라 설명적인 관점에서 고려되어야 한다. 본 발명의 범위는 전술한 설명이 아니라 특허청구범위에 나타나 있으며, 그와 동등한 범위 내에 있는 모든 차이점은 본 발명에 포함된 것으로 해석되어야 할 것이다.
100 ... 레벨 시프터
110 ... 풀-업 트랜지스터
120 ... 풀-다운 트랜지스터
130 ... 제어회로

Claims (20)

  1. 제1 입력신호를 출력신호로 레벨 시프팅(level shifting)하는 레벨 시프터(level shifter)에 있어서,
    전원을 입력받는 전원 입력단자 및 상기 출력신호를 출력하는 출력단자 사이에 연결되는 풀-업 트랜지스터(pull-up transistor);
    상기 출력단자 및 상기 제1 입력신호를 입력받는 제1 입력단자 사이에 연결되는 풀-다운 트랜지스터(pull-down transistor); 및
    상기 제1 입력신호 및 상기 제1 입력신호에 대한 반전신호인 제2 입력신호를 입력받아 상기 풀-업 트랜지스터를 제어하는 복수의 트랜지스터들, 및 적어도 하나 이상의 가변 커패시터(capacitor)를 포함하는 제어회로를 포함하고,
    상기 적어도 하나 이상의 가변 커패시터는 상기 복수의 트랜지스터들의 스위칭 동작에 의하여 채널의 형성 여부가 결정되고,
    상기 제어회로는 상기 전원 입력단자 및 제1 노드 사이에 연결되고, 상기 제1 입력신호의 레벨에 따라 스위칭 동작을 수행하는 제1 박막트랜지스터, 상기 제1 노드 및 상기 제1 입력단자 사이에 연결되고, 상기 제2 입력신호의 레벨에 따라 스위칭 동작을 수행하는 제2 박막트랜지스터, 상기 전원 입력단자 및 제2 노드 사이에 연결되고, 상기 제1 박막트랜지스터의 드레인 단자에서 출력되고 상기 제1 노드를 통하여 입력되는 드레인 신호의 레벨에 따라 스위칭 동작을 수행하는 제3 박막트랜지스터 및 상기 제2 노드 및 상기 제1 입력단자 사이에 연결되고, 제2 입력단자로부터 제3 노드를 통하여 입력되는 제2 입력신호의 레벨에 따라 스위칭 동작을 수행하는 제4 박막트랜지스터를 포함하는 레벨 시프터.
  2. 제 1 항에 있어서,
    상기 풀-업 트랜지스터, 상기 풀-다운 트랜지스터 및 상기 복수의 트랜지스터들은 모두 NMOS(N-channel metal oxide semiconductor) 트랜지스터들인 레벨 시프터.
  3. 제 2 항에 있어서,
    상기 NMOS 트랜지스터들은 N형 산화물(oxide) 박막트랜지스터들(Thin Film Transistors; TFTs)인 레벨 시프터.
  4. 제 1 항에 있어서,
    상기 적어도 하나 이상의 가변 커패시터는 적어도 하나 이상의 MOS 커패시터, 또는 적어도 하나 이상의 MIS(metal insulator semiconductor) 커패시터를 포함하는 레벨 시프터.
  5. 삭제
  6. 제 1 항에 있어서, 상기 제어회로는
    상기 제1 노드 및 상기 제2 노드 사이에 연결되는 제1 가변 커패시터; 및
    상기 제3 노드 및 상기 제2 노드 사이에 연결되는 제2 가변 커패시터;를 더 포함하는 레벨 시프터.
  7. 제 6 항에 있어서,
    상기 제1 가변 커패시터의 게이트 단자는 상기 제1 노드에 연결되고, 상기 제2 가변 커패시터의 게이트 단자는 상기 제3 노드에 연결되는 레벨 시프터.
  8. 제 6 항에 있어서,
    상기 제1 박막트랜지스터, 제2 박막트랜지스터, 제3 박막트랜지스터 및 제4 박막트랜지스터는 모두 N형 박막트랜지스터들인 경우, 상기 제1 입력신호의 전압 레벨이 제1 레벨에서 제2 레벨로 상승할 때, 상기 제1 가변 커패시터의 채널은 형성되지 않고, 상기 제2 가변 커패시터의 채널은 형성되는 레벨 시프터.
  9. 제 8 항에 있어서,
    상기 제1 가변 커패시터의 채널이 형성되지 않음에 따라, 상기 제3 박막트랜지스터가 턴-온되는 레벨 시프터.
  10. 제 6 항에 있어서,
    상기 제1 박막트랜지스터, 제2 박막트랜지스터, 제3 박막트랜지스터 및 제4 박막트랜지스터는 모두 N형 박막트랜지스터들인 경우, 상기 제1 입력신호의 전압 레벨이 제2 레벨로 유지되고, 상기 제1 노드의 전압 레벨이 상승함에 따라, 상기 제1 박막트랜지스터가 턴-오프되어 상기 제1 노드가 플로팅되는 레벨 시프터.
  11. 제 10 항에 있어서,
    상기 제1 노드가 플로팅됨에 따라, 상기 제2 노드의 전압 레벨은 상기 전원 입력단자를 통하여 입력되는 전원의 전압 레벨까지 상승하고, 상기 제1 노드의 전압 레벨은 상기 제2 노드의 전압 레벨보다 더 높게 상승하는 레벨 시프터.
  12. 제1 입력신호를 출력신호로 레벨 시프팅하는 레벨 시프터에 있어서,
    전원을 입력받는 전원 입력단자 및 상기 출력신호를 출력하는 출력단자 사이에 연결되는 풀-다운 트랜지스터;
    상기 출력단자 및 상기 제1 입력신호를 입력받는 제1 입력단자 사이에 연결되는 풀-업 트랜지스터; 및
    상기 제1 입력신호 및 상기 제1 입력신호에 대한 반전신호인 제2 입력신호를 입력받아 상기 풀-다운 트랜지스터를 제어하는 복수의 트랜지스터들, 및 적어도 하나 이상의 가변 커패시터(capacitor)를 포함하는 제어회로를 포함하고,
    상기 적어도 하나 이상의 가변 커패시터는 상기 복수의 트랜지스터들의 스위칭 동작에 의하여 채널의 형성 여부가 결정되고,
    상기 제어회로는 상기 전원 입력단자 및 제1 노드 사이에 연결되고, 상기 제1 입력신호의 레벨에 따라 스위칭 동작을 수행하는 제1 박막트랜지스터, 상기 제1 노드 및 상기 제1 입력단자 사이에 연결되고, 상기 제2 입력신호의 레벨에 따라 스위칭 동작을 수행하는 제2 박막트랜지스터, 상기 전원 입력단자 및 제2 노드 사이에 연결되고, 상기 제1 박막트랜지스터의 드레인 단자에서 출력되고 상기 제1 노드를 통하여 입력되는 드레인 신호의 레벨에 따라 스위칭 동작을 수행하는 제3 박막트랜지스터 및 상기 제2 노드 및 상기 제1 입력단자 사이에 연결되고, 제2 입력단자로부터 제3 노드를 통하여 입력되는 제2 입력신호의 레벨에 따라 스위칭 동작을 수행하는 제4 박막트랜지스터를 포함하는 레벨 시프터.
  13. 제 12 항에 있어서,
    상기 풀-업 트랜지스터, 상기 풀-다운 트랜지스터 및 상기 복수의 트랜지스터들은 모두 PMOS(P-channel metal oxide semiconductor) 트랜지스터들인 레벨 시프터.
  14. 제 13 항에 있어서,
    상기 PMOS 트랜지스터들은 P형 산화물 박막 트랜지스터들인 레벨 시프터.
  15. 제 12 항에 있어서,
    상기 적어도 하나 이상의 가변 커패시터는 적어도 하나 이상의 MOS 커패시터, 또는 적어도 하나 이상의 MIS(metal insulator semiconductor) 커패시터를 포함하는 레벨 시프터.
  16. 픽셀 어레이를 포함하는 디스플레이 장치에 있어서,
    제1 입력신호를 복수의 동일한 타입의 트랜지스터들 및 적어도 하나 이상의 가변 커패시터(capacitor)를 이용하여 레벨 시프팅(level shifting)된 출력신호를 출력하는 레벨 시프터(level shifter);
    상기 출력신호를 입력받아 상기 픽셀 어레이의 게이트 라인에 게이트 신호를 공급하는 게이트 드라이버;
    상기 픽셀 어레이의 소스 라인에 픽셀 전압을 공급하는 소스 드라이버; 및
    상기 게이트 라인 및 상기 소스 라인이 교차되고, 상기 게이트 라인과 상기 소스 라인의 교차부들 각각에 액정 셀을 구동하는 액정 소자를 포함하는 픽셀 어레이를 포함하고,
    상기 레벨 시프터는 전원을 입력받는 전원 입력단자 및 상기 출력신호를 출력하는 출력단자 사이에 연결되는 제1 트랜지스터, 상기 출력단자 및 상기 제1 입력신호를 입력받는 제1 입력단자 사이에 연결되는 제2 트랜지스터 및 상기 복수의 동일한 타입의 트랜지스터들 및 상기 적어도 하나 이상의 가변 커패시터를 포함하는 제어회로를 포함하고,
    상기 복수의 동일한 타입의 트랜지스터들은 상기 제1 입력신호 및 상기 제1 입력신호에 대한 반전신호인 제2 입력신호를 입력받아 상기 제1 트랜지스터를 제어하고, 상기 적어도 하나 이상의 가변 커패시터는 상기 복수의 트랜지스터들의 스위칭 동작에 의하여 채널의 형성 여부가 결정되며,
    상기 제어회로는 상기 전원 입력단자 및 제1 노드 사이에 연결되고, 상기 제1 입력신호의 레벨에 따라 스위칭 동작을 수행하는 제1 박막트랜지스터, 상기 제1 노드 및 상기 제1 입력단자 사이에 연결되고, 상기 제2 입력신호의 레벨에 따라 스위칭 동작을 수행하는 제2 박막트랜지스터, 상기 전원 입력단자 및 제2 노드 사이에 연결되고, 상기 제1 박막트랜지스터의 드레인 단자에서 출력되고 상기 제1 노드를 통하여 입력되는 드레인 신호의 레벨에 따라 스위칭 동작을 수행하는 제3 박막트랜지스터 및 상기 제2 노드 및 상기 제1 입력단자 사이에 연결되고, 제2 입력단자로부터 제3 노드를 통하여 입력되는 제2 입력신호의 레벨에 따라 스위칭 동작을 수행하는 제4 박막트랜지스터를 포함하는 디스플레이 장치.
  17. 삭제
  18. 제 16 항에 있어서,
    상기 복수의 동일한 타입의 트랜지스터들은 N형 산화물 박막트랜지스터들이거나, 또는 P형 산화물 박막트랜지스터들이고,
    상기 적어도 하나 이상의 가변 커패시터는 적어도 하나 이상의 MOS 커패시터, 또는 적어도 하나 이상의 MIS 커패시터를 포함하는 디스플레이 장치.
  19. 삭제
  20. 제 16 항에 있어서, 상기 제어회로는
    상기 제1 노드 및 상기 제2 노드 사이에 연결되는 제1 가변 커패시터; 및
    상기 제3 노드 및 상기 제2 노드 사이에 연결되는 제2 가변 커패시터;를 더 포함하는 디스플레이 장치.
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