JP4221183B2 - 液晶表示装置 - Google Patents

Description

【０００１】
【発明の属する技術分野】
本発明は、プロジェクタ用表示装置に係り、特に高速化された映像信号を複数の表示素子に入力する液晶表示装置における液晶パネル駆動回路構成に適用して有効な技術に関する。
【０００２】
【従来の技術】
近年、液晶表示装置は、小型表示装置から所謂ＯＡ機器等の表示端末用に広く普及している。この液晶表示装置は、基本的には少なくとも一方が透明なガラス板やプラスチック基板等からなる一対の絶縁基板の間に液晶組成物の層（液晶層）を挟持して所謂液晶パネル（液晶表示素子または液晶セルとも言う）を構成する。
【０００３】
この液晶パネルは、画素形成用の各種電極に選択的に電圧を印加して所定画素部分の液晶組成物を構成する液晶分子の配向方向を変化させて画素形成を行う。また、液晶パネルの中で画素がマトリックス状に配置され、表示部を形成したものが知られている。画素がマトリックス状に配置された液晶パネルは、単純マトリックス方式とアクティブマトリックス方式との２つの方式に大きく分類されている。単純マトリクス方式は、一対の絶縁基板のそれぞれに形成した交差する２本のストライプ状電極の交差点で画素を形成する。また、アクティブマトリクス方式は画素電極と画素選択用のアクティブ素子（例えば、薄膜トランジスタ）を有し、このアクティブ素子を選択することにより、当該アクティブ素子に接続した画素電極と該画素電極に対向する基準電極とで画素を形成する。
【０００４】
画素毎にアクティブ素子（例えば、薄膜トランジスタ）を有し、このアクティブ素子をスイッチング駆動するアクティブマトリクス型液晶表示装置は、ノート型パソコン等の表示装置として広く使用されている。一般に、アクティブマトリクス型液晶表示装置は、一方の基板に形成した電極と他方の基板に形成した電極との間に液晶層の配向方向を変えるための電界を印加する、所謂縦電界方式を採用している。また、液晶層に印加する電界の方向を基板面とほぼ平行な方向とする、所謂横電界方式（ＩＰＳ（Ｉｎ−Ｐｌａｎｅ Ｓｗｉｔｃｈｉｎｇ）方式とも言う）の液晶表示装置が実用化されている。
【０００５】
一方、液晶表示装置を用いる表示装置として、液晶プロジェクタが実用化されている。液晶プロジェクタは光源からの照明光を液晶パネルに照射し、液晶パネルの画像をスクリーンに投写するものである。液晶プロジェクタに用いられる液晶パネルには反射型と透過型とがあるが、液晶パネルを反射型とした場合には、画素のほぼ全域を有効な反射面とすることができ、液晶パネルの小型化、高精細化、高輝度化において、透過型に比較して有利である。また、アクティブマトリクス型液晶表示装置の中で画素電極を形成した基板上に、画素電極を駆動する駆動回路をも形成する所謂駆動回路一体型液晶表示装置が知られている。
【０００６】
さらには、駆動回路一体型液晶表示装置において、画素電極及び、駆動回路を絶縁基板ではなく、半導体基板上に形成した反射型液晶表示装置（Liquid Crystal on Silicon、以下LCOSとも呼ぶ）が知られている。
【０００７】
また、駆動回路一体型液晶表示装置の駆動方法において、外部から映像信号を液晶表示装置にアナログ信号で入力し、駆動回路により映像信号をサンプリングして液晶パネルに出力する駆動方法が知られている。この場合、３原色を構成するＲＧＢの各映像信号は、共通のＬＳＩにより処理されるため同一回路基板上に形成され、各液晶表示装置に分配される方法が一般的にとられる。
【０００８】
【発明が解決しようとする課題】
反射型液晶表示装置ではフリッカー低減のため、液晶パネルへ入力する映像信号のフレーム周波数を高速化する方法を用いている。すなわち、元の映像信号のフレーム周波数が６０Hｚであった場合、元の映像信号を一旦フレームメモリに保持し、液晶へのＤＣ電圧印加を避けるために、対向電極に対して正極、負極の映像信号を生成し、液晶パネルに２倍の１２０Hzの速度にて入力する。このことにより、液晶パネルには常に対向電極に対して対称の映像信号を印加できる。ところが、フレーム周波数を高速化することにより、高周波によるＥＭＩすなわち電磁波妨害、ＥＭＣすなわち電磁環境適合性の問題を生じ、回路基板設計に制約が発生することを見出した。すなわち、複数の液晶パネルからなるプロジェクターの光学系形状に合わせた液晶パネルの配置を行うために、フレーム周波数を高速化する回路から液晶パネルへの信号配線経路の長さにより、ノイズやＥＭＩ、ＥＭＣの問題が発生する。更に、多少の光学系形状の変更や、組み立ての容易性を考慮して、液晶パネルへ接続するためのフレキシブルケーブル（ＦＰＣ）を長くとる必要があり、高速化された信号が配線の負荷により、映像信号を劣化させると言う問題を見出した。また、３原色を構成する各液晶パネルまでの信号線配線経路長を合わせることが困難であるという問題も発生する。
【０００９】
【課題を解決するための手段】
複数の液晶パネルへの信号配線経路を等しくする為に、フレーム周波数を高速化する回路部及び液晶パネルを制御する液晶パネル駆動制御回路を、その他の回路部から別回路基板にて分離独立させ、各液晶パネル毎に配置し、フレキシブルなケーブルにより接続、電圧の小振幅な差動信号により映像信号を供給する。これにより、その他の回路部からフレーム周波数高速化回路までは、低速な信号線により結線されるため、ノイズやＥＭＩ、ＥＭＣの問題を抑える事が可能となる。
【００１０】
【発明の実施の形態】
以下、図面を参照して本発明の実施の形態を詳細に説明する。なお、発明の実施の形態を説明するための全図において、同一機能を有するものは同一符号を付け、その繰り返しの説明は省略する。
【００１１】
図１は、本発明の実施の形態である液晶表示装置の概略構成を示すブロック図である。
【００１２】
本実施の形態の液晶表示装置は、液晶パネル（液晶表示素子）１００と、表示制御回路１１１とで構成される。表示制御回路１１１は液晶パネル駆動制御回路４００と、前処理回路４７０とに分離されている。
【００１３】
液晶パネル１００は、マトリックス状に画素部１０１が設けられた表示部１１０と、水平駆動回路（映像信号線駆動回路）１２０と、垂直駆動回路（走査信号線駆動回路）１３０と、画素電位制御回路１３５から構成される。また、表示部１１０と水平駆動回路１２０と垂直駆動回路１３０と画素電位制御回路１３５とは同一基板上に設けられている。画素部１０１には画素電極と対向電極と両電極に挟まれて液晶層が設けられる（図示せず）。画素電極と対向電極の間に電圧を印加することにより、液晶分子の配向方向等が変化し、それに伴い液晶層の光に対する性質が変化することを利用して表示が行われる。なお、本発明は画素電位制御回路１３５を有する液晶表示装置に適用して有効であるが、画素電位制御回路１３５を有する液晶表示装置に限られるものではない。
【００１４】
表示制御回路１１１には外部装置（例えばパーソナルコンピュータ等）から外部制御信号線４０１が接続している。表示制御回路１１１は外部から外部制御信号線４０１を経て送信されてくる制御信号を用い、水平駆動回路１２０および、垂直駆動回路１３０、画素電位制御回路１３５を制御する信号を出力する。
【００１５】
また、表示制御回路１１１には表示信号線４０２が接続しており、外部装置から表示信号が入力する。表示信号は液晶パネル１００に表示する映像を構成するよう一定の順番で送られてくる。例えば、液晶パネル１００の左上に位置する画素を先頭に、１行分の画素データが順番に送られ、上から下に向けて各行のデータが外部装置から順次送られてくる。表示制御回路１１１は表示信号を基に映像信号を形成し、液晶パネル１００が映像を表示するタイミングに合わせて映像信号を水平駆動回路１２０に供給する。
【００１６】
１３１は液晶パネル駆動制御回路４００から出力する制御信号線であり、１３２は映像信号伝送線である。なお、図１では映像信号伝送線１３２を１本で示しているが、複数相に相展開しており複数本の映像信号伝送線１３２が設けられる。また、映像信号がデジタルデータの場合は、データ転送に必要な数の映像信号伝送線１３２が設けられる。
【００１７】
映像信号伝送線１３２は液晶パネル駆動制御回路４００から出力して、表示部１１０の周辺に設けられた水平駆動回路１２０に接続する。水平駆動回路１２０からは垂直方向（図中Ｙ方向）に、複数本の映像信号線（ドレイン信号線または垂直信号線ともいう）１０３が延びている。また複数本の映像信号線１０３は、水平方向（Ｘ方向）に並んで設けられている。映像信号線１０３により映像信号が画素部１０１に伝えられる。
【００１８】
また、表示部１１０の周辺には垂直駆動回路１３０も設けられている。垂直駆動回路１３０からは水平方向（Ｘ方向）に複数本の走査信号線（ゲート信号線または水平信号線ともいう）１０２が延びている。また複数本の走査信号線１０２は、垂直方向（Ｙ方向）に並んで設けられている。走査信号線１０２により画素部１０１に設けられたスイッチング素子をオン／オフする走査信号が伝えられる。
【００１９】
さらに、表示部１１０の周辺には画素電位制御回路１３５が設けられている。画素電位制御回路１３５からは水平方向（Ｘ方向）に複数本の画素電位制御線１３６が延びている。また複数本の画素電位制御線１３６は、垂直方向（Ｙ方向）に並んで設けられている。画素電位制御線１３６により画素電極の電位を制御する信号が伝えられる。
【００２０】
なお、各回路の電源電圧線については表示を省略したが、必要な電圧が表示制御装置１１１から液晶パネル１００等の各回路に供給されているものとする。
【００２１】
水平駆動回路１２０は、水平シフトレジスタ１２１と、映像信号選択回路１２３とから構成される。表示制御装置１１１からの制御信号線１３１が水平シフトレジスタ１２１に接続され、制御信号が供給されている。また、表示制御装置１１１からの制御信号線１３１と映像信号伝送線１３２が映像信号選択回路１２３に接続され、制御信号と映像信号とが供給されている。
【００２２】
表示制御装置１１１から供給される映像信号がアナログ信号の場合には、水平駆動回路１２０は制御信号に従い、出力すべき電圧を映像信号から取り出して映像信号線１０３に出力する。また、映像信号がデジタル信号の場合には、デジタル信号が示す電圧を選択して映像信号線１０３に出力する。
【００２３】
表示制御装置１１１は、外部から外部制御信号線４０１を介して送られる表示開始を示す制御信号（例えば垂直同期信号）の入力後に、第１番目のディスプレイタイミング信号が入力されると、制御信号線１３１を介して垂直駆動回路１３０にスタートパルスを出力する。次に、表示制御装置１１１は水平同期信号に基づいて、１水平走査時間（以下１ｈと示す）毎に、走査信号線１０２を順次選択すようにシフトクロックを垂直駆動回路１３０に出力する。垂直駆動回路１３０は、シフトクロックに従い走査信号線１０２を選択し、走査信号線１０２に走査信号を出力する。すなわち、垂直駆動回路１３０は図１中上から順番に１水平走査時間１ｈの間、走査信号線１０２を選択する信号を出力する。
【００２４】
また、表示制御装置１１１は、ディスプレイタイミング信号が入力されると、これを水平方向の表示開始と判断し、映像信号を水平駆動回路１２０に出力する。表示制御装置１１１から映像信号は順次出力されるが、水平シフトレジスタ１２１は表示制御装置１１１から送られてくるシフトクロックに従いタイミング信号を出力する。タイミング信号は、映像信号選択回路１２３が各映像信号線１０２に出力すべき映像信号を取り込むタイミングを示している。
【００２５】
映像信号がアナログ信号の場合には、映像信号選択回路１２３はサンプルホールド回路を有しており各映像信号線１０３毎に映像信号を取込み出力する。表示制御装置１１１は映像信号選択回路１２３が希望する映像信号を取り込むために、サンプルホールド回路にタイミング信号が入力するタイミングに合せて、該当するサンプルホールド回路が取り込むべき映像信号を出力する。映像信号選択回路１２３はタイミング信号に従い映像信号（アナログ信号）の中から一定の電圧（階調電圧）を取り込み、該取り込んだ階調電圧を映像信号として映像信号線１０３に出力する。映像信号線１０３に出力された階調電圧は垂直駆動回路１３０からの走査信号が出力されるタイミングに従い画素部１０１の画素電極に書き込まれる。
【００２６】
映像信号がデジタル信号の場合には、映像信号選択回路１２３は各映像信号線１０３毎に映像信号（デジタルデータ）を取込み、保持する回路（ラッチ回路）を有しており、このラッチ回路はタイミング信号が入力すると映像信号を記録する。映像信号選択回路１２３には、表示する階調に従った電圧（階調電圧）が供給されており、映像信号選択回路１２３は記録されている映像信号（デジタルデータ）に従い階調電圧を選択し、該選択した階調電圧を映像信号として映像信号線１０３に出力する。
【００２７】
画素電位制御回路１３５は、表示制御装置１１１からの制御信号にもとづき、画素電極に書き込まれた映像信号の電圧を制御する。映像信号線１０３から画素電極に書き込まれた階調電圧は、対向電極の基準電圧に対してある電位差を有している。画素電位制御回路１３５は画素部１０１に制御信号を供給して画素電極と対向電極との間の電位差を変化させる。なお、画素電位制御回路１３５については後で詳述する。
【００２８】
次に図２を用いて液晶パネル駆動制御回路４００について説明する。図２（ａ）は映像信号としてアナログ信号を出力する液晶パネル駆動制御回路４００を示す概略ブロック図で、図２（ｂ）は映像信号としてデジタル信号を出力する液晶パネル駆動制御回路４００を示す概略ブロック図である。
【００２９】
前述したように、外部から表示信号線４０２を介して表示信号と、外部制御信号線４０１を介して制御信号が表示制御装置１１１に入力している。符号４７０は前処理回路で、４００は液晶パネル駆動制御回路である。液晶パネル駆動制御回路４００は液晶パネル駆動用のパルス信号を供給する等、直接に液晶パネル１００を駆動する回路系であり、前処理回路４７０は外部からの信号を変換して、液晶パネル駆動制御回路４００に必要な信号を生成する等、直接に液晶パネル１００を駆動しない回路系である。
【００３０】
符号４０３は外部信号入力回路で外部装置からの信号が入力する。外部信号入力回路４０３では種々の形式で送られて来る外部データを変換している。図２では、外部データを変換する回路としてＡＤ変換回路４０８を示している。例えば、外部装置から送られて来る表示信号がアナログ信号の場合に、ＡＤ変換回路４０８にて表示信号をデジタル信号に変換している。なお、外部データは各種フォーマットが決められており、外部信号入力回路４０３では各種フォーマットに適応した変換回路が用意される。
【００３１】
前処理回路４７０及び、液晶パネル駆動制御回路４００では補正等の信号処理が行われ、液晶パネル駆動制御回路４００から液晶パネル１００の仕様に合せた信号が出力する。４０４は信号処理回路で、映像信号のデータレートの変換、γ補正等の信号処理が行われる。また、信号処理回路４０４は映像信号に合わせ、液晶パネルの駆動に必要な各種駆動パルスを生成、出力する駆動用パルス回路４０９を有している。
【００３２】
映像信号のデータレートの変換について以下簡単に説明する。外部から表示に必要な信号は液晶パネル駆動制御回路４００に１画面毎送られてくる。この１画面分の表示に必要な信号が送られてくる期間を１フレーム周期とし、フレーム周期の逆数をフレーム周波数とする。特に外部から液晶表示装置に信号が送られる場合を外部フレーム周期、表示制御装置１１１が液晶パネル１００に信号を送る場合を液晶駆動フレーム周期と呼ぶ。信号処理回路４０４では外部フレーム周波数に対して液晶駆動フレーム周波数を数倍に上げている（データレート変換）。フレーム周波数の逓倍化は、フリッカの防止の目的で行われる。
【００３３】
図２（ａ）に示す液晶パネル駆動制御回路４００には、アナログ信号用の回路が具備している。４６４はデジタル信号をアナログ変換した後、必要なアナログ回路での処理を行うアナログドライバ回路である。４０５はＤＡ変換回路部であり信号処理回路４０４で信号処理したデジタル信号をアナログ信号に変換している。４０６は増幅交流化回路である。増幅交流化回路４０６はＤＡ変換回路４０５から出力したアナログ信号を増幅し交流化する。
【００３４】
一般に液晶表示装置においては、液晶層に印加する電圧の極性を周期的に反転させる交流化駆動が行われている。交流化駆動を行う目的は直流電圧が液晶に印加されることによる劣化を防止するためである。画素部１０１には前述したように画素電極と対向電極が設けられているが、交流化駆動を行う一つの方法として、対向電極に定電圧を印加し、画素電極に対向電極に対して正極性、負極性の階調電圧を印加する。なお、本明細書では正極性と負極性の電圧とは対向電極の電位を基準にした画素電極の電圧を示している。
【００３５】
画素電極及び、駆動回路を半導体基板上に形成した反射型液晶表示装置ＬＣＯＳでは、この交流化駆動をフレーム周期で行っている（フレーム反転）。ライン反転、ドット反転が用いられない理由は、反射型液晶表示装置ＬＣＯＳではブラックマトリックスを設けないため、ライン反転、ドット反転で生じる不要な横電界による光漏れを隠すことができないからである。ただし、フレーム反転を行うと、フレーム周期で表示面にフリッカが生じる（面フリッカ）。そこで、反射型液晶表示装置ＬＣＯＳでは、前述したようにデータレート変換を行うことで、フレーム周期を人間の目の応答時間より短くし、面フリッカを低減している。
【００３６】
増幅交流化回路４０６の次段には、サンプルホールド回路４０７が設けられている。サンプルホールド回路４０７では、増幅交流化回路４０６から出力した映像信号を一定の期間ごと取り込み、映像信号伝送線１３２に出力している。前述したように映像信号伝送線１３２は複数本形成されており、サンプルホールド回路４０７は取込んだ電圧を映像信号伝送線１３２に順番に出力する。そのため、映像信号は複数相に相展開されて映像信号伝送線１３２に出力される。
【００３７】
次に、図３を用いてプロジェクタの回路構成を説明する。なお、図３では各回路の配置は考慮せずに各回路間の関連について示している。
【００３８】
図３はプロジェクタのパネル３板方式の構成である。プロジェクタの外部から入力される映像信号は、いくつかのフォーマットがあり、それぞれに応じて、外部信号入力回路４０３には、各種取りこみ回路が用意される。４５０はビデオ信号デコーダーである。ＴＶ信号フォーマットであるＮＴＳＣやＰＡＬ、SECAMのアナログコンポジット信号、または色差信号を、色、輝度信号に分離し、デジタル信号に変換する。４５１はデジタル入力のインターフェイスであり、ＤＶＩ (Digital Visual Interface)、ＴＭＤＳ(Transition Minimized Differential Signaling)、ＬＶＤＳ(Low Voltage Differential Signaling)、IEEE1394等のデジタル信号のレシーバーである。４５５はＲＧＢアナログ信号入力回路である。パーソナルコンピュータ等からＲＧＢ毎のアナログ信号が入力し、デジタル信号に変換される。
【００３９】
符号４５２は解像度変換回路である。異なる入力フォーマットに対応するため、液晶表示素子への信号は、表示する素子に合わせたフォーマットに合わせ変換する必要がある。一般的には、デジタルの演算処理により入力フォーマット（水平垂直画素数）に対し、所望される出力フォーマット（水平垂直画素数）を算出し生成する解像度変換回路が用いられる。
【００４０】
符号４５３は色むら補正回路である。一般的には液晶を用いた表示素子には、液晶ギャップのムラや、光学系に対する応力の掛かり方により表示領域内に輝度のムラが発生することが有る。このムラを回路の演算により補正する事が可能であり、予め得られたムラの情報を元に表示の平面座標に対する補正値を演算し、表示結果にてムラが無くなる様画像処理する。
【００４１】
符号４５４はＯＳＤ（On Screen Display）コントローラであり、表示画像に、任意の文字表示を加算するために使用される。４３０はマイクロプロセッサであり、回路全体の制御を行う。４５７はタイミング発生器であり、液晶表示素子及び、ＤＡ変換回路４０５、増幅交流化回路４０６、サンプルホールド回路４０７の駆動タイミングを生成する回路である。４５８は電源回路であり、各回路への電源を供給すると共に、４３０のマイクロプロセッサにより液晶表示素子及び、各回路の電源ON/OFF管理がなされる。
【００４２】
符号４５９は特に、液晶表示素子及びＤＡ変換回路４０５、増幅交流化回路４０６で使用される映像信号振幅を決定する電圧を生成する。４６０は不揮発性の電気的に書き換え可能なメモリ（ＥＰＲＯＭ）であり、各回路の動作条件を保持し、電源投入と共に、４３０のマイクロプロセッサにより、動作条件が読み出され、各回路に設定される。４６１は赤外線通信インターフェイスであり、一般的には手元で制御するリモートコントローラーとの通信に用いられる。４６２は光学系ランプであり、４６３はランプ及び、回路を空冷するためのファンである。
【００４３】
次に、図４に光学エンジン５００を含めた概略ブロック図を示す。図４はクロスダイクロイックプリズム（Ｃｒｏｓｓ−Ｄｉｃｈｒｏｉｃ Ｐｒｉｓｍ）と３原色に対応する偏光ビームスプリッタ（ＰＢＳ）を用いている。４６２は光源ランプである。５０１、５０２、５０３は各３原色に対応した偏光ビームスプリッタ（ＰＢＳ）である。５０４はクロスダイクロイック（Ｃｒｏｓｓ−Ｄｉｃｈｒｏｉｃ）ミラーであり、光源からの光を分離する。５０５はクロスダイクロイックプリズムであり、３色の別経路からの光を合成するプリズムである。５０６は光学系レンズであり、５０５により合成された画像をスクリーンに拡大投射するためのものである。
【００４４】
図４に示す光学エンジン５００の構成からわかるように、３原色（ＲＧＢ）に応じた３つの液晶パネル１００は、比較的離れた位置と異なる向きに配置されている。また、光学エンジン５００の方式等により、この位置や向きは異なる。すなわち、光学系の設計により液晶パネル１００の配置が制限されている。そのため、光学系の設計自由度が高い液晶表示装置が望まれている。また、先に述べたように、反射型液晶表示装置ＬＣＯＳは、フリッカー低減のため、フレーム周波数を高速化する必要があり、液晶パネルが高解像度になるに従い、さらにデータの転送レートが高速化する。たとえば、ＵＸＧＡ、入力画像のリフレッシュレート６０Ｈｚの場合、データレートは１６２ＭＨｚであるが、フレーム周波数を２倍化した場合、データレートは３２４ＭＨｚとなる。
【００４５】
解像度変換回路４５２は入力信号が、輝度／色差信号であることから、３原色（ＲＧＢ）用の回路が１つのパッケージに収められている。また、同様に色むら補正回路４５３も一般的にはＲＧＢが１つのパッケージに収められている。従って、３原色からなる液晶パネル１００が、光学系に依存し離れた位置に配置されることに対して、色むら補正回路４５３までの回路は１個所にまとめて配置されることとなる。そのため、色むら補正回路４５３から液晶パネル１００までの経路を配線により引き伸ばすことを余儀なくされる。
【００４６】
配線を引き回す信号として、アナログ信号とデジタル信号の場合が考えられる。アナログ信号を引き回した場合には、配線を設ける箇所として、図２に示すＤＡ変換回路４０５後の配線経路が考えられる。しかしながら、ＤＡ変換回路４０５後の配線経路では、配線の負荷の影響を受けやすく、映像が端的に劣化する。すなわち、光学系の設計変更等に容易に対応することが困難である。
【００４７】
ＤＡ変換回路４０５の前にてデジタル信号用の配線を引き回した場合には、例えば１０ビットで信号を伝える場合には、ＲＧＢ各１０本必要である。さらに、２相展開により動作周波数の低減を図った場合には、各２０本のデジタル信号線を配線する必要があり、ＥＭＩ、ＥＭＣの問題が発生しやすくなる。また、一般的にはタイミング発生器４５７も、３原色を構成するパネルが同期して動作するため、１つの駆動回路にて構成されるため、光学系に依存し離れた位置に配置された液晶パネルまでの配線経路が、パネルごとに異なることとなる。
【００４８】
そこで、液晶パネル駆動制御回路４００を液晶パネル１００の近傍に設け、解像度変換回路４５２や色むら補正回路４５３等の回路を前処理回路４７０とし、液晶パネル１００から離れた位置に形成した。そして、前処理回路４７０から液晶パネル駆動制御回路４００までの配線を低振幅信号線４７２で形成した。
【００４９】
以下、配線経路について考慮した回路構成について説明する。図５は図３のプロジェクタブロック図において各回路の配置を考慮した場合の構成を示したものである。液晶パネルを直接駆動する液晶パネル駆動制御回路４００は、別基板にて分離し、液晶パネル素子に近接して独立配置し、液晶パネルを直接駆動しない回路系で形成した前処理回路４７０との間を、ケーブル４７１により接続可能としたものである。なお、ケーブル４７１は光学系の構造に合せて、柔軟に折り曲げられる線であればよく、必要に応じてフレキシブルケーブル等が用いられる。
【００５０】
前処理回路４７０は、映像信号の外部からの取り込み回路４５０、４５１、４５５および解像度変換回路４５２、色むら補正回路４５３、他、マイクロコンピュータ４３０、電源回路４５８、４５９等から構成されている。前処理回路４７０からパネルを直接駆動する液晶パネル駆動制御回路４００に出力する信号は低振幅信号線４７２により伝えられている。
【００５１】
符号４６６はトランスミッタであり、４６７はレシーバーである。トランスミッタ４６６は信号を低振幅信号に変換し、低振幅信号線４７２に出力する。レシーバ４６７は低振幅信号を受けて、液晶パネル駆動制御回路４００で使用する信号に変換する。例えば、低振幅信号線４７２はＬＶＤＳ（Low Voltage Differential Signaling)を用いることが可能である。ＬＶＤＳケーブル内では、数百ミリボルトの電位差を持つ差動振幅信号により、映像信号、クロック、同期信号が伝えられる。なお、低振幅信号線４７２で差動振幅信号を伝える場合では、低振幅信号線４７２は２本の線が１組の配線が用いられる。
【００５２】
液晶パネル駆動制御回路４００上には、信号処理回路４０４が形成されている。そのため、液晶パネルに近接した位置で映像信号のデータレートの変換、γ補正等の信号処理を行うことが可能であり、高速化された信号配線を基板上に引き回す必要が無い。また、信号処理回路４０４は映像信号に合わせ、液晶パネルの駆動に必要な各種駆動パルスを生成する駆動用パルス回路４０９を備えている。駆動用パルス回路４０９を各液晶パネル１００毎分離した構成とすることで、光学系の配置に関係なく、３原色の液晶パネル１００への映像信号を同一条件にて引き回すことができ、且つ、ＥＭＩ、ＥＭＣ等の問題を回避できるばかりでなく、光学エンジン５００の試作段階や、光学エンジン５００の形状変更に対しても、特にコスト、特性評価のやりなおし等を行うこと無く対応可能となる。
【００５３】
また、液晶パネル駆動制御回路４００上には、ＤＡ変換回路４０５、増幅交流化回路４０６、サンプルホールド回路４０７をＩＣ化したアナログドライバ４６４が設けられている。
【００５４】
なお、ケーブル４７１には、低振幅信号線４７２の他に、電源電圧線４７４や、信号処理回路４０４を制御する信号が伝えられる信号処理制御線４７３が設けられている。
【００５５】
図６に、前処理回路４７０をメインボードとし、前処理回路４７０と液晶パネル駆動制御回路４００とを接続するケーブル４７１にフレキシブルケーブルを用いた構成を示す。前処理回路４７０は、電源回路４５８、４５９等を含めて電気系のメインボードを構成している。各液晶パネル１００毎に液晶パネル駆動制御回路４００が分離して設けられており、前処理回路４７０と液晶パネル駆動制御回路４００とは、フレキシブルケーブル４７１で接続されている。このフレキシブルケーブル４７１は比較的柔軟に変形して、液晶パネル１００の配置の変化に対応可能である。また、フレキシブルケーブル４７１には、低振幅信号線４７２の他に電源電圧線、信号処理回路４０４を制御する信号処理制御線４７３等の必要な信号線が設けられている。
【００５６】
次に、信号処理回路４０４について説明する。前述したように、信号処理回路４０４では、γ補正、解像度変換等の信号処理や、フレーム周波数の逓倍化が行われる。
【００５７】
図７は液晶パネル駆動制御回路４００の概略ブロック図で、デジタル信号をサンプルホールドする方式である。信号処理回路４０４にてγ補正、解像度変換、フレームレート変換等の信号処理をしたデジタル信号がアナログドライバ４６４に入力する。アナログドライバ４６４内ではサンプルホールド回路４０７においてデジタル信号をデジタルのまま相展開し、それぞれの相のデジタル信号をＤＡ変換回路４０５でＤＡ変換し、増幅交流化回路４０６で増幅、交流化する。
【００５８】
図７に示す回路構成では、サンプルホールドをデジタル信号で行う為、サンプルホールドばらつきが発生しない。そのため、信号が高速化した場合に特に有効である。デジタル信号をサンプルホールドして相展開する方法では、映像信号は“１”か“０”のデジタル信号であり、信号線上に出力された電圧がばらついたとしても、信号としては“１”か“０”の値として取込まれるため、アナログ信号で問題となるばらつきは発生しない。
【００５９】
なお、複数の信号線に映像信号を振り分ける方法についても、デジタル信号であるためアナログ信号に比べてデータの保持が容易である。映像信号は表示する画像の解像度に従った周期の信号が、画面を構成する順番に、外部から入力しており、液晶パネル駆動制御回路４００に入力するデジタル信号も外部装置から入力する映像信号の周期と順番に従っている。そのため、取込んだデジタル信号を順番に複数の信号線に出力することで、デジタル信号で相展開が可能である。
【００６０】
しかしながら、相展開した場合には相数分、信号線の数が増加する問題がある。すなわち、６相に相展開した場合には、信号線の数は約６倍となる。特にサンプルホールド回路４０７とＤＡ変換回路４０５との間はデジタル信号であり、信号線は表示階調数に応じたビット数が必要で、ケーブル数が増加する。そのため、相展開を前処理回路４７０で行い、相展開した後のデジタル信号を転送するよりも、液晶パネル駆動制御回路４００にて相展開した方が有利である。また、発明者は相展開した後の回路の特性により各相間でばらつきが発生する問題を見出した。次に、この相展開後の回路により発生するばらつきについて説明する。
【００６１】
回路を構成する部品には、もともと特性のばらつきがある。図８にオペアンプ４１３で増幅回路を構成した場合の例を示す。以下図８（ａ）に示す例を用いて、部品の特性ばらつきによる信号のばらつきを試算する。図８（ａ）の回路において、抵抗Ｒ１の抵抗値を２７０Ωとし、抵抗Ｒ２の抵抗値を７５０Ωとし、これら抵抗のばらつきを±０．５％とし、オペアンプ４１３のゲインばらつきを±０．０２５％とし、映像信号の振幅を１．２Vとすると、オペアンプ４１３の増幅率はＲ２／Ｒ１の比で決まることから、特性ばらつきにより増幅率が最大になる場合と最小になる場合の出力電圧の振幅を求めると、
最大の場合は、１．２Ｖ×（（７５０×１．００５）÷（２７０×０．９９５）＋１）×１．０００２５＝４．５６８Ｖとなり、最小の場合は、１．２Ｖ× （（７５０×０．９９５）÷（２７０×１．００５）＋１）×０．９９９７５＝４．４９９Ｖとなる。
【００６２】
よって、最大の場合と最小の場合の差は、４．５６８Ｖ−４．４９９Ｖ＝０．０６９Ｖより、最大で６９ｍＶのばらつきを生じる。この増幅率のばらつきは図８（ｂ）に示すような波形となって表れる。なお、クランプ電圧Ｖｃｒｐは一定電圧が供給されており、図８（ｂ）では１．０Ｖとした。
【００６３】
また、図９に反射型液晶表示装置ＬＣＯＳの印加電圧−反射率特性を示す。相対反射率９０％で印加電圧は１．１Ｖ、相対反射率１０％で印加電圧は２．４Ｖとなることから、１．３Ｖの電圧差で２５６階調を表示することとなり、図９の傾きは１．３Ｖ÷２５６階調＝５．１ｍＶ／階調となる。よって１階調あたりの電圧は約５ｍVとなる。従ってばらつきが６９ｍVある場合、 ６９ｍＶ ÷ ５ｍＶ／階調 ＝ １３．８階調となる。よってこの場合、６９ｍＶのばらつきは約１４階調の輝度差を生じる。
【００６４】
この増幅回路のばらつきは、映像信号伝送線１３２間でのばらつきとなる。映像信号伝送線１３２間でのばらつきは、液晶パネル上の表示画像としては周期性の縦線の輝度差となって表れるため、著しく表示品質を低下させて問題になる。
【００６５】
図１０に示すように増幅交流化回路は、増幅回路が有するオペアンプの他に、交流化回路もオペアンプを有しており、交流化回路での反転ばらつきも考えられる。また、液晶パネル１００内におけるトランジスタの特性ばらつき等も縦線の発生要因としてあげられる。
【００６６】
図１１に図１０に示す回路のばらつきを示す。図１１（ａ）は図８（ｂ）に示す入力波形がオペアンプ４１３に入力する場合の図１０中節点Ａに出力する信号波形を示している。図１１（ｂ）は正極性用オペアンプ４１５の出力を示している。正極性用オペアンプ４１５は増幅率が１の反転増幅回路で、出力は図１１（ｂ）に示すように定電圧で与えられる反転レベル電圧から入力電圧を差し引いた値となる。負極性用オペアンプ４１４は増幅率１のバッファアンプで入力波形がそのまま出力する。
【００６７】
図１１（ｃ）はアナログスイッチ４１６を用いて、負極性用オペアンプ４１４と正極性用オペアンプ４１５との出力が交互に出力する様子を示している。なお、図１１（ｃ）に示す映像信号は、ノーマリーホワイトの場合を示している。そのため、対向電極の基準電極Ｖｃｏｍに対して、電位差が少ない方が高輝度（白表示）となる。図１１（ｃ）に示すように、各回路のばらつきは映像信号伝送線１３２間でのばらつきとなる。例えば映像信号伝送線１３２がｎ本の場合で、１本目が最小でｎ本目が最大となるようにばらついた場合に、ｎ本毎に液晶パネル上の表示画像に縦線が表れるため、著しく表示品質を低下させることになる。
【００６８】
各アナログ回路を調整することで、ばらつきを補正することは可能であるが、調整する部品数が多く、量産性を著しく損なうこととなる。そこで、アナログ回路のばらつきを各アナログ回路に入力する前のデジタル信号にて補正することで低減することとした。
【００６９】
以下、相展開した各信号ライン毎に参照表（（ＬＵＴ：Ｌｏｏｋ Ｕｐ Ｔａｂｌｅ 以下ＬＵＴとも呼ぶ）４２０をもち、各相独立に補正を行う構成について説明する。
【００７０】
図１２において、信号処理回路４０４にてγ補正、解像度変換、フレームレート変換等の信号処理が行われ、さらに、サンプルホールドされ相展開されたデジタル信号が出力する。相展開されたデジタル信号は参照表４２０に入力し補正される。参照表４２０ではデジタル信号が入力すると、入力データに対応するデジタルデータを補正データとしてＤＡ変換回路４０５に出力する。ＤＡ変換回路４０５ではデジタルデータをアナログ信号に変換し増幅交流化回路４０６に出力する。
【００７１】
参照表４２０には各相毎にばらつきを補正するデータが格納されている。参照表４２０に格納される補正データの設定は、表示画面を観察、評価しながら行う。まず、補正していないデータ（標準データ）を参照表４２０に格納し表示を行い、各相毎のばらつきを観察する。その後、輝度が低下している相は輝度が増加するような係数が標準データに掛けられ補正データとされ、輝度が増加している相は輝度が減少する係数が選ばれる。各相毎の輝度が均一化されると、その場合の係数が最適な係数として液晶パネル駆動制御回路４００又は、前処理回路４７０のメモリ４６０に記録される。
【００７２】
図１３に図１２の回路の参照表４２０を１パッケージ化し、後段処理をＩＣ化した構成を示す。４６４はＩＣ化されたアナログドライバで、４２１はゲートアレイ等で１パッケージ化された参照表４２０である。信号処理回路４０４にてγ補正、解像度変換、フレームレート変換、相展開等の信号処理をしたデジタル信号が、各相毎参照表４２１に入力する。参照表４２１ではデータを補正しアナログドライバ４６４に出力する。アナログドライバ４６４ではＤＡ変換、増幅、交流化が行われる。本構成では、各段を１パッケージ化でき、回路をシンプルにすることが可能となる。
【００７３】
なお、信号処理回路とサンプルホールド回路とを分離して、サンプルホールド回路と参照表とを１パッケージ化することも可能である。また、１パッケージの中は１チップのゲートアレイで構成することも、複数のチップに分割して構成することも可能である。
【００７４】
図１４に信号処理回路４０４と参照表４２０を１パッケージで構成する実施例を示す。４１２はフラットパッケージで、内部に信号処理回路４０４と参照表４２０を有する。信号処理回路４０４と参照表４２０は１チップのゲートアレイで構成することも、複数のチップで構成することも可能である。
【００７５】
図１５に１色あたり２５６階調データを補正する参照表４２０のデータ構成の実施例を示す。入力データは８ビットで補正データは１０ビットとした。補正データは充分階調表現が可能な階調数分のビット数を使用する。参照表４２０は読み書き可能なメモリ（ＲＡＭ）で構成され、入力した２５６階調の映像信号をアドレスとして、アドレスに格納された１０ビットのデータを補正データとして出力する。
【００７６】
なお、補正データを出力する構成としては、入力データに対して補正データを出力する機能を有するものであれば利用可能である。たとえば、入力データに対して補正係数を演算して補正データを出力する信号処理回路を用いることも可能である。また、参照表はアドレスと該各アドレスにデータを格納できるものを利用することができるが、ＲＡＭまたはＲＯＭ等のメモリで構成することも、論理回路で構成することも可能である。
【００７７】
図１５に示した参照表４２０への補正データ設定方法の例を図１６、図１７に示す。液晶パネル駆動制御回路４００内部の信号線の構成は、データバス４３５は１０ビット、アドレスバス４３６は８ビットで構成される。また、前処理回路４７０にはプロジェクタ装置の初期設定、制御用にマイクロプロセッサ４３０とメモリ４６０が設けられている。図１６ではメモリ４６０に補正データを設定するための係数が記録されている。
【００７８】
まず、内部バスライン４７５を介してマイクロプロセッサ４３０は、メモリ４６０に記録されている係数を読み出す。次に、マイクロプロセッサ４３０は係数をもとに補正データを算出する。信号処理制御４７３を介してマイクロプロセッサ４３０は、補正データを信号処理回路４０４に伝える。信号処理回路４０４はデータバス４３５に１０ビット×２５６の補正用データを送信して参照表４２０用のＲＡＭに設定する（経路▲１▼）。
【００７９】
参照表４２０から補正データを読み出す場合は、相展開されたデジタル信号がアドレスバス４３６に設定され、ＲＡＭはアドレスバス４３６が指示するアドレスの補正データをデータバス４３５上に出力する（図１５中の経路▲２▼）。ＤＡ変換回路４０５はデータバス４３５により入力するデジタルデータをアナログ信号に変換し増幅交流化回路に出力する。
【００８０】
図１７に示す回路では、液晶パネル駆動制御回路４００側にメモリ４７６を有しており、初期設定時に液晶パネル駆動制御回路４００からマイクロプロセッサ４３０に、信号処理制御４７３により係数を出力する。マイクロプロセッサ４３０は係数をもとに補正データを算出し、信号処理制御４７３を介して補正データを信号処理回路４０４に伝える。また、液晶パネル駆動制御回路４００側にメモリ４７６を有する場合では、信号処理回路４０４を用いて、メモリ４７６に記録された係数から補正データを算出する構成とすることも可能である。係数は液晶パネル１００毎の特有な値であるため、液晶パネル１００毎に設けられる液晶パネル駆動制御回路４００に記録されていると、異なる係数が用いられる等の不具合が防止できる。
【００８１】
次に、参照表４２０によるデータの補正方法を図１８に示す。補正方法はアナログ回路で発生する特性ばらつきを参照表４２０にて逆方向に補正し、補正後の出力でばらつきを最小にしている。
【００８２】
図１８（ａ）はアナログ回路特性が理想的な場合で、入力に対し正常な出力が得られている。線４８１は入力に対し正常な出力の特性を示している。線４８１で示す特性は正常なため、参照表４２０の値は補正をかけない値が選ばれる。線４８２は補正をかけない場合の参照表４２０の入力と出力の特性を示し、線４８３は補正後の出力を示す。
【００８３】
次に、図１８（ｂ）はアナログ回路特性が正常値に対して、高い値を出力する場合を示す。線４８４は入力に対し出力が高い値となる特性を示す線である。線４８４で示す入力と出力の特性は、出力が高い値を示すため、参照表４２０では出力が低くなるような補正データが選ばれる。参照表４２０の特性は線４８５に示すように、補正をかけない場合の線４８２に対して出力が低くなるような値になっている。
【００８４】
図１８（ｂ）で示す場合のばらつきを補正する方法としては、液晶パネルの画像を観察し、高輝度の相に設けられた参照表の特性が、図１８（ｂ）の線４８５となるような係数を外部から図１６に示すマイクロプロセッサ４３０に入力する。マイクロプロセッサ４３０は入力した係数と基準データから補正データを作成し参照表のデータを作成する。上記方法で補正データが作成され、参照表４２０により補正され、液晶パネルには補正した画像が出力される。さらに、係数が合ってなく再補正の必要がある場合は同様な操作を繰り返し、画面に輝度むらが観察されなくなるように調整する。
【００８５】
次に図１８（ｃ）にアナログ回路特性が正常値に対して、低い値を出力する場合を示す。４８６は入力に対し出力が低い値となる特性を示す線である。線４８６で示す入力と出力の特性は、出力が低い値を示すため、参照表４２０では出力が高くなるような補正データが選ばれる。参照表４２０の特性は線４８７に示すように、線４８２に対して出力が高くなるような値になっている。
【００８６】
なお、係数を決定するために調整を行う場合には、マイクロプロセッサ４３０は係数調整モードで動作する。また、外部から係数を入力するためのインターフェース部が設けられており、マイクロプロセッサ４３０に係数を入力することが可能である。
【００８７】
一度設定された係数は、前処理回路４７０のメモリ４６０や、液晶パネル駆動制御回路４００に設けられたメモリ４７６に記録される。液晶表示装置の立上げ動作時にマイクロプロセッサ４３０または、信号処理回路４０４により、標準データと係数とから補正データが作成され、参照表４２０に格納される。
【００８８】
なお、補正の方法としては、液晶パネルの画像を撮像装置で入力し、入力した画像データから輝度むらのある相を検出して、自動的に係数を算出し、算出した係数を基に参照表４２０に補正データを作成することも可能である。
【００８９】
図１８に示すように、アナログ回路のばらつきが増幅率のばらつきのような場合では、入力に対して出力のばらつきが線形に変化しているため、ばらつきを補正するデータも入力に対して線形に変化する値となる。そのため、標準データに係数を掛けて補正データを求めることが可能である。
【００９０】
図１９に交流化回路で発生したばらつきを補正する場合の構成を示す。参照表は１相あたり正極性用４２３と負極性用４２２の２つのテーブルをもち、交流化信号に同期してアナログスイッチ４１７で選択する。負極性用オペアンプ４１４から映像信号が出力する場合は、負極性用参照表４２２で補正し、正極性用オペアンプ４１５から映像信号が出力する場合は、正極性用参照表４２３で補正する。正極性用、負極性用それぞれの参照表に補正データを設定しておくことにより、正極と負極間でのばらつきが補正できる。
【００９１】
図２０に映像ソースにより複数の参照表から１つの参照表を選択する方法を示す。通常、信号のソースとしては、パソコンのウインドウの様なグラフィック画像、又は映画、自然画等がある。予め、これらの複数の映像ソースに適したγ補正データなどの参照表を作成しておき、映像ソースによってスイッチを切り替えて使用する。図２０においては３種類の映像ソース用に参照表を設ける場合を示す。なお、当然映像ソースの数に対応して複数の参照表を設けることが可能である。４２４は第１の映像ソース用参照表で、４２５は第２の映像ソース用参照表、４２６は第３の映像ソース用参照表である。スイッチ４１８によってどの参照表を用いるかを選択する。
【００９２】
なお、スイッチ４１８は、デジタル信号の伝達経路を切り替えるスイッチであれば利用可能である。図２０（ｂ）に、スイッチ４１８を論理回路で構成する場合を示す。
【００９３】
図２１、図２２を用いて参照表を複数使用して、擬似的に階調を上げる方法を説明する。γ補正用の参照表等の場合では、図２１（ａ）の様に、入力に対する出力の変化が少なく、出力する階調が減少して画質が劣化する。図２１（ｂ）に出力の変化が少ない部分Ｂの拡大図を示す。図２１（ｂ）の例では符号Ｃで示す点のように、ｎ＋１の入力に対し、ｍとｍ＋１の間の階調を出力したいが、ビット数の関係で、ｍまたはｍ＋１のどちらかしか表現できないことがある。そこで、２つの参照表をフレーム毎切り換えて中間階調を出力する。
【００９４】
図２２（ａ）において、４２７は第１の参照表で、４２８は第２の参照表で、４１９は切り換え用のアナログスイッチである。図２２（ｂ）に示すように、第１の参照表４２７はｎ＋１が入力した時に、ｍを出力する。図２２（ｃ）に示すように、第２の参照表４２８はｎ＋１が入力した時に、ｍ＋１を出力する。第１の参照表４２７と第２の参照表４２８の出力をアナログスイッチ４１９を用いて、フレーム周期で交互に切り換えて出力する。それにより図２２（ｄ）に示すように、擬似的にｍとｍ＋１の中間の階調（図中Ｄ）を視覚的に表示することが可能となる。
【００９５】
次に図２３、図２４を用いて参照表を使用してコントラスト、及び輝度を調整する方法を説明する。なお、図２３、図２４では説明を簡単にするために、ノーマリーブラックの場合で説明する。すなわち、電圧が大で高輝度（白表示）となる。図２３はコントラストを調整する方法を説明する図である。図２３（ａ）の入力に対する出力の特性を示す線４９１に示すデータのコントラストを下げる場合は、図２３（ｂ）に示すように、参照表を用いて補正を行い、特性を示す線４９２の様に傾きを小さくする。コントラストを上げる場合は図２３（ｃ）に示すように、参照表を用いて補正を行い、特性を示す線４９３の様に傾きを大きくする。
【００９６】
図２４は輝度を調整する方法を説明する図である。図２４（ａ）の入力に対する出力の特性を示す線４９１に示すデータの輝度を下げる場合は、参照表を用いて補正を行い、図２４（ｂ）の特性を示す線４９４の様に黒方向に平行移動し、輝度を上げる場合は、図２４（ｃ）の特性を示す線４９５の様に白方向に平行移動する。
【００９７】
図２５にアナログスイッチを設け、１パッケージ化した参照表４２１のピン数を減らす回路構成を示す。なお、同様の構成で内外のインターフェースの配線及びピン数を減らすことが可能である。複数の参照表４２０を１パッケージに収納した場合、回路構成はシンプルになるが、パッケージのピン数が増加するという問題が生じる。参照表４２０とＤＡ変換回路４０５との間のデータバス４３５は１０ビットであるため、各相毎にデータバスを設けると、データバスに接続するための１パッケージ化した参照表４２１のピン数は、著しく増加する。例えば１２相１０ビットの場合、１２０ピンとなる。そのため、各参照表の出力を内部スイッチ４３７で選択し、同じタイミングで外付けスイッチ４３８で出力先を選択する。本回路構成により例えば１２相１０ビットの場合、１２０ピンから１０ピンに減少するため、使用するパッケージの最小化が可能となる。
【００９８】
図２６に図２５に示すピン数を減らす構成を用いて前処理回路４７０側に参照表４２０等の信号処理回路を設け、前処理回路４７０と液晶パネル駆動制御回路４００間の配線数の増加を抑える構成を示す。図２６では、トランスミッタ４６６に参照表４２０の出力を選択するスイッチ４３７の機能を持たせ、レシーバ４６７に出力先を選択するスイッチ４３８の機能を持たせている。前処理回路４７０側に相展開する回路を設け、参照表４２０で補正を行うと、前処理回路４７０から液晶パネル駆動制御回路４００までの配線数が増加するという問題があるが、図２５に示す回路を用いると配線数の増加を抑えられることが可能である。
【００９９】
次に図２７を用いて、配線数を省略可能な構成について説明する。図２７では、参照表４２０の位置が相展開用のサンプルホールド回路４０４の前に設けられている。図２７に示す構成では、参照表４２０とサンプルホールド回路４０４間の配線数が大幅に省略可能である。前述したように、相展開した後は配線数が増加する。例えば図１２に示す構成では、サンプルホールド回路４０４と参照表４２０との間では、データを伝える信号線が相展開した数必要である。１２相１０ビットの場合では、配線数は１２０本となる。対して図２７に示す場合では、１０ビット分の１０本ですむことになる。
【０１００】
図２７に示す参照表４２０では、表示信号線４０２により外部装置から表示信号が一定の順番で、映像信号制御回路に送られてくる。そのため、表示信号の順番に合せて、相展開される順番を定めれば、相展開する構成と補正する構成の位置を並べ替えても問題ない。すなわち、ｎ番目の相のデータであることがわかれば、ｎ番目の相のばらつきに必要な補正を相展開前に行うことが可能である。
【０１０１】
ＡＤ変換回路４０３からは、例えば１０ビットのデータバス４３５が出力している。参照表４２０は相展開する数設けらており、各参照表４２０にはデータバス４３５が接続している。液晶パネル駆動制御回路４００はＡＤ変換回路４０３から出力するデータの順番により、どの相のデータであるかを知り、補正する参照表４２０を選択する。
【０１０２】
また、図２７に示す回路では、参照表４２０を前処理回路４７０側に設けることが可能である。その場合には参照表４２０で補正を行った後、トランスミッタ４６６で低振幅信号に変換し、ケーブル４７２を介して液晶パネル駆動制御回路４００に設けられた、レシーバ４６７に入力する。図２７に示す回路では、参照表４２０を利用する信号処理を前処理回路４７０で行うことが可能であり、マイクロプロセッサ４３０による制御が容易となる。
【０１０３】
次に図２８を用いて参照表データの通信について説明する。参照表に設定するデータ量としては１色あたり１２相、１０ビット(２バイト)データ、２５６階調とした場合、
１２相 × ２バイト × ２５６階調 ＝ ６１４４バイト
になり、３色では
６１４４バイト × ３色 ＝ １８４３２バイト
となる。例えば外部のパソコン４４８に参照表データを記録しておき、前処理回路４７０内のマイクロプロセッサ４３０とでデータ通信を行い、参照表４２０にデータを取り込む方法を用いると、パソコン−マイクロプロセッサ間通信をＲＳ−２３２Ｃで９６００ｂｐｓの速さで通信した場合、最短で１５秒かかる。なお、４４７はデータ通信用のインターフェース部である。また、パソコン−マイクロプロセッサ間のデータ通信はＲＳ−２３２Ｃに限らず、他の方法（例えばＵＳＢ、ＩＥＥＥ１３９４、ＳＣＳＩ、Ｂｌｕｅｔｏｏｔｈ等）を用いることが可能である。
【０１０４】
次に、表示制御回路１１１内に設けた内蔵のＲＡＭやＲＯＭ等のメモリに記憶しておく場合を考察すると、１８４３２バイトもの領域を消費する問題が発生する。
【０１０５】
そこで、通信時間の短縮及び内蔵メモリを節約する為、データをγ補正用の標準データ４２９と差分データ（係数）に分ける方法を用いた。前述したように、差分データは外部装置（パソコン）より表示画像を観察しながら最適な値が係数として設定される。前述したように参照表データを作成する場合は、表示制御回路１１１内で標準データ４２９に係数を掛けて演算することで参照表データを作成する。これによりパソコン−マイクロプロセッサ間での通信データ量の増大も、内蔵メモリ領域を大きく使用することもなく参照表にデータを取り込むことが可能となる。
【０１０６】
次に図２９に液晶パネル駆動制御回路４００と液晶パネル１００とをフレキシブル基板８０で接続した構成を示す。基板上に、レシーバ４６７と、信号処理回路４０４、アナログドライバ４６４がそれぞれ設けられて、液晶パネル駆動制御回路４００を構成している。符号４４８はコネクタで、ケーブル４７１（図示せず）に接続される。また、符号４４９もコネクタで、フレキシブル基板８０に接続され、液晶パネル駆動制御回路４００からの出力が、液晶パネル１００に伝えられる。フレキシブル基板８０は異方性導電膜等を用いて、液晶パネル１００の基板１側に設けられた端子１３に接続される。また、フレキシブル基板８０には端子８１が形成されており、基板２に設けられた透明導電膜８２にも同じく異方性導電膜等を用いて接続されている。
【０１０７】
図３０は液晶パネル駆動制御回路４００をフレキシブル基板８０に形成した構成を示す。液晶パネル１００に接続するフレキシブル基板８０は、前処理回路４７０に接続するケーブル４７１を兼ねており、フレキシブル基板８０に液晶パネル駆動制御回路４００を構成する基板が接続されている。なお、レシーバ４６７、信号処理回路４０４、アナログドライバ４６４を、フレキシブル基板８０に直接搭載する構成とすることも可能である。また、レシーバ４６７、信号処理回路４０４、アナログドライバ４６４を１チップ化して搭載することも可能である。
【０１０８】
図３１は液晶パネル１００内にデジタル・アナログ変換回路が備わっており、液晶パネル駆動制御回路４００からはデジタル信号が出力する場合の構成を示している。液晶パネル駆動制御回路４００にアナログドライバ４６４は備わっていない。なお、符号４７４は電源電圧線で、符号４７８はコネクタである。液晶パネル１００ではデジタル・アナログ変換のために、階調電圧を生成しているが、電源電圧線４７４をケーブル４７１とは別に設けて供給することで、安定した電圧を液晶パネル１００に供給可能としている。
【０１０９】
図３２に液晶パネル１００をデジタル入力とした場合のプロジェクタブロック図を示す。液晶パネル駆動制御回路４００にはレシーバ４６７と信号処理回路４０４が設けられ、ケーブル４７１とは別に電源電圧線４７７が設けられ、電源回路４５９から電源電圧が供給されている。
【０１１０】
図３３は液晶表示装置２００を構成する各構成物の分解組立て図である。８５はパッケージで、Ｓｎメッキを施した４２アロイで形成されている。パッケージ８５には凹部８６が形成されており、凹部８６内に液晶パネル１００が収納される。７１はヒートシンクコンパウンドで液晶パネル１００からの熱をパッケージ８５に伝えて放熱する役割がある。８７は取り付け穴で液晶表示装置２００を外部装置に固定する。遮光枠７６には表示部１１０に対応するように開口が形成されている。８９は外形基準溝で液晶表示装置２００の外形寸法の基準を示す。液晶パネル駆動制御回路４００はフレキシブル基板８０に搭載されている。
【０１１１】
図３４（ａ）は、液晶表示装置２００に液晶パネル駆動制御回路４００を接続した状態を示す平面概略図で、図３４（ｂ）は断面概略図である。図３４では、液晶パネル駆動制御回路４００は基板上に形成され、液晶パネル駆動制御回路４００と液晶パネル１００とは、フレキシブル基板８０で接続されている。なお、図３４（ｂ）ではフレキシブル基板８０を折り曲げ、液晶パネル駆動制御回路４００を液晶表示装置２００の裏側に配置した場合を示している。前述したように遮光枠７６には表示部１１０を表示するように開口が形成されている。
【０１１２】
図３４（ｂ）に示すように、フレキシブル基板８０を折り曲げることで、液晶表示装置２００の裏面を液晶パネル駆動制御回路４００の配置に利用できる。液晶表示装置２００は反射型のため、光は液晶パネル１００の前面から入射する。そのため、液晶表示装置２００の裏面は光学系では利用されない可能性が高い。液晶パネル１００の近傍は光学系の構成が複雑に配置されているが、液晶表示装置２００の裏面に液晶パネル駆動制御回路４００を配置することで、光学エンジン部において液晶パネル駆動制御回路４００を設けるスペースを得ることが可能である。
【０１１３】
図３５にフレキシブル基板８０に、液晶パネル駆動制御回路４００を設けた場合の液晶表示装置２００を示す。液晶パネル駆動制御回路４００を遮光枠７６の下側に設けることで、強い光が液晶パネル駆動制御回路４００に照射されることを防いでいる。なお、図３５では液晶パネル駆動制御回路４００を液晶表示装置２００内に設けることができ、光学系の設計自由度も向上する。なお、図３４では、液晶パネル駆動制御回路４００の位置がわかり易くなるよう、遮光枠７６の一部を省略している。
【０１１４】
図３６では、パッケージ８５の一部を液晶パネル１００の裏面側に折り曲げ、液晶パネル駆動制御回路４００の保持を可能にした構成を示す。裏面側に折り曲げられた部分には取り付け穴８７が設けられている。図３６の構成とすることで、液晶表示装置２００が占有する面積がより狭くなり、表示部１１０の面積に近くなっており、コンパクトな液晶表示装置を実現することができる。。
【０１１５】
図３７はマルチチップ構成として、液晶パネル１００と同一面に液晶パネル駆動制御回路４００を配置した概略見取り図である。液晶パネル１００を構成する基板１は半導体基板であるため、レシーバ４６７、信号処理回路４０４、アナログドライバ４６４と同様の実装方法を用いることが可能である。図３７では各ＩＣチップをワイヤーボンディングで接続している。
【０１１６】
図３８は、液晶パネル駆動制御回路４００を液晶パネル１００の裏面に配置した例である。液晶パネル駆動制御回路４００は１チップ化されて実装されている。
【０１１７】
図３９（ａ）に、ＬＶＤＳ方式での液晶パネル駆動制御回路４００への入力信号例を示す。図３９（ａ）の上記入力信号例は本発明を実施しうる一例であり、本発明の主旨を逸脱しない範囲で、多趣多様に応用可能なことはいうまでもない。
【０１１８】
図３９（ｂ）は、トランスミッタ４６６とレシーバ４６７の構成を示し、図３９（ｃ）はＬＶＤＳ転送方式の信号形式と、その信号レベルを説明するための図である。ＬＶＤＳ転送方式では、“１”または“０”の信号を、低振幅で差動形式の信号、即ち、２つの信号の組合せからなる信号に変換して転送する。図３９（ｃ）の場合では、２つの信号の一方を正信号、他方を負信号と定義し、“１”の信号はこの正信号が負信号に対して電圧レベルが大で、 “０” の信号はこの正信号が負信号に対して電圧レベルが小に変換される。
【０１１９】
図３９（ｂ）に示すように、トランスミッタ４６６とレシーバ４６７の間は、ツイストペアの配線４７１で接続されている。図３９ではデータを転送するのに４組のデータ用の配線と１組のクロック用配線が用いられている。図３９（ａ）では、符号Ａを付した奇数番目の１０ビットのデータと、符号Ｂを付した偶数番目の１０ビットのデータと、残りの８つの制御信号を４組のデータ線で転送する例を示している。
【０１２０】
次に図４０を用いて、画素部１０１について説明し、さらには、画素電位制御回路を用いて、画素電極の電位を変化させる駆動方法について説明する。図４０は画素部１０１の等価回路を示す回路図である。画素部１０１は表示部１１０の隣接する２本の走査信号線１０２と、隣接する２本の映像信号線１０３との交差領域（４本の信号線で囲まれた領域）にマトリックス状に配置される。ただし、図４０では図を簡略化するため１つの画素部だけを示している。各画素部１０１は、アクティブ素子３０と画素電極１０９を有している。また、画素電極１０９には画素容量１１５が接続されている。画素容量１１５の一方の電極は画素電極１０９に接続され、他方の電極は画素電位制御線１３６に接続されている。さらに画素電位制御線１３６は画素電位制御回路１３５に接続されている。なお、図４０においては、アクティブ素子３０はｐ型トランジスタで示している。
【０１２１】
前述したように、走査信号線１０２には垂直駆動回路１３０から走査信号が出力している。この走査信号によりアクティブ素子３０のオン・オフが制御される。映像信号線１０３には映像信号として階調電圧が供給されており、アクティブ素子３０がオンになると、映像信号線１０３から画素電極１０９に階調電圧が供給される。画素電極１０９に対向するように対向電極１０７（コモン電極）が配置されており、画素電極１０９と対向電極１０７との間には液晶層（図示せず）が設けられている。なお、図４０に示す回路図上では画素電極１０９と対向電極１０７との間は等価的に液晶容量１０８が接続されているように表示した。画素電極１０９と対向電極１０７との間に電圧を印加することにより、液晶分子の配向方向等が変化し、それに伴い液晶層の光に対する性質が変化することを利用して表示が行われる。
【０１２２】
液晶表示装置の駆動方法としては、前述したように液晶層に直流電流が印加されないように交流化駆動が行われる。交流化駆動を行うためには、対向電極１０７の電位を基準電位とした場合に、映像信号選択回路１２３からは基準電位に対して正極性と負極性の電圧が階調電圧として出力する。しかしながら、映像信号選択回路１２３を正極性と負極性の電位差に耐えるような高耐圧な回路とすると、アクティブ素子３０をはじめとし回路規模が大きくなるという問題や、動作速度が遅くなるといった問題が生じることとなる。また、図１９に示すように、液晶パネル駆動制御回路４００では正極性側と負極性側のオペアンプが必要である。
【０１２３】
そこで、映像信号選択回路１２３から画素電極１０９に供給する映像信号は、基準電位に対して同極性の信号を用いながらも交流化駆動を行うことを検討した。例えば、映像信号選択回路１２３から出力する階調電圧は、基準電位に対し正極性の電圧を用い、基準電位に対し正極性の電圧を画素電極に書き込んだ後に、画素電位制御回路１３５から画素容量１１５の電極に印加している画素電位制御信号の電圧を引き下げることにより、画素電極１０９の電圧も降下させて、基準電位に対して負極性の電圧を生じることができる。このような駆動方法を用いると、映像信号選択回路１２３が出力する最大値と最小値との差が小さいため、映像信号選択回路１２３は低耐圧の回路とすることが可能となる。なお１例として、画素電極１０９に正極性の電圧を書き込んで画素電位制御回路１３５により負極性の電圧を生じさせる場合について説明したが、負極性の電圧を書き込んで正極性の電圧を生じさせるには、画素電位制御信号の電圧を引き上げることにより可能である。
【０１２４】
次に図４１を用いて、画素電極１０９の電圧を変動させる方法について説明する。図４１は説明のため液晶容量１０８を第１のコンデンサ５３で表わし、画素容量１１５を第２のコンデンサ５４で表わし、アクティブ素子３０をスイッチ１０４で示したものである。画素容量１１５の画素電極１０９に接続される電極を電極５６とし、画素容量１１５の画素電位制御線１３６に接続される電極を電極５７とする。また、画素電極１０９と電極５６とが接続された点を節点５８で示す。ここでは説明のため、他の寄生容量は無視できるものとして、第１のコンデンサ５３の容量はＣＬで、第２のコンデンサ５４の容量はＣＣとする。
【０１２５】
まず図４１（ａ）に示すように、第２のコンデンサ５４の電極５７には外部から電圧Ｖ１を印加する。次に、走査信号によりスイッチ１０４がオンになると、映像信号線１０３から電圧が画素電極１０９及び電極５６に供給される。ここで、節点５８に供給された電圧をＶ２とする。
【０１２６】
次に、図４１（ｂ）に示すように、スイッチ１０４がオフになった時点で、電極５７に供給している電圧（画素電位制御信号）をＶ１からＶ３に降下させる。このとき、第１のコンデンサ５３と第２のコンデンサ５４とに充電された電荷の総量は変化しないことから、節点５８の電圧が変化して、節点５８の電圧は、Ｖ２−｛ＣＣ／（ＣＬ＋ＣＣ）｝×（Ｖ１−Ｖ３）となる。
【０１２７】
ここで、第１のコンデンサ５３の容量ＣＬが第２のコンデンサ５４の容量ＣＣに比べて充分小さい場合（ＣＬ＜＜ＣＣ）は、ＣＣ／（ＣＬ＋ＣＣ）≒１となり節点５８の電圧はＶ２−Ｖ１＋Ｖ３となる。ここでＶ２＝０、Ｖ３＝０とすると、節点５８の電圧は−Ｖ１となる。
【０１２８】
前述した方法によれば、画素電極１０９に映像信号線１０３から供給する電圧は対向電極１０７の基準電位に対し正極性にして、負極性の信号は電極５７に印加する電圧（画素電位制御信号）を制御することにより作り出すことができる。このような方法で負極性の信号を作り出すと、映像信号選択回路１２３からは負極性の信号を供給する必要が無くなり、周辺回路を低耐圧の素子で形成することが可能となる。
【０１２９】
次に図４２を用いて、図４０に示す回路の動作タイミングについて説明する。Φ１は映像信号線１０３に供給される階調電圧を示す。Φ２は走査信号線１０２に供給される走査信号である。Φ３は画素電位制御信号線１３６に供給される画素電位制御信号（降圧信号）である。Φ４は画素電極１０９の電位を示している。なお、画素電位制御信号Φ３は図４１で示した電圧Ｖ３とＶ１で振幅する信号である。
【０１３０】
図４２を説明するにあたり、Φ１は正極性用入力信号Φ１Ａと、負極性用入力信号Φ１Ｂを示している。ここで、負極性用とは画素電極に印加された電圧が画素電位制御信号により変動して、基準電位Ｖｃｏｍに対して負極性となる場合の信号のことである。本実施例では映像信号Φ１として正極性用入力信号Φ１Ａと負極性用入力信号Φ１Ｂ共に、対向電極１０７に印加された基準電位Ｖｃｏｍに対して電位が正極性となるような電圧が供給される場合を説明する。
【０１３１】
図４２において期間ｔ０からｔ２の間では、階調電圧Φ１が正極性用入力信号Φ１Ａの場合を示している。まず、ｔ０において画素制御信号Φ３として電圧Ｖ１を出力する。次に時刻ｔ１において走査信号Φ２が選択されロウレベルとなると、図４０に示すｐ型トランジスタ３０がオン状態となり、映像信号線１０３に供給されている正極性用入力信号Φ１Ａが、画素電極１０９に書き込まれる。画素電極１０９に書き込まれる信号は図４２ではΦ４で示している。また、図４２においてｔ２で画素電極１０９に書き込まれた電圧はＶ２Ａで示している。次に、走査信号Φ２が非選択状態となり、ハイレベルになると、トランジスタ３０はオフ状態となり、画素電極１０９は電圧を供給する映像信号線１０３から切り離された状態になる。液晶表示装置は画素電極１０９に書き込まれた電圧Ｖ２Ａに従った階調を表示する。
【０１３２】
次に、期間ｔ２からｔ４の間で階調電圧Φ１が負極性用入力信号Φ１Ｂの場合を説明する。負極性用入力信号Φ１Ｂの場合、時刻ｔ２において走査信号Φ２が選択され、画素電極１０９にはΦ４に示すような電圧Ｖ２Ｂが書き込まれる。その後、トランジスタ３０をオフ状態とし、時刻ｔ２から２ｈ（２水平走査時間）後の時刻ｔ３において画素容量１１５に供給している電圧を画素電位制御信号Φ３に示すようにＶ１からＶ３に降圧する。画素電位制御信号Φ３をＶ１からＶ３に変動させると画素容量１１５が結合容量の役割を果たし、画素電位制御信号Φ３の振幅に従い、画素電極の電位を下げることができる。これにより基準電位Ｖｃｏｍに対して負極性の電圧Ｖ２Ｃを画素内に作り出すことができる。
【０１３３】
前述した方法で、負極性の信号を作り出すと、周辺回路を低耐圧の素子で形成することが可能となる。すなわち、映像信号選択回路１２３から出力する信号は正極性側の狭い振幅の信号であるため、映像信号選択回路１２３は低耐圧の回路とすることが可能となる。また、負極性側のオペアンプを用いる必要が無く、さらに映像信号選択回路１２３が低電圧で駆動可能であれば、他の周辺回路である、水平シフトレジスタ１２０、表示制御装置１１１等は低耐圧の回路であるため、液晶表示装置全体として低耐圧の回路による構成が可能となる。
【０１３４】
次に図４３を用いて、画素電位制御回路１３５の回路構成を示す。ＳＲは双方向シフトレジスタであり、上下双方向に信号をシフトすることが可能である。双方向シフトレジスタＳＲはクロックドインバータ６１、６２、６５、６６で構成されている。６７はレベルシフタで、６９は出力回路である。双方向シフトレジスタＳＲ等は電源電圧ＶＤＤで動作している。レベルシフタ６７は双方向シフトレジスタＳＲから出力する信号の電圧レベルを変換する。レベルシフタ６７からは電源電圧ＶＤＤより高電位である電源電圧ＶＢＢと電源電圧ＶＳＳ（ＧＮＤ電位）との間の振幅を有する信号が出力される。出力回路６９は電源電圧ＶＰＰとＶＳＳが供給されており、レベルシフタ６７からの信号に従い、電圧ＶＰＰとＶＳＳとを画素電位制御線１３６に出力する。図４２にて説明した画素電位制御信号Φ３の電圧Ｖ１が電源電圧ＶＰＰで、電圧Ｖ３が電源電圧ＶＳＳとなる。なお、図４３では出力回路６９をｐ型トランジスタとｎ型トランジスタからなるインバータで示している。ｐ型トランジスタに供給する電源電圧ＶＰＰとｎ型トランジスタに供給する電源電圧ＶＳＳの値を選ぶことで、電圧ＶＰＰとＶＳＳとを画素電位制御信号Φ３として出力することが可能である。
【０１３５】
ただし、後述するようにｐ型トランジスタを形成するシリコン基板には基板電圧が供給されているので、電源電圧ＶＰＰの値は基板電圧に対して適切な値が設定される。
【０１３６】
符号２６はスタート信号入力端子で、制御信号の一つであるスタート信号を画素電位制御回路１３５に供給する。図４３に示す双方向シフトレジスタＳＲ１からＳＲｎは、スタート信号が入力すると外部から供給されるクロック信号のタイミングに従い、順番にタイミング信号を出力する。レベルシフタ６７はタイミング信号に従い電圧ＶＳＳと電圧ＶＢＢを出力する。出力回路６９はレベルシフタ６７の出力に従い電圧ＶＰＰと電圧ＶＳＳを画素電位制御線１３６に出力する。図４２の画素電位制御信号Φ３に示すタイミングとなるように、スタート信号およびクロック信号を双方向シフタレジスタＳＲに供給することで、画素電位制御回路１３５から希望するタイミングで画素電位制御信号Φ３を出力することが可能である。なお２５はリセット信号入力端子である。
【０１３７】
次に、図４４（ａ）（ｂ）を用いて、双方向シフトレジスタＳＲに用いられるクロックドインバータ６１、６２を説明する。ＵＤ１は第１方向設定線、ＵＤ２は第２方向設定線である。
【０１３８】
第１方向設定線ＵＤ１は、図４４では下から上に走査する場合Ｈレベルで、第２方向設定線ＵＤ２は、図４３では上から下に走査する場合Ｈレベルである。図４４では図を見やすくするために結線を省略してあるが、第１方向設定線ＵＤ１、第２方向設定線ＵＤ２は共に双方向シフトレジスタＳＲを構成するクロックドインバータ６１、６２に接続されている。
【０１３９】
クロックドインバータ６１は図４４（ａ）に示すように、ｐ型トランジスタ７１、７２とＮ型トランジスタ７３、７４からなる。ｐ型トランジスタ７１は第２方向設定線ＵＤ２に接続されており、ｎ型トランジスタ７４は第１方向設定線ＵＤ１に接続されている。そのため第１方向設定線ＵＤ１がＨレベルで第２方向設定線ＵＤ２がＬレベルの場合、クロックドインバータ６１はインバータとして働き、第２方向設定線ＵＤ２がＨレベルで第１方向設定線ＵＤ１がＬレベルの場合ハイインピーダンスとなる。
【０１４０】
逆にクロックドインバータ６２は図４４（ｂ）に示すように、ｐ型トランジスタ７１は第１方向設定線ＵＤ１に接続されており、ｎ型トランジスタ７４は第２方向設定線ＵＤ２に接続されている。そのため第２方向設定線ＵＤ２がＨレベルの場合インバータとして働き、第１方向設定線ＵＤ１がＨレベルの場合ハイインピーダンスとなる。
【０１４１】
次にクロックドインバータ６５は図４４（ｃ）に示す回路構成であり、ＣＬＫ１がＨレベルで、ＣＬＫ２がＬレベルの場合に、入力を反転出力し、ＣＬＫ１がＬレベルで、ＣＬＫ２がＨレベルの場合に、ハイインピーダンスとなる。
【０１４２】
また、クロックドインバータ６６は、図４４（ｄ）に示す回路構成であり、ＣＬＫ２がＨレベルで、ＣＬＫ１がＬレベルの場合に、入力を反転出力し、ＣＬＫ２がＬレベルで、ＣＬＫ１がＨレベルの場合に、ハイインピーダンスとなる。図４３では、クロック信号線の結線を省略してあるが図４４のクロックドインバータ６５、６６にはクロック信号線ＣＬＫ１、ＣＬＫ２が接続されている。
【０１４３】
以上説明したように、双方向シフトレジスタＳＲをクロックドインバータ６１、６２、６５、６６で構成することで、タイミング信号を順番に出力することが可能である。また画素電位制御回路１３５を双方向シフトレジスタＳＲで構成することで、画素電位制御信号Φ３を双方向に走査することが可能である。すなわち、垂直駆動回路１３０も同様の双方向シフトレジスタにより構成されており、本発明による液晶表示装置は上下双方向の走査が可能である。そのため、表示する像を上下逆転する場合などに、走査方向を反転して図中下から上に走査する。そこで垂直駆動回路１３０が下から上に走査する場合には、画素電位制御回路１３５も第１方向設定線ＵＤ１と第２方向設定線ＵＤ２の設定を変更することにより、下から上に走査するよう対応する。なお、水平シフトレジスタ１２１も同様の双方向シフトレジスタにより構成されている。
【０１４４】
次に図４５を用いて、本発明による反射型液晶表示装置ＬＣＯＳの画素部を説明する。図４５は本発明の反射型液晶表示装置に用いられる液晶パネルの模式断面図である。図４５において、１００は液晶パネル、１は第１の基板である駆動回路基板、２は第２の基板である透明基板、３は液晶組成物、４はスペーサである、スペーサ４は駆動回路基板１と透明基板２との間に一定の間隔であるセルギャップ(cell gap)ｄを形成している。このセルギャップｄに液晶組成物３が挟持されている。５は反射電極（画素電極）で駆動回路基板１に形成されている。６は対向電極で反射電極５との間で液晶組成物３に電圧を印加する。７、８は配向膜で液晶分子を一定方向に配向させる。３０はアクティブ素子で反射電極５に階調電圧を供給する。
【０１４５】
符号３４はアクティブ素子３０のソース領域、３５はドレイン領域、３６はゲート電極である。３８は絶縁膜、３１は画素容量を形成する第１の電極で、４０は画素容量を形成する第２の電極である。絶縁膜３８を介し第１の電極３１と第２の電極４０とは容量を形成する。図４４では、第１の電極３１と第２の電極４０とを画素容量を形成する代表的な電極として示しており、他にも画素電極と電気的に接続した導体層と画素電位制御信号線と電気的に接続した導体層とが、誘電体層を挟んで対向していれば画素容量を形成することが可能である。
【０１４６】
符号４１は第１の層間膜、４２は第１の導電膜である。第１の導電膜４２はドレイン領域３５から第２の電極４０とを電気的に接続している。４３は第２の層間膜、４４は第１の遮光膜、４５は第３の層間膜、４６は第２の遮光膜である。第２の層間膜４３と第３の層間膜４５にはスルーホール４２ＣＨが形成され、第１の導電膜４２と第２の遮光膜４６が電気的に接続されている。４７は第４の層間膜、４８は反射電極５を形成する第２の導電膜である。アクティブ素子３０のドレイン領域３５から第１の導電膜４２、スルーホール４２ＣＨ、第２の遮光膜４６を介して階調電圧は反射電極５に伝えられる。
【０１４７】
本液晶表示装置は反射型であり、大量の光が液晶パネル１００に照射される。遮光膜は駆動回路基板の半導体層に光が入射しないよう遮光している。反射型液晶表示装置において液晶パネル１００に照射された光は、透明基板２側（図４４中上側）から入射し、液晶組成物３を透過し反射電極５で反射し再度液晶組成物３、透明基板２を透過して液晶パネル１００から出射する。しかしながら、液晶パネル１００に照射される光の一部は、反射電極５の隙間から駆動回路基板側に漏れ込む。第１の遮光膜４４と第２の遮光膜４６はアクティブ素子３０に光が入射しないように設けられている。本実施例では、この遮光膜を導電層で形成し、第２の遮光膜４６を反射電極５に電気的に接続し、第１の遮光膜４４に画素電位制御信号を供給することで、遮光膜を画素容量の一部としても機能するようにしている。
【０１４８】
なお、第１の遮光層４４に画素電位制御信号を供給すると、階調電圧が供給される第２の遮光膜４６と映像信号線１０３を形成する第１の導電層４２や走査信号線１０２を形成する導電層（ゲート電極３６と同層の導電層）との間に電気的シールド層として第１の遮光膜４４を設けることができる。このため、第１の導電層４２やゲート電極３６等と第２の遮光膜４６や反射電極５との間の寄生容量成分が減少する。前述したように液晶容量ＣＬに対して画素容量ＣＣは充分大きくする必要があるが、第１の遮光膜４４を電気的シールド層として設けると、液晶容量ＬＣと並列に接続される寄生容量も小さくなりより効率的である。さらに信号線からの雑音の飛び込みを減少することも可能となる。
【０１４９】
また、液晶表示素子を反射型とし、駆動回路基板１の液晶組成物３側の面に反射電極５を形成した場合、駆動回路基板１として不透明なシリコン基板等を用いることが可能である。また、アクティブ素子３０や配線を反射電極５の下に設けることができ、画素となる反射電極５を広くし、所謂高開口率を実現することができる利点がある。また、液晶パネル１００に照射される光による熱を駆動回路基板１の裏面から放熱できるといった利点もある。
【０１５０】
次に遮光膜を画素容量の一部として利用することについて説明する。第１の遮光膜４４と第２の遮光膜４６とは第３の層間膜４５を介して対向しており、画素容量の一部を形成している。４９は画素電位制御線１３６の一部を形成する導電層である。導電層４９により第１の電極３１と第１の遮光膜４４とは電気的に接続されている。また、導電層４９を用いて画素電位制御回路１３５から画素容量までの配線を形成することが可能である。ただし、本実施例では第１の遮光膜４４を配線として利用した。図４６に第１の遮光膜４４を画素電位制御線１３６として利用する構成について示す。
【０１５１】
図４６は第１の遮光膜４４の配置を示す平面図である。４６は第２の遮光膜であるが、位置を示すために点線で示している。４２ＣＨはスルーホールで、第１の導電膜４２と第２の遮光膜４６とを接続している。なお、図４６は第１の遮光膜４４を解り易く示すために、他の構成は省略している。第１の遮光膜４４は、画素電位制御線１３６の機能を有しており図中Ｘ方向に連続して形成されている。第１の遮光膜４４は遮光膜として機能するために表示領域全面を覆うように形成されているが、画素電位制御線１３６の機能も持たせるために、Ｘ方向に延在し（走査信号線１０２と並列の方向）、Ｙ方向に並んでライン状に形成され、画素電位制御回路１３５に接続される。また、画素容量の電極としても働くために、第２の遮光膜４６となるべく広い面積で重なるように形成されている。さらに、遮光膜として漏れる光が少なくなるように、隣接する第１の遮光膜４４の間隔はなるべく狭くなるよう形成されている。
【０１５２】
ただし、図４６に示すように隣接する第１の遮光膜４４の間隔を狭く形成すると、遮光膜４４の一部が隣接する第２の遮光膜４６と重なり合うことになる。前述したように、本液晶表示装置は双方向に走査可能である。そこで、双方向に画素電位制御信号を走査した場合に、次段の第２の遮光膜４６と重なり合う場合と重なり合わない場合とが生じる。図４６の場合では、図中上から下に走査する場合に第１の遮光膜４４と次段の第２の遮光膜４６とが重なり合っている。
【０１５３】
図４７を用いて遮光膜４４の一部が次段の第２の遮光膜４６と重なり合うことによる問題点と解決方法を説明する。図４７（ａ）は問題点を説明するタイミング図である。Φ２Ａは任意の行の走査信号でありＡ行目の走査信号とする。Φ２Ｂは次段の行の走査信号でありＢ行目の走査信号とする。なお、問題が発生する期間ｔ２からｔ３の間について説明し、その他の期間については省略する。
【０１５４】
図４７（ａ）において、Ａ行目において時刻ｔ２から２ｈ（２水平走査時間）後の時刻ｔ３に画素電位制御信号Φ３Ａを変化させている。時刻ｔ２から１ｈ後には走査信号Φ２Ａの出力は終了しており、走査信号Φ２Ａで駆動されるＡ行目のアクティブ素子３０はオフ状態となり、Ａ行目の画素電極１０９は映像信号線１０３から切り離されている。時刻ｔ２から２ｈ後の時刻ｔ３であれば、信号の切り換わりによる遅延等を考慮しても、Ａ行目のアクティブ素子３０は充分にオフ状態となっている。しかしながら、時刻ｔ３はＢ行目の走査信号Φ２Ｂが切り換わる時である。
【０１５５】
Ａ行目の第１の遮光膜４４とＢ行目の第２の遮光膜４６とが重なり合っているため、Ｂ行目の画素電極とＡ行目の画素電位制御信号線との間で容量が生じていることになる。時刻ｔ３はＢ行目のアクティブ素子３０がオフ状態へと切り換わる時であるため、Ｂ行目の画素電極１０９は映像信号線１０３から充分に切り離されていない。この時にＢ行目の画素電極１０９との間で容量成分を有するＡ行目の画素電子制御信号Φ３Ａが切り換わると、画素電極１０９と映像信号線１０３との間が充分に切り離されていないため、映像信号線１０３と画素電極１０９との間で電荷が移動する。すなわち、Ａ行目の画素電子制御信号Φ３Ａの切り換わりが、Ｂ行目の画素電極１０９に書き込まれる電圧Φ４Ｂに影響を与えることとなる。
【０１５６】
この画素電子制御信号Φ３Ａによる影響は、液晶表示装置の走査方向が一定であるならば均一な影響となり、あまり目立つことはない。しかしながら、赤、緑、青等の色毎に液晶表示装置を備え、各液晶表示装置の出力を重ねてカラー表示する場合に、液晶表示装置の光学的配置による理由で、例えば１つの液晶表示装置だけ下から上に走査し、他の液晶表示装置は上から下に走査することがある。このように複数の液晶表示装置のうちで走査方向が異なるものがある場合には、表示品質が不均一となり美観を損ねることとなる。
【０１５７】
次に、図４７（ｂ）を用いて解決方法を説明する。Ａ行目の画素電位制御信号Φ３ＡをＡ行目の走査信号Φ２Ａの開始より３ｈ遅れて出力するようにする。この場合、Ｂ行目の走査信号Φ２Ｂも切り換わった後であり、Ｂ行目のアクティブ素子３０は充分にオフ状態であるためＡ行目の画素電位制御信号Φ３ＡによるＢ行目の画素電極１０９に書き込まれる電圧Φ４Ｂに与える影響が減少する。
【０１５８】
なお、この場合、負極性用入力信号が書き込まれる時間が、正極性用入力信号に対して３ｈもの間短くなるが、例えば走査信号線１０２の数が１００を超えるような場合では３％以下の値となる。そのため、負極性用入力信号と正極性用入力信号の実効値の違いは基準電位Ｖｃｏｍの値等により調整することが可能である。
【０１５９】
次に図４８を用いて画素容量に供給される電圧ＶＰＰと基板電位ＶＢＢとの関係について説明する。図４８（ａ）は画素電位制御回路１３５の出力回路６９を構成するインバータ回路を示している。
【０１６０】
図４８（ａ）において３２はｐ型トランジスタのチャンネル領域でありシリコン基板１にイオン打ち込み等の方法によりｎ型ウエルが形成されている。シリコン基板１には基板電圧ＶＢＢが供給されており、ｎ型ウエル３２の電位はＶＢＢとなっている。ソース領域３４とドレイン領域３５はｐ型半導体層であり、シリコン基板１にイオン打ち込み等の方法により形成される。ｐ型トランジスタ３０のゲート電極３６に基板電圧ＶＢＢより低電位の電圧が印加されるとソース領域３４とドレイン領域３５とが導通状態となる。
【０１６１】
一般に絶縁部を設ける等の必要がなく構造が簡単になることから、同じシリコン基板のトランジスタには共通の基板電位ＶＢＢが印加されている。本発明の液晶表示装置は同じシリコン基板１上に駆動回路部のトランジスタと、画素部のトランジスタが形成されている。画素部のトランジスタも同様の理由で、同じ電位の基板電位ＶＢＢが印加されている。
【０１６２】
図４８（ａ）に示すインバータ回路では、ソース領域３４には画素容量に供給される電圧ＶＰＰが印加されている。ソース領域３４はｐ型半導体層でありｎ型ウエル３２との間はｐｎ接合となっている。ｎ型ウエル３２の電位よりもソース領域３４の電位が高くなると、ソース領域３４からｎ型ウエル３２に電流が流れるという不具合が生じる。そのため、基板電圧ＶＢＢに対して電圧ＶＰＰは低電位になるように設定される。
【０１６３】
前述したように画素電極の電圧は、画素電極に書き込まれた電圧をＶ２、液晶容量をＣＬ、画素容量をＣＣ、画素電極制御信号の振幅がＶＰＰとＶＳＳとすると、電圧降下後の画素電極の電圧は、Ｖ２−｛ＣＣ／（ＣＬ＋ＣＣ）｝×（ＶＰＰ−ＶＳＳ）で表わされる。ここで、ＶＳＳにＧＮＤ電位を選ぶと、画素電極の電圧変動の大きさは電圧ＶＰＰと液晶容量ＣＬと画素容量ＣＣで決まることになる。
【０１６４】
図４８（ｂ）を用いてＣＣ／（ＣＬ＋ＣＣ）と電圧ＶＰＰとの関係を示す。なお説明を簡単にするために基準電圧ＶｃｏｍをＧＮＤ電位としている。また、電圧を印加しないと白表示（ノーマリーホワイト）となる方式の場合で、黒表示（階調最小）となるよう階調電圧が画素電極に印加される場合を説明する。図４８（ｂ）のΦ１は映像信号選択回路１２３から画素電極に書き込まれる階調電圧を示している。Φ１Ａは正極性の場合で、Φ２Ａは負極性の場合の階調電圧である。黒表示なので基準電圧Ｖｃｏｍと画素電極に書き込まれる階調電圧の電位差が最大になるようにΦ１Ａ、Φ１Ｂともに設定される。図４８（ｂ）においてΦ１Ａは正極性用信号なので、従来通り基準電圧Ｖｃｏｍとの電位差が最大となるように＋Ｖｍａｘとし、Φ１ＢはＶｃｏｍ（ＧＮＤ）として、画素電極に書き込んだ後で画素容量を用いて引き下げる。
【０１６５】
Φ４Ａ、Φ４Ｂ共に画素電極の電圧を示しており、Φ４ＡはＣＣ／（ＣＬ＋ＣＣ）が１の理想的な場合を示し、Φ４ＢはＣＣ／（ＣＬ＋ＣＣ）が１以下となる場合を示す。Φ４Ａの負極性の場合、Φ１ＢはＶｃｏｍ（ＧＮＤ）が書き込まれているので、画素電極制御信号の振幅ＶＰＰに従い引き下げられた−Ｖｍａｘは、ＣＣ／（ＣＬ＋ＣＣ）＝１より、−Ｖｍａｘ＝−ＶＰＰとなる。
【０１６６】
対してΦ４ＢはＣＣ／（ＣＬ＋ＣＣ）が１以下のため、＋Ｖｍａｘ＜ＶＰＰ２となるような画素電極制御信号を供給する必要がある。前述したようにＶＰＰ＜ＶＢＢである必要があるため、＋Ｖｍａｘ＜ＶＰＰ＜ＶＢＢといった関係になる。ここで、低耐圧回路とするために、画素電圧を引き下げる方法を用いているが、画素電極制御信号の電圧ＶＰＰが高電圧になってしまうと、基板電圧ＶＢＢが高電圧となってしまい結局高耐圧回路となってしまうという不具合が生じる。そのため、ＣＣ／（ＣＬ＋ＣＣ）がなるべく１となるように、すなわちＣＬ＜＜ＣＣとなるように、ＣＬとＣＣの値を定める必要がある。
【０１６７】
なお、従来のガラス基板に薄膜トランジスタを形成する液晶表示装置では、画素電極をなるべく広く（所謂高開口率化）する必要があるため、せいぜいＣＬ＝ＣＣとすることが実現可能な程度である。また、本発明の液晶表示装置は駆動回路部と画素部とが同一シリコン基板上に形成されるものであるため、基板電位ＶＢＢを高電圧としては低耐圧化できないという問題点を有している。
【０１６８】
次に図４９を用いて負極性用の階調電圧について説明し、さらに図５０により参照表を用いて負極性用の階調電圧を形成する方法について説明する。なお図４９では、ひきつづき説明を簡単にするために基準電圧ＶｃｏｍをＧＮＤ電位としている。また、電圧を印加しないと白表示（ノーマリーホワイト）となる方式の場合で説明する。
【０１６９】
図４９（ａ）のΦ１は映像信号選択回路１２３から画素電極に書き込まれる階調電圧を示し、図４８（ｂ）のΦ４は画素電極の電圧を示している。まず、黒表示（階調最小）となるよう階調電圧が画素電極に印加される場合について説明する。Φ１Ａ１は正極性の場合で、Φ１Ｂ１は負極性の場合を示している。黒表示なので基準電圧Ｖｃｏｍと画素電極に書き込まれる電圧の電位差が最大になるようにΦ１Ａ１、Φ１Ｂ１ともに設定される。
【０１７０】
図４９（ｂ）においてΦ１Ａ１は正極性用信号なので、画素電極の電圧は、従来通り基準電圧Ｖｃｏｍとの電位差が最大となるように＋Ｖｍａｘとなる。対して負極性用信号であるΦ１Ｂ１は画素電極に書き込んだ後で画素容量を用いて引き下げられて−Ｖｍａｘとなる。
【０１７１】
次に、白表示（階調最大）となるよう階調電圧が画素電極に印加される場合について説明する。Φ１Ａ２は正極性の場合で、Φ１Ｂ２は負極性の場合を示している。白表示なので基準電圧Ｖｃｏｍと画素電極に書き込まれる電圧の電位差が最小になるようにΦ１Ａ２、Φ１Ｂ２ともに設定される。
【０１７２】
図４９（ｂ）においてΦ１Ａ２は正極性用信号なので、従来通り基準電圧Ｖｃｏｍとの電位差が最小となるように＋Ｖｍｉｎとなる。負極性用信号Φ１Ｂ２は画素電極に書き込んだ後で画素容量を用いて引き下げられる。引き下げられる電圧はＶＰＰなので、引き下げられた後で−Ｖｍｉｎとなるような電圧がΦ１Ｂ２として選ばれる。
【０１７３】
図４９に示すように、負極性用信号Φ１Ｂ１、Φ１Ｂ２は従来用いられた方法のように、単純に正極性用信号Φ１Ａ１、Φ１Ａ２を反転した電圧ではない。そのため、参照表を用いて負極性用信号を作成することとした。図５０に参照表を用いて負極性用信号を作成する液晶パネル駆動制御回路４００のブロック図を示す。４２２は負極性用参照表で、４２３は正極性用参照表である。負極性用信号は画素容量を用いて作成されるため、負極性、正極性用オペアンプは使用されない。
【０１７４】
正極性用参照表４２２には、ばらつき補正を行う補正データが用いられる。対して負極性用参照表４２３には、ばらつき補正を行う補正データの他に画素容量により引き下げられて負極性用信号となるような補正も加えられる。交流化信号によりアナログスイッチ４１７を切り換えることで、正極性用信号と負極性用信号がＤＡ変換回路４０５に伝えられる。
【０１７５】
次に反射型液晶表示装置の動作について説明する。反射型液晶表示素子の一つとして電界制御複屈折モード（ELECTRICALLY CONTROLLED BIREFRINGENCE MODE）が知られている。電界制御複屈折モードでは、反射電極と対向電極との間に電圧を印加し液晶組成物の分子配列を変化させ、その結果として液晶パネル中の複屈折率を変化させる。電界制御複屈折モードは、この複屈折率の変化を光透過率の変化として利用し像を形成するものである。
【０１７６】
さらに図５１を用いて、電界制御複屈折モードの１つである単偏光板ツイステッドネマティクモード（ＳＰＴＮ）について説明する。９は偏光ビームスプリッタで光源（図示せず）からの入射光Ｌ１を２つの偏光に分割し、直線偏光となった光Ｌ２を出射する。図５１では、液晶パネル１００に入射させる光に、偏光ビームスプリッタ９を透過した光（Ｐ波）を用いる場合を示しているが、偏光ビームスプリッタ９で反射した光（Ｓ波）を用いることも可能である。液晶組成物３は液晶分子長軸が駆動回路基板１と透明基板２に対して平行に配列し、誘電異方性が正のネマティク液晶を用いる。また、液晶分子は配向膜７、８により約９０度ねじれた状態で配向している。
【０１７７】
まず図５１（ａ）に電圧が印加されていない場合を示す。液晶パネル１００に入射した光は液晶組成物３の複屈折性により楕円偏光となり反射電極５面では円偏光となる。反射電極５で反射した光は再度液晶組成物３中を通過し再び楕円偏光となり出射時には直線偏光に戻り、入射光Ｌ２に対して９０度位相が回転した光Ｌ３（Ｓ波）として出射する。出射光Ｌ３は再び偏光ビームスプリッタ９に入射するが、偏光面で反射され出射光Ｌ４となる。この出射光Ｌ４をスクリーン等に照射して表示を行う。この場合、電圧を印加していない場合に光が出射する所謂ノーマリーホワイト（ノーマリオープン）と呼ばれる表示方式となる。
【０１７８】
対して図５１（ｂ）に液晶組成物３に電圧が印加されている場合を示す。液晶組成物３に電圧が印加されると、液晶分子が電界方向に配列するため、液晶内で複屈折が起こる割合が減少する。そのため、直線偏光で液晶パネル１００に入射した光Ｌ２はそのまま反射電極５で反射され入射光Ｌ２と同じ偏光方向の光Ｌ５として出射する。出射光Ｌ５は偏光ビームスプリッタ９を透過し光源に戻る。そのため、スクリーン等に光が照射されないため、黒表示となる。
【０１７９】
単偏光板ツイステッドネマティクモードでは、液晶分子の配向方向が基板と平行であるため、一般的な配向方法を用いることができ、プロセス安定性が良い。またノーマリーホワイトで使用するため、低電圧側でおこる表示不良に対して裕度を持たせることができる。すなわち、ノーマリーホワイト方式では、暗レベル（黒表示）が高電圧を印加した状態で得られる。この高電圧の場合には液晶分子のほとんどが基板面に垂直な電界方向に揃っているので、暗レベルの表示は、低電圧時の初期配向状態にあまり依存しない。さらに、人間の目は、輝度ムラを輝度の相対的な比率として認識し、かつ、輝度に対し対数スケールに近い反応を有する。そのため、人間の目は暗レベルの変動には敏感である。こうした理由から、ノーマリーホワイト方式は、初期配向状態による輝度ムラに対して有利な表示方式である。
【０１８０】
しかしながら、上述した電界制御複屈折モードでは高いセルギャップの精度が求められる。すなわち、電界制御複屈折モードでは、光が液晶層中を通過する間に生じる異常光と常光との間の位相差を利用しているため、透過光強度は異常光と常光との間のリタデーションΔｎ・ｄに依存する。ここで、Δｎは屈折率異方性で、ｄはスペーサ４によって形成される透明基板２と駆動回路基板１との間のセルギャップである（図４５参照）。
【０１８１】
このため、本実施例の場合、表示ムラを考慮しセルギャップ精度は、±０．０５μｍ以下とした。また、反射型液晶表示素子では液晶に入射した光は反射電極で反射し再度液晶層を通過するため、同じ屈折率異方性Δｎの液晶を用いる場合、透過型液晶表示素子に対してセルギャップｄは半分になる。一般の透過型液晶表示素子の場合セルギャップｄは５〜６μｍ程度であるのに対し、本実施例では約２μｍである。
【０１８２】
本実施例では高いセルギャップ精度と、より狭いセルギャップに対応するため、従来からあるビーズ分散法に代わり柱状のスペーサを駆動回路基板１上に形成する方法を用いた。
【０１８３】
図５２に駆動回路基板１上に設けられた反射電極５とスペーサ４との配置を説明する模式平面図を示す。一定の間隔を保つように多数のスペーサ４が駆動回路基板全面にマトリックス状に形成されている。反射電極５は液晶表示素子が形成する像の最小の画素である。図５１では簡略化のため、符号５Ａ、５Ｂで示す縦４画素、横５画素で示した。なお、最外側の画素群を符号５Ｂで示し、それらより内側の画素群を符号５Ａで示す。
【０１８４】
図５２では縦４画素、横５画素の画素が、表示領域を形成している。液晶表示素子で表示する像はこの表示領域に形成される。表示領域の外側にはダミー画素１１３が設けられている。このダミー画素１１３の周辺にスペーサ４と同じ材料で周辺枠１１が設けられている。さらに、周辺枠１１の外側にはシール材１２が塗布される。１３は外部接続端子で液晶パネル１００に外部からの信号を供給するのに用いられる。
【０１８５】
スペーサ４と周辺枠１１の材料には、樹脂材料を用いた。樹脂材料として例えば、株式会社ＪＳＲ製の化学増幅型ネガタイプレジスト「ＢＰＲ−１１３」（商品名）を用ることができる。反射電極５が形成された駆動回路基板１上にスピンコート法等でレジスト材を塗布し、マスクを用いてレジストをスペーサ４と周辺枠１１のパターンに露光する。その後除去剤を用いレジストを現像してスペーサ４と周辺枠１１とを形成する。
【０１８６】
スペーサ４と周辺枠１１とをレジスト材等を原料として形成すると、塗布する材料の膜厚でスペーサ４と周辺枠１１の高さを制御でき、高い精度でスペーサ４と周辺枠１１を形成することが可能である。また、スペーサ４の位置はマスクパターンで決めることができ、希望する位置に正確にスペーサ４を設けることが可能である。液晶プロジェクタでは画素上にスペーサ４が存在すると、拡大投映された像にスペーサによる影が見えてしまう問題がある。スペーサ４をマスクパターンによる露光、現像で形成することで、映像表示した際に、問題とならな位置にスペーサ４を設けることができる。
【０１８７】
また、スペーサ４と同時に周辺枠１１を形成しているので、液晶組成物３を駆動回路基板１と透明基板２との間に封入する方法として、液晶組成物３を駆動回路基板１に滴下しその後透明基板２を駆動回路基板１に貼り合せる方法を用いることができる。
【０１８８】
液晶組成物３を駆動回路基板１と透明基板２の間に配置し、液晶パネル１００を組立てた後は、周辺枠１１により囲まれた領域内に液晶組成物３が保持される。また、周辺枠１１の外側にはシール材１２が塗布され、液晶組成物３を液晶パネル１００内に封入する。前述したように、周辺枠１１はマスクパターンを用いて形成されるので、高い位置精度で駆動回路基板１上に形成することができる。そのため、液晶組成物３の境界を高い精度で定めることが可能である。また、周辺枠１１はシール材１２の形成領域の境界も高い精度で定めることが可能である。
【０１８９】
シール材１２は駆動回路基板１と透明基板２とを固定する役目と、液晶組成物３にとって有害な物質が進入することを阻止する役目がある。流動性があるシール材１２を塗布した場合に、周辺枠１１はシール材１２のストッパとなる。シール材１２のストッパとして、周辺枠１１を設けることで、液晶組成物３の境界やシール材１２の境界での設計裕度を広くすることができ、液晶パネル１００の端辺から表示領域までの間を狭く（挟額縁化）することが可能である。
【０１９０】
表示領域を囲むように周辺枠１１が形成されていることから、駆動回路基板１をラビング処理する際に、周辺枠１１により周辺枠１１の近傍がうまくラビングできない問題がある。液晶組成物３を一定の方向に配向するため、配向膜を形成しラビング処理が行われる。本実施例の場合、駆動回路基板１にスペーサ４、周辺枠１１が形成された後に、配向膜７が塗布される。その後、液晶組成物３が一定方向に配向するよう、配向膜７を布等を用いて擦ることでラビング処理が行われる。
【０１９１】
ラビング処理において、周辺枠１１が駆動回路基板１より突出しているため、周辺枠１１の近傍の配向膜７は、周辺枠１１による段差により充分に擦られない。そのため、周辺枠１１の近傍には液晶組成物３の配向が不均一な部分が生じやすい。液晶組成物３の配向不良による表示ムラを目立たなくするため、周辺枠１１の内側数画素をダミー画素１１３とすることで、表示に寄与しない画素としている。
【０１９２】
ところが、ダミー画素１１３を設け、画素５Ａ、５Ｂと同じように信号を供給すると、ダミー画素１１３と透明基板２との間には液晶組成物３が存在するため、ダミー画素１１３による表示も観察されてしまうという問題が生じる。ノーマリホワイトで使用する場合、液晶組成物３に電圧を印加しないと、ダミー画素１１３が白く表示される。そのため、表示領域の境が明確でなくなり、表示品質をそこなう。ダミー画素１１３を遮光することも考えられるが、画素と画素の間隔は数μｍのため、表示領域の境に精度良く遮光枠を形成することは困難である。そこで、ダミー画素１１３には黒表示となるような電圧を供給し、表示領域を囲む黒枠として観察されるようにした。
【０１９３】
図５３にダミー画素１１３の駆動方法について説明する。ダミー画素１１３には黒表示となるような電圧を供給するために、ダミー画素が設けられた領域は一面黒表示となる。一面黒表示となるならば、表示領域に設けた画素と同じように個別に設ける必要がなく、複数のダミー画素を電気的に接続して設けることができる。また、駆動に必要な時間を考えると、ダミー画素のために書き込み時間を設けことは無駄である。そこで、複数のダミー画素の電極を連続して設けて１つのダミー画素電極とすることが可能である。しかしながら、複数のダミー画素を接続して１つのダミー画素とすると画素電極の面積が増加することから、液晶容量が大きくなってしまう。前述したように液晶容量が大きくなると画素容量を用いて画素電圧を引き下げる効率が低下する。
【０１９４】
そこで、ダミー画素も表示領域の画素と同様に個別に設けることとした。しかしながら、有効画素と同様に１ライン毎の書き込みを行った場合、新たに設けた複数行のダミー行を駆動する時間が長くなる。そして、その分有効画素に書き込みを行う時間が短くなってしまうという問題が生じる。対して高精細表示を行う場合には、高速の映像信号（ドットクロックの高い信号）が入力するため、ますます画素の書き込み時間に対する制限が生じてくる。そこで１画面の書き込み期間中に数ライン分の書き込み時間を節約するために、図５３に示すようにダミー画素については垂直駆動回路１３０の垂直双方向シフトレジスタＶＳＲから複数行分のタイミング信号を出力させて、複数のレベルシフタ６７と出力回路６９に入力させ走査信号を出力するようにした。また、同じく画素電極制御回路１３５についても双方向シフトレジスタＳＲから複数行分のタイミング信号を出力させて、複数のレベルシフタ６７と出力回路６９に入力させ画素電極制御信号を出力するようにした。
【０１９５】
次に、図５４、図５５を用いて駆動回路基板１上に設けられるアクティブ素子３０とその周辺の構成を詳細に説明する。図５４、図５５において図４５と同じ符号は同じ構成を示す。図５５はアクティブ素子３０周辺を示す概略平面図である。図５４は図５５のＩ−Ｉ線における断面図であるが、図５４と図５５との各構成間の距離は一致していない。また図５５は走査信号線１０２とゲート電極３６、映像信号線１０３とソース領域３５、ドレイン領域３４、画素容量を形成する第２の電極４０、と第１の導電層４２と、コンタクトホール３５ＣＨ、３４ＣＨ、４０ＣＨ，４２ＣＨの位置関係を示すもので、その他の構成は省略した。
【０１９６】
図５４において、１は駆動回路基板であるシリコン基板、３２はシリコン基板１にイオン打ち込みで形成した半導体領域（ｐ型ウエル）、３３はチャネルストッパ、３４はｐ型ウエル３２にイオン打ち込みで導電化し形成したドレイン領域、３５はｐ型ウエル３２にイオン打ち込みで形成したソース領域、３１はｐ型ウエル３２にイオン打ち込みで導電化し形成した画素容量の第１の電極である。なお、本実施例ではアクティブ素子３０をｐ型トランジスタで示したが、ｎ型トランジスタとすることも可能である。
【０１９７】
符号３６はゲート電極、３７はゲート電極端部の電界強度を緩和するオフセット領域、３８は絶縁膜、３９はトランジスタ間を電気的に分離するフィールド酸化膜、４０は画素容量を形成する第２の電極で絶縁膜３８を介しシリコン基板１に設けた第１の電極３１との間で容量を形成する。ゲート電極３６と第２の電極４０は、絶縁膜３８上にアクティブ素子３０のしきい値を低くするための導電層と低抵抗の導電層とを積層した２層膜からなっている。２層膜としては例えばポリシリコンとタングステンシリサイドの膜を用いることができる。４１は第１の層間膜、４２は第１の導電膜である。第１の導電膜４２は接触不良を防止するバリアメタルと低抵抗の導電膜の多層膜からなっている。第１の導電膜として、例えばチタンタングステンとアルミの多層金属膜をスパッタで形成して用いることができる。
【０１９８】
図５５において１０２は走査信号線である。走査信号線１０２は、図５５中、Ｘ方向に延在しＹ方向に並設されていて、アクティブ素子３０をオン・オフする走査信号が供給される。走査信号線１０２はゲート電極と同じ２層膜からなっており、例えばポリシリコンとタングステンシリサイドを積層した２層膜を用いることができる。映像信号線１０３はＹ方向に延在しＸ方向に並設されていて、反射電極５に書き込まれる映像信号が供給される。映像信号線１０３は第１の導電膜４２と同じ多層金属膜からなっており、例えばチタンタングステンとアルミの多層金属膜を用いることができる。
【０１９９】
映像信号は絶縁膜３８と第１の層間膜４１に空けられたコンタクトホール３５ＣＨを通り第１の導電膜４２によりドレイン領域３５に伝わる。走査信号線１０２に走査信号が供給されると、アクティブ素子３０はオンになり、映像信号は半導体領域（ｐ型ウエル）３２からソース領域３４に伝わり、コンタクトホール３４ＣＨを通り第１の導電膜４２に伝わる。第１の導電膜４２に伝わった映像信号は、コンタクトホール４０ＣＨを通り画素容量の第２の電極４０に伝わる。
【０２００】
また、図５４に示すように映像信号はコンタクトホール４２ＣＨを通り反射電極５へと伝わっていく。コンタクトホール４２ＣＨはフィールド酸化膜３９の上に形成されている。フィールド酸化膜３９は膜厚が厚いため、フィールド酸化膜の上は他の構成に比較して高い位置となっている。コンタクトホール４２ＣＨはフィールド酸化膜３９上に設けられることで、上層の導電膜により近い位置とすることができ、コンタクトホールの接続部の長さを短くしている。
【０２０１】
さらに図５４に示すように、第２の層間膜４３は、第１の導電膜４２と第２の導電膜４４とを絶縁している。第２の層間膜４３は、各構成物により生じている凹凸を埋める平坦化膜４３Ａとその上を覆う絶縁膜４３Ｂとの２層で形成されている。平坦化膜４３ＡはＳＯＧ（spin on grass）を塗布して形成している。絶縁膜４３ＢはＴＥＯＳ膜であり、反応ガスとしてＴＥＯＳ（Tetraethylorthosilicate）を用いＳｉＯ２膜をＣＶＤにより形成したものである。
【０２０２】
第２の層間膜４３の形成後、ＣＭＰ（ケミカル・メカニカル・ポリシング）により第２の層間膜４３は研磨される。第２の層間膜４３はＣＭＰにより研磨することで平坦化する。平坦化された第２の層間膜の上に第１の遮光膜４４が形成される。第１の遮光膜４４は第１の導電膜４２と同じタングステンとアルミの多層金属膜で形成している。
【０２０３】
第１の遮光膜４４は駆動回路基板１の略全面を被っており、開口は図５４に示すコンタクトホール４２ＣＨの部分だけある。第１の遮光膜４４の上に第３の層間膜４５がＴＥＯＳ膜で形成されている。さらに第３の層間膜４５の上に第２の遮光膜４６が形成されている。第２の遮光膜４６は第１の導電膜４２と同じタングステンとアルミの多層金属膜で形成している。第２の遮光膜４６はコンタクトホール４２ＣＨで第１の導電膜４２と接続されている。コンタクトホール４２ＣＨでは、接続をとるために第１の遮光膜４４を形成する金属膜と第２の遮光膜４６を形成する金属膜とが積層されている。
【０２０４】
第１の遮光膜４４と第２の遮光膜４６を導電膜で形成し、間に第３の層間膜４５を絶縁膜（誘電膜）で形成し、第１の遮光膜４４に画素電位制御信号を供給し、第２の遮光膜４６に階調電圧を供給すると、第１の遮光膜４４と第２の遮光膜４６とで画素容量を形成することができる。また、階調電圧に対する第３の層間膜４５の耐圧と、膜厚を薄くして容量を大きくすることを考慮すると、第３の層間膜４５は１５０ｎｍから４５０ｎｍが好ましく、より好ましくは、約３００ｎｍである。
【０２０５】
以上、本発明者によってなされた発明を、前記発明の実施の形態に基づき具体的に説明したが、本発明は、前記発明の実施の形態に限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは勿論である。
【０２０６】
【発明の効果】
本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば、下記の通りである。
【０２０７】
本発明によれば、反射形液晶表示素子の駆動において、映像信号及び制御信号を高速化する回路を、液晶パネルに近接して配置している事により、ノイズ、EMI、EMCの特性向上を図ることが出来る。
【０２０８】
本発明によれば、開発段階における光学系の形状変更に関係無く回路基板の開発を行う事が出来るため、開発期間の短縮、開発、モデルチェンジに伴うコストの低減を図ることができる。
【図面の簡単な説明】
【図１】本発明の実施の形態である液晶表示装置の概略構成を示すブロック図である。
【図２】本発明の実施の形態である液晶表示装置の液晶パネル駆動制御回路を示すブロック図である。
【図３】本発明の実施の形態である液晶表示装置を用いたプロジェクターの回路ブロック図である。
【図４】本発明の実施の形態である液晶表示装置を用いたプロジェクタに用いられる光学系の一例を示す図である。
【図５】本発明の実施の形態である液晶表示装置を用いたプロジェクターの回路ブロック図である。
【図６】本発明の実施の形態である液晶表示装置を用いたプロジェクターの構成図である。
【図７】本発明の実施の形態である液晶表示装置の液晶パネル駆動制御回路を示すブロック図である。
【図８】増幅回路のばらつきを説明する概略回路図である。
【図９】本発明の実施の形態である液晶表示装置の印加電圧−反射率特性図である。
【図１０】交流化回路のばらつきを説明する概略回路図である。
【図１１】交流化回路のばらつきを説明する波形図である。
【図１２】本発明の実施の形態である液晶表示装置の液晶パネル駆動制御回路を示すブロック図である。
【図１３】本発明の実施の形態である液晶表示装置の液晶パネル駆動制御回路を示すブロック図である。
【図１４】本発明の実施の形態である液晶表示装置の液晶パネル駆動制御回路を示すブロック図である。
【図１５】本発明の実施の形態である液晶表示装置の参照表を示すデータ構成図である。
【図１６】本発明の実施の形態である液晶表示装置の参照表にデータを転送する経路を示す概略回路図である。
【図１７】本発明の実施の形態である液晶表示装置の参照表にデータを転送する経路を示す概略回路図である。
【図１８】本発明の実施の形態である液晶表示装置の参照表による補正方法を示す入力−出力対照図である。
【図１９】本発明の実施の形態である液晶表示装置の参照表による交流化ばらつきを補正する概略回路図である。
【図２０】本発明の実施の形態である液晶表示装置の参照表による映像ソース間の違いを補正する概略ブロック図である。
【図２１】本発明の実施の形態である液晶表示装置の参照表による擬似的に階調を増加させる方法を説明する図である。
【図２２】本発明の実施の形態である液晶表示装置の参照表による擬似的に階調を増加させる方法を説明する図である。
【図２３】本発明の実施の形態である液晶表示装置の参照表によるコントラストを調整する方法を説明する図である。
【図２４】本発明の実施の形態である液晶表示装置の参照表による輝度を調整する方法を説明する図である。
【図２５】本発明の実施の形態である液晶表示装置の参照表のピン数を減少させる方法を説明する概略回路図である。
【図２６】本発明の実施の形態である液晶表示装置の配線数を減少させる方法を説明する概略回路図である。
【図２７】本発明の実施の形態である液晶表示装置の配線数を減少させる方法を説明する概略回路図である。
【図２８】本発明の実施の形態である液晶表示装置の参照表のデータ作成方法を説明する概略回路図である。
【図２９】本発明の実施の形態である液晶表示装置を示す概略図である。
【図３０】本発明の実施の形態である液晶表示装置を示す概略図である。
【図３１】本発明の実施の形態である液晶表示装置を示す概略図である。
【図３２】本発明の実施の形態である液晶表示装置を用いたプロジェクターの回路構成図である。
【図３３】本発明の実施の形態である液晶表示装置の概略組み立て図である。
【図３４】本発明の実施の形態である液晶表示装置を示す概略図である。
【図３５】本発明の実施の形態である液晶表示装置を示す概略図である。
【図３６】本発明の実施の形態である液晶表示装置を示す概略図である。
【図３７】本発明の実施の形態である液晶表示装置を示す概略図である。
【図３８】本発明の実施の形態である液晶表示装置を示す概略図である。
【図３９】本発明の実施の形態である液晶表示装置の信号転送方法示す概略図である。
【図４０】本発明の実施の形態である液晶表示装置の画素部について説明するブロック図である。
【図４１】本発明の実施の形態である液晶表示装置の画素電位を制御する方法を説明する概略回路図である。
【図４２】本発明の実施の形態である液晶表示装置の画素電位を制御する方法を説明するタイミング図である。
【図４３】本発明の実施の形態である液晶表示装置の画素電位制御回路の構成を示す概略回路図である。
【図４４】本発明の実施の形態である液晶表示装置のクロックドインバータの構成を示す概略回路図である。
【図４５】本発明の実施の形態である液晶表示装置の画素部を示す概略断面図である。
【図４６】本発明の実施の形態である液晶表示装置の遮光膜を用いて画素電位制御線を形成する構成を示す概略平面図である。
【図４７】本発明の実施の形態である液晶表示装置の駆動方法を示すタイミング図である
【図４８】本発明の実施の形態である液晶表示装置の動作を示す概略図である。
【図４９】本発明の実施の形態である液晶表示装置の正極性、負極性波形を説明する波形図である。
【図５０】本発明の実施の形態である液晶表示装置の正極性、負極性信号を参照表を用いて作成する概略回路図である。
【図５１】本発明の実施の形態である液晶表示装置の動作を説明する概略図である。
【図５２】本発明の実施の形態である液晶表示装置の液晶パネルを示す概略平面図である。
【図５３】本発明の実施の形態である液晶表示装置のダミー画素の駆動方法を示す概略回路図である。
【図５４】本発明の実施の形態である液晶表示装置のアクティブ素子周辺の概略断面図である。
【図５５】本発明の実施の形態である液晶表示装置のアクティブ素子周辺の概略平面図である。
【符号の説明】
１…基板（駆動回路基板、シリコン基板）、２…透明基板、３…液晶組成物、４…スペーサ、５…反射電極、６…対向電極、７、８…配向膜、９…偏光ビームスプリッタ、１１…周辺枠、１２…シール材、１４…外部接続端子、２５…走査リセット信号入力端子、２６…走査スタート信号入力端子、２７…走査終了信号出力端子、２８…リセット用トランジスタ、３０…アクティブ素子、３４…ソース領域、３５…ドレイン領域、３６…ゲート領域、３８…絶縁膜、３９…フィールド酸化膜、４１…第１の層間膜、４２…第１の導電膜、４３…第２の層間膜、４４…第１の遮光膜、４５…第３の層間膜、４６…第２の遮光膜、４７…第４の層間膜、４８…第２の導電膜、６１〜６２…クロックドインバータ、６５〜６６…クロックドインバータ、７１…クッション材、７２…放熱板、７３…モールド、７４…保護用接着材、７５…遮光板、７６…遮光枠、８０…フレキシブル配線板、１００…液晶パネル、１０１…画素部、１０２…走査信号線、１０３…映像信号線、１０４…スイッチング素子、１０７…対向電極、１０８…液晶容量、１０９…画素電極、１１０…表示部、１１１…表示制御装置、１１３…ダミー画素、１２０…水平駆動回路、１２１…水平シフトレジスタ、１２２…表示データ保持回路、１２３…電圧選択回路、１３０…垂直駆動回路、１３１…制御信号線、１３２…表示データ線、４００…液晶パネル駆動制御回路、４０１…外部制御信号線、４０２…表示信号線、４０３…外部信号入力回路、４０４…信号処理回路、４０５…ＤＡ変換回路、４０６…増幅交流化回路、４０７…サンプルホールド回路、４０８…ＡＤ変換回路、４０９…駆動用パルス回路、４１２…フラットパッケージ、４１３…オペアンプ（増幅用）、４１４…オペアンプ（負極性用）、４１５…オペアンプ（正極性用）、４１６…アナログスイッチ（オペアンプ切り換え用）、４１７…アナログスイッチ（参照表切り換え用）、４１８…アナログスイッチ（映像ソース切り換え用）、４２０…参照表（ＬＵＴ）、４２１…参照表（１パッケージ）、４２２…正極性用参照表、４２３…負極性用参照表、４２４…第１映像ソース用参照表、４２５…第２映像ソース用参照表、４２６…第３映像ソース用参照表、４２７…第１の階調用参照表、４２８…第２の階調用参照表、４２９…標準参照表、４３０…マイクロプロセッサ、４３５…データバス、４３６…アドレスバス、４４７…データ通信用インターフェース、４４８、４４９…コネクタ、４５０…ビデオ信号デコーダー、４５１…デジタル入力インターフェイス、４５２…解像度変換回路、４５３…色むら補正回路、４５４…OSD（On Screen Display）、４５５…ＲＧＢアナログ信号入力回路、４５７…タイミング発生器、４５８…電源回路、４５９…液晶表示素子及びアナログ回路用電源回路、４６０…不揮発性の電気的に書き換え可能なROM、４６１…赤外線通信インターフェイス、４６２…ランプ、４６３…空冷用ファン、４６４…アナログドライバー回路、４６６…トランスミッタ、４６７…レシーバー、４７０…前処理回路、４７１…ケーブル、４７２…低振幅信号線、４７３…信号処理制御線、４７４…電源電圧線、４７５…内部バスライン、４７６…メモリ、４７８…コネクタ、５０１…偏光ビームスプリッタ（ＰＢＳ）、５０２…偏光ビームスプリッタ、５０３…偏光ビームスプリッタ、５０４…クロスダイクロイック（Ｃｒｏｓｓ−Ｄｉｃｈｒｏｉｃ）ミラー、５０５…クロスダイクロイックプリズム（Ｃｒｏｓｓ−Ｄｉｃｈｒｏｉｃ Ｐｒｉｓｍ）、５０６…光学系レンズ。

Claims (11)

1. 液晶パネルと、
   上記液晶パネルに映像信号及び液晶パネル駆動用パルス信号を供給する液晶パネル駆動制御回路とを有し、
   液晶パネルを直接駆動しない解像度変換回路と、
   フレーム周波数を高速化する回路を備え、液晶パネルを直接駆動する液晶パネル駆動制御回路を、別基板にて分離し、
   液晶パネルを直接駆動する液晶パネル駆動制御回路を液晶パネル素子に近接して独立配置し、
   液晶パネルを直接駆動しない解像度変換回路を形成した回路基板と、液晶パネルを直接駆動する液晶パネル駆動制御回路との間を、フレキシブルなケーブルにより接続し、
   該フレキシブルなケーブルに設けられた低振幅信号線にて上記映像信号が転送されることを特徴とする液晶表示素子装置。
2. 液晶パネルを駆動する液晶パネル駆動制御回路は、映像信号のデータレートを2倍又はそれに類する変換を行い、また、パネル駆動用の制御パルスを生成する機能を有することを特徴とする請求項１に記載の液晶表示装置。
3. ３原色を構成する複数の液晶パネルと、該液晶パネルを形成する第１の基板と第２の基板と、
   上記第１の基板と第２の基板との間に挟まれた液晶組成物と、
   上記第１の基板に設けられた複数の画素と、
   上記画素に映像信号を供給する駆動回路と、
   上記液晶パネルに映像信号と制御信号を供給する液晶パネル駆動制御回路と、
   解像度変換回路を備え上記液晶パネル駆動制御回路と別基板に分離された前処理回路と、
   上記液晶パネル駆動制御回路から上記駆動回路に映像信号線が電気的に接続され、
   上記駆動回路には液晶パネル毎に映像信号を出力する出力回路が設けられ、
   上記液晶パネル駆動制御回路は、液晶パネル毎に独立に制御され、フレーム周波数を高速化して映像信号を出力し、
   上記液晶パネル駆動制御回路と上記前処理回路とはフレキシブルケーブルで接続され、該フレキシブルケーブルを介して低振幅信号が転送されることを特徴とする液晶表示装置。
4. 前記第１の基板はシリコン基板であることを特徴とする請求項３に記載の液晶表示装置。
5. 液晶パネル駆動制御回路は、映像の水平垂直同期信号及びクロックを液晶パネル駆動制御回路に供給する事により、液晶パネルへの映像及び制御信号を発生することを特徴とする請求項３に記載の液晶表示装置。
6. 上記液晶パネル駆動制御回路を、液晶パネルを形成する基板と同一面に配置、もしくは同基板に形成することを特徴とする請求項３に記載の液晶表示装置。
7. 上記液晶パネル駆動制御回路を、液晶パネルを形成する基板の裏面に配置、もしくは形成することを特徴とする請求項３に記載の液晶表示装置。
8. 液晶パネルへの液晶パネル駆動制御回路は、映像の同期信号及びクロックを液晶パネル駆動制御回路に供給する事により、液晶パネルへアナログ信号を供給するために用いられるＡＤ変換回路を駆動する制御信号を発生することを特徴とする請求項３に記載の液晶表示装置。
9. 液晶パネル駆動制御回路に入力する映像信号及び同期信号を差動振幅信号により供給することを特徴とする請求項３に記載の液晶表示装置。
10. 制御信号回路の信号出力は、
    その立ち上がりタイミングと立下りタイミング、及び周期、極性を設定することにより、液晶パネルの使用に応じた制御信号を生成する事を特徴とする請求項３に記載の液晶表示装置。
11. ３原色を構成する複数の液晶パネルと、液晶パネル駆動制御回路に要する電源電圧を供給する電源回路を、液晶パネル毎に独立に配置し制御されることを特徴とする請求項３に記載の液晶表示装置。

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