JP2003344824A

JP2003344824A - 液晶表示装置

Info

Publication number: JP2003344824A
Application number: JP2002154947A
Authority: JP
Inventors: Haruhisa Iida; 治久飯田; Kayao Takemoto; 一八男竹本; Hideki Nakagawa; 英樹中川; Yoshiaki Sakurai; 義彰櫻井; Shigeo Adachi; 重雄足立
Original assignee: Hitachi Device Engineering Co Ltd; Hitachi Consumer Electronics Co Ltd; Hitachi Displays Ltd
Current assignee: Hitachi Consumer Electronics Co Ltd; Japan Display Inc
Priority date: 2002-05-29
Filing date: 2002-05-29
Publication date: 2003-12-03
Also published as: US20030222838A1

Abstract

(57)【要約】【課題】小型低耐圧の駆動回路を表示部と同一基板上に
形成した液晶表示装置を実現する。【解決手段】画素に階調電圧を供給する駆動回路とは別
に、画素電位を降圧させ交流化駆動を実現する回路を形
成する。画素電極には正極性の信号を書き込み、書き込
み後に画素電極に接続した容量を用いて画素電極の電位
を降圧する。また、画素電位を降圧させる回路と表示領
域との間に走査信号の波形なまりを減少させるために、
オフスイッチングを補助するプルアップ回路を設ける。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、液晶表示装置に係
わり、特に同一基板上に駆動回路と表示部とが設けられ
る駆動回路一体型の液晶表示装置に適用して有効な技術
に関する。

【０００２】

【従来の技術】近年、液晶表示装置は、小型表示装置か
ら所謂ＯＡ機器等の表示端末用に広く普及している。こ
の液晶表示装置は、基本的には少なくとも一方が透明な
基板（例えばガラス板やプラスチック基板等）からなる
一対の絶縁基板の間に液晶組成物の層（液晶層）を挟持
して所謂液晶パネル（液晶表示素子または液晶セルとも
言う）を構成する。

【０００３】この液晶パネルは、画素形成用の各種電極
に選択的に電圧を印加して所定画素部分の液晶組成物を
構成する液晶分子の配向方向を変化させて画像を表示す
る。液晶パネルの中で画素がマトリックス状に配置さ
れ、表示部を形成したものが知られている。画素がマト
リックス状に配置された液晶パネルは、単純マトリック
ス方式とアクティブマトリックス方式との２つの方式に
大きく分類されている。単純マトリクス方式は、一対の
絶縁基板のそれぞれに形成した交差する２本のストライ
プ状電極の交差点で画素を形成する。また、アクティブ
マトリクス方式は画素電極と画素選択用のアクティブ素
子（例えば、薄膜トランジスタ）を有し、このアクティ
ブ素子を選択することにより、当該アクティブ素子に接
続した画素電極と該画素電極に対向する基準電極とで画
素を形成する。

【０００４】アクティブマトリクス型液晶表示装置は、
ノート型パソコン等の表示装置として広く使用されてい
る。一般に、アクティブマトリクス型液晶表示装置は、
一方の基板に形成した電極と他方の基板に形成した電極
との間に液晶層の配向方向を変えるための電界を印加す
る、所謂縦電界方式を採用している。また、液晶層に印
加する電界の方向を基板面とほぼ平行な方向とする、所
謂横電界方式（ＩＰＳ（Ｉｎ−ＰｌａｎｅＳｗｉｔｃ
ｈｉｎｇ）方式とも言う）の液晶表示装置が実用化され
ている。

【０００５】一方、液晶表示装置を用いる表示装置とし
て、液晶プロジェクタが実用化されている。液晶プロジ
ェクタは光源からの照明光を液晶パネルに照射し、液晶
パネルの画像をスクリーンに投写するものである。液晶
プロジェクタに用いられる液晶パネルには反射型と透過
型とがあるが、液晶パネルを反射型とした場合には、画
素電極を反射面とし、画素電極の下部に配線等の構成を
形成することで、表示部のほぼ全域を有効な反射面とす
ることができ、液晶パネルの小型化、高精細化、高輝度
化において、透過型に比較して有利である。

【０００６】また、液晶プロジェクタ用のアクティブマ
トリクス型液晶表示装置として、小型でかつ、高精細な
液晶表示装置を実現できることから、画素電極を形成し
た基板上に、画素電極を駆動する駆動回路をも形成する
所謂駆動回路一体型液晶表示装置が知られている。

【０００７】さらには、駆動回路一体型液晶表示装置に
おいて、画素電極及び、駆動回路を絶縁基板ではなく、
半導体基板上に形成した反射型液晶表示装置（Liquid
Crystal on Silicon、以下LCOSとも呼ぶ）が知られて
いる。

【０００８】また、これら液晶表示装置において、液晶
層に印加する電圧の極性を周期的に反転させる交流化駆
動が行われている。交流化駆動を行う目的は直流電圧が
液晶に印加されることによる劣化を防止するためであ
る。画素電極と基準電極との間に電圧を印加するアクテ
ィブマトリクス型液晶表示装置において、交流化駆動を
行う一つの方法として、基準電極に定電圧を印加し、画
素電極に正極性、負極性の信号電圧を交互に印加する方
法がある。しかしながら、前述した交流化駆動方法で
は、駆動回路は正極性側の最高電圧と負極性側の最低電
圧の電位差に耐えるよう高耐圧な回路である必要があ
る。また、薄膜トランジスタのオン・オフを制御する制
御信号（走査信号）も高電圧が必要になる。

【０００９】

【発明が解決しようとする課題】近年、液晶表示装置に
おいては、例えばＨＤＴＶ仕様等の高解像度化が望まれ
ている。しかしながら、高解像度化に伴い水平方向の画
素数が増加すると、走査信号線（ゲート線）が長くなる
ために、走査信号線の配線抵抗、寄生容量により横スミ
ア等の表示品質の低下が生じる。

【００１０】また、液晶表示装置においては、６４階
調、あるいは２５６階調へとより多階調化が進むと同時
に、高精細化も望まれている。階調数が増加すると回路
規模が大きくなり、画素数が多くなると各画素に信号を
供給する駆動回路は高速で駆動されることとなる。ま
た、画素が占めることのできる面積も減少する。ところ
が高耐圧回路では、回路を構成する各部を微細に形成す
ることが困難であり回路規模が大きくなってしまう。特
に小型が進んだ液晶パネルでは画素数の増加を要求され
ても、限られた画素の面積内に、高耐圧なアクティブ素
子等、画素電極用の構成を形成することが困難であっ
た。さらに駆動回路を液晶表示パネル内に組み込む駆動
回路一体型の液晶表示装置では、駆動回路の面積が広が
り、液晶パネルが大型化するという問題点が生じた。ま
た、高耐圧回路ではアクティブ素子の電極等の面積が広
くなることから、容量成分が増加し高速駆動が困難で、
消費電力も増加するという問題点があった。

【００１１】本発明は前記従来技術の問題点を解決する
ためになされたものであり、本発明は液晶表示装置にお
いて、最適な走査信号線駆動回路を提供し、さらには低
耐圧の駆動回路で交流化駆動を可能とし、画素サイズ及
び、駆動回路の回路規模を小さくし、高速駆動が可能と
なる技術を提供することにある。

【００１２】また、本発明は配線抵抗等により走査信号
線に生じる、走査信号の差、所謂波形なまりを減少する
技術を提供することにある。

【００１３】本発明の前記目的と新規な特徴は、本明細
書の記述及び添付図面によって明らかにする。

【００１４】

【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば、
下記のとおりである。

【００１５】液晶表示装置の画素電極に、画素容量を接
続し、画素容量に画素電位制御信号を供給することで、
画素電極の電圧を変動させ交流化駆動を実現する。また
画素電位制御回路と表示領域の間に走査信号線をプルア
ップする回路を設ける。

【００１６】

【発明の実施の形態】以下、本発明実施の形態について
図面を参照して説明する。なお、発明の実施の形態を説
明するための全図において、同一機能を有するものは同
一符号を付け、その繰り返しの説明は省略する。

【００１７】図１は、本発明の実施の形態である液晶表
示装置の概略構成を示すブロック図である。

【００１８】本実施の形態の液晶表示装置は、液晶パネ
ル（液晶表示素子）１００と、表示制御装置１１１とで
構成される。液晶パネル１００は、マトリックス状に画
素部１０１が設けられた表示部１１０（表示領域とも呼
ぶ）と、水平駆動回路（映像信号線駆動回路）１２０
と、垂直駆動回路（走査信号線駆動回路）１３０と、画
素電位制御回路１３５と、補助回路１４５から構成され
る。また、表示部１１０と水平駆動回路１２０と垂直駆
動回路１３０と画素電位制御回路１３５と補助回路１４
５とは同一基板上に設けられている。

【００１９】画素部１０１には画素電極と対向電極と両
電極に挟まれて液晶層が設けられる（図示せず）。画素
電極と対向電極の間に電圧を印加することにより、液晶
分子の配向方向等が変化し、それに伴い液晶層の光に対
する性質が変化することを利用して表示が行われる。

【００２０】表示制御装置１１１は外部から送信されて
くるクロック信号、ディスプレイタイミング信号、水平
同期信号、垂直同期信号等の制御信号を基に、水平駆動
回路１２０および、垂直駆動回路１３０、画素電位制御
回路１３５を制御する。また、表示制御装置１１１は液
晶パネルに表示すべき表示信号を水平駆動回路１２０に
供給する。１３１は表示制御装置１１１から出力する制
御信号線であり、１３２は表示信号線である。

【００２１】水平駆動回路１２０からは垂直方向（図中
Y方向）に、複数本の映像信号線（ドレイン信号線また
は垂直信号線ともいう）１０３が延びており、また複数
本の映像信号線１０３は水平方向（X方向）に並んで設
けられている。垂直駆動回路１３０からは水平方向（X
方向）に複数本の走査信号線（ゲート信号線または水平
信号線ともいう）１０２が延びており、また複数本の走
査信号線１０２は垂直方向（Y方向）に並んで設けられ
ている。画素電位制御回路１３５からは水平方向（X方
向）に複数本の画素電位制御線１３６が延びており、ま
た複数本の画素電位制御線１３６は垂直方向（Y方向）
に並んで設けられている。

【００２２】表示部１１０の垂直駆動回路１３０とは反
対側の辺部には、補助回路１４５が設けられている。垂
直駆動回路１３０から出力した走査信号線１０２は補助
回路１４５にも接続している。

【００２３】水平駆動回路１２０は、水平シフトレジス
タ１２１と、電圧選択回路１２３とから構成される。表
示制御装置１１１から制御信号線１３１や表示信号線１
３２が水平シフトレジスタ１２１と電圧選択回路１２３
とに接続され、制御信号や表示信号が送信されている。
なお、表示信号はアナログ信号の場合もデジタル信号の
場合も利用可能である。また各回路の電源電圧線につい
ては表示を省略したが、必要な電圧が供給されているも
のとする。

【００２４】表示制御装置１１１は、外部から垂直同期
信号入力後に、第１番目のディスプレイタイミング信号
が入力されると、制御信号線１３１を介して垂直駆動回
路１３０にスタートパルスを出力する。次に、表示制御
装置１１１は水平同期信号に基づいて、１水平走査時間
（以下１ｈと示す）毎に、走査信号線１０２を順次選択
すようにシフトクロックを垂直駆動回路１３０に出力す
る。垂直駆動回路１３０は、シフトクロックに従い走査
信号線１０２を選択し、走査信号線１０２に走査信号を
出力する。すなわち、垂直駆動回路１３０は図１中上か
ら順番に１水平走査時間１ｈの間、走査信号線１０２を
選択する信号を出力する。

【００２５】また、表示制御装置１１１は、ディスプレ
イタイミング信号が入力されると、これを表示開始と判
断し、表示信号を水平駆動回路１２０に出力する。表示
制御装置１１１から表示信号は順次出力されるが、水平
シフトレジスタ１２１は表示制御装置１１１から送られ
てくるシフトクロックに従いタイミング信号を出力す
る。タイミング信号は、電圧選択回路１２３が各映像信
号線１０２に出力すべき表示信号を取り込むタイミング
を示している。

【００２６】表示信号がアナログ信号である場合は、電
圧選択回路１２３はタイミング信号に従いアナログ信号
の中から一定の電圧を表示信号（階調電圧）として取り
込み、該取り込んだ階調電圧を映像信号として映像信号
線１０３に出力する。表示信号がデジタル信号の場合に
は、電圧選択回路１２３はタイミング信号に従い表示信
号を取り込み、表示信号（デジタルデータ）を元に階調
電圧を選択（デコード）して映像信号線１０３に出力す
る。映像信号線１０３に出力された階調電圧は、映像信
号として垂直駆動回路１３０からの走査信号が出力され
るタイミングに従い画素部１０１の画素電極に書き込ま
れる。

【００２７】画素電位制御回路１３５は、表示制御装置
１１１からの制御信号にもとづき、画素電極に書き込ま
れた映像信号の電圧を制御する。映像信号線１０３から
画素電極に書き込まれた階調電圧は、対向電極の基準電
圧に対してある電位差を有している。画素電位制御回路
１３５は画素部１０１に制御信号を供給して画素電極と
対向電極との間の電位差を変化させる。なお、画素電位
制御回路１３５については後で詳述する。

【００２８】補助回路１４５は、その出力が走査信号線
１０２に接続しており、走査信号線１０２が特定の電圧
となるように動作する。前述したように、走査信号線１
０２には垂直駆動回路１３０から走査信号が出力してい
るが、補助回路１４５は垂直駆動回路１３０の出力を補
助し、配線抵抗により走査信号線１０２に生じる、走査
信号の差（波形なまり）を解消するよう働く回路であ
る。垂直駆動回路１３０からの出力が高電圧の場合に補
助する場合では、プルアップ回路となるが、低電圧の場
合に補助する場合では、プルダウン回路となる。なお、
補助回路１４５についても後で詳述する。

【００２９】次に図２を用いて、本発明の１実施の形態
である液晶パネル１００の画素部１０１について説明す
る。図２は画素部１０１の等価回路を示す回路図であ
る。画素部１０１は表示部１１０の隣接する２本の走査
信号線１０２と、隣接する２本の映像信号線１０３との
交差領域（４本の信号線で囲まれた領域）に設けられ、
表示部１１０内にマトリックス状に配置される。ただ
し、図２では図を簡略化するため１つの画素部だけを示
している。各画素部１０１は、アクティブ素子３０（画
素部のスイッチング素子とも呼ぶ）と画素電極１０９を
有している。また、画素電極１０９には画素容量１１５
が接続されている。画素容量１１５の一方の電極は画素
電極１０９に接続され、他方の電極は画素電位制御線１
３６に接続されている。さらに画素電位制御線１３６は
画素電位制御回路１３５に接続されている。なお、図２
においては、アクティブ素子３０はｐ型トランジスタで
示している。また、アクティブ素子３０をｎ型トランジ
スタとすることも可能である。

【００３０】前述したように、走査信号線１０２には垂
直駆動回路１３０から走査信号が出力している。この走
査信号によりアクティブ素子３０のオン・オフが制御さ
れる。映像信号線１０３には映像信号として階調電圧が
供給されており、アクティブ素子３０がオンになると、
映像信号線１０３から画素電極１０９に階調電圧が供給
される。画素電極１０９に対向するように対向電極１０
７（コモン電極）が配置されており、画素電極１０９と
対向電極１０７との間には液晶層（図示せず）が設けら
れている。なお、図２に示す回路図上では画素電極１０
９と対向電極１０７との間は等価的に液晶容量１０８が
接続されているように表示した。画素電極１０９と対向
電極１０７との間に電圧を印加することにより、液晶分
子の配向方向等が変化し、それに伴い液晶層の光に対す
る性質が変化し、各画素の光の透過率（反射率）を変化
させることが可能となる。画像に階調を持たせるには、
光の透過率に対応して画素電極に電圧（階調電圧）を印
加する。

【００３１】液晶表示装置の駆動方法としては、前述し
たように液晶層に直流電流が印加されないように交流化
駆動が行われる。交流化駆動を行うためには、対向電極
１０７の電位を基準電位とした場合に、電圧選択回路１
２３からは基準電位に対して正極性と負極性の電圧が階
調電圧として出力する。しかしながら、電圧選択回路１
２３を正極性と負極性の電位差に耐えるような高耐圧な
回路とすると、アクティブ素子３０をはじめとし回路規
模が大きくなるという問題や、動作速度が遅くなるとい
った問題が生じることとなる。

【００３２】そこで、電圧選択回路１２３から画素電極
１０９に供給する映像信号（階調電圧）は、基準電位に
対して同極性の信号を用いながらも交流化駆動を行うこ
とを検討した。例えば、電圧選択回路１２３から出力す
る階調電圧は、基準電位に対し正極性の電圧を用い、基
準電位に対し正極性の電圧を画素電極に書き込んだ後
に、画素電位制御回路１３５から画素容量１１５の電極
に印加している画素電位制御信号の電圧を引き下げるこ
とにより、画素電極１０９の電圧も降下させて、基準電
位に対して負極性の電圧を生じることができる。このよ
うな駆動方法を用いると、電圧選択回路１２３が出力す
る最大値と最小値との差が小さいため、電圧選択回路１
２３は低耐圧の回路とすることが可能となる。なお１例
として、画素電極１０９に正極性の電圧を書き込んで画
素電位制御回路１３５により負極性の電圧を生じさせる
場合について説明したが、負極性の電圧を書き込んで正
極性の電圧を生じさせるには、画素電位制御信号の電圧
を引き上げることにより可能である。

【００３３】次に図３を用いて、前述した画素電極１０
９の電圧を変動させる方法について説明する。図３は説
明のため液晶容量１０８を第１のコンデンサ５３で表わ
し、画素容量１１５を第２のコンデンサ５４で表わし、
アクティブ素子３０をスイッチ１０４で示したものであ
る。画素容量１１５の画素電極１０９に接続される電極
を電極５６とし、画素容量１１５の画素電位制御線１３
６に接続される電極を電極５７とする。また、画素電極
１０９と電極５６とが接続された点を節点５８で示す。
ここでは説明のため、他の寄生容量は無視できるものと
して、第１のコンデンサ５３の容量はＣＬで、第２のコ
ンデンサ５４の容量はＣＣとする。

【００３４】まず図３（ａ）に示すように、第２のコン
デンサ５４の電極５７には外部から電圧Ｖ１を印加す
る。次に、走査信号によりスイッチ１０４がオンになる
と、映像信号線１０３から電圧が画素電極１０９及び電
極５６に供給される。ここで、節点５８に供給された電
圧をＶ２とする。

【００３５】次に、図３（ｂ）に示すように、スイッチ
１０４がオフになった時点で、電極５７に供給している
電圧（画素電位制御信号）をＶ１からＶ３に降下させ
る。このとき、第１のコンデンサ５３と第２のコンデン
サ５４とに充電された電荷の総量は変化しないことか
ら、節点５８の電圧が変化して、節点５８の電圧は、Ｖ
２−｛ＣＣ／（ＣＬ＋ＣＣ）｝×（Ｖ１−Ｖ３）とな
る。

【００３６】ここで、第１のコンデンサ５３の容量ＣＬ
が第２のコンデンサ５４の容量ＣＣに比べて充分小さい
場合（ＣＬ＜＜ＣＣ）は、ＣＣ／（ＣＬ＋ＣＣ）≒１と
なり節点５８の電圧はＶ２−Ｖ１＋Ｖ３となる。ここで
Ｖ２＝０、Ｖ３＝０とすると、節点５８の電圧を−Ｖ１
とすることができる。

【００３７】前述した方法によれば、画素電極１０９に
映像信号線１０３から供給する電圧は対向電極１０７の
基準電位に対し正極性にして、負極性の信号は電極５７
に印加する電圧（画素電位制御信号）を制御することに
より作り出すことができる。このような方法で負極性の
信号を作り出すと、電圧選択回路１２３からは負極性の
信号を供給する必要が無くなり、周辺回路を低耐圧の素
子で形成することが可能となる。

【００３８】次に図４を用いて、図２に示す回路の動作
タイミングについて説明する。Φ１は映像信号線１０３
に供給される階調電圧を示す。Φ２は走査信号線１０２
に供給される走査信号である。Φ３は画素電位制御信号
線１３６に供給される画素電位制御信号（降圧信号）で
ある。Φ４は画素電極１０９の電位を示している。な
お、画素電位制御信号Φ３は図３で示した電圧Ｖ３とＶ
１で振幅する信号である。

【００３９】図４を説明するあたり、Φ１は正極性用入
力信号Φ１Ａと、負極性用入力信号Φ１Ｂを示してい
る。ここで、負極性用とは画素電極に印加された電圧が
画素電位制御信号により変動して、基準電位Ｖｃｏｍに
対して負極性となる場合の信号のことである。本実施例
では映像信号Φ１として正極性用入力信号Φ１Ａと負極
性用入力信号Φ１Ｂ共に、対向電極１０７に印加された
基準電位Ｖｃｏｍに対して電位が正極性となるような電
圧が供給される場合を説明する。

【００４０】図４において期間ｔ０からｔ２の間では、
階調電圧Φ１が正極性用入力信号Φ１Ａの場合を示して
いる。まず、ｔ０において画素制御信号Φ３として電圧
Ｖ１を出力する。次に時刻ｔ１において走査信号Φ２が
選択されロウレベルとなると、図２に示すｐ型トランジ
スタ３０がオン状態となり、映像信号線１０３に供給さ
れている正極性用入力信号Φ１Ａが、画素電極１０９に
書き込まれる。画素電極１０９に書き込まれる信号は図
４ではΦ４で示している。また、図４においてｔ１で画
素電極１０９に書き込まれた電圧はＶ２Ａで示してい
る。次に、走査信号Φ２が非選択状態となり、ハイレベ
ルになると、トランジスタ３０はオフ状態となり、画素
電極１０９は電圧を供給する映像信号線１０３から切り
離された状態になる。液晶表示装置は画素電極１０９に
書き込まれた電圧Ｖ２Ａに従った階調を表示する。

【００４１】次に、期間ｔ２からｔ４の間で階調電圧Φ
１が負極性用入力信号Φ１Ｂの場合を説明する。負極性
用入力信号Φ１Ｂの場合、時刻ｔ２において走査信号Φ
２が選択され、画素電極１０９にはΦ４に示すような電
圧Ｖ２Ｂが書き込まれる。その後、トランジスタ３０を
オフ状態とし、時刻ｔ２から２ｈ（２水平走査時間）後
の時刻ｔ３において画素容量１１５に供給している電圧
を画素電位制御信号Φ３に示すようにＶ１からＶ３に降
圧する。画素電位制御信号Φ３をＶ１からＶ３に変動さ
せると画素容量１１５が結合容量の役割を果たし、画素
電位制御信号Φ３の振幅に従い、画素電極の電位を下げ
ることができる。これにより基準電位Ｖｃｏｍに対して
負極性の電圧Ｖ２Ｃを画素内に作り出すことができる。

【００４２】前述した方法で、負極性の信号を作り出す
と、周辺回路を低耐圧の素子で形成することが可能とな
る。すなわち、電圧選択回路１２３から出力する信号は
正極性側の狭い振幅の信号であるため、電圧選択回路１
２３は低耐圧の回路とすることが可能となる。さらに電
圧選択回路１２３が低電圧で駆動可能であれば、他の周
辺回路である、水平シフトレジスタ１２０、表示制御装
置１１１等は低耐圧の回路であるため、液晶表示装置全
体として低耐圧の回路による構成が可能となる。

【００４３】次に図５を用いて、画素電位制御回路１３
５の回路構成を示す。ＳＲは双方向シフトレジスタであ
り、上下双方向に信号をシフトすることが可能である。
双方向シフトレジスタＳＲはクロックドインバータ６
１、６２、６５、６６で構成されている。６７はレベル
シフタで、６９は出力回路である。双方向シフトレジス
タＳＲ等は電源電圧ＶＤＤで動作している。レベルシフ
タ６７は双方向シフトレジスタＳＲから出力する信号の
電圧レベルを変換する。レベルシフタ６７からは電源電
圧ＶＤＤより高電位である電源電圧ＶＢＢと電源電圧Ｖ
ＳＳ（ＧＮＤ電位）との間の振幅を有する信号が出力さ
れる。出力回路６９は電源電圧ＶＰＰとＶＳＳが供給さ
れており、レベルシフタ６７からの信号に従い、電圧Ｖ
ＰＰとＶＳＳとを画素電位制御線１３６に出力する。図
４にて説明した画素電位制御信号Φ３の電圧Ｖ１が電源
電圧ＶＰＰで、電圧Ｖ３が電源電圧ＶＳＳとなる。な
お、図５では出力回路６９をｐ型トランジスタとｎ型ト
ランジスタからなるインバータで示している。ｐ型トラ
ンジスタに供給する電源電圧ＶＰＰとｎ型トランジスタ
に供給する電源電圧ＶＳＳの値を選ぶことで、電圧ＶＰ
ＰとＶＳＳとを画素電位制御信号Φ３として出力するこ
とが可能である。

【００４４】ただし、後述するようにｐ型トランジスタ
を形成するシリコン基板には基板電圧が供給されている
ので、電源電圧ＶＰＰの値は基板電圧に対して適切な値
が設定される。

【００４５】２６はスタート信号入力端子で、制御信号
の一つであるスタート信号を画素電位制御回路１３５に
供給する。図５に示す双方向シフトレジスタＳＲ１から
ＳＲｎは、スタート信号が入力すると外部から供給され
るクロック信号のタイミングに従い、順番にタイミング
信号を出力する。レベルシフタ６７はタイミング信号に
従い電圧ＶＳＳと電圧ＶＢＢを出力する。出力回路６９
はレベルシフタ６７の出力に従い電圧ＶＰＰと電圧ＶＳ
Ｓを画素電位制御線１３６に出力する。図４の画素電位
制御信号Φ３に示すタイミングとなるように、スタート
信号およびクロック信号を双方向シフタレジスタＳＲに
供給することで、画素電位制御回路１３５から希望する
タイミングで画素電位制御信号Φ３を出力することが可
能である。なお２５はリセット信号入力端子である。

【００４６】ここで、画素電位制御回路１３５と垂直駆
動回路１３０との位置関係について検討する。図４の説
明において前述したように、画素電位制御信号は走査信
号と連動して駆動される。そのため、画素電位制御線１
３６は走査信号線１０２と並列に設けられている。よっ
て、画素電位制御回路１３５が設けられる位置は、走査
信号線１０２の端部近傍が適当であるが、、走査信号線
１０２の一方の端には垂直駆動回路１３０が設けられて
おり、画素電位制御回路１３５が設けられるのは、垂直
駆動回路１３０とは反対側の走査信号線１０２端部近傍
となる。

【００４７】従来、垂直駆動回路１３０は走査信号線１
０２の一方の端部に設けられている。しかしながら、水
平方向の画素数が増加すると、走査信号の波形なまりに
よる問題が生じ、その解決方法として、走査信号線１０
２の両端に垂直駆動回路１３０を設けることが考えられ
る。ところが、画素電位制御回路１３５を設けると、そ
の回路規模より垂直駆動回路１３０を走査信号線１０２
の両端に設ける面積の余裕がないことがわかった。そこ
で、垂直駆動回路１３０よりも回路規模が小さい回路
を、走査信号の波形なまりによる問題を解決するため
に、垂直駆動回路１３０の補助回路（プルアップ回路）
１４５として設けることとした。

【００４８】図５に示すように、プルアップ回路１４５
は走査信号線１０２の画素電位制御回路１３５側端部に
接続される。プルアップ回路１４５は制御信号線１４３
に制御され電圧ＶＢＢの電源線と走査信号線１０２とを
接続し、走査信号線１０２の電位が電圧ＶＢＢとなるよ
うに機能する。電圧ＶＢＢは画素部のアクティブ素子３
０（図２参照）がオフ状態となる電圧で、プルアップ回
路１４５はアクティブ素子３０がオフ状態となることを
補助する。すなわち、プルアップ回路１４５は垂直駆動
回路１３０から離れて、配線抵抗による波形なまりの影
響が大であるアクティブ素子３０が、急峻にオフ状態と
なるように働く。

【００４９】波形なまりは、高解像度化に伴う水平方向
の画素数の増加により、走査信号線の配線抵抗の増加
と、寄生容量の悪化により顕著になって来ている。この
波形なまりは、走査信号線を駆動する垂直駆動回路１３
０の出力端子から近端側の信号波形に対して、遠端側の
信号波形の立ち上がりや立ち下がりにおいて、電圧の変
化が急峻でなくなる（なまる）現象で、垂直駆動回路１
３０からの距離により差がある。この波形なまりの差に
より、飛び込み電位に差が生じフリッカ、横スミア等の
表示品質の低下が生じることとなる。飛び込み電位は、
アクティブ素子３０のゲート端子と画素電極との寄生容
量により、走査信号線が非選択状態になる際に画素電極
の電位が変動する現象である。

【００５０】一般に、飛び込み電位により対向電極の電
圧（コモン電圧）に対して画素電極に直流成分が残る。
残留直流成分を解消するため、コモン電位を最適の電圧
となるよう（直流成分が解消するよう）に調整する。し
かしながら、飛び込み電位が画面左右で異なると、コモ
ン電位の調整では、画面左右での直流成分の差を解消す
ることができない。そこで、図５に示す回路では、補助
回路１４５（プルアップ回路）を設け、飛び込み電位に
よる問題を解決するために、アクティブ素子３０のオフ
スイッチング時に走査信号線を両端から駆動する構成と
している。

【００５１】図５に示す補助回路１４５では、画面左右
での波形なまりの差を減少させ、飛び込み電位を走査信
号線の両端で同程度とすることで、表示品質を水平方向
に一様としている。また、補助回路１４５をプルアップ
回路とすることで、走査信号線１本あたりスイッチング
素子１個で構成することができ、狭い領域内に補助回路
を形成することが可能である。なお、スイッチング素子
をｐ型のトランジスタで示したが、アクティブ素子３０
をｎ型のトランジスタとし、低電圧でオフ状態となるス
イッチング素子とする場合には補助回路１４５をプルダ
ウン回路としｎ型のスイッチング素子を用いることが可
能である。

【００５２】次に、図６（ａ）（ｂ）を用いて、双方向
シフトレジスタＳＲに用いられるクロックドインバータ
６１、６２を説明する。図中符号ＵＤ１は第１方向設定
線、ＵＤ２は第２方向設定線である。

【００５３】図６に示す第１方向設定線ＵＤ１は、図５
では下から上に走査する場合Ｈレベルで、第２方向設定
線ＵＤ２は、図５では上から下に走査する場合Ｈレベル
である。図５では図を見やすくするために結線を省略し
てあるが、第１方向設定線ＵＤ１、第２方向設定線ＵＤ
２は共に双方向シフトレジスタＳＲを構成するクロック
ドインバータ６１、６２に接続されている。

【００５４】クロックドインバータ６１は図６（ａ）に
示すように、ｐ型トランジスタ７１、７２とＮ型トラン
ジスタ７３、７４からなる。ｐ型トランジスタ７１は第
２方向設定線ＵＤ２に接続されており、ｎ型トランジス
タ７４は第１方向設定線ＵＤ１に接続されている。その
ため第１方向設定線ＵＤ１がＨレベルで第２方向設定線
ＵＤ２がＬレベルの場合、クロックドインバータ６１は
インバータとして働き、第２方向設定線ＵＤ２がＨレベ
ルで第１方向設定線ＵＤ１がＬレベルの場合ハイインピ
ーダンスとなる。

【００５５】逆にクロックドインバータ６２は図６
（ｂ）に示すように、ｐ型トランジスタ７１は第１方向
設定線ＵＤ１に接続されており、ｎ型トランジスタ７４
は第２方向設定線ＵＤ２に接続されている。そのため第
２方向設定線ＵＤ２がＨレベルの場合インバータとして
働き、第１方向設定線ＵＤ１がＨレベルの場合ハイイン
ピーダンスとなる。

【００５６】次にクロックドインバータ６５は図６
（ｃ）に示す回路構成であり、ＣＬＫ１がＨレベルで、
ＣＬＫ２がＬレベルの場合に、入力を反転出力し、ＣＬ
Ｋ１がＬレベルで、ＣＬＫ２がＨレベルの場合に、ハイ
インピーダンスとなる。

【００５７】また、クロックドインバータ６６は、図６
（ｄ）に示す回路構成であり、ＣＬＫ２がＨレベルで、
ＣＬＫ１がＬレベルの場合に、入力を反転出力し、ＣＬ
Ｋ２がＬレベルで、ＣＬＫ１がＨレベルの場合に、ハイ
インピーダンスとなる。図６では、クロック信号線の結
線を省略してあるが図６のクロックドインバータ６５、
６６にはクロック信号線ＣＬＫ１、ＣＬＫ２が接続され
ている。

【００５８】以上説明したように、双方向シフトレジス
タＳＲをクロックドインバータ６１、６２、６５、６６
で構成することで、タイミング信号を順番に出力するこ
とが可能である。また画素電位制御回路１３５を双方向
シフトレジスタＳＲで構成することで、画素電位制御信
号Φ３を双方向に走査することが可能である。すなわ
ち、垂直駆動回路１３０も同様の双方向シフトレジスタ
により構成されており、本発明による液晶表示装置は上
下双方向の走査が可能である。そのため、表示する像を
上下逆転する場合などに、走査方向を反転して図中下か
ら上に走査する。そこで垂直駆動回路１３０が下から上
に走査する場合には、画素電位制御回路１３５も第１方
向設定線ＵＤ１と第２方向設定線ＵＤ２の設定を変更す
ることにより、下から上に走査するよう対応する。な
お、水平シフトレジスタ１２１も同様の双方向シフトレ
ジスタにより構成されている。

【００５９】次に図７、図８を用いて、垂直駆動回路１
３０について説明する。図７は垂直駆動回路１３０の概
略回路図で、図８は図７に示す回路のタイミングチャー
トである。図７に示す垂直駆動回路１３０も双方向シフ
トレジスタＶＳＲで構成され、双方向に走査可能であ
る。垂直駆動回路１３０も前述した画素電位制御回路１
３５と同様の構成をしているが、符号１４４で示す垂直
走査制御回路が加わっている。垂直走査制御回路１４４
は、垂直走査制御線ＣＮＴ１とＣＮＴ２により、双方向
シフトレジスタＶＳＲの出力ＧＳを制御する。垂直走査
制御線ＣＮＴ１とＣＮＴ２の信号により、垂直駆動回路
１３０は順次走査駆動、２ライン同時駆動、１ライン飛
び越し走査駆動等の各種駆動が可能である。なお、垂直
走査制御線ＣＮＴ１とＣＮＴ２は、図１等に示す制御信
号線１３１の一つである。図８は図７の垂直駆動回路１
３０において図中上から下の順方向に、順次走査駆動す
る場合の駆動タイミングを示している。映像信号として
１Ｈ（１水平走査期間）の間、水平駆動回路１２０から
階調電圧として任意の電圧が出力している。垂直駆動回
路１３０は階調電圧を画素電極に取り込むため、１Hの
間、画素部のアクティブ素子をオン状態にする走査信号
（Ｇ１〜Ｇｎ）を出力する。

【００６０】符号ＶＣＬＫはクロックドインバータ６
５、６６に入力するクロックで、図６に示すクロックＣ
ＬＫに相当する。符号ＶＤｉｎは走査開始信号で、端子
２６から入力する。符号ＵＤは、順方向、逆方向走査を
定める信号で、図８の場合ハイレベルで順方向となる。
符号ＶＤｏｕｔは走査終了信号で走査終了後に端子２７
から出力する。符号ＣＮＴ１とＣＮＴ２は、前述した垂
直走査制御線の信号（垂直走査制御信号）を示す。

【００６１】双方向シフトレジスタＶＳＲ１はクロック
ＶＣＬＫの立ち下がりエッジで、入力信号を保持し出力
し、次のクロックＶＣＬＫの立ち下がりエッジまで値を
保持する。そのため、双方向シフトレジスタＶＳＲ１か
らの出力はＧＳ１に示す波形となる。また、双方向シフ
トレジスタＶＳＲ２はクロックＶＣＬＫの立ち上がりエ
ッジで、入力信号を保持し出力し、次のクロックＶＣＬ
Ｋの立ち上がりエッジまで値を保持する。そのため、双
方向シフトレジスタＶＳＲ２からの出力はＧＳ２に示す
波形となる。そこで、垂直走査制御信号ＣＮＴ１とＣＮ
Ｔ２を図８に示すように出力し、垂直走査制御回路１４
４のＡＮＤ回路で演算して、出力バッファ６９から走査
信号Ｇ１〜Ｇｎとして走査信号線１０２に出力する。

【００６２】次に図９、図１０を用いて、プルアップ回
路１４５の動作について説明する。なお、図９では図が
複雑になることを避けるため、表示部１１０の左右周辺
の回路を示している。プルアップ回路１４５は前述した
垂直走査制御線ＣＮＴ１とＣＮＴ２の信号により制御さ
れる。垂直走査制御線ＣＮＴ１とＣＮＴ２から制御信号
線１４３が出力し、プルアップ回路１４５に入力してい
る。なお、レベルシフタ６７では電圧を変換し、プルア
ップ回路１４５のスイッチング素子が駆動可能な電圧と
している。

【００６３】図１０においても、図８と同様に垂直走査
制御線ＣＮＴ１とＣＮＴ２の信号が出力しており、垂直
走査制御信号ＣＮＴ１とＣＮＴ２の値をＮＯＲ演算する
ことで、制御信号線１４３に出力される制御信号ＶＰを
形成することができる。制御信号ＶＰは走査信号Ｇ１〜
Ｇｎがハイレベルになるタイミングで、プルアップ回路
１４５のスイッチング素子をオン状態にする。

【００６４】プルアップ回路１４５を設けることで、画
素部のアクティブ素子３０がオン状態からオフ状態に変
化するオフスイッチング時に、走査信号線１０３を両端
から駆動して、電圧ＶＢＢとなるようにすることが可能
になる。なお、画素部のアクティブ素子３０は走査信号
がロウレベルでオン状態となるＰ型ＭＯＳトランジスタ
の場合で説明したが、アクティブ素子３０はＰ型ＭＯＳ
トランジスタ、Ｎ型ＭＯＳトランジスタどちらも用いる
ことが可能である。

【００６５】次に図１１、図１２を用いて、水平駆動回
路１２０においてゴーストと呼ぶ水平方向の映像のぼけ
を防止する回路について説明する。図１１において、符
号ＨＳＲは水平駆動回路１２０の水平シフトレジスタ１
２１を構成する双方向シフトレジスタを示している。符
号１２５は遅延回路で双方向シフトレジスタＨＳＲから
の出力信号を一定期間遅延させて、ゴーストを防止して
いる。この遅延回路１２５は、双方向シフトレジスタＨ
ＳＲからの出力信号を2系統の信号線で受け、一方の信
号線に2個インバータを設けることで、インバータを通
過する時間分アンド回路への入力を遅らせている。そし
て、この遅延した時間分アンド回路からの出力信号の立
ち上がりが遅れることとなる。

【００６６】アンド回路の出力はゲート回路８９に入力
している。符号ＶＩＭ１、ＶＩＭ２は映像信号供給線で
映像信号が供給されている。ゲート回路８９がオン状態
となることで、映像信号供給線ＶＩＭ１、ＶＩＭ２と映
像信号線１０３が導通状態となり、映像信号が映像信号
線１０３に出力される。ゲート回路８９は双方向シフト
レジスタＨＳＲから出力するサンプリングパルスで一定
期間選択されることで、オン状態となる。なお、図１１
の回路では、映像信号を２相に分けて供給する場合を示
している。そのため、映像信号供給線ＩＭＧ１とＩＭＧ
２の２本の信号線が交互にゲート回路８９に接続してい
る。

【００６７】ゴーストの原因の一つにサンプリングパル
ス幅の広がりが挙げられる。図１１の水平シフトレジス
タ１２１からは、図１２の符号ＤＳのようにサンプリン
グパルスが出力しているが、サンプリングパルスＤＳに
なまりが生じると、サンプリングパルス幅が広がってし
まい、同時に２本の映像信号線に映像信号を供給した
り、異なる映像信号線に出力すべき映像信号を書き込ん
でしまうことで、映像にぼやけが生じてゴーストとなっ
てしまう。

【００６８】図１１に示す回路の映像信号線１０３
（１）と１０３（３）とを例にとって説明すると、図１
２のパルスＤＳ１とＤＳ３のように信号の開始と終了で
出力が重なった場合には、映像信号線１０３（１）への
映像信号の出力終了と、映像信号線１０３（３）への出
力開始において、ゲート回路８９（１）が完全にオフし
ていない状態で、ゲート回路８９（３）がオン状態とな
り、映像信号線１０３（１）のデータの一部が映像信号
線１０３（３）に漏れ込んでしまう。そのため、隣り合
う信号線の表示が重なって観察される所謂ゴースト現象
が生じてしまうという問題が発生する。

【００６９】そこで、図１１に示す回路では、水平シフ
トレジスタ１２１の出力と、ゲート回路８９との間に遅
延回路を設け、サンプリングパルスの立ち上がりを遅ら
せることとした。図１２に示すように、サンプリングパ
ルスＤ１の立下りに対して、サンプリングパルスＤ３は
遅れて立ち上がっており、サンプリングパルスＤ３によ
りオン状態とされたゲート回路８９（３）により、映像
信号線１０３（１）に書き込まれる映像信号が異なる映
像信号線１０３（３）に書き込まれることが防止でき
る。

【００７０】映像信号を複数に相展開して伝送する場合
には、誤って書き込まれる映像信号が数ライン離れた映
像信号となるため、サンプリングパルスのなまりにより
生ずるゴーストが顕著になる。例えば、双方向シフトレ
ジスタＨＳＲが制御するゲート回路８９の数が６個の場
合などでは、６列間隔をおいてゴースト現象が生じてし
まい、著しく表示品質を低下させるという問題が生じ
る。なお、図１１に記載した遅延回路の他に、双方向シ
フトレジスタＨＳＲとゲート回路８９との間に設ける回
路（例えばレベルシフト回路６７）のオン時の立ち上が
りの速度を遅くし、オフ時の立ち下がりの速度を速くす
る構成としても良い。

【００７１】次に図１３を用いて、本発明による反射型
液晶表示装置の画素部を説明する。図１３は本発明の一
実施例である反射型液晶表示装置の模式断面図である。
図１３において、１００は液晶パネル、１は第１の基板
である駆動回路基板、２は第２の基板である透明基板、
３は液晶組成物、４はスペーサである。スペーサ４は駆
動回路基板１と透明基板２との間に一定の間隔であるセ
ルギャップ(cell gap)ｄを形成している。このセルギャ
ップｄに液晶組成物３が挟持されている。５は反射電極
（画素電極）で駆動回路基板１に形成されている。６は
対向電極で反射電極５との間で液晶組成物３に電圧を印
加する。７、８は配向膜で液晶分子を一定方向に配向さ
せる。３０はアクティブ素子で反射電極５に階調電圧を
供給する。

【００７２】３４はアクティブ素子３０のソース領域、
３５はドレイン領域、３６はゲート電極である。３８は
絶縁膜、３１は画素容量を形成する第１の電極で、４０
は画素容量を形成する第２の電極である。絶縁膜３８を
介し第１の電極３１と第２の電極４０とは容量を形成す
る。図７では、第１の電極３１と第２の電極４０とを画
素容量を形成する代表的な電極として示しており、他に
も画素電極と電気的に接続した導体層と画素電位制御信
号線と電気的に接続した導体層とが、誘電体層を挟んで
対向していれば画素容量を形成することが可能である。

【００７３】４１は第１の層間膜、４２は第１の導電膜
である。第１の導電膜４２はドレイン領域３５から第２
の電極４０とを電気的に接続している。４３は第２の層
間膜、４４は第１の遮光膜、４５は第３の層間膜、４６
は第２の遮光膜である。第２の層間膜４３と第３の層間
膜４５にはスルーホール４２ＣＨが形成され、第１の導
電膜４２と第２の遮光膜４６が電気的に接続されてい
る。４７は第４の層間膜、４８は反射電極５を形成する
第２の導電膜である。アクティブ素子３０のドレイン領
域３５から第１の導電膜４２、スルーホール４２ＣＨ、
第２の遮光膜４６を介して階調電圧は反射電極５に伝え
られる。

【００７４】本実施例の液晶表示装置は反射型であり、
大量の光が液晶パネル１００に照射される。遮光膜は駆
動回路基板の半導体層に光が入射しないよう遮光してい
る。反射型液晶表示装置において液晶パネル１００に照
射された光は、透明基板２側（図１３中上側）から入射
し、液晶組成物３を透過し反射電極５で反射し再度液晶
組成物３、透明基板２を透過して液晶パネル１００から
出射する。しかしながら、液晶パネル１００に照射され
る光の一部は、反射電極５の隙間から駆動回路基板側に
漏れ込む。第１の遮光膜４４と第２の遮光膜４６はアク
ティブ素子３０に光が入射しないように設けられてい
る。本実施例では、この遮光膜を導電層で形成し、第２
の遮光膜４６を反射電極５に電気的に接続し、第１の遮
光膜４４に画素電位制御信号を供給することで、遮光膜
を画素容量の一部としても機能するようにしている。

【００７５】なお、第１の遮光層４４に画素電位制御信
号を供給すると、階調電圧が供給される第２の遮光膜４
６と映像信号線１０３を形成する第１の導電層４２や走
査信号線１０２を形成する導電層（ゲート電極３６と同
層の導電層）との間に電気的シールド層として第１の遮
光膜４４を設けることができる。このため、第１の導電
層４２やゲート電極３６等と第２の遮光膜４６や反射電
極５との間の寄生容量成分が減少する。前述したように
液晶容量ＣＬに対して画素容量ＣＣは充分大きくする必
要があるが、第１の遮光膜４４を電気的シールド層とし
て設けると、液晶容量ＬＣと並列に接続される寄生容量
も小さくなりより効率的である。さらに信号線からの雑
音の飛び込みを減少することも可能となる。

【００７６】また、液晶表示素子を反射型とし、駆動回
路基板１の液晶組成物３側の面に反射電極５を形成した
場合、駆動回路基板１として不透明なシリコン基板等を
用いることが可能である。また、アクティブ素子３０や
配線を反射電極５の下に設けることができ、画素となる
反射電極５を広くし、所謂高開口率を実現することがで
きる利点がある。また、液晶パネル１００に照射される
光による熱を駆動回路基板１（シリコン基板とも呼ぶ）
の裏面から放熱できるといった利点もある。

【００７７】次に遮光膜を画素容量の一部として利用す
ることについて説明する。第１の遮光膜４４と第２の遮
光膜４６とは第３の層間膜４５を介して対向しており、
画素容量の一部を形成している。４９は画素電位制御線
１３６の一部を形成する導電層である。導電層４９によ
り第１の電極３１と第１の遮光膜４４とは電気的に接続
されている。また、導電層４９を用いて画素電位制御回
路１３５から画素容量までの配線を形成することが可能
である。ただし、本実施例では第１の遮光膜４４を配線
として利用した。図１４に第１の遮光膜４４を画素電位
制御線１３６として利用する構成について示す。

【００７８】図１４は第１の遮光膜４４の配置を示す平
面図である。４６は第２の遮光膜であるが、位置を示す
ために点線で示している。４２ＣＨはスルーホールで、
第１の導電膜４２と第２の遮光膜４６とを接続してい
る。なお、図１４は第１の遮光膜４４を解り易く示すた
めに、他の構成は省略している。第１の遮光膜４４は、
画素電位制御線１３６の機能を有しており図中Ｘ方向に
連続して形成されている。第１の遮光膜４４は遮光膜と
して機能するために表示領域全面を覆うように形成され
ているが、画素電位制御線１３６の機能も持たせるため
に、Ｘ方向に延在し（走査信号線１０２と並列の方
向）、Ｙ方向に並んでライン状に形成され、画素電位制
御回路１３５に接続される。また、画素容量の電極とし
ても働くために、第２の遮光膜４６となるべく広い面積
で重なるように形成されている。さらに、遮光膜として
漏れる光が少なくなるように、隣接する第１の遮光膜４
４の間隔はなるべく狭くなるよう形成されている。

【００７９】ただし、図１４に示すように隣接する第１
の遮光膜４４の間隔を狭く形成すると、遮光膜４４の一
部が隣接する第２の遮光膜４６と重なり合うことにな
る。前述したように、本液晶表示装置は双方向に走査可
能である。そこで、双方向に画素電位制御信号を走査し
た場合に、次段の第２の遮光膜４６と重なり合う場合と
重なり合わない場合とが生じる。図１４の場合では、図
中上から下に走査する場合に第１の遮光膜４４と次段の
第２の遮光膜４６とが重なり合っている。

【００８０】図１５を用いて遮光膜４４の一部が次段の
第２の遮光膜４６と重なり合うことによる問題点と解決
方法を説明する。図１５（ａ）は問題点を説明するタイ
ミング図である。Φ２Ａは任意の行の走査信号でありＡ
行目の走査信号とする。Φ２Ｂは次段の行の走査信号で
ありＢ行目の走査信号とする。なお、問題が発生する期
間ｔ２からｔ３の間について説明し、その他の期間につ
いては省略する。

【００８１】図１５（ａ）において、Ａ行目において時
刻ｔ２から２ｈ（２水平走査時間）後の時刻ｔ３に画素
電位制御信号Φ３Ａを変化させている。時刻ｔ２から１
ｈ後には走査信号Φ２Ａの出力は終了しており、走査信
号Φ２Ａで駆動されるＡ行目のアクティブ素子３０はオ
フ状態となり、Ａ行目の画素電極１０９は映像信号線１
０３から切り離されている。時刻ｔ２から２ｈ後の時刻
ｔ３であれば、信号の切り換わりによる遅延等を考慮し
ても、Ａ行目のアクティブ素子３０は充分にオフ状態と
なっている。しかしながら、時刻ｔ３はＢ行目の走査信
号Φ２Ｂが切り換わる時である。

【００８２】Ａ行目の第１の遮光膜４４とＢ行目の第２
の遮光膜４６とが重なり合っているため、Ｂ行目の画素
電極とＡ行目の画素電位制御信号線との間で容量が生じ
ていることになる。時刻ｔ３はＢ行目のアクティブ素子
３０がオフ状態へと切り換わる時であるため、Ｂ行目の
画素電極１０９は映像信号線１０３から充分に切り離さ
れていない。この時にＢ行目の画素電極１０９との間で
容量成分を有するＡ行目の画素電子制御信号Φ３Ａが切
り換わると、画素電極１０９と映像信号線１０３との間
が充分に切り離されていないため、映像信号線１０３と
画素電極１０９との間で電荷が移動する。すなわち、Ａ
行目の画素電位制御信号Φ３Ａの切り換わりが、Ｂ行目
の画素電極１０９に書き込まれる電圧Φ４Ｂに影響を与
えることとなる。

【００８３】この画素電子制御信号Φ３Ａによる影響
は、液晶表示装置の走査方向が一定であるならば均一な
影響となり、あまり目立つことはない。しかしながら、
赤、緑、青等の色毎に液晶表示装置を備え、各液晶表示
装置の出力を重ねてカラー表示する場合に、液晶表示装
置の光学的配置による理由で、例えば１つの液晶表示装
置だけ下から上に走査し、他の液晶表示装置は上から下
に走査することがある。このように複数の液晶表示装置
のうちで走査方向が異なるものがある場合には、表示品
質が不均一となり美観を損ねることとなる。

【００８４】次に、図１５（ｂ）を用いて解決方法を説
明する。Ａ行目の画素電位制御信号Φ３ＡをＡ行目の走
査信号Φ２Ａの開始より３ｈ遅れて出力するようにす
る。この場合、Ｂ行目の走査信号Φ２Ｂも切り換わった
後であり、Ｂ行目のアクティブ素子３０は充分にオフ状
態であるためＡ行目の画素電位制御信号Φ３ＡによるＢ
行目の画素電極１０９に書き込まれる電圧Φ４Ｂに与え
る影響が減少する。

【００８５】なお、この場合、負極性用入力信号が書き
込まれる時間が、正極性用入力信号に対して３ｈもの間
短くなるが、例えば走査信号線１０２の数が１００を超
えるような場合では３％以下の値となる。そのため、負
極性用入力信号と正極性用入力信号の実効値の違いは基
準電位Ｖｃｏｍの値等により調整することが可能であ
る。

【００８６】次に図１６を用いて画素容量に供給される
電圧ＶＰＰと基板電位ＶＢＢとの関係について説明す
る。図１６（ａ）は出力回路６９を構成するインバータ
回路を示している。

【００８７】図１６（ａ）において３２はｐ型トランジ
スタのチャンネル領域でありシリコン基板１にイオン打
ち込み等の方法によりｎ型ウエルが形成されている。シ
リコン基板１には基板電圧ＶＢＢが供給されており、ｎ
型ウエル３２の電位はＶＢＢとなっている。ソース領域
３４とドレイン領域３５はｐ型半導体層であり、シリコ
ン基板１にイオン打ち込み等の方法により形成される。
ｐ型トランジスタ３０のゲート電極３６に基板電圧ＶＢ
Ｂより低電位の電圧が印加されるとソース領域３４とド
レイン領域３５とが導通状態となる。

【００８８】一般に絶縁部を設ける等の必要がないため
構造が簡単になることから、同じシリコン基板のトラン
ジスタには共通の基板電位ＶＢＢが印加されている。本
発明の液晶表示装置は同じシリコン基板１上に駆動回路
部のトランジスタと、画素部のトランジスタが形成され
ている。画素部のトランジスタも同様の理由で、同じ電
位の基板電位ＶＢＢが印加されている。

【００８９】図１６（ａ）に示すインバータ回路では、
ソース領域３４には画素容量に供給される電圧ＶＰＰが
印加されている。ソース領域３４はｐ型半導体層であり
ｎ型ウエル３２との間はｐｎ接合となっている。ｎ型ウ
エル３２の電位よりもソース領域３４の電位が高くなる
と、ソース領域３４からｎ型ウエル３２に電流が流れる
という不具合が生じる。そのため、基板電圧ＶＢＢに対
して電圧ＶＰＰは低電位になるように設定される。

【００９０】前述したように画素電極の電圧は、画素電
極に書き込まれた電圧をＶ２、液晶容量をＣＬ、画素容
量をＣＣ、画素電極制御信号の振幅がＶＰＰとＶＳＳと
すると、電圧降下後の画素電極の電圧は、Ｖ２−｛ＣＣ
／（ＣＬ＋ＣＣ）｝×（ＶＰＰ−ＶＳＳ）で表わされ
る。ここで、ＶＳＳにＧＮＤ電位を選ぶと、画素電極の
電圧変動の大きさは電圧ＶＰＰと液晶容量ＣＬと画素容
量ＣＣで決まることになる。

【００９１】図１６（ｂ）を用いてＣＣ／（ＣＬ＋Ｃ
Ｃ）と電圧ＶＰＰとの関係を示す。なお説明を簡単にす
るために基準電圧ＶｃｏｍをＧＮＤ電位としている。ま
た、電圧を印加しないと白表示（ノーマリーホワイト）
となる方式の場合で、黒表示（階調最小）となるよう階
調電圧が画素電極に印加される場合を説明する。図１６
（ｂ）のΦ１は電圧選択回路１２３から画素電極に書き
込まれる階調電圧を示している。Φ１Ａは正極性の場合
で、Φ２Ａは負極性の場合の階調電圧である。黒表示な
ので基準電圧Ｖｃｏｍと画素電極に書き込まれる階調電
圧の電位差が最大になるようにΦ１Ａ、Φ１Ｂともに設
定される。図１６（ｂ）においてΦ１Ａは正極性用信号
なので、従来通り基準電圧Ｖｃｏｍとの電位差が最大と
なるように＋Ｖｍａｘとし、Φ１ＢはＶｃｏｍ（ＧＮ
Ｄ）として、画素電極に書き込んだ後で画素容量を用い
て引き下げる。

【００９２】Φ４Ａ、Φ４Ｂ共に画素電極の電圧を示し
ており、Φ４ＡはＣＣ／（ＣＬ＋ＣＣ）が１の理想的な
場合を示し、Φ４ＢはＣＣ／（ＣＬ＋ＣＣ）が１以下と
なる場合を示す。Φ４Ａの負極性の場合、Φ１ＢはＶｃ
ｏｍ（ＧＮＤ）が書き込まれているので、画素電極制御
信号の振幅ＶＰＰに従い引き下げられた−Ｖｍａｘは、
ＣＣ／（ＣＬ＋ＣＣ）＝１より、−Ｖｍａｘ＝−ＶＰＰ
となる。

【００９３】対してΦ４ＢはＣＣ／（ＣＬ＋ＣＣ）が１
以下のため、＋Ｖｍａｘ＜ＶＰＰ２となるような画素電
極制御信号を供給する必要がある。前述したようにＶＰ
Ｐ＜ＶＢＢである必要があるため、＋Ｖｍａｘ＜ＶＰＰ
＜ＶＢＢといった関係になる。ここで、低耐圧回路とす
るために、画素電圧を引き下げる方法を用いているが、
画素電極制御信号の電圧ＶＰＰが高電圧になってしまう
と、基板電圧ＶＢＢが高電圧となってしまい結局高耐圧
回路となってしまうという不具合が生じる。そのため、
ＣＣ／（ＣＬ＋ＣＣ）がなるべく１となるように、すな
わちＣＬ＜＜ＣＣとなるように、ＣＬとＣＣの値を定め
る必要がある。

【００９４】なお、従来のガラス基板に薄膜トランジス
タを形成する液晶表示装置では、画素電極をなるべく広
く（所謂高開口率化）する必要があるため、せいぜいＣ
Ｌ＝ＣＣとすることが実現可能な程度である。また、本
発明の液晶表示装置は駆動回路部と画素部とが同一シリ
コン基板上に形成されるものであるため、基板電位ＶＢ
Ｂを高電圧としては低耐圧化できないという問題点を有
している。

【００９５】図１６に示すように、画素電極制御信号は
インバータ回路の電源電圧で設定できることから、電圧
ＶＰＰは内部の回路で最適な電圧を形成することも、ま
た外部から供給して、最適な電圧となるように調整する
ことも可能である。

【００９６】次に図１７、図１８を用いてライン反転駆
動する場合の実施例を説明する。図１７に示す液晶表示
装置１００は奇数行用画素電位制御回路１３５（１）と
偶数行用画素電位制御回路１３５（２）を有している。
ライン反転駆動では例えば奇数行の画素電極に正極性の
階調電圧が書き込まれる場合に、偶数行の画素電極に負
極性の階調電圧を書き込み交流化駆動するものである。
ライン反転駆動の場合、行毎に極性が反転しているため
に画素電位制御信号の波形も行毎に切り替える必要が生
じる。そこで、図１７に示すように奇数行用と偶数行用
の画素電位制御信号回路を設けて、図１８に示すように
画素電位制御信号をΦ３ａ、Φ３ｂのように２種類の波
形を交互に出力するようにすることでライン反転駆動が
可能となる。

【００９７】次に反射型液晶表示装置について説明す
る。反射型液晶表示素子の一つとして電界制御複屈折モ
ード（ELECTRICALLY CONTROLLED BIRIEFRINGENCE MOD
E）が知られている。電界制御複屈折モードでは、反射
電極と対向電極との間に電圧を印加し液晶組成物の分子
配列を変化させ、その結果として液晶パネル中の複屈折
率を変化させる。電界制御複屈折モードは、この複屈折
率の変化を光透過率の変化として利用し像を形成するも
のである。

【００９８】さらに図１９を用いて、電界制御複屈折モ
ードの１つである単偏光板ツイストネマティクモード
（ＳＰＴＮ）について説明する。９は偏光ビームスプリ
ッタで光源（図示せず）からの入射光Ｌ１を２つの偏光
に分割し、直線偏光となった光Ｌ２を出射する。図１９
では、液晶パネル１００に入射させる光に、偏光ビーム
スプリッタ９を透過した光（Ｐ波）を用いる場合を示し
ているが、偏光ビームスプリッタ９で反射した光（Ｓ
波）を用いることも可能である。液晶組成物３は液晶分
子長軸が駆動回路基板１と透明基板２に対して平行に配
列し、誘電異方性が正のネマティク液晶を用いる。ま
た、液晶分子は配向膜７、８により約９０度ねじれた状
態で配向している。

【００９９】まず図１９（ａ）に電圧が印加されていな
い場合を示す。液晶パネル１００に入射した光は液晶組
成物３の複屈折性により楕円偏光となり反射電極５面で
は円偏光となる。反射電極５で反射した光は再度液晶組
成物３中を通過し再び楕円偏光となり出射時には直線偏
光に戻り、入射光Ｌ２に対して９０度位相が回転した光
Ｌ３（Ｓ波）として出射する。出射光Ｌ３は再び偏光ビ
ームスプリッタ９に入射するが、偏光面で反射され出射
光Ｌ４となる。この出射光Ｌ４をスクリーン等に照射し
て表示を行う。この場合、電圧を印加していない場合に
光が出射する所謂ノーマリーホワイト（ノーマリオープ
ン）と呼ばれる表示方式となる。

【０１００】対して図１９（ｂ）に液晶組成物３に電圧
が印加されている場合を示す。液晶組成物３に電圧が印
加されると、液晶分子が電界方向に配列するため、液晶
内で複屈折が起きる率が減少する。そのため、直線偏光
で液晶パネル１００に入射した光Ｌ２はそのまま反射電
極５で反射され入射光Ｌ２と同じ偏光方向の光Ｌ５とし
て出射する。出射光Ｌ５は偏光ビームスプリッタ９を透
過し光源に戻る。そのため、スクリーン等に光が照射さ
れないため、黒表示となる。

【０１０１】単偏光板ツイストネマティクモードでは、
液晶の配向方向が基板と平行であるため、一般的な配向
方法を用いることができ、プロセス安定性が良い。また
ノーマリーホワイトで使用するため、低電圧側でおこる
表示不良に対して裕度を持たせることができる。すなわ
ち、ノーマリーホワイト方式では、暗レベル（黒表示）
が高電圧を印加した状態で得られる。この高電圧の場合
には液晶分子のほとんどが基板面に垂直な電界方向に揃
っているので、暗レベルの表示は、低電圧時の初期配向
状態にあまり依存しない。さらに、人間の目は、輝度ム
ラを輝度の相対的な比率として認識し、かつ、輝度に対
し対数スケールに近い反応を有する。そのため、人間の
目は暗レベルの変動には敏感である。こうした理由か
ら、ノーマリーホワイト方式は、初期配向状態による輝
度ムラに対して有利な表示方式である。

【０１０２】上述した電界制御複屈折モードでは高いセ
ルギャップの精度が求められる。すなわち、電界制御複
屈折モードでは、光が液晶中を通過する間に生じる異常
光と常光との間の位相差を利用しているため、透過光強
度は異常光と常光との間のリタデーションΔｎ・ｄに依
存する。ここで、Δｎは屈折率異方性で、ｄはスペーサ
４によって形成される透明基板２と駆動回路基板１との
間のセルギャップである。

【０１０３】このため、本実施例の場合、表示ムラを考
慮しセルギャップ精度は、±０．０５μｍ以下とした。
また、反射型では液晶に入射した光は反射電極で反射し
再度液晶を通過するため、同じ屈折率異方性Δｎの液晶
を用いる場合、透過型に対してセルギャップｄは半分に
なる。一般の透過型液晶表示素子の場合セルギャップｄ
は５〜６μｍ程度であるのに対し、本実施例では約２μ
ｍである。

【０１０４】本実施例では高いセルギャップ精度と、よ
り狭いセルギャップに対応するため、従来からあるビー
ズ分散法に代わり柱状のスペーサを駆動回路基板１上に
形成する方法を用いた。

【０１０５】図２０に駆動回路基板１上に設けられた反
射電極５とスペーサ４との配置を説明する模式平面図を
示す。一定の間隔を保つように多数のスペーサ４が駆動
回路基板全面にマトリックス状に形成されている。反射
電極５は液晶表示素子が形成する像の最小の画素であ
る。図２０では簡略化のため、符号５Ａ、５Ｂで示す縦
４画素、横５画素で示した。

【０１０６】図２０では縦４画素、横５画素の画素が、
表示領域を形成している。液晶表示素子で表示する像は
この表示領域に形成される。表示領域の外側にはダミー
画素１１３が設けられている。このダミー画素１１３の
周辺にスペーサ４と同じ材料で周辺枠１１が設けられて
いる。さらに、周辺枠１１の外側にはシール材１２が塗
布される。１３は外部接続端子で液晶パネル１００に外
部からの信号を供給するのに用いられる。

【０１０７】スペーサ４と周辺枠１１の材料には、樹脂
材料を用いた。樹脂材料として例えば、株式会社ＪＳＲ
製の化学増幅型ネガタイプレジスト「ＢＰＲ−１１３」
（商品名）を用ることができる。反射電極５が形成され
た駆動回路基板１上にスピンコート法等でレジスト材を
塗布し、マスクを用いてレジストをスペーサ４と周辺枠
１１のパターンに露光する。その後除去剤を用いレジス
トを現像してスペーサ４と周辺枠１１とを形成する。

【０１０８】スペーサ４と周辺枠１１とをレジスト材等
を原料として形成すると、塗布する材料の膜厚でスペー
サ４と周辺枠１１の高さを制御でき、高い精度でスペー
サ４と周辺枠１１を形成することが可能である。また、
スペーサ４の位置はマスクパターンで決めることがで
き、希望する位置に正確にスペーサ４を設けることが可
能である。液晶プロジェクタでは画素上にスペーサ４が
存在すると、拡大投映された像にスペーサによる影が見
えてしまう問題がある。スペーサ４をマスクパターンに
よる露光、現像で形成することで、映像表示した際に、
問題とならな位置にスペーサ４を設けることができる。

【０１０９】また、スペーサ４と同時に周辺枠１１を形
成しているので、液晶組成物３を駆動回路基板１と透明
基板２との間に封入する方法として、液晶組成物３を駆
動回路基板１に滴下しその後透明基板２を駆動回路基板
１に貼り合せる方法を用いることができる。

【０１１０】液晶組成物３を駆動回路基板１と透明基板
２の間に配置し、液晶パネル１００を組立てた後は、周
辺枠１１により囲まれた領域内に液晶組成物３が保持さ
れる。また、周辺枠１１の外側にはシール材１２が塗布
され、液晶組成物３を液晶パネル１００内に封入する。
前述したように、周辺枠１１はマスクパターンを用いて
形成されるので、高い位置精度で駆動回路基板１上に形
成することができる。そのため、液晶組成物３の境界を
高い精度で定めることが可能である。また、周辺枠１１
はシール材１２の形成領域の境界も高い精度で定めるこ
とが可能である。

【０１１１】シール材１２は駆動回路基板１と透明基板
２とを固定する役目と、液晶組成物３にとって有害な物
質が進入することを阻止する役目がある。流動性がある
シール材１２を塗布した場合に、周辺枠１１はシール材
１２のストッパとなる。シール材１２のストッパとし
て、周辺枠１１を設けることで、液晶組成物３の境界や
シール材１２の境界での設計裕度を広くすることがで
き、液晶パネル１００の端辺から表示領域までの間を狭
く（挟額縁化）することが可能である。

【０１１２】周辺枠１１と表示領域との間にはダミー画
素１１３が設けられている。ダミー画素１１３は最外部
の画素５Ｂと内部の画素５Ａとの表示品質を均一にする
ためのものである。内部の画素５Ａには隣合う画素が存
在するため、隣合う画素との間で不要な電界が生じ、隣
合う画素が無い場合に比較して表示品質が低下してい
る。対して最外部の画素５Ｂで、ダミー画素１１３が無
い場合では、表示品質を低下する不要な電界が生じてい
ないので、表示品質が内部の画素５Ｂに比較して良くな
っている。一部の画素に表示品質の差が生じると、それ
が表示ムラとなる。そのため、ダミー画素１１３を設け
て画素５Ａ、５Ｂと同じように信号を供給し最外部の画
素５Ｂと内部の画素５Ａとの表示品質を同等にしてい
る。

【０１１３】さらに、表示領域を囲むように周辺枠１１
が形成されていることから、駆動回路基板１をラビング
処理する際に、周辺枠１１により周辺枠１１の近傍がう
まくラビングできない問題がある。液晶組成物３を一定
の方向に配向するため、配向膜を形成しラビング処理が
行われる。本実施例の場合、駆動回路基板１にスペーサ
４、周辺枠１１が形成された後に、配向膜７が塗布され
る。その後、液晶組成物３が一定方向に配向するよう、
配向膜７を布等を用いて擦ることでラビング処理が行わ
れる。

【０１１４】ラビング処理において、周辺枠１１が駆動
回路基板１より突出しているため、周辺枠１１の近傍の
配向膜７は、周辺枠１１による段差により充分に擦られ
ない。そのため、周辺枠１１の近傍には液晶組成物３の
配向が不均一な部分が生じやすい。液晶組成物３の配向
不良による表示ムラを目立たなくするため、周辺枠１１
の内側数画素をダミー画素１１３とすることで、表示に
寄与しない画素としている。

【０１１５】ところが、ダミー画素１１３を設け、画素
５Ａ、５Ｂと同じように信号を供給すると、ダミー画素
１１３と透明基板２との間には液晶組成物３が存在する
ため、ダミー画素１１３による表示も観察されてしまう
という問題が生じる。ノーマリホワイトで使用する場
合、液晶組成物３に電圧を印加しないと、ダミー画素１
１３が白く表示される。そのため、表示領域の境が明確
でなくなり、表示品質をそこなう。ダミー画素１１３を
遮光することも考えられるが、画素と画素の間隔は数μ
ｍのため、表示領域の境に精度良く遮光枠を形成するこ
とは困難である。そこで、ダミー画素１１３には黒表示
となるような電圧を供給し、表示領域を囲む黒枠として
観察されるようにした。

【０１１６】図２１にダミー画素１１３の駆動方法につ
いて説明する。ダミー画素１１３には黒表示となるよう
な電圧を供給するために、ダミー画素が設けられた領域
は一面黒表示となる。一面黒表示となるならば、表示領
域に設けた画素と同じように個別に形成する必要がな
く、複数のダミー画素を電気的に接続して、一体の画素
として設けることができる。また、駆動に必要な時間を
考えると、ダミー画素のために書き込み時間を設けこと
は無駄である。そこで、複数のダミー画素の電極を連続
して設けて、１つのダミー画素電極とすることが可能で
ある。しかしながら、複数のダミー画素を接続して１つ
のダミー画素とすると画素電極の面積が増加することか
ら、液晶容量が大きくなってしまう。前述したように液
晶容量が大きくなると画素容量を用いて画素電圧を引き
下げる効率が低下する。

【０１１７】そこで、ダミー画素も表示領域の画素と同
様に個別に設けることとした。しかしながら、有効画素
と同様に１ライン毎の書き込みを行った場合、新たに設
けた複数行のダミー行を駆動する時間が長くなる。そし
て、その分有効画素に書き込みを行う時間が短くなって
しまうという問題が生じる。対して高精細表示を行う場
合には、高速の映像信号（ドットクロックの高い信号）
が入力するため、ますます画素の書き込み時間に対する
制限が生じてくる。

【０１１８】そこで１画面の書き込み期間中に数ライン
分の書き込み時間を節約するために、図２１に示すよう
にダミー画素については垂直駆動回路１３０の垂直双方
向シフトレジスタＶＳＲから複数行分のタイミング信号
を出力させて、複数のレベルシフタ６７と出力回路６９
に入力させ走査信号を出力するようにした。また、同じ
く画素電極制御回路１３５についても双方向シフトレジ
スタＳＲから複数行分のタイミング信号を出力させて、
複数のレベルシフタ６７と出力回路６９に入力させ画素
電極制御信号を出力するようにした。

【０１１９】次に、図２２に画素電極のスペーサ４近傍
に切欠きを設けた構成を示す。前述したように、配向膜
７をラビング処理する際に、配向膜７は、周辺枠１１に
よる段差により充分に擦られないが、画素が小さくなる
につれて、スペーサ４近傍にも充分に擦られない領域が
生じる。そして充分に擦られない領域では光漏れが発生
するため、コントラストが低下し表示品質が著しく損な
われることになる。そこで、図２２に示すように、充分
にラビングできない領域の画素電極５部分に切欠き１１
４を設けた。切欠き１１４を設けることで、光漏れの発
生を防ぐことができ、コントラストを向上することが可
能である。

【０１２０】次に、図２３、図２４を用いて駆動回路基
板１上に設けられるアクティブ素子３０とその周辺の構
成を説明する。図２３、図２４において図１３と同じ符
号は同じ構成を示す。なお、図２４はアクティブ素子３
０周辺を示す概略平面図で、図２３は図２４のＩ−Ｉ線
における断面図であるが、図２３と図２４との各構成間
の距離は一致していない。また図２４は走査信号線１０
２とゲート電極３６、映像信号線１０３とソース領域３
５、ドレイン領域３４、画素容量を形成する第２の電極
４０、と第１の導電層４２と、コンタクトホール３５Ｃ
Ｈ、３４ＣＨ、４０ＣＨ，４２ＣＨの位置関係を示すも
ので、その他の構成は省略した。

【０１２１】図２３において、１は駆動回路基板である
シリコン基板、３２はシリコン基板１にイオン打ち込み
で形成した半導体領域（ｐ型ウエル）、３３はチャネル
ストッパ、３４はｐ型ウエル３２にイオン打ち込みで導
電化し形成したドレイン領域、３５はｐ型ウエル３２に
イオン打ち込みで形成したソース領域、３１はｐ型ウエ
ル３２にイオン打ち込みで導電化し形成した画素容量の
第１の電極である。なお、本実施例ではアクティブ素子
３０をｐ型トランジスタで示したが、ｎ型トランジスタ
とすることも可能である。

【０１２２】３６はゲート電極、３７はゲート電極端部
の電界強度を緩和するオフセット領域、３８は絶縁膜、
３９はトランジスタ間を電気的に分離するフィールド酸
化膜、４０は画素容量を形成する第２の電極で絶縁膜３
８を介しシリコン基板１に設けた第１の電極２１との間
で容量を形成する。ゲート電極３６と第２の電極４０
は、絶縁膜３８上にアクティブ素子３０のしきい値を低
くするための導電層と低抵抗の導電層とを積層した２層
膜からなっている。２層膜としては例えばポリシリコン
とタングステンシリサイドの膜を用いることができる。
４１は第１の層間膜、４２は第１の導電膜である。第１
の導電膜４２は接触不良を防止するバリアメタルと低抵
抗の導電膜の多層膜からなっている。第１の導電膜とし
て、例えばチタンタングステンとアルミの多層金属膜を
スパッタで形成して用いることができる。

【０１２３】図２４において１０２は走査信号線であ
る。走査信号線１０２は、図２４中、Ｘ方向に延在しＹ
方向に並設されていて、アクティブ素子３０をオン・オ
フする走査信号が供給される。走査信号線１０２はゲー
ト電極と同じ２層膜からなっており、例えばポリシリコ
ンとタングステンシリサイドを積層した２層膜を用いる
ことができる。映像信号線１０３はＹ方向に延在しＸ方
向に並設されていて、反射電極５に書き込まれる映像信
号が供給される。映像信号線１０３は第１の導電膜４２
と同じ多層金属膜からなっており、例えばチタンタング
ステンとアルミの多層金属膜を用いることができる。

【０１２４】映像信号は絶縁膜３８と第１の層間膜４１
に空けられたコンタクトホール３５ＣＨを通り第１の導
電膜４２によりドレイン領域３５に伝わる。走査信号線
１０２に走査信号が供給されると、アクティブ素子３０
はオンになり、映像信号は半導体領域（ｐ型ウエル）３
２からソース領域３４に伝わり、コンタクトホール３４
ＣＨを通り第１の導電膜４２に伝わる。第１の導電膜４
２に伝わった映像信号は、コンタクトホール４０ＣＨを
通り画素容量の第２の電極４０に伝わる。また、図２３
に示すように映像信号はコンタクトホール４２ＣＨを通
り反射電極５へと伝わっていく。コンタクトホール４２
ＣＨはフィールド酸化膜３９の上に形成されている。フ
ィールド酸化膜３９は膜厚が厚いため、フィールド酸化
膜の上は他の構成に比較して高い位置となっている。コ
ンタクトホール４２ＣＨはフィールド酸化膜３９上に設
けられることで、上層の導電膜により近い位置とするこ
とができ、コンタクトホールの接続部の長さを短くして
いる。

【０１２５】第２の層間膜４３は、第１の導電膜４２と
第２の導電膜４４とを絶縁している。第２の層間膜４３
は、各構成物により生じている凹凸を埋める平坦化膜４
３Ａとその上を覆う絶縁膜４３Ｂとの２層で形成されて
いる。平坦化膜４３ＡはＳＯＧ（spin on grass）を塗
布して形成している。絶縁膜４３ＢはＴＥＯＳ膜であ
り、反応ガスとしてＴＥＯＳ（Tetraethylorthosilicat
e）を用いＳｉＯ２膜をＣＶＤにより形成したものであ
る。

【０１２６】第２の層間膜４３の形成後、ＣＭＰ（ケミ
カル・メカニカル・ポリシング）により第２の層間膜４
３は研磨される。第２の層間膜４３はＣＭＰにより研磨
することで平坦化する。平坦化された第２の層間膜の上
に第１の遮光膜４４が形成される。第１の遮光膜４４は
第１の導電膜４２と同じタングステンとアルミの多層金
属膜で形成している。

【０１２７】第１の遮光膜４４は駆動回路基板１の略全
面を被っており、開口は図２３に示すコンタクトホール
４２ＣＨの部分だけある。第１の遮光膜４４の上に第３
の層間膜４５がＴＥＯＳ膜で形成されている。さらに第
３の層間膜４５の上に第２の遮光膜４６が形成されてい
る。第２の遮光膜４６は第１の導電膜４２と同じタング
ステンとアルミの多層金属膜で形成している。第２の遮
光膜４６はコンタクトホール４２ＣＨで第１の導電膜４
２と接続されている。コンタクトホール４２ＣＨでは、
接続をとるために第１の遮光膜４４を形成する金属膜と
第２の遮光膜４６を形成する金属膜とが積層されてい
る。

【０１２８】第１の遮光膜４４と第２の遮光膜４６を導
電膜で形成し、間に第３の層間膜４５を絶縁膜（誘電
膜）で形成し、第１の遮光膜４４に画素電位制御信号を
供給し、第２の遮光膜４６に階調電圧を供給すると、第
１の遮光膜４４と第２の遮光膜４６とで画素容量を形成
することができる。また、階調電圧に対する第３の層間
膜４５の耐圧と、膜厚を薄くして容量を大きくすること
を考慮すると、第３の層間膜４５は１５０ｎｍから４５
０ｎｍが好ましく、より好ましくは、約３００ｎｍであ
る。

【０１２９】第２の遮光膜４６と第２の導電膜４８との
接続には、プラグＰＧを用いている。プラグＰＧは第４
の層間膜４７にスルーホールを形成し、タングステン等
を用いてスルーホールを充填して形成する。そのため、
プラグＰＧではコンタクトホール４２ＣＨ等に比較し
て、その上部に形成される膜（反射電極５）の凹凸が減
少し、反射電極５を平坦の膜で形成することが可能であ
る。反射電極５の凹凸は液晶パネル１００の反射率を減
少させることから、従来、反射電極５（第２の導電膜４
８）とその下の層との接続に用いられていたコンタクト
ホールは、各画素１個形成していた。対してプラグＰＧ
で第２の遮光膜４６と第２の導電膜４８（反射電極５）
と接続すると、プラグＰＧ上の反射電極５が比較的平坦
であるため、各画素に複数のプラグＰＧを設けることが
可能となっている。

【０１３０】次に、図２５に駆動回路基板１に透明基板
２を重ね合わせた図を示す。駆動回路基板１の周辺部に
は、周辺枠１１が形成されており、液晶組成物３は周辺
枠１１と駆動回路基板１と透明基板２とに囲まれた中に
保持さる。重ね合わされた駆動回路基板１と透明基板２
との間で周辺枠１１の外側には、シール材１２が塗布さ
れる。シール材１２により駆動回路基板１と透明基板２
とが接着固定され液晶パネル１００が形成される。１３
は外部接続端子である。

【０１３１】次に図２６に外部接続端子１３を拡大した
概略図を示す。図２６（ａ）は平面図で、図２６（ｂ）
は図２６（ａ）Ｂ−Ｂで示す線の断面図である。図中１
３Ｂは接続時の位置合わせを容易にするために、他の端
子よりも長く形成した外部接続端子である。また、１４
は外部接続端子１３の周辺に形成したダミーパターンで
ある。駆動回路基板１内において、外部接続端子１３と
外部接続端子１３の間は端子接続時のショートを防止す
るため、外部接続端子１３以外の構成を設けない。その
ため、駆動回路基板１内の他の領域に比較してパターン
密度が粗になっている。パターン密度が粗の部分は、他
の領域に比較して層間膜の研磨量が多くなるという問題
が生じる。そのため、外部接続端子１３の周辺にはダミ
ーパターンが設けられており、パターン密度を均一にす
ることができ、薄い均一な膜が研磨可能となった。

【０１３２】端子を構成する導電膜は、図２６（ｂ）に
示すように、第１の導電膜４２と第１の遮光膜４４と第
２の遮光膜４６及び、第２の導電膜４８（反射電極５を
形成する金属膜）を積み重ねて形成している。接続部の
第２の遮光膜４６と第２の導電膜４８との接続は、画素
部と同様にプラグＰＧを用いている。プラグＰＧを用い
ることで外部接続端子１３を比較的平坦に形成すること
が可能になっている。また、プラグＰＧをタングステン
等の金属を用いて密に形成することで、第２の導電膜４
８が薄い膜のため、異方性導電膜の導電粒子が第２の導
電膜４８を突き破っても、導電粒子がプラグＰＧに埋め
込むように接触して、接続信頼性が保たれる。

【０１３３】次に図２７にフレキシブルプリント配線板
８０が接続される様子を示す。フレキシブルプリント配
線板８０は液晶パネル１００に外部からの信号を供給す
るために用いられる。前述したように、フレキシブルプ
リント配線板８０は異方性導電膜（図示せず）を用い外
部接続端子１３に接続される。フレキシブルプリント配
線板８０の両外側の端子は他の端子に比較して長く形成
され、透明基板２に形成された対向電極５に接続され、
対向電極用端子８１を形成している。すなわち、フレキ
シブルプリント配線板８０は、駆動回路基板１と透明基
板２の両方に接続されている。

【０１３４】従来の対向電極５への配線は駆動回路基板
１に設けられた外部接続端子にフレキシブルプリント配
線板が接続され、駆動回路基板１を経由して対向電極５
に接続されるものであった。本実施例の透明基板２には
フレキシブルプリント配線板８０との接続部８２が設け
られ、フレキシブルプリント配線板８０と対向電極５と
が直接接続される。すなわち、液晶パネル１００は透明
基板２と駆動回路基板１とが重ね合わされて形成される
が、透明基板２の一部は駆動回路基板１より外側に出て
接続部８２を形成しており、この透明基板２の外側に出
た部分でフレキシブルプリント配線板８０と接続されて
いる。

【０１３５】図２８、図２９に液晶表示装置２００の構
成を示す。図２８は液晶表示装置２００を構成する各構
成物の分解組立て図である。また図２９は液晶表示装置
２００の平面図である。

【０１３６】図２８に示すように、フレキシブルプリン
ト配線板８０が接続された液晶パネル１００は、クッシ
ョン材７１を間に挟んで、放熱板７２に配置される。ク
ッション材７１は高熱伝導性であり、放熱板７２と液晶
パネル１００との隙間を埋めて、液晶パネル１００の熱
が放熱板７２に伝わり易すくする役目を持つ。７３はモ
ールドで、放熱板７２に接着固定されている。７６は遮
光枠で液晶表示装置２００の表示領域の外枠を表示す
る。

【０１３７】また図２９に示すように、フレキシブルプ
リント配線板８０はモールド７３と放熱板７２との間を
通りをモールド７３の外側に取り出されている。７５は
遮光板で、光源からの光が液晶表示装置２００を構成す
る他の部材にあたることを防いでいる。

【０１３８】以上、本発明者によってなされた発明を、
前記発明の実施の形態に基づき具体的に説明したが、本
発明は、前記発明の実施の形態に限定されるものではな
く、その要旨を逸脱しない範囲において種々変更可能で
あることは勿論である。

【０１３９】

【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば、下
記のとおりである。

【０１４０】本発明によれば、液晶表示素子内に駆動回
路を組み込む場合に、駆動回路を低耐圧の回路とするこ
とができ、回路が占有する面積及び１画素の占有する面
積を少なくすることが可能となり、回路の高速駆動が可
能となる。また、本発明によれば、液晶表示素子を小型
高精細化することが可能となる。また、本発明によれ
ば、走査信号の波形なまりを小型の補助回路で減少させ
ることが可能となる。

【図面の簡単な説明】

【図１】本発明の実施の形態である液晶表示装置の概略
構成を示すブロック図である。

【図２】本発明の実施の形態である液晶パネルの一例を
示すブロック図である。

【図３】画素電位を制御する方法を説明する概略回路図
である。

【図４】図２に示す液晶パネルの駆動方法を示すタイミ
ング図である。

【図５】本発明の実施の形態である液晶表示装置の画素
電位制御回路の構成を示す概略回路図である。

【図６】画素電位制御回路に用いられるクロックドイン
バータを示す概略回路図である。

【図７】本発明の実施の形態である液晶表示装置の垂直
駆動回路の構成を示す概略回路図である。

【図８】図７に示す垂直駆動回路の動作を示すタイミン
グ図である。

【図９】本発明の実施の形態である液晶表示装置のプル
アップ回路の構成を示す概略回路図である。

【図１０】図９に示すプルアップ回路の動作を示すタイ
ミング図である。

【図１１】本発明の実施の形態である液晶表示装置の水
平駆動回路の構成を示す概略回路図である。

【図１２】図１１に示す水平駆動回路の動作を示すタイ
ミング図である。

【図１３】本発明の実施の形態である液晶表示装置の画
素部を示す概略断面図である。

【図１４】遮光膜を用いて画素電位制御線を形成する構
成を示す概略平面図である。

【図１５】本発明の実施の形態である液晶表示装置の駆
動方法を示すタイミング図である。

【図１６】本発明の実施の形態である液晶表示装置の画
素電位制御回路に用いられるインバータ回路の概略断面
図と動作を示すタイミング図である。

【図１７】本発明の実施の形態である液晶表示装置を示
す概略平面図である。

【図１８】本発明の実施の形態である液晶表示装置の駆
動方法を示すタイミング図である。

【図１９】本発明の実施の形態である液晶表示装置を示
す概略図である。

【図２０】本発明の実施の形態である液晶表示装置の液
晶パネルを示す概略平面図である。

【図２１】本発明の実施の形態である液晶表示装置を示
す概略回路図である。

【図２２】本発明の実施の形態である液晶表示装置を示
す概略平面図である。

【図２３】本発明による液晶表示装置のアクティブ素子
周辺の概略断面図である。

【図２４】本発明による液晶表示装置のアクティブ素子
周辺の概略平面図である。

【図２５】本発明の実施の形態である液晶表示装置の液
晶パネルを示す概略図である。

【図２６】本発明の実施の形態である液晶表示装置の端
子部分を示す概略図である。

【図２７】本発明の実施の形態である液晶表示素子の液
晶パネルにフレキシブル基板を接続したようすを示す概
略図である。

【図２８】本発明の実施の形態である液晶表示装置を示
す概略組み立て図である。

【図２９】本発明の実施の形態である液晶表示装置を示
す概略図である。

【符号の説明】

１…半導体基板、２…透明基板、３…液晶組成物、４…
スペーサ、５…反射電極、６…対向電極、７、８…配向
膜、９…偏光ビームスプリッタ、１１…周辺枠、１２…
シール材、１４…外部接続端子、２５…走査リセット信
号入力端子、２６…走査スタート信号入力端子、２７…
走査終了信号出力端子、２８…リセット用トランジス
タ、３０…アクティブ素子、３４…ソース領域、３５…
ドレイン領域、３６…ゲート領域、３８…絶縁膜、３９
…フィールド酸化膜、４１…第１の層間膜、４２…第１
の導電膜、４３…第２の層間膜、４４…第１の遮光膜、
４５…第３の層間膜、４６…第２の遮光膜、４７…第４
の層間膜、４８…第２の導電膜、６１〜６２…クロック
ドインバータ、６５〜６６…クロックドインバータ、７
１…クッション材、７２…放熱板、７３…モールド、７
４…保護用接着材、７５…遮光板、７６…遮光枠、８０
…フレキシブル配線板、１００…液晶パネル、１０１…
画素部、１０２…走査信号線、１０３…映像信号線、１
０４…スイッチング素子、１０７…対向電極、１０８…
液晶容量、１０９…画素電極、１１０…表示部、１１１
…表示制御装置、１１３…ダミー画素、１１５…画素容
量、１２０…水平駆動回路、１２１…水平シフトレジス
タ、１２２…表示データ保持回路、１２３…電圧選択回
路、１３０…垂直駆動回路、１３１…制御信号線、１３
２…表示データ線。

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁷ 識別記号ＦＩテーマコート゛(参考）Ｇ０９Ｇ 3/20 Ｇ０９Ｇ 3/20 ６１１Ｊ５Ｃ０８０６２１６２１Ｆ６２１Ｍ６２２６２２Ｇ６２４６２４Ｂ６４２６４２Ａ６８０６８０Ｇ 3/36 3/36 (72)発明者竹本一八男千葉県茂原市早野3300番地株式会社日立製作所ディスプレイグループ内 (72)発明者中川英樹千葉県茂原市早野3300番地株式会社日立製作所ディスプレイグループ内 (72)発明者櫻井義彰千葉県茂原市早野3681番地日立デバイスエンジニアリング株式会社内 (72)発明者足立重雄千葉県茂原市早野3681番地日立デバイスエンジニアリング株式会社内Ｆターム(参考） 2H090 JB04 LA01 LA04 2H091 FA34Y GA11 GA13 2H092 GA14 GA59 JB53 JB54 PA01 PA06 2H093 NC02 NC04 NC09 NC11 NC35 ND36 ND38 ND43 ND52 5C006 AA16 AA22 AC11 AC27 AC28 AF36 AF42 AF50 AF83 BA15 BA19 BB16 BB27 BB28 BC02 BC03 BC06 BC08 BC12 BC13 BC20 BF03 BF07 BF11 BF24 BF26 BF27 BF34 BF46 BF50 EB05 EC11 FA12 FA16 FA19 FA22 FA23 FA25 FA26 FA34 FA37 FA38 FA42 FA43 FA46 FA47 FA56 5C080 AA10 BB05 CC03 DD05 DD07 DD08 DD20 DD23 DD24 DD25 DD26 DD27 EE29 EE30 FF11 JJ02 JJ03 JJ04 JJ06 KK43

Claims

【特許請求の範囲】

【請求項１】第1の基板と、第２の基板と、上記第１の基板と第２の基板とに挟まれた液晶組成物
と、上記第１の基板に設けられた複数の画素部と、該画素部に設けられたスイッチング素子と、該スイッチング素子の制御端子に接続する走査信号線
と、該走査信号線に走査信号を供給する走査信号回路と、上記画素部に映像信号を供給する映像信号回路と、上記画素部に接続された画素容量と、該画素容量に接続した画素電位制御信号線と、該画素電位制御信号線に画素電位制御信号を供給する画
素電位制御回路とを有し、上記走査信号線の１方の端には上記走査信号回路が設け
られ、他方の端には走査信号線に電圧を供給する補助回
路とを備えることを特徴とする液晶表示装置。
【請求項２】前記第１の基板はシリコン基板であること
を特徴とする請求項１に記載の液晶表示装置。
【請求項３】第1の基板と、第２の基板と、上記第１の基板と第２の基板とに挟まれた液晶組成物
と、上記第１の基板に設けられた表示領域と、上記表示領域に設けられた複数の画素電極と、上記画素電極に映像信号を供給するスイッチング素子
と、上記スイッチング素子に映像信号を供給する映像信号線
と、上記スイッチング素子を制御する走査信号を供給する走
査信号線と、上記映像信号線に映像信号を出力する映像信号回路と、上記走査信号線に走査信号を出力する走査信号回路と、上記画素電極に接続された画素容量と、上記画素容量に画素電位制御信号を供給する画素電位制
御信号線と、上記画素電位制御信号線に画素電位制御信号を出力する
画素電位制御回路と、上記走査信号線に上記スイッチング素子をオフ状態とす
る電圧を供給する補助回路とを有し、上記表示領域を挟んで第１の辺側に上記走査信号回路
と、第２の辺側に上記画素電位制御信号回路とを設け、
上記第２の辺側の上記画素電位制御信号回路と上記表示
領域との間に上記補助回路を設けたことを特徴とする液
晶表示装置。
【請求項４】前記第１の基板はシリコン基板であること
を特徴とする請求項３に記載の液晶表示装置。
【請求項５】上記画素電極と第１の基板との間に設けら
れた遮光膜を有し、上記画素容量に画素電位制御信号を供給する画素電位制
御信号線を前記遮光膜で形成したことを特徴とする請求
項３に記載の液晶表示装置。