JP2008197279A

JP2008197279A - アクティブマトリクス型表示装置

Info

Publication number: JP2008197279A
Application number: JP2007031139A
Authority: JP
Inventors: Kazuyoshi Kawabe; 和佳川辺
Original assignee: Eastman Kodak Co
Current assignee: Eastman Kodak Co
Priority date: 2007-02-09
Filing date: 2007-02-09
Publication date: 2008-08-28
Also published as: US20080191968A1

Abstract

【課題】選択ドライバを１つのタイプのトランジスタで形成する。
【解決手段】データドライバ２は、画素列に対応して設けられたデータライン９にデータを供給する。ゲートドライバ１は、画素行に対応して設けられたゲートライン８に第１スイッチを介し、選択信号を供給する。また、各ゲートライン８は、第２スイッチを介しオフ電源に接続されている。そして、第１および第２スイッチを相補的にオンすることで、ゲートライン８の電圧を制御する。
【選択図】図１

Description

本発明は、マトリクス状に配置された画素にデータを供給して表示を行うアクティブマトリクス型表示装置に関する。

アクティブマトリクス型表示装置は、高解像度化が可能であるため、ディスプレイとして広く普及している。ここで、アクティブマトリクス型表示装置は画素一つ一つに表示状態を決定するための能動素子が必要となる。特に、有機ＥＬディスプレイ等電流駆動型の場合には、発光素子に電流を供給し続けることが可能な駆動トランジスタが設けられている。駆動トランジスタには、アモルファスシリコンやポリシリコンなどの薄膜により形成される薄膜トランジスタ（ＴｈｉｎＦｉｌｍＴｒａｎｓｉｓｔｏｒ：ＴＦＴ）が用いられるが、このＴＦＴの特性を均一化することは難しい。

ＴＦＴの特性を回路技術で補正する方法がいくつか提案されており、その１つとしてデジタル駆動が提案されている（特許文献１）。

特開２００５−３３１８９１号公報

ここで、上記従来例に記載されている回路は、ＣＭＯＳプロセスを用いると容易に実現できる。しかし、ＣＭＯＳプロセスはＰ型とＮ型のトランジスタを形成する必要があるため、工程数が多く、基板のコストが高くなっていた。

１つのタイプのトランジスタを用いれば、工程数を少なくできる。例えば、より工程数の少ないＰＭＯＳプロセスを用いると基板の低コスト化を実現できるが、Ｐ型のトランジスタでは回路の自由度に乏しく、従来例に記載されている機能を実現することが難しかった。

本発明は、マトリクス状に配置された画素にデータを供給して表示を行うアクティブマトリクス型表示装置であって、画素列に対応して設けられたデータラインにデータを供給するデータドライバと、画素行に対応して設けられた選択ラインに順次選択信号を供給して対応する画素における対応するデータラインからのデータ取り込みを制御する選択ドライバと、を含み、前記選択ドライバは、シフトクロックの供給を受け、複数段のレジスタに順次選択信号を転送するシフトレジスタと、このシフトレジスタの各段のレジスタの出力に対し接続され対応する選択ラインへの選択信号の供給を制御する第１スイッチと、各選択ラインに接続され、各選択ラインの第１スイッチがオフされたときに、その選択ラインをオフ電源に接続して選択信号を消去する維持ドライバと、を有することを特徴とする。

また、前記維持ドライバは、各選択ラインとオフ電源との接続を制御する第２スイッチを有し、前記第１スイッチと第２スイッチを相補的にオンオフすることが好適である。

また、前記第１スイッチおよび第２スイッチをｐチャネルトランジスタで形成し、同一の選択ラインに接続される前記第１スイッチおよび第２スイッチのゲートに供給される信号を互いに反対の極性の信号とすることが好適である。

このように、本発明によれば、第１スイッチを介し選択信号を選択ラインに供給するが、この選択ラインについて第２スイッチによりオフ電源に接続可能となっている。従って、第１スイッチと第２スイッチの制御によって、選択ラインの電位を確実に所定電位に制御することができる。従って、第１スイッチおよび第２スイッチの両方をｐチャネルトランジスタにすることも可能になる。

以下、図面を用いて本発明の実施の形態を詳細に説明する。図１には本発明のゲートドライバ１を含む表示装置の例が示されている。

図１の表示装置は、ゲートライン（選択ライン）８の選択、非選択を制御する制御部１−１とゲートライン８の非選択を維持する維持部１−２に機能的に分けられたゲートドライバ（選択ドライバ）１と、外部からの映像データに対応したデータ信号をデータライン９に供給するデータドライバ２と、画素４を列方向と行方向にマトリクス状に配置した画素アレイ３と、を有している。

図１においては、ゲートドライバ１は表示装置の構成の便宜を考慮し、制御部１−１と維持部１−２に分割しているが、両者を一体化してゲートドライバ１を構成してもよい。

ゲートドライバ制御部１−１は、選択信号ＳＴＶをシフトクロックに応じて順次垂直方向に転送するシフトレジスタ５を有している。シフトレジスタ５の各段の出力は、第１スイッチ６を介し、対応するラインのゲートライン８に接続されている。第１スイッチ６は、Ｐ型トランジスタで形成されており、そのゲート端子は、３ライン毎に同一の制御ラインへ接続されている。つまり、第１、４、７、３×ｎ＋１ラインの第１スイッチ６のゲート端子は制御ラインＥ１へ、第２、５、８、３×ｎ＋２ラインの第１スイッチ６のゲート端子は制御ラインＥ２へ、第３、６、９、３＊ｎラインの第１スイッチ６のゲート端子は制御ラインＥ３へ接続されている。ただし、ｎは正の整数である。

一方、ゲートドライバ維持部１−２はゲートライン８をオフレベルの電源ライン（例えばＶＤＤ）に接続する第２スイッチ７を各ラインに備えている。第２スイッチ７もＰ型トランジスタで形成されており、そのゲート端子は３ライン毎に同一の制御ラインに接続されている。つまり、第１、４、７、３×ｎ＋１ラインの第２スイッチ７のゲート端子は制御ラインｂＥ１へ、第２、５、８、３×ｎ＋２ラインの第２スイッチ７のゲート端子は制御ラインｂＥ２へ、第３、６、９、３×ｎラインの第２スイッチ７のゲート端子は制御ラインｂＥ３へ接続されている。

制御ラインＥ１とｂＥ１、Ｅ２とｂＥ２、Ｅ３とｂＥ３にはそれぞれ互いに逆位相の選択パルスが入力される。このため、第１スイッチ６と第２スイッチ７が同時にオンして、ゲートライン８がゲートドライバ制御部１−１とゲートドライバ維持部１−２より同時に駆動され、選択状態が不定となることはない。つまり、ゲートライン８は常にゲートドライバ制御部１−１か維持部１−２かいずれかに接続されている。

次に、ゲートドライバ１を用いてデジタル駆動を実現する方法について説明する。例として、図２に示されるような４ビット階調（１６階調）を実現可能な４サブフレーム（ＳＦ）構成のデジタル駆動を行う場合を考える。

サブフレームＳＦ０〜ＳＦ３は、発光期間が概ねＳＦ０：ＳＦ１：ＳＦ２：ＳＦ３＝１：２：４：８に設定される。ＳＦ０は１フレーム期間の約１／１５となっていることから、図２に示されるようにＳＦ０の表示を開始するとすぐにＳＦ１が開始される。この手順に従うならば、これは１フレーム期間のある期間ｘ−ｙに選択されるラインに着目すると、第Ｎ、Ｎ−ａ、Ｎ−ｂラインが同じ期間に同時に選択される必要があることを意味している。実際に同時に選択すると同じデータが書き込まれるため、時間をずらして、すなわち時分割選択する必要がある。

この時分割選択はゲートドライバ１を用い、Ｎ、Ｎ−ａ、Ｎ−ｂの値を３で割った余りが互いに異なるように設定することで実現できる。例えばＮが“１００”のとき、Ｎ−ａを“９２”、Ｎ−ｂを“７２”となるように設定すると、それぞれ３で割ったあまりが、Ｎでは“１”、Ｎ−ａでは“２”、Ｎ−ｂでは“０”となり、異なる制御ラインＥ１、Ｅ２、Ｅ３で制御することができる。またＮラインとＮ−ａラインの間隔（８ライン）、Ｎ−ａとＮ−ｂの間隔（２０ライン）は概ね１：２の関係となることから、サブフレームＳＦ０とＳＦ１の関係も同時に維持されるため、所望のデジタル駆動が実現される。

シフトレジスタ５のデータ入力ＳＴＶに選択信号、クロック入力にシフトクロック（図示せず）を適切に入力すると、期間ｘ−ｙで第Ｎ、Ｎ−ａ、Ｎ−ｂラインのシフトレジスタに選択信号が格納される。まず、制御ラインＥ１を選択すると、第Ｎラインの第１スイッチ６のゲート端子は制御ラインＥ１に接続されているため、シフトレジスタ５の選択信号がゲートライン８に反映され、第Ｎラインが選択される。当然のことながら、第Ｎラインと同じ制御ラインＥ１に接続されている、第１、４、７、３＊ｎ＋１ラインのゲートライン８もシフトレジスタ５の出力に接続されるが、第Ｎライン以外には選択信号は格納されていないため、第１、４、７、３＊ｎ＋１ラインのゲートライン８は選択されない。

このタイミングでデータドライバ２が第Ｎラインのビットデータをデータライン９に出力すれば、第Ｎラインにのみ所望のデータが書き込まれる。データの書き込みが終わり、制御ラインＥ１の選択パルスにより、第Ｎラインの第１スイッチ６がオフすると第Ｎラインのゲートライン８は浮遊状態となるが、逆位相の選択パルスが制御ラインｂＥ１に入力され、すぐに第Ｎラインの第２スイッチ７がオンし、ゲートライン８がオフレベル電源（例えば、電源ＶＤＤ）に接続されるため、第Ｎラインのゲートライン８は非選択状態とされる。

第Ｎ−ａライン、第Ｎ−ｂラインも同様に、それぞれ制御ラインＥ２、Ｅ３によって第Ｎ−ａライン、第Ｎ−ｂラインのゲートライン８のみ選択され、それに同期したデータの供給により、第Ｎ−ａライン、第Ｎ−ｂラインにも所望のデータが書き込まれる。書き込みが終われば、制御ラインＥ２、Ｅ３と逆位相の選択パルスが制御ラインｂＥ２、ｂＥ３に入力されるため、それらのゲートライン８は第２スイッチ７によりオフレベル電源に接続されるため、非選択状態となる。

シフトレジスタ５にクロックが入力されると、選択信号が次のラインに移動するが、その際には、制御ラインＥ１をＥ２に、Ｅ２をＥ３に、Ｅ３をＥ１に置き換えれば、同様な制御が可能となることが理解できる。

このように、本実施形態のゲートドライバをデジタル駆動に適用すれば、すべての回路をＰ型のトランジスタで実現できる。このため、表示装置の低コスト化が実現できる。なお、本発明ではＰ型のトランジスタを用いたがアモルファスシリコンなどで形成されるＮ型のトランジスタを用いても同様な機能を実現できる。

また、各画素４にスタティックメモリを備えれば、一度書き込んだデータは静的に維持されるため、シフトレジスタ５にパルスを入力し続ける必要はない。この際、制御ラインＥ１、Ｅ２、Ｅ３に直流の非選択信号を入力すれば、第１スイッチ６により、全ラインのシフトレジスタ５の出力とゲートライン８が切り離され、逆位相の選択信号が入力される制御ラインｂＥ１、ｂＥ２、ｂＥ３により、全ラインのゲートライン８は第２スイッチ７によりオフレベル電源に接続されるため、オフ状態が維持される。更新する必要があるときにだけ、シフトレジスタ５に選択信号とクロックを入力し、制御ラインＥ１〜３、ｂＥ１〜３に選択パルス供給すればよいため、より低消費電力に駆動できる。

図４Ａ、４Ｂには、スタティックメモリを画素に備えた場合の画素等価回路および発光面の反対側から見た画素回路配置配線図が示されている。

図４Ａ，４Ｂの画素４は、発光に寄与する第１有機ＥＬ素子１１、それを駆動する第１駆動トランジスタ１２、発光に寄与しない第２有機ＥＬ素子１３、それを駆動する第２駆動トランジスタ１４、ゲートトランジスタ１５から構成されている。そして、第１有機ＥＬ素子１１のアノードは第１駆動トランジスタ１２のドレイン端子および第２駆動トランジスタ１４のゲート端子に接続されている。また、第１駆動トランジスタ１２のゲート端子は、第２有機ＥＬ素子１３のアノードと、第２駆動トランジスタ１４のドレイン端子と、ゲートトランジスタ１５のソース端子に接続されている。さらに、ゲートトランジスタ１５のゲート端子は、ゲートライン８に接続され、ドレイン端子はデータライン９へ接続されている。第１駆動トランジスタ１２および第２駆動トランジスタ１４のソース端子は、電源ライン２０へ接続され、第１有機ＥＬ素子１１、第２有機ＥＬ素子１３のカソードはカソード電極２１へ接続されている。

そして、ゲートラインに選択信号（Ｌｏｗ）が供給されると、ゲートトランジスタ１５がオンし、データライン９のデータ電圧が、第１駆動トランジスタ１２のゲート端子、第２有機ＥＬ素子１３のアノードと第２駆動トランジスタ１４のドレイン端子に供給される。

データライン９上に供給されているデータ電圧がＬｏｗであり、第１駆動トランジスタ１２のゲート電圧がＬｏｗとなり、第１駆動トランジスタ１２はオンする。第１駆動トランジスタ１２がオンすると、第１有機ＥＬ素子１１のアノードは、電源電圧ＶＤＤが供給されている電源ライン２０に接続され、第１有機ＥＬ素子１１に電流が流れて発光する。それと同時に第２駆動トランジスタ１４のゲート端子もＶＤＤとなり、第２駆動トランジスタ１４はオフし、それによって第２有機ＥＬ素子１３のアノードはカソード電位ＶＳＳ近くまで低下する。

このカソード電位ＶＳＳに近い電圧は第１駆動トランジスタ１２のゲート端子に供給されるため、ゲートライン８をＨｉｇｈとしてゲートトランジスタ１５がオフした後も、書き込まれたＬｏｗデータがＶＤＤ及びＶＳＳが与えられている間維持される。

データ電圧がＨｉｇｈであれば、第２駆動トランジスタ１４がオン、第１駆動トランジスタ１２がオフし、第２有機ＥＬ素子１３に電流が流れるが、この第２有機ＥＬ素子１３は遮光されているため、発光しない。なお、第２有機ＥＬ素子１３に代えてスイッチトランジスタを設け、このゲート端子を第１駆動トランジスタのゲートに接続し、第１駆動トランジスタがオフの際にこのスイッチトランジスタをオフさせることも好適である。

本実施形態のゲートドライバを含む表示装置の全体構成である。デジタル駆動のサブフレームスキャンタイミングを示す図である。本実施形態のゲートドライバの駆動タイミングを示す図である。スタティックメモリを画素に備えた場合の画素等価回路である。スタティックメモリを画素に備えた場合の発光面の反対側から見た画素回路配置配線図である。

符号の説明

１ゲートドライバ、１−１ゲートドライバ制御部、１−２ゲートドライバ維持部、２データドライバ、３画素アレイ、４画素、５シフトレジスタ、６第１スイッチ、７第２スイッチ、８ゲートライン、９データライン、１１第１有機ＥＬ素子、１２第１駆動トランジスタ、１３第２有機ＥＬ素子、１４第２駆動トランジスタ、１５ゲートトランジスタ、２０電源ライン、２１カソード電極。

Claims

マトリクス状に配置された画素にデータを供給して表示を行うアクティブマトリクス型表示装置であって、
画素列に対応して設けられたデータラインにデータを供給するデータドライバと、
画素行に対応して設けられた選択ラインに順次選択信号を供給して対応する画素における対応するデータラインからのデータ取り込みを制御する選択ドライバと、
を含み、
前記選択ドライバは、
シフトクロックの供給を受け、複数段のレジスタに順次選択信号を転送するシフトレジスタと、
このシフトレジスタの各段のレジスタの出力に対し接続され対応する選択ラインへの選択信号の供給を制御する第１スイッチと、
各選択ラインに接続され、各選択ラインの第１スイッチがオフされたときに、その選択ラインをオフ電源に接続して選択信号を消去する第２スイッチと、
を有することを特徴とするアクティブマトリクス型表示装置。
請求項１に記載のアクティブマトリクス型表示装置において、
前記第１スイッチと第２スイッチを相補的にオンオフすることを特徴とするアクティブマトリクス型表示装置。
請求項１または２に記載のアクティブマトリクス型表示装置において、
前記第１スイッチおよび第２スイッチをｐチャネルトランジスタで形成し、同一の選択ラインに接続される前記第１スイッチおよび第２スイッチのゲートに供給される信号を互いに反対の極性の信号とすることを特徴とするアクティブマトリクス型表示装置。