JP4398413B2 - スレッショルド電圧の補償を備えた画素駆動回路 - Google Patents

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Description

本発明は、パネル表示の回路に関し、特に、スレッショルド電圧とエレクトロルミネッセント（ＥＬ）電力補償を備えた画素駆動回路に関するものである。
アクティブマトリックス型有機発光ダイオード（ＡＭＯＬＥＤ）ディスプレイは、最近登場した次世代フラットパネルディスプレイである。アクティブマトリックス型液晶ディスプレイ（ＡＭＬＣＤ）に比べ、ＡＭＯＬＥＤディスプレイは、例えば、高コントラスト比、広視覚、バックライト不用の薄型モジュール、低電力消費と低コストなど、多くの利点を有する。電源によって駆動されるＡＭＬＣＤディスプレイと違って、ＡＭＯＬＥＤディスプレイは、ＥＬ装置を駆動する電流源を必要とする。ＥＬ装置の輝度は、それにより伝導された電流に比例する。電流レベルの変動は、ＡＭＯＬＥＤディスプレイの輝度の均一性に大きな影響がある。よって、画素駆動回路の品質は、表示品質に重要な意味を持つ。
図１は、ＡＭＯＬＥＤディスプレイの各画素の従来の２Ｔ１Ｃ（二つのトランジスタと１つのコンデンサ）回路の構造を図示している。信号ＳＣＡＮがトランジスタＭ１をオンにした時、図でＶdataとして示されているデータは、Ｐ型トランジスタＭ２のゲートに取り込まれ、コンデンサＣｓｔに保存される。よって、一定の電流によってＥＬ装置が駆動し、発光する。特に、ＡＭＯＬＥＤでは、図１に示すように、データ電圧Ｖdataによってゲート制御され、それぞれＶddとＥＬ装置の陽極に接続されるソースとドレインを有するＰ型ＴＦＴ（図１のＭ２）が電流源となる。よって、Ｖdataに対応するＥＬ装置の輝度は、下記の関係を有する。
輝度∝電流∝（Ｖdd−Ｖdata−Ｖth）2
ここで、Ｖth は、Ｍ２のスレッショルド電圧であり、Ｖddは、電流供給電圧である。
低温ポリシリコン（ＬＴＰＳ）のプロセスにより、通常、低温ポリシリコン型ＴＦＴのＶthの変動があることから、Ｖthが適当に補償されなければ、ＡＭＯＬＥＤディスプレイに輝度の不均一な問題が生じるとされている。また、電力線上の電圧降下も輝度の不均一な問題を引き起こす。このような問題を解決するために、ディスプレイの均一性を改善するためのＶthとＶddの補償を備えた画素駆動回路の実施が望ましい。
ディスプレイの均一性を改善するためのＶthとＶddの補償を備えた画素駆動回路を提供する。
本発明の実施例は、スレッショルド電圧とＥＬ電力補償を備えた画素駆動回路を開示する。画素電流に影響する入力電圧の変動は、例えば、スイッチスレッショルド電圧の切替、電力供給電圧、または両方の変動から生じる、画素電圧に影響する入力電圧の変動が補償され、回路設計に応じる駆動電流は、Ｖth（Ｖdd）からそれほど影響を受けず、無関係になることができる。よって、各画素の輝度は、Ｖth（Ｖdd）と無関係である。
本発明のいくつかの実施例に基づいたスレッショルド電圧の補償を備えた画素駆動回路は、蓄積コンデンサ、転送回路、駆動トランジスタと、スイッチング回路を含む。転送回路は、データ信号、または可変基準信号を蓄積コンデンサの第一節点に転送する。駆動トランジスタは、第一固定電位に接続される第一端子と、蓄積コンデンサの第二節点に接続される第二端子を有する。スイッチング回路は、駆動トランジスタの第三端子と蓄積コンデンサの第二節点に接続される。スイッチング回路は、駆動トランジスタをダイオード接続させるように制御されることができる。
本発明の一つの実施例に基づいた表示装置の駆動方法は、蓄積コンデンサへのデータ信号、第一トランジスタのスレッショルド電圧と、固定電位の取り込みを含む。取り込まれたデータ信号、取り込まれた第一トランジスタのスレッショルド電圧と、取り込まれた固定電位は、第一トランジスタに接続され、スレッショルドまたは固定電位と無関係である駆動電流を表示装置に提供する。
本発明の実施例のスレッショルド電圧の補償を備えた画素駆動回路によれば、スレッショルド電圧の変動、電力供給電圧、または両方が補償され、駆動電流は、Ｖth（Ｖdd）と無関係になる。よって、各画素の輝度は、Ｖth（Ｖdd）と無関係である。
本発明についての目的、特徴、長所が一層明確に理解されるよう、以下に実施形態を例示し、図面を参照にしながら、詳細に説明する。
図２は、本発明の実施例１に基づいたスレッショルド電圧と電力の補償を有する画素駆動回路の構造を表す回路図である。画素駆動回路２００は、蓄積コンデンサＣｓｔ、転送回路２１０、駆動トランジスタ２２１と、スイッチング回路２２０を含む。転送回路２１０は、蓄積コンデンサＣｓｔの第一節点Ａに接続され、データ信号Ｄａｔａ、または可変基準信号ＶDを蓄積コンデンサＣｓｔの第一節点Ａに転送する。可変基準信号ＶDは、パルス基準信号であることができる。駆動トランジスタ２２１は、ＰＭＯＳトランジスタであり、第一固定電位に接続された第一端子（ソース）を有し、蓄積コンデンサの第二節点Ｂに接続された第二端子（ゲート）を有する。より具体的に言えば、第一固定電位は、電力供給電位ＶDDである。スイッチング回路２２０は、駆動トランジスタ２２１の第三端子（ドレイン）と蓄積コンデンサの第二節点Ｂに接続される。スイッチング回路２２０は、駆動トランジスタ２２１をダイオード接続（ｄｉｏｄｅ ｃｏｎｎｅｃｔｅｄ）させるように制御させることができる。表示装置ＥＬは、スイッチング回路２２０に接続される。好ましくは、表示装置ＥＬは、エレクトロルミネッセント（ＥＬ）装置であることができる。また、表示装置ＥＬの陰極は、第二固定電位に接続される。より具体的に言えば、第二固定電位は、接地電位ＶSSである。
本発明の本実施例に基づいた転送回路２１０は、図２に示すように、第一トランジスタ２１１と第二トランジスタ２１３を含む。図２では、第一と第二トランジスタは、それぞれＰＭＯＳとＮＭＯＳトランジスタである。第一トランジスタ２１１の第一端子（ソース）は、データ信号Ｄａｔａを受信する。第一トランジスタ２１１の第二端子（ゲート）と第三端子（ドレイン）は、それぞれ第一スキャンラインＳｃａｎと蓄積コンデンサＣｓｔの第一節点Ａに接続される。第二トランジスタ２１３の第一端子（ドレイン）は、可変基準信号ＶDを受信する。第二トランジスタ２１３の第二端子（ゲート）と第三端子（ソース）は、それぞれ第二スキャンラインＳｃａｎＸと蓄積コンデンサＣｓｔの第一節点Ａに接続される。より具体的に言えば、第一トランジスタ２１１と第二トランジスタ２１３は、薄膜トランジスタである。好ましくは、薄膜トランジスタは、ポリシリコン薄膜トランジスタであり、より高い電流駆動能力を提供する。第一スキャンラインＳｃａｎが低レベルに引き下げられた時、転送回路２１０は、データ信号Ｄａｔａを蓄積コンデンサＣｓｔの第一節点Ａに転送する。第二スキャンラインＳｃａｎＸが高レベルに引き上げられた時、転送回路２１０は、可変基準信号ＶDを蓄積コンデンサＣｓｔの第一節点Ａに転送する。
本発明の実施例に基づいたスイッチング回路２２０は、図２に示すように、第三トランジスタ２２３と第四トランジスタ２２５を含む。図２では、第三と第四トランジスタは、それぞれＮＭＯＳとＰＭＯＳトランジスタである。第三トランジスタ２２３の第一（ソース）端子は、表示装置ＥＬの陽極に接続され、第三トランジスタ２２３の第二（ゲート）と第三（ドレイン）端子は、それぞれ第二スキャンラインＳｃａｎＸと駆動トランジスタ２２１の第三（ドレイン）端子に接続される。第四トランジスタ２２５の第一（ドレイン）端子は、駆動トランジスタ２２１と第三トランジスタ２２３の第三（ドレイン）端子に接続される。第四トランジスタ２２５の第二（ソース）端子は、蓄積容量Ｃｓｔと駆動トランジスタ２２１の第二（ゲート）端子の第二節点Ｂに接続される。第四トランジスタ２２５の第三（ゲート）端子は、第一スキャンラインＳｃａｎに接続される。より具体的に言えば、第三トランジスタ２２３と第四トランジスタ２２５は、薄膜トランジスタである。好ましくは、薄膜トランジスタは、ポリシリコン薄膜トランジスタであり、より高い電流駆動能力を提供する。第一スキャンラインが低レベルに引き下げられた時、スイッチング回路の第四トランジスタ２２５は、駆動トランジスタ２２１をダイオード接続（ｄｉｏｄｅ ｃｏｎｎｅｃｔｅｄ）のトランジスタにさせる。
図３は、図２で示した画素駆動回路２００の第一と第二スキャンラインＳｃａｎ、ＳｃａｎＸと、可変基準信号ＶDの信号のタイミング図を図示している。画素駆動回路の前発光モードから、信号ＶDが高レベルに引き上げられ、信号Ｓｃａｎ、ＳｃａｎＸが高レベルのままで維持された時、図２の画素駆動回路２００は、放電モード３０２で動作される。この放電モードでは、高レベル基準信号ＶDは、蓄積コンデンサＣｓｔの節点Ａに入力され、よって、トランジスタ２２３と２２５をオンにする。蓄積コンデンサＣｓｔに保存された電荷は、この放電モード３０２で放電される。蓄積コンデンサＣｓｔの放電は、次に続くステップのダイオード接続の駆動トランジスタ２２１と第四トランジスタ２２５の正常動作を確保する。
蓄積コンデンサＣｓｔの放電に続いて、スキャンラインＳｃａｎ、ＳｃａｎＸは、低レベルに引き下げられ、画素駆動回路２００がスキャンモード３０４に入る。第一と第二スキャンラインＳｃａｎ、ＳｃａｎＸが低レベルに引き下げられた時、トランジスタ２１１と２２５は、オンにされ、トランジスタ２１３と２２３は、オフにされる。トランジスタ２１１と２２５がオンにされることから、蓄積コンデンサＣｓｔの第一節点Ａの電圧ＶAは、データ信号Ｄａｔａの電圧Ｖdataに等しく、且つ、蓄積コンデンサＣｓｔの第二節点Ｂの電圧ＶBは、Ｖdd−Ｖthの電圧に等しく、Ｖthは、駆動トランジスタ２２１のスレッショルド電圧である。よって、蓄積コンデンサにかかる保存された電圧は、ＶA−ＶB＝Ｖdata−Ｖdd＋Ｖthである。
第一スキャンラインＳｃａｎと第二スキャンラインＳｃａｎＸが高レベルに引き上げられた時、スキャンモード３０４は、終了し、画素駆動回路２００は、発光モード３０６に入る。スキャンモード３０４がほぼ終了の時、基準信号ＶDは、引き下げられる。第一スキャンラインＳｃａｎが高レベルのままで維持され、第二スキャンラインＳｃａｎＸも高レベルに引き上げられることから、トランジスタ２１１と２２５は、オフにされ、トランジスタ２１３と２２３は、オンにされる。ＶDが０Ｖに引き下げられ、トランジスタ２１３がオンにされることから、蓄積コンデンサＣｓｔの第一節点Ａの電圧ＶAも０Ｖに引き下げられる。蓄積コンデンサにかかる保存された電圧は、直ちに変えられることができず、蓄積コンデンサＣｓｔの第二節点Ｂの電圧ＶBは、Ｖdd−Ｖdata−Ｖthになる。表示装置に流れる電流は、（Ｖｓｇ−Ｖth）2に比例し、よって、Ｖdata 2に比例する。表示装置に流れる電流は、駆動トランジスタ２２１のスレッショルド電圧Ｖthと駆動トランジスタ２２１の電力供給電位Ｖddと無関係である。前述の動作は、画素駆動回路が画素の発光を制御するように繰り返えす。
図４は、従来の技術と本発明の実施例に基づいた画素駆動回路２００のＶth変動に対する電流変動の比率を表しており、スレッショルド電圧Ｖth＝１.４Ｖを基準とする。従来技術では、スレッショルド電圧Ｖthが１.４Ｖからそれる時、電流変動が著しくなる。本発明の実施例に基づいた画素駆動回路２００では、従来技術と比べた時、電流変動はごくわずかということが言える。
図７は、本発明の実施例２を表しており、図２の第一スキャンラインＳｃａｎと第二スキャンラインＳｃａｎＸが互いに接続され、同じ信号Ｓｃａｎによって制御されていることを除き、図２に示した画素駆動回路に類似の構造を示している。図８は、図７で示した画素駆動回路７００のスキャンラインの信号Ｓｃａｎと可変基準信号ＶDのタイミング図を図示している。
図１１は、本発明の実施例３を表しており、下記を除く図２に示した画素駆動回路に似た構造を示している。図１２は、図１１で示した画素駆動回路のスキャン信号Ｓｃａｎ、ＳｃａｎＸと、基準信号ＶDのタイミングを表すタイミング図である。図２と図１１の違いは、第二スキャンラインＳｃａｎＸによって制御されたトランジスタは、逆のタイプである点である。よって、図１２に示すように、第二スキャンラインＳｃａｎＸの信号も反転され、図１１に示すように画素駆動回路を動作させる。この実施例では、図１２に示すように、３つのモードが提供される。その動作は、実施例１に関する記述と同様であり、よって、ここでは詳細を必要とすることなく、当業者には明らかである。
ここで、本発明はまた基準信号発生器の実施例を提供する。基準信号発生器の一つの実施例は、図９に示すように、二つのＮＡＮＤゲート９３０、９５０と二つのＡＮＤゲート９１０、９７０を含む。信号ＶＳＲ１とＶＳＲ２は、第一ＡＮＤゲート９１０の２つの入力９１１、９１３に送られる。ＶＳＲ１とＶＳＲ２は、ゲート駆動回路の垂直シフトレジスタによって発生した信号を意味する。第一ＡＮＤゲート９１０の出力信号と第一許可信号ＥＮＢＶ１は、それぞれ第一ＮＡＮＤゲート９３０の第一と第二入力９３１、９３３に送られ、よって、第一スキャン信号ＳｃａｎＸを発生する。第一ＡＮＤゲート９１０の出力信号と許可信号ＥＮＢＶ１、ＥＮＢＶ２は、第二ＮＡＮＤゲート９５０の入力９５１、９５３と、９５５に送られる。よって、第二ＮＡＮＤゲート９５０は、第二スキャン信号Ｓｃａｎを発生する。第一ＡＮＤゲート９１０の出力信号と第二許可信号ＥＮＢＶ２は、それぞれ第二ＡＮＤゲート９７０の第一と第二入力９７１、９７３に送られ、よって、基準信号ＶＤを提供する。
図１０は、基準信号発生器のもう一つの実施例を表している。この基準信号発生器の実施例は、二つのＮＡＮＤゲート１１０、１２０と一つのＡＮＤゲート１３０を含む。信号ＶＳＲ１、ＶＳＲ２と、ＥＮＢＶ１は、第一ＮＡＮＤゲート１１０の入力１１１、１１３と、１１５に送られ、よって、第一スキャン信号ＳｃａｎＸを提供する。信号ＶＳＲ１、ＶＳＲ２と、ＥＮＢＶ１は、第二ＮＡＮＤゲート１２０の入力１２１、１２３、１２５と、１２７に送られる。よって、第二ＮＡＮＤゲート１２０は、第二スキャン信号Ｓｃａｎを発生する。信号ＶＳＲ１、ＶＳＲ２と、ＥＮＢＶ２は、ＡＮＤゲート１３０の入力１３１、１３３と、１３５に送られ、よって、信号ＶＤを発生する。
この他、本発明の実施例はまた、パネルディスプレイを提供する。図６に示すように、パネルディスプレイ６００は、画素アレイ６１０と制御器６４０を含む。画素アレイ６１０は、図２に示す複数の画素駆動回路を含む。制御器は、動作可能なように画素アレイに接続され、蓄積コンデンサ、転送回路、駆動素子と、スイッチング回路の動作を制御する。また、図１３に示すように、本発明の実施例はまた、図６に挙げたパネルディスプレイを含む電子装置を提供する。
図５は、本発明に基づいた表示装置を駆動する方法の実施例を図示している。駆動方法は、放電モードで、蓄積コンデンサの放電から始まる（ステップ５１０）。放電モードは、スキャンモードの前に発生し、好ましくは、基準信号の第一スイッチングから始まり、スキャンモードの始めで終わる。その後、データ信号、駆動トランジスタ２２１のスレッショルド電圧と、固定電圧は、スキャンモードで、蓄積コンデンサに取り込まれる（ステップ５２０）。続いて、取り込まれたデータ信号、取り込まれた第一トランジスタのスレッショルド電圧と、取り込まれた固定電圧は、第一トランジスタに接続され、スレッショルドまたは固定電位に無関係の駆動電流を表示装置に供給する（ステップ５３０）。より具体的に言えば、表示装置は、一つの実施例に基づいたエレクトロルミネセント素子である。スキャンモードは、基準信号の第二スイッチングが発生し、画素駆動回路が発光モードに入った時、実質的に完了する。
好ましくは、スキャンモードが終了する前に基準信号の第二スイッチングが発生すれば、改善した表示品質が得られる。また、駆動トランジスタのゲートは、蓄積コンデンサに接続され、駆動トランジスタのソースは、固定電位に接続される。より具体的に言えば、固定電位は、電力供給電位である。
以上、本発明の好適な実施例を例示したが、これは本発明を限定するものではなく、本発明の精神及び範囲を逸脱しない限りにおいては、当業者であれば行い得る少々の変更や修飾を付加することは可能である。従って、本発明が保護を請求する範囲は、特許請求の範囲を基準とする。
ＡＭＯＬＥＤディスプレイの各画素の従来の２Ｔ１Ｃ（二つのトランジスタと１つのコンデンサ）回路の構造を図示する回路図である。 本発明の一つの実施例に基づいた画素駆動回路の構造を表す回路図である。 図２で示した画素駆動回路のスキャンラインのスキャン信号Ｓｃａｎと、基準信号ＶDのタイミングを図示するタイミング図である。 従来の回路と本発明の一つの実施例に基づいた画素駆動回路のＶth変動に対する電流変動の比率を表す図である。 本発明の実施例に基づいた表示装置を駆動する方法を図示する流れ図である。 本発明の一つの実施例に基づいたパネル表示の構造を表すブロック図である。 本発明のもう一つの実施例に基づいた画素駆動回路を表す回路図である。 図７で示した画素駆動回路のスキャン信号Ｓｃａｎ、ＳｃａｎＸと、基準信号ＶDのタイミングを表すタイミング図である。 本発明の一つの実施例に基づいた基準信号発生器の構造とその各ロジックの動作を表すロジックダイアグラムである。 本発明のもう一つの実施例に基づいた基準信号発生器の構造とその各ロジックの動作を表すロジックダイアグラムである。 本発明のもう一つの実施例に基づいた画素駆動回路を表す回路図である。 図１１で示した画素駆動回路のスキャン信号Ｓｃａｎ、ＳｃａｎＸと、基準信号ＶDのタイミングを表すタイミング図である。 図６のパネル表示を含む電子装置の概略図である。
符号の説明
Ｃｓｔ 蓄積コンデンサ
２１０ 転送回路
２２１ 駆動トランジスタ
２２０ スイッチング回路
Ａ 第一節点
Ｄａｔａ データ信号
ＶD 可変基準信号
Ｂ 第二節点
ＶDD 電力供給電位
ＥＬ 表示装置
ＶSS 接地電位
２１１ 第一トランジスタ
２１３ 第二トランジスタ
Ｓｃａｎ 第一スキャンライン
ＳｃａｎＸ 第二スキャンライン
２２３ 第三トランジスタ
２２５ 第四トランジスタ
３０２ 放電モード
３０４ スキャンモード
３０６ 発光モード
９３０、９５０
９３０、９５０ ＮＡＮＤゲート
９１０、９７０ ＡＮＤゲート
ＶＳＲ１、ＶＳＲ２ ゲート駆動回路の垂直シフトレジスタが発生した信号
９１１、９１３、９３１、９３３、９５１、９５３、９５５、９７１、９７３ 入力
ＥＮＢＶ１ 第一許可信号
ＥＮＢＶ２ 第二許可信号
１１０、１２０ ＮＡＮＤゲート
１３０ ＡＮＤゲート
１２１、１２３、１２５、１２７、１３１、１３３、１３５ 入力
６１０ 画素アレイ
６４０ 制御器
７００ 電子装置

Claims (16)

  1. 第一と第二節点を有する蓄積コンデンサ、
    蓄積コンデンサの第一節点に接続され、データ信号、または可変基準信号を前記蓄積コンデンサの前記第一節点に転送する転送回路、
    第一固定電位に接続された第一端子、前記蓄積コンデンサの前記第二節点に接続されたゲート端子と、駆動電流を出力する第二端子を有する駆動トランジスタ、
    前記駆動トランジスタの前記第二端子と前記蓄積コンデンサの前記第二節点に接続され、前記駆動トランジスタを一期間内にダイオード接続させ、前記駆動電流がもう一つの期間内で表示素子に出力されるようにすることができるスイッチング回路を含む画素駆動回路であって、
    前記転送回路は、
    前記データ信号を受ける第一端子、第一スキャンラインに接続されたゲート端子、前記蓄積コンデンサの前記第一節点に接続された第二端子を有する第一トランジスタ、および
    前記可変基準信号を受ける第一端子、第二スキャンラインに接続されたゲート端子、前記蓄積コンデンサの前記第一節点に接続された第二端子を有する第二トランジスタを含み、
    前記スイッチング回路は、
    前記表示素子に接続された第一端子、第二スキャンラインに接続されたゲート端子、前記駆動トランジスタの第二端子に接続された第二端子を有する第三トランジスタ、および
    前記駆動トランジスタの前記第二端子と前記第三トランジスタの前記第二端子に接続された第一端子、前記蓄積コンデンサの前記第二節点と前記駆動トランジスタの前記ゲート端子に接続された第二端子と、第一スキャンラインに接続されたゲート端子を有する第四トランジスタを含む、
    画素駆動回路。
  2. 前記駆動トランジスタは、ＰＭＯＳトランジスタである請求項１に記載の画素駆動回路。
  3. 前記可変基準信号は、パルス基準信号である請求項１に記載の画素駆動回路。
  4. 前記第一と第二トランジスタは、それぞれＰＭＯＳとＮＭＯＳトランジスタである請求項１に記載の画素駆動回路。
  5. 前記第一と第二トランジスタは、ＰＭＯＳトランジスタである請求項１に記載の画素駆動回路。
  6. 前記第一と第二スキャンラインは、それぞれ同じ極性のパルスを有する請求項４に記載の画素駆動回路。
  7. 前記第一と第二スキャンラインは、それぞれ異なる極性のパルスを有する請求項５に記載の画素駆動回路。
  8. 前記第二スキャンラインは、前記第一スキャンラインより遅いパルスの終了タイミングを有する請求項６または７に記載の画素駆動回路。
  9. 前記第一と第二スキャンラインは、互いに接続される請求項４に記載の画素駆動回路。
  10. 前記第三と第四トランジスタは、それぞれＮＭＯＳとＰＭＯＳトランジスタである請求項１に記載の画素駆動回路。
  11. 前記第三と第四トランジスタは、ＰＭＯＳトランジスタである請求項１に記載の画素駆動回路。
  12. 前記第一固定電位は、電力供給電位である請求項１に記載の画素駆動回路。
  13. 前記表示装置は、エレクトロルミネッセント装置である請求項１に記載の画素駆動回路。
  14. 前記転送回路に接続された基準信号発生器を更に含む請求項１に記載の画素駆動回路。
  15. 前記基準信号発生器は、
    垂直シフトレジスタからの信号を受ける二つの入力を備え、出力信号を発生する第一ＡＮＤゲート、
    前記第一ＡＮＤゲートからの出力信号を受ける第一入力と、第一許可信号を受ける第二入力を備え、第一スキャン信号を第二スキャンラインに発生する第一ＮＡＮＤゲート、
    前記第一ＡＮＤゲート、前記第一許可信号と、第二許可信号からの出力信号をそれぞれ受ける三つの入力を備え、第二スキャン信号を前記第一スキャンラインに発生する第二ＮＡＮＤゲート、および
    前記第一ＡＮＤゲートからの出力信号を受ける第一入力と、第二許可信号を受ける第二入力を備え、基準信号を発生する第二ＡＮＤゲートを含む請求項１４に記載の画素駆動回路。
  16. 前記基準信号発生器は、
    垂直シフトレジスタからの信号を受ける二つの入力と、第一許可信号を受ける第三入力を備え、第一スキャン信号を第二スキャンラインに発生する第一ＮＡＮＤゲート、
    垂直シフトレジスタからの信号を受ける二つの入力と、前記第一許可信号と第二許可信号をそれぞれ受ける二つの入力を備え、第二スキャン信号を前記第一スキャンラインに発生する第二ＮＡＮＤゲート、および
    垂直シフトレジスタからの信号を受ける二つの入力と、第二許可信号を受ける第三入力を備え、基準信号を発生するＡＮＤゲートを含む請求項１４に記載の画素駆動回路。
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