JP4145937B2 - 液晶装置、その制御回路および電子機器 - Google Patents

Description

本発明は、液晶装置に対して、いわゆる領域走査駆動方式を採用した場合の焼き付きを防止する技術に関する。

近年では、液晶装置を用いて縮小画像を形成するとともに、この縮小画像を光学系によって拡大投射するプロジェクタが普及しつつある。このような縮小画像を形成する液晶装置では、画素間が非常に狭いので、いわゆるディスクリネーション（配向不良）が問題となる。このディスクリネーションについては、隣接画素同士を互いに同一極性とする面反転（フレーム反転ともいう）方式を採用することで回避できるが、面反転方式では、表示画面の例えば上端と下端とで表示差が発生する、という問題がある。
この表示差を解消するために、フレームの期間を例えば第１および第２フィールドに分割し、各画素を第１および第２フィールドの一方において正極性で書き込み、他方において負極性で書き込むことにより、画素１列分において正極性で保持される画素と負極性で保持される画素との割合がいずれのタイミングにおいても５０％ずつとなるようにした、いわゆる領域走査駆動が提案されている（特許文献１参照）。
特開２００４−１７７９３０号公報

ところで、プロジェクタは、パソコンやテレビジョン受信機などのように多種多様の映像ソースに接続される。これら映像ソースから供給される映像信号（ビデオ信号）は、水平ライン数を例にとってみても映像ソース毎に異なる。従来の駆動方式であれば、映像信号を液晶装置の画素を駆動するのに適した形式に変換すれば十分であったが、上述したような領域走査駆動方式を採用した場合に、次のような問題が生じた。すなわち、映像ソースが切り替えられるなどした場合に、ある画素について着目したとき、正極性で保持される期間と負極性で保持される期間に差が生じて、結果的に液晶に直流成分が印加されて劣化してしまう、という問題が生じた。
なお、液晶が劣化すると、ＣＲＴ（陰極線管）における蛍光面の焼き付きと同様に、表示すべき像とは無関係な像が固定的に現れる場合がある。このため、液晶劣化による表示現象についても、ＣＲＴに倣って「焼き付き」と呼ばれている。
本発明は、上述した事情に鑑みてなされたもので、その目的とするところは、領域走査駆動方式を採用した場合に発生し得る焼き付きを防止することが可能な液晶装置、制御回路および電子機器を提供することにある。

上記目的を達成するために、本発明に係る液晶装置の制御回路は、（ａ）複数行の走査線と複数列のデータ線との交差に対応して設けられ、前記走査線が選択されたときに、前記データ線に供給されたデータ信号の電圧に応じた階調となる複数の画素と、（ｂ）１フレームの期間を分けた第１または第２フィールドの一方にわたり、
（１）起点となる一行の走査線を選択し、
（２）前記（１）で選択した走査線から一方方向にｍ（ｍは２以上の整数）行離間した走査線を選択し、
（３）前記（２）で選択した走査線から他方方向に（ｍ＋１）行離間した走査線を選択し、
以下、前記（２）および（３）を交互に繰り返し、
前記第１または第２フィールドの他方にわたり、
（４）起点となる一行の走査線を選択し、
（５）前記（４）で選択した走査線から前記他方方向にｍ行離間した走査線を選択し、
（６）前記（５）で選択した走査線から前記一方方向に（ｍ−１）行離間した走査線を選択し、
以下、前記（５）および（６）を交互に繰り返して、前記第１および第２フィールドのそれぞれにわたって前記複数行の走査線を選択する走査線駆動回路と、
（ｃ）選択された走査線に対応する画素の階調に応じた電圧のデータ信号を前記複数列のデータ線に印加するデータ線駆動回路であって、前記データ信号の電圧を、前記（１）、（３）、（５）で走査線が選択されたとき、所定の基準電圧よりも高位または低位の一方とし、前記（２）、（４）、（６）で走査線が選択されたとき、前記基準電圧よりも高位または低位の他方とするデータ線駆動回路と、を備える液晶装置を制御する制御回路であって、（ｄ）前記複数行の走査線に対応する画素によりも広い領域に対応して供給される映像信号に含まれる水平ライン数をカウントするカウンタと、（ｅ）前記カウンタでカウントされた水平ライン数と所定のレジスタに記憶された値との大小関係を判別する判別回路と、（ｆ）前記判別回路による判別結果に応じて前記レジスタに記憶された値を所定数だけ加算または減算する加減算回路と、（ｇ）前記加減算回路により加算または減算された値を前記レジスタに記憶させるとともに、前記第２フィールドの開始タイミングを、前記レジスタに記憶された値に基づいて規定する走査制御回路と、を具備することを特徴とする。本発明によれば、複数フレームの期間でみれば、各画素について、正極性で保持される期間と負極性で保持される期間とが均衡するので、液晶に直流成分が印加されることが防止される。

本発明において、前記加減算回路は、前記カウンタによりカウントされた水平ライン数が前記レジスタに記憶された値よりも大であると前記判別回路によって判別された場合に、前記レジスタに記憶された値を所定数だけ加算する一方、前記カウンタによりカウントされた水平ライン数が前記レジスタに記憶された値よりも小であると前記判別回路によって判別された場合に、前記レジスタに記憶された値を所定数だけ減算する構成としても良い。この構成において、前記加減算回路は、前記カウンタによりカウントされた水平ライン数が前記レジスタに記憶された値と等しい場合に、前記レジスタに記憶された値を維持しても良い。
ここで、前記走査制御回路は、前記レジスタに記憶された値が所定数だけ加算された場合に第２フィールドの開始タイミングを所定のタイミングよりも遅らせる一方、前記レジスタに記憶された値が所定数だけ減算された場合に第２フィールドの開始タイミングを前記所定のタイミングよりも早める構成が好ましい。特に、前記走査線駆動回路は、スタートパルスをクロック信号でシフトしたシフト信号に基づいて前記複数行の走査線を選択し、前記走査制御回路は、前記スタートパルスの供給タイミングを前記クロック信号に対して遅らせる、または、進めることによって、前記第２フィールドの開始タイミングを規定することが好ましい。
なお、本発明は、液晶装置の制御回路のみならず、液晶装置それ自体としても、さらには、当該液晶装置を有する電子機器としても概念することが可能である。

以下、本発明の実施の形態について図面を参照して説明する。図１は、本発明の実施形態に係る液晶装置の構成を示すブロック図である。
この図に示されるように、液晶装置１は、表示パネル１０と処理回路５０とに大別される。このうち、処理回路５０は、表示パネル１０の動作等を制御する回路モジュールであり、表示パネル１０とは、例えばＦＰＣ（Flexible Printed Circuit）基板によって接続される。

一方、表示パネル１０は、図２に示されるように、表示領域１００の周辺に走査線駆動回路１３０およびデータ線駆動回路１４０を内蔵した周辺回路内蔵型となっている。表示領域１００では、４８０行の走査線１１２が行（Ｘ）方向に延在するように設けられ、また、６４０列のデータ線１１４が列（Ｙ）方向に延在するように、かつ、各走査線１１２と互いに電気的に絶縁を保つように設けられ、さらに、画素１１０が４８０行の走査線１１２と６４０列のデータ線１１４との交差に対応して、それぞれ配列している。したがって、本実施形態では、画素１１０が縦４８０行×横６４０列でマトリクス状に配列することになるが、本発明をこの配列に限定する趣旨ではない。

画素１１０の構成について図３を参照して説明する。図３は、ｉ行及びこれと１行下で隣接する（ｉ＋１）行と、ｊ列及びこれと１列右で隣接する（ｊ＋１）列との交差に対応する２×２の計４画素分の構成を示している。なお、ｉ、（ｉ＋１）は、画素１１０が配列する行を一般的に示す場合の記号であって、１以上４８０以下の整数である。また、ｊ、（ｊ＋１）は、画素１１０が配列する列を一般的に示す場合の記号であって、１以上６４０以下の整数である。

図３に示されるように、各画素１１０は、ｎチャネル型の薄膜トランジスタ（Thin Film Transistor：以下単に「ＴＦＴ」と略称する）１１６と液晶容量１２０とを有する。
ここで、各画素１１０については互いに同一構成なので、ｉ行ｊ列に位置するもので代表させて説明すると、当該ｉ行ｊ列の画素１１０におけるＴＦＴ１１６のゲートはｉ行目の走査線１１２に接続される一方、そのソースはｊ列目のデータ線１１４に接続され、そのドレインは液晶容量１２０の一端たる画素電極１１８に接続されている。また、液晶容量１２０の他端は、コモン電極１０８である。このコモン電極１０８は、全ての画素１１０にわたって共通であって、時間的に一定の電圧ＬＣcomが印加されている。

この表示パネル１０は、特に図示しないが、素子基板と対向基板との一対の基板が一定の間隙を保って貼り合わせられるとともに、この間隙に液晶が封止された構成となっている。このうち、素子基板には、走査線１１２や、データ線１１４、ＴＦＴ１１６および画素電極１１８が走査線駆動回路１３０やデータ線駆動回路１４０とともに形成される一方、対向基板にコモン電極１０８が形成されて、これらの電極形成面が互いに対向するように一定の間隙を保って貼り合わせられている。このため、本実施形態において液晶容量１２０は、画素電極１１８とコモン電極１０８とが液晶１０５を挟持することによって構成されることになる。
なお、本実施形態では説明の便宜上、液晶容量１２０において保持される電圧実効値がゼロに近ければ、液晶容量を通過する光の透過率が最大となって白色表示になる一方、電圧実効値が大きくなるにつれて透過する光量が減少して、ついには透過率が最小の黒色表示になるノーマリーホワイトモードに設定されている。

この構成において、走査線１１２に選択電圧を印加して、ＴＦＴ１１６をオン（導通）させるとともに、画素電極１１８に、データ線１１４およびオン状態のＴＦＴ１１６を介して、階調（明るさ）に応じた電圧を印加することにより、当該液晶容量１２０に、階調に応じた電圧実効値を保持させることができる。
なお、走査線１１２が非選択電圧になると、ＴＦＴ１１６がオフ（非導通）状態となるが、このときのオフ抵抗が理想的に無限大とはならないので、液晶容量１２０に蓄積された電荷が少なからずリークする。このオフリークの影響を少なくするために、蓄積容量１０９が画素毎に形成されている。この蓄積容量１０９の一端は、画素電極１１８（ＴＦＴ１１６のドレイン）に接続される一方、その他端は、全画素にわたって容量線１０７に共通接続されている。この容量線１０７は、時間的に一定の電位、例えば接地電位Ｇndに保たれる。なお、走査線駆動回路１３０およびデータ線駆動回路１４０については後述する。

説明を図１に戻すと、処理回路５０は、外部上位装置（図示省略）から、垂直同期信号Ｖsync、水平同期信号Ｈsyncおよびドットクロック信号Ｄclkに同期して供給されるデジタルの映像信号Ｖideoを、表示パネル１０の駆動に適したアナログのデータ信号に変換する一方、表示パネル１０を駆動するための制御信号を生成するものである。
ここで、映像信号Ｖideoは、表示領域１００で表示すべき画像を規定するデータであり、本実施形態では、表示領域１００における走査線数の「４８０」以上の水平走査線（ライン数）で供給される。このため、表示領域１００では、映像信号Ｖideoで規定される画像の一部が切り出されて表示されることになる。
なお、映像信号Ｖideoは、「４８０」よりも少ない水平ライン数で供給されても良い。ただし、水平ライン数が「４８０」よりも少ない場合、表示領域１００において表示が行われない領域が発生する、または、別途、縦方向にスケーリングする構成が必要となる。

ここで、説明の便宜上、外部上位装置から供給される垂直同期信号Ｖsyncおよび水平同期信号Ｈsyncと、表示パネル１０の駆動タイミングとの関係について図５を参照して説明する。
この図に示されるように、垂直同期信号Ｖsyncは、映像信号Ｖideoによって規定される画像の垂直走査の開始を規定するパルスであり、水平同期信号Ｈsyncは、水平走査の開始を規定するパルスである。したがって、映像信号Ｖideoは、垂直同期信号Ｖsyncの供給タイミングを契機として１フレーム分供給されるとともに、水平同期信号Ｈsyncの供給タイミングを契機として１行分供給される。ここで、本実施形態において、垂直同期信号Ｖsyncは、周波数６０Ｈｚ（周期１６．７ミリ秒）である。なお、ドットクロックＤclkについては特に図示しないが、映像信号Ｖideoのうち、１画素分が供給される期間を規定する。
一方、本実施形態では、領域走査駆動をするので、表示領域１００により１枚の画像を表示するのに要するフレームの期間は、第１および第２フィールドに２分割される。このため、走査制御回路５１は、第１および第２フィールドの開始を規定するスタートパルスＤＹを後述するように出力する。さらに、走査制御回路５１は、このスタートパルスＤＹを走査線駆動回路１３０において転送させるためのクロック信号ＣＬＹを、１フレームの期間において４８０周期分出力されるように、水平同期信号Ｈsyncと対応させて内部ＰＬＬにより生成する。さらに、走査制御回路５１は、クロック信号ＣＬＹと同期するように、イネーブル信号Ｅnb1、Ｅnb2を生成する。なお、厳密にいえば、スタートパルスＤＹは、クロック信号ＣＬＹに対して所定の関係を保つように出力される。
くわえて、走査制御回路５１は、表示領域１００における１行の走査線を選択する期間の最初にスタートパルスＤＸを出力するとともに、このスタートパルスＤＸを転送するためのクロック信号ＣＬＸを生成する。

図１において、処理回路５０は、走査制御回路５１と、カウンタ５３と、加減算回路５５と、レジスタ５７と、判別回路５９と、映像信号処理回路６０と、ＲＡＭ６２とを含む。
このうち、カウンタ５３は、水平同期信号Ｈsyncのパルスをカウントして、そのカウント結果の最大値ＣＬcを出力するものであり、そのカウント結果は、垂直同期信号Ｖsyncによりリセットされる。このため、カウンタ５３におけるカウント結果の最大値ＣＬcは、１垂直走査期間（フレーム）において映像信号Ｖideoに含まれる水平ライン数を示すことになる。
判別回路５９は、カウンタ５３から出力された最大値ＣＬcと、レジスタ５７から読み出された値ＰＬcとを比較して、最大値ＣＬcが値ＰＬcよりも大きいか否かを判別し、その結果を示す判別信号Ｆを出力する。
加減算回路５５は、レジスタ５７から読み出された値ＰＬcに、判別信号Ｆにしたがって「＋２」または「−２」を加算、すなわち、値ＰＬcを「２」だけインクリメント（加算）またはデクリメント（減算）するものである。詳細には、加減算回路５５は、判別信号Ｆによって最大値ＣＬcが値ＰＬcよりも大きいことが示された場合、値ＰＬcに「２」を加算し、判別信号Ｆによって最大値ＣＬcが値ＰＬc以下であることが示された場合、値ＰＬcから「２」だけを減算する。
レジスタ５７は、走査制御回路５１による制御にしたがって値ＰＬcを読み出して判別回路５９に出力する一方、加減算回路５５によって当該値ＰＬcを「２」だけ加算または減算した値を、新たな値ＰＬcとして記憶する。
判別回路５９の比較タイミングは、カウンタ５３によるカウント結果が最大値となるタイミング、すなわち、垂直同期信号Ｖsyncが出力される直前（１フレームの期間の最後）である。このタイミングに合わせて、走査制御回路５１は、レジスタ５７からの値ＰＬcの読み出し、当該ＰＬcに対する「２」の加算または減算、および、この加算または減算値のレジスタ５７への記憶をそれぞれ制御するので、本実施形態において、映像信号Ｖideoに含まれる水平ライン数に変更が生じると、レジスタ５７に記憶される値ＰＬcは、複数フレームの期間を経過した時点で、当該水平ライン数付近で均衡することになる。例えば、レジスタ５７に記憶される値ＰＬcが「４８４」である場合に、映像信号Ｖideoに含まれる水平ライン数が「４９０」に切り替わると、当該値ＰＬcは、当初の「４８４」から「４８６」→「４８８」→「４９０」といように「２」ずつ増加し、以降、「４８８」→「４９０」→「４８８」→「４９０」というように「２」だけ減少・増加の繰り返しとなる。一方、レジスタ５７に記憶される値ＰＬcが例えば「４９０」である場合に、映像信号Ｖideoに含まれる水平ライン数が「４８４」に切り替わると、当該値ＰＬcは、当初の「４９０」から「４８８」→「４８６」→「４８４」→「４８２」というように「２」ずつ減少し、以降、「４８４」→「４８６」→「４８４」→「４８６」というように「２」だけ増加・減少の繰り返しとなる。

上述したように、映像信号Ｖideoは、表示領域１００における走査線数の「４８０」よりも多い水平走査線（ライン数）で供給されるので、表示領域１００に対して、映像信号Ｖideoで規定される画像の一部を切り出して表示させる必要がある。このため、走査制御回路５１は、映像信号Ｖideoにより規定される画像のうち、表示領域１００により表示可能な４８０行を値ＰＬcによって決定する。
具体的には、走査制御回路５１は、値ＰＬcが「Ｎ」であれば、映像信号Ｖideoで規定される画像のうち、上下それぞれ（Ｎ−４８０）／２行ずつの（Ｎ−４８０）行を除いた４８０行分の表示を、表示領域１００にさせるように決定する。例えば値ＰＬcが「４８４」であれば、走査制御回路５１は、上下２行ずつの４行を除いた４８０行分の表示を、表示領域１００にさせるように決定する。換言すれば、本実施形態では、値ＰＬcを映像信号Ｖideoに含まれる水平ライン数としてみなし、１フレーム分の映像信号Ｖideoが１〜４８４行の画像を表示させるものであれば、走査制御回路５１は、映像信号Ｖideoに基づく１、２、４８３、４８４行を除いた３〜４８２行の画像を、表示領域１００における１〜４８０行の走査線に表示させるように決定する。このため、映像信号Ｖideoで規定される画像の行（水平ライン）と、表示領域１００における行とは必ずしも一致しないが、以降においては、混乱を避けるために、特に規定しない場合には、表示領域１００における行で説明することにする。

次に、レジスタ５７に記憶された値ＰＬcに対するスタートパルスＤＹの出力タイミングについて説明する。
走査制御回路５１は、値ＰＬcが「Ｎ」であれば、第１フィールドの開始を規定するスタートパルスＤＹを、映像信号Ｖideoで規定される画像のうち、｛（Ｎ−４８０）／２＋１｝行目の画像、すなわち、表示領域１００で表示すべきと決定した１行目の画像を表示領域１００で走査するタイミングにて出力する。なお、後述する走査線駆動回路１３０は、スタートパルスＤＹをクロック信号ＣＬＹで順次シフト等する構成であるので、厳密に言えば、第１フィールドの開始を規定するスタートパルスＤＹは、走査信号Ｇ１の出力タイミングを決定するように出力される。
一方、上述したように、本実施形態では、垂直走査信号Ｖsyncの周期は１６．７ミリ秒であるので、表示領域１００を駆動する際の１フレームの期間も１６．７ミリ秒である。このため、各画素について正極性で保持される期間と負極性で保持される期間とを揃える観点からいえば、１フレームの期間を２分割するタイミングとなるように、第１フィールドの開始を規定するスタートパルスＤＹを出力してからクロック信号ＣＬＹの２４０周期経過後にて、第２フィールドの開始を規定するスタートパルスＤＹを出力すべきことになる。ただし、上述したように、クロック信号ＣＬＹは、水平同期信号Ｈsyncを基準に生成されるので、水平ライン数が変更されると（水平同期信号Ｈsyncによる水平走査周波数が変更されると）、クロック信号ＣＬＹに対して所定の関係を保つように出力されるスタートパルスＤＹは、１フレームの期間を２分割するタイミングに対して前方または後方に振れることになる。
そこで、走査制御回路５１は、第２フィールドの開始を規定するスタートパルスＤＹを、第１フィールドの開始を規定するスタートパルスＤＹを出力してからクロック信号ＣＬＹの２４０周期経過後となるタイミングよりも、値ＰＬcが「２」だけ増加したときにはクロック信号ＣＬＹの１周期だけ遅らせ、値ＰＬcが「２」だけ減少したときは、クロック信号ＣＬＹの１周期だけ早める構成となっている。
また、走査制御回路５１は、スタートパルスＤＹの供給に合わせて、イネーブル信号Ｅnb1、Ｅnb2の生成についても変更する。なお、スタートパルスＤＹ、イネーブル信号Ｅnb1、Ｅnb2の詳細については、走査線駆動回路１３０との関係において後述することにする。

映像信号処理回路６０は、上記映像信号Ｖideoを、走査制御回路５１による制御にしたがって、表示パネル１０の駆動に適したアナログのデータ信号Ｖidに変換するものである。
詳細には、映像信号処理回路６０は、第１フィールドにあっては、外部上位装置から供給された映像信号Ｖideoのうち、表示領域１００の１〜２４０行目に相当するものをＦＩＦＯ（先入れ先出し）型のラインバッファに書き込んだ後、書込速度の倍の速度で読み出し、倍速化した映像信号Ｖideoを例えば正極性電圧に変換してデータ信号Ｖidとして出力するとともに、ラインバッファから読み出してフィールドメモリに書き込む一方、表示領域１００の２４１〜４８０行目に相当するものをフィールドメモリから倍速化して読み出して、負極性電圧に変換してデータ信号Ｖidとして出力する。映像信号処理回路６０は、この動作を、第１フィールドにおいては表示領域１００の２４１、１、２４２、２、２４３、３、…、４８０、２４０行目の順番で実行する。
また、映像信号処理回路６０は、第２フィールドにあっては、外部上位装置から供給された映像信号Ｖideoのうち、表示領域１００の２４１〜４８０行目に相当するものをＦＩＦＯ（先入れ先出し）型のラインバッファに書き込んだ後、書込速度の倍の速度で読み出し、倍速化した映像信号Ｖideoを例えば正極性電圧に変換してデータ信号Ｖidとして出力するとともに、ラインバッファから読み出してフィールドメモリに書き込む一方、表示領域１００の１〜２４０行目に相当するものをフィールドメモリから倍速化して読み出して、負極性電圧に変換してデータ信号Ｖidとして出力する。映像信号処理回路６０は、この動作を、第２フィールドにおいては表示領域１００の１、２４１、２、２４２、３、２４３、…、２４０、４８０行目の順番で実行する。
このため、同一画素に相当するデータ信号Ｖidは、第１および第２フィールドのそれぞれにおいて表示パネル１０に供給され、このうち、第１フィールドの一方では、ラインバッファから読み出された映像信号Ｖideoを正極性に変換したものとなり、第２フィールドでは、フィールドメモリから読み出された映像信号Ｖideoを負極性に変換したものとなる。ここで、映像信号処理回路６０は、ＲＡＭ６２をラインバッファおよびフィールドメモリとして用いて、映像信号Ｖideoの書き込み、および、読み出しを行う構成となっている。
このように、本実施形態では、外部上位装置から供給された映像信号Ｖideoをラインバッファに一旦格納した後、格納速度の２倍の速度で読み出すとともに、１／２フレームの期間（すなわち、１フィールドの期間）経過後、再び２倍の速度で読み出す構成となっているので、厳密にいえば、最初にラインバッファに格納する分だけ遅延が生じる。このため、表示パネル１０においてスタートパルスＤＸ、ＤＹ等で規定される駆動タイミングは、外部上位装置から供給される垂直同期信号Ｖsync（および水平同期信号Ｈsync）で規定されるタイミングに対して遅延した関係となるが、図５に示されるように一致しているものと考えても差し支えない。

次に、走査線駆動回路１３０の構成について図４を参照して説明する。
図４において、シフトレジスタ１３２は、表示領域１００における走査線数の「４８０」よりも１段多い転送回路を有し、各転送回路はクロック信号ＣＬＹの論理レベルが遷移する（立ち上がる、および、立ち下がる）毎にスタートパルスＤＹを順次シフトして、各段からシフト信号Ｙ１、Ｙ２、Ｙ３、Ｙ４、…、Ｙ４８１を出力するものである。
ＡＮＤ回路１３４は、隣接するシフト信号同士の論理積信号を出力するものである。ＡＮＤ回路１３６は、ＡＮＤ回路１３４による出力信号（論理積信号）とイネーブル信号Ｅnb1またはＥnb2のいずれかとの論理積信号を出力するものである。
ここで、シフトレジスタ１３２によるシフト信号（Ｙ１およびＹ２）の論理積信号を入力するＡＮＤ回路１３６の出力が走査信号Ｇ１となり、シフト信号（Ｙ２およびＹ３）の論理積信号を入力するＡＮＤ回路１３６の出力が走査信号Ｇ２となり、以下同様に、（Ｙ３およびＹ４）、（Ｙ４およびＹ５）、…、（Ｙ４８０およびＹ４８１）の論理積信号に基づくＡＮＤ回路１３６の出力が、それぞれ走査信号Ｇ３、Ｇ４、…、Ｇ４８０となって、それぞれ１、２、３、４、…、４８０行目の走査線１１２にそれぞれ供給される。

また、ＡＮＤ回路１３６と、イネーブル信号Ｅnb1、Ｅnb2との関係については、次の通りである。詳細には、上半分の奇数１、３、５、…、２３９行目の走査線１１２に走査信号を供給するＡＮＤ回路１３６にはイネーブル信号Ｅnb1が供給され、上半分の偶数２、４、６、…、２４０目の走査線１１２に走査信号を供給するＡＮＤ回路１３６にはイネーブル信号Ｅnb2が供給される一方、下半分の奇数２４１、２４３、２４５、…、４７９行目の走査線１１２に走査信号を供給するＡＮＤ回路１３６にはイネーブル信号Ｅnb2が供給され、下半分の偶数２４２、２４４、２４６、…、４８０行目の走査線１１２に走査信号を供給するＡＮＤ回路１３６にはイネーブル信号Ｅnb1が供給される。すなわち、ＡＮＤ回路１３６に対するイネーブル信号Ｅnb1、Ｅnb2の供給関係については、上半分と下半分とにおいて互いに対称の関係にある。

このような走査線駆動回路１３０において、仮にレジスタ５７に記憶された値ＰＬcが変更されない、とした場合、図６に示されるように、１フレームの期間（１６．７ミリ秒）を等分割した第１および第２フィールドの開始時においてスタートパルスＤＹが供給されるとともに、１フレームの期間を「４８０」分割した期間を１周期とするクロック信号ＣＬＹが供給される。
このようにスタートパルスＤＹおよびクロック信号ＣＬＹが供給されると、シフトレジスタ１３２によるシフト信号Ｙ１は、スタートパルスＤＹとほぼ同波形となり、以後、シフト信号Ｙ２、Ｙ３、…、Ｙ４８１は、スタートパルスＤＹ（シフト信号Ｙ１）をクロック信号ＣＬＹの半周期ずつシフトしたものとなる。このため、ＡＮＤ回路１３４によって求められる、隣接するシフト信号同士の論理積信号は、対応する段の前段と、対応する段との重複部分とであるから、図６おいて、シフト信号のハッチング領域で示されるようなものとなる。

ＡＮＤ回路１３４によって求められた論理積信号は、イネーブル信号Ｅnb1またはＥnb2によってパルス幅が狭められ、走査信号として出力される。
ここで、イネーブル信号Ｅnb1、Ｅnb2は、それぞれ次のようなパルス信号（Ｈレベル）である。詳細には、図６に示されるように、第１フィールドにおいて、イネーブル信号Ｅnb1についてはクロック信号ＣＬＹの立ち上がりタイミングの前後で２ショット、イネーブル信号Ｅnb2についてはクロック信号ＣＬＹの立ち下がりタイミングの前後であって、クロック信号ＣＬＹの立ち上がりタイミング後におけるイネーブル信号Ｅnb1の１ショット出力後に２ショット、それぞれ排他的に出力される。また、第２フィールドにおいて、イネーブル信号Ｅnb1についてはクロック信号ＣＬＹの立ち下がりタイミングの前後で２ショット、イネーブル信号Ｅnb2についてはクロック信号ＣＬＹの立ち上がりタイミングの前後であって、クロック信号ＣＬＹの立ち上がりタイミング後におけるイネーブル信号Ｅnb1の１ショット出力後に２ショット、それぞれ排他的に出力される。
なお、イネーブル信号Ｅnb1、Ｅnb2は、第１および第２フィールドの境界にあっては、クロック信号の立ち上がりまたは立ち下がりタイミングの前後において２ショットではなく、１ショットのみ出力される。
特に、本実施形態では、レジスタ５７に記憶された値ＰＬcによって第１フィールドの開始を規定するスタートパルスＤＹが、クロック信号ＣＬＹの１周期だけ早まったり、遅れたりするので、このスタートパルスＤＹの供給に合わせて、イネーブル信号Ｅnb1、Ｅnb2における第１および第２フィールドの境界も規定される構成となっている。

走査信号は、図６に示されるように、第１フィールドにおいては、Ｇ２４１、Ｇ１、Ｇ２４２、Ｇ２、Ｇ２４３、Ｇ３、…、Ｇ４８０、Ｇ２４０という順番でＨレベルとなる一方、第２フィールドにおいては、Ｇ１、Ｇ２４１、Ｇ２、Ｇ２４２、Ｇ３、Ｇ２４３、…、Ｇ２４０、Ｇ４８０という順番でＨレベルとなる。
このような走査信号について、Ｈレベルとなる走査線１１２の行で言い換えると、第１フィールドにおいては、（１）まず２４１行目が選択され、（２）当該２４１行目から上方向に、走査線数「４８０」の半数である２４０（これがｍに相当する）行離間した１行目が選択され、（３）当該１行目から下方向に２４１行離間した２４２行目が選択され、以下（２）および（３）を交互に繰り返して、２、２４３、３、…、４８０、２４０行目が順番に選択される一方、第２フィールドにおいては、（４）まず１行目が選択され、（５）当該１行目から下方向に２４０行離間した２４１行目が選択され、（６）当該２４１行目から上方向に２３９行離間した２行目が選択され、以下（５）および（６）を交互に繰り返して、２４２、３、２４３、…、２４０、４８０行目が順番に選択されることになる。

一方、データ線駆動回路１４０は、サンプリング信号出力回路１４２と、データ線１１４毎に設けられたｎチャネル型ＴＦＴ１４６を含む。このうち、サンプリング信号出力回路１４２は、特に図示しないが、走査線駆動回路１３０からＡＮＤ回路１３６を省略した構成である。すなわち、サンプリング信号出力回路１４２は、データ線１１４の総数６４０よりも１段多い転送回路を有し、各転送回路は、クロック信号ＣＬＸの論理レベルが遷移する（立ち上がり、および、立ち下がる）毎にスタートパルスＤＸを順次シフトしたシフト信号を出力し、各ＡＮＤ回路が、隣接するシフト信号同士の論理積信号を出力して、当該論理積信号が、それぞれサンプリング信号Ｓ１、Ｓ２、Ｓ３、Ｓ４、…、Ｓ６３９、Ｓ６４０として出力される構成となっている。
この構成において、論理積信号に相当するサンプリング信号Ｓ１は、図７に示されるように、スタートパルスＤＸの供給から、クロック信号ＣＬＸの半周期だけ遅延したタイミングで出力されるとともに、このサンプリング信号をクロック信号ＣＬＸの半周期だけ順次シフトさせたものが、サンプリング信号Ｓ２、Ｓ３、Ｓ４、…、Ｓ６３９、Ｓ６４０となる。

また、図２において各列のＴＦＴ１４６については、そのソースが、データ信号Ｖidが供給される画像信号線１７１に共通接続され、そのドレインが、データ線１１４に接続され、そのゲートには、サンプリング信号が供給される。このため、ｊ列目のデータ線１１４にドレインが接続されたＴＦＴ１４６は、ｊ列目に対応するサンプリング信号ＳｊがＨレベルになったときに、画像信号線１７１に供給されたデータ信号Ｖidをｊ列目のデータ線１１４にサンプリングする構成となっている。

次に、液晶装置１の動作について、次のような場合を想定して説明する。すなわち、外部上位装置から供給される映像信号Ｖideoに含まれる水平ライン数が複数フレームにわたって一定であるとともに、レジスタ５７に記憶された値ＰＬcに加減算回路５５によって「２」を加算または減算させないで、レジスタ５７に記憶された値ＰＬcが一定である場合を想定して説明する。
この場合、上述したように、走査制御回路５１は、映像信号Ｖideoにより規定される画像のうち、表示領域１００で表示可能な４８０行を、レジスタ５７に記憶された値ＰＬcによって決定する。すなわち、上述したように、１フレームの期間（１６．７ミリ秒）を等分割した第１および第２フィールドの開始時においてスタートパルスＤＹが供給されるとともに、１フレームの期間を「４８０」分割した期間を１周期とするクロック信号ＣＬＹが供給される。
第１フィールドにおいては、上述したように、まず２４１行目の走査線が選択される。この選択に合わせて、映像信号処理回路６０は、フィールドメモリ（ＲＡＭ６２）に格納された２４１行目に相当する映像信号Ｖideoを倍速で読み出し、負極性のデータ信号Ｖidに変換して、表示領域１００における画像信号線１７１に供給するとともに、この供給に合わせて、サンプリング信号Ｓ１、Ｓ２、Ｓ３、Ｓ４、…、Ｓ６４０が順番にＨレベルとなるように、サンプリング信号出力回路１４２を制御する。
詳細には、２４１行目にあって１列、２列、３列、…、６４０列の画素に対応するデータ信号Ｖidが画像信号線１７１に供給されるタイミングにおいて、それぞれサンプリング信号Ｓ１、Ｓ２、Ｓ３、…、Ｓ６４０が順番にＨレベルとなるように、走査制御回路５１は、映像信号処理回路６０、走査線駆動回路１３０およびサンプリング信号出力回路１４２を制御する。

サンプリング信号Ｓ１がＨレベルになると、１列目のＴＦＴ１４６がオンするので、画像信号線１７１に供給された２４１行１列の画素に対応するデータ信号Ｖidが１列目のデータ線１１４にサンプリングされる。同様に、サンプリング信号Ｓ２、Ｓ３、…、Ｓ６４０が順番にＨレベルになると、２、３、…、６４０列目のＴＦＴ１４６が順番にオンするので、２、３、…、６４０列目のデータ線１１４には、２４１行目にあって２列、３列、…、６４０列の画素に対応するデータ信号Ｖidがそれぞれサンプリングされることになる。
一方、走査信号Ｇ２４１がＨレベルであると、２４１行目に位置する画素１１０におけるＴＦＴ１１６がすべてオンするので、データ線１１４にサンプリングされたデータ信号Ｖidの電圧がそのまま画素電極１１８に印加される。このため、２４１行目であって１、２、３、…、６４０列の画素における液晶容量１２０には、映像信号Ｖideoで指定された階調に応じた負極性の電圧が保持されることになる。

２４１行目の次は、１行目の走査線が選択される。この選択に合わせて、映像信号処理回路６０は、ラインバッファ（ＲＡＭ６２）に格納された１行目に相当する映像信号Ｖideoを倍速で読み出し、正極性のデータ信号Ｖidに変換して、表示パネル１０における画像信号線１７１に供給するとともに、この供給に合わせて、サンプリング信号Ｓ１、Ｓ２、Ｓ３、Ｓ４、…、Ｓ６４０が順番にＨレベルとなるように、サンプリング信号出力回路１４２を制御する。
これにより、１行目であって１、２、３、…、６４０列の画素における液晶容量１２０には、映像信号Ｖideoで指定された階調に応じた正極性の電圧が保持されることになる。

１行目の次は、２４２行目の走査線が選択される。この選択に合わせて、映像信号処理回路６０は、フィールドメモリ（ＲＡＭ６２）に格納された２４１行目に相当する映像信号Ｖideoを倍速で読み出し、負極性のデータ信号Ｖidに変換して、画像信号線１７１に供給するとともに、この供給に合わせて、サンプリング信号Ｓ１、Ｓ２、Ｓ３、Ｓ４、…、Ｓ６４０が順番にＨレベルとなるように、サンプリング信号出力回路１４２を制御する。これにより、２４２行目であって１、２、３、…、６４０列の画素における液晶容量１２０には、映像信号Ｖideoで指定された階調に応じた負極性の電圧が保持されることになる。
同様に、２４２行目の次は、２行目の走査線が選択されるので、この選択に合わせて、映像信号処理回路６０は、ラインバッファ（ＲＡＭ６２）に格納された２行目に相当する映像信号Ｖideoを倍速で読み出し、正極性のデータ信号Ｖidに変換して、画像信号線１７１に供給するとともに、この供給に合わせて、サンプリング信号Ｓ１、Ｓ２、Ｓ３、Ｓ４、…、Ｓ６４０が順番にＨレベルとなるように、サンプリング信号出力回路１４２を制御する。これにより、２行目であって１、２、３、…、６４０列の画素における液晶容量１２０には、映像信号Ｖideoで指定された階調に応じた正極性の電圧が保持されることになる。
第１フィールドでは、以降４８０、２４０行目の走査線が選択されるまで同様な動作が繰り返される。これにより、第１フィールドでは、２４１、２４２、…、４８０行目の各液晶容量１２０には、階調に応じた負極性の電圧が書き込まれる一方、１、２、…、２４０行目の各液晶容量１２０には、階調に応じた正極性の電圧が書き込まれることとになる。

第２フィールドでは、上述したように走査線が１、２４１、２、２４２、３、２４３、…、２４０、４８０行目という順番で選択されるが、１、２、…、２４０行目に相当する映像信号Ｖideoはフィールドメモリから倍速で読み出されて負極性のデータ信号に変換される一方、２４１、２４２、…、４８０行目に相当する映像信号Ｖideoはラインバッファから倍速で読み出されて正極性で書き込まれる。
これにより、第２フィールドでは、１、２、３、…、２４０行目の各液晶容量１２０には、階調に応じた負極性の電圧が書き込まれる一方、２４１、２４２、２４３、…、４８０行目の各液晶容量１２０には、階調に応じた正極性の電圧が書き込まれることとになる。

なお、この例では、図７に示されるように、第１フィールドにおいては、ｉ行目の走査線よりも前に（ｉ＋２４０）行目が選択されるので、走査信号Ｇ（ｉ＋１）、Ｇｉは、この順番でＨレベルとなる。データ信号Ｖidは、負極性書込であれば、黒色に相当する電圧Ｖb(-)から白色に相当する電圧Ｖw(-)までの範囲で電圧Ｖcから画素の階調に応じた分だけ低位の電圧となり、正極性書込であれば、黒色（最低階調）に相当する電圧Ｖb(+)から白色（最高階調）に相当する電圧Ｖw(+)までの範囲で基準電圧Ｖcから画素の階調に応じた分だけ高位の電圧となる。
また、走査信号やサンプリング信号の論理レベルのうち、Ｈレベルは電圧Ｖddであり、Ｌレベルは本実施形態における電圧の基準であって接地電位Ｇndである。ただし、本実施形態における書込極性は、液晶容量１２０に対する書込極性をいうので、その正負の基準は接地電位Ｇndではなく、電圧Ｖcである。
ここで、本実施形態では、電圧Ｖcを、コモン電極１０８に印加された電圧ＬＣcomよりも若干高位に設定してある。その理由は、ＴＦＴ１１６のゲート・ドレイン間の寄生容量に起因して、オンからオフに状態変化するときにドレイン（画素電極１１８）の電位が低下する現象（プッシュダウン、突き抜け、フィールドスルーなどと呼ばれる）が発生するためである。液晶の劣化を防止するため、液晶容量１２０に対しては交流駆動が原則であるが、コモン電極１０８に印加される電圧ＬＣcomを書込極性の基準として交流駆動すると、プッシュダウンのために、負極性書込による液晶容量１２０の電圧実効値が、正極性書込による実効値よりも若干大きくなってしまう（ＴＦＴ１１６がｎチャネルの場合）。このため、書込極性の基準電圧Ｖcを、コモン電極１０８の電圧ＬＣcomより高位側に設定して、プッシュダウンの影響を相殺しているのである。
なお、図７におけるデータ線の電圧の縦スケールは、他の電圧波形と比較して拡大してある。

このような書き込み動作について図８を参照して説明する。図８は、本実施形態における各行の書込状態を連続するフレームにわたった時間経過とともに示す図である。なお、図８は、１〜４８０行のすべてについての書き込みを示しているのではなく、行を減数して簡易的に示している。
図８に示されるように、本実施形態では、第１フィールドにおいて２４１、２４２、２４３、…、４８０行目の画素では負極性書き込みがなされ、１、２、３、…、２４０行目の画素では正極性書き込みがなされて、次の書き込みまで保持される一方、第２フィールドにおいて１、２、３、…、２４０行目の画素では負極性書き込みがなされ、２４１、２４２、２４３、…、４８０行目の画素では正極性書き込みがなされて、同様に次の書き込みまで保持される。
このため、いずれのタイミングにおいても、いずれの列についてみても、正極性電圧を保持する画素と負極性電圧を保持する画素との割合が５０％ずつとなる。このため、保持期間におけるデータ線１１４の極性は一方に偏ることがなくなり、これにより、画素電極１１８に書き込まれた電荷がオフ状態のＴＦＴ１１６を介してリークする程度が、各行にわたって均等になるので、表示の不均一性が防止される。
また、本実施形態では、ある行が選択されたタイミングでは、当該行に位置する画素と、当該行と１つ上の行に位置する画素とで書込極性が相反するが、それ以外の画素同士は、書込極性が同一となる。このため、ディスクリネーション（配向不良）による表示品位の低下も防止することができる。

以上については、レジスタ５７に記憶された値ＰＬcを変化させない場合の動作説明である。そこで次に、レジスタ５７に記憶された値ＰＬcを変化させない場合の問題点について検討する。
図９に示されるように、映像信号Ｖideoに含まれる水平ライン数ｐであって変更がない場合、枠Ｆrで示されるように４８０行に切り出されて、表示領域１００で表示される。ここで、走査制御回路５１は、この枠Ｆrの中心タイミング、すなわち、映像信号Ｖideoで規定される画像において「ｐ／２」行目の供給直後のタイミングａが、第１および第２フィールドの境界となるように、クロック信号ＣＬＹ等をスケーリングする。
これにより、表示領域１００では、複数フレームにわたって水平ライン数ｐが一定であれば、図１０に示されるように、タイミングａでみたときに、１〜２４０行目の画素には、あるＮフレームにおいて供給された映像信号Ｖideoに基づく正極性の電圧書込がなされる一方、２４１〜４８０行目の画素には、Ｎフレームよりも１つ前の（Ｎ−１）フレームにおいて供給された映像信号Ｖideoに基づく負極性の電圧書込がなされる。
また、タイミングａが第１および第２フィールドの境界となるようにスケーリングされるので、正極性電圧が保持される期間と負極性電圧が保持される期間とが互いに同一となるので、液晶容量１２０に直流電圧が印加されることもない。

しかしながら、上位制御回路が映像ソースを切り替えるなどの理由によって、図１１に示されるように（Ｎ−１）フレームからＮフレームにかけて、映像信号Ｖideoに含まれる水平ライン数がｐからｑに変更された場合（図１１では増加した場合を示している）、水平同期信号Ｈsyncで規定される水平走査周期（図１１では、ライン間隔に相当する）が変更される。
ここで、水平ライン数が変更された直後のＮフレームでは、次の垂直同期信号Ｖsyncが未入力であり、当該映像信号Ｖideoに含まれる水平ライン数ｑを検出することができないので、走査制御回路５１は、直前の（Ｎ−１）フレームにおける水平ライン数ｐであるものとして、Ｎフレーム以降における映像信号Ｖideoを処理することになる。このため、映像信号Ｖideoで規定される画像において「ｐ／２」行目の供給直後のタイミングａは、フレーム期間の中心から、水平ライン数が増加したときには図１１に示されるように時間的に前方に、水平ライン数が減少したときには図示しないが時間的に後方に、それぞれシフトしてしまうことになる。
フレーム期間の中心と、第１および第２フィールドの境界とが一致しなければ、正極性電圧が保持される期間と、負極性電圧が保持される期間とが同一とならなくなるので、液晶容量１２０に直流電圧が印加される、という問題が生じることになる。
なお、水平ライン数が変更されてから、変更後の水平ライン数ｑに応じて内部ＰＬＬが安定するまで、すなわち、映像信号Ｖideoで規定される画像において「ｑ／２」行目の供給直後のタイミングａが第１および第２フィールドの境界となるように、クロック信号ＣＬＹ等をスケーリングされるまで、ＰＬＬの性能に応じて数秒を要することになるが、これはフレーム数に換算すると、百を超えるので、液晶容量１２０への直流電圧の印加が無視できない。
また、（Ｎ−１）フレームにおいてカウンタ５３によりカウントされた値ＣＬcを、次のＮフレームに供給される映像信号Ｖideoの水平ライン数であるとして、走査制御回路５１が各部を制御する構成では、映像信号Ｖideoの水平ライン数が揺らぐような場合、カウンタ５３によりカウントされた値ＣＬcと、次のフレームに供給される映像信号Ｖideoの水平ライン数との乖離状態が継続して、液晶容量１２０に直流電圧が印加されやすくなるので、好ましいとは言えないときがある。

この問題に対処するため、本実施形態では、第２フィールドの開始時を規定するスタートパルスＤＹを、レジスタ５７に記憶された値ＰＬcが「２」だけ増加した場合には、クロック信号ＣＬＹに対して１周期分だけ後方に、値ＰＬcが「２」だけ減少した場合には、クロック信号ＣＬＹに対して１周期分だけ前方に、シフトさせて出力する構成となっている。
詳細には、Ｎフレームにおいて映像信号Ｖideoに含まれる水平ライン数（カウンタ５３によるカウント値の最大値ＣＬc）が、直前の（Ｎ−１）フレームにおける水平ライン数（レジスタ５７に記憶された値ＰＬc）より大きい場合、当該値ＰＬcは、加減算回路５５によって「２」だけ加算されてレジスタ５７に記憶される。このため、走査制御回路５１は、図１１に示されるように、次の（Ｎ＋１）フレームにおいて第２フィールドの開始時を規定するスタートパルスＤＹをクロック信号ＣＬＹに対して１周期分だけ後方にシフトさせる。
一方、Ｎフレームにおいて映像信号Ｖideoに含まれる水平ライン数が、（Ｎ−１）フレームにおける水平ライン数以下である場合、当該値ＰＬcは、加減算回路５５によって「２」だけ減算されて、レジスタ５７に記憶される。このため、走査制御回路５１は、特に図示しないが、次の（Ｎ＋１）フレームにおいて第２フィールドの開始時を規定するスタートパルスＤＹをクロック信号ＣＬＹに対して１周期分だけ前方にシフトさせる。

本実施形態では、映像信号Ｖideoに含まれる水平ライン数がｑに変更された場合、レジスタ５７に記憶された値ＰＬcは「２」だけフレームの期間終了時に加算または減算されるので、複数フレームが経過すると、上述したようにｑ付近で均衡する。このため、均衡後、時間的な平均値でみると変更後のｑとなるので、第１および第２フィールドの期間は、時間的な平均でみると同一の長さとなる。
また、値ＰＬcは１フレームで「２」だけ増加または減少するので、水平ライン数の変更分が５０行程度であれば、半分の２５フレームで値が均衡することになるので、内部ＰＬＬが安定化を待つよりも迅速に追従することができる。
さらに、変更後の映像信号Ｖideoに含まれる水平ライン数がｑ付近で揺らぐような場合であっても、値ＰＬcは、揺らぐ水平ライン数を平均化した値となるように変化するので、第１および第２フィールドの期間は、同様に時間的な平均でみると同一の長さとなる。
このため、本実施形態では、液晶に直流成分が印加されることがなくなって、いわゆる焼き付きを防止することが可能となる。

上述した実施形態において、カウンタ５３による最大値ＣＬcがレジスタ５７から読み出された値ＰＬcよりも大きいか否かが判別回路５９により判別されるとともに、大きいと判別された場合には、レジスタ５７から読み出された値ＰＬcが「２」だけ加算されてレジスタ５７に再セットされる一方、以下である判別された場合には、レジスタ５７から読み出された値ＰＬcが「２」だけ減算されてレジスタ５７に再セットされる構成としたが、最大値ＣＬcがレジスタ５７から読み出された値ＰＬc以上である否かが判別回路５９により判別されるとともに、以上である判別された場合には、レジスタ５７から読み出された値ＰＬcが「２」だけ加算されてレジスタ５７に再セットされる一方、最大値ＣＬcが値ＰＬcよりも小さいと判別された場合には、レジスタ５７から読み出された値ＰＬcが「２」だけ減算されてレジスタ５７に再セットされる構成としても良い。
さらに、判別回路５９は、最大値ＣＬcが値ＰＬc以上であるか、等しいか、以下であるかの３通りで判別し、等しい場合には、値ＰＬcを加減算することなく（ゼロを加算して）、そのままレジスタ５７に戻すように記憶させる構成としても良い。

なお、実施形態では、加減算回路５５によって値ＰＬcを「２」だけ加算または減算する構成とした理由は、クロック信号ＣＬＹに対して１周期分だけ前方または後方にシフトさせたときに、第２フィールドの開始が走査線の２行手前または後方となるからである（図６参照）。
このため、図６に示されるような関係、すなわち、スタートパルスＤＹをシフトさせたときに前方または後方に移動させる走査線（水平ライン数）だけ、加算または減算させる関係が、加減算回路５５と走査制御回路５１と走査線駆動回路１３０とにおいて保つようにすれば、「２」以外であっても良い。
上述した実施形態では、ある１行の走査線１１２に対応する走査信号がＨレベルとなったときに、当該走査線に位置する１列〜４８０列の画素に対応するデータ信号Ｖidを順番に供給する、いわゆる点順次の構成としたが、データ信号を時間軸にｎ（ｎは２以上の整数）倍に伸長するとともに、ｎ本の画像信号線に供給する、いわゆる相展開（シリアル−パラレル変換ともいう）駆動を併用した構成としても良いし（特開平２０００−１１２４３７号公報参照）、すべてのデータ線１１４に対しデータ信号を一括して供給する、いわゆる線順次の構成としても良い。
また、実施形態では、第１フィールドにおいて２４１行目以降を負極性書込とし、１行目以降を正極性書込とし、第２フィールドにおいて１行目以降を負極性書込とし、２４１行目以降を正極性書込としたが、書き込み極性を反対としても良い。
さらに、実施形態では、電圧無印加状態において白色を表示するノーマリーホワイトモードとしたが、電圧無印加状態において黒色を表示するノーマリーブラックモードとしても良い。また、Ｒ（赤）、Ｇ（緑）、Ｂ（青）の３画素で１ドットを構成して、カラー表示を行うとしても良い。表示領域１００は透過型に限られず、反射型や、両者の中間的な半透過半反射型であっても良い。

次に、上述した実施形態に係る液晶装置を用いた電子機器の例について説明する。図１２は、上述した液晶装置１をライトバルブとして用いた３板式プロジェクタの構成を示す平面図である。
このプロジェクタ２１００において、ライトバルブに入射させるための光は、内部に配置された３枚のミラー２１０６および２枚のダイクロイックミラー２１０８によってＲ（赤）、Ｇ（緑）、Ｂ（青）の３原色に分離されて、各原色に対応するライトバルブ１００Ｒ、１００Ｇおよび１００Ｂにそれぞれ導かれる。なお、Ｂ色の光は、他のＲ色やＧ色と比較すると、光路が長いので、その損失を防ぐために、入射レンズ２１２２、リレーレンズ２１２３および出射レンズ２１２４からなるリレーレンズ系２１２１を介して導かれる。

ここで、ライトバルブ１００Ｒ、１００Ｇおよび１００Ｂの構成は、上述した実施形態における液晶装置１の表示領域１００と同様であり、外部上位装置（図示省略）から供給されるＲ、Ｇ、Ｂの各色に対応する画像データでそれぞれ駆動されるものである。
ライトバルブ１００Ｒ、１００Ｇ、１００Ｂによってそれぞれ変調された光は、ダイクロイックプリズム２１１２に３方向から入射する。そして、このダイクロイックプリズム２１１２において、Ｒ色およびＢ色の光は９０度に屈折する一方、Ｇ色の光は直進する。したがって、各色の画像が合成された後、レンズユニット１８２０によって正転拡大投影されるので、スクリーン２１２０には、カラー画像が表示されることとなる。

なお、ライトバルブ１００Ｒ、１００Ｂの透過像は、ダイクロイックプリズム２１１２により反射した後に投射されるのに対し、ライトバルブ１００Ｇの透過像はそのまま投射されるので、ライトバルブ１００Ｒ、１００Ｂによる水平走査方向は、ライトバルブ１００Ｇによる水平走査方向と逆向きにして、左右反転像を表示させる構成となっている。

また、電子機器としては、図１２を参照して説明した他にも、直視型、例えば携帯電話や、パーソナルコンピュータ、テレビジョン、ビデオカメラのモニタ、カーナビゲーション装置、ページャ、電子手帳、電卓、ワードプロセッサ、ワークステーション、テレビ電話、ＰＯＳ端末、ディジタルスチルカメラ、タッチパネルを備えた機器等などが挙げられる。そして、これらの各種の電子機器に対して、本発明に係る液晶装置が適用可能なのは言うまでもない。

本発明の実施形態に係る液晶装置の構成を示すブロック図である。 同液晶装置における表示パネルの構成を示す図である。 同表示パネルにおける画素の構成を示す図である。 同液晶装置における走査線駆動回路の構成を示す図である。 同液晶装置における動作を説明するための図である。 同液晶装置における垂直走査を示す図である。 同液晶装置における水平走査を示す図である。 同液晶装置における書き込みを示す図である。 同液晶装置におけるライン数変更動作を示す図である。 同液晶装置におけるライン数変更動作を示す図である。 同液晶装置におけるライン数変更動作を示す図である。 実施形態に係る液晶装置を用いたプロジェクタの構成を示す図である。

符号の説明

１…液晶装置、１０…表示パネル、５０…制御回路、５１…走査制御回路、５３…カウンタ、５７…レジスタ、５９…判別回路、６０…映像信号処理回路、１００…表示領域、１０５…液晶、１０８…コモン電極、１１０…画素、１１２…走査線、１１４…データ線、１１６…ＴＦＴ、１１８…画素電極、１２０…液晶容量、１３０…走査線駆動回路、１４２…サンプリング信号供給回路、１４６…ＴＦＴ、２１００…プロジェクタ

Claims (7)

1. （ａ）複数行の走査線と複数列のデータ線との交差に対応して設けられ、前記走査線が選択されたときに、前記データ線に供給されたデータ信号の電圧に応じた階調となる複数の画素と、
   （ｂ）１フレームの期間を分けた第１または第２フィールドの一方にわたり、
   （１）起点となる一行の走査線を選択し、
   （２）前記（１）で選択した走査線から一方方向にｍ（ｍは２以上の整数）行離間した走査線を選択し、
   （３）前記（２）で選択した走査線から他方方向に（ｍ＋１）行離間した走査線を選択し、
   以下、前記（２）および（３）を交互に繰り返し、
   前記第１または第２フィールドの他方にわたり、
   （４）起点となる一行の走査線を選択し、
   （５）前記（４）で選択した走査線から前記他方方向にｍ行離間した走査線を選択し、
   （６）前記（５）で選択した走査線から前記一方方向に（ｍ−１）行離間した走査線を選択し、
   以下、前記（５）および（６）を交互に繰り返して、前記第１および第２フィールドのそれぞれにわたって前記複数行の走査線を選択する走査線駆動回路と、
   （ｃ）選択された走査線に対応する画素の階調に応じた電圧のデータ信号を前記複数列のデータ線に印加するデータ線駆動回路であって、前記データ信号の電圧を、前記（１）、（３）、（５）で走査線が選択されたとき、所定の基準電圧よりも高位または低位の一方とし、前記（２）、（４）、（６）で走査線が選択されたとき、前記基準電圧よりも高位または低位の他方とするデータ線駆動回路と、
   を備える液晶装置を制御する制御回路であって、
   （ｄ）前記複数行の走査線に対応する画素によりも広い領域に対応して供給される映像信号に含まれる水平ライン数をカウントするカウンタと、
   （ｅ）前記カウンタでカウントされた水平ライン数と所定のレジスタに記憶された値との大小関係を判別する判別回路と、
   （ｆ）前記判別回路による判別結果に応じて前記レジスタに記憶された値を所定数だけ加算または減算する加減算回路と、
   （ｇ）前記加減算回路により加算または減算された値を前記レジスタに記憶させるとともに、前記第２フィールドの開始タイミングを、前記レジスタに記憶された値に基づいて規定する走査制御回路と、
   を具備することを特徴とする液晶装置の制御回路。
2. 前記加減算回路は、
   前記カウンタによりカウントされた水平ライン数が前記レジスタに記憶された値よりも大であると前記判別回路によって判別された場合に、前記レジスタに記憶された値を所定数だけ加算する一方、
   前記カウンタによりカウントされた水平ライン数が前記レジスタに記憶された値よりも小であると前記判別回路によって判別された場合に、前記レジスタに記憶された値を所定数だけ減算する
   ことを特徴とする請求項１に記載の液晶装置の制御回路。
3. 前記加減算回路は、
   前記カウンタによりカウントされた水平ライン数が前記レジスタに記憶された値と等しい場合に、前記レジスタに記憶された値を維持する
   ことを特徴とする請求項２に記載の液晶装置の制御回路。
4. 前記走査制御回路は、
   前記レジスタに記憶された値が所定数だけ加算された場合に第２フィールドの開始タイミングを所定のタイミングよりも遅らせる一方、前記レジスタに記憶された値が所定数だけ減算された場合に第２フィールドの開始タイミングを前記所定のタイミングよりも早める
   ことを特徴とする請求項２または３に記載の液晶装置の制御回路。
5. 前記走査線駆動回路は、スタートパルスをクロック信号でシフトしたシフト信号に基づいて前記複数行の走査線を選択し、
   前記走査制御回路は、前記スタートパルスの供給タイミングを前記クロック信号に対して遅らせる、または、進めることによって、前記第２フィールドの開始タイミングを規定する
   ことを特徴とする請求項４に記載の液晶装置の制御回路。
6. （ａ）複数行の走査線と複数列のデータ線との交差に対応して設けられ、前記走査線が選択されたときに、前記データ線に供給されたデータ信号の電圧に応じた階調となる複数の画素と、
   （ｂ）１フレームの期間を分けた第１または第２フィールドの一方にわたり、
   （１）起点となる一行の走査線を選択し、
   （２）前記（１）で選択した走査線から一方方向にｍ（ｍは２以上の整数）行離間した走査線を選択し、
   （３）前記（２）で選択した走査線から他方方向に（ｍ＋１）行離間した走査線を選択し、
   以下、前記（２）および（３）を交互に繰り返し、
   前記第１または第２フィールドの他方にわたり、
   （４）起点となる一行の走査線を選択し、
   （５）前記（４）で選択した走査線から前記他方方向にｍ行離間した走査線を選択し、
   （６）前記（５）で選択した走査線から前記一方方向に（ｍ−１）行離間した走査線を選択し、
   以下、前記（５）および（６）を交互に繰り返して、前記第１および第２フィールドのそれぞれにわたって前記複数行の走査線を選択する走査線駆動回路と、
   （ｃ）選択された走査線に対応する画素の階調に応じた電圧のデータ信号を前記複数列のデータ線に印加するデータ線駆動回路であって、前記データ信号の電圧を、前記（１）、（３）、（５）で走査線が選択されたとき、所定の基準電圧よりも高位または低位の一方とし、前記（２）、（４）、（６）で走査線が選択されたとき、前記基準電圧よりも高位または低位の他方とするデータ線駆動回路と、
   （ｄ）前記複数行の走査線に対応する画素によりも広い領域に対応して供給される映像信号に含まれる水平ライン数をカウントするカウンタと、
   （ｅ）前記カウンタでカウントされた水平ライン数と所定のレジスタに記憶された値との大小関係を判別する判別回路と、
   （ｆ）前記判別回路による判別結果に応じて前記レジスタに記憶された値を所定数だけ加算または減算する加減算回路と、
   （ｇ）前記加減算回路により加算または減算された値を前記レジスタに記憶させるとともに、前記第２フィールドの開始タイミングを、前記レジスタに記憶された値に基づいて規定する走査制御回路と、
   を具備することを特徴とする液晶装置。
7. 請求項６に記載の液晶装置を備えることを特徴とする電子機器。

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