JP4100300B2 - 信号出力調整回路及び表示ドライバ - Google Patents

Description

本発明は、信号出力調整回路及び表示ドライバに関する。

液晶表示装置に代表される電気光学装置は、複数のデータ線及び複数の走査線を有する電気光学パネルを含み、該電気光学パネルの走査線が走査ドライバによって走査されると共に、該電気光学パネルのデータ線がデータドライバによって駆動される。この電気光学装置は、電気光学パネル、データドライバ及び走査ドライバに電源を供給する電源回路を含む場合もある。このように、電気光学装置は、複数のデバイスで構成され、これらデバイス同士が配線により電気的に接続される。

ところが、各デバイスが半導体チップ化されている場合、その入力又は出力のインタフェース仕様は、製造メーカの種類によって異なることが多い。そのため、電気光学装置を複数のデバイスで構成する場合、インタフェース仕様が統一される同一の製造メーカのデバイスを選択せざるを得ないことが多い。従って、各デバイスの製造メーカとしては、インタフェース仕様を吸収できるデバイスを提供することが望ましい。

例えば特許文献１には、このようなインタフェース仕様の違いを吸収する技術が開示されている。特許文献１には、タイミング調整値が格納されるレジスタと、カウンタと、比較回路と、ラッチ回路とを含むタイミング調整回路が記載されている。このタイミング調整回路では、比較回路が、カウンタのカウント値と、レジスタに格納されたタイミング調整値とを比較する。そして、その比較結果に基づいて、前段のユニットからの出力データをラッチ回路でラッチして出力する。こうすることで、データのタイミング調整が可能となり、インタフェース仕様が異なる２つのデバイス間で、データを誤りなく伝達できる。
特開２００２−１８５８０６号公報

しかしながら、特許文献１に開示されたタイミング調整回路では、両デバイス間で伝達されるデータのタイミングのみが調整される。デバイスのインタフェース仕様には、回路に依存するいわゆるＤＣ特性を除いて、正論理又は負論理、位相、出力タイミングなどが規定され、これらインタフェース仕様の１つでも異なると、データを誤りなく伝達できない。そのため、特許文献１に開示されたタイミング調整回路では、２つのデバイス間で、データを誤りなく伝達できない場合がある。

また、電気光学装置を駆動するためのデータドライバ（広義には表示ドライバ）、走査ドライバ、及び電源回路は、表示コントローラによって制御される。この場合、データドライバが、外部メモリから読み出したコマンドデータや、表示コントローラから設定されたコマンドデータに基づいて、制御データを走査ドライバや電源回路に設定することがある。従って、データドライバは、走査ドライバや電源回路のインタフェース仕様の違いを吸収できることが望ましい。

本発明は、以上のような技術的課題に鑑みてなされたものであり、その目的とするところは、他のデバイスとの間のいわゆるＡＣ特性の違いを吸収して、汎用的なデバイスを提供するための信号出力調整回路及び表示ドライバを提供することにある。

上記課題を解決するために本発明は、コマンドデータに対応した制御データの出力を調整する信号出力調整回路であって、メモリから読み出された前記コマンドデータをデコードするデコーダと、前記デコーダにより、前記コマンドデータが制御データを設定するための第１のコマンドデータであると判別されたとき、該第１のコマンドデータに対応した制御データが設定される制御レジスタと、前記デコーダにより、前記コマンドデータが制御データを出力するための第２のコマンドデータであると判別されたとき、該第２のコマンドデータに対応した制御データが格納されるバッファと、前記制御レジスタの設定値に基づいて、前記バッファに格納された制御データを読み出し、該制御データをデータ取込信号に同期して出力する出力調整回路とを含み、前記出力調整回路は、前記データ取込信号の反転出力の可否、及び前記データ取込信号の出力タイミングの少なくとも１つを、前記制御レジスタの設定値に基づいて設定する信号出力調整回路に関係する。

本発明においては、メモリに第１のコマンドデータ及び第２のコマンドデータを記憶させておき、これらコマンドデータがメモリから読み出される。そして、デコーダが、コマンドデータをデコードし、制御レジスタ又はバッファに、デコードしたコマンドデータに対応した制御データを設定する。出力調整回路は、バッファから読み出された制御データを、制御レジスタの設定値に基づき、その反転出力の可否、及びその出力タイミングの少なくとも１つが設定されたデータ取込信号に同期させて出力する。これにより、信号出力調整回路では、制御データの正論理又は負論理の切り換え、出力タイミングを変更できる。そのため、この制御データが供給される回路の入力のインタフェース仕様に合わせて、制御データを供給できるようになる。従って、この信号出力調整路を含むデバイスの出力のインタフェース仕様を変更し、汎用化を図ることができる。

また本発明に係る信号出力調整回路では、前記出力調整回路は、前記制御レジスタの設定値に基づいて、互いに位相の異なる複数の位相クロックのうち１つの位相クロックを選択するデータ位相選択回路と、前記制御レジスタの設定値に基づいて、前記データ位相選択回路によって選択された１つの位相クロック又はその反転信号のいずれかを出力するデータ信号出力論理レベル変換回路と、前記制御レジスタの設定値に対応した期間だけ、前記データ信号出力論理レベル変換回路の出力を遅延させた前記データ取込信号を生成するデータ出力制御回路とを含むことができる。

本発明によれば、簡素な構成で、上記効果を得ることができる。

また本発明に係る信号出力調整回路では、前記データ取込信号は、所与のクロックに同期した信号であり、前記出力調整回路は、前記制御レジスタの設定値に基づいて、周波数、位相、反転出力の可否、及び出力タイミングの少なくとも１つが設定された前記クロックを出力することができる。

本発明においては、制御レジスタの設定値に基づいて、データ取込信号が同期するクロックの周波数、位相、反転出力の可否、及び出力タイミングの少なくとも１つを設定して出力するようにした。これにより、該クロックの供給先に応じて、制御データの出力のインタフェース仕様を変更でき、この信号出力調整路を含むデバイスの出力のインタフェース仕様を変更し、汎用化を図ることができる。

また本発明は、クロックの出力を調整する信号出力調整回路であって、メモリから読み出されたコマンドデータをデコードするデコーダと、前記デコーダのデコード結果に基づいて、前記コマンドデータに対応した制御データが設定される制御レジスタと、前記制御レジスタの設定値に基づいて、クロックを出力する出力調整回路とを含み、前記出力調整回路は、前記制御レジスタの設定値に基づいて、周波数、位相、反転出力の可否、及び出力タイミングの少なくとも１つが設定された前記クロックを出力する信号出力調整回路に関係する。

本発明においては、メモリにコマンドデータを記憶させておき、これらコマンドデータがメモリから読み出される。そして、デコーダが、コマンドデータをデコードし、制御レジスタ又はバッファに、デコードしたコマンドデータに対応した制御データを設定する。そして、出力調整回路が、制御レジスタの設定値に基づいて、クロックの周波数、位相、反転出力の可否、及び出力タイミングの少なくとも１つを設定して出力するようにした。これにより、供給先に応じてクロックのタイミングを変更でき、この信号出力調整路を含み上述のように出力調整されたクロックを供給するデバイスの汎用化を図ることができる。

また本発明に係る信号出力調整回路では、前記出力調整回路は、前記制御レジスタの設定値に基づいて、互いに位相の異なる複数の位相クロックのうち１つの位相クロックを選択するクロック位相選択回路と、前記制御レジスタの設定値に基づいて、前記クロック位相選択回路によって選択された１つの位相クロック又はその反転信号のいずれかを出力するクロック出力論理レベル変換回路と、前記制御レジスタの設定値に対応した期間だけ、前記クロック出力論理レベル変換回路の出力を遅延させて前記クロックとして出力するクロック出力回路とを含むことができる。

本発明によれば、簡素な構成で、上記効果を得ることができる。

また本発明に係る信号出力調整回路では、前記出力調整回路は、前記制御レジスタの設定値に基づいて、互いに異なる周波数を有する複数の基準クロックのうち１つの基準クロックを選択する基準クロック選択回路と、前記基準クロック選択回路によって選択された１つの基準クロックを分周した分周クロックを基準に、互いに位相の異なるＮ（Ｎは２以上の整数）相の位相クロックを生成するＮ相クロック生成回路とを含み、前記Ｎ相クロック生成回路によって生成されたＮ相の前記位相クロックが、前記クロック位相選択回路又は前記データ位相選択回路に供給されてもよい。

本発明によれば、簡素な構成で、Ｎ相の位相クロックを生成できる。

また本発明に係る信号出力調整回路では、前記Ｎ相クロック生成回路は、前記制御レジスタの設定値に基づいて設定される分周比で、前記基準クロック選択回路によって選択された１つの基準クロックを分周した分周クロックを基準に、互いに位相の異なるＮ相の位相クロックを生成することができる。

本発明によれば、Ｎ相の位相クロックのバリエーションを増加させることができ、インタフェース仕様をより細かく変更できるようになる。

また本発明に係る信号出力調整回路では、前記メモリは、不揮発性メモリであってもよい。

本発明によれば、例えば初期化時などにコマンドデータにより上述の出力調整を行うことで、制御の簡素化を図り、この信号出力調整回路を含むデバイスのより一層の汎用化を図ることができる。

また本発明は、表示データに基づいて電気光学装置のデータ線を駆動する表示ドライバであって、所与のドットクロックに同期して画素単位にシリアルに入力される前記表示データを、前記ドットクロックに基づいて取り込むデータレジスタと、一水平走査期間を指定する水平同期信号に基づいて、前記データレジスタに取り込まれた前記表示データをラッチするラインラッチと、前記ラインラッチにラッチされた前記表示データに基づいて前記データ線を駆動するデータ線駆動回路と、上記記載の前記信号出力調整回路とを含み、前記複数の基準クロックは、前記ドットクロック、前記水平同期信号、及び一垂直走査期間を指定する垂直同期信号のうち少なくとも１つを含む表示ドライバに関係する。

また本発明に係る表示ドライバでは、前記出力調整回路は、前記電気光学装置の電源を供給する電源回路、及び前記電気光学装置の走査線を走査する走査ドライバのうち少なくとも１つに、前記制御データ又は前記クロックを出力することができる。

本発明によれば、電源回路又は走査ドライバの入力のインタフェース仕様に関わらず、これら電源回路又は走査ドライバが実装される電気光学装置に適用可能な表示ドライバを提供できるようになる。これにより、表示ドライバの低コスト化と、該表示ドライバが適用された電気光学装置の低コスト化とを図ることができるようになる。

以下、本発明の実施の形態について図面を用いて詳細に説明する。なお、以下に説明する実施の形態は、特許請求の範囲に記載された本発明の内容を不当に限定するものではない。また以下で説明される構成の全てが本発明の必須構成要件であるとは限らない。

１． 信号出力調整回路
図１に、本実施形態における信号出力調整回路の接続関係の模式図を示す。

本実施形態における信号出力調整回路１００は、メモリ１０に記憶されたコマンドデータに基づいて、制御データの出力、又は該コマンドデータに基づいて生成されたクロックの出力を調整する。この制御データもまた、コマンドデータに対応したデータである。調整された制御データ又はクロックは、信号処理回路２０に対して供給される。信号処理回路２０は、信号出力調整回路１００によって供給された制御データ又はクロックに基づいて所与の処理を行う。こうすることで、信号処理回路２０の入力のインタフェース仕様に、信号出力調整回路１００の出力のインタフェース仕様を合わせ、信号出力調整回路１００を含む半導体装置（デバイス、ＩＣ）に汎用性を持たせることができる。

図２（Ａ）〜（Ｄ）に、信号出力調整回路１００を含む半導体装置の構成例の模式図を示す。但し、図１と同一部分には同一符号を付し、適宜説明を省略する。

図２（Ａ）では、半導体装置３０は、信号出力調整回路１００を含む。この場合、信号出力調整回路１００は、外部に設けられたメモリ１０及び信号処理回路２０に接続される。図２（Ｂ）では、半導体装置３２は、信号出力調整回路１００及びメモリ１０を含む。この場合、信号出力調整回路１００は、外部に設けられた信号処理回路２０に接続される。図２（Ｃ）では、半導体装置３４は、信号出力調整回路１００及び信号処理回路２０を含む。この場合、信号出力調整回路１００は、外部に設けられたメモリ１０に接続される。図２（Ｄ）では、半導体装置３６は、信号出力調整回路１００、メモリ１０及び信号処理回路２０を含む。図２（Ｃ）、（Ｄ）では、信号処理回路２０がマクロ化されてインタフェース仕様が固定化されている場合に、信号出力調整回路１００を用いることで、インタフェース設計を簡略化できる。

図３に、本実施形態における信号出力調整回路１００の構成の概要を示す。

信号出力調整回路１００は、デコーダ１１０、制御レジスタ１２０、バッファ１３０、出力調整回路１４０を含む。信号出力調整回路１００に接続されるメモリ１０は、予めコマンドデータが記憶されている。コマンドデータは、信号出力調整回路１００に制御データを設定するための第１のコマンドデータと、制御データを信号処理回路２０に出力するための第２のコマンドデータとを含む。

デコーダ１１０は、メモリ１０から読み出されたコマンドデータをデコードする。制御レジスタ１２０は、第１のコマンドデータに対応した制御データを記憶する。より具体的には、デコーダ１１０により、メモリ１０から読み出されたコマンドデータが第１のコマンドデータであると判別されたとき、該第１のコマンドデータに対応した制御データが、制御レジスタ１２０に設定される。

バッファ１３０には、第２のコマンドデータに対応した制御データが格納される。より具体的には、デコーダ１１０により、メモリ１０から読み出されたコマンドデータが第２のコマンドデータであると判別されたとき、バッファ１３０には、該第２のコマンドデータに対応して制御データが格納される。

出力調整回路１４０は、制御レジスタ１２０の設定値に基づいて、バッファ１３０に格納された制御データを読み出し、該制御データを信号処理回路２０に対して出力する。このとき、制御レジスタ１２０の設定値に対応したバッファ１３０の記憶領域に記憶された制御データが読み出される。そして、出力調整回路１４０は、制御レジスタ１２０の設定値に基づいて、その出力タイミング及びその反転出力の可否の少なくとも１つが設定されるデータ取込信号に同期して、バッファ１３０から読み出された制御データを信号処理回路２０に対して出力する。

ここで、データ取込信号の出力タイミングとは、基準時点（基準タイミング）からの遅延時間ということができる。この遅延時間は、所与のクロックのクロック数に関連付けることができる。制御レジスタ１２０の設定値に基づいて、この遅延時間が設定される。また、データ取込信号の反転出力の可否は、データ取込信号の正転出力の許可又は該データ取込信号の反転出力の許可を意味する。出力調整回路１４０は、制御レジスタ１２０の設定値に基づいて、データ取込信号又はその反転信号を出力する。これにより、データ取込信号に同期して制御データを出力させる場合、データ取込信号の立ち上がり又は立ち下がりに同期させることができるようになる。

また出力調整回路１４０は、制御レジスタ１２０の設定値に基づいて生成されたクロックを出力することができる。より具体的には、出力調整回路１４０は、制御レジスタ１２０の設定値に基づいて、周波数、位相、反転出力の可否、及び出力タイミングの少なくとも１つが設定されたクロックを、信号処理回路２０に対して出力する。

ここで、クロックの周波数とは、単位時間あたりの該クロックの周期数ということができる。また、クロックの位相とは、ある点における基準となるクロックとの時間的なずれということができる。更にクロックの反転出力の可否とは、該クロックの正転出力の許可又は該クロックの反転出力の許可を意味する。そして、クロックの出力タイミングとは、基準時点からの遅延時間ということができる。この遅延時間は、該クロックのクロック数に関連付けることができる。制御レジスタ１２０の設定値に基づいて、この遅延時間が設定される。

このように信号出力調整回路１００は、制御レジスタ１２０の設定値に基づいて、信号処理回路２０に対する制御データ又はクロックの出力を調整することができる。このような制御レジスタ１２０の設定値、及び制御データは、メモリ１０に記憶されたコマンドデータに対応したデータである。そのため、信号出力調整回路１００は、メモリ１０をアクセスするためのメモリ制御回路１７０を含むことができる。

メモリ１０は、不揮発性メモリであることが望ましい。これにより、信号処理回路２０に対応したコマンドデータを予めメモリ１０に記憶させておき、初期化のたびにメモリ１０からコマンドデータを読み出すようにすることで、信号処理回路２０のインタフェース仕様に合わせて制御データ又はクロックを出力できる。以下では、メモリ１０として、データを電気的に書き換えできるＥＥＰＲＯＭ（Electrically Erasable Programmable Read Only Memory）を用いた場合について説明する。

図４に、ＥＥＰＲＯＭの説明図を示す。ＥＥＰＲＯＭには、アドレス／データ分割バスとクロックラインとが接続される。アドレス／データ分割バス及びクロックラインは、信号出力調整回路１００（メモリ制御回路１７０）に接続される。

図５に、ＥＥＰＲＯＭの読み出し制御の一例のタイミング図を示す。

メモリ制御回路１７０は、例えばアドレス／データ分割バスにアドレスデータＡを出力すると共に、クロックラインにクロック１パルスを出力することで、ＥＥＰＲＯＭにアドレスデータＡを設定することができる。このアドレスデータＡは、メモリ制御回路１７０が読み出すコマンドデータが格納されるＥＥＰＲＯＭのメモリ空間上のアドレスである。

メモリ制御回路１７０は、その後、クロックラインに順次クロックを供給する。ＥＥＰＲＯＭでは、取り込まれたアドレスデータＡをクロックに同期してインクリメントする。そして、アドレスデータＡに対応する記憶データ（コマンドデータ）が、クロックラインのクロックに同期してアドレス／データ分割バスに出力される。

図６に、ＥＥＰＲＯＭのメモリ空間の一例を示す。

ＥＥＰＲＯＭのメモリ空間は、複数ブロックに分割される。各ブロックは、先頭アドレスによって特定される。第１のブロックは、先頭アドレスＡＤ１によって特定される。同様に、第２のブロックは、先頭アドレスＡＤ２によってそれぞれ特定される。各ブロックには、１又は複数のコマンドデータが記憶される。

メモリ制御回路１７０は、このブロック単位にコマンドデータの読み出し制御を行う。例えば図６に示すように、先頭アドレスＡＤｎ（ｎは自然数）によって特定される第ｎのブロックに記憶されるコマンドデータを読み出す場合、メモリ制御回路１７０は、アドレス／データ分割バスに先頭アドレスＡＤｎのアドレスデータを出力すると共に、クロックラインにクロック１パルスを出力することで、ＥＥＰＲＯＭに先頭アドレスＡＤｎを設定することができる。メモリ制御回路１７０は、その後、クロックラインに順次クロックを供給する。ＥＥＰＲＯＭでは、取り込まれた先頭アドレスＡＤｎのアドレスデータをクロックに同期してインクリメントする。そして、先頭アドレスＡＤｎにより特定される第ｎのブロックに記憶されたコマンドデータが、クロックラインのクロックに同期して順次アドレス／データ分割バスに出力される。

そして、図３に示すデコーダ１１０は、このようにメモリ制御回路１７０によってＥＥＰＲＯＭから読み出されたコマンドデータを順次デコードする。

図７に、コマンドデータの構成例を示す。ここでは、ＥＥＰＲＯＭからコマンドデータがＳ（Ｓは自然数）ビット単位で読み出されるものとする。

図８に、コマンドデータの一例を示す。ここでは、信号出力調整回路１００が表示ドライバに適用される場合のコマンドデータの例を示している。従って、信号処理回路２０として、電源回路や走査ドライバが考えられる。

コマンドデータは、信号出力調整回路１００に制御データを設定するための出力調整コマンド（第１のコマンドデータ）と、制御データを信号処理回路２０に出力するための信号出力コマンド（第２のコマンドデータ）とを含む。出力調整コマンド又は信号出力コマンドに続いて所定ビット単位の１又は複数のパラメータが設定されてもよい。

信号出力コマンドとしては、例えば表示ドライバに接続される電源回路に制御データを出力するための各種コマンドがある。信号出力コマンドを用いることで、電源回路の動作モード等の設定を実現できる。例えば電源回路の電源出力のオン又はオフを指定するための電源出力コマンド、所与の電圧を基準に液晶の印加電圧の極性を変化させるために画素電極に対向する対向電極の電圧の変化タイミングを指定するＶＣＯＭ設定コマンド、電源回路をスリープ状態に設定するための電源スリープ設定コマンド、或いは電源回路の昇圧クロックの周波数を指定するための昇圧クロック設定コマンドなどがある。

出力調整コマンドとしては、制御レジスタ１２０に制御データを設定するための各種コマンドがある。出力調整コマンドを用いることで、インタフェース仕様が異なる他の製造メーカの電源回路や走査ドライバに対して、制御データを設定できる。

デコーダ１１０は、ＥＥＰＲＯＭから読み出された図７に示す構成のコマンドデータを、図８に示すコマンドデータ表に従って解析し、該コマンドデータが出力調整コマンドであるか、信号出力コマンドであるかを判別する。そして、コマンドデータが出力調整コマンドであると判別されたとき、第１のアドレス領域に、該コマンドデータ（或いは該コマンドデータのパラメータ）に対応した制御データを設定する。また、コマンドデータが信号出力コマンドであると判別されたとき、第２のアドレス領域に、該コマンドデータ（或いは該コマンドデータのパラメータ）に対応した制御データを設定する。

制御レジスタ１２０及びバッファ１３０の各記憶領域は、アドレスによって特定される。第１のアドレス領域には、制御レジスタ１２０の各記憶領域が割り当てられている。第２のアドレス領域には、バッファ１３０の各記憶領域が割り当てられている。従って、デコーダ１１０により、コマンドデータが出力調整コマンドであると判別されたとき、制御レジスタ１２０の記憶領域に、該コマンドデータ（或いは該コマンドデータのパラメータ）に対応した制御データが設定される。また、コマンドデータが信号出力コマンドであると判別されたとき、バッファ１３０の記憶領域に、該コマンドデータ（或いは該コマンドデータのパラメータ）に対応した制御データが設定される。

図９に、制御レジスタ１２０の構成の概要を示す。

制御レジスタ１２０は、基準クロック選択レジスタ１２０−ａ、分周クロック選択レジスタ１２０−ｂ、クロック位相選択レジスタ１２０−ｃ、クロック出力論理レベル設定レジスタ１２０−ｄ、クロック出力設定レジスタ１２０−ｅ、データ位相選択レジスタ１２０−ｆ、データ取込信号論理レベル設定レジスタ１２０−ｇ、データ出力設定レジスタ１２０−ｈを含む。これら各レジスタには、第１のアドレス領域においてそれぞれ固有のアドレスが割り当てられ、デコーダ１１０のデコード結果に基づいて、コマンドデータに対応した制御データが設定される。

例えば図８に示す基準クロック設定コマンドに基づいて、当該コマンド又は当該コマンドのパラメータに対応した値が、基準クロック選択レジスタ１２０−ａに設定される。設定コマンド又は当該コマンドのパラメータを、コマンドデータということができる。制御レジスタ１２０は、基準クロック選択レジスタ１２０−ａの設定値に対応した基準クロック選択信号ＲＣＬＫＳＥＬを出力する。

分周クロック設定コマンドに基づいて、当該コマンド又は当該コマンドのパラメータに対応した値が、分周クロック選択レジスタ１２０−ｂに設定される。制御レジスタ１２０は、分周クロック選択レジスタ１２０−ｂの設定値に対応した分周クロック選択信号ＤＩＶを出力する。

クロック位相選択コマンドに基づいて、当該コマンド又は当該コマンドのパラメータに対応した値が、クロック位相選択レジスタ１２０−ｃに設定される。制御レジスタ１２０は、クロック位相選択レジスタ１２０−ｃの設定値に対応したクロック位相選択信号ＣＰＳＥＬを出力する。

クロック出力論理レベル設定コマンドに基づいて、当該コマンド又は当該コマンドのパラメータに対応した値が、クロック出力論理レベル設定レジスタ１２０−ｄに設定される。制御レジスタ１２０は、クロック出力論理レベル設定レジスタ１２０−ｄの設定値に対応したクロック出力論理レベル設定信号ＣＬＫＰＮを出力する。

クロック出力設定コマンドに基づいて、当該コマンド又は当該コマンドのパラメータに対応した値が、クロック出力設定レジスタ１２０−ｅに設定される。制御レジスタ１２０は、クロック出力設定レジスタ１２０−ｅの設定値に対応したクロック出力設定信号ＣＣＯＮＴを出力する。

データ位相選択コマンドに基づいて、当該コマンド又は当該コマンドのパラメータに対応した値が、データ位相選択レジスタ１２０−ｆに設定される。制御レジスタ１２０は、データ位相選択レジスタ１２０−ｆの設定値に対応したデータ位相選択信号ＤＰＳＥＬを出力する。

データ取込信号論理レベル設定コマンドに基づいて、当該コマンド又は当該コマンドのパラメータに対応した値が、データ取込信号論理レベル設定レジスタ１２０−ｇに設定される。制御レジスタ１２０は、データ取込信号論理レベル設定レジスタ１２０−ｇの設定値に対応したデータ取込信号論理レベル設定信号ＤＡＴＡＰＮを出力する。

データ出力設定コマンドに基づいて、当該コマンド又は当該コマンドのパラメータに対応した値が、データ出力設定レジスタ１２０−ｈに設定される。制御レジスタ１２０は、データ出力設定レジスタ１２０−ｈの設定値に対応したデータ出力設定信号ＤＣＯＮＴを出力する。

基準クロック選択信号ＲＣＬＫＳＥＬ、分周クロック選択信号ＤＩＶ、クロック位相選択信号ＣＰＳＥＬ、クロック出力論理レベル設定信号ＣＬＫＰＮ、クロック出力設定信号ＣＣＯＮＴ、データ位相選択信号ＤＰＳＥＬ、データ取込信号論理レベル設定信号ＤＡＴＡＰＮ、及びデータ出力設定信号ＤＣＯＮＴは、出力調整回路１４０に供給される。

図１０に、出力調整回路１４０の構成の概要を示す。

出力調整回路１４０は、基準クロック選択回路１４２、Ｎ（Ｎは２以上の整数）相クロック生成回路１４４、クロック位相選択回路１４６、クロック出力論理レベル変換回路１４８、クロック出力回路１５０、データ位相選択回路１５２、データ取込信号論理レベル変換回路１５４、データ出力制御回路１５６、データ出力回路１５８を含む。

基準クロック選択回路１４２は、基準クロック選択信号ＲＣＬＫＳＥＬに基づいて（広義には制御レジスタ１２０の設定値に基づいて）、互いに異なる周波数を有する複数の基準クロックのうち１つの基準クロックを選択する。

Ｎ相クロック生成回路１４４は、基準クロック選択回路１４２によって選択された１つの基準クロックを分周した分周クロックを基準に、互いに位相の異なるＮ相の位相クロックを生成する。Ｎ相クロック生成回路１４４によって生成されたＮ相の位相クロックが、クロック位相選択回路１４６と、データ位相選択回路１５２とに供給される。

またＮ相クロック生成回路１４４は、分周クロック選択信号ＤＩＶに基づいて（広義には制御レジスタ１２０の設定値に基づいて）設定される分周比で、基準クロック選択回路１４２によって選択された１つの基準クロックを分周した分周クロックを基準に、互いに位相の異なるＮ相の位相クロックを生成することができる。

クロック位相選択回路１４６は、クロック位相選択信号ＣＰＳＥＬに基づいて（広義には制御レジスタ１２０の設定値に基づいて）、互いに位相の異なる複数の位相クロックのうち１つの位相クロックを選択する。より具体的には、クロック位相選択回路１４６は、クロック位相選択信号ＣＰＳＥＬに基づいて、Ｎ相クロック生成回路１４４によって生成されたＮ相の位相クロックのうち１つの位相クロックを選択する。

クロック出力論理レベル変換回路１４８は、クロック出力論理レベル設定信号ＣＬＫＰＮ（広義には制御レジスタ１２０の設定値に基づいて）、クロック位相選択回路１４６によって選択された１つの位相クロック又はその反転信号のいずれかを出力する。

クロック出力回路１５０は、クロック出力設定信号ＣＣＯＮＴに対応した期間（広義には制御レジスタ１２０の設定値に対応した期間）だけ、クロック位相選択回路１４６によって選択された１つの位相クロック又はその反転信号を遅延させて出力する。クロック出力回路１５０により出力された信号が、電源回路（信号処理回路２０）に供給されるクロックとなる。

また、データ位相選択回路１５２は、データ位相選択信号ＤＰＳＥＬに基づいて（広義には制御レジスタ１２０の設定値に基づいて）、互いに位相の異なる複数の位相クロックのうち１つの位相クロックを選択する。より具体的には、データ位相選択回路１５２は、データ位相選択信号ＤＰＳＥＬに基づいて、Ｎ相クロック生成回路１４４によって生成されたＮ相の位相クロックのうち１つの位相クロックを選択する。

データ取込信号論理レベル変換回路１５４は、データ取込信号論理レベル設定信号ＤＡＴＡＰＮに基づいて（広義には制御レジスタ１２０の設定値に基づいて）、データ位相選択回路１５２によって選択された１つの位相クロック又はその反転信号のいずれかを出力する。

データ出力制御回路１５６は、データ出力設定信号ＤＣＯＮＴに対応した期間（広義には制御レジスタ１２０の設定値に対応した期間）だけ、データ位相選択回路１５２によって選択された１つの位相クロック又はその反転信号を遅延させて出力する。データ出力制御回路１５６により出力された信号が、データ出力回路１５８に供給されるデータ取込信号となる。

データ出力回路１５８は、データ取込信号に同期して、バッファ１３０から読み出された制御データを出力する。データ出力回路１５８により出力された信号が、電源回路（信号処理回路２０）に供給される制御データとなる。

このような出力調整回路１４０において、基準クロック選択回路１４２により、制御レジスタ１２０の設定値に対応した周波数を有するクロックを、信号処理回路２０に供給できる。またクロック位相選択回路１４６により、制御レジスタ１２０の設定値に対応した位相を有するクロックを、信号処理回路２０に供給できる。更にクロック出力論理レベル変換回路１４８により、制御レジスタ１２０の設定値に対応して、クロックの正転出力又は反転出力を信号処理回路２０に供給できる。更にクロック出力回路１５０により、基準タイミングから制御レジスタ１２０の設定値に対応した期間だけ遅延させて出力されるクロックを、信号処理回路２０に供給できる。

またデータ位相選択回路１５２により、制御レジスタ１２０の設定値に対応した位相を有するデータ取込信号で同期させた制御データを、信号処理回路２０に供給できる。更にデータ取込信号論理レベル変換回路１５４により、制御レジスタ１２０の設定値に対応して、データ取込信号の正転出力又は反転出力で同期させた制御データを、信号処理回路２０に供給できる。更にデータ出力制御回路１５６により、基準タイミングから制御レジスタ１２０の設定値に対応した期間だけ遅延させた制御データを、信号処理回路２０に供給できる。

従って、他のデバイスとの間のいわゆるＡＣ特性の違いを吸収して、デバイスを汎用化する信号出力調整回路を提供できる。

なお、図１０における出力調整回路１４０は、上記回路の一部を省略する構成でもよい。この場合でも、省略されない各回路により制御データ又はクロックの出力を調整できるという効果を得ることができる。

２． 表示ドライバ
次に、本実施形態における信号出力調整回路１００を表示ドライバに適用した場合について説明する。

図１１に、本実施形態における信号出力調整回路１００が適用された表示ドライバの構成の概要を示す。但し、図３に示す信号出力調整回路１００と同一部分には同一符号を付し、適宜説明を省略する。

表示ドライバ２００は、信号出力調整回路１００、表示データバス２１０、データレジスタ２２０、ラインラッチ２３０、ＤＡＣ（Digital-to-Analog Converter）（広義には電圧選択回路）２４０、データ線駆動回路２５０、制御回路２６０を含む。

表示データバス２１０には、データ線を駆動するための表示データが供給される。表示データバス２１０には、所与のドットクロックＣＰＨに同期して画素単位にシリアルに入力される表示データが供給される。この表示データは、表示コントローラによって供給される。

データレジスタ２２０は、ドットクロックＣＰＨに基づいて表示データバス２１０上の表示データを取り込む。データレジスタ２２０は、シフトレジスタにより構成される。そして、データレジスタ２２０は、シフトレジスタのシフトタイミングを規定するドットクロックＣＰＨに基づき、表示データバス２１０上の表示データを、１画素単位で取り込んでいく。

ラインラッチ２３０は、データレジスタ２２０に取り込まれた表示データを、水平同期信号ＨＳＹＮＣに基づいてラッチする。水平同期信号は、一水平走査期間を指定する信号である。

ＤＡＣ２４０は、各基準電圧が表示データに対応した複数の基準電圧の中から、データ線ごとにラインラッチ２３０からの表示データに対応する駆動電圧（階調電圧）を出力する。より具体的には、ＤＡＣ２４０は、ラインラッチ２３０からの表示データをデコードし、デコード結果に基づいて複数の基準電圧のいずれかを選択する。ＤＡＣ２４０において選択された基準電圧は、駆動電圧としてデータ線駆動回路２５０に出力される。

データ線駆動回路２５０は、各データ出力部が各データ線出力端子に対応して設けられた複数のデータ出力部を有する。データ線駆動回路２５０の各データ出力部は、ＤＡＣ２４０からの駆動電圧に基づいて、データ線を駆動する。データ出力部は、その出力がデータ線に接続されたボルテージフォロワ接続の演算増幅器を含む。

制御回路２６０は、メモリ制御回路１７０の機能を有すると共に、信号出力調整回路１００、データレジスタ２２０、ラインラッチ２３０、ＤＡＣ２４０、及びデータ線駆動回路２５０の制御を行う。この制御回路２６０は、制御レジスタ１２０の設定値に基づいて、これら各回路の制御を行う。

制御回路２６０は、制御レジスタ１２０の設定値により、データ線駆動回路２５０の各データ出力部に対してデータ線の駆動のオン・オフ制御を行うことができる。また制御回路２６０は、制御レジスタ１２０の設定値により、データレジスタ２２０を構成するシフトレジスタのシフト方向を制御し、表示データの取込方向を制御することができる。このような制御レジスタ１２０の設定値は、上述と同様にＥＥＰＲＯＭから読み出されたコマンドデータのデコード結果に基づいて設定される。

図１１における信号出力調整回路１００の出力調整回路１４０は、表示系特有のクロックを基準クロックとして用い、該基準クロックを用いて制御データ又はクロックの出力調整を行う。ここで、表示系特有のクロックとしては、ドットクロックＣＰＨ、水平同期信号ＨＳＹＮＣ、及び一垂直走査期間を指定する垂直同期信号ＶＳＹＮＣがある。

図１２に、ドットクロックＣＰＨ、水平同期信号ＨＳＹＮＣ及び垂直同期信号ＶＳＹＮＣを模式的に示す。

ドットクロックＣＰＨは、例えば数メガヘルツのクロックである。表示データを表示ドライバ２００に供給する表示コントローラは、ドットクロックＣＰＨに同期させて画素単位にシリアルに表示データを出力する。

また、水平同期信号ＨＳＹＮＣの周波数は、駆動するデータ線数に依存して決められるが、例えば数キロヘルツのクロックである。これに対して、垂直同期信号ＶＳＹＮＣは、例えば６０ヘルツのクロックである。

次に、表示ドライバ２００に適用される信号出力調整回路１００の出力調整回路１４０の具体的な構成例について説明する。以下では、出力調整回路１４０が、ドットクロックＣＰＨ、水平同期信号ＨＳＹＮＣ、及び垂直同期信号ＶＳＹＮＣを基準クロックとし、Ｎが４であるものとして説明する。

図１３に、出力調整回路１４０の構成例を示す。但し、図１０に示す出力調整回路１４０と同一部分には同一符号を付し、適宜説明を省略する。

図１３において、基準クロック選択回路１４２は、基準クロック選択信号ＲＣＬＫＳＥＬに基づいて、ドットクロックＣＰＨ、水平同期信号ＨＳＹＮＣ、及び垂直同期信号ＶＳＹＮＣのうちの１つを選択し、選択基準クロックＣＫとして出力する。

４相クロック生成回路１４４は、選択基準クロックＣＫを分周した分周クロックを基準に、互いに位相の異なる４相の位相クロックＰＨ０〜ＰＨ３を生成する。このとき、４相クロック生成回路１４４は、分周クロック選択信号ＤＩＶに対応した分周比で分周した分周クロックを用いる。

図１４に、４相クロック生成回路１４４の構成例を示す。

４相クロック生成回路１４４は、選択基準クロックＣＫを４分周する分周回路３００、分周クロック選択回路３１０、位相生成回路３２０を含む。

分周回路３００は、４つのＴ形フリップフロップＴＦＦ１〜ＴＦＦ４を含む。Ｔ形フリップフロップＴＦＦ１は、選択基準クロックＣＫを分周した２分周クロック（ＣＫ／２）を出力する。Ｔ形フリップフロップＴＦＦ２は、２分周クロック（ＣＫ／２）を分周した４分周クロック（ＣＫ／４）を出力する。Ｔ形フリップフロップＴＦＦ３は、４分周クロック（ＣＫ／４）を分周した８分周クロック（ＣＫ／８）を出力する。Ｔ形フリップフロップＴＦＦ４は、８分周クロック（ＣＫ／８）を分周した１６分周クロック（ＣＫ／１６）を出力する。選択基準クロックＣＫとこれら分周クロック（ＣＫ／２、ＣＫ／４、ＣＫ／８、ＣＫ／１６）とは、分周クロック選択回路３１０に供給される。

分周クロック選択回路３１０は、分周クロック選択信号ＤＩＶに基づいて、第１及び第２の選択分周クロックＣＬＡ、ＣＬＢを選択する。

図１５に、分周クロック選択回路３１０の動作例の真理値表を示す。分周クロック選択信号ＤＩＶにより分周比が指定される。分周クロック選択信号ＤＩＶにより指定される分周比が１のとき、第１及び第２の選択分周クロックＣＬＡ、ＣＬＢとして、それぞれ選択基準クロックＣＫ及び２分周クロック（ＣＫ／２）が選択されることを意味する。分周クロック選択信号ＤＩＶにより指定される分周比が２、４のときも、同様にして第１及び第２の選択分周クロックＣＬＡ、ＣＬＢとして、分周クロックが選択される。

図１４において、位相生成回路３２０は、３つのＤ形フリップフロップＤＦＦ１〜ＤＦＦ３を含む。第２の選択分周クロックＣＬＢが位相クロックＰＨ０となる。Ｄ形フリップフロップＤＦＦ１は、第２の選択分周クロックＣＬＢを、第１の選択分周クロックＣＬＡで同期させた位相クロックＰＨ１を生成する。Ｄ形フリップフロップＤＦＦ２は、位相クロックＰＨ１を、第１の選択分周クロックＣＬＡで同期させた位相クロックＰＨ２を生成する。Ｄ形フリップフロップＤＦＦ３は、位相クロックＰＨ２を、第１の選択分周クロックＣＬＡで同期させた位相クロックＰＨ３を生成する。

図１６に、図１４及び図１５に示す４相クロック生成回路１４４の動作例のタイミング図を示す。ここでは、分周クロック選択信号ＤＩＶが１、２、４が指定された場合の４相の位相クロックＰＨ０〜ＰＨ３のタイミング図を示している。

このような４相の位相クロックＰＨ０〜ＰＨ３は、図１３に示すように、クロック位相選択回路１４６と、データ位相選択回路１５２に供給される。

クロック位相選択信号ＣＰＳＥＬに基づいてクロック位相選択回路１４６によって選択された１つの位相クロックは、クロック出力論理レベル変換回路１４８に供給される。クロック出力論理レベル変換回路１４８は、クロック出力論理レベル設定信号ＣＬＫＰＮに応じて、クロック位相選択回路１４６の出力クロックの正転出力又は反転出力をクロック出力回路１５０に供給する。

クロック出力回路１５０は、ラッチ３５０、３５２、カウンタ３５４、コンパレータ３５６を含むことができる。ラッチ３５０は、基準タイミング信号ＲＴ１に基づいて、クロック位相選択回路１４６の出力をラッチする。カウンタ３５４は、基準タイミング信号ＲＴ１に基づいてカウント値のカウントを開始し、クロック位相選択回路１４６の出力ＣＫＯ１のエッジをカウントする。コンパレータ３５６は、クロック出力設定信号ＣＣＯＮＴによって指定される値と、カウンタ３５４のカウント値とを比較する。そしてコンパレータ３５６は、両者の値が一致したとき、パルスを出力する。ラッチ３５２は、該パルスに基づいてラッチ３５０の出力をラッチする。ラッチ３５２の出力が、信号処理回路２０に対してクロックとして出力される。

図１７にクロック出力回路１５０の動作例のタイミング図を示す。このようにクロック出力設定信号ＣＣＯＮＴによって指定される値と、カウンタ３５４のカウント値とが一致するまでの期間だけクロック出力論理レベル変換回路１４８の出力を遅延させる。

一方、図１３において、データ位相選択信号ＤＰＳＥＬに基づいてデータ位相選択回路１５２によって選択された１つの位相クロックは、データ取込信号論理レベル変換回路１５４に供給される。データ取込信号論理レベル変換回路１５４は、データ取込信号論理レベル設定信号ＤＡＴＡＰＮに応じて、データ位相選択回路１５２の出力クロックの正転出力又は反転出力をデータ出力制御回路１５６に供給する。

データ出力制御回路１５６は、クロック出力回路１５０と同様の構成で、基準タイミング信号ＲＴ２を基準に、データ出力設定信号ＤＣＯＮＴによって指定される値と、カウンタのカウント値とが一致するまでの期間だけデータ取込信号論理レベル変換回路１５４の出力を遅延させたデータ取込信号を出力する。

データ出力回路１５８は、Ｄ形フリップフロップにより構成される。データ出力回路１５８は、データ出力制御回路１５６からのデータ取込信号のエッジに同期して、バッファ１３０から読み出された制御データを取り込んで、信号処理回路２０に対して出力する。

以上説明したような信号出力調整回路の機能を有する表示ドライバを提供することで、コマンドデータに基づいて、該表示ドライバのインタフェース仕様と異なるインタフェース仕様を有する走査ドライバや電源回路などの他のデバイスに制御データを設定することができ、システムの構築の容易化を図ることができる。そして、他のデバイスとの間のいわゆるＡＣ特性の違いを吸収でき、汎用的な表示ドライバを提供でき、低コスト化を図ることができるようになる。

３． 電気光学装置への適用例
次に、図１１に示す表示ドライバ２００が適用される電気光学装置について説明する。以下では、電気光学装置として液晶装置を例に説明する。

図１８に、電気光学装置の構成の概要を示す。ただし、図１及び図１１と同一部分には同一符号を付し、適宜説明を省略する。

電気光学装置は、携帯電話機、携帯型情報機器（ＰＤＡ等）、デジタルカメラ、プロジェクタ、携帯型オーディオプレーヤ、マスストレージデバイス、ビデオカメラ、電子手帳、又はＧＰＳ（Global Positioning System）などの種々の電子機器に組み込むことがで
きる。

図１８において、電気光学装置６１０は、液晶表示（ＬＣＤ）パネル（広義には表示パネル又は電気光学パネル）６２０、表示ドライバ２００、走査ドライバ（ゲートドライバ）６４０、ＬＣＤコントローラ（広義には表示コントローラ）６５０、電源回路６６０を含む。

なお、電気光学装置６１０にこれら全ての回路ブロックを含める必要はなく、その一部の回路ブロックを省略する構成にしてもよい。

ＬＣＤパネル６２０は、各走査線（ゲート線）が各行に設けられた複数の走査線（ゲート線）と、複数の走査線と交差し各データ線が各列に設けられた複数のデータ線（ソース線）と、各画素が複数の走査線のいずれかの走査線及び複数のデータ線のいずれかのデータ線により特定される複数の画素とを含む。各画素は、薄膜トランジスタ（Thin Film Transistor：以下、ＴＦＴと略す）と画素電極とを含む。データ線にはＴＦＴが接続され、該ＴＦＴに画素電極が接続される。

より具体的には、ＬＣＤパネル６２０は例えばガラス基板からなるパネル基板上に形成される。パネル基板には、図１８のＹ方向に複数配列されそれぞれＸ方向に伸びる走査線ＧＬ１〜ＧＬＭ（Ｍは２以上の整数。Ｍは３以上が望ましい。）と、Ｘ方向に複数配列されそれぞれＹ方向に伸びるデータ線ＤＬ１〜ＤＬＮ（Ｎは２以上の整数）とが配置されている。走査線ＧＬｍ（１≦ｍ≦Ｍ、ｍは整数）とデータ線ＤＬｎ（１≦ｎ≦Ｎ、ｎは整数）との交差点に対応する位置に画素ＰＥｍｎが設けられている。画素ＰＥｍｎは、ＴＦＴｍｎと画素電極とを含む。

ＴＦＴｍｎのゲート電極は走査線ＧＬｍに接続される。ＴＦＴｍｎのソース電極はデータ線ＤＬｎに接続される。ＴＦＴｍｎのドレイン電極は画素電極に接続される。画素電極と、該画素電極と液晶素子（広義には電気光学物質）を介して対向する対向電極ＣＯＭ（コモン電極）との間には、液晶容量ＣＬｍｎが形成されている。なお液晶容量ＣＬｍｎと並列に、保持容量を形成するようにしても良い。画素電極と対向電極ＣＯＭとの間の電圧に応じて、画素の透過率が変化するようになっている。対向電極ＣＯＭに供給される電圧ＶＣＯＭは、電源回路６６０により生成される。

このようなＬＣＤパネル６２０は、例えば画素電極及びＴＦＴが形成された第１の基板と、対向電極が形成された第２の基板とを貼り合わせ、両基板の間に電気光学材料としての液晶を封入させることで形成される。

表示ドライバ２００は、一水平走査期間ごとに供給される一水平走査期間分の表示データに基づいてＬＣＤパネル６２０のデータ線ＤＬ１〜ＤＬＮを駆動する。より具体的には、表示ドライバ２００は、表示データに基づいてデータ線ＤＬ１〜ＤＬＮの少なくとも１つを駆動することができる。

走査ドライバ６４０は、ＬＣＤパネル６２０の走査線ＧＬ１〜ＧＬＭを走査する。より具体的には、走査ドライバ６４０は、一垂直期間内に走査線ＧＬ１〜ＧＬＭを順次選択し、選択した走査線を駆動する。

ＬＣＤコントローラ６５０は、図示しないＣＰＵ等のホストにより設定された内容に従って、表示ドライバ２００、走査ドライバ６４０及び電源回路６６０に対して制御信号を出力する。より具体的には、ＬＣＤコントローラ６５０は、表示ドライバ２００及び走査ドライバ６４０に対しては、例えば動作モードの設定や内部で生成した水平同期信号や垂直同期信号を供給する。水平同期信号は、水平走査期間を規定する。垂直同期信号は、垂直走査期間を規定する。またＬＣＤコントローラ６５０は、電源回路６６０に対しては、極性反転信号ＰＯＬにより、対向電極ＣＯＭの電圧ＶＣＯＭの極性反転タイミングの制御を行う。

電源回路６６０は、外部から供給される基準電圧に基づいて、ＬＣＤパネル６２０の各種電圧や、対向電極ＣＯＭの電圧ＶＣＯＭを生成する。

表示ドライバ２００は、初期化後に、メモリ１０に予め記憶されたコマンドデータを読み出し、上述したように制御データ及びクロックの出力調整を行い、走査ドライバ６４０や電源回路６６０に各種クロックの出力や、各種制御データの設定を行う。例えば電源回路６６０に対し、上述の電源出力コマンド、ＶＣＯＭ設定コマンド、電源スリープ設定コマンド、及び昇圧クロック設定コマンドの少なくとも１つに対応した制御データを出力し、電源回路６６０の設定を行う。

なお図１８では、電気光学装置６１０がＬＣＤコントローラ６５０を含む構成になっているが、ＬＣＤコントローラ６５０を電気光学装置６１０の外部に設けてもよい。或いは、ＬＣＤコントローラ６５０と共にホスト（図示せず）を電気光学装置６１０に含めるように構成してもよい。

また走査ドライバ６４０、ＬＣＤコントローラ６５０及び電源回路６６０のうち少なくとも１つを表示ドライバ２００に内蔵させてもよい。

また、表示ドライバ２００、走査ドライバ６４０、ＬＣＤコントローラ６５０及び電源回路６６０の一部又は全部をＬＣＤパネル６２０上に形成してもよい。例えば図１９では、ＬＣＤパネル６２０上に、表示ドライバ２００及び走査ドライバ６４０が形成されている。このようにＬＣＤパネル６２０は、複数のデータ線と、複数の走査線と、各画素が複数のデータ線のいずれかと複数の走査線のいずれかとにより特定される複数の画素と、複数のデータ線を駆動する表示ドライバとを含むように構成することができる。ＬＣＤパネル６２０の画素形成領域６８０に、複数の画素が形成されている。

なお、本発明は上述した実施の形態に限定されるものではなく、本発明の要旨の範囲内で種々の変形実施が可能である。例えば、本発明は上述のＬＣＤパネルの駆動に適用されるものに限らず、エレクトロクミネッセンス、プラズマディスプレイ装置の駆動に適用可能である。

また、本発明のうち従属請求項に係る発明においては、従属先の請求項の構成要件の一部を省略する構成とすることもできる。また、本発明の１の独立請求項に係る発明の要部を、他の独立請求項に従属させることもできる。

本実施形態における信号出力調整回路の接続関係の模式図。 図２（Ａ）〜（Ｄ）は信号出力調整回路を含む半導体装置の構成例の模式図。 本実施形態における信号出力調整回路の構成の概要のブロック図。 ＥＥＰＲＯＭの説明図。 ＥＥＰＲＯＭの読み出し制御の一例のタイミング図。 ＥＥＰＲＯＭのメモリ空間の一例を示す図。 コマンドデータの構成例を示す図。 コマンドデータの一例を示す図。 制御レジスタの構成の概要を示す構成図。 出力調整回路の構成の概要を示すブロック図。 本実施形態における信号出力調整回路が適用された表示ドライバの構成の概要を示すブロック図。 ドットクロック、水平同期信号及び垂直同期信号を模式的なタイミング図。 出力調整回路の構成例のブロック図。 ４相クロック生成回路の構成例のブロック図。 分周クロック選択回路の動作例の真理値表を示す図。 図１４及び図１５の４相クロック生成回路の動作例のタイミング図。 クロック出力回路の動作例のタイミング図。 電気光学装置の構成の概要を示す構成図。 電気光学装置の他の構成の概要を示す構成図。

符号の説明

１０ メモリ、２０ 信号処理回路、１００ 信号出力調整回路、１１０ デコーダ、
１２０ 制御レジスタ、１３０ バッファ、１４０ 出力調整回路、
１４２ 基準クロック選択回路、１４４ Ｎ相クロック生成回路、
１４６ クロック位相選択回路、１４８ クロック出力論理レベル変換回路、
１５０ クロック出力回路、１５２ データ位相選択回路、
１５４ データ取込信号論理レベル変換回路、１５６ データ出力制御回路、
１５８ データ出力回路、１７０ メモリ制御回路、２００ 表示ドライバ、
２１０ 表示データバス、２２０ データレジスタ、２３０ ラインラッチ、
２４０ ＤＡＣ、２５０ データ線駆動回路

Claims (11)

1. コマンドデータに対応した制御データの出力を調整する信号出力調整回路であって、
   メモリから読み出された前記コマンドデータをデコードするデコーダと、
   前記デコーダにより、前記コマンドデータが前記制御データを設定するための第１のコマンドデータであると判別されたとき、該第１のコマンドデータに対応した第１の制御データが設定される制御レジスタと、
   前記デコーダにより、前記コマンドデータが制御データを出力するための第２のコマンドデータであると判別されたとき、該第２のコマンドデータに対応した第２の制御データが格納されるバッファと、
   前記制御レジスタの設定値に基づいて、前記バッファに格納された前記第２の制御データを読み出し、該第２の制御データをデータ取込信号に同期して出力する出力調整回路と、
   を含み、
   前記出力調整回路は、
   前記データ取込信号の反転出力の可否、及び前記データ取込信号の出力タイミングの少なくとも１つを、前記制御レジスタの設定値に基づいて設定することを特徴とする信号出力調整回路。
2. 請求項１において、
   前記出力調整回路は、
   前記制御レジスタの設定値に基づいて、互いに位相の異なる複数の位相クロックのうち１つの位相クロックを選択するデータ位相選択回路と、
   前記制御レジスタの設定値に基づいて、前記データ位相選択回路によって選択された１つの位相クロック又はその反転信号のいずれかを出力するデータ信号出力論理レベル変換回路と、
   前記制御レジスタの設定値に対応した期間だけ、前記データ信号出力論理レベル変換回路の出力を遅延させた前記データ取込信号を生成するデータ出力制御回路と、
   を含むことを特徴とする信号出力調整回路。
3. 請求項１又は２において、
   前記データ取込信号は、所与のクロックに同期した信号であり、
   前記出力調整回路は、
   前記制御レジスタの設定値に基づいて、周波数、位相、反転出力の可否、及び出力タイミングの少なくとも１つが設定された前記クロックを出力することを特徴とする信号出力調整回路。
4. クロックの出力を調整する信号出力調整回路であって、
   前記クロックと異なるアクセス制御信号を出力してメモリからコマンドデータ読み出す制御を行うメモリ制御回路と、
   前記メモリから読み出された前記コマンドデータをデコードするデコーダと、
   前記デコーダのデコード結果に基づいて、前記コマンドデータに対応した第２の制御データが設定される制御レジスタと、
   前記制御レジスタの設定値に基づいて、クロックを出力する出力調整回路と、
   を含み、
   前記出力調整回路は、
   前記アクセス制御信号の出力を調整することなく、前記制御レジスタの設定値に基づいて、周波数、位相、反転出力の可否、及び出力タイミングの少なくとも１つが設定された前記クロックを出力することを特徴とする信号出力調整回路。
5. 請求項３又は４において、
   前記出力調整回路は、
   前記制御レジスタの設定値に基づいて、互いに位相の異なる複数の位相クロックのうち１つの位相クロックを選択するクロック位相選択回路と、
   前記制御レジスタの設定値に基づいて、前記クロック位相選択回路によって選択された１つの位相クロック又はその反転信号のいずれかを出力するクロック出力論理レベル変換回路と、
   前記制御レジスタの設定値に対応した期間だけ、前記クロック出力論理レベル変換回路の出力を遅延させて前記クロックとして出力するクロック出力回路と、
   を含むことを特徴とする信号出力調整回路。
6. クロックの出力を調整する信号出力調整回路であって、
   メモリから読み出されたコマンドデータをデコードするデコーダと、
   前記デコーダのデコード結果に基づいて、前記コマンドデータに対応した第２の制御データが設定される制御レジスタと、
   前記制御レジスタの設定値に基づいて、クロックを出力する出力調整回路と、
   を含み、
   前記出力調整回路は、
   前記制御レジスタの設定値に基づいて、互いに位相の異なる複数の位相クロックのうち１つの位相クロックを選択するクロック位相選択回路と、
   前記制御レジスタの設定値に基づいて、前記クロック位相選択回路によって選択された１つの位相クロック又はその反転信号のいずれかを出力するクロック出力論理レベル変換回路と、
   前記制御レジスタの設定値に対応した期間だけ、前記クロック出力論理レベル変換回路の出力を遅延させて前記クロックとして出力するクロック出力回路と、
   を含み、
   前記制御レジスタの設定値に基づいて、周波数、位相、反転出力の可否、及び出力タイミングの少なくとも１つが設定された前記クロックを出力することを特徴とする信号出力調整回路。
7. 請求項２、５又は６において、
   前記出力調整回路は、
   前記制御レジスタの設定値に基づいて、互いに異なる周波数を有する複数の基準クロックのうち１つの基準クロックを選択する基準クロック選択回路と、
   前記基準クロック選択回路によって選択された１つの基準クロックを分周した分周クロックを基準に、互いに位相の異なるＮ（Ｎは２以上の整数）相の位相クロックを生成するＮ相クロック生成回路と、
   を含み、
   前記Ｎ相クロック生成回路によって生成されたＮ相の前記位相クロックが、前記クロック位相選択回路又は前記データ位相選択回路に供給されることを特徴とする信号出力調整回路。
8. 請求項７において、
   前記Ｎ相クロック生成回路は、
   前記制御レジスタの設定値に基づいて設定される分周比で、前記基準クロック選択回路によって選択された１つの基準クロックを分周した分周クロックを基準に、互いに位相の異なるＮ相の位相クロックを生成することを特徴とする信号出力調整回路。
9. 請求項１乃至８のいずれかにおいて、
   前記メモリは、不揮発性メモリであることを特徴とする信号出力調整回路。
10. 表示データに基づいて電気光学装置のデータ線を駆動する表示ドライバであって、
    所与のドットクロックに同期して画素単位にシリアルに入力される前記表示データを、前記ドットクロックに基づいて取り込むデータレジスタと、
    一水平走査期間を指定する水平同期信号に基づいて、前記データレジスタに取り込まれた前記表示データをラッチするラインラッチと、
    前記ラインラッチにラッチされた前記表示データに基づいて前記データ線を駆動するデータ線駆動回路と、
    請求項７又は８記載の前記信号出力調整回路と、
    を含み、
    前記複数の基準クロックは、
    前記ドットクロック、前記水平同期信号、及び一垂直走査期間を指定する垂直同期信号のうち少なくとも１つを含むことを特徴とする表示ドライバ。
11. 請求項１０において、
    前記出力調整回路は、
    前記電気光学装置の電源を供給する電源回路、及び前記電気光学装置の走査線を走査する走査ドライバのうち少なくとも１つに、前記第２の制御データ又は前記クロックを出力することを特徴とする表示ドライバ。

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