JP4100300B2 - 信号出力調整回路及び表示ドライバ - Google Patents
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Description
図1に、本実施形態における信号出力調整回路の接続関係の模式図を示す。
次に、本実施形態における信号出力調整回路100を表示ドライバに適用した場合について説明する。
次に、図11に示す表示ドライバ200が適用される電気光学装置について説明する。以下では、電気光学装置として液晶装置を例に説明する。
きる。
120 制御レジスタ、130 バッファ、140 出力調整回路、
142 基準クロック選択回路、144 N相クロック生成回路、
146 クロック位相選択回路、148 クロック出力論理レベル変換回路、
150 クロック出力回路、152 データ位相選択回路、
154 データ取込信号論理レベル変換回路、156 データ出力制御回路、
158 データ出力回路、170 メモリ制御回路、200 表示ドライバ、
210 表示データバス、220 データレジスタ、230 ラインラッチ、
240 DAC、250 データ線駆動回路
Claims (11)
- コマンドデータに対応した制御データの出力を調整する信号出力調整回路であって、
メモリから読み出された前記コマンドデータをデコードするデコーダと、
前記デコーダにより、前記コマンドデータが前記制御データを設定するための第1のコマンドデータであると判別されたとき、該第1のコマンドデータに対応した第1の制御データが設定される制御レジスタと、
前記デコーダにより、前記コマンドデータが制御データを出力するための第2のコマンドデータであると判別されたとき、該第2のコマンドデータに対応した第2の制御データが格納されるバッファと、
前記制御レジスタの設定値に基づいて、前記バッファに格納された前記第2の制御データを読み出し、該第2の制御データをデータ取込信号に同期して出力する出力調整回路と、
を含み、
前記出力調整回路は、
前記データ取込信号の反転出力の可否、及び前記データ取込信号の出力タイミングの少なくとも1つを、前記制御レジスタの設定値に基づいて設定することを特徴とする信号出力調整回路。 - 請求項1において、
前記出力調整回路は、
前記制御レジスタの設定値に基づいて、互いに位相の異なる複数の位相クロックのうち1つの位相クロックを選択するデータ位相選択回路と、
前記制御レジスタの設定値に基づいて、前記データ位相選択回路によって選択された1つの位相クロック又はその反転信号のいずれかを出力するデータ信号出力論理レベル変換回路と、
前記制御レジスタの設定値に対応した期間だけ、前記データ信号出力論理レベル変換回路の出力を遅延させた前記データ取込信号を生成するデータ出力制御回路と、
を含むことを特徴とする信号出力調整回路。 - 請求項1又は2において、
前記データ取込信号は、所与のクロックに同期した信号であり、
前記出力調整回路は、
前記制御レジスタの設定値に基づいて、周波数、位相、反転出力の可否、及び出力タイミングの少なくとも1つが設定された前記クロックを出力することを特徴とする信号出力調整回路。 - クロックの出力を調整する信号出力調整回路であって、
前記クロックと異なるアクセス制御信号を出力してメモリからコマンドデータ読み出す制御を行うメモリ制御回路と、
前記メモリから読み出された前記コマンドデータをデコードするデコーダと、
前記デコーダのデコード結果に基づいて、前記コマンドデータに対応した第2の制御データが設定される制御レジスタと、
前記制御レジスタの設定値に基づいて、クロックを出力する出力調整回路と、
を含み、
前記出力調整回路は、
前記アクセス制御信号の出力を調整することなく、前記制御レジスタの設定値に基づいて、周波数、位相、反転出力の可否、及び出力タイミングの少なくとも1つが設定された前記クロックを出力することを特徴とする信号出力調整回路。 - 請求項3又は4において、
前記出力調整回路は、
前記制御レジスタの設定値に基づいて、互いに位相の異なる複数の位相クロックのうち1つの位相クロックを選択するクロック位相選択回路と、
前記制御レジスタの設定値に基づいて、前記クロック位相選択回路によって選択された1つの位相クロック又はその反転信号のいずれかを出力するクロック出力論理レベル変換回路と、
前記制御レジスタの設定値に対応した期間だけ、前記クロック出力論理レベル変換回路の出力を遅延させて前記クロックとして出力するクロック出力回路と、
を含むことを特徴とする信号出力調整回路。 - クロックの出力を調整する信号出力調整回路であって、
メモリから読み出されたコマンドデータをデコードするデコーダと、
前記デコーダのデコード結果に基づいて、前記コマンドデータに対応した第2の制御データが設定される制御レジスタと、
前記制御レジスタの設定値に基づいて、クロックを出力する出力調整回路と、
を含み、
前記出力調整回路は、
前記制御レジスタの設定値に基づいて、互いに位相の異なる複数の位相クロックのうち1つの位相クロックを選択するクロック位相選択回路と、
前記制御レジスタの設定値に基づいて、前記クロック位相選択回路によって選択された1つの位相クロック又はその反転信号のいずれかを出力するクロック出力論理レベル変換回路と、
前記制御レジスタの設定値に対応した期間だけ、前記クロック出力論理レベル変換回路の出力を遅延させて前記クロックとして出力するクロック出力回路と、
を含み、
前記制御レジスタの設定値に基づいて、周波数、位相、反転出力の可否、及び出力タイミングの少なくとも1つが設定された前記クロックを出力することを特徴とする信号出力調整回路。 - 請求項2、5又は6において、
前記出力調整回路は、
前記制御レジスタの設定値に基づいて、互いに異なる周波数を有する複数の基準クロックのうち1つの基準クロックを選択する基準クロック選択回路と、
前記基準クロック選択回路によって選択された1つの基準クロックを分周した分周クロックを基準に、互いに位相の異なるN(Nは2以上の整数)相の位相クロックを生成するN相クロック生成回路と、
を含み、
前記N相クロック生成回路によって生成されたN相の前記位相クロックが、前記クロック位相選択回路又は前記データ位相選択回路に供給されることを特徴とする信号出力調整回路。 - 請求項7において、
前記N相クロック生成回路は、
前記制御レジスタの設定値に基づいて設定される分周比で、前記基準クロック選択回路によって選択された1つの基準クロックを分周した分周クロックを基準に、互いに位相の異なるN相の位相クロックを生成することを特徴とする信号出力調整回路。 - 請求項1乃至8のいずれかにおいて、
前記メモリは、不揮発性メモリであることを特徴とする信号出力調整回路。 - 表示データに基づいて電気光学装置のデータ線を駆動する表示ドライバであって、
所与のドットクロックに同期して画素単位にシリアルに入力される前記表示データを、前記ドットクロックに基づいて取り込むデータレジスタと、
一水平走査期間を指定する水平同期信号に基づいて、前記データレジスタに取り込まれた前記表示データをラッチするラインラッチと、
前記ラインラッチにラッチされた前記表示データに基づいて前記データ線を駆動するデータ線駆動回路と、
請求項7又は8記載の前記信号出力調整回路と、
を含み、
前記複数の基準クロックは、
前記ドットクロック、前記水平同期信号、及び一垂直走査期間を指定する垂直同期信号のうち少なくとも1つを含むことを特徴とする表示ドライバ。 - 請求項10において、
前記出力調整回路は、
前記電気光学装置の電源を供給する電源回路、及び前記電気光学装置の走査線を走査する走査ドライバのうち少なくとも1つに、前記第2の制御データ又は前記クロックを出力することを特徴とする表示ドライバ。
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