JPH05333805A - ディスプレイ制御装置 - Google Patents
ディスプレイ制御装置Info
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- JPH05333805A JPH05333805A JP13908992A JP13908992A JPH05333805A JP H05333805 A JPH05333805 A JP H05333805A JP 13908992 A JP13908992 A JP 13908992A JP 13908992 A JP13908992 A JP 13908992A JP H05333805 A JPH05333805 A JP H05333805A
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Abstract
(57)【要約】
【目的】本発明の目的はコンピュータの表示装置として
使用するＦＰＤの種類に応じて、ディスプレイの動作に
必要なインターフェースの内容の変更を容易化して、異
なる種類のＦＰＤの交換方式を実現することができるデ
ィスプレイ制御装置を提供することにある。 【構成】コネクタ４により異なる種類のＦＰＤ２が交換
される。ステータスレジスタ５は、コネクタ４に装着さ
れたＦＰＤ２から転送される複数種のステータス信号を
保持する。制御レジスタ６は、ステータス信号に基づい
て生成されるＦＰＤ２の種類に応じたディスプレイ制御
データを保持する。タイミング制御回路７は、制御レジ
スタ６にセットされたディスプレイ制御データに基づい
て、ＦＰＤ２の種類に応じてその動作に必要な各種タイ
ミング信号を発生する。
使用するＦＰＤの種類に応じて、ディスプレイの動作に
必要なインターフェースの内容の変更を容易化して、異
なる種類のＦＰＤの交換方式を実現することができるデ
ィスプレイ制御装置を提供することにある。 【構成】コネクタ４により異なる種類のＦＰＤ２が交換
される。ステータスレジスタ５は、コネクタ４に装着さ
れたＦＰＤ２から転送される複数種のステータス信号を
保持する。制御レジスタ６は、ステータス信号に基づい
て生成されるＦＰＤ２の種類に応じたディスプレイ制御
データを保持する。タイミング制御回路７は、制御レジ
スタ６にセットされたディスプレイ制御データに基づい
て、ＦＰＤ２の種類に応じてその動作に必要な各種タイ
ミング信号を発生する。
Description
【０００１】
【産業上の利用分野】本発明は、特にコンピュータ本体
に対して異なる種類のフラットパネル・ディスプレイを
交換可能な方式のディスプレイ制御装置に関する。
に対して異なる種類のフラットパネル・ディスプレイを
交換可能な方式のディスプレイ制御装置に関する。
【０００２】
【従来の技術】従来、パーソナルコンピュータでは、ラ
ップトップタイプのような小型の機種には、表示装置と
してＣＲＴディスプレイよりも、液晶表示器（ＬＣＤ）
等のフラットパネル・ディスプレイ（ＦＰＤ）が使用さ
れている。
ップトップタイプのような小型の機種には、表示装置と
してＣＲＴディスプレイよりも、液晶表示器（ＬＣＤ）
等のフラットパネル・ディスプレイ（ＦＰＤ）が使用さ
れている。
【０００３】ＦＰＤには、ＬＣＤだけでなくプラズマ方
式があり、またＬＣＤにもモノクロだけでなくカラー方
式のものが開発されているなど、多種類の方式がある。
このようなＦＰＤをコンピュータ本体に搭載して使用す
る場合に、通常ではＦＰＤの種類に応じてインターフェ
ースの内容（ディスプレイの動作に必要なタイミング制
御等）が異なる。このため、コンピュータの機種毎に、
使用可能なＦＰＤの種類が限定されている。
式があり、またＬＣＤにもモノクロだけでなくカラー方
式のものが開発されているなど、多種類の方式がある。
このようなＦＰＤをコンピュータ本体に搭載して使用す
る場合に、通常ではＦＰＤの種類に応じてインターフェ
ースの内容（ディスプレイの動作に必要なタイミング制
御等）が異なる。このため、コンピュータの機種毎に、
使用可能なＦＰＤの種類が限定されている。
【０００４】
【発明が解決しようとする課題】通常ではＦＰＤの種類
に応じてインターフェースの内容が異なるため、コンピ
ュータの機種毎に使用可能なＦＰＤの種類が限定されて
いるのが一般的である。ところで、コンピュータの高性
能化に伴って、異なる種類のＦＰＤを随時交換できる方
式が望ましい。この場合、交換したＦＰＤの種類に応じ
て、インターフェースの内容を変更するために、各種制
御データ等を変更する必要がある。しかしながら、従来
のディスプレイ制御装置の構成では、ＦＰＤの種類に応
じてインターフェースの内容を変更することは容易では
ない。したがって、異なる種類のＦＰＤを随時交換でき
る方式を実現することは、実際上では極めて困難であ
る。
に応じてインターフェースの内容が異なるため、コンピ
ュータの機種毎に使用可能なＦＰＤの種類が限定されて
いるのが一般的である。ところで、コンピュータの高性
能化に伴って、異なる種類のＦＰＤを随時交換できる方
式が望ましい。この場合、交換したＦＰＤの種類に応じ
て、インターフェースの内容を変更するために、各種制
御データ等を変更する必要がある。しかしながら、従来
のディスプレイ制御装置の構成では、ＦＰＤの種類に応
じてインターフェースの内容を変更することは容易では
ない。したがって、異なる種類のＦＰＤを随時交換でき
る方式を実現することは、実際上では極めて困難であ
る。
【０００５】本発明の目的は、コンピュータの表示装置
として使用するＦＰＤの種類に応じて、ディスプレイの
動作に必要なインターフェースの内容の変更を容易化し
て、異なる種類のＦＰＤの交換方式を実現することがで
きるディスプレイ制御装置を提供することにある。
として使用するＦＰＤの種類に応じて、ディスプレイの
動作に必要なインターフェースの内容の変更を容易化し
て、異なる種類のＦＰＤの交換方式を実現することがで
きるディスプレイ制御装置を提供することにある。
【０００６】
【課題を解決するための手段】本発明は、異なる種類の
ＦＰＤの交換方式のディスプレイ制御装置において、Ｆ
ＰＤと着脱可能なコネクタ手段、ＦＰＤから転送される
複数種のステータス信号を保持するステータスレジスタ
手段、ステータス信号に基づいて生成されるフラットパ
ネル・ディスプレイの種類に応じたディスプレイ制御デ
ータを保持する制御レジスタ手段およびディスプレイ制
御データに基づいてフラットパネル・ディスプレイの動
作に必要な各種タイミング信号を発生するタイミング制
御手段を備えた装置である。
ＦＰＤの交換方式のディスプレイ制御装置において、Ｆ
ＰＤと着脱可能なコネクタ手段、ＦＰＤから転送される
複数種のステータス信号を保持するステータスレジスタ
手段、ステータス信号に基づいて生成されるフラットパ
ネル・ディスプレイの種類に応じたディスプレイ制御デ
ータを保持する制御レジスタ手段およびディスプレイ制
御データに基づいてフラットパネル・ディスプレイの動
作に必要な各種タイミング信号を発生するタイミング制
御手段を備えた装置である。
【０００７】
【作用】本発明では、コネクタ手段により異なる種類の
ＦＰＤが交換される。ステータスレジスタ手段は、コネ
クタ手段に装着されたＦＰＤから転送される複数種のス
テータス信号を保持する。制御レジスタ手段は、ステー
タス信号に基づいて生成されるＦＰＤの種類に応じたデ
ィスプレイ制御データを保持する。タイミング制御手段
は、制御レジスタ手段にセットされたディスプレイ制御
データに基づいて、ＦＰＤの動作に必要な各種タイミン
グ信号を発生する。
ＦＰＤが交換される。ステータスレジスタ手段は、コネ
クタ手段に装着されたＦＰＤから転送される複数種のス
テータス信号を保持する。制御レジスタ手段は、ステー
タス信号に基づいて生成されるＦＰＤの種類に応じたデ
ィスプレイ制御データを保持する。タイミング制御手段
は、制御レジスタ手段にセットされたディスプレイ制御
データに基づいて、ＦＰＤの動作に必要な各種タイミン
グ信号を発生する。
【０００８】
【実施例】以下図面を参照して本発明の実施例を説明す
る。
る。
【０００９】図１は同実施例に係わるディスプレイ制御
装置の要部を示すブロック図、図２は同実施例に係わる
ステータスレジスタ、制御レジスタおよびタイミング制
御回路を説明するための概念図、図３乃至図５は同実施
例に係わる制御レジスタおよびタイミング制御回路の具
体的構成を説明するためのブロック図、図６は同実施例
の動作を説明するためのフローチャートである。
装置の要部を示すブロック図、図２は同実施例に係わる
ステータスレジスタ、制御レジスタおよびタイミング制
御回路を説明するための概念図、図３乃至図５は同実施
例に係わる制御レジスタおよびタイミング制御回路の具
体的構成を説明するためのブロック図、図６は同実施例
の動作を説明するためのフローチャートである。
【００１０】本装置は、図１に示すように、例えばパー
ソナルコンピュータのＣＰＵ３の制御により、表示装置
として使用されるＬＣＤ等のＦＰＤ２の動作を制御する
ディスプレイ制御装置１である。
ソナルコンピュータのＣＰＵ３の制御により、表示装置
として使用されるＬＣＤ等のＦＰＤ２の動作を制御する
ディスプレイ制御装置１である。
【００１１】本装置１はコネクタ４を有し、このコネク
タ４によりＦＰＤ２が着脱可能であるように構成されて
いる。即ち、コネクタ４により種類の異なるＦＰＤ２の
交換が可能である。本装置１は、コネクタ４を通じてＦ
ＰＤ２との間で、ＦＰＤ２の動作に必要なインターフェ
ース信号の交換を行なう。同実施例では、インターフェ
ース信号は、ステータス信号、タイミング信号およびビ
デオ信号を意味する。
タ４によりＦＰＤ２が着脱可能であるように構成されて
いる。即ち、コネクタ４により種類の異なるＦＰＤ２の
交換が可能である。本装置１は、コネクタ４を通じてＦ
ＰＤ２との間で、ＦＰＤ２の動作に必要なインターフェ
ース信号の交換を行なう。同実施例では、インターフェ
ース信号は、ステータス信号、タイミング信号およびビ
デオ信号を意味する。
【００１２】さらに、本装置１は、ステータスレジスタ
５、制御レジスタ６、タイミング制御回路７およびビデ
オ出力回路８を有する。ステータスレジスタ５は、コネ
クタ４を通じてＦＰＤ２から転送されるステータス信号
を保持する。ステータスレジスタ５はＣＰＵ３によりア
クセスされる。制御レジスタ６は、ＣＰＵ３によりセッ
トされて、ＦＰＤ２の種類に応じたディスプレイ制御デ
ータを保持する。ディスプレイ制御データは、同実施例
では同期信号ＳＮＣおよびディスプレイ・イネーブル信
号ＤＥのタイミングを設定するためのパラメータデータ
である。
５、制御レジスタ６、タイミング制御回路７およびビデ
オ出力回路８を有する。ステータスレジスタ５は、コネ
クタ４を通じてＦＰＤ２から転送されるステータス信号
を保持する。ステータスレジスタ５はＣＰＵ３によりア
クセスされる。制御レジスタ６は、ＣＰＵ３によりセッ
トされて、ＦＰＤ２の種類に応じたディスプレイ制御デ
ータを保持する。ディスプレイ制御データは、同実施例
では同期信号ＳＮＣおよびディスプレイ・イネーブル信
号ＤＥのタイミングを設定するためのパラメータデータ
である。
【００１３】タイミング制御回路７は、ＦＰＤ２の動作
に必要なタイミング信号である同期信号ＳＮＣおよびデ
ィスプレイ・イネーブル信号ＤＥを出力する。ビデオ出
力回路８は表示データに応じたビデオ信号を出力する。
に必要なタイミング信号である同期信号ＳＮＣおよびデ
ィスプレイ・イネーブル信号ＤＥを出力する。ビデオ出
力回路８は表示データに応じたビデオ信号を出力する。
【００１４】ステータスレジスタ５は、図２（Ａ）に示
すように、ＦＰＤ２から転送される例えば４ビットのス
テータス信号を保持する。ステータス信号は、カラー／
モノクロ表示を識別するためのカラー階調識別コード、
ＦＰＤ２の画面を構成するパネルが１枚パネル／２分割
パネルを識別するためのパネル分割識別コード、表示タ
イミングがＣＲＴディスプレイと同一／非同一を識別す
るためのタイミング識別コード、およびＦＰＤ２がコネ
クタ４に接続されているか否かの接続の有／無を識別す
るための接続識別コードからなる。
すように、ＦＰＤ２から転送される例えば４ビットのス
テータス信号を保持する。ステータス信号は、カラー／
モノクロ表示を識別するためのカラー階調識別コード、
ＦＰＤ２の画面を構成するパネルが１枚パネル／２分割
パネルを識別するためのパネル分割識別コード、表示タ
イミングがＣＲＴディスプレイと同一／非同一を識別す
るためのタイミング識別コード、およびＦＰＤ２がコネ
クタ４に接続されているか否かの接続の有／無を識別す
るための接続識別コードからなる。
【００１５】ＣＰＵ３は、ＲＯＭ９に格納された制御プ
ログラムにより制御動作を実行し、ステータスレジスタ
５をアクセスしてリードしたステータス信号の各種識別
コードにより、装着されたＦＰＤ２の種類を判断する。
ＣＰＵ３は、判断したＦＰＤ２の種類に基づいて、同期
信号ＳＮＣおよびディスプレイ・イネーブル信号ＤＥの
タイミングを設定するためのパラメータデータ（ディス
プレイ制御データ）を制御レジスタ６にセットする。
ログラムにより制御動作を実行し、ステータスレジスタ
５をアクセスしてリードしたステータス信号の各種識別
コードにより、装着されたＦＰＤ２の種類を判断する。
ＣＰＵ３は、判断したＦＰＤ２の種類に基づいて、同期
信号ＳＮＣおよびディスプレイ・イネーブル信号ＤＥの
タイミングを設定するためのパラメータデータ（ディス
プレイ制御データ）を制御レジスタ６にセットする。
【００１６】制御レジスタ６は、図２（Ｂ）に示すよう
に、ＣＰＵ３からセットされるパラメータデータを保持
するパラメータレジスタ１０を有する。また、タイミン
グ制御回路７は、制御レジスタ６のパラメータデータに
基づいて、同期信号ＳＮＣを出力する同期回路１１およ
びディスプレイ・イネーブル信号ＤＥを出力するディス
プレイ・イネーブル回路１２を有する。
に、ＣＰＵ３からセットされるパラメータデータを保持
するパラメータレジスタ１０を有する。また、タイミン
グ制御回路７は、制御レジスタ６のパラメータデータに
基づいて、同期信号ＳＮＣを出力する同期回路１１およ
びディスプレイ・イネーブル信号ＤＥを出力するディス
プレイ・イネーブル回路１２を有する。
【００１７】タイミング制御回路７は、具体的には図３
（Ａ）に示すように、同期信号ＳＮＣおよびディスプレ
イ・イネーブル信号ＤＥの発生タイミングを設定するた
めのタイミングカウンタ１３を有する。
（Ａ）に示すように、同期信号ＳＮＣおよびディスプレ
イ・イネーブル信号ＤＥの発生タイミングを設定するた
めのタイミングカウンタ１３を有する。
【００１８】同期回路１１は、第１および第２の比較回
路１１ａ，１１ｂおよびＪ−Ｋフリップフロップ１１ｃ
を有する。第１の比較回路１１ａは、タイミングカウン
タ１３からのカウント値ＣＮとパラメータレジスタ１０
の第１のエリア１０ａに格納されたスタート位置ＳＰ１
とを比較し、この比較結果が一致したときに有意（論理
レベル“１”）の出力信号をフリップフロップ１１ｃの
Ｊ入力端子に出力する。第２の比較回路１１ｂは、タイ
ミングカウンタ１３からのカウント値ＣＮとパラメータ
レジスタ１０の第２のエリア１０ｂに格納されたエンド
位置ＥＰ１とを比較し、この比較結果が一致したときに
有意（論理レベル“１”）の出力信号をフリップフロッ
プ１１ｃのＫ入力端子に出力する。
路１１ａ，１１ｂおよびＪ−Ｋフリップフロップ１１ｃ
を有する。第１の比較回路１１ａは、タイミングカウン
タ１３からのカウント値ＣＮとパラメータレジスタ１０
の第１のエリア１０ａに格納されたスタート位置ＳＰ１
とを比較し、この比較結果が一致したときに有意（論理
レベル“１”）の出力信号をフリップフロップ１１ｃの
Ｊ入力端子に出力する。第２の比較回路１１ｂは、タイ
ミングカウンタ１３からのカウント値ＣＮとパラメータ
レジスタ１０の第２のエリア１０ｂに格納されたエンド
位置ＥＰ１とを比較し、この比較結果が一致したときに
有意（論理レベル“１”）の出力信号をフリップフロッ
プ１１ｃのＫ入力端子に出力する。
【００１９】一方、ディスプレイ・イネーブル回路１２
は、第１および第２の比較回路１２ａ，１２ｂおよびＪ
−Ｋフリップフロップ１２ｃを有する。第１の比較回路
１２ａは、タイミングカウンタ１３からのカウント値Ｃ
Ｎとパラメータレジスタ１０の第３のエリア１０ｃに格
納されたスタート位置ＳＰ２とを比較し、いつ比較結果
が一致したときに有意（論理レベル“１”）の出力信号
をフリップフロップ１２ｃのＪ入力端子に出力する。第
２の比較回路１２ｂは、タイミングカウンタ１３からの
カウント値ＣＮとパラメータレジスタ１０の第４のエリ
ア１０ｄに格納されたエンド位置ＥＰ２とを比較し、こ
の比較結果が一致したときに有意（論理レベル“１”）
の出力信号をフリップフロップ１２ｃのＫ入力端子に出
力する。
は、第１および第２の比較回路１２ａ，１２ｂおよびＪ
−Ｋフリップフロップ１２ｃを有する。第１の比較回路
１２ａは、タイミングカウンタ１３からのカウント値Ｃ
Ｎとパラメータレジスタ１０の第３のエリア１０ｃに格
納されたスタート位置ＳＰ２とを比較し、いつ比較結果
が一致したときに有意（論理レベル“１”）の出力信号
をフリップフロップ１２ｃのＪ入力端子に出力する。第
２の比較回路１２ｂは、タイミングカウンタ１３からの
カウント値ＣＮとパラメータレジスタ１０の第４のエリ
ア１０ｄに格納されたエンド位置ＥＰ２とを比較し、こ
の比較結果が一致したときに有意（論理レベル“１”）
の出力信号をフリップフロップ１２ｃのＫ入力端子に出
力する。
【００２０】ＣＰＵ３は、ステータスレジスタ５からの
ステータス信号により装着されたＦＰＤ２の種類を判断
し、このＦＰＤ２の種類に基づいて同期信号ＳＮＣおよ
びディスプレイ・イネーブル信号ＤＥのタイミングを設
定するためのパラメータデータを制御レジスタ６のパラ
メータレジスタ１０にセットする。即ち、パラメータレ
ジスタ１０には、同期信号ＳＮＣのタイミングを設定す
るためのスタート位置ＳＰ１およびエンド位置ＥＰ１が
セットされる。また、パラメータレジスタ１０には、デ
ィスプレイ・イネーブル信号ＤＥのタイミングを設定す
るためのスタート位置ＳＰ２およびエンド位置ＥＰ２が
セットされる。
ステータス信号により装着されたＦＰＤ２の種類を判断
し、このＦＰＤ２の種類に基づいて同期信号ＳＮＣおよ
びディスプレイ・イネーブル信号ＤＥのタイミングを設
定するためのパラメータデータを制御レジスタ６のパラ
メータレジスタ１０にセットする。即ち、パラメータレ
ジスタ１０には、同期信号ＳＮＣのタイミングを設定す
るためのスタート位置ＳＰ１およびエンド位置ＥＰ１が
セットされる。また、パラメータレジスタ１０には、デ
ィスプレイ・イネーブル信号ＤＥのタイミングを設定す
るためのスタート位置ＳＰ２およびエンド位置ＥＰ２が
セットされる。
【００２１】これにより、図３（Ｂ）に示すように、タ
イミング制御回路７の同期回路１１は、スタート位置Ｓ
Ｐ１およびエンド位置ＥＰ１に応じたタイミングの同期
信号ＳＮＣを出力する。また、タイミング制御回路７の
ディスプレイ・イネーブル回路１２は、スタート位置Ｓ
Ｐ２およびエンド位置ＥＰ２に応じたタイミングのディ
スプレイ・イネーブル信号ＤＥを出力する。
イミング制御回路７の同期回路１１は、スタート位置Ｓ
Ｐ１およびエンド位置ＥＰ１に応じたタイミングの同期
信号ＳＮＣを出力する。また、タイミング制御回路７の
ディスプレイ・イネーブル回路１２は、スタート位置Ｓ
Ｐ２およびエンド位置ＥＰ２に応じたタイミングのディ
スプレイ・イネーブル信号ＤＥを出力する。
【００２２】タイミング制御回路７は、別の変形例とし
て、図４（Ａ）に示すように、同期回路１１がセレクタ
１４，制御回路１５およびカウンタ１６を有する回路か
らなる。ディスプレイ・イネーブル回路１２は図３
（Ａ）に示すものと同様である。また、パラメータレジ
スタ１０の第１のエリア１０ａにはスタート位置ＳＰが
格納されて、第２のエリア１０ｂにはパルス幅ＰＷが格
納される。
て、図４（Ａ）に示すように、同期回路１１がセレクタ
１４，制御回路１５およびカウンタ１６を有する回路か
らなる。ディスプレイ・イネーブル回路１２は図３
（Ａ）に示すものと同様である。また、パラメータレジ
スタ１０の第１のエリア１０ａにはスタート位置ＳＰが
格納されて、第２のエリア１０ｂにはパルス幅ＰＷが格
納される。
【００２３】この変形例では、制御回路１５はディスプ
レイ・イネーブル回路１２からのディスプレイ・イネー
ブル信号ＤＥのエンドを検出し、この検出に同期してカ
ウンタ１６のロード（ＬＯＡＤ）端子に有意の出力信号
を出力する。カウンタ１６はセレクタ１４から選択され
たスタート位置ＳＰに相当する期間のカウント動作を実
行し、カウント出力ＣＯを制御回路１５に出力する。
レイ・イネーブル回路１２からのディスプレイ・イネー
ブル信号ＤＥのエンドを検出し、この検出に同期してカ
ウンタ１６のロード（ＬＯＡＤ）端子に有意の出力信号
を出力する。カウンタ１６はセレクタ１４から選択され
たスタート位置ＳＰに相当する期間のカウント動作を実
行し、カウント出力ＣＯを制御回路１５に出力する。
【００２４】次に、制御回路１５はカウント出力ＣＯに
同期してカウンタ１６のロード端子に有意の出力信号を
出力する。カウンタ１６はセレクタ１４から選択された
パルス幅ＰＷに相当する期間のカウント動作を実行し、
カウント出力ＣＯを制御回路１５に出力する。これによ
り、図４（Ｂ）に示すように、ディスプレイ・イネーブ
ル信号ＤＥのエンド位置から所定期間（スタート位置Ｓ
Ｐ）後のタイミングで、パルス幅ＰＷの同期信号ＳＮＣ
を出力する。
同期してカウンタ１６のロード端子に有意の出力信号を
出力する。カウンタ１６はセレクタ１４から選択された
パルス幅ＰＷに相当する期間のカウント動作を実行し、
カウント出力ＣＯを制御回路１５に出力する。これによ
り、図４（Ｂ）に示すように、ディスプレイ・イネーブ
ル信号ＤＥのエンド位置から所定期間（スタート位置Ｓ
Ｐ）後のタイミングで、パルス幅ＰＷの同期信号ＳＮＣ
を出力する。
【００２５】さらに、別の変形例として、図５（Ａ）に
示すタイミング制御回路７を提供する。この変形例で
は、ディスプレイ・イネーブル回路１２は図３（Ａ）に
示すものと同様である。同期回路１１は、第１および第
２の比較回路１１ａ，１１ｂ、Ｊ−Ｋフリップフロップ
１１ｃ、カウンタ２３およびカウンタ制御回路２４を有
する。
示すタイミング制御回路７を提供する。この変形例で
は、ディスプレイ・イネーブル回路１２は図３（Ａ）に
示すものと同様である。同期回路１１は、第１および第
２の比較回路１１ａ，１１ｂ、Ｊ−Ｋフリップフロップ
１１ｃ、カウンタ２３およびカウンタ制御回路２４を有
する。
【００２６】カウンタ制御回路２４はディスプレイ・イ
ネーブル回路１２からのディスプレイ・イネーブル信号
ＤＥのエンドを検出し、この検出に同期してカウンタ２
３のロード端子に有意の出力信号を出力する。第１の比
較回路１１ａは、カウンタ２３からのカウント値ＣＮと
パラメータレジスタ１０の第１のエリア１０ａに格納さ
れたスタート位置ＳＰとを比較し、この比較結果が一致
したときに有意の出力信号をフリップフロップ１１ｃの
Ｊ入力端子に出力する。第２の比較回路１１ｂは、カウ
ンタ２３からのカウント値ＣＮとパラメータレジスタ１
０の第２のエリア１０ｂに格納されたエンド位置ＥＰと
を比較し、この比較結果が一致したときに有意の出力信
号をフリップフロップ１１ｃのＫ入力端子に出力する。
ネーブル回路１２からのディスプレイ・イネーブル信号
ＤＥのエンドを検出し、この検出に同期してカウンタ２
３のロード端子に有意の出力信号を出力する。第１の比
較回路１１ａは、カウンタ２３からのカウント値ＣＮと
パラメータレジスタ１０の第１のエリア１０ａに格納さ
れたスタート位置ＳＰとを比較し、この比較結果が一致
したときに有意の出力信号をフリップフロップ１１ｃの
Ｊ入力端子に出力する。第２の比較回路１１ｂは、カウ
ンタ２３からのカウント値ＣＮとパラメータレジスタ１
０の第２のエリア１０ｂに格納されたエンド位置ＥＰと
を比較し、この比較結果が一致したときに有意の出力信
号をフリップフロップ１１ｃのＫ入力端子に出力する。
【００２７】これにより、図５（Ｂ）に示すように、デ
ィスプレイ・イネーブル信号ＤＥのエンド位置からカウ
ンタ２３がカウント動作を開始し、スタート位置ＳＰお
よびエンド位置ＥＰに応じたタイミングの同期信号ＳＮ
Ｃを出力する。
ィスプレイ・イネーブル信号ＤＥのエンド位置からカウ
ンタ２３がカウント動作を開始し、スタート位置ＳＰお
よびエンド位置ＥＰに応じたタイミングの同期信号ＳＮ
Ｃを出力する。
【００２８】次に、同実施例の動作を説明する。
【００２９】コンピュータ本体に装着されたディスプレ
イとして、異なる種類のＦＰＤ２に交換する場合に、通
常では誤動作を防止するために、コンピュータ本体の電
源をＯＦＦする（図６のステップＳ１）。ＣＰＵ３は、
リジューム機能を有する場合には、電源ＯＦＦ時にリジ
ューム動作を実行し、各種制御情報をバックアップされ
たメモリに退避させた後に、システムを停止する（ステ
ップＳ２）。
イとして、異なる種類のＦＰＤ２に交換する場合に、通
常では誤動作を防止するために、コンピュータ本体の電
源をＯＦＦする（図６のステップＳ１）。ＣＰＵ３は、
リジューム機能を有する場合には、電源ＯＦＦ時にリジ
ューム動作を実行し、各種制御情報をバックアップされ
たメモリに退避させた後に、システムを停止する（ステ
ップＳ２）。
【００３０】次に、ＦＰＤ２をコネクタ４に装着して交
換した後に、コンピュータ本体の電源をＯＮする（ステ
ップＳ３のＹＥＳ，Ｓ４）。ＣＰＵ３は、電源ＯＮ時に
リジューム動作により退避させた各種制御情報を、対応
するレジスタ群にセットするための復帰動作を実行する
（ステップＳ５）。
換した後に、コンピュータ本体の電源をＯＮする（ステ
ップＳ３のＹＥＳ，Ｓ４）。ＣＰＵ３は、電源ＯＮ時に
リジューム動作により退避させた各種制御情報を、対応
するレジスタ群にセットするための復帰動作を実行する
（ステップＳ５）。
【００３１】このような状態において、コネクタ４に装
着されたＦＰＤ２から、図２に示すようなステータス信
号が出力されて、ステータスレジスタ５にセットされる
（ステップＳ６）。ＣＰＵ３は、ステータスレジスタ５
からステータス信号をリードし、ステータス信号の各種
識別コードにより装着されたＦＰＤ２の種類を判断する
（ステップＳ７）。
着されたＦＰＤ２から、図２に示すようなステータス信
号が出力されて、ステータスレジスタ５にセットされる
（ステップＳ６）。ＣＰＵ３は、ステータスレジスタ５
からステータス信号をリードし、ステータス信号の各種
識別コードにより装着されたＦＰＤ２の種類を判断する
（ステップＳ７）。
【００３２】ＣＰＵ３は、装着されたＦＰＤ２の種類に
基づいて、例えば予め用意されたテーブルにセットされ
たＦＰＤ２の種類に対応するディスプレイ制御データを
制御レジスタ６にセットする（ステップＳ８）。即ち、
具体的には、ＣＰＵ３は、例えば図３（Ａ）に示すよう
に、同期信号ＳＮＣのタイミングを設定するためのスタ
ート位置ＳＰ１およびエンド位置ＥＰ１からなるパラメ
ータデータをパラメータレジスタ１０にセットする。ま
た、ディスプレイ・イネーブル信号ＤＥのタイミングを
設定するためのスタート位置ＳＰ２およびエンド位置Ｅ
Ｐ２からなるパラメータデータをパラメータレジスタ１
０にセットする。
基づいて、例えば予め用意されたテーブルにセットされ
たＦＰＤ２の種類に対応するディスプレイ制御データを
制御レジスタ６にセットする（ステップＳ８）。即ち、
具体的には、ＣＰＵ３は、例えば図３（Ａ）に示すよう
に、同期信号ＳＮＣのタイミングを設定するためのスタ
ート位置ＳＰ１およびエンド位置ＥＰ１からなるパラメ
ータデータをパラメータレジスタ１０にセットする。ま
た、ディスプレイ・イネーブル信号ＤＥのタイミングを
設定するためのスタート位置ＳＰ２およびエンド位置Ｅ
Ｐ２からなるパラメータデータをパラメータレジスタ１
０にセットする。
【００３３】これにより、タイミング制御回路７は、例
えば図３（Ｂ）に示すように、ＦＰＤ２の種類に応じた
タイミングの同期信号ＳＮＣおよびディスプレイ・イネ
ーブル信号ＤＥを、コネクタ４を通じてＦＰＤ２に出力
する（ステップＳ２）。
えば図３（Ｂ）に示すように、ＦＰＤ２の種類に応じた
タイミングの同期信号ＳＮＣおよびディスプレイ・イネ
ーブル信号ＤＥを、コネクタ４を通じてＦＰＤ２に出力
する（ステップＳ２）。
【００３４】ここで、ＣＰＵ３は、電波のは発射を抑制
するために、ビデオ出力回路８からのビデオ信号のバス
幅と転送レートを制御するためのパラメータデータを制
御レジスタ６にセットするようにしてもよい。また、図
１に示す同実施例において、制御レジスタ６を設けるこ
となく、ステータスレジスタ５にセットされたステータ
ス信号により、タイミング制御回路７からの同期信号Ｓ
ＮＣとディスプレイ・イネーブル信号ＤＥのタイミング
を設定するようにしてもよい。この場合、ＣＰＵ３がス
テータスレジスタ５からステータス信号をリードして、
ＦＰＤ２の種類を判断する処理は不要となるが、ステー
タス信号から前記パラメータデータに変換する機能が必
要となる。
するために、ビデオ出力回路８からのビデオ信号のバス
幅と転送レートを制御するためのパラメータデータを制
御レジスタ６にセットするようにしてもよい。また、図
１に示す同実施例において、制御レジスタ６を設けるこ
となく、ステータスレジスタ５にセットされたステータ
ス信号により、タイミング制御回路７からの同期信号Ｓ
ＮＣとディスプレイ・イネーブル信号ＤＥのタイミング
を設定するようにしてもよい。この場合、ＣＰＵ３がス
テータスレジスタ５からステータス信号をリードして、
ＦＰＤ２の種類を判断する処理は不要となるが、ステー
タス信号から前記パラメータデータに変換する機能が必
要となる。
【００３５】このようにして、装着したＦＰＤ２からの
ステータス信号に基づいて、ＦＰＤ２の種類に応じたパ
ラメータデータを制御レジスタ６にセットし、このパラ
メータデータに基づいてＦＰＤ２の種類に応じた同期信
号ＳＮＣとディスプレイ・イネーブル信号ＤＥのタイミ
ングを設定することができる。したがって、異なる種類
のＦＰＤ２を交換した場合に、ＦＰＤ２からのステータ
ス信号に基づいて、そのＦＰＤ２の動作に必要な各種タ
イミング信号を生成することができる。これにより、異
なる種類のＦＰＤ２を交換したときに、結果的にＦＰＤ
２の種類に応じたインターフェースの内容を容易に変更
できる。
ステータス信号に基づいて、ＦＰＤ２の種類に応じたパ
ラメータデータを制御レジスタ６にセットし、このパラ
メータデータに基づいてＦＰＤ２の種類に応じた同期信
号ＳＮＣとディスプレイ・イネーブル信号ＤＥのタイミ
ングを設定することができる。したがって、異なる種類
のＦＰＤ２を交換した場合に、ＦＰＤ２からのステータ
ス信号に基づいて、そのＦＰＤ２の動作に必要な各種タ
イミング信号を生成することができる。これにより、異
なる種類のＦＰＤ２を交換したときに、結果的にＦＰＤ
２の種類に応じたインターフェースの内容を容易に変更
できる。
【００３６】
【発明の効果】以上詳述したように本発明によれば、異
なる種類のＦＰＤの交換方式において、交換したＦＰＤ
の種類に応じてインターフェースの内容を容易に変更す
ることができる。したがって、コンピュータ本体に対し
て異なる種類のＦＰＤを随時交換できる方式を実現し、
結果的にコンピュータの高性能化を図ることができる。
なる種類のＦＰＤの交換方式において、交換したＦＰＤ
の種類に応じてインターフェースの内容を容易に変更す
ることができる。したがって、コンピュータ本体に対し
て異なる種類のＦＰＤを随時交換できる方式を実現し、
結果的にコンピュータの高性能化を図ることができる。
【図１】本発明の実施例に係わるディスプレイ制御装置
の要部を示すブロック図。
の要部を示すブロック図。
【図２】同実施例に係わるステータスレジスタ、制御レ
ジスタおよびタイミング制御回路を説明するための概念
図。
ジスタおよびタイミング制御回路を説明するための概念
図。
【図３】同実施例に係わる制御レジスタおよびタイミン
グ制御回路の具体例を説明するためのブロック図。
グ制御回路の具体例を説明するためのブロック図。
【図４】同実施例に係わる制御レジスタおよびタイミン
グ制御回路の具体例を説明するためのブロック図。
グ制御回路の具体例を説明するためのブロック図。
【図５】同実施例に係わる制御レジスタおよびタイミン
グ制御回路の具体例を説明するためのブロック図。
グ制御回路の具体例を説明するためのブロック図。
【図６】同実施例の動作を説明するためのフローチャー
ト。
ト。
１…ディスプレイ制御装置、２…フラットパネル・ディ
スプレイ（ＦＰＤ）、３…ＣＰＵ、４…コネクタ、５…
ステータスレジスタ、６…制御レジスタ、７…タイミン
グ制御回路。
スプレイ（ＦＰＤ）、３…ＣＰＵ、４…コネクタ、５…
ステータスレジスタ、６…制御レジスタ、７…タイミン
グ制御回路。
Claims (2)
- 【請求項１】 異なる種類のフラットパネル・ディスプ
レイと接続し、前記フラットパネル・ディスプレイと着
脱可能なコネクタ手段と、 このコネクタ手段を通じて前記フラットパネル・ディス
プレイから転送される複数種のステータス信号を保持す
るステータスレジスタ手段と、 このステータスレジスタ手段にセットされたステータス
信号に基づいて生成される前記フラットパネル・ディス
プレイの種類に応じたディスプレイ制御データを保持す
る制御レジスタ手段と、 この制御レジスタ手段にセットされた前記ディスプレイ
制御データに基づいて、前記コネクタ手段に接続された
前記フラットパネル・ディスプレイの動作に必要な各種
タイミング信号を発生するタイミング制御手段とを具備
したことを特徴とするディスプレイ制御装置。 - 【請求項２】 異なる種類のフラットパネル・ディスプ
レイと接続し、前記フラットパネル・ディスプレイと着
脱可能なコネクタ手段と、 このコネクタ手段を通じて前記フラットパネル・ディス
プレイから転送される複数種のステータス信号を保持す
るステータスレジスタ手段と、 このステータスレジスタ手段にセットされたステータス
信号に基づいて生成される前記フラットパネル・ディス
プレイの動作に必要な各種タイミング信号の発生タイミ
ングを設定するためのパラメータデータを保持する制御
レジスタ手段と、 この制御レジスタ手段にセットされた前記パラメータデ
ータに基づいて設定される発生タイミングの前記各種タ
イミング信号を出力するタイミング制御手段とを具備し
たことを特徴とするディスプレイ制御装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13908992A JPH05333805A (ja) | 1992-05-29 | 1992-05-29 | ディスプレイ制御装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13908992A JPH05333805A (ja) | 1992-05-29 | 1992-05-29 | ディスプレイ制御装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05333805A true JPH05333805A (ja) | 1993-12-17 |
Family
ID=15237236
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP13908992A Pending JPH05333805A (ja) | 1992-05-29 | 1992-05-29 | ディスプレイ制御装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05333805A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005266593A (ja) * | 2004-03-19 | 2005-09-29 | Sharp Corp | ディスプレイユニット、および、それを備えるディスプレイシステム |
| JP2005266573A (ja) * | 2004-03-19 | 2005-09-29 | Seiko Epson Corp | 電気光学装置、電気光学装置の制御装置、電気光学装置の制御方法および電子機器 |
| US7671853B2 (en) | 2003-09-02 | 2010-03-02 | Seiko Epson Corporation | Signal output adjustment circuit and display driver |
| JP2010107989A (ja) * | 2009-11-27 | 2010-05-13 | Sharp Corp | ディスプレイシステム |
-
1992
- 1992-05-29 JP JP13908992A patent/JPH05333805A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7671853B2 (en) | 2003-09-02 | 2010-03-02 | Seiko Epson Corporation | Signal output adjustment circuit and display driver |
| JP2005266593A (ja) * | 2004-03-19 | 2005-09-29 | Sharp Corp | ディスプレイユニット、および、それを備えるディスプレイシステム |
| JP2005266573A (ja) * | 2004-03-19 | 2005-09-29 | Seiko Epson Corp | 電気光学装置、電気光学装置の制御装置、電気光学装置の制御方法および電子機器 |
| JP2010107989A (ja) * | 2009-11-27 | 2010-05-13 | Sharp Corp | ディスプレイシステム |
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