JP4645494B2 - 電気光学装置、その駆動回路および電子機器 - Google Patents
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そこで、書き込み不足を解消する目的で、相展開駆動という方式が考え出された(特許文献1参照)。この相展開駆動は、データ線を予め定められた列毎に、例えば3列毎(特許文献1では6列毎)にまとめ、1水平走査期間にわたって連続する3列ずつ順番で選択するとともに、選択した3列のデータ線に、時間軸方向に対し3倍に伸長したデータ信号をそれぞれに供給する、という方式である。この相展開駆動方式では、データ線にデータ信号を供給する時間を、点順次方式と比較して、この例では3倍確保することができるので、高精細化に適している、と考えられた。
本発明は、上述した事情に鑑みてなされたもので、その目的とするところは、相展開駆動方式を採用する場合において、表示品位の低下を目立たなくした電気光学装置、その駆動回路および電子機器を提供することにある。
また、本発明において、前記シフトレジスタは、入力したパルスをクロック信号で順次シフトした各パルスを、隣接するもの同士でパルス幅が互いに重複させながら出力し、前記第1イネーブル信号は、パルス幅が互いに重複するパルス信号に対応する2以上のブロックにおいて奇数列用の論理回路同士が互いに排他的な信号を出力させるための複数の異なる信号であり、前記第2イネーブル信号は、パルス幅が互いに重複するパルス信号に対応する2以上のブロックにおいて偶数列用の論理回路同士が互いに排他的な信号を出力させるための複数の異なる信号であるとしても良い。
一方、本発明において、前記複数行の走査線を、当該走査線の配列方向に沿って少なくとも第1群および第2群に分ける一方、垂直走査期間を少なくとも第1および第2フィールドに分けて、前記走査駆動回路は、前記第1および第2フィールドのそれぞれにおいて、前記第1および第2群に属する走査線を交互に、かつ、所定の方向に向かって順番に選択する構成としても良い。
なお、本発明は、電気光学装置としても、さらには、電気光学装置を有する電子機器としても概念することが可能である。電気光学装置であれば、前記第1および第2イネーブル信号を出力する回路を含む構成とすれば良い。
図1は、本発明の実施形態に係る電気光学装置の全体構成を示すブロック図である。この図に示されるように、電気光学装置1は、表示パネル10と処理回路20とに大別される。このうち、処理回路20は、表示パネル10の動作等を制御する回路モジュールであり、表示パネル10とは、例えばFPC(Flexible Printed Circuit)基板によって接続される。
このうち、ラインメモリ310は、上位装置(図示省略)から供給される画像データVinの1行分を格納した後、走査制御回路52による指示にしたがって読み出し、画像データVoutとして出力するものである。ここで、画像データVin(Vout)は、画素の階調(明るさ)を指定するディジタルデータである。
S/P変換回路320は、ラインメモリ310から読み出された画像データVoutを、
走査制御回路52による指示にしたがって、時間軸方向に対し3倍に伸長(相展開、シリアル−パラレル変換ともいう)するとともに、同指示にしたがってチャネルch1〜ch3に分配して画像データVd1〜Vd3として出力するものである。
なお、本実施形態においてS/P変換回路320は、プリチャージ制御信号NrgがHレベルとなってプリチャージが指定された場合、ラインメモリ310からの読み出しとは無関係に、例えば黒色に相当する画像データVd1〜Vd3を出力する。
して高位側電圧に変換する一方、負極性が指示されていれば、電圧Vcを基準として低位
側電圧に変換して、それぞれデータ信号Vid1〜Vid3として出力するものである。
なお、データ信号Vid1〜Vid3は、表示パネル10における画像信号線に供給される。また、電圧Vcは、データ信号の振幅中心電位であり、画素への書込極性の基準であって
、電源電圧(Vdd−Gnd)のほぼ中間電圧である(後述する図7および図8参照)。換言すれば、本実施形態では、データ信号について限っていえば電圧Vcよりも高位側を正極
性とし、低位側を負極性としている。一方、電圧については、特に説明のない限り、電源の接地電位Gndを基準とする。
ここで、第1の機能について詳述すると、走査制御回路52は、画像データVinの供給に同期させて転送開始パルスDXおよびクロック信号CLXを生成し、これにより表示パネル10の水平走査を制御するとともに、転送開始パルスDYおよびクロック信号CLYを生成し、これにより表示パネル10の垂直走査を制御する。一方、走査制御回路52は、水平走査期間の開始時においてデータ線をプリチャージするためのプリチャージ制御信号Nrgを水平走査に同期して出力する。
なお、上述したように、本実施形態では、フレーム毎の極性反転としているので、走査制御回路52は、極性指示信号Polによって指示する書込極性を1フレームの期間毎に反転させる。
次に、第2の機能について説明すると、走査制御回路52は、1行の走査線を選択する
水平走査期間を後述するように前半期間(第1期間)と後半期間(第2期間)とに分けるので、当該水平走査期間において選択する走査線に対応する行のうち、前半期間では奇数列の画素に対応する画像データをラインメモリ310から順番に読み出す一方、後半期間では偶数列の画素に対応する画像データを同じくラインメモリ310から順番に読み出す構成となっている。
続いて、第3の機能について説明すると、走査制御回路52は、S/P変換回路320による相展開を制御するとともに、この相展開に同期するように4系統のイネーブル信号Enb1〜Enb8を出力する。詳細には、走査制御回路52は、水平走査期間のうち、前半期間においてイネーブル信号Enb1〜Enb4(第1イネーブル信号)のパルスを出力し、後半期間においてイネーブル信号Enb5〜Enb8(第2イネーブル信号)のパルスを出力する。
この図に示されるように、表示パネル10の表示領域100においては、864行の走査線112が図においてX(水平)方向に延在する一方、1152列のデータ線114が図においてY(垂直)方向に延在している。そして、これらの走査線112とデータ線114との交差部に対応するように画素110がそれぞれ設けられている。したがって、本実施形態において、画素110は、表示領域100において縦864行×横1152列のマトリクス状に配列することになる。
なお、本実施形態において、1152列のデータ線114は、図において左から順番に6列毎にブロック化されている。そこで説明の便宜上、1、2、3、…、192番目のブロックを、それぞれB1、B2、B3、…、B192と表記している。
一方、素子基板に形成された画素電極118に対向するように、共通電極108が全画素に対して共通に設けられる。そして、これらの画素電極118と共通電極108との間に液晶105が挟持されている。このため、画素毎に、画素電極118、共通電極108および液晶105からなる液晶容量120が構成されることになる。
共通電極108には、時間的に一定の電圧LCcomが印加されるが、この電圧(電位)
は、本実施形態では、基準電圧Vcと同一である。ただし、後述する理由により、基準電
圧Vcよりも若干低位側に設定される場合がある。
液晶容量120は、保持された電圧実効値に応じて単位時間当たりにおける透過光量が変化する構成となっている。詳細には、液晶容量120は、保持電圧の実効値が小さくなるにつれて、透過光量が多くなるノーマリーホワイトモードとなるように設定されている。
120と電気的に並列となるように、TFT116のドレイン(画素電極118)と、一定の電位、例えば共通電極108の印加電圧LCcomと同一電圧に保たれた容量線107
との間に電気的に介挿されている。この例では、容量線107は、電圧LCcomに保たれ
ているが、一定電位に保たれれば良いので、例えば接地電位Gndに保たれても良い。
このうち、走査線駆動回路130は、走査信号G1、G2、G3、…、G864を、それぞれ1、2、3、…、864行目の走査線112に供給するものである。走査線駆動回路130の詳細については、本発明と直接関連しないので省略するが、本実施形態では図5に示されるように、各フレームの期間の最初に供給されるとともにクロック信号CLYの1周期に相当するパルス幅(Hレベル)の転送開始パルスDYを、当該クロック信号CLYのレベルが遷移するタイミングで取り込むとともに、その後ろ半分をクロック信号CLYの半周期の幅に狭めて、これを走査信号G1とするとともに、この走査信号G1を、クロック信号CLYの半周期ずつ順次遅延させて、走査信号G2、G3、…、G864として出力する構成となっている。ここで、走査信号G1、G2、G3、…、G864がそれぞれHレベルとなる期間(クロック信号CLYの半周期に相当する期間)が水平走査期間Hであり、Hレベルの走査信号が供給される走査線が選択された状態にあることを示している。
ここで、転送開始パルスDXは、クロック信号CLXの1周期に相当するパルス幅を有するので、シフト信号S1、S2、S3、…、S96のパルス幅は、隣接するもの同士で互いにクロック信号CLXの半周期ずつ重複することになる。
まず、データ線選択回路150について説明する。図4に示されるように、シフト信号S1、S2、S3、…、S96の供給経路は、4分割されている。詳細には、シフトレジスタ140の第1段から出力されるシフト信号S1は、ブロックB1、B2においてそれぞれ奇数列、偶数列に対応するように4分割される。一般的にいえば、シフトレジスタ140における第j段(jは、1以上96以下の整数)から出力されるシフト信号Sjは、ブロックB(2j−1)における奇数列、偶数列と、ブロックB(2j)における奇数列、偶数列とに対応して4分割される。
このうち、NAND回路1512、1522は、それぞれ2入力型であり、一方の入力端に供給されたシフト信号と、他方の入力端に供給されたイネーブル信号Enb1〜Enb8のいずれかとの否定論理積信号を出力する。
NAND回路1514(1524)は、2入力型であり、NAND回路1512(1522)による否定論理積信号と、プリチャージ制御信号NrgをNOT回路1520で論理
反転した信号との否定論理積信号を出力する。NOT回路1516(1526)は、NAND回路1514(1524)による否定論理積信号を論理反転し、NOT回路1518(1528)は、NOT回路1516(1526)による論理反転信号を再反転する。
応するNAND回路1522の他方の入力端には、イネーブル信号Enb5が供給され、ま
た、ブロックB(2j)の奇数列に対応するNAND回路1512の他方の入力端には、イネーブル信号Enb2が供給され、同ブロックの偶数列に対応するNAND回路1522
の他方の入力端には、イネーブル信号Enb6が供給される。一方、jが偶数(2、4、6
、…、96)である場合に、ブロックB(2j−1)の奇数列に対応するNAND回路1512の他方の入力端には、イネーブル信号Enb3が供給され、同ブロックの偶数列に対
応するNAND回路1522の他方の入力端には、イネーブル信号Enb7が供給され、ま
た、ブロックB(2j)の奇数列に対応するNAND回路1512の他方の入力端には、イネーブル信号Enb4が供給され、同ブロックの偶数列に対応するNAND回路1522
の他方の入力端には、イネーブル信号Enb8が供給される。
例えば、jが2である場合、当該シフト信号S2は、ブロックB3における奇数列、偶数列と、ブロックB4における奇数列、偶数列と対応して4分割されるが、このうち、ブロックB3の奇数列に対応するNAND回路1512の一方の入力端には、イネーブル信号Enb3が供給される。
パルスであって、クロック信号CLXと同一周波数である。また、イネーブル信号Enb1
〜Enb4のパルス幅(Hレベルの期間)は、クロック信号CLXの1/4周期よりも短く
、互いに位相が90度ずつシフトした関係にある。詳細には、水平走査期間Hの前半期間Sub1において、イネーブル信号Enb1→Enb2→Enb3→Enb4(→Enb1)の順番でパルスが出力されるとともに、クロック信号CLXが立ち下がるタイミングを挟むようにイネーブル信号Enb1、Enb2のパルスがそれぞれ出力され、クロック信号CLXが立ち上がるタイミングを挟むようにイネーブル信号Enb3、Enb4のパルスがそれぞれ出力される。
一方、イネーブル信号Enb5〜Enb8は、同図に示されるように、前半期間Sub1におい
て出力されるイネーブル信号Enb1〜Enb4をそのまま後半期間Sub2において出力したも
のである。このため、後半期間Sub2において、イネーブル信号Enb5→Enb6→Enb7→Enb8(→Enb5)の順番でパルスが出力されるとともに、クロック信号CLXが立ち下がるタイミングを挟むようにイネーブル信号Enb5、Enb6のパルスがそれぞれ出力され、クロック信号CLXが立ち上がるタイミングを挟むようにイネーブル信号Enb7、Enb8のパルスがそれぞれ出力される。
サンプリング信号R(4j−1)と表記する一方、当該偶数列に対応して供給されたものを処理した一群回路の最終出力信号をサンプリング信号R(4j)と表記する。
図4に示されるように、サンプリング回路160は、データ線114にドレインが接続されたnチャネル型のTFT165の集合体である。
ここで、TFT165のソースは、次のような関係でデータ信号Vid1〜Vid3が供給される3本の画像信号線162のいずれかに接続されている。すなわち、図において左から数えてq列目のデータ線114の一端にドレインが接続されたTFT165は、qを6で割った余りが「1」または「2」であるならば、そのソースが、データ信号Vid1が供給
される画像信号線162に接続され、同様に、qを6で割った余りが「3」または「4」であるデータ線114にドレインが接続されたTFT165のソースは、データ信号Vid2が供給される画像信号線162に接続され、qを6で割った余りが「5」または「0」
であるデータ線114にドレインが接続されたTFT165のソースは、データ信号Vid3が供給される画像信号線162に接続されている。
例えば、図4において11列目のデータ線114にドレインが接続されたTFT165のソースは、「11」を6で割った余りが「5」であるから、データ信号Vid3が供給さ
れる画像信号線162に接続されている。
すなわち、ブロックB(2j−1)には、サンプリング信号R(4j−3)、R(4j−2)が供給されるが、当該ブロックB(2j−1)に属する6列のデータ線114のうち、奇数列のデータ線にドレインが接続されたTFT165のゲートには、サンプリング信号R(4j−3)が共通に供給され、偶数列のデータ線にドレインが接続されたTFT165のゲートには、サンプリング信号R(4j−2)が共通に供給される。
また、ブロックB(2j)には、サンプリング信号R(4j−1)、R(4j)が供給されるが、当該ブロックB(2j)に属する6列のデータ線114のうち、奇数列のデータ線にドレインが接続されたTFT165のゲートには、サンプリング信号R(4j−1)が共通に供給され、偶数列のデータ線にドレインが接続されたTFT165のゲートには、サンプリング信号R(4j)が共通に供給される。
例えば、jが2であるブロックB3には、サンプリング信号R5、R6が対応するが、当該ブロックB3に属する13、14、15、16、17、18列目のデータ線のうち、奇数13、15、17列目のデータ線にドレインが接続されたTFT165のゲートには、サンプリング信号R5が共通に供給される一方、偶数14、16、18列目のデータ線にドレインが接続されたTFT165のゲートには、サンプリング信号R6が共通に供給される。
このことは、あるブロックに供給される2つのサンプリング信号のいずれかがHレベルになったときに、当該ブロックが指定された状態となり、このうち、奇数番号のサンプリング信号がHレベルになった場合に、奇数列のデータ線114を選択し、偶数番号のサンプリング信号がHレベルになった場合に偶数列のデータ線114を選択して、いずれの場合においても選択したデータ線にデータ信号をサンプリングする、ということと同義であ
る。
なお、走査線駆動回路130や、シフトレジスタ140、データ線選択回路150、サンプリング回路160の構成素子は、表示領域100におけるTFT116と共通の製造プロセスで形成されて、装置全体の小型化や低コスト化に寄与している。
本実施形態において、走査制御回路52は、1フレームの期間の最初に、走査線駆動回路130に転送開始パルスDYを供給する。この供給によって、図5に示されるように、走査信号G1、G2、G3、…、G864が順次排他的に水平走査期間H毎にHレベルになる。
このうち、走査信号G1がHレベルになる水平走査期間Hについて説明する。なお、このフレームの期間においては、すべての画素について正極性の書き込みが行われるものとする。
まず、走査制御回路52は、図6に示されるように、水平走査期間Hの最初にプリチャージ制御信号NrgをHレベルとする。これにより、S/P変換回路320は、ラインメモリ310からの読み出しとは無関係に3つのチャネルに、黒色の階調を指定する画像データVd1〜Vd3を出力するので、3本の画像信号線162には、正極性であって黒色に相当する電圧のデータ信号Vid1〜Vid3が供給される。
一方、プリチャージ制御信号NrgがHレベルになると、データ線選択回路150におけるNAND回路1514、1524の他方の入力端がLレベルになるので、NAND回路1514、1524の出力信号が強制的にHレベルになる。このため、サンプリング信号R1、R2、R3、R4、…、R384がすべてHレベルになる。
これにより、すべてのTFT165がオンする結果、1〜1152列目のすべてのデータ線114は、正極性であって黒色に相当する電圧にプリチャージされて、書込前の初期状態が揃えられることになる。
この後、プリチャージ制御信号NrgはLレベルとなるので、各サンプリング信号の論理レベルは、シフト信号とイネーブル信号とによって規定されることになる。
前半期間Sub1において転送開始パルスDXが供給されると、シフトレジスタ140に
よるシフト信号S1、S2、S3、…、S96は、当該転送開始パルスDXをクロック信号CLXの半周期ずつ順次遅延させた関係となる。前半期間Sub1において、各ブロック
の奇数列に対応するサンプリング信号は、シフト信号がHレベルとなっている期間のうち、イネーブル信号Enb1〜Enb4のパルス出力期間でHレベルとなる。ただし、前半期間Sub1においてイネーブル信号Enb5〜Enb8がLレベルであるので、各ブロックの偶数列に
対応するサンプリング信号がHレベルになることはない。
ここで、走査制御回路52は、前半期間Sub1においてクロック信号が立ち下がるタイ
ミングの前後でイネーブル信号Enb1、Enb2のパルスを出力し、クロック信号が立ち上がるタイミングの前後でイネーブル信号Enb3、Enb4のパルスを出力する。
プリング信号R(4j−3)は、シフト信号Sjのパルスをイネーブル信号Enb1のパル
スで抜き出したものとなり、jが奇数であるブロックB(2j)へのサンプリング信号R(4j−1)は、同シフト信号Sjのパルスをイネーブル信号Enb2のパルスで抜き出し
たものとなる。また、jが偶数であるブロックB(2j−1)へのサンプリング信号R(4j−3)は、シフト信号Sjのパルスをイネーブル信号Enb3のパルスで抜き出したも
のとなり、jが偶数である偶数ブロックB(2j)へのサンプリング信号R(4j−1)は、同シフト信号Sjのパルスをイネーブル信号Enb4のパルスで抜き出したものとなる
。
したがって、前半期間Sub1において転送開始パルスDXが供給されると、奇数番号の
サンプリング信号R1、R3、R5、R7、…、R383が順次排他的にHレベルとなり、偶数番号のサンプリング信号R2、R4、R6、R8、…、R384はLレベルに保たれる。
1行目の画像データが格納された状態において、走査制御回路52は、走査信号G1がHレベルとなる水平走査期間Hのうち、前半期間Sub1においてサンプリング信号R1が
Hレベルとなる直前(厳密にいえば、サンプリング信号R1がHレベルとなる期間は、シフト信号S1がHレベルとなる期間のうち、イネーブル信号Enb1がHレベルとなる期間
であるので、イネーブル信号Enb1をHレベルとする直前)において、図7に示されるよ
うに、1行目であって奇数列の画素に対応する画像データをラインメモリ310から読み出す動作を開始する。すなわち、前半期間Sub1では、1行目であって1、3、5、7、
9、…、1151列の画素110に対応する画像データVoutが順番に読み出される。
読み出された画像データVoutは、サンプリング信号R1がHレベルとなる期間にあわ
せて、S/P変換回路320によって時間軸方向に3倍に伸長されるとともに、1、3、5列目に対応する画像データが、それぞれ画像データVd1、Vd2、Vd3の順に分配される。分配された画像データVd1、Vd2、Vd3は、それぞれD/A変換回路群330によってアナログ信号に変換されるとともに、それぞれ極性反転回路340によって正極性の信号とされ、データ信号Vid1、Vid2、Vid3として出力される。
これによって、データ信号Vid1は、1行1列の画素110の階調に応じた正極性電圧
となる。同様に、データ信号Vid2、Vid3は、それぞれ1行3列、1行5列の画素110の階調に応じた正極性電圧となる。なお、これ以前のデータ信号Vid1、Vid2、Vid3は
、それぞれプリチャージ電圧である。
、同様に、3および5列目のデータ線114には、1行3列および1行5列の画素110の階調に応じた正極性電圧のデータ信号Vid2およびVid3がサンプリングされる。
走査信号G1がHレベルであるので、1行目の走査線112にゲートが接続されたすべてのTFT116がオンである。このため、1列目のデータ線114にサンプリングされたデータ信号Vid1は、1行目の走査線112と1列目のデータ線114との交差に対応
する1行1列の画素電極118に印加されることになる。3および5列目のデータ線114にサンプリングされたデータ信号Vid2およびVid3についても、それぞれ同様にして1行3列および1行5列の画素電極118に印加されることになる。
ベルとなる。このサンプリング信号R3がHレベルとなる期間にあわせて、1行目であって7、9、11列目の画素110に対応する画像データVoutが時間軸方向に3倍に伸長
されるとともに、それぞれ画像データVd1、Vd2、Vd3に分配され、正極性のアナログ信号に変換されて、データ信号Vid1、Vid2、Vid3として出力される。これによって、デ
ータ信号Vid1は、1行7列の画素110の階調に応じた正極性電圧となる。同様に、デ
ータ信号Vid2およびVid3は、それぞれ1行9列および1行11列の画素110の階調に応じた正極性電圧となる。
サンプリング信号R3がHレベルであれば、ブロックB2に属する1〜6列のうち、奇数7、9、11列目に対応するTFT165がオンするので、7列目のデータ線114には1行7列の画素110の階調に応じた正極性電圧のデータ信号Vid1がサンプリングさ
れ、同様に、9および11列目のデータ線114には、1行9列および1行11列の画素110の階調に応じた正極性電圧のデータ信号Vid2およびVid3がサンプリングされる。このため、7列目のデータ線114にサンプリングされたデータ信号Vid1は、1行7列
の画素電極118に印加されることになる。9および11列目のデータ線114にサンプリングされたデータ信号Vid2およびVid3についても、それぞれ同様にして1行9列および1行11列の画素電極118に印加されることになる。
、…、R383が順番にHレベルになると、ブロックB3、B4、B5、…、B192が指定されるとともに、指定ブロックの奇数列のデータ線114に、それぞれデータ信号Vid1、Vid2、Vid3がサンプリングされて、画素電極への書き込みが行われることとなる
。
走査制御回路52は、後半期間Sub2の開始時においても、転送開始パルスDXを供給
する。このため、シフトレジスタ140によるシフト信号S1、S2、S3、…、S96は、後半期間Sub2においても、当該転送開始パルスDXをクロック信号CLXの半周期
ずつ順次遅延させた関係となる。このため、後半期間Sub2において、各ブロックの偶数
列に対応するサンプリング信号は、シフト信号がHレベルとなっている期間のうち、イネーブル信号Enb5〜Enb8のパルス出力期間でHレベルとなる。ただし、後半期間Sub2に
おいてイネーブル信号Enb1〜Enb4はLレベルとなるので、各ブロックの奇数列に対応するサンプリング信号がHレベルになることはない。
ここで、走査制御回路52は、後半期間Sub2において、クロック信号が立ち下がるタ
イミングの前後でイネーブル信号Enb5、Enb6のパルスを出力し、クロック信号が立ち上がるタイミングの前後でイネーブル信号Enb7、Enb8のパルスを出力する。
プリング信号R(4j−2)は、シフト信号Sjのパルスをイネーブル信号Enb5のパル
スで抜き出したものとなり、jが奇数であるブロックB(2j)へのサンプリング信号R(4j)は、同シフト信号Sjのパルスをイネーブル信号Enb6のパルスで抜き出したも
のとなる。また、jが偶数であるブロックB(2j−1)へのサンプリング信号R(4j−2)は、シフト信号Sjのパルスをイネーブル信号Enb7のパルスで抜き出したものと
なり、jが偶数である偶数ブロックB(2j)へのサンプリング信号R(4j)は、同シフト信号Sjのパルスをイネーブル信号Enb8のパルスで抜き出したものとなる。
したがって、後半期間Sub2において転送開始パルスDXが供給されると、偶数番号の
サンプリング信号R2、R4、R6、R8、…、R384が順次排他的にHレベルとなり、奇数番号のサンプリング信号R1、R3、R5、R7、…、R383はLレベルに保たれる。
となる直前(厳密にいえば、サンプリング信号R2がHレベルとなる期間は、シフト信号S2がHレベルとなる期間のうち、イネーブル信号Enb5がHレベルとなる期間であるの
で、イネーブル信号Enb5をHレベルとする直前)において、図8に示されるように、1
行目であって偶数列の画素110に対応する画像データをラインメモリ310から読み出す動作を開始する。すなわち、後半期間Sub2では、1行目であって2、4、6、8、1
0、…、1152列の画素110に対応する画像データVoutが順番に読み出される。
読み出された画像データVoutは、サンプリング信号R2がHレベルとなる期間にあわ
せて、S/P変換回路320により時間軸方向に3倍に伸長されるとともに、2、4、6列目に対応する画像データが、それぞれ画像データVd1、Vd2、Vd3の順に分配されて、それぞれD/A変換回路群330によってアナログ信号に変換され、さらに、それぞれ極
性反転回路340によって正極性の信号とされ、データ信号Vid1、Vid2、Vid3として
出力される。
サンプリング信号R2がHレベルであれば、ブロックB1に属する1〜6列のうち、偶数2、4、6列目に対応するTFT165がオンするので、2列目のデータ線114には1行2列の画素110の階調に応じた正極性電圧のデータ信号Vid1がサンプリングされ
、同様に、4および6列目のデータ線114には、1行4列および1行6列の画素110の階調に応じた正極性電圧のデータ信号Vid2およびVid3がサンプリングされる。後半期間Sub2においては、前半期間Sub1から継続して走査信号G1がHレベルであるので、2列目のデータ線114にサンプリングされたデータ信号Vid1は、1行目の走査線112
と2列目のデータ線114との交差に対応する1行2列の画素電極118に印加されることになる。4および6列目のデータ線114にサンプリングされたデータ信号Vid2およ
びVid3についても、それぞれ同様にして1行4列および1行6列の画素電極118に印
加されることになる。
、R10、…、R384が順番にHレベルになると、ブロックB2、B3、B4、B5、…、B192が指定されるとともに、指定ブロックの偶数列のデータ線114に、それぞれデータ信号Vid1、Vid2、Vid3がサンプリングされて、画素電極への書き込みが行わ
れる。
以上については走査信号G1がHレベルとなる水平走査期間の動作であるが、走査信号G2、G3、…、G864がHレベルとなる各水平走査期間についても、選択走査線112に対応する行の画像データの奇数列を前半期間Sub1で、偶数列を後半期間Sub2で、それぞれラインメモリ310から読み出すとともに相展開等を経て画素電極に書き込む動作と、当該選択走査線の次に選択する走査線の行の画像データをラインメモリ310に格納する動作とが同様にして実行されることになる。これにより、このフレームにおいては、1〜864行目の画素のすべてにわたって階調に応じた正極性電圧の書き込みが完了することになる。
なお、次のフレームにおいても、1〜864行目において同様な書き込みが実行されるが、本実施形態では、上述したようにフレーム毎の極性反転であるので、次のフレームでは、すべての画素に対して階調に応じた負極性電圧の書き込みが実行されることになる。
いては図7に示されるように、後半期間Sub2においては図8に示されるように、それぞ
れS/P変換回路320による相展開動作に同期するとともに、極性指示信号Polで指定された極性に変換されて出力される。
データ信号Vid1の電圧は、正極性書込が指定されていれば、白色に相当する電圧Vwp
から黒色に相当する電圧Vbpまでの範囲で、一方、負極性書込が指定されていれば、白色に相当する電圧Vwmから黒色に相当する電圧Vbmまでの範囲で、それぞれ極性の基準電圧Vcから画素の階調に応じた分だけ偏位させた電圧(図において正極性であれば↑で、負
極性であれば↓でそれぞれ示されている)となる。ここで、正極性の電圧Vwp(およびVbp)、負極性の電圧Vwm(およびVbm)は、それぞれ電圧Vcを中心に互いに対称の関係
にある。
また、走査信号やサンプリング信号の論理レベルのうち、Hレベルは電源電圧Vddであり、Lレベルは本実施形態における電圧の基準であって接地電位Gn dである。また、図
7および図8におけるデータ信号の電圧の縦スケールは、他の論理信号である電圧波形と比較して拡大してある。
されるとともに、指定されたブロックの奇数列に対して階調に応じた電圧の書き込みが行
われる一方、後半期間Sub2でも、同じくブロックB1、B2、B3、…、B192が指
定されるが、指定されたブロックの偶数列に対して階調に応じた電圧の書き込みが行われる。このため、本実施形態では、表示領域100の画面全体でみれば、図10に示されるように、書き込み後に、列の左および右で隣接する画素において書き込みが行われる画素(図10において前半期間Sub1という1回目で書き込みが行われていることから「1」
と表記)と、書き込み後に、列の左および右で隣接する画素において全く書き込みが行われない画素(図10において後半期間Sub2という2回目で書き込みが行われていること
から「2」と表記)とが、1列ずつ交互に現れる。
一方、従来の技術において3相展開の場合、図24に示されるように、ある走査線の1行が選択される水平走査期間Hにおいて、ブロックB1、B2、B3、…、B192が指定されるとともに、指定されたブロックの3列に対して階調に応じた電圧の書き込みが行われるのみである。このため、従来の技術によれば、図25に示されるように、書き込み後に、列の右で隣接する画素において書き込みが行われる画素(図において「b」と表記)が、書き込み後に、列で隣接する画素において書き込みが行われない画素(図において「a」と表記)に対して、相展開数である「3」列の周期で現れる。
なお、図25において、最終の1152列は、便宜上「b」と表記しているが、厳密にいえば、列の右で隣接する画素が存在しないので「a」である。
この場合に、従来の技術では、当該階調差が、相展開数である「3」列の周期で現れるので視認されやすいが、本実施形態では、奇数列と偶数列とで1列毎の交互に現れて分散するので、相展開駆動方式に伴う階調差を視認しにくくすることが可能となる。
なお、本実施形態において、1列目だけは、列の左で隣接する画素が存在しないので、書き込み後による影響が、他の奇数3、5、…、1151列(書き込み後に、左および右の双方で隣接する画素において書き込みが行われる画素)と異なる場合も考えられる。この場合には、当該1列目をダミー領域として遮光すれば良い。
信号Enb1〜Enb4(のいずれか)により、サンプリング信号がHレベルとなるのを禁止し、各ブロックの偶数列に対応して設けられたNAND回路1522は、前半期間Sub1に
おいてLレベルのイネーブル信号Enb5〜Enb8(のいずれか)により、サンプリング信号がHレベルとなるのを禁止する構成となっているので、奇数列におけるNAND回路1512からNOT回路1518までの一群回路と、偶数列におけるNAND回路1522からNOT回路1528までの一群回路との構成とを、構成を複雑化させることなく、NAND回路1522における他方の入力端に供給されるイネーブル信号が異なる以外、共通化することができる。さらに、本実施形態によれば、シフトレジスタ140を、前半期間Sub1用と、後半期間Sub2用との2系統を必要とすることもなく、1系統で済むので、構成の簡易化を図ることができる。
なパルスを出力させ、イネーブル信号Enb5〜Enb8をLレベルに固定する一方、後半期間
Sub2においてイネーブル信号Enb5〜Enb8において互いに排他的なパルスを出力させ、
イネーブル信号Enb1〜Enb4をLレベルに固定するので、互いに隣接するブロックB(2j−1)、B(2j)において、共通のシフト信号Sjを対応させることができる。したがって、本実施形態ではシフトレジスタ140の段数が削減されるので、この意味において、シフトレジスタ140の構成の簡易化を図ることが可能となる。
次に、画素列への書き込む順番を変更した例のいくつかについて説明する。
上述した実施形態では、階調差が奇数列と偶数列とで1列毎の交互に現れるので、従来の技術(図24および図25参照)と比較すれば、当該階調差が視認しにくい、とはいえる。ただし、書き込み後に隣接する画素において書き込みが行われる画素と、書き込みが行われない画素とがそれぞれ同一列に揃うので、線状の縞として視認される可能性が少なからず存在する。
そこで、この例1では、例えば図12に示されるように、奇数(1、3、5、…、863)行の走査線を選択する水平走査期間Hにおいては、実施形態と同様に、前半期間Sub1では、順番に指定したブロックの奇数列に対して階調に応じた電圧を書き込み、後半期
間Sub2では、順番に指定したブロックの偶数列に対して階調に応じた電圧を書き込む一
方、偶数(2、4、6、…、864)行の走査線を選択する水平走査期間Hにおいては、反対に、前半期間Sub1では、指定したブロックの偶数列に対して階調に応じた電圧を書
き込み、後半期間Sub2では、指定したブロックの奇数列に対して階調に応じた電圧を書
き込む構成としたものである。
これにより、この例1では、表示領域100の画面全体でみれば、図13に示されるように、書き込み後に列の左および右で隣接する画素に書き込みが行われる画素(「1」と表記)と、書き込み後に列の左および右で隣接する画素で全く書き込みが行われない画素(「2」と表記)とが、列方向のみならず、行方向にも交互に現れる。
このため、例1によれば、実施形態よりも相展開駆動方式に伴う階調の差を一層目立たなくさせることが可能となる。
イネーブル信号Enb5〜Enb8をLレベルに固定する。これにより、偶数行の走査線を選択する水平走査期間の前半期間Sub1では、指定されたブロックの偶数列に対して電圧の書
き込みが行われ、後半期間Sub2では、指定されたブロックの奇数列に対して電圧を書き
込みが行われることになる。
また、例1では、奇数行と偶数行とを上述の例と入れ替えても良いのはもちろんである。
次に、画素列への書き込む順番を変更した例2について説明する。
この例2では、例えば図14(a)に示されるように、あるnフレーム(便宜的に奇数フレームとする)において、1行の走査線を選択する水平走査期間Hにおいては、実施形態と同様に、前半期間Sub1では、順番に指定したブロックの奇数列に対して階調に応じ
た電圧を書き込み、後半期間Sub2では、順番に指定したブロックの偶数列に対して階調
に応じた電圧を書き込んだ場合、図14(b)に示されるように、次の(n+1)フレーム(偶数フレーム)において1行の走査線を選択する水平走査期間Hにおいては、反対に、前半期間Sub1では、順番に指定したブロックの偶数列に対して階調に応じた電圧を書
き込み、後半期間Sub2では、順番に指定したブロックの奇数列に対して階調に応じた電
圧を書き込む構成としたものである。
これにより、例2では、表示領域100の画面全体が、奇数フレームにおいては図15(a)に示されるように、偶数フレームにおいては図15(b)に示されるように、それぞれ、書き込み後に列の左および右で隣接する画素に書き込みが行われる画素(「1」と表記)と、行われない画素(「2」と表記)とが、時間的に交互に現れるので、2フレームを単位周期としてみたときに各画素における階調の差が平均化される。
したがって、例2によれば、実施形態よりも相展開駆動方式に伴う階調の差を、なお一層目立たなくさせることが可能となる。
なお、例2では、奇数フレームと偶数フレームとを上述の例と入れ替えても良いのはもちろんである。
次に、画素列への書き込む順番を変更した例3について説明する。
この例3は、例1に対し、例2における時間変化の考え方を適用したものである。
詳細には、例3では、図16に示されるように奇数フレームにわたって、奇数行の走査線を選択する水平走査期間Hのうち、前半期間Sub1では、順番に指定したブロックの奇
数列に対して電圧を書き込み、後半期間Sub2では、順番に指定したブロックの偶数列に
対して電圧を書き込み、続く偶数行の走査線を選択する水平走査期間Hのうち、前半期間Sub1では、指定したブロックの偶数列に対して電圧を書き込み、後半期間Sub2では、指定したブロックの奇数列に対して電圧を書き込む場合、続く偶数フレームにわたって図17に示されるように、奇数行の走査線を選択する水平走査期間Hのうち、前半期間Sub1
では、順番に指定したブロックの偶数列に対して電圧を書き込み、後半期間Sub2では、
順番に指定したブロックの奇数列に対して電圧を書き込み、続く偶数行の走査線を選択する水平走査期間Hのうち、前半期間Sub1では、指定したブロックの奇数列に対して電圧
を書き込み、後半期間Sub2では、指定したブロックの偶数列に対して電圧を書き込む構
成としたものである。
これにより、例3では、表示領域100の画面全体が、奇数フレームにおいては図18(a)に示されるように、偶数フレームにおいては図18(b)に示されるように、それぞれ、書き込み後に列の左および右で隣接する画素に書き込みが行われる画素(「1」と表記)と、行われない画素(「2」と表記)とが、同一フレームでは行および列毎に交互に、かつ、時間的に隣接するフレーム毎に交互に入れ替えられて現れるので、2フレームを単位周期としてみたときに各画素における階調の差が平均化される。
したがって、例3によれば、例1および例2よりも相展開駆動方式に伴う階調の差を、なお一層目立たなくさせることが可能となる。
なお、例3では、奇数行と偶数行とを上述の例と入れ替えても良い。また、奇数フレームと偶数フレームとを上述の例と入れ替えても良いし、また、その入れ替え周期を2フレーム以上としても良い。
続いて、画素列への書き込む順番を変更した例4について説明する。
この例4は、駆動方式として例えば特開2004−177930号公報に記載されているような領域走査駆動方式を採用した場合に、例3における時間変化の考え方を適用したものである。
領域走査駆動方式については上記公報に詳細な内容が記載されているので、詳述は避けるが、簡単に説明すると、表示領域100を1〜432行目の走査線に対応する上領域(第1群)と433〜864行目の走査線に対応する下領域(第2群)とに論理的に分割する一方、図19に示されるように、1フレームを第1および第2フィールドに分割して、各フィールドにおいて、1、433、2、434、3、435、…、432、864行目という順番で、すなわち、上領域と下領域とを交互に、かつ、各領域においてそれぞれ下方向に向かった順番で、走査線を選択するという駆動方式である。
なお、ここでいう表示領域を論理的に分割するとは、物理的に切断して分割するという
意味ではなく、表示領域でみたときに区別しないが、走査の順番でみたときに区別する必要のために便宜的に分離した、という意味である。
なお、この領域走査駆動方式では、第1および第2フィールドのそれぞれにおいてデータ信号を供給するので、図1におけるラインメモリ310は、上位装置から供給される画像データVinを1フレーム分記憶するフレームメモリに置き換わる。
奇数列に対して電圧を書き込み、後半期間Sub2では、順番に指定したブロックの偶数列
に対して電圧を書き込んだ場合、次に選択される走査線は、下領域の奇数行の走査線となる。このため、当該下領域の奇数行の走査線を選択する水平走査期間Hでは、上領域の奇数行の走査線を選択した水平走査期間と同様に、前半期間Sub1では、順番に指定したブ
ロックの奇数列に対して電圧を書き込み、後半期間Sub2では、指定したブロックの偶数
列に対して電圧を書き込むことになる。
当該下領域の奇数行の走査線の次に選択される走査線は、上領域の上記奇数行に続く偶数の走査線となる。このため、当該上領域の偶数行の走査線を選択する水平走査期間Hでは、上領域の偶数行の走査線を選択した水平走査期間と反対に、前半期間Sub1では、順
番に指定したブロックの偶数列に対して電圧を書き込み、後半期間Sub2では、指定した
ブロックの奇数列に対して電圧を書き込むことになる。
当該上領域の偶数行の走査線の次に選択される走査線は、下領域の上記奇数行に続く偶数の走査線となる。このため、当該下領域の偶数行の走査線を選択する水平走査期間Hでは、下領域の奇数行の走査線を選択した水平走査期間と反対に、前半期間Sub1では、順
番に指定したブロックの偶数列に対して電圧を書き込み、後半期間Sub2では、指定した
ブロックの奇数列に対して電圧を書き込むことになる。
なお、続く偶数フレームでは、図21に示されるように、また例3と同様に、各行の前半期間Sub1および後半期間Sub2において、奇数列および偶数列の関係が、上記奇数フレームの関係と入れ替えられる。
したがって、例4によれば、上記領域走査駆動方式の効果を享受した上で、相展開駆動方式に伴う階調の差を、なお一層目立たなくさせることが可能となる。
〜Enb4のパルスが出力される場合、イネーブル信号Enb5〜Enb8はLレベルに固定化さ
れ、前半期間Sub1または後半期間Sub2の他方で、イネーブル信号Enb1〜Enb4はLレベルに固定化され、イネーブル信号Enb5〜Enb8のパルスが出力される関係に過ぎない。このため、例えば、走査制御回路52が前半期間Sub1および後半期間Sub2の双方にわたっ
て4系統のイネーブル信号を生成するとともに、デマルチプレクサを内蔵して、前半期間Sub1または後半期間Sub2の一方で、イネーブル信号Enb1〜Enb4として分配し、前半期間Sub1または後半期間Sub2の他方でイネーブル信号Enb5〜Enb8として分配するような構成としても良い。また、この構成において、上記デマルチプレクサを、走査制御回路52が内蔵するのではなく、走査制御回路52とは別途に、例えば、表示パネル10に内蔵させて設けても良い。
さらに、上述した説明では、データ信号をサンプリングする直前期間にて、すべてのデータ線114をプリチャージする構成としたが、プリチャージしない構成でも構わない。
また、処理回路20は、ディジタルの画像データVinを処理するものとしたが、アナログの画像信号を入力して相展開する構成としても良い。
である電位Vcと一致させていたが、TFTがnチャネル型である場合、当該TFTのゲ
ート・ドレイン間の寄生容量に起因して、オンからオフ時にドレイン(画素電極118)の電位が低下する現象(プッシュダウン、突き抜け、フィールドスルーなどとも呼ばれる)が発生する。液晶の劣化を防止するため、画素容量では交流駆動が原則であるので、共通電極108に対して高位側(正極性)と低位側(負極性)とで交互書き込みをするが、電圧LCcomを電圧Vcに一致させた状態で、交互書き込みをすると、プッシュダウンのために、画素容量の電圧実効値は、負極性書込の方が正極性書込よりも大きくなってしまう。このため、同一階調で正極性・負極性書込をしても画素容量の電圧実効値が互いに等しくなるように、共通電極108の電圧LCcomは、データ信号の振幅基準である電圧Vcよりも若干低めに設定する場合がある。
さらに画素容量の電圧実効値が小さい場合に白色表示を行うノーマリーホワイトモードではなく、黒色表示を行うノーマリーブラックモードとしても良い。
ジタルミラー素子などを用いた装置や、プラズマディスプレイなどにも適用可能である。
次に、上述した実施形態に係る電気光学装置を用いた電子機器の一例として、上述した表示パネル10をライトバルブとして用いたプロジェクタについて説明する。
図23は、このプロジェクタの構成を示す平面図である。この図に示されるように、プロジェクタ2100内部には、ハロゲンランプ等の白色光源からなるランプユニット2102が設けられている。このランプユニット2102から射出された投射光は、内部に配置された3枚のミラー2106および2枚のダイクロイックミラー2108によってR(赤)、G(緑)、B(青)の3原色に分離されて、各原色に対応するライトバルブ100R、100Gおよび100Bにそれぞれ導かれる。なお、B色の光は、他のR色やG色と比較すると、光路が長いので、その損失を防ぐために、入射レンズ2122、リレーレンズ2123および出射レンズ2124からなるリレーレンズ系2121を介して導かれる。
ライトバルブ100R、100G、100Bによってそれぞれ変調された光は、ダイクロイックプリズム2112に3方向から入射する。そして、このダイクロイックプリズム2112において、R色およびB色の光は90度に屈折する一方、G色の光は直進する。したがって、各色の画像が合成された後、スクリーン2120には、投射レンズ2114によってカラー画像が投射されることとなる。
Claims (7)
- 複数行の走査線と2m(mは2以上の整数)列毎にブロック化されたデータ線との交差に対応して設けられ、各々は、前記走査線が選択されたときの、前記データ線にサンプリングされたデータ信号に応じた階調となる複数の画素を有する電気光学装置の駆動回路であって、
前記複数行の走査線を所定の順番で選択する走査線駆動回路と、
前記走査線駆動回路によって1行の走査線が選択される期間を分割した第1および第2期間にわたって、それぞれ所定のパルス信号を2個ずつの前記ブロックに対応して順次出力するシフトレジスタと、
前記シフトレジスタによって出力されたパルス信号にしたがって2個ずつの前記ブロックを順番に指定するとともに、前記第1または第2期間の一方では、指定されたブロックに属する2m列のデータ線のうち、奇数列のデータ線をm列選択し、前記第1または第2期間の他方では、指定されたブロックに属する2m列のデータ線のうち、偶数列のデータ線をm列選択するデータ線選択回路と、
m本の画像信号線に供給されたデータ信号を、前記データ線選択回路によって選択されたm列のデータ線にそれぞれサンプリングするサンプリング回路と、
を具備し、
前記データ線選択回路は、
各ブロックに対応して奇数列用および偶数列用の論理回路を備え、
前記奇数列用の論理回路は、前記第1または第2期間の一方である場合に出力される第1イネーブル信号と、前記シフトレジスタによるパルス信号との論理演算により、前記第1または第2期間の一方において奇数列のデータ線をm列選択する信号を出力し、
前記偶数列用の論理回路は、前記第1または第2期間の他方である場合に出力される第2イネーブル信号と、前記シフトレジスタによるパルス信号との論理演算により、前記第1または第2期間の他方において偶数列のデータ線をm列選択する信号を出力する
ことを特徴とする電気光学装置の駆動回路。 - 前記シフトレジスタは、入力したパルスをクロック信号で順次シフトした各パルス信号を、互いに隣接する2個のブロックに対応させて出力し、
前記第1イネーブル信号は、前記シフトレジスタによるパルス信号に対応する2以上のブロックにおいて奇数列用の論理回路同士が互いに排他的な信号を出力させるための複数の異なる信号であり、
前記第2イネーブル信号は、前記シフトレジスタによるパルス信号に対応する2以上のブロックにおいて偶数列用の論理回路同士が互いに排他的な信号を出力させるための複数の異なる信号である
ことを特徴とする請求項1に記載の電気光学装置の駆動回路。 - 前記シフトレジスタは、入力したパルスをクロック信号で順次シフトした各パルスを、隣接するもの同士でパルス幅が互いに重複させながら出力し、
前記第1イネーブル信号は、パルス幅が互いに重複するパルス信号に対応する2以上のブロックにおいて奇数列用の論理回路同士が互いに排他的な信号を出力させるための複数の異なる信号であり、
前記第2イネーブル信号は、パルス幅が互いに重複するパルス信号に対応する2以上のブロックにおいて偶数列用の論理回路同士が互いに排他的な信号を出力させるための複数の異なる信号である
ことを特徴とする請求項1に記載の電気光学装置の駆動回路。 - 前記複数行の走査線を、当該走査線の配列方向に沿って少なくとも第1群および第2群に分ける一方、垂直走査期間を少なくとも第1および第2フィールドに分けて、
前記走査駆動回路は、前記第1および第2フィールドのそれぞれにおいて、前記第1および第2群に属する走査線を交互に、かつ、所定の方向に向かって順番に選択する
ことを特徴とする請求項1に記載の電気光学装置の駆動回路。 - 複数行の走査線と2m(mは2以上の整数)列毎にブロック化されたデータ線との交差に対応して設けられ、各々は、前記走査線が選択されたときの、前記データ線にサンプリングされたデータ信号に応じた階調となる複数の画素と、
前記複数行の走査線を所定の順番で選択する走査線駆動回路と、
前記走査線駆動回路によって1行の走査線が選択される期間を分割した第1および第2期間にわたって、それぞれ所定のパルス信号を2個ずつの前記ブロックに対応して順次出力するシフトレジスタと、
前記シフトレジスタによって出力されたパルス信号にしたがって2個ずつの前記ブロックを順番に指定するとともに、前記第1または第2期間の一方では、指定されたブロックに属する2m列のデータ線のうち、奇数列のデータ線をm列選択し、前記第1または第2期間の他方では、指定されたブロックに属する2m列のデータ線のうち、偶数列のデータ線をm列選択するデータ線選択回路と、
m本の画像信号線に供給されたデータ信号を、前記データ線選択回路によって選択されたm列のデータ線にそれぞれサンプリングするサンプリング回路と、
を具備し、
前記データ線選択回路は、
各ブロックに対応して奇数列用および偶数列用の論理回路を備え、
前記奇数列用の論理回路は、前記第1または第2期間の一方である場合に出力される第1イネーブル信号と、前記シフトレジスタによるパルス信号との論理演算により、前記第1または第2期間の一方において奇数列のデータ線をm列選択する信号を出力し、
前記偶数列用の論理回路は、前記第1または第2期間の他方である場合に出力される第2イネーブル信号と、前記シフトレジスタによるパルス信号との論理演算により、前記第1または第2期間の他方において偶数列のデータ線をm列選択する信号を出力する
ことを特徴とする電気光学装置。 - 前記第1および第2イネーブル信号を出力する制御回路を有することを特徴とする請求項5に記載の電気光学装置。
- 請求項5または6に記載の電気光学装置を有することを特徴とする電子機器。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2006076395A JP4645494B2 (ja) | 2006-03-20 | 2006-03-20 | 電気光学装置、その駆動回路および電子機器 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2006076395A JP4645494B2 (ja) | 2006-03-20 | 2006-03-20 | 電気光学装置、その駆動回路および電子機器 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2007249135A JP2007249135A (ja) | 2007-09-27 |
JP4645494B2 true JP4645494B2 (ja) | 2011-03-09 |
Family
ID=38593452
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2006076395A Expired - Fee Related JP4645494B2 (ja) | 2006-03-20 | 2006-03-20 | 電気光学装置、その駆動回路および電子機器 |
Country Status (1)
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---|---|
JP (1) | JP4645494B2 (ja) |
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Publication number | Publication date |
---|---|
JP2007249135A (ja) | 2007-09-27 |
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