JP2005156633A - 液晶表示装置 - Google Patents

Abstract

【課題】 音鳴りを解消しつつ、かつ、低消費電力化を達成する液晶表示装置を実現する。
【解決手段】 データ信号線駆動回路３は、一水平走査期間を２分割して、一水平走査期間の１／２期間では、１／２の本数の前記データ信号線に対して映像データを正極性として出力し、残りの１／２期間では、残りの略１／２の本数の前記データ信号線に対して映像データを負極性として出力する。また、データ信号線駆動回路３は、出力極性の切り替えに対応した周期で、対向電極電位の極性も切り替える。これにより、対向電極は、２倍の反転周期となり、音鳴りを回避できる。また、対向電極が交流駆動されるため、データ信号線駆動回路３に必要な電源電圧を低減することができ、低消費電力化が実現できる。
【選択図】 図１

Description

本発明は、データ信号線駆動回路や走査信号線駆動回路等の駆動回路を備えた液晶表示装置に関するものである。

従来、中小型の液晶表示装置にはライン反転駆動が使われていたが、最近携帯電話用で主流の２４０ドット×３２０ドットクラスの液晶表示装置では、液晶表示装置から振動に伴う音鳴りが発生して問題になっていた。

音鳴りは対向電極電位の反転周波数が人間の可聴周波数帯域にある時に発生し、特に数百Ｈｚ〜１５ｋＨｚの時に顕著となる。

音鳴りの回避策としては、以下のようなものがある。
（１）フレーム反転駆動方式のように、対向電極電位の反転周期をフレームごとに下げる。これにより、反転周波数が３０Ｈｚ程度となり、音鳴りを回避できる。
（２）対向電極電位を反転駆動させずに一定駆動として、データ信号線ごとに印加電圧を正極性・負極性と変えて印加する。対向電極電位が一定であるため、振動が生じない。
（３）制振材を貼付する。

上記（２）の駆動原理を基にした技術が、特許文献１に開示されている。特許文献１では、正極性に限定した出力バッファと負極性に限定した出力バッファを交互に配置して、その出力をスイッチングさせることで低消費電力化を図る方法が開示されている。

上記（３）の回避策については、特許文献２に開示されている。
特開平９−２６７６５号公報（公開日１９９７年１月２８日） 特開平８−１７９２８５号公報（公開日１９９６年７月１２日）

しかしながら、上記（１）の回避策では、音鳴りを解消することができるが、液晶印加電圧の正極性・負極性の差によるフリッカーが目立つという問題が生じる。

また、特許文献１に開示されているような技術を用いて、上記（２）の回避策を行った場合、音鳴りの解消およびフリッカーの低減が可能であるが、対向電極電位を一定に保ちながら、液晶分子に対して正極性と負極性との電圧を印加する必要があるため、出力電圧範囲の広いソースドライバが必要となる。

必要となるソースドライバ電源は、例えば、あるパネルサイズの場合、正極性出力用電源電圧１２Ｖ、正極性側黒電圧１０Ｖ、正極性側白電圧７Ｖ、負極性側出力用電源電圧６Ｖ、負極性側白電圧５Ｖ、負極性側黒電圧２Ｖ、ロジック電源電圧３．３Ｖである。このように、対向電極電位が一定駆動という前提があるため、ソースドライバ全体としては必要電源電圧が広いことには変わりがなく、外部で用意する必要のある電源電圧が複数種類となる。これにより、消費電力増大が問題となっていた。

また、上記（３）の回避策では、音鳴りの低減効果が小さいという問題がある。また、制振材の材料費・加工費によりコストアップとなり、表示装置の厚みが増してしまう。さらに、表示パネルのサイズ毎に、制振材の組み込み調整が必要となるという問題もあった。

本発明は、上記の問題点に鑑みてなされたものであり、その目的は、音鳴りを解消しつつ、かつ、低消費電力化を達成する液晶表示装置を提供することにある。

本発明に係る液晶表示装置は、上記課題を解決するために、画像を表示する複数の画素と、該画素を駆動するための複数のデータ信号線および複数の走査信号線と、前記データ信号線を介して前記画素に映像データを供給するデータ信号線駆動回路と、前記走査信号線を介して、前記映像データの上記画素への書き込みを制御する走査信号線駆動回路とを備える液晶表示装置において、前記データ信号線駆動回路は、一水平走査期間を偶数の分割数に分割して、一水平走査期間の１／２期間では、略１／２の本数の前記データ信号線に対して映像データを正極性として出力し、残りの１／２期間では、残りの略１／２の本数の前記データ信号線に対して映像データを負極性として出力し、前記データ信号線駆動回路の出力極性の切り替えに対応した周期で、対向電極電位の極性を切り替える対向電極極性切替手段を備えることを特徴としている。

さらに、本発明の液晶表示装置は、上記の構成に加えて、前記データ信号線駆動回路の出力を、前記分割数分のデータ信号線に対して、一水平走査期間の１／分割数の期間ごとに振り分けるデータ信号線切替手段を備えることを特徴としている。

さらに、本発明の液晶表示装置は、上記の構成に加えて、前記データ信号線切替手段は、任意のフレーム数ごとに、前記データ信号線駆動回路の出力を、前記分割数分のデータ信号線に振り分ける順番を逆にすることを特徴としている。

さらに、本発明の液晶表示装置は、上記の構成に加えて、前記データ信号線駆動回路は、任意のフレーム数ごとに、各データ信号線に出力する映像データの極性を切り替えることを特徴としている。

さらに、本発明の液晶表示装置は、上記の構成に加えて、前記データ信号線駆動回路は、所定数のフレームごとに、各データ信号線に出力する映像データの極性を切り替え、前記データ信号線切替手段は、前記所定数の倍のフレーム数ごとに、前記データ信号線駆動回路の出力を、前記分割数分のデータ信号線に振り分ける順番を逆にすることを特徴としている。

さらに、本発明の液晶表示装置は、上記の構成に加えて、前記データ信号線駆動回路は、２以上の水平走査期間ごとに、データ信号線に出力する映像データの極性を反転させることを特徴としている。

さらに、本発明の液晶表示装置は、上記の構成に加えて、前記データ信号線駆動回路は、前記分割数を２とし、一水平走査期間の前半の１／２の期間では、奇数番目または偶数番目の前記データ信号線に対して、映像データを正極性または負極性として出力し、一水平走査期間の後半の１／２の期間では、前半とは異なる前記データ信号線に対して、映像データを前半とは異なる極性として出力することを特徴としている。

さらに、本発明の液晶表示装置は、上記の構成に加えて、前記データ信号線の本数が４の倍数であり、前記データ信号線駆動回路は、前記分割数を４とし、一水平走査期間の最初の１／４の期間では、１＋４ｋ（ｋ＝０，１，…，Ｍ／４−１：Ｍはデータ信号線の本数）番目の前記データ信号線に対して、映像データを正極性または負極性として出力し、次の１／４の期間では、３＋４ｋ（ｋ＝０，１，…，Ｍ／４−１）番目の前記データ信号線に対して、映像データを最初の１／４の期間と同じ極性で出力し、次の１／４の期間では、２＋４ｋ（ｋ＝０，１，…，Ｍ／４−１）番目の前記データ信号線に対して、映像データを最初の１／４の期間と異なる極性で出力し、次の１／４の期間では、４＋４ｋ（ｋ＝０，１，…，Ｍ／４−１）番目の前記データ信号線に対して、映像データを最初の１／４の期間と異なる極性で出力することを特徴としている。

本発明に係る液晶表示装置は、以上のように、データ信号線駆動回路は、一水平走査期間を偶数の分割数に分割して、一水平走査期間の１／２期間では、略１／２の本数の前記データ信号線に対して映像データを正極性として出力し、残りの１／２期間では、残りの略１／２の本数の前記データ信号線に対して映像データを負極性として出力し、前記データ信号線駆動回路の出力極性の切り替えに対応した周期で、対向電極電位の極性を切り替える対向電極極性切替手段を備える構成である。

それゆえ、対向電極は、従来のライン反転駆動に比べて倍速で交流駆動され、２倍の反転周期となる。そのため、例えば、携帯電話等で主流の２４０ドット×３２０ドットクラスの表示装置に上記構成を適用した場合、対向電極の反転周期は、約２０ｋＨｚとなり、たとえ、振動を発生しても、人間の可聴周波数以上の音になるため、通話の妨げとなる音鳴りを回避できる。

また、対向電極が交流駆動されるため、一定駆動方式の場合に比べて、データ信号線駆動回路に必要な電源電圧を低減することができ、低消費電力化が実現できる。

さらに、上記特許文献２のように制振材を設ける必要がないため、制振材に要する部品コストを削減でき、液晶表示装置の厚みが大きくなることはない。また、上記構成は、表示パネルの大きさに依存することがないため、制振材を設ける技術に比べて、適用範囲が広くなるという効果を奏する。

さらに、本発明に係る液晶表示装置は、上記の構成に加えて、データ信号線駆動回路の出力を、前記分割数分のデータ信号線に対して、一水平走査期間の１／分割数の期間ごとに振り分けるデータ信号線切替手段を備える構成である。

それゆえ、データ信号線切替手段をデータ信号線駆動回路とデータ信号線との間に設けたことで、データ信号線がデータ信号線駆動回路の出力から切り離される。これにより、データ信号線駆動回路の負荷が軽くなり、高速の切り替えが可能となる。

また、上記データ信号切替手段を設けることで、データ信号線駆動回路は、データ信号線の数の１／分割数分だけの映像データを同時に出力すればよい。したがって、出力する映像データの処理（例えば、Ｄ／Ａ変換処理）に要する消費電力を低減することができるという効果を奏する。

さらに、本発明に係る液晶表示装置は、上記の構成に加えて、前記データ信号線切替手段は、任意のフレーム数ごとに、前記データ信号線駆動回路の出力を、前記分割数分のデータ信号線に振り分ける順番を逆にする構成である。

データ信号線が画素に映像データを供給する時間は、データ信号線切替手段がデータ信号線駆動回路の出力を振り分けた時間によって異なる。そのため、画素の特性バラツキが大きい場合、書き込み時間が不十分となる画素が発生することがある。このとき、振り分ける順番が常に同じであると、明暗が発生し、表示ムラが生じる。

しかしながら、上記構成によれば、任意のフレーム数ごとに振り分ける順番が逆になるため、明暗が均一化され、上記表示ムラの発生を回避することができるという効果を奏する。

さらに、本発明の液晶表示装置は、上記の構成に加えて、前記データ信号線駆動回路は、任意のフレーム数ごとに、各データ信号線に出力する映像データの極性を切り替える構成である。

それゆえ、表示性能が全フレーム間で均一化され、表示品位が向上するという効果を奏する。

さらに、本発明の液晶表示装置は、上記の構成に加えて、前記データ信号線駆動回路は、所定数のフレームごとに、各データ信号線に出力する映像データの極性を切り替え、前記データ信号線切替手段は、前記所定数の倍のフレーム数ごとに、前記データ信号線駆動回路の出力を、前記分割数分のデータ信号線に振り分ける順番を逆にする構成である。

それゆえ、所定数のフレームごとに映像データの極性を切り替えため、所定数の倍のフレーム間で、極性より生じる表示性能を均一化でき、表示品位が向上する。さらに、所定数の倍のフレーム数ごとに振り分ける順番を逆にするため、所定数の４倍のフレーム間で、明暗の発生による表示ムラを回避でき、より一層表示品位が向上するという効果を奏する。

さらに、本発明の液晶表示装置は、上記の構成に加えて、前記データ信号線駆動回路は、２以上の水平走査期間ごとに、データ信号線に出力する映像データの極性を反転させる構成である。

それゆえ、表示性能がフレーム内においても均一化され、表示品位がより一層向上する。また、２以上の水平走査期間においては、各データ信号線に充電される電圧の極性が同じであるため、前の水平走査期間に充電された電荷を、次の水平走査期間の書き込み時に再利用することができ、低消費電力化が図れるという効果を奏する。

さらに、本発明の液晶表示装置は、上記の構成に加えて、前記データ信号線駆動回路が、前記分割数を２とし、一水平走査期間の前半の１／２の期間では、奇数番目または偶数番目の前記データ信号線に対して、映像データを正極性または負極性として出力し、一水平走査期間の後半の１／２の期間では、前半とは異なる前記データ信号線に対して、映像データを前半とは異なる極性として出力する構成である。

上記構成によれば、分割数が２であるので、データ信号線駆動回路が映像データを出力するデータ信号線を選択する回数が少なくなり、構成が比較的簡易となる。

また、奇数番目と偶数番目とでデータ信号線に出力される映像データの極性が反転するため、隣接するデータ信号線は、必ず異なる極性となる。これにより、表示パネル内において、表示画像がより一層均一化され、表示品位が向上するという効果を奏する。

さらに、本発明の液晶表示装置は、上記の構成に加えて、前記データ信号線の本数が４の倍数であり、前記データ信号線駆動回路は、前記分割数を４とし、一水平走査期間の最初の１／４の期間では、１＋４ｋ（ｋ＝０，１，…，Ｍ／４−１：Ｍはデータ信号線の本数）番目の前記データ信号線に対して、映像データを正極性または負極性として出力し、次の１／４の期間では、３＋４ｋ（ｋ＝０，１，…，Ｍ／４−１）番目の前記データ信号線に対して、映像データを最初の１／４の期間と同じ極性で出力し、次の１／４の期間では、２＋４ｋ（ｋ＝０，１，…，Ｍ／４−１）番目の前記データ信号線に対して、映像データを最初の１／４の期間と異なる極性で出力し、次の１／４の期間では、４＋４ｋ（ｋ＝０，１，…，Ｍ／４−１）番目の前記データ信号線に対して、映像データを最初の１／４の期間と異なる極性で出力する構成である。

上記構成によれば、分割数が４であるので、データ信号線駆動回路は、一水平走査期間の１／４ごとに、データ信号線の本数の１／４分の映像データを出力すればよい。そのため、映像データの処理に要する部材（例えば、ＤＡ変換回路）点数を、分割数が２のときに比べて、さらに減らすことができる。

また、隣接するデータ信号線は、必ず異なる極性となるので、表示パネル内において、表示画像がより一層均一化され、表示品位が向上するという効果を奏する。

〔実施形態１〕
本発明の一実施形態について図１ないし図６に基づいて説明すると以下の通りである。

図１は、本実施形態の液晶表示装置の構成を示すブロック図である。図１に示されるように、液晶表示装置は、液晶パネル１と、走査信号線駆動回路２と、データ信号線駆動回路３と、データ信号線を切り替えるための複数のアナログスイッチ（データ信号線切替手段）４（４−１，４−２，…４−Ｍ／２）とを備えている。

液晶パネル１は、特に図示していないが、所定の間隔を隔てて平行に対向配列されたマトリクス基板と対向基板との２枚の透明基板からなり、これら両基板間に液晶が充填されている。

このうち、マトリクス基板には、複数（本実施形態では、Ｍ本）の互いに並行なデータ信号線ＳＬｉ（ｉ＝１〜Ｍ）と、該データ信号線ＳＬｉに交差する複数（本実施形態では、Ｎ本）の互いに並行な走査信号線ＧＬｊ（ｊ＝１〜Ｎ）とが設けられている。隣接する２本の走査信号線ＧＬｊおよびＧＬ（ｊ＋１）と隣接する２本のデータ信号線ＳＬｉおよびＳＬ（ｉ＋１）とで囲まれた各部分に、画素ＰＩＸｉｊが設けられている。

また、もう一枚の透明基板である対向基板側には、すべての画素ＰＩＸに対して、共通の対向電極ＣＯＭが設けられている。該対向電極ＣＯＭには、対向電極電位ＶＣＯＭが与えられている。なお、本実施形態では、対向電極電位ＶＣＯＭは、データ信号線駆動回路３より与えられている。

上記画素電極の電位と対向電極電位ＶＣＯＭとの差分の電圧が各画素に印加され、上記２枚の基板間に挟まれた液晶が光学的シャッターとして働く。これにより、所望の輝度表示が可能となる。

図２は、上記画素ＰＩＸｉｊの平面図を示している。画素ＰＩＸｉｊには、画素電極（図示しない）と、データ信号線ＳＬｉに画素電極を電気的に接続／非接続を切り替えるためのスイッチング素子であるＴＦＴ（薄膜トランジスタ）素子６とが配設されている。ＴＦＴ素子６のゲート電極は、その近傍を通る走査信号線ＧＬｊに接続されている。また、ＴＦＴ素子６のソース電極は、データ信号線ＳＬｉに接続されているとともに、そのドレイン電極は、画素電極に接続されている。

また、ＴＦＴ素子６がオフになっても、液晶に所望の電圧を印加し続けられるように、ＴＦＴ素子６のドレイン電極には補助容量ＣＳが接続されている。該補助容量ＣＳのベース電位ＶＣＳは、データ信号線駆動回路３からの出力により、対向電極電位ＶＣＯＭ＋一定値が供給されている。

走査信号線駆動回路２は、液晶パネル１の設けられた複数の走査信号線ＧＬｊ（ｊ＝１〜Ｎ）に対して、選択した走査信号線ＧＬｊに対してｈｉｇｈレベルの電圧を、それ以外の走査信号線ＧＬｊに対してｌｏｗレベルの電圧を出力するためのものである。

図１に示されるように、走査信号線駆動回路２には、データ信号線駆動回路３からゲートクロック信号ＧＣＫおよびゲートスタートパルス信号ＧＳＰが出力される。走査信号線駆動回路２は、ゲートクロック信号ＧＣＫの周期に合わせたゲートスタートパルス信号ＧＳＰを合図に、走査信号線ＧＬ１から順にハイレベルの電圧を出力する。すなわち、ＧＬｊに対する出力電圧をＧＤＯＵＴｊとすると、走査信号線駆動回路２は、ゲートスタートパルス信号ＧＳＰを合図に、ＧＤＯＵＴ１をｌｏｗからｈｉｇｈレベルとする。次に、ゲートクロック信号ＧＣＫの周期に従って、走査信号線駆動回路２は、ＧＤＯＵＴ１をｌｏｗレベルに戻し、ＧＤＯＵＴ２をｌｏｗからｈｉｇｈレベルとする。以降、同様に、ＧＤＯＵＴｊを次々にｌｏｗ、ｈｉｇｈ、ｌｏｗレベルに順に変更させていく。

データ信号線駆動回路３は、各データ信号線ＳＬｉ（ｉ＝１〜Ｍ）に対して、各データ信号線ＳＬｉに対応する映像信号（以下表示データとよぶ）を、後述するタイミングで出力するものである。表示データを出力するための出力信号線Ｓ（Ｓ１〜ＳＭ／２）の数は、データ信号線ＳＬの数（Ｍ）の１／２である。

また、データ信号線駆動回路３は、対向電極電位ＶＣＯＭおよび補助容量ＣＳのベース電位ＶＣＳを供給するとともに、ゲートスタートパルス信号ＧＳＰ、ゲートクロック信号ＧＣＫ、アナログスイッチ４−１〜４−Ｍ／２の切り替えを制御するアナログスイッチ切替信号である信号ＯＤＤ−ＳＷおよびＥＶＥＮ−ＳＷを出力する。

また、データ信号線駆動回路３には、水平同期信号ＨＳ、垂直同期信号ＶＳ、表示データＤＡＴＡ、クロック信号ＣＬＫが入力される。データ信号線駆動回路３の詳細な構成および機能については、後に詳説する。

アナログスイッチ４（４−１〜４−Ｍ／２）は、データ信号線駆動回路３の出力線Ｓと、データ信号線ＳＬとの接続／非接続を切り替えるためのものである。奇数列目のデータ信号線と偶数列目のデータ信号線との隣接する２本のデータ信号線ＳＬｉが一組に束ねられ、２本一組のデータ信号線ＳＬｉが、アナログスイッチ４を介して、データ信号線駆動回路３の出力信号線Ｓの１本に接続されるようになっている。

具体的には、図１で示されるように、アナログスイッチ４−１〜４−Ｍ／２は、それぞれ２本一組（奇数列目と偶数列目との１本づつの組）のデータ信号線ＳＬｉと、出力信号線Ｓ１〜ＳＭ／２とに接続されている。例えば、アナログスイッチ４−１は、出力信号線Ｓ１と、データ信号線ＳＬ１およびＳＬ２とに接続されている。

アナログスイッチ４には、データ信号線駆動回路３から、信号ＯＤＤ−ＳＷおよび信号ＥＶＥＮ−ＳＷが入力される。ｈｉｇｈレベルの信号ＯＤＤ−ＳＷが入力されると、アナログスイッチ４は、出力信号線Ｓと、奇数列目のデータ信号線ＳＬとを接続する。ｈｉｇｈレベルの信号ＥＶＥＮ−ＳＷが入力されると、アナログスイッチ４は、出力信号線Ｓと、偶数列目のデータ信号線ＳＬとを接続する。また、信号がｌｏｗレベルになると、アナログスイッチ４は、出力信号線Ｓとデータ信号線ＳＬとを非接続とする（切り離す）。

このように、データ信号線ＳＬとデータ信号線駆動回路３との間にアナログスイッチ４を設けたことで、データ信号線ＳＬがデータ信号線駆動回路３の出力より切り離せるため、データ信号線駆動回路３の負荷が軽くなり、高速切り替えが可能となる。

なお、アナログスイッチ４のようなドライバから送出される出力信号を時分割で複数の信号線に切り替えて出力する技術については、例えば、日本国公開特許公報「特開平６−１３８８５１号公報（公開日１９９４年５月２０日）」に開示されている。

次に、データ信号線駆動回路３の詳細な構成について説明する。図３は、データ信号線駆動回路３の構成を示すブロック図である。

図３で示されるように、データ信号線駆動回路３は、制御部３１、出力バッファ（対向電極極性切替手段）３２、サンプリングメモリ３３、ホールドメモリ３４、スイッチ（ＳＷ）回路３５、レベルシフタ３６、ＤＡ変換回路（ＤＡＣ）３７、および出力回路３８からなる。

制御部３１は、走査信号線駆動用信号発生部３１１、アナログスイッチ切替信号発生部３１２、共通電極駆動部（対向電極極性切替手段）３１３、極性信号発生部３１４、およびＳＷ切替信号発生部３１５を備えている。制御部３１には、水平同期信号ＨＳ、垂直同期信号ＶＳ、クロック信号ＣＬＫが入力される。

走査信号線駆動用信号発生部３１１は、ゲートスタートパルス信号ＧＳＰおよびゲートクロック信号ＧＣＫを生成し、走査信号線駆動回路２に出力するためのものである。走査信号線駆動用信号発生部３１１は、水平同期信号ＨＳ、垂直同期信号ＶＳ、およびクロック信号ＣＬＫを基にして、後述する周期・位相で、上記信号を出力する。

アナログスイッチ切替信号発生部３１２は、アナログスイッチ４の接続／非接続を切り替えるための信号を発生するためのものである。出力する信号には、奇数列目のデータ信号線ＳＬとデータ信号線駆動回路３の出力線Ｓとの接続・非接続を切り替える信号ＯＤＤ−ＳＷと、偶数列目のデータ信号線ＳＬとデータ信号線駆動回路３との接続・非接続を切り替える信号ＥＶＥＮ−ＳＷとがある。データ信号線ＳＬと出力線Ｓとは、上記信号（ＯＤＤ−ＳＷまたはＥＶＥＮ−ＳＷ）がｈｉｇｈレベルのときに接続され、ｌｏｗレベルのときに切り離される。アナログスイッチ切替信号発生部３１２は、水平同期信号ＨＳ、垂直同期信号ＶＳ、およびクロック信号ＣＬＫを基にして、後述する周期・位相で、上記信号を出力する。

共通電極駆動部３１３は、出力バッファ３２を駆動して、対向電極電位ＶＣＯＭおよび補助容量のベース電位ＶＣＳを供給するためのものである。共通電極駆動部３１３は、水平同期信号ＨＳ、垂直同期信号ＶＳ、およびクロック信号ＣＬＫを基にして、後述する周期・位相で、対向電極電位ＶＣＯＭおよび補助容量のベース電位ＶＣＳの極性を切り替える。

極性信号発生部３１４は、ＤＡ変換回路３７がＤ／Ａ変換を行うときに、正極性とするか、負極性とするかを表す信号ＲＥＶを発生するためのものである。極性信号発生部３１４は、水平同期信号ＨＳ、垂直同期信号ＶＨ、クロック信号ＣＬＫを基にして、後述するタイミングで信号ＲＥＶを生成し、生成した信号ＲＥＶをＤＡ変換回路３７へ出力する。

ＳＷ切替信号発生部３１５は、スイッチ回路３５が、レベルシフタ３６を奇数列目の表示データを固定するホールドメモリ３４または偶数列目の表示データを固定するホールドメモリ３４のどちらに接続するかを決める信号Ｄ−ＳＷを生成し、スイッチ回路３５に対して出力するためのものである。ＳＷ切替信号発生部３１５が信号Ｄ−ＳＷを出力するタイミングについては、後述する。

サンプリングメモリ３３は、クロック信号ＣＬＫに同期して、一水平走査期間分の表示データを取り込むためのものである。サンプリングメモリ３３は、上述のデータ信号線ＳＬと同数（つまり、Ｍ個）のデータ格納領域を有しており、各データ信号線ＳＬに対応する表示データを対応するデータ格納領域に取り込む。

サンプリングメモリ３３が取り込んだ一水平走査期間分の表示データは、後段のホールドメモリ３４に水平同期信号ＨＳのタイミングで転送される。ホールドメモリ３４に表示データが転送されると、サンプリングメモリ３３は、次の一水平期間分のデジタル表示データ（つまり、次の行のデータ）の取り込み状態に移る。

ホールドメモリ３４に入力された表示データは、水平同期信号ＨＳによりラッチがかけられる。そして、次の水平同期信号ＨＳが入力されるまでホールドメモリ３４から出力される表示データは固定される。ホールドメモリ３４から出力される表示データは、スイッチ回路３５を介して、レベルシフタ３６に送られる。なお、ホールドメモリ３４は、サンプリングメモリ３３と同数（つまり、Ｍ個）のデータ格納領域を有しており、各データ信号線ＳＬに対応する表示データを対応するデータ格納領域に格納する。

スイッチ回路３５は、制御部３１から出力されるスイッチ切替信号Ｄ-ＳＷに従って、ホールドメモリ３４からレベルシフタ３６に送られるデータを、奇数列目のデータとするか、偶数列目のデータとするか切り替えるためのものである。すなわち、信号Ｄ-ＳＷがｈｉｇｈ状態であるとき、スイッチ回路３５は、ホールドメモリ３４からレベルシフタ３６に奇数列目のデータが転送されるようにする。信号Ｄ−ＳＷがｌｏｗ状態であるとき、スイッチ回路３５は、ホールドメモリ３４からレベルシフタ３６に偶数列目のデータが転送されるようにする。

レベルシフタ３６は、液晶パネル１への印加電圧レベルを処理する次段のＤＡ変換回路３７に適合させるため、入力信号のレベルを昇圧等により変換して出力する回路である。上記スイッチ回路３５が備えられているため、レベルシフタ３６は、データ信号線ＳＬの数の１／２であるＭ／２個だけ設ければよい。

ＤＡ変換回路３７は、レベルシフタ３６にてレベル変換された表示データ、および、制御部３１から出力される極性信号ＲＥＶに応じて、アナログ電圧を出力する。極性信号ＲＥＶがｈｉｇｈ状態であるとき、ＤＡ変換回路３７は、レベルシフタ３６から出力された表示データを正極性としてＤ／Ａ変換を行う。極性信号ＲＥＶがｌｏｗ状態であるとき、ＤＡ変換回路３７は、レベルシフタ３６から出力された表示データを負極性としてＤ／Ａ変換を行う。

ＤＡ変換回路３７は、レベルシフタ３６と同様に、上記スイッチ回路３５が備えられているため、データ信号線ＳＬの数の１／２であるＭ／２個だけ設ければよい。よって、ＤＡ変換回路３７全体に要する電力を低減できる。具体的には、本実施形態と同速のＤＡ変換回路をデータ信号線ＳＬの数だけ設けた場合、ＤＡ変換回路全体に要する電力は６ｍＷであるが、本実施形態のようにデータ信号線ＳＬの数の１／２だけＤＡ変換回路３７を設けると、ＤＡ変換回路３７全体に要する電力は４ｍＷで済む。

ＤＡ変換回路３７から出力されるアナログ電圧は、出力回路３８を介して、各液晶駆動電圧出力用の上記出力線Ｓ（Ｓ１〜ＳＭ／２）から液晶パネル１の各データ信号線ＳＬへ出力される。

出力回路３８は、バッファ回路として機能し、例えば差動増幅回路を用いたボルテージフォロア回路で構成されるものである。

次に、表示データに対応する電圧を画素ＰＩＸに印加するタイミングについて、図４を参照しながら説明する。図４は、１フレーム目および２フレーム目のタイミングチャートを示している。

図４において、上から順に、水平同期信号ＨＳ、サンプリングメモリ３３が取り込んだ表示データＤＡＴＡ、ＳＷ切替信号Ｄ−ＳＷ、極性信号ＲＥＶ、対向電極電位ＶＣＯＭ（図中実線で示される）および出力回路３８における出力電位ＶＯＵＴ（図中破線で示される）、信号ＯＤＤ−ＳＷ、信号ＥＶＥＮ−ＳＷ、走査信号線ＧＬ１，ＧＬ２，…の電位ＧＤＯＵＴ１，ＧＤＯＵＴ２，…を示している。なお、補助容量ＣＳのベース電位ＶＣＳは、対向電極電位ＶＣＯＭ＋一定値であり、ＶＣＯＭと相似波形であるため、図示を省略している。

まず、１フレーム目について説明する。図４に示されるように、水平同期信号ＨＳの立ち上がりタイミングの時刻Ｔ_１（１）よりも前に、サンプリングメモリ３３は、一行目の表示データを取り込んでいる。そして、水平同期信号ＨＳのタイミング時刻Ｔ_１（１）に合わせて、サンプリングメモリ３３は、１行目の表示データをホールドメモリ３４に転送する。

また、共通電極駆動部３１３および出力バッファ３２は、時刻Ｔ_１（１）において対向電極電位ＶＣＯＭおよび補助容量ＣＳのベース電位ＶＣＳが負側となるように、極性を切り替える。

さらに、時刻Ｔ_１（１）において、ＳＷ切替信号発生部３１５は、スイッチ回路３５に対して、ｈｉｇｈレベルの信号Ｄ−ＳＷを出力する。同時に、極性信号発生部３１４は、ＤＡ変換回路３７に対して、ｈｉｇｈレベルの信号ＲＥＶを出力する。ｈｉｇｈレベルの信号Ｄ−ＳＷおよび信号ＲＥＶを出力する期間は、一水平走査期間の１／２の前半期間である。

以上により、時刻Ｔ_１（１）において、ホールドメモリ３４に転送された表示データのうち、奇数列目に当たる表示データのみが、ＤＡ変換回路３７に送られる。そして、ＤＡ変換回路３７は、送られてきた表示データを正極性として変換し、出力回路３８を介して出力線Ｓに出力する。

そして、時刻Ｔ_１（１）から一水平走査期間の１／２の期間中に、アナログスイッチ切替信号発生部３１２は、ｈｉｇｈレベルの信号ＯＤＤ−ＳＷをアナログスイッチ４−１〜４−Ｍ／２に出力する。

また、走査信号線駆動回路２が走査信号線ＧＬ１，ＧＬ２，…に対して水平走査期間ごとに順にｈｉｇｈレベルの電位を出力できるように、走査信号線駆動用信号発生部３１１は、ゲートスタートパルス信号ＧＳＰおよびゲートクロック信号ＧＣＫを走査信号線駆動回路２に出力する。すなわち、時刻Ｔ１（１）からの一水平走査期間中においては、１行目の走査信号線ＧＬ１の電位ＧＤＯＵＴ１がｈｉｇｈレベルとなっている。

これにより、奇数列目のデータ信号線ＳＬｉに正極性の電圧が印加され、これらのデータ信号線ＳＬｉと１行目の走査信号線ＧＬ１との交差部に接続された画素ＰＩＸｉ１が正極性に充電される。

そして、充電完了後、アナログスイッチ切替信号発生部３１２は、信号ＯＤＤ−ＳＷをｌｏｗレベルに切り替える。これにより、液晶パネル１内のアナログスイッチ４がＯＦＦとなり、データ信号線駆動回路３と奇数列目のデータ信号線ＳＬとが切り離される。

なお、データ信号線駆動回路３と奇数列目のデータ信号線ＳＬとが切り離された後でも、奇数列目のデータ信号線ＳＬには所望の電圧が保持されており、かつ、走査信号線Ｇ１にはｈｉｇｈレベルの電圧ＧＤＯＵＴ１が印加され、ＴＦＴ素子６がＯＮ状態の期間であるので、奇数列目のデータ信号線ＳＬｉは、画素ＰＩＸｉ１に対して、充電し続けることができる。

次に、時刻Ｔ_１（１）から一水平走査期間の１／２経過後、共通電極駆動部３１３および出力バッファ３２は、対向電極電位ＶＣＯＭおよび補助容量ＣＳのベース電位ＶＣＳを正側に切り替える。

また、ＳＷ切替信号発生部３１５は、スイッチ回路３５に対してｌｏｗレベルの信号Ｄ−ＳＷを、極性信号発生部３１４は、ＤＡ変換回路３７に対してｌｏｗレベルの信号ＲＥＶを出力する。

これにより、一水平走査期間の後半の１／２の期間では、偶数列目の表示データが、負極性としてＤ／Ａ変換され、出力回路３８に出力される。

その後、アナログスイッチ切替信号発生部３１２は、ｈｉｇｈレベルの信号ＥＶＥＮ−ＳＷをアナログスイッチ４に出力する。なお、このとき、走査信号線ＧＬ１の電位ＧＤＯＵＴ１は、一水平走査期間内であるので、前半期間に引き続き、ｈｉｇｈレベルの電圧となっている。

以上により、偶数列目のデータ信号線ＳＬｉに負極性の電圧が印加され、偶数列目のデータ信号線ＳＬｉと１行目の走査信号線ＧＬ１との交差部にある画素ＰＩＸｉ１が負極性に充電される。

そして、充電完了後、アナログスイッチ切替信号発生部３１２は、信号ＥＶＥＮ−ＳＷをｌｏｗレベルに切り替える。これにより、液晶パネル１内のアナログスイッチ４がＯＦＦとなり、データ信号線駆動回路３とデータ信号線ＳＬとが切り離される。

その後、走査信号線駆動回路２は、１行目の走査信号線ＧＬ１の電圧ＧＤＯＵＴ１をｌｏｗレベルに下げ、ＴＦＴ素子６をＯＦＦとする。

以上のように、アナログスイッチ４は、アナログスイッチ切替信号発生部３１２の信号を基に、データ信号線駆動回路３の出力を、奇数列目と偶数列目との２本のデータ信号線ＳＬに対して、一水平走査期間の１／２の期間ごとに振り分ける。このようにして、１行目の表示データの画素ＰＩＸｉ１への書き込みが終了する。なお、この期間において、２行目の表示データがサンプリングメモリ３３に取り込まれている。

２行目の書き込みについても、１行目と同様に、一水平走査期間を１／２の期間に分割する。そして、前半の１／２の水平走査期間では、奇数列目のデータを正極性としてＤ／Ａ変換し、奇数列目のデータ信号線ＳＬに印加する。このとき、対向電極電位ＶＣＯＭおよび補助容量ＣＳのベース電位ＶＣＳを負側にする。これにより、奇数列目のデータ信号線ＳＬｉと走査信号線ＧＬ２とが交差する画素ＰＩＸｉ２は、正極性の電位で充電される。

後半の１／２の水平走査期間では、偶数列目のデータを負極性としてＤ／Ａ変換し、偶数列目のデータ信号線ＳＬに印加する。同時に、対向電極電位ＶＣＯＭおよび補助容量ＣＳのベース電位ＶＣＳを正側にする。これにより、偶数列目のデータ信号線ＳＬｉと走査信号線ＧＬ２との交差する画素ＰＩＸｉ２は、負極性の電位で充電される。

１フレーム目の残りの行についても、１，２行目と同様に書き込みを続ける。

次に、２フレーム目の書き込みについて説明する。２フレーム目では、液晶を交流駆動させるように、１フレーム目と逆極性を印加するようにする。

すなわち、図４で示されるように、水平同期信号ＨＳのタイミングである時刻Ｔ_１（２），Ｔ_２（２），…から一水平走査期間の１／２の前半期間では、ＳＷ切替信号発生部３１５は、ｈｉｇｈレベルの信号Ｄ-ＳＷを、極性信号発生部３１４は、ｌｏｗレベルの信号ＲＥＶを出力する。これにより、奇数列目の表示データは、負極性としてＤ／Ａ変換され、出力回路３８を介して出力線Ｓ１〜ＳＭ／２に出力される。また、同時に、対向電極電位ＶＣＯＭおよび補助容量ＣＳのベース電位ＶＣＳを正側にする。

次に、アナログスイッチ切替信号発生部３１２は、ｈｉｇｈレベルの信号ＯＤＤ−ＳＷを出力する。また、走査信号線駆動回路２が水平同期信号ＨＳのタイミングに合わせて走査信号線ＧＬ１，２，…の電位ＧＤＯＵＴ１，２，…を順にｈｉｇｈレベルとするように、走査信号線駆動用信号発生部３１１は、ゲートクロック信号ＧＣＫおよびゲートスタートパルス信号ＧＳＰを出力する。

以上により、奇数列目のデータ信号線ＳＬｉと走査信号線ＧＬｊとが交差する画素ＰＩＸｉｊは、負極性の電位で充電される。充電に要する時間が経過後、アナログスイッチ切替信号発生部３１２は、信号ＯＤＤ−ＳＷをｌｏｗレベルとする。これにより、アナログスイッチ４−１〜４−Ｍ／２は、出力線Ｓ１〜ＳＭ／２と、奇数列目のデータ信号線ＳＬｉとを切り離す。

次に一水平走査期間の後半の１／２の期間の開始時点において、ＳＷ切替信号発生部３１５は、ｌｏｗレベルの信号Ｄ-ＳＷを、極性信号発生部３１４は、ｈｉｇｈレベルの信号ＲＥＶを出力する。これにより、偶数列目の表示データは、正極性としてＤ／Ａ変換され、出力回路３８を介して出力線Ｓ１〜ＳＭ／２に出力される。また、このとき、共通電極駆動部３１３および出力バッファ３２は、対向電極電位ＶＣＯＭおよび補助容量ＣＳのベース電位ＶＣＳを負側にする。

次に、アナログスイッチ切替信号発生部３１２は、ｈｉｇｈレベルの信号ＥＶＥＮ−ＳＷを出力する。

以上により、偶数列目のデータ信号線ＳＬｉと走査信号線ＧＬｊとが交差する画素ＰＩＸｉｊは、正極性の電位で充電される。充電に要する時間が経過後、アナログスイッチ切替信号発生部３１２は、信号ＥＶＥＮ−ＳＷをｌｏｗレベルとする。これにより、アナログスイッチ４−１〜４−Ｍ／２は出力線Ｓ１〜ＳＭ／２と、偶数列目のデータ信号線ＳＬｉとを切り離す。

続いて、次行の書き込み動作に移り、最後の行まで書き込む。また、３フレーム以降については、上記１，２フレームの書き込み方法を繰り返す。

以上のように、本実施形態において、データ信号線駆動回路３は、１／２水平走査期間ごとに、出力する表示データの極性を反転させるとともに、対向電極電位の極性も反転させる。

この反転方式を携帯電話等で主流の２４０ドット×３２０ドットクラスの小型ディスプレイに適用させると、対向電極が従来のライン反転駆動に比べて、倍速交流駆動されるため、反転周期も２倍の２０ｋＨｚ程度となる。これにより、たとえディスプレイが振動しても、人間の可聴周波数以上の音になるため、通話の妨げとなる音鳴りが回避できる。

本実施形態のように、対向電極電位を倍速交流駆動する方法としては、すべての書き込み動作を倍速にする方法が考えられる。しかしながら、単に書き込み動作を倍速にするだけで、従来のようにライン反転駆動するでは、低消費電力化が不可能である。

本実施形態では、上記のように、各フレームにおいて、各列のデータ信号線ＳＬｉに充電される極性は全ての行で同一である。そのため、前の行の書き込み時にデータ信号線ＳＬｉに充電された電荷を、次の行の書き込み時に再利用することができる。これにより、低消費電力が可能となる。

具体的には、液晶パネル１中のデータ信号線ＳＬの充電に要する電力は、従来のように一ライン（すなわち、一水平走査期間）ごとに極性を反転させる場合が１０ｍＷに対し、本実施形態のように、全ラインで同一の極性の場合が１ｍＷとなる。

また、本実施形態では、スイッチ回路３５を備えることで、ＤＡ変換回路３７の数をデータ信号線ＳＬの数の１／２とする構成としている。ＤＡ変換回路３７は、一水平走査期間の１／２の期間でＤＡ変換を行うため高速処理が必要である。単に書き込み動作を倍速にした場合も、同様の高速処理を行うＤＡ変換回路が必要である。しかしながら、上記のように、本実施形態では、ＤＡ変換回路３７の数を１／２にできるので、ＤＡ変換回路３７全体に要する消費電力を４ｍＷとすることができる。一方、データ信号線ＳＬと同数のＤＡ変換回路を設ける場合、ＤＡ変換回路全体に要する消費電力は６ｍＷである。

このように、単に書き込み動作を倍速とした構成では、消費電力の合計が約３２ｍＷであるのに対し、本実施形態の構成では、消費電力の合計が約２１ｍＷとなり、低消費電力化が可能となる。これにより、携帯電話等の小型モバイルへの適用が可能となる。

また、上記のように、本実施形態では、対向電極電位を反転駆動させる。発明が解決しようとする課題の欄で上述した対向電極電位を一定駆動の場合のパネルサイズと同じサイズの場合、データ信号線駆動回路に必要となる電源は、具体的には、液晶印加電圧用電源電圧５Ｖ、正極性側黒電圧４．５Ｖ、正極性側白電圧１．５Ｖ、負極性側黒電圧１．５Ｖ、負極性側白電圧４．５Ｖ、ロジック電源電圧３．３Ｖとなる。よって、上記した対向電極電位を一定駆動とする場合に比べて、データ信号線駆動回路に必要となる外部電源を、６０％以下とすることができ、一層の低消費電力化が可能となる。

また、特許文献２のように、制振材を設ける必要がないため、制振材に要するコストアップはなくなり、液晶表示装置の厚みが増すことがない。また、本実施形態は、液晶パネルサイズに依存しないため、適用範囲が広くなる。

また、本実施形態では、フレームごとに各データ信号線ＳＬの極性が反転する構成であるため、表示性能がフレーム間で均一化され、表示品位が向上する。ただし、表示品位をそれほど必要としない場合には、２以上のフレームごとに各データ信号線ＳＬの極性を反転させてもよい。このとき、２以上のフレームにおいて、各データ信号線ＳＬの極性が同じであるため、データ信号線に充電された電荷を異なるフレーム間でも再利用することができ、より一層消費電力を低減できる。

〔実施形態２〕
上記実施形態では、常に、奇数列目のデータ信号線ＳＬ、偶数列目のデータ信号線ＳＬの順序で充電される構成とした。すなわち、水平走査期間の前半で奇数列目のデータ信号線ＳＬが充電され、水平走査期間の後半で偶数列目のデータ信号線ＳＬが充電される。

一方、走査信号線ＧＬｊには、一水平走査期間中ｈｉｇｈレベルの電位が供給され、ＴＦＴ素子６はＯＮ状態を維持している。

そのため、正しい電位がデータ信号線ＳＬから画素ＰＩＸに書き込まれる時間は、奇数列目ｔに対して、偶数列目ｔ／２となる。よって、ＴＦＴ素子６の特性バラツキが大きい場合、ｔ／２時間以内で充電が不十分である画素が生じることがある。このとき、奇数列目と偶数列目とで明暗が発生し、表示ムラが生じる。

本実施形態は、上記表示ムラの発生を抑制する機能を備えた構成としている。

本実施形態の液晶表示装置の構成は、図１〜３を参照して説明した上記実施形態の構成と同様であるので、説明を省略する。また、１フレーム目、２フレーム目の書き込み方法は、上記実施形態と同じであるため、該書き込みについても説明を省略し、上記実施形態と異なる３フレーム目、４フレーム目の書き込み方法について説明する。

３フレーム目では、先に偶数列目のデータ信号線ＳＬに書き込みを行い、後に奇数列目のデータ信号線ＳＬに書き込みを行うようにする。

すなわち、図５で示されるように、一水平走査期間の前半の１／２の期間では、ＳＷ切替信号発生部３１５は、ｌｏｗレベルの信号Ｄ-ＳＷを、極性信号発生部３１４は、ｌｏｗレベルの信号ＲＥＶを出力する。これにより、偶数列目の表示データが、負極性としてＤ／Ａ変換され、出力回路３８を介して出力線Ｓ１〜ＳＭ／２に出力される。また、同時に、対向電極電位ＶＣＯＭおよび補助容量ＣＳのベース電位ＶＣＳを正側にする。

次に、アナログスイッチ切替信号発生部３１２は、ｈｉｇｈレベルの信号ＥＶＥＮ−ＳＷを出力する。また、走査信号線駆動回路２が１行目の走査信号線ＧＬ１にｈｉｇｈレベルの電位ＧＤＯＵＴ１を出力するように、走査信号線駆動用信号発生部３１１は、ゲートクロック信号ＧＣＫおよびゲートスタートパルス信号ＧＳＰを出力する。

以上により、偶数列目のデータ信号線ＳＬｉと走査信号線ＧＬ１とが交差する画素ＰＩＸｉ１は、負極性の電位で充電される。充電に要する時間が経過後、アナログスイッチ切替信号発生部３１２は、信号ＥＶＥＮ−ＳＷをｌｏｗレベルとする。これにより、アナログスイッチ４−１〜４−Ｍ／２は、出力線Ｓ１〜ＳＭ／２と、偶数列目のデータ信号線ＳＬｉとを切り離す。なお、このとき、走査信号線駆動回路２は、１行目の走査信号線ＧＬ１にｈｉｇｈレベルの電圧ＧＤＯＵＴ１を出力している状態のままである。

次に一水平走査期間の後半の１／２の期間の開始時点において、ＳＷ切替信号発生部３１５は、ｈｉｇｈレベルの信号Ｄ-ＳＷを、極性信号発生部３１４は、ｈｉｇｈレベルの信号ＲＥＶを出力する。これにより、奇数列目の表示データが、正極性としてＤ／Ａ変換され、出力回路３８を介して出力線Ｓ１〜ＳＭ／２に出力される。また、同時に、共通電極駆動部３１３および出力バッファ３２は、対向電極電位ＶＣＯＭおよび補助容量ＣＳのベース電位ＶＣＳを負側にする。

次に、アナログスイッチ切替信号発生部３１２は、ｈｉｇｈレベルの信号ＯＤＤ−ＳＷを出力する。また、このとき、１行目の走査信号線ＧＬ１には、ｈｉｇｈレベルの電圧ＧＤＯＵＴ１が出力されたままである。

以上により、奇数列目のデータ信号線ＳＬｉと走査信号線ＧＬ１とが交差する画素ＰＩＸｉ１は、正極性の電位で充電される。充電に要する時間が経過後、アナログスイッチ切替信号発生部３１２は、信号ＯＤＤ−ＳＷをｌｏｗレベルとする。これにより、アナログスイッチ４−１〜４−Ｍ／２は出力線Ｓ１〜ＳＭ／２と、奇数列目のデータ信号線ＳＬｉとを切り離す。続いて、走査信号線駆動回路２は、電圧ＧＤＯＵＴ１のレベルをｈｉｇｈからｌｏｗとする。

以下、２行目以降については、上記１行目の書き込み方法を繰り返す。

次に、４フレーム目の書き込みについて説明する。４フレーム目では、液晶を交流駆動させるように、３フレーム目と逆極性を印加するようにする。

すなわち、図５で示されるように、一水平走査期間の前半の１／２の期間では、ＳＷ切替信号発生部３１５は、ｌｏｗレベルの信号Ｄ-ＳＷを、極性信号発生部３１４は、ｈｉｇｈレベルの信号ＲＥＶを出力する。これにより、偶数列目の表示データが、正極性としてＤ／Ａ変換され、出力回路３８を介して出力線Ｓ１〜ＳＭ／２に出力される。また、このとき、対向電極電位ＶＣＯＭおよび補助容量ＣＳのベース電位ＶＣＳを負側にする。

次に、アナログスイッチ切替信号発生部３１２は、ｈｉｇｈレベルの信号ＥＶＥＮ−ＳＷを出力する。また、走査信号線駆動回路２が１行目の走査信号線ＧＬ１にｈｉｇｈレベルの電圧ＧＤＯＵＴ１を出力するように、走査信号線駆動用信号発生部３１１は、ゲートクロック信号ＧＣＫおよびゲートスタートパルス信号ＧＳＰを出力する。

以上により、偶数列目のデータ信号線ＳＬｉと走査信号線ＧＬ１とが交差する画素ＰＩＸｉ１は、正極性の電位で充電される。充電に要する時間が経過後、アナログスイッチ切替信号発生部３１２は、信号ＥＶＥＮ−ＳＷをｌｏｗレベルとする。これにより、アナログスイッチ４−１〜４−Ｍ／２は、出力線Ｓ１〜ＳＭ／２と、偶数列目のデータ信号線ＳＬｉとを切り離す。なお、このとき、走査信号線駆動回路２は、１行目の走査信号線ＧＬ１にｈｉｇｈレベルの電圧ＧＤＯＵＴ１を出力している状態である。

次に一水平走査期間の後半の１／２の期間の開始時点において、ＳＷ切替信号発生部３１５は、ｈｉｇｈレベルの信号Ｄ-ＳＷを、極性信号発生部３１４は、ｌｏｗレベルの信号ＲＥＶを出力する。これにより、偶数列目の表示データは、負極性としてＤ／Ａ変換され、出力回路３８を介して出力線Ｓ１〜ＳＭ／２に出力される。また、同時に、共通電極駆動部３１３および出力バッファ３２は、対向電極電位ＶＣＯＭおよび補助容量ＣＳのベース電位ＶＣＳを正側にする。

次に、アナログスイッチ切替信号発生部３１２は、ｈｉｇｈレベルの信号ＯＤＤ−ＳＷを出力する。また、このとき、１行目の走査信号線ＧＬ１には、ｈｉｇｈレベルの電圧ＧＤＯＵＴ１が出力されたままである。

以上により、奇数列目のデータ信号線ＳＬｉと走査信号線ＧＬ１とが交差する画素ＰＩＸｉ１は、負極性の電位で充電される。充電に要する時間が経過後、アナログスイッチ切替信号発生部３１２は、信号ＯＤＤ−ＳＷをｌｏｗレベルとする。これにより、アナログスイッチ４−１〜４−Ｍ／２は出力線Ｓ１〜ＳＭ／２と、奇数列目のデータ信号線ＳＬｉとを切り離す。続いて、走査信号線駆動回路２は、電圧ＧＤＯＵＴ１のレベルをｈｉｇｈからｌｏｗとする。

以下、２行目以降については、上記１行目の書き込み方法を繰り返す。

また、５フレーム以降については、１〜４フレームの書き込み方法を繰り返す。

１〜４フレームにおいて各画素に書き込まれた表示データの極性を図６に示す。図６において、丸付き数字１は、一水平走査期間の前半の期間を表しており、丸付き数字２は、一水平走査期間の後半の期間を表している。また、＋は正極性（対向電極電位が負側であり、画素電極が正極性に充電される）を、−は負極性（対向電極電位が正側であり、画素電極が負極性に充電される）を示している。

図６に示されるように、１フレーム目では、一水平走査期間の前半で、奇数列目のデータ信号線ＳＬｉに正極性の電圧が書き込まれ、後半で、偶数列目のデータ信号線ＳＬｉに負極性の電圧が書き込まれる。２フレーム目では、一水平走査期間の前半で、奇数列目のデータ信号線ＳＬｉに負極性の電圧が書き込まれ、後半で、偶数列目のデータ信号線ＳＬｉに正極性の電圧が書き込まれる。３フレーム目では、一水平走査期間の前半で、偶数列目のデータ信号線ＳＬｉに負極性の電圧が書き込まれ、後半で、奇数列目のデータ信号線ＳＬｉに正極性の電圧が書き込まれる。４フレーム目では、一水平走査期間の前半で、偶数列目のデータ信号線ＳＬｉに正極性の電圧が書き込まれ、後半で、奇数列目のデータ信号線ＳＬｉに負極性の電圧が書き込まれる。

以上のように、本実施形態では、２フレームごとに、書き込み順序を、奇数列目のデータ信号線、偶数列目のデータ信号線の順と、偶数列目のデータ信号線、奇数列目のデータ信号線の順とに交互に切り替えられる。

そのため、ＴＦＴ素子６の特性バラツキが大きい場合に発生する奇数列目と偶数列目とで明暗は、平均化される。これにより、該明暗により表示ムラを回避することができ、表示品位が向上する。

なお、本実施形態では、２フレームごとに、書き込み順序を逆にする構成とした。これは、各データ信号線ＳＬの極性が１フレームごとに反転され、２フレーム間で各データ信号線ＳＬの表示性能が均一化される。そして、２フレームごとに、書き込み順序を逆にして、４フレーム間で、さらに明暗による表示ムラを回避し、表示品位をより向上させることに適した構成である。しかしながら、書き込み順序を逆にする単位フレーム数は、これに限られず、任意に設定可能である。

〔実施形態３〕
上記実施形態１，２の液晶表示装置では、各フレームにおいて、各列のデータ信号線ＳＬの極性がすべての走査信号線ＧＬで同一になるような構成とした。本実施形態では、さらに、表示品位の均一化を向上させるため、２水平走査期間ごとに、データ信号線の極性を反転させる書き込み方法を用いる。

本実施形態の液晶表示装置の構成は、図１〜３を参照して説明した上記実施形態の構成と同様であるので、説明を省略する。

まず、１フレーム目の書き込みについて、図７を参照しながら説明する。図７に示されるように、１フレーム目の１行目および２行目の書き込み方法は、上記実施形態１における１フレーム目の１行目の書き込み方法と同じであるため、該書き込みについては説明を省略する。ここでは、上記実施形態１，２と異なる３行目以降の書き込みについて説明する。

３行目の表示データの書き込みは、図７で示されるように、１，２行目の極性と反転させるようにしている。

具体的には、時刻Ｔ_３（１）において、共通電極駆動部３１３および出力バッファ３２は、対向電極電位ＶＣＯＭおよび補助容量ＣＳのベース電位ＶＣＳを正側に切り替える。

また、時刻Ｔ_３（１）において、ＳＷ切替信号発生部３１５は、スイッチ回路３５に対して、ｈｉｇｈレベルの信号Ｄ−ＳＷを出力し、極性信号発生部３１４は、ＤＡ変換回路３７に対して、ｌｏｗレベルの信号ＲＥＶを出力する。

これにより、時刻Ｔ_３（１）からホールドメモリ３４に転送された表示データのうち、奇数列目に当たる表示データが負極性として変換され、出力線Ｓに出力される。

そして、時刻Ｔ_３（１）から一水平走査期間の前半の期間中に、アナログスイッチ切替信号発生部３１２は、ｈｉｇｈレベルの信号ＯＤＤ-ＳＷをアナログスイッチ４−１〜４−Ｍ／２に出力する。

また、時刻Ｔ_３（１）からの一水平走査期間では、走査信号線駆動回路２は、ゲートクロック信号ＧＣＫおよびゲートスタートパルスＧＳＰに従って、３行目の走査信号線ＧＬ３にｈｉｇｈレベルの電位ＧＤＯＵＴ３を出力している。

以上により、奇数列目のデータ信号線ＳＬｉに負極性の電圧が印加され、これらのデータ信号線ＳＬと３行目の走査信号線ＧＬ３との交差部に接続された画素ＰＩＸｉ３が負極性に充電される。

そして、一水平走査期間の前半の期間で充電完了後、アナログスイッチ切替信号発生部３１２は、信号ＯＤＤ-ＳＷをｌｏｗレベルに切り替え、データ信号線駆動回路３とデータ信号線ＳＬとが切り離される。

次に、一水平走査期間の後半の期間では、信号Ｄ−ＳＷをｌｏｗレベル、信号ＲＥＶをｈｉｇｈレベルとする。また、対向電極電位ＶＣＯＭおよび補助容量ＣＳのベース電位ＶＣＳが負側に切り替えられる。

これにより、ホールドメモリ３４に転送された表示データのうち、偶数列目に当たる表示データが、正極性として変換され、出力線Ｓに出力される。

そして、時刻Ｔ_３（１）から一水平走査期間の後半の期間中に、アナログスイッチ切替信号発生部３１２は、ｈｉｇｈレベルの信号ＥＶＥＮ−ＳＷを、液晶パネル１内のアナログスイッチ４−１〜４−Ｍ／２に出力する。

以上により、偶数列目のデータ信号線ＳＬｉと３行目の走査信号線ＧＬ３との交差部に接続された画素ＰＩＸｉ３が正極性に充電される。

そして、充電完了後、アナログスイッチ切替信号発生部３１２は、信号ＥＶＥＮ−ＳＷをｌｏｗレベルに切り替え、データ信号線駆動回路３とデータ信号線ＳＬとが切り離される。

４行目の書き込みも、上記３行目の書き込み方法を繰り返す。また、５行目以降については、１〜４行目の書き込みを繰り返す。

このように、１フレーム目において、２水平走査期間ごとに極性を反転させる。

次に、２〜４フレーム目の書き込みについて、図８〜１０を参照しながら説明する。２〜４フレーム目についても、１行目および２行目の書き込み方法は、上記実施形態２における２〜４フレーム目の１行目の書き込み方法と同じであり、該書き込みについては説明を省略する。ここでは、上記実施形態２と異なる３行目以降の書き込みについて説明する。

２フレーム目の３行目の書き込みは、図８に示されるように、時刻Ｔ_３（２）において、信号Ｄ−ＳＷをｈｉｇｈレベル、信号ＲＥＶをｈｉｇｈレベルとする。また、対向電極電位ＶＣＯＭおよび補助容量ＣＳのベース電位ＶＣＳを負側に切り替える。これにより、ホールドメモリ３４に転送された表示データのうち、奇数列目に当たる表示データが正極性として変換され、出力線Ｓに出力される。

そして、時刻Ｔ_３（２）から一水平走査期間の前半の期間中に、アナログスイッチ切替信号発生部３１２は、ｈｉｇｈレベルの信号ＯＤＤ-ＳＷを出力する。

以上により、奇数列目のデータ信号線ＳＬｉに正極性の電圧が印加され、これらのデータ信号線ＳＬと３行目の走査信号線ＧＬ３との交差部に接続された画素ＰＩＸｉ３が正極性に充電される。

そして、一水平走査期間の前半の期間で充電完了後、アナログスイッチ切替信号発生部３１２は、信号ＯＤＤ-ＳＷをｌｏｗレベルに切り替え、データ信号線駆動回路３とデータ信号線ＳＬとが切り離される。

次に、一水平走査期間の後半の期間では、信号Ｄ−ＳＷをｌｏｗレベル、信号ＲＥＶをｌｏｗレベルとする。また、対向電極電位ＶＣＯＭおよび補助容量ＣＳのベース電位ＶＣＳを正側に切り替える。これにより、ホールドメモリ３４に転送された表示データのうち、偶数列目に当たる表示データが、負極性として変換され、出力線Ｓに出力される。

そして、時刻Ｔ_３（２）から一水平走査期間の後半の期間中に、アナログスイッチ切替信号発生部３１２は、ｈｉｇｈレベルの信号ＥＶＥＮ−ＳＷを出力する。

以上により、偶数列目のデータ信号線ＳＬｉと３行目の走査信号線ＧＬ３との交差部に接続された画素ＰＩＸｉ３が負極性に充電される。

そして、充電完了後、アナログスイッチ切替信号発生部３１２は、信号ＥＶＥＮ−ＳＷをｌｏｗレベルに切り替え、データ信号線駆動回路３とデータ信号線ＳＬとが切り離される。

４行目の書き込みも、上記３行目の書き込み方法を繰り返す。また、５行目以降については、１〜４行目の書き込みを繰り返す。

３フレーム目の３行目の書き込みは、図９に示されるように、時刻Ｔ_３（３）において、信号Ｄ−ＳＷをｌｏｗレベル、信号ＲＥＶをｈｉｇｈレベルとする。また、対向電極電位ＶＣＯＭおよび補助容量ＣＳのベース電位ＶＣＳを負側に切り替える。これにより、ホールドメモリ３４に転送された表示データのうち、偶数列目に当たる表示データが正極性として変換され、出力線Ｓに出力される。

そして、時刻Ｔ_３（３）から一水平走査期間の前半の期間中に、アナログスイッチ切替信号発生部３１２は、ｈｉｇｈレベルの信号ＥＶＥＮ-ＳＷを出力する。

以上により、偶数列目のデータ信号線ＳＬｉと３行目の走査信号線ＧＬ３との交差部に接続された画素ＰＩＸｉ３が正極性に充電される。

そして、一水平走査期間の前半の期間で充電完了後、アナログスイッチ切替信号発生部３１２は、信号ＥＶＥＮ-ＳＷをｌｏｗレベルに切り替え、データ信号線駆動回路３とデータ信号線ＳＬとが切り離される。

次に、一水平走査期間の後半の期間では、信号Ｄ−ＳＷをｈｉｇｈレベル、信号ＲＥＶをｌｏｗレベルとする。また、対向電極電位ＶＣＯＭおよび補助容量ＣＳのベース電位ＶＣＳを正側に切り替える。これにより、ホールドメモリ３４に転送された表示データのうち、奇数列目に当たる表示データが、負極性として変換され、出力線Ｓに出力される。

そして、時刻Ｔ_３（３）から一水平走査期間の後半の期間中に、アナログスイッチ切替信号発生部３１２は、ｈｉｇｈレベルの信号ＯＤＤ−ＳＷを出力する。

以上により、奇数列目のデータ信号線ＳＬｉと３行目の走査信号線ＧＬ３との交差部に接続された画素ＰＩＸｉ３が負極性に充電される。

そして、充電完了後、アナログスイッチ切替信号発生部３１２は、信号ＯＤＤ−ＳＷをｌｏｗレベルに切り替え、データ信号線駆動回路３とデータ信号線ＳＬとが切り離される。

４行目の書き込みも、上記３行目の書き込み方法を繰り返す。また、５行目以降については、１〜４行目の書き込みを繰り返す。

４フレーム目の３行目の書き込みは、図１０に示されるように、時刻Ｔ_３（４）において、信号Ｄ−ＳＷをｌｏｗレベル、信号ＲＥＶをｌｏｗレベルとする。また、対向電極電位ＶＣＯＭおよび補助容量ＣＳのベース電位ＶＣＳを正側に切り替える。これにより、ホールドメモリ３４に転送された表示データのうち、偶数列目に当たる表示データが負極性として変換され、出力線Ｓに出力される。

そして、時刻Ｔ_３（４）から一水平走査期間の前半の期間中に、アナログスイッチ切替信号発生部３１２は、ｈｉｇｈレベルの信号ＥＶＥＮ-ＳＷを出力する。

以上により、偶数列目のデータ信号線ＳＬｉと３行目の走査信号線ＧＬ３との交差部に接続された画素ＰＩＸｉ３が負極性に充電される。

そして、一水平走査期間の前半の期間で充電完了後、アナログスイッチ切替信号発生部３１２は、信号ＥＶＥＮ-ＳＷをｌｏｗレベルに切り替え、データ信号線駆動回路３とデータ信号線ＳＬとが切り離される。

次に、一水平走査期間の後半の期間では、信号Ｄ−ＳＷをｈｉｇｈレベル、信号ＲＥＶをｈｉｇｈレベルとする。また、対向電極電位ＶＣＯＭおよび補助容量ＣＳのベース電位ＶＣＳを負側に切り替える。これにより、ホールドメモリ３４に転送された表示データのうち、奇数列目に当たる表示データが、正極性として変換され、出力線Ｓに出力される。

そして、時刻Ｔ_３（４）から一水平走査期間の後半の期間中に、アナログスイッチ切替信号発生部３１２は、ｈｉｇｈレベルの信号ＯＤＤ−ＳＷを出力する。

以上により、奇数列目のデータ信号線ＳＬｉと３行目の走査信号線ＧＬ３との交差部に接続された画素ＰＩＸｉ３が正極性に充電される。

そして、充電完了後、アナログスイッチ切替信号発生部３１２は、信号ＯＤＤ−ＳＷをｌｏｗレベルに切り替え、データ信号線駆動回路３とデータ信号線ＳＬとが切り離される。

４行目の書き込みも、上記３行目の書き込み方法を繰り返す。また、５行目以降については、１〜４行目の書き込みを繰り返す。

５フレーム目以降については、１〜４フレーム目を繰り返す。

１〜４フレームにおいて各画素に書き込まれた表示データの極性を図１１に示す。なお、図１１中の記号は、図６において用いた記号と同一である。

図１１に示されるように、各フレームにおいて、２水平走査期間ごとに、各列の極性が交互に切り替えられている。これにより、表示性能が４水平走査期間で均一化され、表示品位が向上する。

また、２水平走査期間で極性を変更しないときには、前の水平走査期間においてデータ信号線ＳＬに充電された電荷を次の水平走査期間で再利用が可能であるため、低消費電力化が図れる。

本実施形態では、２水平走査期間ごとに極性を切り替える構成としたが、これに限られない。３以上の水平走査期間ごとに極性を切り替えてもよい。Ｌ水平走査期間ごとに極性を切り替える場合、Ｌが大きいほど、低消費電力化が可能となり、Ｌが小さいほど、表示品位が向上する。必要とする消費電力および表示品位に応じて、Ｌの値を適宜設定してやればよい。

〔実施形態４〕
本発明の液晶表示装置に関する他の実施形態について、図１２〜図１４に基づいて説明すれば、以下のとおりである。なお、説明の便宜上、上記実施の形態１〜３にて説明した図面と同じ機能を有する部材については、同じ符号を付記し、その説明を省略する。

上記実施形態１〜３では、一水平走査期間を２分割して画素ＰＩＸに表示データを書き込む構成について説明した。しかしながら、本発明の液晶表示装置は、２分割に限られず、偶数分割であればよい。そこで、本実施形態では、一水平走査期間を４分割して書き込む構成について説明する。

図１２は、本実施形態の液晶表示装置の構成を示すブロック図である。図１２に示されるように、本実施形態の液晶表示装置は、液晶パネル１と、走査信号線駆動回路２と、データ信号線駆動回路１３と、アナログスイッチ１４（１４−１〜１４−Ｍ／４）とを備えている。

データ信号線駆動回路１３は、各データ信号線ＳＬｉ（ｉ＝１〜Ｍ）に対して、各データ信号線ＳＬｉに対応する映像信号（デジタル表示データ）を、後述するタイミングで出力するものである。デジタル表示データを出力するための出力信号線Ｓ（Ｓ１〜ＳＭ／４）の数は、データ信号線ＳＬの数の１／４である。

また、データ信号線駆動回路１３は、対向電極電位ＶＣＯＭおよび補助容量ＣＳのベース電位ＶＣＳを供給するとともに、ゲートスタートパルス信号ＧＳＰ、ゲートクロック信号ＧＣＫ、アナログスイッチ１４−１〜１４−Ｍ／４の切り替えを制御するアナログスイッチ切替信号である信号ＡＳＷ１〜ＡＳＷ４を出力する。

また、データ信号線駆動回路１３には、水平同期信号ＨＳ、垂直同期信号ＶＳ、デジタル表示データＤＡＴＡ、クロック信号ＣＬＫが入力される。データ信号線駆動回路１３の詳細な構成および機能については、後に詳説する。

アナログスイッチ１４（１４−１〜１４−Ｍ／４）は、データ信号線駆動回路１３の出力線Ｓと、データ信号線ＳＬとの接続／非接続を切り替えるためのものである。言い換えると、アナログスイッチ１４は、データ信号線駆動回路１３の出力を４本のデータ信号線ＳＬで時分割的に共用したり、データ信号線駆動回路１３の出力をデータ信号線ＳＬと切り離すためのものである。

連続する４本のデータ信号線ＳＬｉが一組に束ねられ、４本一組のデータ信号線ＳＬｉが、アナログスイッチ１４を介して、データ信号線駆動回路１３の出力信号線Ｓの１本に接続されるようになっている。すなわち、図１２で示されるように、アナログスイッチ１４−１〜１４−Ｍ／４は、それぞれ４本一組のデータ信号線ＳＬｉと、出力信号線Ｓ１〜ＳＭ／４とに接続されている。例えば、アナログスイッチ１４−１は、出力信号線Ｓ１と、データ信号線ＳＬ１〜ＳＬ４とに接続されている。なお、本実施形態において、データ信号線ＳＬの本数Ｍは４の倍数である。

ここで、データ信号線ＳＬｉを、ＳＬ（１＋４ｋ），ＳＬ（２＋４ｋ），ＳＬ（３＋４ｋ），ＳＬ（４＋４ｋ）：（ｋ＝０，１，…，（Ｍ／４）−１）で表すと、アナログスイッチ１４−ｋは、出力線Ｓｋと、４本のデータ信号線ＳＬ（１＋４ｋ），ＳＬ（２＋４ｋ），ＳＬ（３＋４ｋ），ＳＬ（４＋４ｋ）との間にあり、出力線Ｓｋと４本のデータ信号線との接続／非接続とを切り替える。

アナログスイッチ１４には、データ信号線駆動回路１３から、信号ＡＳＷ１〜ＡＳＷ４が入力される。ｈｉｇｈレベルの信号ＡＳＷ１が入力されると、アナログスイッチ１４−ｋは、出力信号線Ｓｋと、データ信号線ＳＬ（１＋４ｋ）とを接続する。同様に、ｈｉｇｈレベルの信号ＡＳＷ２が入力されると、出力信号線Ｓｋとデータ信号線ＳＬ（２＋４ｋ）とが、ｈｉｇｈレベルの信号ＡＳＷ３が入力されると、出力信号線ＳｋとＳＬ（３＋４ｋ）とが、ｈｉｇｈレベルの信号ＡＳＷ４が入力されると、出力信号線ＳｋとＳＬ（４＋４ｋ）とが接続される。また、信号がｌｏｗレベルになると、アナログスイッチ４は、出力信号線Ｓとデータ信号線ＳＬとを非接続とする（切り離す）。

次に、データ信号線駆動回路１３の詳細な構成について説明する。図１３は、データ信号線駆動回路１３の構成を示すブロック図である。

図１３に示されるように、データ信号線駆動回路１３は、制御部１３１、出力バッファ３２、サンプリングメモリ３３、ホールドメモリ３４、スイッチ（ＳＷ）回路１３５、レベルシフタ３６、ＤＡ変換回路（ＤＡＣ）３７、および出力回路３８からなる。

スイッチ回路１３５は、制御部１３１から出力されるスイッチ切替信号Ｄ-ＳＷ１およびＤ-ＳＷ２に従って、ホールドメモリ３４からレベルシフタ３６に送られるデータを、１＋４ｋ列目、２＋４ｋ列目、３＋４ｋ列目、４＋４ｋ列目（ｋ＝０，１，…，Ｍ／４−１）のどの列のデータとするかを切り替えるためのものである。

すなわち、信号Ｄ-ＳＷ１およびＤ−ＳＷ２がともにｌｏｗ状態であるとき、スイッチ回路１３５は、ホールドメモリ３４からレベルシフタ３６に１＋４ｋ列目のデータが転送されるようにする。また、信号Ｄ−ＳＷ１がｈｉｇｈ状態、信号Ｄ−ＳＷ２がｌｏｗ状態であるとき、２＋４ｋ列目のデータが転送され、信号Ｄ−ＳＷ１がｌｏｗ状態、信号Ｄ−ＳＷ２がｈｉｇｈ状態であるとき、３＋４ｋ列目のデータが転送され、信号Ｄ−ＳＷ１およびＤ−ＳＷ２がともにｈｉｇｈ状態であるとき、４＋４ｋ列目のデータが転送される。

このように、スイッチ回路１３５は、ホールドメモリ３４のデータ格納領域に格納された表示データのうち、１＋４ｋ列目、２＋４ｋ列目、３＋４ｋ列目、４＋４ｋ列目（ｋ＝０，１，…，Ｍ／４−１）の何れかを後段に出力するようにする。すなわち、スイッチ回路１３５は、ホールドメモリ３４に格納された表示データを４分割して、１／４の表示データを後段に出力する。

そのため、スイッチ回路１３５の後段のレベルシフタ３６、ＤＡ変換回路３７、出力回路３８は、それぞれデータ信号線ＳＬの数（Ｍ）の１／４だけ設けられていればよい。これにより、ＤＡ変換回路３７全体に要する消費電力を低減することができる。

図１３に示されるように、制御部１３１は、走査信号線駆動用信号発生部３１１、アナログスイッチ切替信号発生部１３１２、共通電極駆動部３１３、極性信号発生部３１４、およびＳＷ切替信号発生部１３１５を備えている。

アナログスイッチ切替信号発生部１３１２は、アナログスイッチ１４の接続／非接続を切り替えるための信号ＡＳＷ１〜ＡＳＷ４を発生するためのものである。アナログスイッチ切替信号発生部１３１２は、水平同期信号ＨＳ、垂直同期信号ＶＳ、およびクロック信号ＣＬＫを基にして、後述する周期・位相で、信号ＡＳＷ１〜ＡＳＷ４を出力する。

ＳＷ切替信号発生部１３１５は、スイッチ回路１３５が、レベルシフタ３６を１＋４ｋ列目、２＋４ｋ列目、３＋４ｋ列目、あるいは４＋４ｋ列目（ｋ＝０，１，…，Ｍ／４−１）のデータを固定するホールドメモリ３４のいずれに接続するかを決める信号Ｄ−ＳＷ１およびＤ−ＳＷ２を生成し、スイッチ回路１３５に対して出力するためのものである。ＳＷ切替信号発生部１３１５が信号Ｄ−ＳＷ１およびＤ−ＳＷ２を出力するタイミングについては、後述する。

次に、表示データに対応する電圧を画素ＰＩＸに印加するタイミングについて、図１４を参照しながら説明する。図１４は、１フレーム目および２フレーム目のタイミングチャートを示している。

図において、上から順に、水平同期信号ＨＳ、サンプリングメモリ３３が取り込んだ表示データＤＡＴＡ、ＳＷ切替信号Ｄ−ＳＷ１，２、極性信号ＲＥＶ、対向電極電位ＶＣＯＭ（図中実線で示される）および出力回路３８における出力電位ＶＯＵＴ（図中破線で示される）、信号ＡＳＷ１〜ＡＳＷ４、走査信号線ＧＬ１，ＧＬ２，…の出力電圧ＧＤＯＵＴ１，ＧＤＯＵＴ２，…を示している。なお、補助容量ＣＳのベース電位ＶＣＳは、対向電極電位ＶＣＯＭ＋一定値であり、ＶＣＯＭと相似波形であるため、図示を省略している。

まず、１フレーム目について説明する。上記実施形態と同様に、水平同期信号ＨＳのタイミング時刻Ｔ_１（１）よりも前に、サンプリングメモリ３３は、一行目の表示データを取り込んでおり、時間Ｔ_１（１）において、サンプリングメモリ３３は、１行目の表示データをホールドメモリ３４に転送する。

そして、時刻Ｔ_１（１）において、ＳＷ切替信号発生部１３１５は、スイッチ回路１３５に対して、ｌｏｗレベルの信号Ｄ−ＳＷ１，２を出力する。また、極性信号発生部３１４は、ＤＡ変換回路３７に対して、ｈｉｇｈレベルの信号ＲＥＶを出力する。

また、このとき、共通電極駆動部３１３および出力バッファ３２は、対向電極電位ＶＣＯＭおよび補助容量ＣＳのベース電位ＶＣＳを負側に切り替える。

これにより、ホールドメモリ３４に転送された表示データのうち、１＋４ｋ列目（ｋ＝０〜Ｍ／４−１）に当たる表示データのみが、ＤＡ変換回路３７に送られる。そして、ＤＡ変換回路３７は、送られてきた表示データを正極性として変換し、出力回路３８を介して出力線Ｓに出力する。

そして、時刻Ｔ_１（１）から一水平走査期間の１／４の期間中に、アナログスイッチ切替信号発生部１３１２は、ｈｉｇｈレベルの信号ＡＳＷ１を、液晶パネル１内のアナログスイッチ１４−１〜１４−Ｍ／４に出力する。

また、走査信号線駆動回路２が走査信号線ＧＬ１，ＧＬ２，…に対して水平走査期間ごとに順にｈｉｇｈレベルの電位を出力できるように、走査信号線駆動用信号発生部３１１は、ゲートスタートパルス信号ＧＳＰおよびゲートクロック信号ＧＣＫを走査信号線駆動回路２に出力する。すなわち、時刻Ｔ_１（１）からの一水平走査期間では、１行目の走査信号線ＧＬ１の電位ＧＤＯＵＴ１がｈｉｇｈレベルとなっている。

これにより、１＋４ｋ列目（ｋ＝０〜Ｍ／４−１）のデータ信号線ＳＬ（１＋４ｋ）に正極性の電圧が印加され、これらのデータ信号線ＳＬ（１＋４ｋ）と１行目の走査信号線ＧＬ１との交差部に接続された画素ＰＩＸ（１＋４ｋ）１が正極性に充電される。

そして、一水平走査期間の１／４以内の期間で充電完了後、アナログスイッチ切替信号発生部１３１２は、信号ＡＳＷ１をｌｏｗレベルに切り替える。これにより、液晶パネル１内のアナログスイッチ１４がＯＦＦとなり、データ信号線駆動回路３とデータ信号線ＳＬ（１＋４ｋ）とが切り離される。

次の一水平走査期間の２／４番目では、ＳＷ切替信号発生部１３１５は、ｌｏｗレベルの信号Ｄ−ＳＷ１およびｈｉｇｈレベルの信号Ｄ−ＳＷ２を出力する。極性信号発生部３１４は、一水平走査期間の１／４番目の期間と同様に、ｈｉｇｈレベルの信号ＲＥＶを出力する。共通電極駆動部３１３および出力バッファ３２も、一水平走査期間の１／４番目の期間と同様に、対向電極電位ＶＣＯＭおよび補助容量ＣＳのベース電位ＶＣＳを負側のままとする。

これにより、ホールドメモリ３４に転送された表示データのうち、３＋４ｋ列目（ｋ＝０〜Ｍ／４−１）に当たる表示データのみが、ＤＡ変換回路３７に送られ、ＤＡ変換回路３７は、送られてきた表示データを正極性として変換し、出力回路３８を介して出力線Ｓ（３＋４ｋ）に出力する。

そして、時刻Ｔ_１（１）から一水平走査期間の２／４番目の期間中に、アナログスイッチ切替信号発生部１３１２は、ｈｉｇｈレベルの信号ＡＳＷ３をアナログスイッチ１４に出力する。

以上により、３＋４ｋ列目（ｋ＝０〜Ｍ／４−１）のデータ信号線ＳＬ（３＋４ｋ）に正極性の電圧が印加され、これらのデータ信号線ＳＬ（３＋４ｋ）と１行目の走査信号線ＧＬ１との交差部に接続された画素ＰＩＸ（３＋４ｋ）１が正極性に充電される。

そして、充電完了後、アナログスイッチ切替信号発生部１３１２は、信号ＡＳＷ３をｌｏｗレベルに切り替え、データ信号線駆動回路３とデータ信号線ＳＬとが切り離される。

次の一水平走査期間の３／４番目では、ＳＷ切替信号発生部１３１５は、ｈｉｇｈレベルの信号Ｄ−ＳＷ１およびｌｏｗレベルの信号Ｄ−ＳＷ２を出力する。極性信号発生部３１４は、ｌｏｗレベルの信号ＲＥＶを出力する。また、共通電極駆動部３１３および出力バッファ３２は、対向電極電位ＶＣＯＭおよび補助容量ＣＳのベース電位ＶＣＳを正側に切り替える。

これにより、ホールドメモリ３４に転送された表示データのうち、２＋４ｋ列目（ｋ＝０〜Ｍ／４−１）に当たる表示データが負極性として変換され、出力線Ｓに出力される。

そして、時刻Ｔ_１（１）から一水平走査期間の３／４番目の期間中に、アナログスイッチ切替信号発生部１３１２は、ｈｉｇｈレベルの信号ＡＳＷ２をアナログスイッチ１４に出力する。

以上により、２＋４ｋ列目（ｋ＝０〜Ｍ／４−１）のデータ信号線ＳＬ（２＋４ｋ）に負極性の電圧が印加され、これらのデータ信号線ＳＬ（２＋４ｋ）と１行目の走査信号線ＧＬ１との交差部に接続された画素ＰＩＸ（２＋４ｋ）１が負極性に充電される。

そして、充電完了後、アナログスイッチ切替信号発生部１３１２は、信号ＡＳＷ２をｌｏｗレベルに切り替え、データ信号線駆動回路３とデータ信号線ＳＬとが切り離される。

一水平走査期間の４／４番目では、ＳＷ切替信号発生部１３１５は、ｈｉｇｈレベルの信号Ｄ−ＳＷ１，２を出力する。極性信号発生部３１４は、一水平走査期間の３／４番目の期間と同様に、ｌｏｗレベルの信号ＲＥＶを出力する。また、共通電極駆動部３１３および出力バッファ３２も、一水平走査期間の３／４番目の期間と同様に、対向電極電位ＶＣＯＭおよび補助容量ＣＳのベース電位ＶＣＳを正側にままとする。

これにより、ホールドメモリ３４に転送された表示データのうち、４＋４ｋ列目（ｋ＝０〜Ｍ／４−１）にあたる表示データが負極性として変換され、出力線Ｓに出力される。

そして、時刻Ｔ_１（１）から一水平走査期間の４／４番目の期間中に、アナログスイッチ切替信号発生部１３１２は、ｈｉｇｈレベルの信号ＡＳＷ４をアナログスイッチ１４に出力する。

以上により、４＋４ｋ列目（ｋ＝０〜Ｍ／４−１）のデータ信号線ＳＬ（４＋４ｋ）に負極性の電圧が印加され、これらのデータ信号線ＳＬ（４＋４ｋ）と１行目の走査信号線ＧＬ１との交差部に接続された画素ＰＩＸ（４＋４ｋ）１が負極性に充電される。

そして、充電完了後、アナログスイッチ切替信号発生部１３１２は、信号ＡＳＷ４をｌｏｗレベルに切り替え、データ信号線駆動回路３とデータ信号線ＳＬとが切り離される。

その後、走査信号線駆動回路２は、１行目の走査信号線ＧＬ１の電位ＧＤＯＵＴ１をｌｏｗレベルとにして、画素ＰＩＸｉ１への書き込みを終了する。

２行目以降の書き込みも、１行目と同様に、水平走査期間を４つの期間に分ける。そして、最初の１／４の水平走査期間では、１＋４ｋ（ｋ＝０〜Ｍ／４−１）列目の表示データを正極性の電位で充電し、次の一水平走査期間の２／４番目の期間では、３＋４ｋ（ｋ＝０〜Ｍ／４−１）列目の表示データを正極性の電位で充電し、次の一水平走査期間の３／４番目の期間では、２＋４ｋ（ｋ＝０〜Ｍ／４−１）列目の表示データを負極性の電位で充電し、最後の一水平走査期間の４／４番目の期間では、４＋４ｋ（ｋ＝０〜Ｍ／４−１）列目の表示データを負極性の電位で充電する。

このように、データ信号線駆動回路１３の出力電位極性は水平走査期間の１／２期間ごとに正負に切り替わるが、各列のデータ信号線はいずれの行においても極性は変わらない。そのため、データ信号線ＳＬに充電された電荷を再利用して画素ＰＩＸへの電荷書き込むので消費電力を低減できる。

次に、２フレーム目の書き込みについて説明する。２フレーム目では、液晶を交流駆動させるように、１フレーム目と逆極性を印加するようにする。

まず、時刻Ｔ_１（２）において、共通電極駆動部３１３および出力バッファ３２は、対向電極電位ＶＣＯＭおよび補助容量ＣＳのベース電位ＶＣＳを正側に切り替える。

また、時刻Ｔ_１（２）において、ＳＷ切替信号発生部１３１５は、スイッチ回路１３５に対して、ｌｏｗレベルの信号Ｄ−ＳＷ１，２を出力し、極性信号発生部３１４は、ＤＡ変換回路３７に対して、ｌｏｗレベルの信号ＲＥＶを出力する。

これにより、ホールドメモリ３４に転送された表示データのうち、１＋４ｋ列目（ｋ＝０〜Ｍ／４−１）に当たる表示データのみが、ＤＡ変換回路３７に送られる。そして、ＤＡ変換回路３７は、送られてきた表示データを負極性として変換し、出力回路３８を介して出力線Ｓに出力する。

そして、時刻Ｔ_１（２）から一水平走査期間の１／４番目の期間中に、アナログスイッチ切替信号発生部１３１２は、ｈｉｇｈレベルの信号ＡＳＷ１をアナログスイッチ１４に出力する。

また、１フレーム目と同様に、走査信号線駆動回路２が走査信号線ＧＬ１，ＧＬ２，…に対して水平走査期間ごとに順にｈｉｇｈレベルの電位を出力し、時刻Ｔ_１（２）からの一水平走査期間では、１行目の走査信号線ＧＬ１の電位ＧＤＯＵＴ１がｈｉｇｈレベルとなっている。

以上により、１＋４ｋ列目（ｋ＝０〜Ｍ／４−１）のデータ信号線ＳＬ（１＋４ｋ）に負極性の電圧が印加され、これらのデータ信号線ＳＬ（１＋４ｋ）と１行目の走査信号線ＧＬ１との交差部に接続された画素ＰＩＸ（１＋４ｋ）１が負極性に充電される。

そして、一水平走査期間の１／４以内の期間で充電完了後、アナログスイッチ切替信号発生部１３１２は、信号ＡＳＷ１をｌｏｗレベルに切り替え、データ信号線駆動回路３とデータ信号線ＳＬとが切り離される。

次の一水平走査期間の２／４番目では、信号Ｄ−ＳＷ１をｌｏｗレベル、信号Ｄ−ＳＷ２をｈｉｇｈレベル、信号ＲＥＶをｈｉｇｈレベルとする。また、対向電極電位ＶＣＯＭおよび補助容量ＣＳのベース電位ＶＣＳを負側のままとする。

これにより、ホールドメモリ３４に転送された表示データのうち、３＋４ｋ列目（ｋ＝０〜Ｍ／４−１）に当たる表示データが、負極性として変換され、出力線Ｓに出力される。

そして、時刻Ｔ_１（２）から一水平走査期間の２／４番目の期間中に、アナログスイッチ切替信号発生部１３１２は、ｈｉｇｈレベルの信号ＡＳＷ３をアナログスイッチに出力する。

以上により、３＋４ｋ列目（ｋ＝０〜Ｍ／４−１）のデータ信号線ＳＬ（３＋４ｋ）と１行目の走査信号線ＧＬ１との交差部に接続された画素ＰＩＸ（３＋４ｋ）１が負極性に充電される。

そして、充電完了後、アナログスイッチ切替信号発生部１３１２は、信号ＡＳＷ３をｌｏｗレベルに切り替え、データ信号線駆動回路３とデータ信号線ＳＬとが切り離される。

次の一水平走査期間の３／４番目では、信号Ｄ−ＳＷ１をｈｉｇｈレベル、信号Ｄ−ＳＷ２をｌｏｗレベル、信号ＲＥＶをｈｉｇｈレベルとする。また、対向電極電位ＶＣＯＭおよび補助容量ＣＳのベース電位ＶＣＳを負側に切り替える。

これにより、ホールドメモリ３４に転送された表示データのうち、２＋４ｋ列目（ｋ＝０〜Ｍ／４−１）に当たる表示データが、正極性として変換され、出力線Ｓに出力される。

そして、時刻Ｔ_１（２）から一水平走査期間の３／４番目の期間中に、アナログスイッチ切替信号発生部１３１２は、ｈｉｇｈレベルの信号ＡＳＷ２をアナログスイッチ１４に出力する。

以上により、２＋４ｋ列目（ｋ＝０〜Ｍ／４−１）のデータ信号線ＳＬ（２＋４ｋ）と１行目の走査信号線ＧＬ１との交差部に接続された画素ＰＩＸ（２＋４ｋ）１が正極性に充電される。

そして、充電完了後、アナログスイッチ切替信号発生部１３１２は、信号ＡＳＷ２をｌｏｗレベルに切り替え、データ信号線駆動回路３とデータ信号線ＳＬとが切り離される。

最後の一水平走査期間の４／４番目では、信号Ｄ−ＳＷ１をｈｉｇｈレベル、信号Ｄ−ＳＷ２をｈｉｇｈレベル、信号ＲＥＶをｈｉｇｈレベルとする。また、対向電極電位ＶＣＯＭおよび補助容量ＣＳのベース電位ＶＣＳを負側のままとする
これにより、ホールドメモリ３４に転送された表示データのうち、４＋４ｋ列目（ｋ＝０〜Ｍ／４−１）に当たる表示データが、正極性として変換され、出力線Ｓに出力される。

そして、時刻Ｔ１（２）から一水平走査期間の４／４番目の期間中に、アナログスイッチ切替信号発生部１３１２は、ｈｉｇｈレベルの信号ＡＳＷ４をアナログスイッチ１４に出力する。

以上により、４＋４ｋ列目（ｋ＝０〜Ｍ／４−１）のデータ信号線ＳＬ（４＋４ｋ）と１行目の走査信号線ＧＬ１との交差部に接続された画素ＰＩＸ（４＋４ｋ）１が正極性に充電される。

そして、充電完了後、アナログスイッチ切替信号発生部１３１２は、信号ＡＳＷ４をｌｏｗレベルに切り替え、データ信号線駆動回路３とデータ信号線ＳＬとが切り離される。

その後、走査信号線駆動回路２は、１行目の走査信号線ＧＬ１の電位ＧＤＯＵＴ１をｌｏｗレベルとにして、画素ＰＩＸｉ１への書き込みを終了する。

２行目以降の書き込みも、１行目の書き込み方法を繰り返す。また、３フレーム以降については、上記１，２フレーム目の書き込み方法を繰り返す。

以上のように、本実施形態において、データ信号線駆動回路１３は、水平走査期間を４分割して、そのうちの１／２水平走査期間には正極性の電圧をデータ信号線ＳＬに出力し、残りの１／２水平走査期間には負極性の電圧をデータ信号線ＳＬに出力する。また、データ信号線ＳＬへの出力電圧の極性切り替えに対応した周期で、対向電極電位の極性が反転される。

この反転方式を携帯電話等で主流の２４０ドット×３２０ドットクラスの小型ディスプレイに適用させると、対向電極が従来のライン反転駆動に比べて、倍速交流駆動されるため、反転周期も２倍の２０ｋＨｚ程度となる。これにより、たとえディスプレイが振動しても、人間の可聴周波数以上の音になるため、通話の妨げとなる音鳴りが回避できる。

また、本実施形態では、上記のように、各フレームにおいて、各列のデータ信号線ＳＬｉに充電される極性は全ての行で同一である。そのため、前の行の書き込み時にデータ信号線ＳＬｉに充電された電荷を、次の行の書き込み時に再利用することができる。これにより、低消費電力が可能となる。

さらに、本実施形態では、スイッチ回路３５を備えることで、ＤＡ変換回路３７の数をデータ信号線ＳＬの数の１／４とする構成としている。ＤＡ変換回路３７は、一水平走査期間の１／４の期間でＤＡ変換を行うため高速処理が必要であるが、その数がデータ信号線ＳＬの１／４と少ないため、ＤＡ変換回路３７全体に要する消費電力を低減できる。

また、上記のように、本実施形態では、対向電極電位を反転駆動させるため、上記した対向電極電位を一定駆動とする場合に比べて、データ信号線駆動回路に必要となる外部電源を、６０％以下とすることができ、一層の低消費電力化が可能となる。

また、フレームごとに各データ信号線ＳＬの極性が反転するため、表示性能がフレーム間で均一化され、表示品位が向上する。

〔実施形態５〕
上記実施形態４では、常に、１＋４ｋ列目、３＋４ｋ列目、２＋４ｋ列目、４＋４ｋ列目の順序で画素ＰＩＸが充電される。そのため、上記実施形態２において説明したように、正しい電位がデータ信号線ＳＬから画素ＰＩＸに書き込まれる時間が、１＋４ｋ列目、３＋４ｋ列目、２＋４ｋ列目、４＋４ｋ列目によって異なる。このとき、ＴＦＴ素子６の特性バラツキが大きい場合、１＋４ｋ列目、３＋４ｋ列目、２＋４ｋ列目、４＋４ｋ列目で明暗が発生し、表示ムラが生じる。

本実施形態は、上記表示ムラの発生を抑制する機能を備えた構成としている。

本実施形態の液晶表示装置の構成は、図１２，１３を参照して説明した上記実施形態の構成と同様であるので、説明を省略する。また、１フレーム目、２フレーム目の書き込み方法は、上記実施形態と同じであるため、該書き込みについても説明を省略し、上記実施形態と異なる３フレーム目、４フレーム目の書き込み方法について説明する。

３フレーム目では、図１５で示されるように、時刻Ｔ_１（３）において、共通電極駆動部３１３および出力バッファ３２は、対向電極電位ＶＣＯＭおよび補助容量ＣＳのベース電位ＶＣＳを正側に切り替える。

また、時刻Ｔ_１（３）において、ＳＷ切替信号発生部１３１５は、スイッチ回路１３５に対して、ｈｉｇｈレベルの信号Ｄ−ＳＷ１，２を出力し、極性信号発生部３１４は、ＤＡ変換回路３７に対して、ｌｏｗレベルの信号ＲＥＶを出力する。

これにより、ホールドメモリ３４に転送された表示データのうち、４＋４ｋ列目（ｋ＝０〜Ｍ／４−１）に当たる表示データのみが、ＤＡ変換回路３７に送られる。そして、ＤＡ変換回路３７は、送られてきた表示データを負極性として変換し、出力回路３８を介して出力線Ｓに出力する。

そして、時刻Ｔ_１（３）から一水平走査期間の１／４番目の期間中に、アナログスイッチ切替信号発生部１３１２は、ｈｉｇｈレベルの信号ＡＳＷ４をアナログスイッチ１４に出力する。

また、１，２フレーム目と同様に、走査信号線駆動回路２が走査信号線ＧＬ１，ＧＬ２，…に対して水平走査期間ごとに順にｈｉｇｈレベルの電位を出力し、時刻Ｔ_１（３）からの一水平走査期間では、１行目の走査信号線ＧＬ１の電位ＧＤＯＵＴ１がｈｉｇｈレベルとなっている。

以上により、４＋４ｋ列目（ｋ＝０〜Ｍ／４−１）のデータ信号線ＳＬ（４＋４ｋ）に負極性の電圧が印加され、これらのデータ信号線ＳＬ（４＋４ｋ）と１行目の走査信号線ＧＬ１との交差部に接続された画素ＰＩＸ（４＋４ｋ）１が負極性に充電される。

そして、一水平走査期間の１／４以内の期間で充電完了後、アナログスイッチ切替信号発生部１３１２は、信号ＡＳＷ４をｌｏｗレベルに切り替え、データ信号線駆動回路３とデータ信号線ＳＬとが切り離される。

次の一水平走査期間の２／４番目では、信号Ｄ−ＳＷ１をｈｉｇｈレベル、信号Ｄ−ＳＷ２をｌｏｗレベル、信号ＲＥＶをｌｏｗレベルとする。また、対向電極電位ＶＣＯＭおよび補助容量ＣＳのベース電位ＶＣＳを正側のままとする。これにより、ホールドメモリ３４に転送された表示データのうち、２＋４ｋ列目（ｋ＝０〜Ｍ／４−１）に当たる表示データが、負極性として変換され、出力線Ｓに出力される。

そして、時刻Ｔ_１（３）から一水平走査期間の２／４番目の期間中に、アナログスイッチ切替信号発生部１３１２は、ｈｉｇｈレベルの信号ＡＳＷ２をアナログスイッチ１４−１〜１４−Ｍ／４に出力する。

以上により、２＋４ｋ列目（ｋ＝０〜Ｍ／４−１）のデータ信号線ＳＬ（２＋４ｋ）と１行目の走査信号線ＧＬ１との交差部に接続された画素ＰＩＸ（２＋４ｋ）１が負極性に充電される。

そして、充電完了後、アナログスイッチ切替信号発生部１３１２は、信号ＡＳＷ２をｌｏｗレベルに切り替え、データ信号線駆動回路３とデータ信号線ＳＬとが切り離される。

次の一水平走査期間の３／４番目では、信号Ｄ−ＳＷ１をｌｏｗレベル、信号Ｄ−ＳＷ２をｈｉｇｈレベル、信号ＲＥＶをｈｉｇｈレベルとする。また、対向電極電位ＶＣＯＭおよび補助容量ＣＳのベース電位ＶＣＳを負側に切り替える。これにより、ホールドメモリ３４に転送された表示データのうち、３＋４ｋ列目（ｋ＝０〜Ｍ／４−１）に当たる表示データが、正極性として変換され、出力線Ｓに出力される。

そして、時刻Ｔ_１（３）から一水平走査期間の３／４番目の期間中に、アナログスイッチ切替信号発生部１３１２は、ｈｉｇｈレベルの信号ＡＳＷ３を、液晶パネル１内のアナログスイッチ１４−１〜１４−Ｍ／４に出力する。

以上により、３＋４ｋ列目（ｋ＝０〜Ｍ／４−１）のデータ信号線ＳＬ（３＋４ｋ）と１行目の走査信号線ＧＬ１との交差部に接続された画素ＰＩＸ（３＋４ｋ）１が正極性に充電される。

そして、充電完了後、アナログスイッチ切替信号発生部１３１２は、信号ＡＳＷ３をｌｏｗレベルに切り替え、データ信号線駆動回路３とデータ信号線ＳＬとが切り離される。

最後の一水平走査期間の４／４番目では、信号Ｄ−ＳＷ１をｌｏｗレベル、信号Ｄ−ＳＷ２をｌｏｗレベル、信号ＲＥＶをｈｉｇｈレベルとする。また、対向電極電位ＶＣＯＭおよび補助容量ＣＳのベース電位ＶＣＳを負側にままとする。これにより、ホールドメモリ３４に転送された表示データのうち、１＋４ｋ列目（ｋ＝０〜Ｍ／４−１）に当たる表示データが、正極性として変換され、出力線Ｓに出力される。

そして、時刻Ｔ１（３）から一水平走査期間の４／４番目の期間中に、アナログスイッチ切替信号発生部１３１２は、ｈｉｇｈレベルの信号ＡＳＷ１を、液晶パネル１内のアナログスイッチ１４−１〜１４−Ｍ／４に出力する。

以上により、１＋４ｋ列目（ｋ＝０〜Ｍ／４−１）のデータ信号線ＳＬ（１＋４ｋ）と１行目の走査信号線ＧＬ１との交差部に接続された画素ＰＩＸ（１＋４ｋ）１が正極性に充電される。

そして、充電完了後、アナログスイッチ切替信号発生部１３１２は、信号ＡＳＷ１をｌｏｗレベルに切り替え、データ信号線駆動回路３とデータ信号線ＳＬとが切り離される。

その後、走査信号線駆動回路２は、１行目の走査信号線ＧＬ１の電位ＧＤＯＵＴ１をｌｏｗレベルとにして、画素ＰＩＸｉ１への書き込みを終了する。

２行目以降の書き込みも、１行目の書き込み方法を繰り返す。

次に、４フレーム目の書き込みについて説明する。４フレーム目では、液晶を交流駆動させるように、３フレーム目と逆極性を印加するようにする。

まず、時刻Ｔ_１（４）において、共通電極駆動部３１３および出力バッファ３２は、対向電極電位ＶＣＯＭおよび補助容量ＣＳのベース電位ＶＣＳを負側に切り替える。

また、時刻Ｔ_１（４）において、信号Ｄ−ＳＷ１、信号Ｄ−ＳＷ２、および信号ＲＥＶをｈｉｇｈレベルとする。これにより、ホールドメモリ３４に転送された表示データのうち、４＋４ｋ列目（ｋ＝０〜Ｍ／４−１）に当たる表示データが正極性として変換され、出力線Ｓに出力される。

そして、時刻Ｔ_１（４）から一水平走査期間の１／４番目の期間中に、アナログスイッチ切替信号発生部１３１２は、ｈｉｇｈレベルの信号ＡＳＷ４を出力する。

また、３フレーム目と同様に、走査信号線駆動回路２が走査信号線ＧＬ１，ＧＬ２，…に対して水平走査期間ごとに順にｈｉｇｈレベルの電位を出力し、時刻Ｔ_１（４）からの一水平走査期間では、１行目の走査信号線ＧＬ１の電位ＧＤＯＵＴ１がｈｉｇｈレベルとなっている。

以上により、４＋４ｋ列目（ｋ＝０〜Ｍ／４−１）のデータ信号線ＳＬ（４＋４ｋ）と１行目の走査信号線ＧＬ１との交差部に接続された画素ＰＩＸ（４＋４ｋ）１が正極性に充電される。

そして、一水平走査期間の１／４以内の期間で充電完了後、アナログスイッチ切替信号発生部１３１２は、信号ＡＳＷ４をｌｏｗレベルに切り替え、データ信号線駆動回路３とデータ信号線ＳＬとが切り離される。

次の一水平走査期間の２／４番目では、信号Ｄ−ＳＷ１をｈｉｇｈレベル、信号Ｄ−ＳＷ２をｌｏｗレベル、信号ＲＥＶをｈｉｇｈレベルとする。また、対向電極電位ＶＣＯＭおよび補助容量ＣＳのベース電位ＶＣＳを負側のままとする。これにより、ホールドメモリ３４に転送された表示データのうち、２＋４ｋ列目（ｋ＝０〜Ｍ／４−１）に当たる表示データが、正極性として変換され、出力線Ｓに出力される。

そして、ｈｉｇｈレベルの信号ＡＳＷ２を出力され、２＋４ｋ列目（ｋ＝０〜Ｍ／４−１）のデータ信号線ＳＬ（２＋４ｋ）と１行目の走査信号線ＧＬ１との交差部に接続された画素ＰＩＸ（２＋４ｋ）１が正極性に充電される。

そして、充電完了後、信号ＡＳＷ２がｌｏｗレベルに切り替えられ、データ信号線駆動回路３とデータ信号線ＳＬとが切り離される。

次の一水平走査期間の３／４番目では、信号Ｄ−ＳＷ１をｌｏｗレベル、信号Ｄ−ＳＷ２をｈｉｇｈレベル、信号ＲＥＶをｌｏｗレベルとする。また、対向電極電位ＶＣＯＭおよび補助容量ＣＳのベース電位ＶＣＳを正側に切り替える。これにより、ホールドメモリ３４に転送された表示データのうち、３＋４ｋ列目（ｋ＝０〜Ｍ／４−１）に当たる表示データが、負極性として変換され、出力線Ｓに出力される。

そして、ｈｉｇｈレベルの信号ＡＳＷ３が出力され、３＋４ｋ列目（ｋ＝０〜Ｍ／４−１）のデータ信号線ＳＬ（３＋４ｋ）と１行目の走査信号線ＧＬ１との交差部に接続された画素ＰＩＸ（３＋４ｋ）１が負極性に充電される。

そして、充電完了後、信号ＡＳＷ３がｌｏｗレベルに切り替えられ、データ信号線駆動回路３とデータ信号線ＳＬとが切り離される。

最後の一水平走査期間の４／４番目では、信号Ｄ−ＳＷ１、信号Ｄ−ＳＷ２、および信号ＲＥＶをｌｏｗレベルとする。また、対向電極電位ＶＣＯＭおよび補助容量ＣＳのベース電位ＶＣＳを正側にままとする。これにより、ホールドメモリ３４に転送された表示データのうち、１＋４ｋ列目（ｋ＝０〜Ｍ／４−１）に当たる表示データが、負極性として変換され、出力線Ｓに出力される。

そして、ｈｉｇｈレベルの信号ＡＳＷ１が出力され、１＋４ｋ列目（ｋ＝０〜Ｍ／４−１）のデータ信号線ＳＬ（１＋４ｋ）と１行目の走査信号線ＧＬ１との交差部に接続された画素ＰＩＸ（１＋４ｋ）１が負極性に充電される。

そして、充電完了後、信号ＡＳＷ１がｌｏｗレベルに切り替えられ、データ信号線駆動回路３とデータ信号線ＳＬとが切り離される。

その後、走査信号線駆動回路２は、１行目の走査信号線ＧＬ１の電位ＧＤＯＵＴ１をｌｏｗレベルとにして、画素ＰＩＸｉ１への書き込みを終了する。

２行目以降の書き込みも、１行目の書き込み方法を繰り返す。
また、５フレーム以降については、１〜４フレーム目の書き込み方法を繰り返せばよい。

１〜４フレームにおいて各画素に書き込まれた表示データの極性を図１６に示す。図１６における記号は、図６の記号と同一である。

図１６に示されるように、１，２フレーム目では、１＋４ｋ，３＋４ｋ，２＋４ｋ，４＋４ｋ列目の順に書き込まれるが、３，４フレーム目では、これとは逆に、４＋４ｋ，２＋４ｋ，３＋４ｋ，１＋４ｋ列目の順に書き込まれる。このように、本実施形態では、２フレームごとに、書き込み順序が切り替えられる。

そのため、ＴＦＴ素子６の特性バラツキが大きい場合に発生する１＋４ｋ，３＋４ｋ，２＋４ｋ，４＋４ｋ列目の明暗の差は、平均化される。これにより、該明暗により表示ムラを回避することができ、表示品位が向上する。

〔実施形態６〕
上記実施形態４，５の液晶表示装置では、各フレームにおいて、各列のデータ信号線ＳＬの極性がすべての行で同一になるような構成とした。本実施形態では、さらに、表示品位を向上させるため、２水平走査期間ごとに、データ信号線の極性を反転させる書き込み方法を用いる。

本実施形態の液晶表示装置の構成は、図１２，１３を参照して説明した上記実施形態の構成と同様であるので、説明を省略する。

まず、１フレーム目の書き込みについて、図１７を参照しながら説明する。図１７に示されるように、１フレーム目の１行目および２行目の書き込み方法は、上記実施形態４，５における１フレーム目の１行目の書き込み方法と同じであるため、該書き込みについては説明を省略する。ここでは、上記実施形態４，５と異なる３行目以降の書き込みについて説明する。

３行目の表示データの書き込みは、図１７で示されるように、１，２行目の極性と反転させるようにしている。

具体的には、時刻Ｔ_３（１）において、共通電極駆動部３１３および出力バッファ３２は、対向電極電位ＶＣＯＭおよび補助容量ＣＳのベース電位ＶＣＳを正側に切り替える。また、ＳＷ切替信号発生部１３１５は、ｌｏｗレベルの信号Ｄ−ＳＷ１，２を出力し、極性信号発生部信号３１４は、ｌｏｗレベルの信号ＲＥＶを出力する。これにより、ホールドメモリ３４に転送された表示データのうち、１＋４ｋ列目（ｋ＝０〜Ｍ／４−１）に当たる表示データが負極性として変換され、出力線Ｓに出力する。

そして、時刻Ｔ_３（１）から一水平走査期間の１／４番目の期間中に、アナログスイッチ切替信号発生部１３１２は、ｈｉｇｈレベルの信号ＡＳＷ１を出力する。

以上により、１＋４ｋ列目（ｋ＝０〜Ｍ／４−１）のデータ信号線ＳＬ（１＋４ｋ）と３行目の走査信号線ＧＬ３との交差部に接続された画素ＰＩＸ（１＋４ｋ）３が負極性に充電される。

そして、一水平走査期間の１／４以内の期間で充電完了後、信号ＡＳＷ１がｌｏｗレベルに切り替えられ、データ信号線駆動回路３とデータ信号線ＳＬとが切り離される。

次の一水平走査期間の２／４番目では、信号Ｄ−ＳＷ１をｌｏｗレベル、信号Ｄ−ＳＷ２をｈｉｇｈレベル、信号ＲＥＶをｌｏｗレベルとする。また、対向電極電位ＶＣＯＭおよび補助容量ＣＳのベース電位ＶＣＳを正側のままとする。これにより、ホールドメモリ３４に転送された表示データのうち、３＋４ｋ列目（ｋ＝０〜Ｍ／４−１）に当たる表示データが、負極性として変換され、出力線Ｓに出力される。

そして、ｈｉｇｈレベルの信号ＡＳＷ３が出力され、３＋４ｋ列目（ｋ＝０〜Ｍ／４−１）のデータ信号線ＳＬ（３＋４ｋ）と３行目の走査信号線ＧＬ３との交差部に接続された画素ＰＩＸ（３＋４ｋ）３が負極性に充電される。

そして、充電完了後、信号ＡＳＷ３がｌｏｗレベルに切り替えられ、データ信号線駆動回路３とデータ信号線ＳＬとが切り離される。

次の一水平走査期間の３／４番目では、信号Ｄ−ＳＷ１をｈｉｇｈレベル、信号Ｄ−ＳＷ２をｌｏｗレベル、信号ＲＥＶをｈｉｇｈレベルとする。また、対向電極電位ＶＣＯＭおよび補助容量ＣＳのベース電位ＶＣＳを負側に切り替える。これにより、ホールドメモリ３４に転送された表示データのうち、２＋４ｋ列目（ｋ＝０〜Ｍ／４−１）に当たる表示データが、正極性として変換され、出力線Ｓに出力される。

そして、ｈｉｇｈレベルの信号ＡＳＷ２が出力され、２＋４ｋ列目（ｋ＝０〜Ｍ／４−１）のデータ信号線ＳＬ（２＋４ｋ）と走査信号線ＧＬ３との交差部に接続された画素ＰＩＸ（２＋４ｋ）３が正極性に充電される。

そして、充電完了後、信号ＡＳＷ２がｌｏｗレベルに切り替えられ、データ信号線駆動回路３とデータ信号線ＳＬとが切り離される。

最後の一水平走査期間の４／４番目では、信号Ｄ−ＳＷ１，２、および信号ＲＥＶをｈｉｇｈレベルとする。また、対向電極電位ＶＣＯＭおよび補助容量ＣＳのベース電位ＶＣＳを負側にままとする。これにより、ホールドメモリ３４に転送された表示データのうち、４＋４ｋ列目（ｋ＝０〜Ｍ／４−１）に当たる表示データが、正極性として変換され、出力線Ｓに出力される。

そして、ｈｉｇｈレベルの信号ＡＳＷ４が出力され、４＋４ｋ列目（ｋ＝０〜Ｍ／４−１）のデータ信号線ＳＬ（４＋４ｋ）と走査信号線ＧＬ３との交差部に接続された画素ＰＩＸ（４＋４ｋ）３が正極性に充電される。

そして、充電完了後、信号ＡＳＷ４がｌｏｗレベルに切り替えられ、データ信号線駆動回路３とデータ信号線ＳＬとが切り離される。

その後、走査信号線駆動回路２は、３行目の走査信号線ＧＬ３の電位ＧＤＯＵＴ３をｌｏｗレベルとにして、画素ＰＩＸｉ３への書き込みを終了する。

４行目の書き込みも、３行目の書き込み方法を繰り返す。５行目以降については、１〜４行目の書き込みを繰り返せばよい。

次に、２〜４フレーム目の書き込みについて、図１８〜２０を参照しながら説明する。図１８〜２０に示されるように、２〜４フレーム目の１行目および２行目の書き込み方法は、上記実施形態５における２〜４フレーム目の１行目の書き込み方法と同じであり、該書き込みについては説明を省略する。ここでは、上記実施形態５と異なる３行目以降の書き込みについて説明する。

２フレーム目の３行目の書き込みは、図１８に示されるように、時刻Ｔ_３（２）から一水平走査期間の１／４番目の期間において、対向電極電位ＶＣＯＭおよび補助容量ＣＳのベース電位ＶＣＳを負側に切り替え、信号Ｄ−ＳＷ１をｌｏｗレベル，信号Ｄ−ＳＷ２をｌｏｗレベル、および信号ＲＥＶをｈｉｇｈレベルとする。また、アナログスイッチ切替信号発生部１３１２は、ｈｉｇｈレベルの信号ＡＳＷ１を出力する。これにより、一水平走査期間の１／４番目の期間中に、１＋４ｋ列目（ｋ＝０〜Ｍ／４−１）のデータ信号線ＳＬ（１＋４ｋ）と３行目の走査信号線ＧＬ３との交差部に接続された画素ＰＩＸ（１＋４ｋ）３が正極性に充電される。

次に、時刻Ｔ_３（２）から一水平走査期間の２／４番目の期間において、信号Ｄ−ＳＷ１をｌｏｗレベル，信号Ｄ−ＳＷ２をｈｉｇｈレベル、および信号ＲＥＶをｈｉｇｈレベルとする。また、アナログスイッチ切替信号発生部１３１２は、ｈｉｇｈレベルの信号ＡＳＷ３を出力する。これにより、この期間中に、３＋４ｋ列目（ｋ＝０〜Ｍ／４−１）のデータ信号線ＳＬ（３＋４ｋ）と走査信号線ＧＬ３との交差部に接続された画素ＰＩＸ（３＋４ｋ）３が正極性に充電される。

次に、時刻Ｔ_３（２）から一水平走査期間の３／４番目の期間において、対向電極電位ＶＣＯＭおよび補助容量ＣＳのベース電位ＶＣＳを正側に切り替え、信号Ｄ−ＳＷ１をｈｉｇｈレベル，信号Ｄ−ＳＷ２をｌｏｗレベル、および信号ＲＥＶをｌｏｗレベルとする。また、アナログスイッチ切替信号発生部１３１２は、ｈｉｇｈレベルの信号ＡＳＷ２を出力する。これにより、この期間中に、２＋４ｋ列目（ｋ＝０〜Ｍ／４−１）のデータ信号線ＳＬ（２＋４ｋ）と走査信号線ＧＬ３との交差部に接続された画素ＰＩＸ（２＋４ｋ）３が負極性に充電される。

最後に、時刻Ｔ_３（２）から一水平走査期間の４／４番目の期間において、信号Ｄ−ＳＷ１，２をｈｉｇｈレベル，信号ＲＥＶをｌｏｗレベルとする。また、アナログスイッチ切替信号発生部１３１２は、ｈｉｇｈレベルの信号ＡＳＷ４を出力する。これにより、この期間中に、４＋４ｋ列目（ｋ＝０〜Ｍ／４−１）のデータ信号線ＳＬ（４＋４ｋ）と走査信号線ＧＬ３との交差部に接続された画素ＰＩＸ（４＋４ｋ）３が負極性に充電される。

３フレーム目の３行目の書き込みは、図１９に示されるように、時刻Ｔ_３（３）から一水平走査期間の１／４番目の期間において、対向電極電位ＶＣＯＭおよび補助容量ＣＳのベース電位ＶＣＳを負側に切り替え、信号Ｄ−ＳＷ１，２、および信号ＲＥＶをｈｉｇｈレベルとする。また、アナログスイッチ切替信号発生部１３１２は、ｈｉｇｈレベルの信号ＡＳＷ４を出力する。これにより、この期間中に、４＋４ｋ列目（ｋ＝０〜Ｍ／４−１）のデータ信号線ＳＬ（４＋４ｋ）と３行目の走査信号線ＧＬ３との交差部に接続された画素ＰＩＸ（４＋４ｋ）３が正極性に充電される。

次に、時刻Ｔ_３（３）から一水平走査期間の２／４番目の期間において、信号Ｄ−ＳＷ１をｈｉｇｈレベル，信号Ｄ−ＳＷ２をｌｏｗレベル、および信号ＲＥＶをｈｉｇｈレベルとする。また、アナログスイッチ切替信号発生部１３１２は、ｈｉｇｈレベルの信号ＡＳＷ２を出力する。これにより、この期間中に、２＋４ｋ列目（ｋ＝０〜Ｍ／４−１）のデータ信号線ＳＬ（２＋４ｋ）と走査信号線ＧＬ３との交差部に接続された画素ＰＩＸ（２＋４ｋ）３が正極性に充電される。

次に、時刻Ｔ_３（３）から一水平走査期間の３／４番目の期間において、対向電極電位ＶＣＯＭおよび補助容量ＣＳのベース電位ＶＣＳを正側に切り替え、信号Ｄ−ＳＷ１をｌｏｗレベル，信号Ｄ−ＳＷ２をｈｉｇｈレベル、および信号ＲＥＶをｌｏｗレベルとする。また、アナログスイッチ切替信号発生部１３１２は、ｈｉｇｈレベルの信号ＡＳＷ３を出力する。これにより、この期間中に、３＋４ｋ列目（ｋ＝０〜Ｍ／４−１）のデータ信号線ＳＬ（３＋４ｋ）と走査信号線ＧＬ３との交差部に接続された画素ＰＩＸ（３＋４ｋ）３が負極性に充電される。

最後に、時刻Ｔ_３（３）から一水平走査期間の４／４番目の期間において、信号Ｄ−ＳＷ１，２、および信号ＲＥＶをｌｏｗレベルとする。また、アナログスイッチ切替信号発生部１３１２は、ｈｉｇｈレベルの信号ＡＳＷ１を出力する。これにより、この期間中に、１＋４ｋ列目（ｋ＝０〜Ｍ／４−１）のデータ信号線ＳＬ（１＋４ｋ）と走査信号線ＧＬ３との交差部に接続された画素ＰＩＸ（１＋４ｋ）３が負極性に充電される。

４フレーム目の３行目の書き込みは、図２０に示されるように、時刻Ｔ_３（４）から一水平走査期間の１／４番目の期間において、対向電極電位ＶＣＯＭおよび補助容量ＣＳのベース電位ＶＣＳを正側に切り替え、信号Ｄ−ＳＷ１，２をｈｉｇｈレベル、信号ＲＥＶをｌｏｗレベルとする。また、アナログスイッチ切替信号発生部１３１２は、ｈｉｇｈレベルの信号ＡＳＷ４を出力する。これにより、この期間中に、４＋４ｋ列目（ｋ＝０〜Ｍ／４−１）のデータ信号線ＳＬ（４＋４ｋ）と３行目の走査信号線ＧＬ３との交差部に接続された画素ＰＩＸ（４＋４ｋ）３が負極性に充電される。

次に、時刻Ｔ_３（４）から一水平走査期間の２／４番目の期間において、信号Ｄ−ＳＷ１をｈｉｇｈレベル，信号Ｄ−ＳＷ２および信号ＲＥＶをｌｏｗレベルとする。また、アナログスイッチ切替信号発生部１３１２は、ｈｉｇｈレベルの信号ＡＳＷ２を出力する。これにより、この期間中に、２＋４ｋ列目（ｋ＝０〜Ｍ／４−１）のデータ信号線ＳＬ（２＋４ｋ）と走査信号線ＧＬ３との交差部に接続された画素ＰＩＸ（２＋４ｋ）３が負極性に充電される。

次に、時刻Ｔ_３（４）から一水平走査期間の３／４番目の期間において、対向電極電位ＶＣＯＭおよび補助容量ＣＳのベース電位ＶＣＳを負側に切り替え、信号Ｄ−ＳＷ１をｌｏｗレベル，信号Ｄ−ＳＷ２をｈｉｇｈレベル、および信号ＲＥＶをｈｉｇｈレベルとする。また、アナログスイッチ切替信号発生部１３１２は、ｈｉｇｈレベルの信号ＡＳＷ３を出力する。これにより、この期間中に、３＋４ｋ列目（ｋ＝０〜Ｍ／４−１）のデータ信号線ＳＬ（３＋４ｋ）と走査信号線ＧＬ３との交差部に接続された画素ＰＩＸ（３＋４ｋ）３が正極性に充電される。

最後に、時刻Ｔ_３（４）から一水平走査期間の４／４番目の期間において、信号Ｄ−ＳＷ１，２をｌｏｗレベル、信号ＲＥＶをｈｉｇｈレベルとする。また、アナログスイッチ切替信号発生部１３１２は、ｈｉｇｈレベルの信号ＡＳＷ１を出力する。これにより、この期間中に、１＋４ｋ列目（ｋ＝０〜Ｍ／４−１）のデータ信号線ＳＬ（１＋４ｋ）と走査信号線ＧＬ３との交差部に接続された画素ＰＩＸ（１＋４ｋ）３が正極性に充電される。

２〜４フレーム目においても、１フレーム目と同様に、４行目の書き込みは、３行目の書き込み方法を繰り返す。５行目以降については、１〜４行目の書き込みを繰り返せばよい。また、５フレーム以降については、１〜４フレームを繰り返す。

１〜４フレームにおいて各画素に書き込まれた表示データの極性を図２１に示す。なお、図２１中の記号は、図６において用いた記号と同一である。

図２１に示されるように、各フレームにおいて、２水平走査期間ごとに、各列の極性が交互に切り替えられている。これにより、各列の表示性能がさらに均一化され、表示品位が向上する。

また、２水平走査期間で極性を変更しないときには、前の水平走査期間においてデータ信号線ＳＬに充電された電荷を次の水平走査期間で再利用が可能であるため、低消費電力化が図れる。

本実施形態では、２水平走査期間ごとに極性を切り替える構成としたが、これに限られない。３以上の水平走査期間ごとに極性を切り替えてもよい。

なお、上記実施形態では、共通電極駆動部３１３および出力バッファ３２、アナログスイッチ切替信号発生部３１２・１３１２、および走査信号線駆動用信号発生部３１１は、データ信号線駆動回路３または１３に組み込まれている構成としたが、これに限られない。これらは、データ信号線駆動回路３または１３の外部に構成されていてもよい。

なお、上記実施形態では、アナログスイッチ４または１４を、データ信号線駆動回路３または１３の外部にあるものとして構成したが、これに限られない。アナログスイッチ４または１４が、データ信号線駆動回路３または１３の内部に組み込まれていてもよい。この構成によっても、本発明の駆動方式を実現できる。

また、偶数期間に分割した一水平走査期間において、Ｄ／Ａ変換するデータの順序とそれに対応したアナログスイッチ４または１４の開閉順序は、上記実施形態に述べた方法に限定されるわけではない。よりランダムで、その結果、表示品位が均一になるさまざまな順序がありうるが、これらの順序はすべて、本発明の構成により、自由に選択することができることは明らかである。

本発明は上述した各実施形態に限定されるものではなく、請求項に示した範囲で種々の変更が可能であり、異なる実施形態にそれぞれ開示された技術的手段を適宜組み合わせて得られる実施形態についても本発明の技術的範囲に含まれる。

本発明の液晶表示装置では、音鳴りを防止でき、かつ、消費電力を低減することができる。そのため、液晶テレビ等の表示装置に適用ができる。また、低消費電力化の要望の強い携帯電話等のモバイル機器にも適用できる。

本発明に係る液晶表示装置の実施形態（第１の実施形態）を示すブロック図である。 上記液晶表示装置の画素部を示す平面図である。 上記液晶表示装置のデータ信号線駆動回路の構成を示すブロック図である。 上記液晶表示装置における表示データの書き込みタイミングを表すタイミングチャートである。 第２の実施形態の液晶表示装置における表示データの書き込みタイミングを表すタイミングチャートである。 第２の実施形態の液晶表示装置における画素極性分布を示す図である。 第３の実施形態の液晶表示装置における１フレーム目の表示データの書き込みタイミングを表すタイミングチャートである。 第３の実施形態の液晶表示装置における２フレーム目の表示データの書き込みタイミングを表すタイミングチャートである。 第３の実施形態の液晶表示装置における３フレーム目の表示データの書き込みタイミングを表すタイミングチャートである。 第３の実施形態の液晶表示装置における４フレーム目の表示データの書き込みタイミングを表すタイミングチャートである。 第３の実施形態の液晶表示装置における画素極性分布を示す図である。 第４の実施形態の液晶表示装置の構成を示すブロック図である。 第４の実施形態の液晶表示装置におけるデータ信号線駆動回路の構成を示すブロック図である。 第４の実施形態の液晶表示装置における表示データの書き込みタイミングを表すタイミングチャートである。 第５の実施形態の液晶表示装置における表示データの書き込みタイミングを表すタイミングチャートである。 第５の実施形態の液晶表示装置における画素極性分布を示す図である。 第６の実施形態の液晶表示装置における１フレーム目の表示データの書き込みタイミングを表すタイミングチャートである。 第６の実施形態の液晶表示装置における２フレーム目の表示データの書き込みタイミングを表すタイミングチャートである。 第６の実施形態の液晶表示装置における３フレーム目の表示データの書き込みタイミングを表すタイミングチャートである。 第６の実施形態の液晶表示装置における４フレーム目の表示データの書き込みタイミングを表すタイミングチャートである。 第６の実施形態の液晶表示装置における画素極性分布を示す図である。

符号の説明

１ 液晶パネル
２ 走査信号線駆動回路
３ データ信号線駆動回路
３１ 制御部
３１１ 走査信号線駆動用信号発生部
３１２ アナログスイッチ切替信号発生部
３１３ 共通電極駆動部（対向電極極性切替手段）
３１４ 極性信号発生部
３１５ ＳＷ切替信号発生部
３２ 出力バッファ（対向電極極性切替手段）
３３ サンプリングメモリ
３４ ホールドメモリ
３５ スイッチ回路
３６ レベルシフタ
３７ ＤＡ変換回路(ＤＡＣ)
３８ 出力回路
４（４−１〜４−Ｍ／２） アナログスイッチ（データ信号線切替手段）
１３ データ信号線駆動回路
１３１ 制御部
１３１２ アナログスイッチ切替信号発生部
１３１５ ＳＷ切替信号発生部
１３５ スイッチ回路
１４（１４−１〜１４−Ｍ／４） アナログスイッチ（データ信号線切替手段）
ＧＬ 走査信号線
ＳＬ データ信号線
ＰＩＸ 画素

Claims (8)

1. 画像を表示する複数の画素と、該画素に接続された複数のデータ信号線および複数の走査信号線と、前記データ信号線を介して前記画素に映像データを書き込むデータ信号線駆動回路と、前記走査信号線を介して映像データの前記画素への書き込みを制御する走査信号線駆動回路とを備える液晶表示装置において、
   前記データ信号線駆動回路は、一水平走査期間を偶数の分割数に分割して、一水平走査期間の１／２期間では、略１／２の本数の前記データ信号線に対して映像データを正極性として出力し、残りの１／２期間では、残りの略１／２の本数の前記データ信号線に対して映像データを負極性として出力し、
   前記データ信号線駆動回路の出力極性の切り替えに対応した周期で、対向電極電位の極性を切り替える対向電極極性切替手段を備えることを特徴とする液晶表示装置。
2. 前記データ信号線駆動回路の出力を、前記分割数分のデータ信号線に対して、一水平走査期間の１／分割数の期間ごとに振り分けるデータ信号線切替手段を備えることを特徴とする請求項１に記載の液晶表示装置。
3. 前記データ信号線切替手段は、任意のフレーム数ごとに、前記データ信号線駆動回路の出力を、前記分割数分のデータ信号線に振り分ける順番を逆にすることを特徴とする請求項２に記載の液晶表示装置。
4. 前記データ信号線駆動回路は、任意のフレーム数ごとに、各データ信号線に出力する映像データの極性を切り替えることを特徴とする請求項１に記載の液晶表示装置。
5. 前記データ信号線駆動回路は、所定数のフレームごとに、各データ信号線に出力する映像データの極性を切り替え、
   前記データ信号線切替手段は、前記所定数の倍のフレーム数ごとに、前記データ信号線駆動回路の出力を、前記分割数分のデータ信号線に振り分ける順番を逆にすることを特徴とする請求項２に記載の液晶表示装置。
6. 前記データ信号線駆動回路は、２以上の水平走査期間ごとに、データ信号線に出力する映像データの極性を反転させることを特徴とする請求項１〜５の何れか１項に記載の液晶表示装置。
7. 前記データ信号線駆動回路は、前記分割数を２とし、一水平走査期間の前半の１／２の期間では、奇数番目または偶数番目の前記データ信号線に対して、映像データを正極性または負極性として出力し、一水平走査期間の後半の１／２の期間では、前半とは異なる前記データ信号線に対して、映像データを前半とは異なる極性として出力することを特徴とする請求項１〜６の何れか１項に記載の液晶表示装置。
8. 前記データ信号線の本数が４の倍数であり、
   前記データ信号線駆動回路は、前記分割数を４とし、一水平走査期間の最初の１／４の期間では、１＋４ｋ（ｋ＝０，１，…，Ｍ／４−１：Ｍはデータ信号線の本数）番目の前記データ信号線に対して、映像データを正極性または負極性として出力し、次の１／４の期間では、３＋４ｋ（ｋ＝０，１，…，Ｍ／４−１）番目の前記データ信号線に対して、映像データを最初の１／４の期間と同じ極性で出力し、次の１／４の期間では、２＋４ｋ（ｋ＝０，１，…，Ｍ／４−１）番目の前記データ信号線に対して、映像データを最初の１／４の期間と異なる極性で出力し、次の１／４の期間では、４＋４ｋ（ｋ＝０，１，…，Ｍ／４−１）番目の前記データ信号線に対して、映像データを最初の１／４の期間と異なる極性で出力することを特徴とする請求項１〜６の何れか１項に記載の液晶表示装置。

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