JP2007249133A - 電気光学装置、その駆動回路および電子機器 - Google Patents
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Abstract
【課題】相展開駆動方式を採用した場合の表示品位の低下を抑える。
【解決手段】走査線の１行を選択する期間Ｈを、前半期間Ｓub1および後半期間Ｓub2に分割するとともに、前半期間Ｓub1にわたって、奇数列のデータ線を３列ずつ選択する一方
、後半期間Ｓub2にわたって、偶数列のデータ線を３列ずつ選択する。そして、画像信号
線に供給されたデータ信号を、それぞれ選択した３列のデータ線にサンプリングする。このとき、サンプリングさせるデータ線１１４を決めるデータ線選択回路１５０においては、奇数列に対応するＮＡＮＤ回路１５１２について、イネーブル信号Ｅnb11〜Ｅnb4のい
ずれかの供給を信号Ｓelによって前半期間Ｓub1で有効とさせ、反対に、偶数列に対応す
るＮＡＮＤ回路１５１２について、イネーブル信号Ｅnb1〜Ｅnb4のいずれかの供給を信号／Ｓelによって後半期間Ｓub2で有効とさせる。
【選択図】図４
【解決手段】走査線の１行を選択する期間Ｈを、前半期間Ｓub1および後半期間Ｓub2に分割するとともに、前半期間Ｓub1にわたって、奇数列のデータ線を３列ずつ選択する一方
、後半期間Ｓub2にわたって、偶数列のデータ線を３列ずつ選択する。そして、画像信号
線に供給されたデータ信号を、それぞれ選択した３列のデータ線にサンプリングする。このとき、サンプリングさせるデータ線１１４を決めるデータ線選択回路１５０においては、奇数列に対応するＮＡＮＤ回路１５１２について、イネーブル信号Ｅnb11〜Ｅnb4のい
ずれかの供給を信号Ｓelによって前半期間Ｓub1で有効とさせ、反対に、偶数列に対応す
るＮＡＮＤ回路１５１２について、イネーブル信号Ｅnb1〜Ｅnb4のいずれかの供給を信号／Ｓelによって後半期間Ｓub2で有効とさせる。
【選択図】図４
Description
本発明は、いわゆる相展開したデータ信号をサンプリングしたときに生じる表示品位の低下を目立たなくする技術に関する。
近年では、液晶などの表示パネルを用いて小型縮小画像を形成するとともに、この小型縮小画像を光学系によって拡大投射するプロジェクタが普及しつつある。プロジェクタは、それ自体で画像を作成する機能はなく、パソコンやテレビチューナなどの上位装置から画像データ（または画像信号）の供給を受ける。この画像データは、画素の階調（明るさ）を指定するものであって、マトリクス状に配列する画素を垂直および水平走査した形式で供給されるので、プロジェクタに用いられる表示パネルについても、この形式に準じて駆動するのが適切である。このため、プロジェクタに用いられる表示パネルでは、走査線を１行ずつ所定の順番に選択するとともに、１行の走査線が選択される期間において１列ずつデータ線を順番に選択して、選択したデータ線に対して、画像データを液晶の駆動に適するように変換したデータ信号を供給する、という点順次方式で駆動するのが一般的であった。
一方、最近では、ハイビジョンなどのように表示画像の高精細化が進行している。表示画像の高精細化は、走査線の行数およびデータ線の列数を増加させて、走査線とデータ線との交差に対応させた画素を多数化することによって達成することができるが、フレーム周波数は固定であるので、走査線行数の増加によって１水平走査期間が短縮し、さらに、点順次方式では、データ線列数の増加によって、データ線の選択期間も短縮する。このため、点順次方式では、高精細化が進行するにつれてデータ線にデータ信号を供給する時間を充分に確保できなくなって、画素への書き込みが不十分となり始めた。
そこで、書き込み不足を解消する目的で、相展開駆動という方式が考え出された（特許文献１参照）。この相展開駆動は、データ線を予め定められた列毎に、例えば３列毎（特許文献１では６列毎）にまとめ、１水平走査期間にわたって連続する３列ずつ順番で選択するとともに、選択した３列のデータ線に、時間軸方向に対し３倍に伸長したデータ信号をそれぞれに供給する、という方式である。この相展開駆動方式では、データ線にデータ信号を供給する時間を、点順次方式と比較して、この例では３倍確保することができるので、高精細化に適している、と考えられた。
特開２０００−１１２４３７号公報
そこで、書き込み不足を解消する目的で、相展開駆動という方式が考え出された（特許文献１参照）。この相展開駆動は、データ線を予め定められた列毎に、例えば３列毎（特許文献１では６列毎）にまとめ、１水平走査期間にわたって連続する３列ずつ順番で選択するとともに、選択した３列のデータ線に、時間軸方向に対し３倍に伸長したデータ信号をそれぞれに供給する、という方式である。この相展開駆動方式では、データ線にデータ信号を供給する時間を、点順次方式と比較して、この例では３倍確保することができるので、高精細化に適している、と考えられた。
ところで、このような相展開駆動方式では、同時に選択する３列毎の周期で画素の階調が微妙に異なってしまう、という縦スジ状のムラが発生して、表示品位の低下が目立つようになった。
本発明は、上述した事情に鑑みてなされたもので、その目的とするところは、相展開駆動方式を採用する場合において、表示品位の低下を目立たなくした電気光学装置、その駆動回路および電子機器を提供することにある。
本発明は、上述した事情に鑑みてなされたもので、その目的とするところは、相展開駆動方式を採用する場合において、表示品位の低下を目立たなくした電気光学装置、その駆動回路および電子機器を提供することにある。
上記目的を達成するために本発明にあっては、複数行の走査線と２ｍ（ｍは２以上の整数）列毎にブロック化されたデータ線との交差に対応して設けられ、各々は、前記走査線が選択されたときの、前記データ線にサンプリングされたデータ信号に応じた階調となる複数の画素を有する電気光学装置の駆動回路であって、前記複数行の走査線を所定の順番
で選択する走査線駆動回路と、前記走査線駆動回路によって１行の走査線が選択される期間を分割した第１および第２期間にわたって、それぞれ所定のパルス信号を前記ブロックに対応して順次出力するシフトレジスタと、前記シフトレジスタによって出力されたパルス信号にしたがって前記ブロックを順番に指定するとともに、前記第１または第２期間の一方では、指定したブロックに属する２ｍ列のデータ線のうち、奇数列のデータ線をｍ列選択し、前記第１または第２期間の他方では、指定したブロックに属する２ｍ列のデータ線のうち、偶数列のデータ線をｍ列選択するデータ線選択回路と、ｍ本の画像信号線に供給されたデータ信号を、前記データ線選択回路によって選択されたｍ列のデータ線にそれぞれサンプリングするサンプリング回路と、を具備することを特徴とする。本発明によれば、データ信号が同時にサンプリングされるｍ列のデータ線が奇数列、偶数列に分散するので、表示品位の低下を目立たなくすることが可能となる。
で選択する走査線駆動回路と、前記走査線駆動回路によって１行の走査線が選択される期間を分割した第１および第２期間にわたって、それぞれ所定のパルス信号を前記ブロックに対応して順次出力するシフトレジスタと、前記シフトレジスタによって出力されたパルス信号にしたがって前記ブロックを順番に指定するとともに、前記第１または第２期間の一方では、指定したブロックに属する２ｍ列のデータ線のうち、奇数列のデータ線をｍ列選択し、前記第１または第２期間の他方では、指定したブロックに属する２ｍ列のデータ線のうち、偶数列のデータ線をｍ列選択するデータ線選択回路と、ｍ本の画像信号線に供給されたデータ信号を、前記データ線選択回路によって選択されたｍ列のデータ線にそれぞれサンプリングするサンプリング回路と、を具備することを特徴とする。本発明によれば、データ信号が同時にサンプリングされるｍ列のデータ線が奇数列、偶数列に分散するので、表示品位の低下を目立たなくすることが可能となる。
本発明において、前記データ線選択回路は、前記第１または第２期間の一方であることを指定する期間指定信号と前記シフトレジスタによるパルス信号との論理演算によって奇数列のデータ線を選択し、前記偶数列用の論理回路は、前記第１または第２期間の他方であることを指定する期間指定信号と前記シフトレジスタによるパルス信号との論理演算によって偶数列のデータ線を選択する構成としても良い。
この構成において、前記データ線選択回路は、各ブロックに対応して奇数列用および偶数列用の論理回路を備え、前記奇数列用の論理回路は、前記第１または第２期間の一方であることを指定する期間指定信号と、前記シフトレジスタによるパルス信号と、所定のイネーブル信号との論理演算により、前記第１または第２期間の一方において奇数列のデータ線をｍ列選択する信号を出力し、前記偶数列用の論理回路は、前記第１または第２期間の他方であることを指定する期間指定信号と、前記シフトレジスタによるパルス信号と、所定のイネーブル信号との論理演算により、前記第１または第２期間の他方において偶数列のデータ線をｍ列選択する信号を出力しても良い。また、上記構成において、前記データ線選択回路は、各ブロックに対応して、前記シフトレジスタによるパルス信号を、所定のイネーブル信号との論理演算により前記ブロック毎に排他的な信号とさせる共通論理回路と、前記第１または第２期間の一方であることを指定する期間指定信号と、前記共通論理回路による出力信号との論理演算により、前記第１または第２期間の一方において奇数列のデータ線をｍ列選択する信号を出力する奇数列用の論理回路と、前記第１または第２期間の他方であることを指定する期間指定信号と、前記共通論理回路による出力信号との論理演算により、前記第１または第２期間の他方において偶数列のデータ線をｍ列選択する信号を出力する偶数列用の論理回路と、を有しても良い。
この構成において、前記データ線選択回路は、各ブロックに対応して奇数列用および偶数列用の論理回路を備え、前記奇数列用の論理回路は、前記第１または第２期間の一方であることを指定する期間指定信号と、前記シフトレジスタによるパルス信号と、所定のイネーブル信号との論理演算により、前記第１または第２期間の一方において奇数列のデータ線をｍ列選択する信号を出力し、前記偶数列用の論理回路は、前記第１または第２期間の他方であることを指定する期間指定信号と、前記シフトレジスタによるパルス信号と、所定のイネーブル信号との論理演算により、前記第１または第２期間の他方において偶数列のデータ線をｍ列選択する信号を出力しても良い。また、上記構成において、前記データ線選択回路は、各ブロックに対応して、前記シフトレジスタによるパルス信号を、所定のイネーブル信号との論理演算により前記ブロック毎に排他的な信号とさせる共通論理回路と、前記第１または第２期間の一方であることを指定する期間指定信号と、前記共通論理回路による出力信号との論理演算により、前記第１または第２期間の一方において奇数列のデータ線をｍ列選択する信号を出力する奇数列用の論理回路と、前記第１または第２期間の他方であることを指定する期間指定信号と、前記共通論理回路による出力信号との論理演算により、前記第１または第２期間の他方において偶数列のデータ線をｍ列選択する信号を出力する偶数列用の論理回路と、を有しても良い。
また、本発明において、前記シフトレジスタは、入力したパルスをクロック信号で順次シフトした各パルス信号を、互いに隣接するブロックの２以上に対応させて出力し、前記データ線選択回路は、前記シフトレジスタにより出力されたパルス信号を、所定のイネーブル信号との論理演算により、当該２以上のブロックにおいて互いに排他的な指定とさせる論理回路を有する構成としても良い。
一方、本発明において、前記シフトレジスタは、入力したパルスをクロック信号で順次シフトした各パルスを、隣接するもの同士でパルス幅が互いに重複させながら出力し、前記データ線選択回路は、前記シフトレジスタにより出力されたパルス信号を、所定のイネーブル信号との論理演算により、前記パルス信号に対応するブロック同士において互いに排他的な指定とさせる論理回路を有する構成としても良い。
なお、本発明は、電気光学装置の駆動回路のほか、電気光学装置としても、さらには、電気光学装置を有する電子機器としても概念することが可能である。
一方、本発明において、前記シフトレジスタは、入力したパルスをクロック信号で順次シフトした各パルスを、隣接するもの同士でパルス幅が互いに重複させながら出力し、前記データ線選択回路は、前記シフトレジスタにより出力されたパルス信号を、所定のイネーブル信号との論理演算により、前記パルス信号に対応するブロック同士において互いに排他的な指定とさせる論理回路を有する構成としても良い。
なお、本発明は、電気光学装置の駆動回路のほか、電気光学装置としても、さらには、電気光学装置を有する電子機器としても概念することが可能である。
以下、本発明の実施形態について図面を参照して説明する。
図１は、本発明の実施形態に係る電気光学装置の全体構成を示すブロック図である。こ
の図に示されるように、電気光学装置１は、表示パネル１０と処理回路２０とに大別される。このうち、処理回路２０は、表示パネル１０の動作等を制御する回路モジュールであり、表示パネル１０とは、例えばＦＰＣ（Flexible Printed Circuit）基板によって接続される。
図１は、本発明の実施形態に係る電気光学装置の全体構成を示すブロック図である。こ
の図に示されるように、電気光学装置１は、表示パネル１０と処理回路２０とに大別される。このうち、処理回路２０は、表示パネル１０の動作等を制御する回路モジュールであり、表示パネル１０とは、例えばＦＰＣ（Flexible Printed Circuit）基板によって接続される。
処理回路２０は、さらに、走査制御回路５２、ラインメモリ３１０、Ｓ／Ｐ変換回路３２０、Ｄ／Ａ変換回路群３３０および極性反転回路３４０に分けられる。
このうち、ラインメモリ３１０は、上位装置（図示省略）から供給される画像データＶinの１行分を格納した後、走査制御回路５２による指示にしたがって読み出し、画像データＶoutとして出力するものである。ここで、画像データＶin（Ｖout）は、画素の階調（明るさ）を指定するディジタルデータである。
Ｓ／Ｐ変換回路３２０は、ラインメモリ３１０から読み出された画像データＶoutを、
走査制御回路５２による指示にしたがって、時間軸方向に対し３倍に伸長（相展開、シリアル−パラレル変換ともいう）するとともに、同指示にしたがってチャネルｃｈ１〜ｃｈ３に分配して画像データＶd1〜Ｖd3として出力するものである。
なお、本実施形態においてＳ／Ｐ変換回路３２０は、プリチャージ制御信号ＮrgがＨレベルとなってプリチャージが指定された場合、ラインメモリ３１０からの読み出しとは無関係に、例えば黒色に相当する画像データＶd1〜Ｖd3を出力する。
このうち、ラインメモリ３１０は、上位装置（図示省略）から供給される画像データＶinの１行分を格納した後、走査制御回路５２による指示にしたがって読み出し、画像データＶoutとして出力するものである。ここで、画像データＶin（Ｖout）は、画素の階調（明るさ）を指定するディジタルデータである。
Ｓ／Ｐ変換回路３２０は、ラインメモリ３１０から読み出された画像データＶoutを、
走査制御回路５２による指示にしたがって、時間軸方向に対し３倍に伸長（相展開、シリアル−パラレル変換ともいう）するとともに、同指示にしたがってチャネルｃｈ１〜ｃｈ３に分配して画像データＶd1〜Ｖd3として出力するものである。
なお、本実施形態においてＳ／Ｐ変換回路３２０は、プリチャージ制御信号ＮrgがＨレベルとなってプリチャージが指定された場合、ラインメモリ３１０からの読み出しとは無関係に、例えば黒色に相当する画像データＶd1〜Ｖd3を出力する。
Ｄ／Ａ変換回路群３３０は、チャネル毎に設けられたＤ／Ａ変換器の集合体であって、画像データＶd1〜Ｖd3を、階調値に応じたアナログ電圧に変換するものである。なお、本実施形態では、画像データＶinを相展開した後にアナログ変換する構成とするが、相展開前にアナログ変換しても良いのはもちろんである。
極性反転回路３４０は、Ｄ／Ａ変換された３チャネルのアナログ信号を、極性指示信号Ｐolによって正極性が指示されていれば、当該アナログ信号の電圧を、電圧Ｖcを基準と
して高位側電圧に変換する一方、負極性が指示されていれば、電圧Ｖcを基準として低位
側電圧に変換して、それぞれデータ信号Ｖid1〜Ｖid3として出力するものである。
なお、データ信号Ｖid1〜Ｖid3は、表示パネル１０における画像信号線に供給される。また、電圧Ｖcは、データ信号の振幅中心電位であり、画素への書込極性の基準であって
、電源電圧（Ｖdd−Ｇnd）のほぼ中間電圧である（後述する図７および図８参照）。換言すれば、本実施形態では、データ信号について限っていえば、電圧Ｖcよりも高位側を正
極性とし、低位側を負極性としている。一方、電圧については、特に説明のない限り、電源の接地電位Ｇndを基準とする。
して高位側電圧に変換する一方、負極性が指示されていれば、電圧Ｖcを基準として低位
側電圧に変換して、それぞれデータ信号Ｖid1〜Ｖid3として出力するものである。
なお、データ信号Ｖid1〜Ｖid3は、表示パネル１０における画像信号線に供給される。また、電圧Ｖcは、データ信号の振幅中心電位であり、画素への書込極性の基準であって
、電源電圧（Ｖdd−Ｇnd）のほぼ中間電圧である（後述する図７および図８参照）。換言すれば、本実施形態では、データ信号について限っていえば、電圧Ｖcよりも高位側を正
極性とし、低位側を負極性としている。一方、電圧については、特に説明のない限り、電源の接地電位Ｇndを基準とする。
極性反転回路３４０によりデータ信号の極性を反転する理由は、画素を交流駆動するためである。ここで、フレームの期間（垂直走査期間）において画素をどのように反転させるかについては、（ａ）走査線毎、（ｂ）データ線毎、（ｃ）画素毎、（ｄ）面（フレーム）毎など様々な態様があるが、本実施形態にあっては（ｄ）フレーム毎の極性反転であるとする。ただし、本発明をこれに限定する趣旨ではない。
走査制御回路５２は、表示パネル１０の走査を制御する第１の機能と、ラインメモリ３１０に記憶された１行分の画像データの読み出しを上記走査に合わせて制御する第２の機能と、上述したＳ／Ｐ変換回路３２０に対し、表示パネル１０の水平走査に同期するように相展開を制御する第３の機能と、を主に有する。
ここで、第１の機能について詳述すると、走査制御回路５２は、画像データＶinの供給に同期させて転送開始パルスＤＸおよびクロック信号ＣＬＸを生成し、これにより表示パネル１０の水平走査を制御するとともに、転送開始パルスＤＹおよびクロック信号ＣＬＹを生成し、これにより表示パネル１０の垂直走査を制御する。一方、走査制御回路５２は、水平走査期間の開始時においてデータ線をプリチャージするためのプリチャージ制御信
号Ｎrgを水平走査に同期して出力する。
なお、上述したように、本実施形態では、フレーム毎の極性反転としているので、走査制御回路５２は、極性指示信号Ｐolによって指示する書込極性を１フレームの期間毎に反転させる。
次に、第２の機能について説明すると、走査制御回路５２は、１行の走査線を選択する水平走査期間を後述するように前半期間（第１期間）と後半期間（第２期間）とに分けるので、当該水平走査期間において選択する走査線に対応する行のうち、前半期間では奇数列の画素に対応する画像データをラインメモリ３１０から順番に読み出す一方、後半期間では偶数列の画素に対応する画像データを同じくラインメモリ３１０から順番に読み出す構成となっている。また、走査制御回路５２は、前半期間と後半期間とを規定するために、前半期間においてＨレベルとなり、後半期間においてＬレベルとなる信号Ｓelを出力する。すなわち、信号Ｓelは、前半期間であることを指定する期間指定信号であり、信号Ｓelを論理反転させた信号／Ｓelは、前半期間であることを指定する期間指定信号である。
続いて、第３の機能について説明すると、走査制御回路５２は、Ｓ／Ｐ変換回路３２０による相展開を制御するとともに、この相展開に同期するように４系統のイネーブル信号Ｅnb1〜Ｅnb4を出力する。
ここで、第１の機能について詳述すると、走査制御回路５２は、画像データＶinの供給に同期させて転送開始パルスＤＸおよびクロック信号ＣＬＸを生成し、これにより表示パネル１０の水平走査を制御するとともに、転送開始パルスＤＹおよびクロック信号ＣＬＹを生成し、これにより表示パネル１０の垂直走査を制御する。一方、走査制御回路５２は、水平走査期間の開始時においてデータ線をプリチャージするためのプリチャージ制御信
号Ｎrgを水平走査に同期して出力する。
なお、上述したように、本実施形態では、フレーム毎の極性反転としているので、走査制御回路５２は、極性指示信号Ｐolによって指示する書込極性を１フレームの期間毎に反転させる。
次に、第２の機能について説明すると、走査制御回路５２は、１行の走査線を選択する水平走査期間を後述するように前半期間（第１期間）と後半期間（第２期間）とに分けるので、当該水平走査期間において選択する走査線に対応する行のうち、前半期間では奇数列の画素に対応する画像データをラインメモリ３１０から順番に読み出す一方、後半期間では偶数列の画素に対応する画像データを同じくラインメモリ３１０から順番に読み出す構成となっている。また、走査制御回路５２は、前半期間と後半期間とを規定するために、前半期間においてＨレベルとなり、後半期間においてＬレベルとなる信号Ｓelを出力する。すなわち、信号Ｓelは、前半期間であることを指定する期間指定信号であり、信号Ｓelを論理反転させた信号／Ｓelは、前半期間であることを指定する期間指定信号である。
続いて、第３の機能について説明すると、走査制御回路５２は、Ｓ／Ｐ変換回路３２０による相展開を制御するとともに、この相展開に同期するように４系統のイネーブル信号Ｅnb1〜Ｅnb4を出力する。
一方、表示パネル１０は、素子基板と共通電極が形成された対向基板とを一定の間隙をもってシール材によって貼り合わせるとともに、この間隙に例えばＴＮ型の液晶を封止した構成となっており、当該液晶の電気光学変化によって所定の画像を形成するものである。
図２は、表示パネル１０の詳細構成を示すブロック図である。
この図に示されるように、表示パネル１０の表示領域１００においては、８６４行の走査線１１２が図においてＸ（水平）方向に延在する一方、１１５２列のデータ線１１４が図においてＹ（垂直）方向に延在している。そして、これらの走査線１１２とデータ線１１４との交差部に対応するように画素１１０がそれぞれ設けられている。したがって、本実施形態において、画素１１０は、表示領域１００において縦８６４行×横１１５２列のマトリクス状に配列することになる。
なお、本実施形態において、１１５２列のデータ線１１４は、図において左から順番に６列毎にブロック化されている。そこで説明の便宜上、１、２、３、…、１９２番目のブロックを、それぞれＢ１、Ｂ２、Ｂ３、…、Ｂ１９２と表記している。
この図に示されるように、表示パネル１０の表示領域１００においては、８６４行の走査線１１２が図においてＸ（水平）方向に延在する一方、１１５２列のデータ線１１４が図においてＹ（垂直）方向に延在している。そして、これらの走査線１１２とデータ線１１４との交差部に対応するように画素１１０がそれぞれ設けられている。したがって、本実施形態において、画素１１０は、表示領域１００において縦８６４行×横１１５２列のマトリクス状に配列することになる。
なお、本実施形態において、１１５２列のデータ線１１４は、図において左から順番に６列毎にブロック化されている。そこで説明の便宜上、１、２、３、…、１９２番目のブロックを、それぞれＢ１、Ｂ２、Ｂ３、…、Ｂ１９２と表記している。
図３は、表示パネル１０における画素１１０の詳細な構成を示す図であり、ｐ行およびこれに隣接する（ｐ＋１）行と、ｑ列およびこれに隣接する（ｑ＋１）列との交差に対応する２×２の計４画素分の構成を示している。ここで、ｐ、（ｐ＋１）とは、画素１１０が配列する行を一般的に示す場合の記号であって、１以上８６４以下の整数であり、ｑ、（ｑ＋１）とは、画素１１０が配列する列を一般的に示す場合の記号であって、１以上１１５２以下の整数である。
図３に示されるように、画素１１０においては、ｎチャネル型のＴＦＴ（薄膜トランジスタ）１１６のソースがデータ線１１４に接続されるとともに、そのドレインが画素電極１１８に接続される一方、ゲートが走査線１１２に接続されている。
一方、素子基板に形成された画素電極１１８に対向するように共通電極１０８が全画素に対して共通に設けられる。そして、これらの画素電極１１８と共通電極１０８との間に液晶１０５が挟持されている。このため、画素毎に、画素電極１１８、共通電極１０８および液晶１０５からなる液晶容量１２０が構成されることになる。
共通電極１０８には、時間的に一定の電圧ＬＣcomが印加されるが、この電圧（電位）
は、本実施形態では、基準電圧Ｖcと同一である。ただし、後述する理由により、基準電
圧Ｖcよりも若干低位側に設定される場合がある。
液晶容量１２０は、保持された電圧実効値に応じて単位時間当たりにおける透過光量が変化する構成となっている。詳細には、液晶容量１２０は、保持電圧の実効値が小さくなるにつれて、透過光量が多くなるノーマリーホワイトモードとなるように設定されている。
一方、素子基板に形成された画素電極１１８に対向するように共通電極１０８が全画素に対して共通に設けられる。そして、これらの画素電極１１８と共通電極１０８との間に液晶１０５が挟持されている。このため、画素毎に、画素電極１１８、共通電極１０８および液晶１０５からなる液晶容量１２０が構成されることになる。
共通電極１０８には、時間的に一定の電圧ＬＣcomが印加されるが、この電圧（電位）
は、本実施形態では、基準電圧Ｖcと同一である。ただし、後述する理由により、基準電
圧Ｖcよりも若干低位側に設定される場合がある。
液晶容量１２０は、保持された電圧実効値に応じて単位時間当たりにおける透過光量が変化する構成となっている。詳細には、液晶容量１２０は、保持電圧の実効値が小さくなるにつれて、透過光量が多くなるノーマリーホワイトモードとなるように設定されている。
なお、画素毎に、蓄積容量１０９が設けられている。この蓄積容量１０９は、液晶容量１２０と電気的に並列となるように、ＴＦＴ１１６のドレイン（画素電極１１８）と、一定の電位、例えば共通電極１０８の印加電圧ＬＣcomと同一電圧に保たれた容量線１０７
との間に電気的に介挿されている。この例では、容量線１０７は、電圧ＬＣcomに保たれ
ているが、一定電位に保たれれば良いので、例えば接地電位Ｇndに保たれても良い。
との間に電気的に介挿されている。この例では、容量線１０７は、電圧ＬＣcomに保たれ
ているが、一定電位に保たれれば良いので、例えば接地電位Ｇndに保たれても良い。
説明を図２に戻すと、画素１１０が配列する表示領域１００の周辺には、走査線駆動回路１３０や、シフトレジスタ１４０、データ線選択回路１５０、サンプリング回路１６０などの周辺回路が設けられている。
このうち、走査線駆動回路１３０は、走査信号Ｇ１、Ｇ２、Ｇ３、…、Ｇ８６４を、それぞれ１、２、３、…、８６４行目の走査線１１２に供給するものである。走査線駆動回路１３０の詳細については、本発明と直接関連しないので省略するが、本実施形態では図５に示されるように、各フレームの期間の最初に供給されるとともにクロック信号ＣＬＹの１周期に相当するパルス幅（Ｈレベル）の転送開始パルスＤＹを、当該クロック信号ＣＬＹのレベルが遷移するタイミングで取り込むとともに、その後ろ半分をクロック信号ＣＬＹの半周期の幅に狭めて、これを走査信号Ｇ１とするとともに、この走査信号Ｇ１を、クロック信号ＣＬＹの半周期ずつ順次遅延させて、走査信号Ｇ２、Ｇ３、…、Ｇ８６４として出力する構成となっている。ここで、走査信号Ｇ１、Ｇ２、Ｇ３、…、Ｇ８６４がそれぞれＨレベルとなる期間（クロック信号ＣＬＹの半周期に相当する期間）が水平走査期間Ｈであり、Ｈレベルの走査信号が供給される走査線が選択された状態にあることを示している。
このうち、走査線駆動回路１３０は、走査信号Ｇ１、Ｇ２、Ｇ３、…、Ｇ８６４を、それぞれ１、２、３、…、８６４行目の走査線１１２に供給するものである。走査線駆動回路１３０の詳細については、本発明と直接関連しないので省略するが、本実施形態では図５に示されるように、各フレームの期間の最初に供給されるとともにクロック信号ＣＬＹの１周期に相当するパルス幅（Ｈレベル）の転送開始パルスＤＹを、当該クロック信号ＣＬＹのレベルが遷移するタイミングで取り込むとともに、その後ろ半分をクロック信号ＣＬＹの半周期の幅に狭めて、これを走査信号Ｇ１とするとともに、この走査信号Ｇ１を、クロック信号ＣＬＹの半周期ずつ順次遅延させて、走査信号Ｇ２、Ｇ３、…、Ｇ８６４として出力する構成となっている。ここで、走査信号Ｇ１、Ｇ２、Ｇ３、…、Ｇ８６４がそれぞれＨレベルとなる期間（クロック信号ＣＬＹの半周期に相当する期間）が水平走査期間Ｈであり、Ｈレベルの走査信号が供給される走査線が選択された状態にあることを示している。
次に、シフトレジスタ１４０は、本実施形態においてブロック総数である「１９２」の半分の「９６」段であり、図６に示されるように、水平走査期間Ｈのうち、前半期間Ｓub1および後半期間Ｓub2のそれぞれ最初に供給される転送開始パルスＤＸを、１段目が当該クロック信号ＣＬＸのレベルが遷移するタイミングで取り込んで、これをシフト信号Ｓ１とするとともに、このシフト信号Ｓ１を、２、３、…、９６段目がクロック信号ＣＬＸの半周期ずつ順次遅延させて、シフト信号Ｓ２、Ｓ３、…、Ｓ９６として出力する構成となっている。
ここで、転送開始パルスＤＸは、クロック信号ＣＬＸの１周期に相当するパルス幅を有するので、シフト信号Ｓ１、Ｓ２、Ｓ３、…、Ｓ９６のパルス幅は、隣接するもの同士で互いにクロック信号ＣＬＸの半周期ずつ重複することになる。
ここで、転送開始パルスＤＸは、クロック信号ＣＬＸの１周期に相当するパルス幅を有するので、シフト信号Ｓ１、Ｓ２、Ｓ３、…、Ｓ９６のパルス幅は、隣接するもの同士で互いにクロック信号ＣＬＸの半周期ずつ重複することになる。
続いて、図２におけるデータ線選択回路１５０およびサンプリング回路１６０の詳細構成について図４を参照して説明する。
まず、データ線選択回路１５０について説明する。図４に示されるように、シフト信号Ｓ１、Ｓ２、Ｓ３、…、Ｓ９６の供給経路は、４分割されている。詳細には、シフトレジスタ１４０の第１段から出力されるシフト信号Ｓ１は、ブロックＢ１、Ｂ２においてそれぞれ奇数列、偶数列に対応するように４分割される。一般的にいえば、シフトレジスタ１４０における第ｊ段（ｊは、１以上９６以下の整数）から出力されるシフト信号Ｓｊは、ブロックＢ（２ｊ−１）における奇数列、偶数列と、ブロックＢ（２ｊ）における奇数列、偶数列とに対応して４分割される。
まず、データ線選択回路１５０について説明する。図４に示されるように、シフト信号Ｓ１、Ｓ２、Ｓ３、…、Ｓ９６の供給経路は、４分割されている。詳細には、シフトレジスタ１４０の第１段から出力されるシフト信号Ｓ１は、ブロックＢ１、Ｂ２においてそれぞれ奇数列、偶数列に対応するように４分割される。一般的にいえば、シフトレジスタ１４０における第ｊ段（ｊは、１以上９６以下の整数）から出力されるシフト信号Ｓｊは、ブロックＢ（２ｊ−１）における奇数列、偶数列と、ブロックＢ（２ｊ）における奇数列、偶数列とに対応して４分割される。
各ブロックでは、ＮＡＮＤ回路１５１２、１５１４およびＮＯＴ回路１５１６、１５１８の一群回路が奇数列に対応して設けられる一方、ＮＡＮＤ回路１５２２、１５２４およ
びＮＯＴ回路１５２６、１５２８の一群回路が偶数列に対応して設けられる。
このうち、ＮＡＮＤ回路１５１２、１５２２は、３入力型であり、第１の入力端に供給されたシフト信号と、第２の入力端に供給されたイネーブル信号Ｅnb1〜Ｅnb4のいずれかと、第３入力端に供給された信号Ｓel、または、信号ＳelをＮＯＴ回路１５１０で論理反転した信号／Ｓelとの否定論理積信号を出力する。
ＮＡＮＤ回路１５１４（１５２４）は、２入力型であり、ＮＡＮＤ回路１５１２（１５２２）による否定論理積信号と、プリチャージ制御信号ＮrgをＮＯＴ回路１５２０で論理反転した信号との否定論理積信号を出力する。ＮＯＴ回路１５１６（１５２６）は、ＮＡＮＤ回路１５１４（１５２４）による否定論理積信号を論理反転し、ＮＯＴ回路１５１８（１５２８）は、ＮＯＴ回路１５１６（１５２６）による論理反転信号を再反転する。
びＮＯＴ回路１５２６、１５２８の一群回路が偶数列に対応して設けられる。
このうち、ＮＡＮＤ回路１５１２、１５２２は、３入力型であり、第１の入力端に供給されたシフト信号と、第２の入力端に供給されたイネーブル信号Ｅnb1〜Ｅnb4のいずれかと、第３入力端に供給された信号Ｓel、または、信号ＳelをＮＯＴ回路１５１０で論理反転した信号／Ｓelとの否定論理積信号を出力する。
ＮＡＮＤ回路１５１４（１５２４）は、２入力型であり、ＮＡＮＤ回路１５１２（１５２２）による否定論理積信号と、プリチャージ制御信号ＮrgをＮＯＴ回路１５２０で論理反転した信号との否定論理積信号を出力する。ＮＯＴ回路１５１６（１５２６）は、ＮＡＮＤ回路１５１４（１５２４）による否定論理積信号を論理反転し、ＮＯＴ回路１５１８（１５２８）は、ＮＯＴ回路１５１６（１５２６）による論理反転信号を再反転する。
ここで、各ブロックの奇数列に対応するＮＡＮＤ回路１５１２と偶数列に対応するＮＡＮＤ回路１５２２とにおける第２の入力端には、次のようなイネーブル信号が供給される。すなわち、上述したようにシフトレジスタ１４０における第ｊ段から出力されるシフト信号Ｓｊは、ブロックＢ（２ｊ−１）における奇数列、偶数列と、ブロックＢ（２ｊ）における奇数列、偶数列とに対応して４分割して供給されるが、ｊが奇数（１、３、５、…、９５）である場合に、ブロックＢ（２ｊ−１）の奇数列に対応するＮＡＮＤ回路１５１２と、偶数列に対応するＮＡＮＤ回路１５２２とにおける第２の入力端には、それぞれイネーブル信号Ｅnb1が供給され、また、ブロックＢ（２ｊ）のＮＡＮＤ回路１５１２、１
５２２とにおける第２の入力端には、それぞれイネーブル信号Ｅnb2が供給される一方、
ｊが偶数（２、４、６、…、９６）である場合に、ブロックＢ（２ｊ−１）のＮＡＮＤ回路１５１２、１５２２とにおける第２の入力端には、それぞれイネーブル信号Ｅnb3が供
給され、また、ブロックＢ（２ｊ）のＮＡＮＤ回路１５１２、１５２２とにおける第２の入力端には、それぞれイネーブル信号Ｅnb4が供給される。
例えば、ｊが２である場合、当該シフト信号Ｓ２は、ブロックＢ３における奇数列、偶数列と、ブロックＢ４における奇数列、偶数列と対応して４分割されるが、このうち、ブロックＢ３の奇数列に対応するＮＡＮＤ回路１５１２と偶数列に対応するＮＡＮＤ回路１５２２とにおける第２入力端には、それぞれイネーブル信号Ｅnb3が供給される。
５２２とにおける第２の入力端には、それぞれイネーブル信号Ｅnb2が供給される一方、
ｊが偶数（２、４、６、…、９６）である場合に、ブロックＢ（２ｊ−１）のＮＡＮＤ回路１５１２、１５２２とにおける第２の入力端には、それぞれイネーブル信号Ｅnb3が供
給され、また、ブロックＢ（２ｊ）のＮＡＮＤ回路１５１２、１５２２とにおける第２の入力端には、それぞれイネーブル信号Ｅnb4が供給される。
例えば、ｊが２である場合、当該シフト信号Ｓ２は、ブロックＢ３における奇数列、偶数列と、ブロックＢ４における奇数列、偶数列と対応して４分割されるが、このうち、ブロックＢ３の奇数列に対応するＮＡＮＤ回路１５１２と偶数列に対応するＮＡＮＤ回路１５２２とにおける第２入力端には、それぞれイネーブル信号Ｅnb3が供給される。
ここで、イネーブル信号Ｅnb1〜Ｅnb4は、図６に示されるように、いずれもクロック信号ＣＬＸと同一周波数であって、当該クロック信号ＣＬＸの１／４周期よりも幅の短いパルス（Ｈレベル）を連続させた信号であり、互いに位相が９０度ずつシフトした関係にある。詳細には、水平走査期間Ｈの前半期間Ｓub1および後半期間Ｓub2において、イネーブル信号Ｅnb1→Ｅnb2→Ｅnb3→Ｅnb4（→Ｅnb1）の順番でパルスが出力されるとともに、
クロック信号ＣＬＸが立ち下がるタイミングを挟むようにイネーブル信号Ｅnb1、Ｅnb2のパルスがそれぞれ出力され、クロック信号ＣＬＸが立ち上がるタイミングを挟むようにイネーブル信号Ｅnb3、Ｅnb4のパルスがそれぞれ出力される。
クロック信号ＣＬＸが立ち下がるタイミングを挟むようにイネーブル信号Ｅnb1、Ｅnb2のパルスがそれぞれ出力され、クロック信号ＣＬＸが立ち上がるタイミングを挟むようにイネーブル信号Ｅnb3、Ｅnb4のパルスがそれぞれ出力される。
一方、各ブロックの奇数列に対応するＮＡＮＤ回路１５１２と、偶数列に対応するＮＡＮＤ回路１５２２とにおける第３入力端には、次のような関係で信号Ｓelまたは信号／Ｓelが供給される。すなわち、各ブロックの奇数列に対応するＮＡＮＤ回路１５１２の第３入力端には、それぞれ信号Ｓelが供給され、各ブロックの偶数列に対応するＮＡＮＤ回路１５２２の第３入力端には、それぞれ信号／Ｓelが供給される。
ここで、シフト信号Ｓｊのうち、ブロックＢ（２ｊ−１）の奇数列に対応して供給されたものを処理した一群回路の最終出力、すなわち、当該ブロックＢ（２ｊ−１）の奇数列のＮＯＴ回路１５１８による出力信号をサンプリング信号Ｒ（４ｊ−３）と表記する一方、ブロックＢ（２ｊ−１）の偶数列に対応して供給されたものを処理した一群回路の最終出力、すなわち、当該ブロックＢ（２ｊ−１）の偶数列のＮＯＴ回路１５２８による出力信号をサンプリング信号Ｒ（４ｊ−２）と表記する。同様に、シフト信号Ｓｊのうち、ブ
ロックＢ（２ｊ）の奇数列に対応して供給されたものを処理した一群回路の最終出力信号をサンプリング信号Ｒ（４ｊ−１）と表記する一方、当該偶数列に対応して供給されたものを処理した一群回路の最終出力信号をサンプリング信号Ｒ（４ｊ）と表記する。
ロックＢ（２ｊ）の奇数列に対応して供給されたものを処理した一群回路の最終出力信号をサンプリング信号Ｒ（４ｊ−１）と表記する一方、当該偶数列に対応して供給されたものを処理した一群回路の最終出力信号をサンプリング信号Ｒ（４ｊ）と表記する。
次に、サンプリング回路１６０の構成について説明する。
図４に示されるように、サンプリング回路１６０は、データ線１１４にドレインが接続されたｎチャネル型のＴＦＴ１６５の集合体である。
ここで、ＴＦＴ１６５のソースは、次のような関係でデータ信号Ｖid1〜Ｖid3が供給される３本の画像信号線１６２のいずれかに接続されている。すなわち、図において左から数えてｑ列目のデータ線１１４の一端にドレインが接続されたＴＦＴ１６５は、ｑを６で割った余りが「１」または「２」であるならば、そのソースが、データ信号Ｖid1が供給
される画像信号線１６２に接続され、同様に、ｑを６で割った余りが「３」または「４」であるデータ線１１４にドレインが接続されたＴＦＴ１６５のソースは、データ信号Ｖid2が供給される画像信号線１６２に接続され、ｑを６で割った余りが「５」または「０」
であるデータ線１１４にドレインが接続されたＴＦＴ１６５のソースは、データ信号Ｖid3が供給される画像信号線１６２に接続されている。
例えば、図４において１１列目のデータ線１１４にドレインが接続されたＴＦＴ１６５のソースは、「１１」を６で割った余りが「５」であるから、データ信号Ｖid3が供給さ
れる画像信号線１６２に接続されている。
図４に示されるように、サンプリング回路１６０は、データ線１１４にドレインが接続されたｎチャネル型のＴＦＴ１６５の集合体である。
ここで、ＴＦＴ１６５のソースは、次のような関係でデータ信号Ｖid1〜Ｖid3が供給される３本の画像信号線１６２のいずれかに接続されている。すなわち、図において左から数えてｑ列目のデータ線１１４の一端にドレインが接続されたＴＦＴ１６５は、ｑを６で割った余りが「１」または「２」であるならば、そのソースが、データ信号Ｖid1が供給
される画像信号線１６２に接続され、同様に、ｑを６で割った余りが「３」または「４」であるデータ線１１４にドレインが接続されたＴＦＴ１６５のソースは、データ信号Ｖid2が供給される画像信号線１６２に接続され、ｑを６で割った余りが「５」または「０」
であるデータ線１１４にドレインが接続されたＴＦＴ１６５のソースは、データ信号Ｖid3が供給される画像信号線１６２に接続されている。
例えば、図４において１１列目のデータ線１１４にドレインが接続されたＴＦＴ１６５のソースは、「１１」を６で割った余りが「５」であるから、データ信号Ｖid3が供給さ
れる画像信号線１６２に接続されている。
一方、ＴＦＴ１６５のゲートには、次のような関係でサンプリング信号が供給される。
すなわち、ブロックＢ（２ｊ−１）には、サンプリング信号Ｒ（４ｊ−３）、Ｒ（４ｊ−２）が供給されるが、当該ブロックＢ（２ｊ−１）に属する６列のデータ線１１４のうち、奇数列のデータ線にドレインが接続されたＴＦＴ１６５のゲートには、サンプリング信号Ｒ（４ｊ−３）が共通に供給され、偶数列のデータ線にドレインが接続されたＴＦＴ１６５のゲートには、サンプリング信号Ｒ（４ｊ−２）が共通に供給される。
また、ブロックＢ（２ｊ）には、サンプリング信号Ｒ（４ｊ−１）、Ｒ（４ｊ）が供給されるが、当該ブロックＢ（２ｊ）に属する６列のデータ線１１４のうち、奇数列のデータ線にドレインが接続されたＴＦＴ１６５のゲートには、サンプリング信号Ｒ（４ｊ−１）が共通に供給され、偶数列のデータ線にドレインが接続されたＴＦＴ１６５のゲートには、サンプリング信号Ｒ（４ｊ）が共通に供給される。
例えば、ｊが２であるブロックＢ３には、サンプリング信号Ｒ５、Ｒ６が対応するが、当該ブロックＢ３に属する１３、１４、１５、１６、１７、１８列目のデータ線のうち、奇数１３、１５、１７列目のデータ線にドレインが接続されたＴＦＴ１６５のゲートには、サンプリング信号Ｒ５が共通に供給される一方、偶数１４、１６、１８列目のデータ線にドレインが接続されたＴＦＴ１６５のゲートには、サンプリング信号Ｒ６が共通に供給される。
すなわち、ブロックＢ（２ｊ−１）には、サンプリング信号Ｒ（４ｊ−３）、Ｒ（４ｊ−２）が供給されるが、当該ブロックＢ（２ｊ−１）に属する６列のデータ線１１４のうち、奇数列のデータ線にドレインが接続されたＴＦＴ１６５のゲートには、サンプリング信号Ｒ（４ｊ−３）が共通に供給され、偶数列のデータ線にドレインが接続されたＴＦＴ１６５のゲートには、サンプリング信号Ｒ（４ｊ−２）が共通に供給される。
また、ブロックＢ（２ｊ）には、サンプリング信号Ｒ（４ｊ−１）、Ｒ（４ｊ）が供給されるが、当該ブロックＢ（２ｊ）に属する６列のデータ線１１４のうち、奇数列のデータ線にドレインが接続されたＴＦＴ１６５のゲートには、サンプリング信号Ｒ（４ｊ−１）が共通に供給され、偶数列のデータ線にドレインが接続されたＴＦＴ１６５のゲートには、サンプリング信号Ｒ（４ｊ）が共通に供給される。
例えば、ｊが２であるブロックＢ３には、サンプリング信号Ｒ５、Ｒ６が対応するが、当該ブロックＢ３に属する１３、１４、１５、１６、１７、１８列目のデータ線のうち、奇数１３、１５、１７列目のデータ線にドレインが接続されたＴＦＴ１６５のゲートには、サンプリング信号Ｒ５が共通に供給される一方、偶数１４、１６、１８列目のデータ線にドレインが接続されたＴＦＴ１６５のゲートには、サンプリング信号Ｒ６が共通に供給される。
このようなサンプリング回路１６０において、あるブロックに供給される２つのサンプリング信号のうち、奇数番号のサンプリング信号（４ｊ−３）または（４ｊ−１）がＨレベルになると、当該ブロックに属する６列のデータ線１１４のうち、奇数列の３列分のデータ線１１４に対応するＴＦＴ１６５が同時にオンして、当該奇数列のデータ線にデータ信号Ｖid1〜Ｖid3がサンプリングされる一方、偶数番号のサンプリング信号（４ｊ−２）または（４ｊ）がＨレベルになると、偶数列の３列分のデータ線１１４に対応するＴＦＴ１６５が同時にオンして、当該偶数列のデータ線にデータ信号Ｖid1〜Ｖid3がサンプリングされる構成となっている。
このことは、あるブロックに供給される２つのサンプリング信号のいずれかがＨレベルになったときに、当該ブロックが指定された状態となり、このうち、奇数番号のサンプリング信号がＨレベルになった場合に、奇数列のデータ線１１４を選択し、偶数番号のサンプリング信号がＨレベルになった場合に偶数列のデータ線１１４を選択して、いずれの場
合においても選択したデータ線にデータ信号をサンプリングする、ということと同義である。
なお、走査線駆動回路１３０や、シフトレジスタ１４０、データ線選択回路１５０、サンプリング回路１６０の構成素子は、表示領域１００におけるＴＦＴ１１６と共通の製造プロセスで形成されて、装置全体の小型化や低コスト化に寄与している。
このことは、あるブロックに供給される２つのサンプリング信号のいずれかがＨレベルになったときに、当該ブロックが指定された状態となり、このうち、奇数番号のサンプリング信号がＨレベルになった場合に、奇数列のデータ線１１４を選択し、偶数番号のサンプリング信号がＨレベルになった場合に偶数列のデータ線１１４を選択して、いずれの場
合においても選択したデータ線にデータ信号をサンプリングする、ということと同義である。
なお、走査線駆動回路１３０や、シフトレジスタ１４０、データ線選択回路１５０、サンプリング回路１６０の構成素子は、表示領域１００におけるＴＦＴ１１６と共通の製造プロセスで形成されて、装置全体の小型化や低コスト化に寄与している。
次に、本実施形態に係る電気光学装置１の動作について説明する。
本実施形態において、走査制御回路５２は、１フレームの期間の最初に、走査線駆動回路１３０に転送開始パルスＤＹを供給する。この供給によって、図５に示されるように、走査信号Ｇ１、Ｇ２、Ｇ３、…、Ｇ８６４がこの順番で順次排他的に水平走査期間Ｈ毎にＨレベルになる。
このうち、走査信号Ｇ１がＨレベルになる水平走査期間Ｈについて説明する。なお、このフレームの期間においては、すべての画素について正極性の書き込みが行われるものとする。
まず、走査制御回路５２は、図６に示されるように、水平走査期間Ｈの最初にプリチャージ制御信号ＮrgをＨレベルとする。これにより、Ｓ／Ｐ変換回路３２０は、ラインメモリ３１０からの読み出しとは無関係に３つのチャネルに、黒色の階調を指定する画像データＶd1〜Ｖd3を出力するので、３本の画像信号線１６２には、正極性であって黒色に相当する電圧のデータ信号Ｖid1〜Ｖid3が供給される。
一方、プリチャージ制御信号ＮrgがＨレベルになると、データ線選択回路１５０におけるＮＡＮＤ回路１５１４、１５２４の他方の入力端がＬレベルになるので、ＮＡＮＤ回路１５１４、１５２４の出力信号が強制的にＨレベルになる。このため、サンプリング信号Ｒ１、Ｒ２、Ｒ３、Ｒ４、…、Ｒ３８４がすべてＨレベルになる。
これにより、すべてのＴＦＴ１６５がオンする結果、１〜１１５２列目のすべてのデータ線１１４は、正極性であって黒色に相当する電圧にプリチャージされて、書込前の初期状態が揃えられることになる。
この後、プリチャージ制御信号ＮrgはＬレベルとなるので、各サンプリング信号の論理レベルは、シフト信号とイネーブル信号と信号Ｓel（または信号／Ｓel）とによって規定されることになる。
本実施形態において、走査制御回路５２は、１フレームの期間の最初に、走査線駆動回路１３０に転送開始パルスＤＹを供給する。この供給によって、図５に示されるように、走査信号Ｇ１、Ｇ２、Ｇ３、…、Ｇ８６４がこの順番で順次排他的に水平走査期間Ｈ毎にＨレベルになる。
このうち、走査信号Ｇ１がＨレベルになる水平走査期間Ｈについて説明する。なお、このフレームの期間においては、すべての画素について正極性の書き込みが行われるものとする。
まず、走査制御回路５２は、図６に示されるように、水平走査期間Ｈの最初にプリチャージ制御信号ＮrgをＨレベルとする。これにより、Ｓ／Ｐ変換回路３２０は、ラインメモリ３１０からの読み出しとは無関係に３つのチャネルに、黒色の階調を指定する画像データＶd1〜Ｖd3を出力するので、３本の画像信号線１６２には、正極性であって黒色に相当する電圧のデータ信号Ｖid1〜Ｖid3が供給される。
一方、プリチャージ制御信号ＮrgがＨレベルになると、データ線選択回路１５０におけるＮＡＮＤ回路１５１４、１５２４の他方の入力端がＬレベルになるので、ＮＡＮＤ回路１５１４、１５２４の出力信号が強制的にＨレベルになる。このため、サンプリング信号Ｒ１、Ｒ２、Ｒ３、Ｒ４、…、Ｒ３８４がすべてＨレベルになる。
これにより、すべてのＴＦＴ１６５がオンする結果、１〜１１５２列目のすべてのデータ線１１４は、正極性であって黒色に相当する電圧にプリチャージされて、書込前の初期状態が揃えられることになる。
この後、プリチャージ制御信号ＮrgはＬレベルとなるので、各サンプリング信号の論理レベルは、シフト信号とイネーブル信号と信号Ｓel（または信号／Ｓel）とによって規定されることになる。
走査制御回路５２は、水平走査期間Ｈのうち前半期間Ｓub1の開始時において転送開始
パルスＤＸを供給するとともに、信号ＳelをＨレベルとする。これにより、シフトレジスタ１４０によるシフト信号Ｓ１、Ｓ２、Ｓ３、…、Ｓ９６は、当該転送開始パルスＤＸをクロック信号ＣＬＸの半周期ずつ順次遅延させた関係となり、信号／Ｓelは、Ｌレベルとなる。このため、前半期間Ｓub1において、各ブロックの奇数列に対応するサンプリング
信号は、シフト信号がＨレベルとなっている期間のうち、イネーブル信号のパルス出力期間でＨレベルとなるが、各ブロックの偶数列に対応するサンプリング信号は、Ｈレベルになることはない。
ここで、走査制御回路５２は、クロック信号が立ち下がるタイミングの前後でイネーブル信号Ｅnb1、Ｅnb2のパルスを出力し、クロック信号が立ち上がるタイミングの前後でイネーブル信号Ｅnb3、Ｅnb4のパルスを出力する。
パルスＤＸを供給するとともに、信号ＳelをＨレベルとする。これにより、シフトレジスタ１４０によるシフト信号Ｓ１、Ｓ２、Ｓ３、…、Ｓ９６は、当該転送開始パルスＤＸをクロック信号ＣＬＸの半周期ずつ順次遅延させた関係となり、信号／Ｓelは、Ｌレベルとなる。このため、前半期間Ｓub1において、各ブロックの奇数列に対応するサンプリング
信号は、シフト信号がＨレベルとなっている期間のうち、イネーブル信号のパルス出力期間でＨレベルとなるが、各ブロックの偶数列に対応するサンプリング信号は、Ｈレベルになることはない。
ここで、走査制御回路５２は、クロック信号が立ち下がるタイミングの前後でイネーブル信号Ｅnb1、Ｅnb2のパルスを出力し、クロック信号が立ち上がるタイミングの前後でイネーブル信号Ｅnb3、Ｅnb4のパルスを出力する。
このため、前半期間Ｓub1において、ｊが奇数であるブロックＢ（２ｊ−１）へのサン
プリング信号Ｒ（４ｊ−３）は、シフト信号Ｓｊのパルスをイネーブル信号Ｅnb1のパル
スで抜き出したものとなり、ｊが奇数であるブロックＢ（２ｊ）へのサンプリング信号Ｒ（４ｊ−１）は、同シフト信号Ｓｊのパルスをイネーブル信号Ｅnb2のパルスで抜き出し
たものとなり、また、ｊが偶数であるブロックＢ（２ｊ−１）へのサンプリング信号Ｒ（４ｊ−３）は、同シフト信号Ｓｊのパルスをイネーブル信号Ｅnb3のパルスで抜き出した
ものとなり、ｊが偶数である偶数ブロックＢ（２ｊ）へのサンプリング信号Ｒ（４ｊ−１）は、同シフト信号Ｓｊのパルスをイネーブル信号Ｅnb4のパルスで抜き出したものとな
る。
したがって、前半期間Ｓub1において転送開始パルスＤＸが供給されると、奇数番号の
サンプリング信号Ｒ１、Ｒ３、Ｒ５、Ｒ７、…、Ｒ３８３が順次排他的にＨレベルとなり、偶数番号のサンプリング信号Ｒ２、Ｒ４、Ｒ６、Ｒ８、…、Ｒ３８４はＬレベルに保たれる。
プリング信号Ｒ（４ｊ−３）は、シフト信号Ｓｊのパルスをイネーブル信号Ｅnb1のパル
スで抜き出したものとなり、ｊが奇数であるブロックＢ（２ｊ）へのサンプリング信号Ｒ（４ｊ−１）は、同シフト信号Ｓｊのパルスをイネーブル信号Ｅnb2のパルスで抜き出し
たものとなり、また、ｊが偶数であるブロックＢ（２ｊ−１）へのサンプリング信号Ｒ（４ｊ−３）は、同シフト信号Ｓｊのパルスをイネーブル信号Ｅnb3のパルスで抜き出した
ものとなり、ｊが偶数である偶数ブロックＢ（２ｊ）へのサンプリング信号Ｒ（４ｊ−１）は、同シフト信号Ｓｊのパルスをイネーブル信号Ｅnb4のパルスで抜き出したものとな
る。
したがって、前半期間Ｓub1において転送開始パルスＤＸが供給されると、奇数番号の
サンプリング信号Ｒ１、Ｒ３、Ｒ５、Ｒ７、…、Ｒ３８３が順次排他的にＨレベルとなり、偶数番号のサンプリング信号Ｒ２、Ｒ４、Ｒ６、Ｒ８、…、Ｒ３８４はＬレベルに保たれる。
一方、走査信号Ｇ１がＨレベルとなる前に、１行目であって１、２、３、４、…、１１５２列目の画素１１０に対応する画像データＶinが上位装置から順番に供給されて、ラインメモリ３１０に格納される。
１行目の画像データが格納された状態において、走査制御回路５２は、走査信号Ｇ１がＨレベルとなる水平走査期間Ｈのうち、前半期間Ｓub1においてサンプリング信号Ｒ１が
Ｈレベルとなる直前（厳密にいえば、サンプリング信号Ｒ１がＨレベルとなる期間は、シフト信号Ｓ１がＨレベルとなる期間のうち、イネーブル信号Ｅnb1がＨレベルとなる期間
であるので、イネーブル信号Ｅnb1をＨレベルとする直前）において、図７に示されるよ
うに、１行目であって奇数列の画素に対応する画像データをラインメモリ３１０から読み出す動作を開始する。すなわち、前半期間Ｓub1では、１行目であって１、３、５、７、
９、…、１１５１列の画素１１０に対応する画像データＶoutが順番に読み出される。
読み出された画像データＶoutは、サンプリング信号Ｒ１がＨレベルとなる期間にあわ
せて、Ｓ／Ｐ変換回路３２０によって時間軸方向に３倍に伸長されるとともに、１、３、５列目に対応する画像データが、それぞれ画像データＶd1、Ｖd2、Ｖd3の順に分配される。分配された画像データＶd1、Ｖd2、Ｖd3は、それぞれＤ／Ａ変換回路群３３０によってアナログ信号に変換されるとともに、それぞれ極性反転回路３４０によって正極性の信号とされ、データ信号Ｖid1、Ｖid2、Ｖid3として出力される。
これによって、データ信号Ｖid1は、１行１列の画素１１０の階調に応じた正極性電圧
となる。同様に、データ信号Ｖi d2、Ｖid3は、それぞれ１行３列、１行５列の画素１１
０の階調に応じた正極性電圧となる。なお、これ以前のデータ信号Ｖid1、Ｖid2、Ｖid3
は、それぞれプリチャージ電圧である。
１行目の画像データが格納された状態において、走査制御回路５２は、走査信号Ｇ１がＨレベルとなる水平走査期間Ｈのうち、前半期間Ｓub1においてサンプリング信号Ｒ１が
Ｈレベルとなる直前（厳密にいえば、サンプリング信号Ｒ１がＨレベルとなる期間は、シフト信号Ｓ１がＨレベルとなる期間のうち、イネーブル信号Ｅnb1がＨレベルとなる期間
であるので、イネーブル信号Ｅnb1をＨレベルとする直前）において、図７に示されるよ
うに、１行目であって奇数列の画素に対応する画像データをラインメモリ３１０から読み出す動作を開始する。すなわち、前半期間Ｓub1では、１行目であって１、３、５、７、
９、…、１１５１列の画素１１０に対応する画像データＶoutが順番に読み出される。
読み出された画像データＶoutは、サンプリング信号Ｒ１がＨレベルとなる期間にあわ
せて、Ｓ／Ｐ変換回路３２０によって時間軸方向に３倍に伸長されるとともに、１、３、５列目に対応する画像データが、それぞれ画像データＶd1、Ｖd2、Ｖd3の順に分配される。分配された画像データＶd1、Ｖd2、Ｖd3は、それぞれＤ／Ａ変換回路群３３０によってアナログ信号に変換されるとともに、それぞれ極性反転回路３４０によって正極性の信号とされ、データ信号Ｖid1、Ｖid2、Ｖid3として出力される。
これによって、データ信号Ｖid1は、１行１列の画素１１０の階調に応じた正極性電圧
となる。同様に、データ信号Ｖi d2、Ｖid3は、それぞれ１行３列、１行５列の画素１１
０の階調に応じた正極性電圧となる。なお、これ以前のデータ信号Ｖid1、Ｖid2、Ｖid3
は、それぞれプリチャージ電圧である。
サンプリング信号Ｒ１がＨレベルであれば、ブロックＢ１に属する１〜６列のうち、奇数１、３、５列目に対応するＴＦＴ１６５がオンするので、１列目のデータ線１１４には１行１列の画素１１０の階調に応じた正極性電圧のデータ信号Ｖid1がサンプリングされ
、同様に、３および５列目のデータ線１１４には、１行３列および１行５列の画素１１０の階調に応じた正極性電圧のデータ信号Ｖid2およびＶid3がサンプリングされる。
走査信号Ｇ１がＨレベルであるので、１行目の走査線１１２にゲートが接続されたすべてのＴＦＴ１１６がオンである。このため、１列目のデータ線１１４にサンプリングされたデータ信号Ｖid1は、１行目の走査線１１２と１列目のデータ線１１４との交差に対応
する１行１列の画素電極１１８に印加されることになる。３および５列目のデータ線１１４にサンプリングされたデータ信号Ｖid2およびＶid3についても、それぞれ同様にして１行３列および１行５列の画素電極１１８に印加されることになる。
、同様に、３および５列目のデータ線１１４には、１行３列および１行５列の画素１１０の階調に応じた正極性電圧のデータ信号Ｖid2およびＶid3がサンプリングされる。
走査信号Ｇ１がＨレベルであるので、１行目の走査線１１２にゲートが接続されたすべてのＴＦＴ１１６がオンである。このため、１列目のデータ線１１４にサンプリングされたデータ信号Ｖid1は、１行目の走査線１１２と１列目のデータ線１１４との交差に対応
する１行１列の画素電極１１８に印加されることになる。３および５列目のデータ線１１４にサンプリングされたデータ信号Ｖid2およびＶid3についても、それぞれ同様にして１行３列および１行５列の画素電極１１８に印加されることになる。
前半期間Ｓub1において、サンプリング信号Ｒ１の次にはサンプリング信号Ｒ３がＨレ
ベルとなる。このサンプリング信号Ｒ３がＨレベルとなる期間にあわせて、１行目であって７、９、１１列目の画素１１０に対応する画像データＶoutが時間軸方向に３倍に伸長
されるとともに、それぞれ画像データＶd1、Ｖd2、Ｖd3に分配され、正極性のアナログ信号に変換されて、データ信号Ｖid1、Ｖid2、Ｖid3として出力される。これによって、デ
ータ信号Ｖid1は、１行７列の画素１１０の階調に応じた正極性電圧となる。同様に、デ
ータ信号Ｖid2およびＶid3は、それぞれ１行９列および１行１１列の画素１１０の階調に応じた正極性電圧となる。
サンプリング信号Ｒ３がＨレベルであれば、ブロックＢ２に属する１〜６列のうち、奇数７、９、１１列目に対応するＴＦＴ１６５がオンするので、７列目のデータ線１１４に
は１行７列の画素１１０の階調に応じた正極性電圧のデータ信号Ｖid1がサンプリングさ
れ、同様に、９および１１列目のデータ線１１４には、１行９列および１行１１列の画素１１０の階調に応じた正極性電圧のデータ信号Ｖid2およびＶid3がサンプリングされる。このため、７列目のデータ線１１４にサンプリングされたデータ信号Ｖid1は、１行７列
の画素電極１１８に印加されることになる。９および１１列目のデータ線１１４にサンプリングされたデータ信号Ｖid2およびＶid3についても、それぞれ同様にして１行９列および１行１１列の画素電極１１８に印加されることになる。
ベルとなる。このサンプリング信号Ｒ３がＨレベルとなる期間にあわせて、１行目であって７、９、１１列目の画素１１０に対応する画像データＶoutが時間軸方向に３倍に伸長
されるとともに、それぞれ画像データＶd1、Ｖd2、Ｖd3に分配され、正極性のアナログ信号に変換されて、データ信号Ｖid1、Ｖid2、Ｖid3として出力される。これによって、デ
ータ信号Ｖid1は、１行７列の画素１１０の階調に応じた正極性電圧となる。同様に、デ
ータ信号Ｖid2およびＶid3は、それぞれ１行９列および１行１１列の画素１１０の階調に応じた正極性電圧となる。
サンプリング信号Ｒ３がＨレベルであれば、ブロックＢ２に属する１〜６列のうち、奇数７、９、１１列目に対応するＴＦＴ１６５がオンするので、７列目のデータ線１１４に
は１行７列の画素１１０の階調に応じた正極性電圧のデータ信号Ｖid1がサンプリングさ
れ、同様に、９および１１列目のデータ線１１４には、１行９列および１行１１列の画素１１０の階調に応じた正極性電圧のデータ信号Ｖid2およびＶid3がサンプリングされる。このため、７列目のデータ線１１４にサンプリングされたデータ信号Ｖid1は、１行７列
の画素電極１１８に印加されることになる。９および１１列目のデータ線１１４にサンプリングされたデータ信号Ｖid2およびＶid3についても、それぞれ同様にして１行９列および１行１１列の画素電極１１８に印加されることになる。
以下同様に、前半期間Ｓub1において、奇数番号のサンプリング信号Ｒ５、Ｒ７、Ｒ９
、…、Ｒ３８３が順番にＨレベルになると、ブロックＢ３、Ｂ４、Ｂ５、…、Ｂ１９２が指定されるとともに指定ブロックの奇数列のデータ線１１４に、それぞれデータ信号Ｖid1、Ｖid2、Ｖid3がサンプリングされて、画素電極への書き込みが行われることとなる。
、…、Ｒ３８３が順番にＨレベルになると、ブロックＢ３、Ｂ４、Ｂ５、…、Ｂ１９２が指定されるとともに指定ブロックの奇数列のデータ線１１４に、それぞれデータ信号Ｖid1、Ｖid2、Ｖid3がサンプリングされて、画素電極への書き込みが行われることとなる。
次に、水平走査期間Ｈのうち、後半期間Ｓub2の動作について説明する。
走査制御回路５２は、後半期間Ｓub2の開始時においても、転送開始パルスＤＸを供給
する。このため、シフトレジスタ１４０によるシフト信号Ｓ１、Ｓ２、Ｓ３、…、Ｓ９６は、後半期間Ｓub2においても、当該転送開始パルスＤＸをクロック信号ＣＬＸの半周期
ずつ順次遅延させた関係となる。
ただし、走査制御回路５２は、後半期間Ｓub2において信号ＳelをＬレベルとするので
、信号／ＳelがＨレベルとなる。このため、後半期間Ｓub2において、各ブロックの偶数
列に対応するサンプリング信号は、シフト信号がＨレベルとなっている期間のうち、イネーブル信号のパルス出力期間でＨレベルとなるが、各ブロックの奇数列に対応するサンプリング信号は、Ｈレベルになることはない。
また、走査制御回路５２は、後半期間Ｓub2におけるイネーブル信号Ｅnb1、Ｅnb2、Ｅnb3およびＥnb4を、前半期間Ｓub1と同様に出力する。
したがって、後半期間Ｓub2において転送開始パルスＤＸが供給されると、偶数番号の
サンプリング信号Ｒ２、Ｒ４、Ｒ６、Ｒ８、…、Ｒ３８４が順次排他的にＨレベルとなり、奇数番号のサンプリング信号Ｒ１、Ｒ３、Ｒ５、Ｒ７、…、Ｒ３８３はＬレベルに保たれる。
走査制御回路５２は、後半期間Ｓub2の開始時においても、転送開始パルスＤＸを供給
する。このため、シフトレジスタ１４０によるシフト信号Ｓ１、Ｓ２、Ｓ３、…、Ｓ９６は、後半期間Ｓub2においても、当該転送開始パルスＤＸをクロック信号ＣＬＸの半周期
ずつ順次遅延させた関係となる。
ただし、走査制御回路５２は、後半期間Ｓub2において信号ＳelをＬレベルとするので
、信号／ＳelがＨレベルとなる。このため、後半期間Ｓub2において、各ブロックの偶数
列に対応するサンプリング信号は、シフト信号がＨレベルとなっている期間のうち、イネーブル信号のパルス出力期間でＨレベルとなるが、各ブロックの奇数列に対応するサンプリング信号は、Ｈレベルになることはない。
また、走査制御回路５２は、後半期間Ｓub2におけるイネーブル信号Ｅnb1、Ｅnb2、Ｅnb3およびＥnb4を、前半期間Ｓub1と同様に出力する。
したがって、後半期間Ｓub2において転送開始パルスＤＸが供給されると、偶数番号の
サンプリング信号Ｒ２、Ｒ４、Ｒ６、Ｒ８、…、Ｒ３８４が順次排他的にＨレベルとなり、奇数番号のサンプリング信号Ｒ１、Ｒ３、Ｒ５、Ｒ７、…、Ｒ３８３はＬレベルに保たれる。
一方、走査制御回路５２は、後半期間Ｓub2においてサンプリング信号Ｒ２がＨレベル
となる直前（厳密にいえば、サンプリング信号Ｒ２がＨレベルとなる期間は、シフト信号Ｓ２がＨレベルとなる期間のうち、イネーブル信号Ｅnb1がＨレベルとなる期間であるの
で、イネーブル信号Ｅnb1をＨレベルとする直前）において、図８に示されるように、１
行目であって偶数列の画素１１０に対応する画像データをラインメモリ３１０から読み出す動作を開始する。すなわち、後半期間Ｓub2では、１行目であって２、４、６、８、１
０、…、１１５２列の画素１１０に対応する画像データＶoutが順番に読み出される。
読み出された画像データＶoutは、サンプリング信号Ｒ２がＨレベルとなる期間にあわ
せて、Ｓ／Ｐ変換回路３２０により時間軸方向に３倍に伸長されるとともに、２、４、６列目に対応する画像データが、それぞれ画像データＶd1、Ｖd2、Ｖd3の順に分配されて、それぞれＤ／Ａ変換回路群３３０によってアナログ信号に変換され、さらに、それぞれ極性反転回路３４０によって正極性の信号とされ、データ信号Ｖid1、Ｖid2、Ｖid3として
出力される。
サンプリング信号Ｒ２がＨレベルであれば、ブロックＢ１に属する１〜６列のうち、偶数２、４、６列目に対応するＴＦＴ１６５がオンするので、２列目のデータ線１１４には１行２列の画素１１０の階調に応じた正極性電圧のデータ信号Ｖid1がサンプリングされ
、同様に、４および６列目のデータ線１１４には、１行４列および１行６列の画素１１０の階調に応じた正極性電圧のデータ信号Ｖid2およびＶid3がサンプリングされる。後半期間Ｓub2においては、前半期間Ｓub1から継続して走査信号Ｇ１がＨレベルであるので、２列目のデータ線１１４にサンプリングされたデータ信号Ｖid1は、１行目の走査線１１２
と２列目のデータ線１１４との交差に対応する１行２列の画素電極１１８に印加されることになる。４および６列目のデータ線１１４にサンプリングされたデータ信号Ｖid2およ
びＶid3についても、それぞれ同様にして１行４列および１行６列の画素電極１１８に印
加されることになる。
となる直前（厳密にいえば、サンプリング信号Ｒ２がＨレベルとなる期間は、シフト信号Ｓ２がＨレベルとなる期間のうち、イネーブル信号Ｅnb1がＨレベルとなる期間であるの
で、イネーブル信号Ｅnb1をＨレベルとする直前）において、図８に示されるように、１
行目であって偶数列の画素１１０に対応する画像データをラインメモリ３１０から読み出す動作を開始する。すなわち、後半期間Ｓub2では、１行目であって２、４、６、８、１
０、…、１１５２列の画素１１０に対応する画像データＶoutが順番に読み出される。
読み出された画像データＶoutは、サンプリング信号Ｒ２がＨレベルとなる期間にあわ
せて、Ｓ／Ｐ変換回路３２０により時間軸方向に３倍に伸長されるとともに、２、４、６列目に対応する画像データが、それぞれ画像データＶd1、Ｖd2、Ｖd3の順に分配されて、それぞれＤ／Ａ変換回路群３３０によってアナログ信号に変換され、さらに、それぞれ極性反転回路３４０によって正極性の信号とされ、データ信号Ｖid1、Ｖid2、Ｖid3として
出力される。
サンプリング信号Ｒ２がＨレベルであれば、ブロックＢ１に属する１〜６列のうち、偶数２、４、６列目に対応するＴＦＴ１６５がオンするので、２列目のデータ線１１４には１行２列の画素１１０の階調に応じた正極性電圧のデータ信号Ｖid1がサンプリングされ
、同様に、４および６列目のデータ線１１４には、１行４列および１行６列の画素１１０の階調に応じた正極性電圧のデータ信号Ｖid2およびＶid3がサンプリングされる。後半期間Ｓub2においては、前半期間Ｓub1から継続して走査信号Ｇ１がＨレベルであるので、２列目のデータ線１１４にサンプリングされたデータ信号Ｖid1は、１行目の走査線１１２
と２列目のデータ線１１４との交差に対応する１行２列の画素電極１１８に印加されることになる。４および６列目のデータ線１１４にサンプリングされたデータ信号Ｖid2およ
びＶid3についても、それぞれ同様にして１行４列および１行６列の画素電極１１８に印
加されることになる。
以下同様に、後半期間Ｓub2において、偶数番号のサンプリング信号Ｒ４、Ｒ６、Ｒ８
、Ｒ１０、…、Ｒ３８４が順番にＨレベルになると、ブロックＢ２、Ｂ３、Ｂ４、Ｂ５、…、Ｂ１９２が指定されるとともに指定ブロックの偶数列のデータ線１１４に、それぞれデータ信号Ｖid1、Ｖid2、Ｖid3がサンプリングされて、画素電極への書き込みが行われ
る。
以上については走査信号Ｇ１がＨレベルとなる水平走査期間の動作であるが、走査信号Ｇ２、Ｇ３、…、Ｇ８６４がＨレベルとなる各水平走査期間についても、選択走査線１１２に対応する行の画像データの奇数列を前半期間Ｓub1で、偶数列を後半期間Ｓub2で、それぞれラインメモリ３１０から読み出すとともに相展開等を経て画素電極に書き込む動作と、当該選択走査線の次に選択する走査線の行の画像データをラインメモリ３１０に格納する動作とが同様にして実行されることになる。これにより、このフレームにおいては、１〜８６４行目の画素のすべてにわたって階調に応じた正極性電圧の書き込みが完了することになる。
以上については走査信号Ｇ１がＨレベルとなる水平走査期間の動作であるが、走査信号Ｇ２、Ｇ３、…、Ｇ８６４がＨレベルとなる各水平走査期間についても、選択された走査線１１２に対応する行について、前半期間Ｓub1で奇数列、後半期間Ｓub2で偶数列の書き込みが同様にして実行されることになる。これにより、このフレームにおいては、１〜８６４行目の画素のすべてにわたって階調に応じた正極性電圧の書き込みが完了することになる。
なお、次のフレームにおいても、１〜８６４行目において同様な書き込みが実行されるが、本実施形態では、上述したようにフレーム毎の極性反転であるので、次のフレームでは、すべての画素に対して階調に応じた負極性電圧の書き込みが実行されることになる。
、Ｒ１０、…、Ｒ３８４が順番にＨレベルになると、ブロックＢ２、Ｂ３、Ｂ４、Ｂ５、…、Ｂ１９２が指定されるとともに指定ブロックの偶数列のデータ線１１４に、それぞれデータ信号Ｖid1、Ｖid2、Ｖid3がサンプリングされて、画素電極への書き込みが行われ
る。
以上については走査信号Ｇ１がＨレベルとなる水平走査期間の動作であるが、走査信号Ｇ２、Ｇ３、…、Ｇ８６４がＨレベルとなる各水平走査期間についても、選択走査線１１２に対応する行の画像データの奇数列を前半期間Ｓub1で、偶数列を後半期間Ｓub2で、それぞれラインメモリ３１０から読み出すとともに相展開等を経て画素電極に書き込む動作と、当該選択走査線の次に選択する走査線の行の画像データをラインメモリ３１０に格納する動作とが同様にして実行されることになる。これにより、このフレームにおいては、１〜８６４行目の画素のすべてにわたって階調に応じた正極性電圧の書き込みが完了することになる。
以上については走査信号Ｇ１がＨレベルとなる水平走査期間の動作であるが、走査信号Ｇ２、Ｇ３、…、Ｇ８６４がＨレベルとなる各水平走査期間についても、選択された走査線１１２に対応する行について、前半期間Ｓub1で奇数列、後半期間Ｓub2で偶数列の書き込みが同様にして実行されることになる。これにより、このフレームにおいては、１〜８６４行目の画素のすべてにわたって階調に応じた正極性電圧の書き込みが完了することになる。
なお、次のフレームにおいても、１〜８６４行目において同様な書き込みが実行されるが、本実施形態では、上述したようにフレーム毎の極性反転であるので、次のフレームでは、すべての画素に対して階調に応じた負極性電圧の書き込みが実行されることになる。
ここで、データ信号Ｖid1（〜Ｖid3）の電圧について説明すると、前半期間Ｓub1にお
いては図７に示されるように、後半期間Ｓub2においては図８に示されるように、それぞ
れＳ／Ｐ変換回路３２０による相展開動作に同期するとともに、極性指示信号Ｐolで指定された極性に変換されて出力される。
データ信号Ｖid1の電圧は、正極性書込が指定されていれば、白色に相当する電圧Ｖwp
から黒色に相当する電圧Ｖbpまでの範囲で、一方、負極性書込が指定されていれば、白色に相当する電圧Ｖwmから黒色に相当する電圧Ｖbmまでの範囲で、それぞれ極性の基準電圧Ｖcから画素の階調に応じた分だけ偏位させた電圧（図において正極性であれば↑で、負
極性であれば↓でそれぞれ示されている）となる。ここで、正極性の電圧Ｖwp（およびＶbp）、負極性の電圧Ｖwm（およびＶbm）は、それぞれ電圧Ｖcを中心に互いに対称の関係
にある。
また、走査信号やサンプリング信号の論理レベルのうち、Ｈレベルは電源電圧Ｖddであり、Ｌレベルは本実施形態における電圧の基準であって接地電位Ｇndである。また、図７および図８におけるデータ信号の電圧の縦スケールは、他の論理信号である電圧波形と比較して拡大してある。
いては図７に示されるように、後半期間Ｓub2においては図８に示されるように、それぞ
れＳ／Ｐ変換回路３２０による相展開動作に同期するとともに、極性指示信号Ｐolで指定された極性に変換されて出力される。
データ信号Ｖid1の電圧は、正極性書込が指定されていれば、白色に相当する電圧Ｖwp
から黒色に相当する電圧Ｖbpまでの範囲で、一方、負極性書込が指定されていれば、白色に相当する電圧Ｖwmから黒色に相当する電圧Ｖbmまでの範囲で、それぞれ極性の基準電圧Ｖcから画素の階調に応じた分だけ偏位させた電圧（図において正極性であれば↑で、負
極性であれば↓でそれぞれ示されている）となる。ここで、正極性の電圧Ｖwp（およびＶbp）、負極性の電圧Ｖwm（およびＶbm）は、それぞれ電圧Ｖcを中心に互いに対称の関係
にある。
また、走査信号やサンプリング信号の論理レベルのうち、Ｈレベルは電源電圧Ｖddであり、Ｌレベルは本実施形態における電圧の基準であって接地電位Ｇndである。また、図７および図８におけるデータ信号の電圧の縦スケールは、他の論理信号である電圧波形と比較して拡大してある。
本実施形態によれば、図９に示されるように、ある走査線の１行が選択される水平走査期間Ｈにおいて、前半期間Ｓub1では、ブロックＢ１、Ｂ２、Ｂ３、…、Ｂ１９２が指定
されるとともに、指定されたブロックの奇数列に対して階調に応じた電圧の書き込みが行われる一方、後半期間Ｓub2でも、同じくブロックＢ１、Ｂ２、Ｂ３、…、Ｂ１９２が指
定されるが、指定されたブロックの偶数列に対して階調に応じた電圧の書き込みが行われる。このため、本実施形態では、表示領域１００の画面全体でみれば、図１０に示される
ように、書き込み後に、列の左および右で隣接する画素において書き込みが行われる画素（図１０において前半期間Ｓub1という１回目で書き込みが行われていることから「１」
と表記）と、書き込み後に、列の左および右で隣接する画素において全く書き込みが行われない画素（図１０において後半期間Ｓub2という２回目で書き込みが行われていること
から「２」と表記）とが、１列ずつ交互に現れる。
一方、従来の技術において３相展開の場合、図２５に示されるように、ある走査線の１行が選択される水平走査期間Ｈにおいて、ブロックＢ１、Ｂ２、Ｂ３、…、Ｂ１９２が指定されるとともに、指定されたブロックの３列に対して階調に応じた電圧の書き込みが行われるのみである。このため、従来の技術によれば、図２６に示されるように、書き込み後に、列の右で隣接する画素において書き込みが行われる画素（図において「ｂ」と表記）が、書き込み後に、列で隣接する画素において書き込みが行われない画素（図において「ａ」と表記）に対して、相展開数である「３」列の周期で現れる。
なお、図２６において、最終の１１５２列は、便宜上「ｂ」と表記しているが、厳密には、列の右で隣接する画素が存在しないので「ａ」である。
されるとともに、指定されたブロックの奇数列に対して階調に応じた電圧の書き込みが行われる一方、後半期間Ｓub2でも、同じくブロックＢ１、Ｂ２、Ｂ３、…、Ｂ１９２が指
定されるが、指定されたブロックの偶数列に対して階調に応じた電圧の書き込みが行われる。このため、本実施形態では、表示領域１００の画面全体でみれば、図１０に示される
ように、書き込み後に、列の左および右で隣接する画素において書き込みが行われる画素（図１０において前半期間Ｓub1という１回目で書き込みが行われていることから「１」
と表記）と、書き込み後に、列の左および右で隣接する画素において全く書き込みが行われない画素（図１０において後半期間Ｓub2という２回目で書き込みが行われていること
から「２」と表記）とが、１列ずつ交互に現れる。
一方、従来の技術において３相展開の場合、図２５に示されるように、ある走査線の１行が選択される水平走査期間Ｈにおいて、ブロックＢ１、Ｂ２、Ｂ３、…、Ｂ１９２が指定されるとともに、指定されたブロックの３列に対して階調に応じた電圧の書き込みが行われるのみである。このため、従来の技術によれば、図２６に示されるように、書き込み後に、列の右で隣接する画素において書き込みが行われる画素（図において「ｂ」と表記）が、書き込み後に、列で隣接する画素において書き込みが行われない画素（図において「ａ」と表記）に対して、相展開数である「３」列の周期で現れる。
なお、図２６において、最終の１１５２列は、便宜上「ｂ」と表記しているが、厳密には、列の右で隣接する画素が存在しないので「ａ」である。
書き込み後に、隣接する画素において書き込みが行われる画素では、書き込んだ電圧が、隣接する画素の書き込みにより変動するなどの影響が考えられるので、書き込み後に隣接する画素で書き込みが行われる画素と、書き込みが行われない画素とでは、同じ階調を表示させようとしても微妙な階調差が発生する場合がある。
この場合に、従来の技術では、当該階調差が、相展開数である「３」列の周期で現れるので視認されやすいが、本実施形態では、奇数列と偶数列とで１列毎の交互に現れて分散するので、相展開駆動方式に伴う階調差を視認しにくくすることが可能となる。
なお、本実施形態において、１列目だけは、列の左で隣接する画素が存在しないので、書き込み後による影響が、他の奇数３、５、…、１１５１列（書き込み後に、左および右の双方で隣接する画素において書き込みが行われる画素）と異なる場合も考えられる。この場合には、当該１列目をダミー領域として遮光すれば良い。
この場合に、従来の技術では、当該階調差が、相展開数である「３」列の周期で現れるので視認されやすいが、本実施形態では、奇数列と偶数列とで１列毎の交互に現れて分散するので、相展開駆動方式に伴う階調差を視認しにくくすることが可能となる。
なお、本実施形態において、１列目だけは、列の左で隣接する画素が存在しないので、書き込み後による影響が、他の奇数３、５、…、１１５１列（書き込み後に、左および右の双方で隣接する画素において書き込みが行われる画素）と異なる場合も考えられる。この場合には、当該１列目をダミー領域として遮光すれば良い。
また、本実施形態では、データ線選択回路１５０において、各ブロックの奇数列に対応して設けられたＮＡＮＤ回路１５１２は、後半期間Ｓub2においてサンプリング信号がＨ
レベルとなるのを信号Ｓelで禁止し、各ブロックの偶数列に対応して設けられたＮＡＮＤ回路１５２２は、前半期間Ｓub1においてサンプリング信号がＨレベルとなるのを信号／
Ｓelで禁止する構成となっているので、イネーブル信号Ｅnb1〜Ｅnb4を前半期間Ｓub1お
よび後半期間Ｓub2にわたって共用化できるとともに、１つのブロックにおける奇数列の
ＮＡＮＤ回路１５１２および偶数列のＮＡＮＤ回路１５２２における第１の入力端に共通のシフト信号を供給することができる。このため、本実施形態によれば、イネーブル信号を生成する構成の複雑化が回避されるとともに、シフトレジスタ１４０を、前半期間Ｓub1用と、後半期間Ｓub2用との２系統を必要とすることもなく、１系統で済むので、構成の簡易化を図ることができる。
レベルとなるのを信号Ｓelで禁止し、各ブロックの偶数列に対応して設けられたＮＡＮＤ回路１５２２は、前半期間Ｓub1においてサンプリング信号がＨレベルとなるのを信号／
Ｓelで禁止する構成となっているので、イネーブル信号Ｅnb1〜Ｅnb4を前半期間Ｓub1お
よび後半期間Ｓub2にわたって共用化できるとともに、１つのブロックにおける奇数列の
ＮＡＮＤ回路１５１２および偶数列のＮＡＮＤ回路１５２２における第１の入力端に共通のシフト信号を供給することができる。このため、本実施形態によれば、イネーブル信号を生成する構成の複雑化が回避されるとともに、シフトレジスタ１４０を、前半期間Ｓub1用と、後半期間Ｓub2用との２系統を必要とすることもなく、１系統で済むので、構成の簡易化を図ることができる。
くわえて、本実施形態では、データ線選択回路１５０において、ブロックＢ（２ｊ−１）の奇数列に対応してイネーブル信号Ｅnb1（またはＥnb3）を供給するとともに、当該ブロックＢ（２ｊ−１）に隣接するブロック（２ｊ）の奇数列に対応してイネーブル信号Ｅnb2（またはＥnb4）を供給する一方、イネーブル信号Ｅnb1〜Ｅnb4において互いに排他的なパルスを出力させる構成となっているので、互いに隣接するブロックＢ（２ｊ−１）、Ｂ（２ｊ）において、シフト信号Ｓｊを共通に対応させることができる。したがって、本実施形態ではシフトレジスタ１４０の段数が削減されるので、この意味においても、シフトレジスタ１４０の構成の簡易化を図ることが可能となる。
＜画素の書込順番の別例：その１＞
次に、画素列への書き込む順番を変更した例のいくつかについて説明する。
上述した実施形態では、階調差が奇数列と偶数列とで１列毎の交互に現れるので、従来の技術（図２５および図２６参照）と比較すれば、当該階調差が視認しにくい、とはいえる。ただし、書き込み後に隣接する画素において書き込みが行われる画素と、書き込みが行われない画素とがそれぞれ同一列に揃うので、線状の縞として視認される可能性が少なからず存在する。
そこで、この例１では、例えば図１２に示されるように、奇数（１、３、５、…、８６３）行の走査線を選択する水平走査期間Ｈにおいては、実施形態と同様に、前半期間Ｓub1では、順番に指定したブロックの奇数列に対して階調に応じた電圧を書き込み、後半期
間Ｓub2では、順番に指定した指定したブロックの偶数列に対して階調に応じた電圧を書
き込む一方、偶数（２、４、６、…、８６４）行の走査線を選択する水平走査期間Ｈにおいては、反対に、前半期間Ｓub1では、指定したブロックの偶数列に対して階調に応じた
電圧を書き込み、後半期間Ｓub2では、指定したブロックの奇数列に対して階調に応じた
電圧を書き込む構成としたものである。
これにより、この例１では、表示領域１００の画面全体でみれば、図１３に示されるように、書き込み後に列の左および右で隣接する画素に書き込みが行われる画素（「１」と表記）と、書き込み後に列の左および右で隣接する画素で全く書き込みが行われない画素（「２」と表記）とが、列方向のみならず、行方向にも交互に現れる。
このため、例１によれば、実施形態よりも相展開駆動方式に伴う階調の差を一層目立たなくさせることが可能となる。
次に、画素列への書き込む順番を変更した例のいくつかについて説明する。
上述した実施形態では、階調差が奇数列と偶数列とで１列毎の交互に現れるので、従来の技術（図２５および図２６参照）と比較すれば、当該階調差が視認しにくい、とはいえる。ただし、書き込み後に隣接する画素において書き込みが行われる画素と、書き込みが行われない画素とがそれぞれ同一列に揃うので、線状の縞として視認される可能性が少なからず存在する。
そこで、この例１では、例えば図１２に示されるように、奇数（１、３、５、…、８６３）行の走査線を選択する水平走査期間Ｈにおいては、実施形態と同様に、前半期間Ｓub1では、順番に指定したブロックの奇数列に対して階調に応じた電圧を書き込み、後半期
間Ｓub2では、順番に指定した指定したブロックの偶数列に対して階調に応じた電圧を書
き込む一方、偶数（２、４、６、…、８６４）行の走査線を選択する水平走査期間Ｈにおいては、反対に、前半期間Ｓub1では、指定したブロックの偶数列に対して階調に応じた
電圧を書き込み、後半期間Ｓub2では、指定したブロックの奇数列に対して階調に応じた
電圧を書き込む構成としたものである。
これにより、この例１では、表示領域１００の画面全体でみれば、図１３に示されるように、書き込み後に列の左および右で隣接する画素に書き込みが行われる画素（「１」と表記）と、書き込み後に列の左および右で隣接する画素で全く書き込みが行われない画素（「２」と表記）とが、列方向のみならず、行方向にも交互に現れる。
このため、例１によれば、実施形態よりも相展開駆動方式に伴う階調の差を一層目立たなくさせることが可能となる。
なお、例１において、偶数行の走査線を選択する水平走査期間において、走査制御回路５２は、図１１に示されるように、信号Ｓelを前半期間Ｓub1ではＬレベルとし、後半期
間Ｓub2においてＨレベルとする。これにより、偶数行の走査線を選択する水平走査期間
の前半期間Ｓub1では、指定したブロックの偶数列に対して電圧の書き込みが行われ、後
半期間Ｓub2では、指定したブロックの奇数列に対して電圧を書き込みが行われることに
なる。
また、例１では、奇数行と偶数行とを上述の例と入れ替えても良いのはもちろんである。
間Ｓub2においてＨレベルとする。これにより、偶数行の走査線を選択する水平走査期間
の前半期間Ｓub1では、指定したブロックの偶数列に対して電圧の書き込みが行われ、後
半期間Ｓub2では、指定したブロックの奇数列に対して電圧を書き込みが行われることに
なる。
また、例１では、奇数行と偶数行とを上述の例と入れ替えても良いのはもちろんである。
＜画素の書込順番の別例：その２＞
次に、画素列への書き込む順番を変更した例２について説明する。
この例２では、例えば図１４（ａ）に示されるように、あるｎフレーム（便宜的に奇数フレームとする）において、１行の走査線を選択する水平走査期間Ｈにおいては、実施形態と同様に、前半期間Ｓub1では、順番に指定したブロックの奇数列に対して階調に応じ
た電圧を書き込み、後半期間Ｓub2では、順番に指定したブロックの偶数列に対して階調
に応じた電圧を書き込んだ場合、図１４（ｂ）に示されるように、次の（ｎ＋１）フレーム（偶数フレーム）において１行の走査線を選択する水平走査期間Ｈにおいては、反対に、前半期間Ｓub1では、順番に指定したブロックの偶数列に対して階調に応じた電圧を書
き込み、後半期間Ｓub2では、順番に指定したブロックの奇数列に対して階調に応じた電
圧を書き込む構成としたものである。
これにより、例２では、表示領域１００の画面全体が、奇数フレームにおいては図１５（ａ）に示されるように、偶数フレームにおいては図１５（ｂ）に示されるように、それぞれ、書き込み後に列の左および右で隣接する画素に書き込みが行われる画素（「１」と表記）と、行われない画素（「２」と表記）とが、時間的に交互に現れるので、２フレームを単位周期としてみたときに各画素における階調の差が平均化される。
したがって、例２によれば、実施形態よりも相展開駆動方式に伴う階調の差を、なお一層目立たなくさせることが可能となる。
なお、例２では、奇数フレームと偶数フレームとを上述の例と入れ替えても良いのはもちろんである。
次に、画素列への書き込む順番を変更した例２について説明する。
この例２では、例えば図１４（ａ）に示されるように、あるｎフレーム（便宜的に奇数フレームとする）において、１行の走査線を選択する水平走査期間Ｈにおいては、実施形態と同様に、前半期間Ｓub1では、順番に指定したブロックの奇数列に対して階調に応じ
た電圧を書き込み、後半期間Ｓub2では、順番に指定したブロックの偶数列に対して階調
に応じた電圧を書き込んだ場合、図１４（ｂ）に示されるように、次の（ｎ＋１）フレーム（偶数フレーム）において１行の走査線を選択する水平走査期間Ｈにおいては、反対に、前半期間Ｓub1では、順番に指定したブロックの偶数列に対して階調に応じた電圧を書
き込み、後半期間Ｓub2では、順番に指定したブロックの奇数列に対して階調に応じた電
圧を書き込む構成としたものである。
これにより、例２では、表示領域１００の画面全体が、奇数フレームにおいては図１５（ａ）に示されるように、偶数フレームにおいては図１５（ｂ）に示されるように、それぞれ、書き込み後に列の左および右で隣接する画素に書き込みが行われる画素（「１」と表記）と、行われない画素（「２」と表記）とが、時間的に交互に現れるので、２フレームを単位周期としてみたときに各画素における階調の差が平均化される。
したがって、例２によれば、実施形態よりも相展開駆動方式に伴う階調の差を、なお一層目立たなくさせることが可能となる。
なお、例２では、奇数フレームと偶数フレームとを上述の例と入れ替えても良いのはもちろんである。
＜画素の書込順番の別例：その３＞
次に、画素列への書き込む順番を変更した例３について説明する。
この例３は、例１に対し、例２における時間変化の考え方を適用したものである。
詳細には、例３では、図１６に示されるように奇数フレームにわたって、奇数行の走査線を選択する水平走査期間Ｈのうち、前半期間Ｓub1では、順番に指定したブロックの奇
数列に対して電圧を書き込み、後半期間Ｓub2では、順番に指定したブロックの偶数列に
対して電圧を書き込み、続く偶数行の走査線を選択する水平走査期間Ｈのうち、前半期間Ｓub1では、指定したブロックの偶数列に対して電圧を書き込み、後半期間Ｓub2では、指定したブロックの奇数列に対して電圧を書き込む場合、続く偶数フレームにわたって図１７に示されるように、奇数行の走査線を選択する水平走査期間Ｈのうち、前半期間Ｓub1
では、順番に指定したブロックの偶数列に対して電圧を書き込み、後半期間Ｓub2では、
順番に指定したブロックの奇数列に対して電圧を書き込み、続く偶数行の走査線を選択する水平走査期間Ｈのうち、前半期間Ｓub1では、指定したブロックの奇数列に対して電圧
を書き込み、後半期間Ｓub2では、指定したブロックの偶数列に対して電圧を書き込む構
成としたものである。
これにより、例３では、表示領域１００の画面全体が、奇数フレームにおいては図１８（ａ）に示されるように、偶数フレームにおいては図１８（ｂ）に示されるように、それぞれ、書き込み後に列の左および右で隣接する画素に書き込みが行われる画素（「１」と表記）と、行われない画素（「２」と表記）とが、同一フレームでは行および列毎に交互に、かつ、時間的に隣接するフレーム毎に交互に入れ替えられて現れるので、２フレームを単位周期としてみたときに各画素における階調の差が平均化される。
したがって、例３によれば、例１および例２よりも相展開駆動方式に伴う階調の差を、なお一層目立たなくさせることが可能となる。
なお、例３では、奇数行と偶数行とを上述の例と入れ替えても良い。また、奇数フレームと偶数フレームとを上述の例と入れ替えても良いし、また、その入れ替え周期を２フレーム以上としても良い。
次に、画素列への書き込む順番を変更した例３について説明する。
この例３は、例１に対し、例２における時間変化の考え方を適用したものである。
詳細には、例３では、図１６に示されるように奇数フレームにわたって、奇数行の走査線を選択する水平走査期間Ｈのうち、前半期間Ｓub1では、順番に指定したブロックの奇
数列に対して電圧を書き込み、後半期間Ｓub2では、順番に指定したブロックの偶数列に
対して電圧を書き込み、続く偶数行の走査線を選択する水平走査期間Ｈのうち、前半期間Ｓub1では、指定したブロックの偶数列に対して電圧を書き込み、後半期間Ｓub2では、指定したブロックの奇数列に対して電圧を書き込む場合、続く偶数フレームにわたって図１７に示されるように、奇数行の走査線を選択する水平走査期間Ｈのうち、前半期間Ｓub1
では、順番に指定したブロックの偶数列に対して電圧を書き込み、後半期間Ｓub2では、
順番に指定したブロックの奇数列に対して電圧を書き込み、続く偶数行の走査線を選択する水平走査期間Ｈのうち、前半期間Ｓub1では、指定したブロックの奇数列に対して電圧
を書き込み、後半期間Ｓub2では、指定したブロックの偶数列に対して電圧を書き込む構
成としたものである。
これにより、例３では、表示領域１００の画面全体が、奇数フレームにおいては図１８（ａ）に示されるように、偶数フレームにおいては図１８（ｂ）に示されるように、それぞれ、書き込み後に列の左および右で隣接する画素に書き込みが行われる画素（「１」と表記）と、行われない画素（「２」と表記）とが、同一フレームでは行および列毎に交互に、かつ、時間的に隣接するフレーム毎に交互に入れ替えられて現れるので、２フレームを単位周期としてみたときに各画素における階調の差が平均化される。
したがって、例３によれば、例１および例２よりも相展開駆動方式に伴う階調の差を、なお一層目立たなくさせることが可能となる。
なお、例３では、奇数行と偶数行とを上述の例と入れ替えても良い。また、奇数フレームと偶数フレームとを上述の例と入れ替えても良いし、また、その入れ替え周期を２フレーム以上としても良い。
＜画素の書込順番の別例：その４＞
続いて、画素列への書き込む順番を変更した例４について説明する。
この例４は、駆動方式として例えば特開２００４−１７７９３０号公報に記載されているような領域走査駆動方式を採用した場合に、例３における時間変化の考え方を適用したものである。
領域走査駆動方式については上記公報に詳細な内容が記載されているので、詳述は避けるが、簡単に説明すると、表示領域１００を１〜４３２行目の走査線に対応する上領域（第１群）と４３３〜８６４行目の走査線に対応する下領域（第２群）とに論理的に分割する一方、図１９に示されるように、１フレームを第１および第２フィールドに分割して、各フィールドにおいて、１、４３３、２、４３４、３、４３５、…、４３２、８６４行目という順番で、すなわち、上領域と下領域とを交互に、かつ、各領域においてそれぞれ下方向に向かった順番で、走査線を選択するという駆動方式である。
なお、ここでいう表示領域を論理的に分割するとは、物理的に切断して分割するという意味ではなく、表示領域でみたときに区別しないが、走査の順番でみたときに区別する必要のために便宜的に分離した、という意味である。
続いて、画素列への書き込む順番を変更した例４について説明する。
この例４は、駆動方式として例えば特開２００４−１７７９３０号公報に記載されているような領域走査駆動方式を採用した場合に、例３における時間変化の考え方を適用したものである。
領域走査駆動方式については上記公報に詳細な内容が記載されているので、詳述は避けるが、簡単に説明すると、表示領域１００を１〜４３２行目の走査線に対応する上領域（第１群）と４３３〜８６４行目の走査線に対応する下領域（第２群）とに論理的に分割する一方、図１９に示されるように、１フレームを第１および第２フィールドに分割して、各フィールドにおいて、１、４３３、２、４３４、３、４３５、…、４３２、８６４行目という順番で、すなわち、上領域と下領域とを交互に、かつ、各領域においてそれぞれ下方向に向かった順番で、走査線を選択するという駆動方式である。
なお、ここでいう表示領域を論理的に分割するとは、物理的に切断して分割するという意味ではなく、表示領域でみたときに区別しないが、走査の順番でみたときに区別する必要のために便宜的に分離した、という意味である。
領域走査駆動方式では、例えば第１フィールドにおいて上領域に属する画素については正極性の電圧を書き込み、下領域に属する画素については負極性の電圧を書き込んだ場合に、第２フィールドにおいて上領域に属する画素については負極性の電圧を書き込み、下領域に属する画素については正極性の電圧を書き込む。これによって、書き込み後においてデータ線にサンプリングされる電圧の極性の比率が、書き込みに係る走査線行に依らずに、正極性と負極性とでほぼ５０％ずつとなるので、走査線行の位置によってデータ線の電圧極性の偏りがなくなって、表示品位が均等化される、というものである。
なお、この領域走査駆動方式では、第１および第２フィールドのそれぞれにおいてデータ信号を供給するので、図１におけるラインメモリ３１０は、上位装置から供給される画像データＶinを１フレーム分記憶するフレームメモリに置き換わる。
なお、この領域走査駆動方式では、第１および第２フィールドのそれぞれにおいてデータ信号を供給するので、図１におけるラインメモリ３１０は、上位装置から供給される画像データＶinを１フレーム分記憶するフレームメモリに置き換わる。
さて、例４では、図２０に示されるように、奇数フレームおいて、上領域の奇数行の走査線を選択する水平走査期間Ｈのうち、前半期間Ｓub1では、順番に指定したブロックの
奇数列に対して電圧を書き込み、後半期間Ｓub2では、順番に指定したブロックの偶数列
に対して電圧を書き込んだ場合、次に選択される走査線は、下領域の奇数行の走査線となる。このため、当該下領域の奇数行の走査線を選択する水平走査期間Ｈでは、上領域の奇数行の走査線を選択した水平走査期間と同様に、前半期間Ｓub1では、順番に指定したブ
ロックの奇数列に対して電圧を書き込み、後半期間Ｓub2では、指定したブロックの偶数
列に対して電圧を書き込むことになる。
当該下領域の奇数行の走査線の次に選択される走査線は、上領域の上記奇数行に続く偶数の走査線となる。このため、当該上領域の偶数行の走査線を選択する水平走査期間Ｈでは、上領域の偶数行の走査線を選択した水平走査期間と反対に、前半期間Ｓub1では、順
番に指定したブロックの偶数列に対して電圧を書き込み、後半期間Ｓub2では、指定した
ブロックの奇数列に対して電圧を書き込むことになる。
当該上領域の偶数行の走査線の次に選択される走査線は、下領域の上記奇数行に続く偶数の走査線となる。このため、当該下領域の偶数行の走査線を選択する水平走査期間Ｈでは、下領域の奇数行の走査線を選択した水平走査期間と反対に、前半期間Ｓub1では、順
番に指定したブロックの偶数列に対して電圧を書き込み、後半期間Ｓub2では、指定した
ブロックの奇数列に対して電圧を書き込むことになる。
なお、続く偶数フレームでは、図２１に示されるように、また例３と同様に、各行の前半期間Ｓub1および後半期間Ｓub2において、奇数列および偶数列の関係が、上記奇数フレームの関係と入れ替えられる。
奇数列に対して電圧を書き込み、後半期間Ｓub2では、順番に指定したブロックの偶数列
に対して電圧を書き込んだ場合、次に選択される走査線は、下領域の奇数行の走査線となる。このため、当該下領域の奇数行の走査線を選択する水平走査期間Ｈでは、上領域の奇数行の走査線を選択した水平走査期間と同様に、前半期間Ｓub1では、順番に指定したブ
ロックの奇数列に対して電圧を書き込み、後半期間Ｓub2では、指定したブロックの偶数
列に対して電圧を書き込むことになる。
当該下領域の奇数行の走査線の次に選択される走査線は、上領域の上記奇数行に続く偶数の走査線となる。このため、当該上領域の偶数行の走査線を選択する水平走査期間Ｈでは、上領域の偶数行の走査線を選択した水平走査期間と反対に、前半期間Ｓub1では、順
番に指定したブロックの偶数列に対して電圧を書き込み、後半期間Ｓub2では、指定した
ブロックの奇数列に対して電圧を書き込むことになる。
当該上領域の偶数行の走査線の次に選択される走査線は、下領域の上記奇数行に続く偶数の走査線となる。このため、当該下領域の偶数行の走査線を選択する水平走査期間Ｈでは、下領域の奇数行の走査線を選択した水平走査期間と反対に、前半期間Ｓub1では、順
番に指定したブロックの偶数列に対して電圧を書き込み、後半期間Ｓub2では、指定した
ブロックの奇数列に対して電圧を書き込むことになる。
なお、続く偶数フレームでは、図２１に示されるように、また例３と同様に、各行の前半期間Ｓub1および後半期間Ｓub2において、奇数列および偶数列の関係が、上記奇数フレームの関係と入れ替えられる。
これにより、例４では、表示領域１００の画面全体が、奇数フレームにおいては図２２（ａ）に示されるように、偶数フレームにおいては図２２（ｂ）に示されるように、「１」と表記された画素と「２」と表記された画素とが、同一フレームでは行および列毎に交互に、かつ、時間的に隣接するフレーム毎に交互に入れ替えられて現れるので、２フレームを単位周期としてみたときに各画素における階調の差が平均化される。
したがって、例４によれば、上記領域走査駆動方式の効果を享受した上で、相展開駆動方式に伴う階調の差を、なお一層目立たなくさせることが可能となる。
したがって、例４によれば、上記領域走査駆動方式の効果を享受した上で、相展開駆動方式に伴う階調の差を、なお一層目立たなくさせることが可能となる。
＜データ線選択回路の別例＞
上述したデータ線選択回路１５０については、図４に示した構成に限らず、様々な構成が考えられる。そこで次にデータ線選択回路１５０についての別構成について説明する。
図２３は、データ線選択回路１５０についての別構成の一例を示す図である。
この図２３においては、図４において各ブロックの奇数列・偶数列に対応した３入力型ＮＡＮＤ回路１５１２、１５２２の代わりに、各ブロックに対応してＮＡＮＤ回路１５０２、１５３２、１５４４およびＮＯＴ回路１５０４が設けられており、ＮＡＮＤ回路１５１４、１５２４以降の構成については図４と同一である。
この構成において、シフト信号Ｓｊは、４分岐ではなく、ブロックＢ（２ｊ−１）、Ｂ（２ｊ）に対応して２分岐で供給される。
上述したデータ線選択回路１５０については、図４に示した構成に限らず、様々な構成が考えられる。そこで次にデータ線選択回路１５０についての別構成について説明する。
図２３は、データ線選択回路１５０についての別構成の一例を示す図である。
この図２３においては、図４において各ブロックの奇数列・偶数列に対応した３入力型ＮＡＮＤ回路１５１２、１５２２の代わりに、各ブロックに対応してＮＡＮＤ回路１５０２、１５３２、１５４４およびＮＯＴ回路１５０４が設けられており、ＮＡＮＤ回路１５１４、１５２４以降の構成については図４と同一である。
この構成において、シフト信号Ｓｊは、４分岐ではなく、ブロックＢ（２ｊ−１）、Ｂ（２ｊ）に対応して２分岐で供給される。
各ブロックに対応して設けられるＮＡＮＤ回路（共通論理回路）１５０２は、２入力型であり、一方の入力端に供給された分割シフト信号と、他方の入力端に供給されたイネーブル信号Ｅnb1〜Ｅnb4のいずれかとの否定論理積信号を出力し、ＮＯＴ回路１５０４は、ＮＡＮＤ回路１５０２による否定論理積信号を論理反転する。ＮＡＮＤ回路１５３２、１５４２は、いずれも２入力型であり、各ブロックにおける奇数列用、偶数列用である。こ
のうち、奇数列用のＮＡＮＤ回路１５３２は、一方の入力端に供給されたＮＯＴ回路１５０４による論理反転信号と、他方の入力端に供給される信号Ｓelとの否定論理積信号を出力し、偶数列用のＮＡＮＤ回路１５４２は、一方の入力端に供給されたＮＯＴ回路１５０４による論理反転信号と、他方の入力端に供給される信号／Ｓelとの否定論理積信号を出力する。
のうち、奇数列用のＮＡＮＤ回路１５３２は、一方の入力端に供給されたＮＯＴ回路１５０４による論理反転信号と、他方の入力端に供給される信号Ｓelとの否定論理積信号を出力し、偶数列用のＮＡＮＤ回路１５４２は、一方の入力端に供給されたＮＯＴ回路１５０４による論理反転信号と、他方の入力端に供給される信号／Ｓelとの否定論理積信号を出力する。
ここで、ブロックＢ（２ｊ−１）、Ｂ（２ｊ）におけるＮＡＮＤ回路１５０２の他方の入力端には、次のような関係でイネーブル信号が供給される。すなわち、ｊが奇数である場合、ブロックＢ（２ｊ−１）におけるＮＡＮＤ回路１５０２の他方の入力端には、イネーブル信号Ｅnb1が供給され、ブロックＢ（２ｊ）におけるＮＡＮＤ回路１５０２の他方
の入力端には、イネーブル信号Ｅnb2が供給される一方、ｊが偶数である場合、ブロック
Ｂ（２ｊ−１）におけるＮＡＮＤ回路１５０２の他方の入力端には、イネーブル信号Ｅnb3が供給され、ブロックＢ（２ｊ）におけるＮＡＮＤ回路１５０２の他方の入力端には、
イネーブル信号Ｅnb4が供給される。
このため、図２３における構成においても、図４に示される構成と同様な、サンプリング信号Ｒ１、Ｒ２、Ｒ３、Ｒ４、…、Ｒ３８４が出力されることになる。
の入力端には、イネーブル信号Ｅnb2が供給される一方、ｊが偶数である場合、ブロック
Ｂ（２ｊ−１）におけるＮＡＮＤ回路１５０２の他方の入力端には、イネーブル信号Ｅnb3が供給され、ブロックＢ（２ｊ）におけるＮＡＮＤ回路１５０２の他方の入力端には、
イネーブル信号Ｅnb4が供給される。
このため、図２３における構成においても、図４に示される構成と同様な、サンプリング信号Ｒ１、Ｒ２、Ｒ３、Ｒ４、…、Ｒ３８４が出力されることになる。
図２３に示される構成によれば、信号Ｓelまたは信号／Ｓelを、３入力型ではなく、２入力型のＮＡＮＤ回路１５０２であるので、ＮＡＮＤ回路における駆動能力低下を回避することができるだけでなく、シフト信号の分割経路が半分の「２」となって、シフトレジスタ１４０における各出力段に接続されるＮＡＮＤ回路が４個から２個に削減されるので、ゲート容量が半分となる結果、高い駆動能力が要求されないで済む。このため、図２３に示したデータ線選択回路１５０では、自身のデータ線選択回路１５０のみならず、シフトレジスタ１４０についても、構成素子におけるトランジスタサイズが小さくて済む結果、回路規模の縮小化を図ることが可能となる。
なお、図４や図２３に示したデータ線選択回路１５０においては、ＮＯＴ回路１５１０を内蔵し、走査制御回路５２から出力された信号Ｓelの論理レベルを反転して信号／Ｓelを求める構成であったが、信号／Ｓelについては、走査制御回路５２が信号Ｓelと含めて出力する構成としても良い。
上述した実施形態等では、同時に書き込むデータ線数である相展開数ｍを「３」として、これに対応して画像信号線１６２の本数も「３」としたが、ｍは「２」以上であれば良い。
さらに、上述した説明では、データ信号をサンプリングする直前期間にて、すべてのデータ線１１４をプリチャージする構成としたが、プリチャージしない構成でも構わない。
また、処理回路２０は、ディジタルの画像データＶinを処理するものとしたが、アナログの画像信号を入力して相展開する構成としても良い。
さらに、上述した説明では、データ信号をサンプリングする直前期間にて、すべてのデータ線１１４をプリチャージする構成としたが、プリチャージしない構成でも構わない。
また、処理回路２０は、ディジタルの画像データＶinを処理するものとしたが、アナログの画像信号を入力して相展開する構成としても良い。
また、各実施形態等では、共通電極１０８に印加される電圧ＬＣcomを、極性反転の基
準である電位Ｖcと一致させていたが、ＴＦＴがｎチャネル型である場合、当該ＴＦＴの
ゲート・ドレイン間の寄生容量に起因して、オンからオフ時にドレイン（画素電極１１８）の電位が低下する現象（プッシュダウン、突き抜け、フィールドスルーなどとも呼ばれる）が発生する。液晶の劣化を防止するため、画素容量では交流駆動が原則であるので、共通電極１０８に対して高位側（正極性）と低位側（負極性）とで交互書き込みをするが、電圧ＬＣcomを電圧Ｖcに一致させた状態で、交互書き込みをすると、プッシュダウンのために、画素容量の電圧実効値は、負極性書込の方が正極性書込よりも大きくなってしまう。このため、同一階調で正極性・負極性書込をしても画素容量の電圧実効値が互いに等しくなるように、共通電極１０８の電圧ＬＣcomは、データ信号の振幅基準である電圧Ｖcよりも若干低めに設定する場合がある。
準である電位Ｖcと一致させていたが、ＴＦＴがｎチャネル型である場合、当該ＴＦＴの
ゲート・ドレイン間の寄生容量に起因して、オンからオフ時にドレイン（画素電極１１８）の電位が低下する現象（プッシュダウン、突き抜け、フィールドスルーなどとも呼ばれる）が発生する。液晶の劣化を防止するため、画素容量では交流駆動が原則であるので、共通電極１０８に対して高位側（正極性）と低位側（負極性）とで交互書き込みをするが、電圧ＬＣcomを電圧Ｖcに一致させた状態で、交互書き込みをすると、プッシュダウンのために、画素容量の電圧実効値は、負極性書込の方が正極性書込よりも大きくなってしまう。このため、同一階調で正極性・負極性書込をしても画素容量の電圧実効値が互いに等しくなるように、共通電極１０８の電圧ＬＣcomは、データ信号の振幅基準である電圧Ｖcよりも若干低めに設定する場合がある。
また、実施形態等では、図２でみたときに、垂直走査方向が下方向であり、水平走査方向が右方向であったが、後述するプロジェクタや回転可能な表示装置とする場合に対処するために、走査方向を切替可能な構成としても良い。
さらに画素容量の電圧実効値が小さい場合に白色表示を行うノーマリーホワイトモードではなく、黒色表示を行うノーマリーブラックモードとしても良い。
さらに画素容量の電圧実効値が小さい場合に白色表示を行うノーマリーホワイトモードではなく、黒色表示を行うノーマリーブラックモードとしても良い。
くわえて、実施形態等については、液晶装置について説明したが、本発明では、画像データ（映像信号）を相展開して、複数本のデータ線に同時サンプリングさせる構成であれば、例えばＥＬ（Electronic Luminescence）素子、電子放出素子、電気泳動素子、ディ
ジタルミラー素子などを用いた装置や、プラズマディスプレイなどにも適用可能である。
ジタルミラー素子などを用いた装置や、プラズマディスプレイなどにも適用可能である。
＜電子機器＞
次に、上述した実施形態に係る電気光学装置を用いた電子機器の一例として、上述した表示パネル１０をライトバルブとして用いたプロジェクタについて説明する。
図２４は、このプロジェクタの構成を示す平面図である。この図に示されるように、プロジェクタ２１００内部には、ハロゲンランプ等の白色光源からなるランプユニット２１０２が設けられている。このランプユニット２１０２から射出された投射光は、内部に配置された３枚のミラー２１０６および２枚のダイクロイックミラー２１０８によってＲ（赤）、Ｇ（緑）、Ｂ（青）の３原色に分離されて、各原色に対応するライトバルブ１００Ｒ、１００Ｇおよび１００Ｂにそれぞれ導かれる。なお、Ｂ色の光は、他のＲ色やＧ色と比較すると、光路が長いので、その損失を防ぐために、入射レンズ２１２２、リレーレンズ２１２３および出射レンズ２１２４からなるリレーレンズ系２１２１を介して導かれる。
次に、上述した実施形態に係る電気光学装置を用いた電子機器の一例として、上述した表示パネル１０をライトバルブとして用いたプロジェクタについて説明する。
図２４は、このプロジェクタの構成を示す平面図である。この図に示されるように、プロジェクタ２１００内部には、ハロゲンランプ等の白色光源からなるランプユニット２１０２が設けられている。このランプユニット２１０２から射出された投射光は、内部に配置された３枚のミラー２１０６および２枚のダイクロイックミラー２１０８によってＲ（赤）、Ｇ（緑）、Ｂ（青）の３原色に分離されて、各原色に対応するライトバルブ１００Ｒ、１００Ｇおよび１００Ｂにそれぞれ導かれる。なお、Ｂ色の光は、他のＲ色やＧ色と比較すると、光路が長いので、その損失を防ぐために、入射レンズ２１２２、リレーレンズ２１２３および出射レンズ２１２４からなるリレーレンズ系２１２１を介して導かれる。
ここで、ライトバルブ１００Ｒ、１００Ｇおよび１００Ｂの構成は、上述した実施形態における表示パネル１０と同様であり、処理回路（図２４では省略）から供給されるＲ、Ｇ、Ｂの各色に対応する画像信号でそれぞれ駆動されるものである。すなわち、このプロジェクタ２１００では、表示パネル１０を含む電気光学装置１が、Ｒ、Ｇ、Ｂの各色に対応して３組設けられた構成となっている。
ライトバルブ１００Ｒ、１００Ｇ、１００Ｂによってそれぞれ変調された光は、ダイクロイックプリズム２１１２に３方向から入射する。そして、このダイクロイックプリズム２１１２において、Ｒ色およびＢ色の光は９０度に屈折する一方、Ｇ色の光は直進する。したがって、各色の画像が合成された後、スクリーン２１２０には、投射レンズ２１１４によってカラー画像が投射されることとなる。
ライトバルブ１００Ｒ、１００Ｇ、１００Ｂによってそれぞれ変調された光は、ダイクロイックプリズム２１１２に３方向から入射する。そして、このダイクロイックプリズム２１１２において、Ｒ色およびＢ色の光は９０度に屈折する一方、Ｇ色の光は直進する。したがって、各色の画像が合成された後、スクリーン２１２０には、投射レンズ２１１４によってカラー画像が投射されることとなる。
なお、ライトバルブ１００Ｒ、１００Ｇおよび１００Ｂには、ダイクロイックミラー２１０８によって、Ｒ、Ｇ、Ｂの各原色に対応する光が入射するので、カラーフィルタを設ける必要はない。また、ライトバルブ１００Ｒ、１００Ｂの透過像は、ダイクロイックミラー２１１２により反射した後に投射されるのに対し、ライトバルブ１００Ｇの透過像はそのまま投射されるので、ライトバルブ１００Ｒ、１００Ｂによる水平走査方向は、ライトバルブ１００Ｇによる水平走査方向と逆向きにして、左右を反転させた像を表示する構成となっている。
電子機器としては、図２４を参照して説明した他にも、テレビジョンや、ビューファインダ型・モニタ直視型のビデオテープレコーダ、カーナビゲーション装置、ページャ、電子手帳、電卓、ワードプロセッサ、ワークステーション、テレビ電話、ＰＯＳ端末、ディジタルスチルカメラ、携帯電話機、タッチパネルを備えた機器等などが挙げられる。そして、これらの各種の電子機器に対して上述した電気光学装置が適用可能なのは言うまでもない。
１…電気光学装置、１０…表示パネル、２０…処理回路、１００…表示領域、１０５…液晶、１１０…画素、１１２…走査線、１１４…データ線、１１６…ＴＦＴ、１１８…画素電極、１２０…液晶容量、１３０…走査線駆動回路、１４０…シフトレジスタ、１５０…データ線選択回路、１６０…サンプリング回路、１６２…画像信号線、１６５…ＴＦＴ、１５１２、１５１４、１５２２、１５２４…ＮＡＮＤ回路、１５１６、１５１８、１５２６、１５２８…ＮＯＴ回路、２１００…プロジェクタ
Claims (9)
- 複数行の走査線と２ｍ（ｍは２以上の整数）列毎にブロック化されたデータ線との交差に対応して設けられ、各々は、前記走査線が選択されたときの、前記データ線にサンプリングされたデータ信号に応じた階調となる複数の画素を有する電気光学装置の駆動回路であって、
前記複数行の走査線を所定の順番で選択する走査線駆動回路と、
前記走査線駆動回路によって１行の走査線が選択される期間を分割した第１および第２期間にわたって、それぞれ所定のパルス信号を前記ブロックに対応して順次出力するシフトレジスタと、
前記シフトレジスタによって出力されたパルス信号にしたがって前記ブロックを順番に指定するとともに、前記第１または第２期間の一方では、指定したブロックに属する２ｍ列のデータ線のうち、奇数列のデータ線をｍ列選択し、前記第１または第２期間の他方では、指定したブロックに属する２ｍ列のデータ線のうち、偶数列のデータ線をｍ列選択するデータ線選択回路と、
ｍ本の画像信号線に供給されたデータ信号を、前記データ線選択回路によって選択されたｍ列のデータ線にそれぞれサンプリングするサンプリング回路と、
を具備することを特徴とする電気光学装置の駆動回路。 - 前記データ線選択回路は、
前記第１または第２期間の一方であることを指定する期間指定信号と前記シフトレジスタによるパルス信号との論理演算によって奇数列のデータ線を選択し、
前記偶数列用の論理回路は、前記第１または第２期間の他方であることを指定する期間指定信号と前記シフトレジスタによるパルス信号との論理演算によって偶数列のデータ線を選択する
ことを特徴とする請求項１に記載の電気光学装置の駆動回路。 - 前記データ線選択回路は、
各ブロックに対応して奇数列用および偶数列用の論理回路を備え、
前記奇数列用の論理回路は、前記第１または第２期間の一方であることを指定する期間指定信号と、前記シフトレジスタによるパルス信号と、所定のイネーブル信号との論理演算により、前記第１または第２期間の一方において奇数列のデータ線をｍ列選択する信号を出力し、
前記偶数列用の論理回路は、
前記第１または第２期間の他方であることを指定する期間指定信号と、前記シフトレジスタによるパルス信号と、所定のイネーブル信号との論理演算により、前記第１または第２期間の他方において偶数列のデータ線をｍ列選択する信号を出力する
ことを特徴とする請求項２に記載の電気光学装置の駆動回路。 - 前記データ線選択回路は、各ブロックに対応して、
前記シフトレジスタによるパルス信号を、所定のイネーブル信号との論理演算により前記ブロック毎に排他的な信号とさせる共通論理回路と、
前記第１または第２期間の一方であることを指定する期間指定信号と、前記共通論理回路による出力信号との論理演算により、前記第１または第２期間の一方において奇数列のデータ線をｍ列選択する信号を出力する奇数列用の論理回路と、
前記第１または第２期間の他方であることを指定する期間指定信号と、前記共通論理回路による出力信号との論理演算により、前記第１または第２期間の他方において偶数列のデータ線をｍ列選択する信号を出力する偶数列用の論理回路と、
を有することを特徴とする請求項２に記載の電気光学装置の駆動回路。 - 前記シフトレジスタは、入力したパルスをクロック信号で順次シフトした各パルス信号を、互いに隣接するブロックの２以上に対応させて出力し、
前記データ線選択回路は、前記シフトレジスタにより出力されたパルス信号を、所定のイネーブル信号との論理演算により、当該２以上のブロックにおいて互いに排他的な指定とさせる論理回路を有する、
ことを特徴とする請求項１に記載の電気光学装置の駆動回路。 - 前記シフトレジスタは、入力したパルスをクロック信号で順次シフトした各パルスを、隣接するもの同士でパルス幅が互いに重複させながら出力し、
前記データ線選択回路は、前記シフトレジスタにより出力されたパルス信号を、所定のイネーブル信号との論理演算により、前記パルス信号に対応するブロック同士において互いに排他的な指定とさせる論理回路を有する、
ことを特徴とする請求項１に記載の電気光学装置の駆動回路。 - 前記複数行の走査線を、当該走査線の配列方向に沿って少なくとも第１群および第２群に分ける一方、垂直走査期間を少なくとも第１および第２フィールドに分けて、
前記走査駆動回路は、前記第１および第２フィールドのそれぞれにおいて、前記第１および第２群に属する走査線を交互に、かつ、所定の方向に向かって順番に選択する
ことを特徴とする請求項１に記載の電気光学装置の駆動回路。 - 複数行の走査線と２ｍ（ｍは２以上の整数）列毎にブロック化されたデータ線との交差に対応して設けられ、各々は、前記走査線が選択されたときの、前記データ線にサンプリングされたデータ信号に応じた階調となる複数の画素と、
前記複数行の走査線を所定の順番で選択する走査線駆動回路と、
前記走査線駆動回路によって１行の走査線が選択される期間を分割した第１および第２期間にわたって、それぞれ所定のパルス信号を前記ブロックに対応して順次出力するシフトレジスタと、
前記シフトレジスタによって出力されたパルス信号にしたがって前記ブロックを順番に指定するとともに、前記第１または第２期間の一方では、指定したブロックに属する２ｍ列のデータ線のうち、奇数列のデータ線をｍ列選択し、前記第１または第２期間の他方では、指定したブロックに属する２ｍ列のデータ線のうち、偶数列のデータ線をｍ列選択するデータ線選択回路と、
ｍ本の画像信号線に供給されたデータ信号を、前記データ線選択回路によって選択されたｍ列のデータ線にそれぞれサンプリングするサンプリング回路と、
を具備することを特徴とする電気光学装置。 - 請求項８に記載の電気光学装置を有することを特徴とする電子機器。
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