JP6653551B2 - 表示装置及び表示装置の駆動方法 - Google Patents

Description

本発明は、表示装置における画素の回路構成に係り、表示素子を駆動するトランジスタの特性を補償して動作する画素の回路構成に関する。

有機エレクトロルミネッセンス材料を用いた発光素子を各画素に設け、個別に発光を制御することで画像を表示する表示装置が開発されている。発光素子は、一方をアノード電極、他方をカソード電極として区別される一対の電極間に有機エレクトロルミネセンス材料を含む層（以下、「有機層」ともいう。）を挟んだ構造を有している。このような発光素子で画素が形成される表示装置は、一方の電極が画素ごとに設けられた画素電極と、他方の電極が複数の画素に共通の電位が印加される共通電極とを有している。表示装置は、共通電極の電位を一定電位として、各画素の画素電極の電位を個別に制御することで画像を表示する。

画素に設けられた発光素子はトランジスタと接続されている。このトランジスタは発光素子を駆動することから、駆動トランジスタとも呼ばれている。画素が配列する画素領域において、各画素に設けられる駆動トランジスタは、理想的には特性が均一であることが望まれる。しかし、実際には画素領域に設けられる複数の駆動トランジスタは、電気的特性にばらつきがある。時に、駆動トランジスタのしきい値電圧にばらつきがあり、それによって複数の駆動トランジスタに同じゲート電圧を加えても、ドレイン電流が変動するという問題がある。それによって、発光素子の輝度がばらついてしまい、画像の表示品位を劣化させることが知られている。このような問題に対し、各画素に設けられる駆動トランジスタのしきい値電圧を補償する技術が開示されている（例えば、特許文献１及び２参照。）。

米国特許出願公開第２００６／００２３５５１号明細書 米国特許出願公開第２００７／０２６２９３１号明細書

駆動トランジスタのしきい値電圧を補償するオフセットキャンセル動作は、ｎチャネル型の駆動トランジスタの場合、ソース電位をフローティング状態とすることでソース電位を変化させ、駆動トランジスタのゲート−ソース間電圧をしきい値電圧Ｖｔｈに設定する。その状態で，該当画素に表示させたい信号のデータ電圧を書き込むことで、ゲートに接続された保持容量にしきい値電圧が補正されたデータ信号の電圧を保持させている。

駆動トランジスタのしきい値電圧をゲート−ソース間（若しくはゲート−ドレイン間）に設定するには、駆動トランジスタのドレインに所定のドレイン電圧を印加してドレイン電流を流す必要がある。しかし、ドレイン電圧を印加する配線の配線抵抗の影響があると、オフセットキャンセル動作自体にばらつきが生じ、しきい値電圧Ｖｔｈの補償が十分に成されないという問題が生じる。例えば、ドレイン電圧を印加する配線が水平方向に伸長している画素領域において、水平方向の画素間で輝度分布が生じてしまうという問題がある。また、配線抵抗の影響により電圧降下が生じると、オフセットキャンセルが十分に成されず、駆動トランジスタのしきい値電圧が十分に補償されないという問題がある。このような問題が、画素の高精細化による配線の微細化、または画素領域の大型化（大画面化）を図るとき、特に顕著な問題となる。

本発明は、このような問題に鑑み、画素領域内における輝度分布の均一化を図ることを目的の一つとする。

本発明の一実施形態によれば、少なくとも２つの入出力端子と、２つの入出力端子間を流れる電流を制御するゲートとを備えた駆動トランジスタと、入出力端子の一方とゲートとの接続を制御する第１スイッチング素子と、一方の端子がゲートに接続される保持容量素子と、保持容量素子の他方の端子とデータ信号が与えられる第１信号線との接続を制御する第２スイッチング素子と、第２スイッチング素子と並列に配置され保持容量素子の他方の端子とリファレンス信号が与えられる第２信号線との接続を制御する第３スイッチング素子と、入出力端子の他方と第１電位が与えられる第１電源線との接続を制御する第４スイッチング素子と、一方の端子が駆動トランジスタと接続され他方の端子が第１電位より低電位の第２電位を与える第２電源線と接続される発光素子と、駆動トランジスタの一方の端子と発光素子の一方の端子との間の接続を制御する第５スイッチング素子と、を含む画素を有し、駆動トランジスタは、入出力端子の他方に、第１電位より低く第２電位よりも高い第３電位の印加を制御する第６スイッチと接続された第３電源線が接続されている表示装置が提供される。

本発明の一実施形態によれば、少なくとも２つの入出力端子と、２つの入出力端子間を流れる電流を制御するゲートとを備えた駆動トランジスタと、入出力端子の一方とゲートとの接続を制御する第１スイッチング素子と、一方の端子がゲートに接続される保持容量素子と、保持容量素子の他方の端子と、データ信号が与えられる第１信号線との接続を制御する第２スイッチング素子と、第２スイッチング素子と並列に配置され、保持容量素子の他方の端子と、リファレンス信号が与えられる第２信号線との接続を制御する第３スイッチング素子と、入出力端子の他方と、第１電位が与えられる第１電源線との接続を制御する第４スイッチング素子と、駆動トランジスタから一方の端子に駆動電流が供給され、他方の端子が第１電位より低電位の第２電位を与える第２電源線と接続される発光素子と、駆動トランジスタの一方の端子と発光素子の一方の端子との間の接続を制御する第５スイッチング素子と、を含み、駆動トランジスタは、入出力端子の他方に、第１電位より低く第２電位よりも高い第３電位の印加を制御する第６スイッチング素子と接続された第３電源線が接続された画素を有する表示装置の駆動方法であって、リセット期間において、第１スイッチング素子及び第５スイッチング素子がオン、第４スイッチング素子がオフとなり、保持容量素子に第３スイッチング素子を介して第２信号線からリファレンス電位が印加され、第３電源線から駆動トランジスタの入出力端子の他方に第３電位が印加され、信号書込及びオフセットキャンセル期間において、第１スイッチング素子及び第４スイッチング素子がオンとなり、第５スイッチング素子がオフとなり、保持容量素子の他方の端子に第２スイッチング素子を介して第１信号線からデータ信号に基づく電位が与えられ、第１電源線から駆動トランジスタの入出力端子の他方に第１電位が印加され、発光期間において、第１スイッチング素子がオフ、第４スイッチング素子及び第５スイッチング素子がオンとなり、保持容量素子の他方の端子に第３スイッチング素子を介してリファレンス電位が印加され、第１電源線から駆動トランジスタを介して流れる電流によって発光素子が発光する表示装置の駆動方法が提供される。

本発明の一実施形態によれば、少なくとも２つの入出力端子と、２つの入出力端子間を流れる電流を制御するゲートとを備えた駆動トランジスタと、入出力端子の一方とゲートとの接続を制御する第１スイッチング素子と、一方の端子が前記ゲートに接続される保持容量素子と、保持容量素子の他方の端子とデータ信号が与えられる第１信号線との接続を制御する第２スイッチング素子と、第２スイッチング素子と並列に配置され、保持容量素子の他方の端子とリファレンス信号が与えられる第２信号線との接続を制御する第３スイッチング素子と、入出力端子の他方と第１電位が与えられる第１電源線との接続を制御する第４スイッチング素子と、一方の端子が駆動トランジスタと接続され他方の端子が第１電位より低電位の第２電位を与える第２電源線と接続される発光素子と、駆動トランジスタの一方の端子と発光素子の前記一方の端子との間の接続を制御する第５スイッチング素子と、を含む画素を有し、駆動トランジスタは、入出力端子の他方に、第１電位より低く第２電位よりも高い第３電位の印加を制御する第６スイッチング素子と接続された第３電源線が接続された、第１画素乃至第４画素を含み、第１画素及び第２画素、並びに第３画素及び第４画素が行方向に配置され、第１画素及び前記第３画素、並びに第２画素及び第４画素が列方向に配置され、第４スイッチング素子が、第１画素乃至第４画素間で共有され、第２スイッチング素子及び第３スイッチング素子が、列方向に配列する第１画素及び第３画素、並びに第２画素及び第４画素で共有されている表示装置が提供される。

本発明の一実施形態に係る表示装置の構成を説明する斜視図である。 本発明の一実施形態に係る表示装置の構成を説明する図である。 本発明の一実施形態に係る表示装置における画素の回路構成を示す図である。 本発明の一実施形態に係る表示装置の駆動方法を説明するタイミングチャートである。 本発明の一実施形態に係る表示装置の駆動方法を説明する回路図である。 本発明の一実施形態に係る表示装置の駆動方法を説明する回路図である。 本発明の一実施形態に係る表示装置の駆動方法を説明する回路図である。 本発明の一実施形態に係る表示装置の駆動方法を説明する回路図である。 本発明の一実施形態に係る表示装置における画素の回路構成を示す図である。 本発明の一実施形態に係る表示装置の駆動方法を説明するタイミングチャートである。 本発明の一実施形態に係る表示装置の画素領域における回路構成を示す図である。 本発明の一実施形態に係る表示装置の駆動方法を説明するタイミングチャートである。 本発明の一実施形態に適用され得る画素の部分構造を示す断面図である。

以下、本発明の実施の形態を、図面等を参照しながら説明する。但し、本発明は多くの異なる態様で実施することが可能であり、以下に例示する実施の形態の記載内容に限定して解釈されるものではない。図面は説明をより明確にするため、実際の態様に比べ、各部の幅、厚さ、形状等について模式的に表される場合があるが、あくまで一例であって、本発明の解釈を限定するものではない。また、本明細書と各図において、既出の図に関して前述したものと同様の要素には、同一の符号を付して、詳細な説明を適宜省略することがある。

本明細書において、ある部材又は領域が他の部材又は領域の「上に（又は下に）」あるとする場合、特段の限定がない限りこれは他の部材又は領域の直上（又は直下）にある場合のみでなく他の部材又は領域の上方（又は下方）にある場合を含み、すなわち、他の部材又は領域の上方（又は下方）において間に別の構成要素が含まれている場合も含む。

本明細書において、電気的に接続とは、電圧の経路、電流の経路が形成されている状態あるいは形成される状態をいうものとする。例えば、たとえば、第１のトランジスタと第２のトランジスタ間に、第３のトランジスタが配置されていても、第１のトランジスタと第２のトランジスタは電気的に接続されている。また、本明細書において、接続を、電気的に接続の意味として使用する場合がある。

［表示装置の構成］
図１は、本発明の一実施形態に係る表示装置１００の概要を斜視図で示す。表示装置１００は、複数の画素１０４が配列する画素領域１０２、走査線駆動回路１０６、データ線駆動回路１０８を含む。これらは第１基板１１０に設けられている。第１基板１１０には信号が入力される端子部１０９が設けられる。端子部１０９には配線基板１１１が接続される。配線基板１１１はフレキシブル回路基板（ＦＰＣ基板）とも呼ばれ、表示装置１００に信号を与える外部機器との接続に用いられる。画素領域１０２は、大気に晒されないように封止材１１２で覆われている。封止材１１２は、ガラス基板のような硬質基板であってもよいが、有機樹脂フィルム基板又は有機樹脂層であってもよい。

図２は、表示装置１００における画素領域１０２に設けられる配線の構成を示す。図２は、画素領域１０２に、画素１０４がｍ行ｎ列に配列する場合の一例を示す。この場合、画素領域１０２における画素数はｍ×ｎ個となる。なお、図２は、画素１０４が正方配列する例を示すが、本発明これに限定されずデルタ配列等、他の配列形式も適用可能である。

画素１０４には表示素子が設けられる。各画素１０４は走査線駆動回路１０６及びデータ線駆動回路１０８によって駆動される。本発明の一実施形態において、表示素子として発光素子が用いられる。発光素子として、例えば、有機エレクトロルミネセンス材料を用いた有機エレクトロルミネセンス素子が用いられる。

走査線駆動回路１０６は、第１走査信号線ＴＧ１〜ＴＧｍ、第２走査信号線ＩＧ１〜ＩＧｍ、第３走査信号線ＢＧ１〜ＢＧｍ、第４走査信号線ＥＧ１〜ＥＧｍが接続される。走査線駆動回路１０６はシフトレジスタを含んで構成され、各走査線には順次制御信号が出力される。画素領域１０２において、第１走査信号線ＴＧ１〜ＴＧｍ、第２走査信号線ＩＧ１〜ＩＧｍ、第３走査信号線ＢＧ１〜ＢＧｍ、第４走査信号線ＥＧ１〜ＥＧｍは、画素の各行に対応して配設されている。また、走査線駆動回路１０６からは各行に対応して電源線ＰＶＤ１〜ＰＶＤｍが接続される。電源線の詳細は後述される。

データ線駆動回路１０８は、第１信号線ＶＳ１〜ＶＳｎと、第２信号線ＶＲ１〜ＶＲｎとが接続される。データ線駆動回路１０８は、第１信号線ＶＳ１〜ＶＳｎに映像を表示するデータ信号を出力する。また、データ線駆動回路１０８は、第２信号線ＶＲ１〜ＶＲｍにリファレンス信号を出力する。画素領域１０２において、第１信号線ＶＳ及び第２信号線ＶＲは、各列に対応して配設される。

なお、上記の説明において、なお、便宜上使用する符号「ｍ」、「ｎ」は整数であり、画素領域１０２に配設される各々の信号線の本数に対応する。

［画素の回路構成１］
図３は、画素１０４の回路構成を示す。本発明の一実施形態に係る表示装置１００の画素１０４は、駆動トランジスタＤＲＴ、第１スイッチング素子ＴＣＴ、第２スイッチング素子ＩＣＴ１、第３スイッチング素子ＩＣＴ２、第４スイッチング素子ＢＣＴ３、第５スイッチング素子ＥＭＴ、発光素子ＥＭＤ、保持容量素子ＣＳを含んで構成される。

本発明の一実施形態に係る表示装置１００の画素１０４は、以下で説明するように、第１スイッチング素子ＴＣＴ、第２スイッチング素子ＩＣＴ１及び第５スイッチング素子ＥＭＴが一導電型のトランジスタで設けられ、第３スイッチング素子ＩＣＴ２及び第４スイッチング素子ＢＣＴ３が一導電型とは逆の導電型のトランジスタで設けられている。

駆動トランジスタＤＲＴは、少なくとも２つの入出力端子と、この入出力端子間を流れる電流を制御する制御端子としてのゲートとを備えている。駆動トランジスタＤＲＴは、入出力端子としてソース及びドレインを備えている。駆動トランジスタＤＲＴは、例えば、絶縁ゲート型電界効果トランジスタが用いられ、好適には絶縁ゲート型電界効果トランジスタの一種として薄膜トランジスタが用いられる。

本発明の一実施形態において、駆動トランジスタＤＲＴはｐチャネル型トランジスタが用いられる。駆動トランジスタＤＲＴは、入出力端子の一方が第１電源線ＰＶＨ側に配置され、他方の端子が第２電源線ＰＶＳ側に配置される。以下の説明では、便宜上、駆動トランジスタＤＲＴにおいて、第１電源線ＰＶＨ側の入出力端子をソース、第２電源線ＰＶＳ側の入出力端子をドレインとする。

第１電源線ＰＶＨには第１電位ＰＶＤＤ＿Ｈが印加され、第２電源線ＰＶＳには第２電位ＰＶＳＳが印加される。ここで、第１電位ＰＶＤＤ＿Ｈは第２電位ＰＶＳＳより高電位であるものとする。

発光素子ＥＭＤは２端子素子でありダイオード特性を示す。発光素子ＥＭＤは、順方向バイアスされ、発光しきい値電圧以上の電圧が印加されると発光する。発光素子ＥＭＤは、通常の動作の範囲内において電流量の増減に比例して発光強度が変化する。発光素子ＥＭＤは一方の端子（例えば、アノード）が駆動トランジスタＤＲＴの一方の端子（ドレイン）と電気的に接続され、他方の端子（例えば、カソード）が第２電源線ＰＶＳと電気的に接続される。

駆動トランジスタＤＲＴのゲートには保持容量素子ＣＳが接続される。また、駆動トランジスタＤＲＴのゲートとドレインとの間には、第１スイッチング素子ＴＣＴが設けられる。第１スイッチング素子ＴＣＴは、駆動トランジスタＤＲＴの入出力端子の一方とゲートとの接続を制御する。

なお、スイッチング素子は、オンのとき導通状態を形成し、オフのとき非導通状態を形成する素子であるものとする。スイッチング素子は、例えば、トランジスタを用いて形成される。

第１スイッチング素子ＴＣＴは第１走査信号線ＴＧの制御信号（振幅ＶＧＨ／ＶＧＬ）でオン及びオフの状態が制御される。第１スイッチング素子ＴＣＴがオンになると、ゲートとドレインが電気的に接続され、駆動トランジスタＤＲＴはダイオード接続された状態となる。本発明の一実施形態において、第１スイッチング素子ＴＣＴは、ｎチャネル型トランジスタにより形成される。

なお、走査信号線により与えられる制御信号として振幅ＶＧＨの信号は、ｎチャネル型トランジスタをオンにし、ｐチャンルトランジスタをオフにする電圧レベルを有し、振幅ＶＧＬ（又は「振幅ＶＧＬ１」とも表記される。）の信号は、ｎチャネル型トランジスタをオフにし、ｐチャンルトランジスタをオンにする電圧レベルを有するものとする。

保持容量素子ＣＳは、一方の端子が駆動トランジスタＤＲＴのゲートと電気的に接続され、他方の端子が第２スイッチング素子ＩＣＴ１及び第３スイッチング素子ＩＣＴ２の一方の端子と接続される。第２スイッチング素子ＩＣＴ１と第３スイッチング素子ＩＣＴ２とは並列に配置され、信号が出力される側の一方の端子が共に保持容量素子ＣＳの他方の端子と電気的に接続される。

第２スイッチング素子ＩＣＴ１の信号入力側である他方の端子は、データ信号が与えられる第１信号線ＶＳと電気的に接続される。第３スイッチング素子ＩＣＴ２の信号入力側である他方の端子は、リファレンス信号が与えられる第２信号線ＶＲと電気的に接続される。第２スイッチング素子ＩＣＴ１と第３スイッチング素子ＩＣＴ２とは、第２走査信号線ＩＧの制御信号（振幅ＶＧＨ／ＶＧＬ）によってオン及びオフの動作が制御される。

第２スイッチング素子ＩＣＴ１と第３スイッチング素子ＩＣＴ２とは排他的な動作をする。すなわち、同じ制御信号（振幅ＶＧＨ／ＶＧＬ）が印加されたとき、第２スイッチング素子ＩＣＴ１及び第３スイッチング素子ＩＣＴ２の一方はオンとなり他方がオフとなる動作をする。第２スイッチング素子ＩＣＴ１と第３スイッチング素子ＩＣＴ２とによる回路は、２つの入力信号に対し一つの信号を出力する選択回路とみなすこともできる。このような動作を実現するために、第２スイッチング素子ＩＣＴ１が一導電型のトランジスタで形成される場合、第３スイッチング素子ＩＣＴ２は一導電型とは逆の導電型のトランジスタで形成される。図３は、第２スイッチング素子ＩＣＴ１がｎチャネル型トランジスタで形成され、第３スイッチング素子ＩＣＴ２がｐチャネル型トランジスタで形成される場合を示す。

駆動トランジスタＤＲＴの他方の端子（ソース）は、第４スイッチング素子ＢＣＴ３を介して第１電源線ＰＶＨと電気的に接続される。第４スイッチング素子ＢＣＴ３がオンのとき、駆動トランジスタＤＲＴのソースは第１電源線ＰＶＨと導通状態となり、第１電位ＰＶＤＤ＿Ｈが印加される。

また、駆動トランジスタＤＲＴのソースには、第３電源線ＰＶＤが電気的に接続されている。第３電源線ＰＶＤには、第３電位ＰＶＤＤ＿Ｌが印加される。なお、第３電位ＰＶＤＤ＿Ｌは、第１電位ＰＶＤＤ＿Ｈよりも低く、第２電位ＰＶＳＳよりも高い、第１電位ＰＶＤＤ＿Ｈと第２電位ＰＶＳＳとの間の電位であるものとする。

第３電源線ＰＶＤは、第６スイッチング素子ＢＣＴ２と接続される。第３電源線ＰＶＤは、第６スイッチング素子ＢＣＴ２を介して第３電位ＰＶＤＤ＿Ｌが印加される。第６スイッチング素子ＢＣＴ２は、第３電源線ＰＶＤに第３電位ＰＶＤＤ＿Ｌを与えるタイミングを制御する。第６スイッチング素子ＢＣＴ２は、画素１０４及び画素領域１０２に設けられていなくてもよく、例えば、走査線駆動回路１０６の領域に配設される。

第６スイッチング素子ＢＣＴ２は、第３走査信号線ＢＧの制御信号（振幅ＶＧＨ／ＶＧＬ）によってオン及びオフの動作が制御される。すなわち、第４スイッチング素子ＢＣＴ３と第６スイッチング素子ＢＣＴ２とは同じ第３走査信号線ＢＧの制御信号（振幅ＶＧＨ／ＶＧＬ）によってオン及びオフの動作が制御される。ここで、第４スイッチング素子ＢＣＴ３と第６スイッチング素子ＢＣＴ２とは排他的な動作をする。すなわち、同じ制御信号（振幅ＶＧＨ／ＶＧＬ）が印加されたとき、第４スイッチング素子ＢＣＴ３及び第６スイッチング素子ＢＣＴ２の一方はオンとなり他方がオフとなる動作をする。このような動作を実現するために、第４スイッチング素子ＢＣＴ３が一導電型のトランジスタで形成される場合、第６スイッチング素子ＢＣＴ２は一導電型とは逆の導電型のトランジスタで形成される。図３は、第４スイッチング素子ＢＣＴ３がｐチャネル型トランジスタで形成され、第６スイッチング素子ＢＣＴ２がｎチャネル型トランジスタで形成される場合を示す。

第４スイッチング素子ＢＣＴ３、第６スイッチング素子ＢＣＴ２は、いずれも第３走査信号線ＢＧの制御信号（振幅ＶＧＨ／ＶＧＬ）によって制御される。第１電源線ＰＶＨと第３電源線ＰＶＤが共に駆動トランジスタＤＲＴのソースに接続されているので、この２つの電源線から異なるレベルの電位が印加されることは好ましくない。そこで、第４スイッチング素子ＢＣＴ３と第６スイッチング素子ＢＣＴ２とは、排他的な動作をするように構成されている。すなわち、第４スイッチング素子ＢＣＴ３が一導電型のトランジスタで形成されるとき、第６スイッチング素子ＢＣＴ２は一導電型とは逆の導電型のトランジスタで形成される。図３は、第４スイッチング素子ＢＣＴ３がｐチャネル型トランジスタで形成され、第６スイッチング素子ＢＣＴ２がｎチャネル型トランジスタで形成される場合を示す。これにより、第４スイッチング素子ＢＣＴ３及び第６スイッチング素子ＢＣＴ２に第３走査信号線ＢＧから同じ制御信号（振幅ＶＧＨ／ＶＧＬ）が印加されても、両者のスイッチング素子が同時にオンにならないようにすることができる。

発光素子ＥＭＤに流れる電流は駆動トランジスタＤＲＴにより制御される。発光素子ＥＭＤの一方の端子（アノード）と駆動トランジスタＤＲＴの一方の端子（ドレイン）との間には、第５スイッチング素子ＥＭＴが設けられる。第５スイッチング素子ＥＭＴは、発光素子ＥＭＤの一方の端子（アノード）と駆動トランジスタＤＲＴの一方の端子（ドレイン）との電気的な接続を制御する。第５スイッチング素子ＥＭＴのオン及びオフの動作は、第４走査信号線ＥＧの制御信号（振幅ＶＧＨ／ＶＧＬ）によって制御される。図３は、第５スイッチング素子ＥＭＴが、ｎチャネル型トランジスタで形成される一例を示す。第５スイッチング素子ＥＭＴがオンのとき、駆動トランジスタＤＲＴからドレイン電流が発光素子ＥＭＤに流れ発光する。

駆動トランジスタＤＲＴは、発光素子ＥＭＤに流れる電流量を制御し、第５スイッチング素子ＥＭＴは、発光素子ＥＭＤの発光タイミングを制御するスイッチング素子として機能する。このような機能を有する第５スイッチング素子ＥＭＴを設けることで、画素ごとに発光タイミングを制御することが可能となる。

図３で示す画素１０４において、第１電源線ＰＶＨは、少なくとも画素の配列に対して列方向に対応して配設される。また、第１電源線ＰＶＨは、画素に配列に対して、行方向及び列方向に網目状に配設されていてもよい。これにより、画素領域内の各画素に均一に第１電位ＰＶＤＤ＿Ｈを印加することができる。それにより、画像表示の均一化を図ることができる。

［表示装置の動作１］
次に、図３で示す画素の動作について説明する。表示装置１００は、リセット期間、信号書込及びオフセットキャンセル期間、発光期間の少なくとも３つの期間を含んで駆動される。リセット期間と、信号書込及びオフセットキャンセル期間との間には、走査線に印加する制御信号の波形が遷移する待機期間（アイドル期間）が含まれていてもよい。

図４は、第１走査信号線ＴＧ、第２走査信号線ＩＧ、第３走査信号線ＢＧ及び第４走査信号線ＥＧのタイミングチャートを示す。また、これらの走査信号線の制御信号と同期する、第１信号線ＶＳに与えられるデータ信号Ｖｓｉｇ（以下、データ信号に基づく電位を「データ電位Ｖｓｉｇ」ともいう。）と、第２信号線ＶＲに与えられるリファレンス信号Ｖｒｅｆ（以下、リファレンス信号に基づく電位を「リファレンス電位Ｖｒｅｆ」ともいう。）を示す。

リセット期間は、保持容量素子ＣＳを放電させ、リファレンス電位Ｖｒｅｆで充電する動作が行われる。このときの画素回路の状態を図５に示す。なお、図５は、簡単のために、第１スイッチング素子ＴＣＴ、第２スイッチング素子ＩＣＴ１、第３スイッチング素子ＩＣＴ２、第４スイッチング素子ＢＣＴ３、第５スイッチング素子ＥＭＴ及び第６スイッチング素子ＢＣＴ２をスイッチ記号で示している。

第１走査信号線ＴＧの制御信号（振幅ＶＧＨ／ＶＧＬ）がハイレベルの電位（振幅ＶＧＨ）となり、第１スイッチング素子ＴＣＴはオンになる。第２走査信号線ＩＧの制御信号（振幅ＶＧＨ／ＶＧＬ）はローレベルの電位（振幅ＶＧＬ）であり、第２スイッチング素子ＩＣＴ１がオフ、第３スイッチング素子ＩＣＴ２がオンとなり、保持容量素子ＣＳの他方の端子は第２信号線ＶＲと接続されリファレンス電位Ｖｒｅｆが印加される。

第４走査信号線ＥＧの制御信号（振幅ＶＧＨ／ＶＧＬ）はハイレベルの電位（振幅ＶＧＨ）であり、第５スイッチング素子ＥＭＴはオンになる。保持容量素子ＣＳの一方の端子は、第１スイッチング素子ＴＣＴ、第５スイッチング素子ＥＭＴ及び発光素子ＥＭＤを介して第２電源線ＰＶＳと接続された状態となる。これにより、保持容量素子ＣＳに充電されていた電荷（前フレームで充電された電荷）が放電される。

保持容量素子ＣＳは、発光素子ＥＭＤの一方の端子（駆動トランジスタＤＲＴのドレインと接続される側の端子）の電位が、第２電位ＰＶＳＳに発光素子ＥＭＤのしきい値電圧Ｖｅｍを加えた電位（ＰＶＳＳ＋Ｖｅｍ）に収束するまで放電する。第３走査信号線ＢＧの制御信号（振幅ＶＧＨ／ＶＧＬ）はハイレベルの電位（振幅ＶＧＨ）であり、第３スイッチング素子ＢＣＴ３はオフ、第６スイッチング素子ＢＣＴ２はオンになり、駆動トランジスタＤＲＴのソースには第３電源線ＰＶＤから第３電位ＰＶＤＤ＿Ｌが印加される。これにより、駆動トランジスタＤＲＴのソース及びドレインが第３電位ＰＶＤＤ＿Ｌと同電位にリセットされる。リセット期間において保持容量素子ＣＳは、第２信号線ＶＲに接続され、リファレンス電位Ｖｒｅｆで充電されるので、前フレームで書き込まれたデータ信号のデータが消去される。

待機期間（アイドル期間）では、保持容量素子ＣＳが第２電源線ＰＶＳから切り離され、駆動トランジスタＤＲＴのソースに第１電位ＰＶＤＤ＿Ｈが印加される。このときの画素回路の状態を図６に示す。第１走査信号線ＴＧの制御信号（振幅ＶＧＨ／ＶＧＬ）はローレベルの電位（振幅ＶＧＬ）となり、第１スイッチング素子ＴＣＴはオフとなる。第２走査信号線ＩＧの制御信号（振幅ＶＧＨ／ＶＧＬ）はローレベルの電位（振幅ＶＧＬ）であり、第２スイッチング素子ＩＣＴ１がオフ、第３スイッチング素子ＩＣＴ２がオンとなり、保持容量素子ＣＳの一方の端子には第２信号線ＶＲからリファレンス電位Ｖｒｅｆが印加された状態が維持される。

第４走査信号線ＥＧの制御信号（振幅ＶＧＨ／ＶＧＬ）はハイレベルからローレベルの電位（振幅ＶＧＬ）に変化し、第５スイッチング素子ＥＭＴはオンからオフに変化する。これにより、駆動トランジスタＤＲＴと発光素子ＥＭＤとの接続が遮断される。その後、第３走査信号線ＢＧの制御信号（振幅ＶＧＨ／ＶＧＬ）がハイレベルからローレベルの電位（振幅ＶＧＬ）に変化し、第６スイッチング素子ＢＣＴ２がオフ、第３スイッチング素子ＢＣＴ３がオンになる。これにより、駆動トランジスタＤＲＴのソースには、第１電源線ＰＶＨから第１電位ＰＶＤＤ＿Ｈが印加される。

信号書込及びオフセットキャンセル期間では、駆動トランジスタＤＲＴのしきい値電圧Ｖｔｈを補償する動作が行われ、保持容量素子ＣＳにはデータ信号が書き込まれる。このときの画素回路の状態を図７に示す。第２走査信号線ＩＧの制御信号（振幅ＶＧＨ／ＶＧＬ）はローレベルからハイレベルの電位（振幅ＶＧＨ）に変化し、第２スイッチング素子ＩＣＴ１がオン、第３スイッチング素子ＩＣＴ２はオフとなり、保持容量素子ＣＳの他方の端子には第１信号線ＶＳからデータ電位Ｖｓｉｇが印加される。

その後、第１走査信号線ＴＧの制御信号（振幅ＶＧＨ／ＶＧＬ）がハイレベルの電位（振幅ＶＧＨ）となり、第１スイッチング素子ＴＣＴはオンとなる。これにより、駆動トランジスタＤＲＴのドレインとゲートが導通状態となる。第３走査信号線ＢＧの制御信号（振幅ＶＧＨ／ＶＧＬ）はローレベルの電位（振幅ＶＧＬ）であり、第３スイッチング素子ＢＣＴ３がオン、第６スイッチング素子ＢＣＴ２がオフになる。これにより、駆動トランジスタＤＲＴのソースには、第１電源線ＰＶＨから第１電位ＰＶＤＤ＿Ｈが印加される。

第４走査信号線ＥＧの制御信号（振幅ＶＧＨ／ＶＧＬ）は最初ローレベルの電位（振幅ＶＧＬ）であり、第５スイッチング素子ＥＭＴはオフ状態である。これにより駆動トランジスタＤＲＴのドレインは、第１電位ＰＶＤＤ＿Ｈからしきい値電圧Ｖｔｈ分低下した電位に収束する（ＰＶＤＤ＿Ｈ−Ｖｔｈ）。保持容量素子ＣＳには、第１信号線ＶＳからデータ電位Ｖｓｉｇが印加されているので、保持容量素子ＣＳの両端子間の電圧はＶｓｉｇ−（ＰＶＤＤ＿Ｈ−Ｖｔｈ）となる。このとき、第５スイッチング素子ＥＭＴはオフとなっているので、発光素子ＥＭＤには発光しきい値電圧以上の電圧は印加されず、非発光の状態となっている。

発光期間では、発光素子ＥＭＤに駆動トランジスタＤＲＴからドレイン電流が流れ、その電流量に応じた強度で発光する。このときの画素回路の状態を図８に示す。第１走査信号線ＴＧの制御信号（振幅ＶＧＨ／ＶＧＬ）はハイレベルからローレベルの電位（振幅ＶＧＬ）に変化しており、第１スイッチング素子ＴＣＴはオフとなっている。第２走査信号線ＩＧの制御信号（振幅ＶＧＨ／ＶＧＬ）はハイレベルからローレベルの電位（振幅ＶＧＬ）に変化し、第２スイッチング素子ＩＣＴ１がオフ、第３スイッチング素子ＩＣＴ２がオンとなり、保持容量素子ＣＳの他方の端子にはリファレンス電位Ｖｒｅｆが印加される。それにより、保持容量素子ＣＳの電圧はＶｒｅｆ−Ｖｓｉｇ＋（ＰＶＤＤ＿Ｈ−Ｖｔｈ）となる。

第３走査信号線ＢＧの制御信号（振幅ＶＧＨ／ＶＧＬ）はハイレベルの電位（振幅ＶＧＨ）であり、第４スイッチング素子ＢＣＴ３がオンになり、第６スイッチング素子ＢＣＴ２がオフになる。これにより駆動トランジスタＤＲＴのソースには、第１電源線ＰＶＨから第１電位ＰＶＤＤ＿Ｈが印加される。そして、第４走査信号線ＥＧの制御信号（振幅ＶＧＨ／ＶＧＬ）がローレベルからハイレベルの電位（振幅ＶＧＨ）に変化して、第５スイッチング素子ＥＭＴがオンになる。駆動トランジスタＤＲＴのゲート電圧で制御されたドレイン電流が流れ、発光素子ＥＭＤは発光する。駆動トランジスタＤＲＴの実質的なゲート電圧は、Ｖｒｅｆ−Ｖｓｉｇとなるので、しきい値電圧Ｖｔｈの影響がキャンセルされる。

本発明の一実施形態に係る表示装置１００は、第１スイッチング素子ＴＣＴ及び第５スイッチング素子ＥＭＴがオン、第４スイッチング素子ＢＣＴ３がオフとなり、保持容量素子ＣＳに第３スイッチング素子ＩＣＴ２を介して第２信号線ＶＲからリファレンス電位Ｖｒｅｆが印加され、第３電源線ＰＶＤから駆動トランジスタＤＲＴの入出力端子の他方に第３電位ＰＶＤＤ＿Ｌが印加されるリセット期間と、第１スイッチング素子ＴＣＴ及び第４スイッチング素子ＢＣＴ３がオンとなり、第５スイッチング素子ＥＭＴがオフとなり、保持容量素子ＣＳの他方の端子に第２スイッチング素子ＩＣＴ１を介して第１信号線ＶＳからデータ信号Ｖｓｉｇに基づく電位が与えられ、第１電源線ＰＶＨから駆動トランジスタＤＲＴの入出力端子の他方に第１電位ＰＶＤＤ＿Ｈが印加される信号書込及びオフセットキャンセル期間と、第１スイッチング素子ＴＣＴがオフ、第４スイッチング素子ＢＣＴ３及び第５スイッチング素子ＥＭＴがオンとなり、保持容量素子ＣＳの他方の端子に第３スイッチング素子ＩＣＴ２を介してリファレンス電位Ｖｒｅｆが印加され、第１電源線ＰＶＨから駆動トランジスタＤＲＴを介して流れる電流によって発光素子ＥＭＤが発光する発光期間と、を含むことにより、駆動トランジスタＤＲＴのしきい値電圧のばらつきに影響を受けない表示をすることができる。また、表示装置１００は、画素領域１０２の面内（特に水平方向における）における輝度のばらつきがない画像表示をすることができる。

駆動トランジスタＤＲＴのソースに高電位である第１電位ＰＶＤＤ＿Ｈが印加され、第５スイッチング素子ＥＭＴがオフされることで、駆動トランジスタＤＲＴのドレイン側の電圧は、しきい値電圧Ｖｔｈを取得するオフセットキャンセル期間内に第１電位ＰＶＤＤ＿Ｈからしきい値電圧Ｖｔｈ分低下した電位に収束し、確実にオフセットキャンセルの動作をすることができる。高電位である第１電位ＰＶＤＤ＿Ｈでオフセットキャンセル動作をすることで、画素数が増加して１フレーム期間内で許容されるオフセットキャンセル期間が短縮される場合でも、確実に駆動トランジスタＤＲＴのしきい値電圧を補償することが可能となる。さらに、網目状に電源線が配設されていることで、電源線の配線抵抗による電圧降下の影響が緩和され、画素領域１０２内でオフセットキャンセルのばらつきを低減することができる。さらに第５スイッチング素子ＥＭＴがオフとなっているのでオフセットキャンセル期間において大電流が電源線を介して流れるようなことはなく、配線抵抗に起因した電圧降下の影響が緩和され、画素領域１０２内でオフセットキャンセルのばらつきを低減することができる。

第１電源線ＰＶＨは、発光期間において各画素に第１電位ＰＶＤＤ＿Ｈを印加する。すなわち、発光素子ＥＭＤは、駆動トランジスタＤＲＴを介して第１電源線ＰＶＨから駆動電流が供給される。上述のように電源線が網目状に配設されていることで、電源線の配線抵抗による電圧降下の影響が緩和され、画素領域１０２内で発光強度のばらつきが低減される。

［変形例１］
図９で示す画素１０４ｂのように、第３電源線ＰＶＤに、第６スイッチング素子ＢＣＴ２に加え、第７スイッチング素子ＢＣＴ１を並列に接続し、第１電位ＰＶＤＤ＿Ｈが印加されるようにしてもよい。すなわち、第３電源線ＰＶＤに印加される電源電位を切り替え可能とし、その制御を駆動回路に設けられた第６スイッチング素子ＢＣＴ２及び第７スイッチング素子ＢＣＴ１により行うようにする。第６スイッチング素子ＢＣＴ２及び第７スイッチング素子ＢＣＴ１の一方の端子は、第３電源線ＰＶＤと電気的に接続される。第６スイッチング素子ＢＣＴ２の信号入力側である他方の端子は第３電位ＰＶＤＤ＿Ｌが印加され、第７スイッチング素子ＢＣＴ１の信号入力側である他方の端子は第１電位ＰＶＤＤ＿Ｈと接続される。

ここで、第６スイッチング素子ＢＣＴ２と第７スイッチング素子ＢＣＴ１とは排他的な動作をする。すなわち、同じ第３走査信号線ＢＧの制御信号（振幅ＶＧＨ／ＶＧＬ）が印加されたとき、第６スイッチング素子ＢＣＴ２及び第７スイッチング素子ＢＣＴ１の一方はオンとなり他方がオフとなる動作をする。このような動作を実現するために、第６スイッチング素子ＢＣＴ２が一導電型のトランジスタで形成される場合、第７スイッチング素子ＢＣＴ１は一導電型とは逆の導電型のトランジスタで形成される。図９は、第６スイッチング素子ＢＣＴ２がｎチャネル型トランジスタで形成され、第７スイッチング素子ＢＣＴ１がｐチャネル型トランジスタで形成される場合を示す。

第４スイッチング素子ＢＣＴ３、第６スイッチング素子ＢＣＴ２及び第７スイッチング素子ＢＣＴ１は、いずれも第３走査信号線ＢＧの制御信号（振幅ＶＧＨ／ＶＧＬ）によって制御される。第３電源線ＰＶＤと第１電源線ＰＶＨが共に駆動トランジスタＤＲＴのソースに接続されているので、この２つの電源線から異なるレベルの電位が印加されることは好ましくない。本実施形態では第３電位ＰＶＤＤ＿Ｌを印加するときにオンになる第６スイッチング素子ＢＣＴ２に対し、第１電位ＰＶＤＤ＿Ｈを印加するときにオンになる第４スイッチング素子ＢＣＴ３及び第７スイッチング素子ＢＣＴ１は異なる導電型のトランジスタによって形成される。それにより、第４スイッチング素子ＢＣＴ３及び第６スイッチング素子ＢＣＴ２に第３走査信号線ＢＧから同じ制御信号（振幅ＶＧＨ／ＶＧＬ）が印加されても、両者のスイッチング素子が同時にオンにならないようにすることができる。図９は、第４スイッチング素子ＢＣＴ３及び第７スイッチング素子ＢＣＴ１がｐチャネル型トランジスタで形成され、第６スイッチング素子ＢＣＴ２がｎチャネル型トランジスタで形成される一例を示す。

図９で示すように、駆動トランジスタＤＲＴは、行方向に延伸する第３電源線ＰＶＤと、列方向に延伸する第１電源線ＰＶＨとがスイッチング素子を介して電気的に接続される。すなわち、行方向に延伸する第３電源線ＰＶＤは第７スイッチング素子ＢＣＴ１を介して駆動トランジスタＤＲＴのソースに接続され、第１電源線ＰＶＨは第４スイッチング素子ＢＣＴ３を介して駆動トランジスタＤＲＴのソースと接続される。これにより、オフセットキャンセル期間において、第１電源線ＰＶＨ及び第３電源線ＰＶＤから第１電位ＰＶＤＤ＿Ｈが印加される。

すなわち、図９で示す画素１０４ｂは、第３電源線ＰＶＤに、第７スイッチング素子ＢＣＴ１を並列に接続し、第１電位ＰＶＤＤ＿Ｈが印加されることにより、信号書込及びオフセットキャンセル期間において、第１スイッチング素子ＴＣＴ及び第４スイッチング素子ＢＣＴ３がオンとなり、第５スイッチング素子ＥＭＴがオフとなり、保持容量素子ＣＳの他方の端子に第２スイッチング素子ＩＣＴ１を介して第１信号線ＶＳからデータ信号Ｖｓｉｇに基づく電位が与えられ、第１電源線ＰＶＨ及び第３電源線ＰＶＤから駆動トランジスタＤＲＴの入出力端子の他方に第１電位ＰＶＤＤ＿Ｈが印加され、発光期間において、第１スイッチング素子ＴＣＴがオフ、第４スイッチング素子ＢＣＴ３及び第５スイッチング素子ＥＭＴがオンとなり、保持容量素子ＣＳの他方の端子に第３スイッチング素子ＩＣＴ２を介してリファレンス電位Ｖｒｅｆが印加され、第１電源線ＰＶＨ及び第３電源線ＰＶＤから駆動トランジスタＤＲＴを介して流れる電流によって発光素子ＥＭＤが発光するように動作させることができる。

第１電源線ＰＶＨ及び第３電源線ＰＶＤは、発光期間において各画素に第１電位ＰＶＤＤ＿Ｈを印加する。すなわち、発光素子ＥＭＤは、駆動トランジスタＤＲＴを介して第１電源線ＰＶＨ及び第３電源線ＰＶＤから駆動電流が供給される。上述のように電源線が網目状に配設されていることで、電源線の配線抵抗による電圧降下の影響が緩和され、画素領域１０２内で発光強度のばらつきが低減される。

［変形例２］
駆動トランジスタＤＲＴのしきい値電圧を補償するオフセットキャンセル期間の後において、第１走査信号線ＴＧのローレベルの電位ＶＧＬ１は、第１スイッチング素子ＴＣＴをオフにするために、本来であれば十分に低い電圧レベルが求められる。しかし、このようなローレベルの電位ＶＧＬ１は、発光期間において第１スイッチング素子ＴＣＴに大きな逆バイアス状態を作り、駆動トランジスタＤＲＴのドレインからリーク電流が流れてしまう問題が生じる場合がある。それにより、駆動トランジスタＤＲＴのドレイン電流が増加し、発光素子ＥＭＤの輝度が高くなってしまう問題が生じる。すなわち、画素領域１０２に輝点欠陥を生成する問題が生じることが懸念される。

図１０は、第１走査信号線ＴＧの制御信号を、ハイレベルの電位ＶＧＨ及びローレベルの電位ＶＧＬ１に加え、これらの中間の電位ＶＧＬ２を追加して、３レベルの信号で第１スイッチング素子を駆動する一例を示す。信号書込及びオフセットキャンセル期間の後において、第１走査信号線ＴＧの電位を、ハイレベルの電位ＶＧＨより低くローレベルの電位ＶＧＬ１の電位より高いＶＧＬ２とすることで、第１スイッチング素子ＴＣＴのゲートは通常のオフ状態よりも高い電圧が印加されている。これにより、発光期間において第１スイッチング素子ＴＣＴの逆バイアス状態は緩和され、リーク電流を低減することが可能となる。なお、ローレベルの電位ＶＧＬ２は、第１スイッチング素子ＴＣＴのオフ状態を維持できる電位である。

図１０で示すような、３レベルの波形で第１スイッチング素子ＴＣＴを駆動することにより、駆動トランジスタＤＲＴのしきい値電圧を補償しつつ、発光期間においては輝点の発生を防止することができる。

［画素の回路構成２］
図３で示す画素１０４において、第１電源線ＰＶＨと駆動トランジスタＤＲＴとの接続を制御する第４スイッチング素子ＢＣＴ３は、複数の画素間で共有することができる。すなわち、行方向及び／又は列方向に隣接する画素間で、第１電源線ＰＶＨとの接続を制御する第４スイッチング素子ＢＣＴ３を共有することができる。

図１１は、行方向及び列方向に配列する４つの画素（第１画素１０４＿１１、第２画素１０４＿１２、第３画素１０４＿２１、第４画素１０４＿２２）で第４スイッチング素子ＢＣＴ３を共有する一例を示す。第１画素１０４＿１１には、駆動トランジスタＤＲＴ１１、発光素子ＥＭＤ１１、保持容量素子ＣＳ１１、第１スイッチング素子ＴＣＴ１１、第５スイッチング素子ＥＭＴ１１が含まれている。第２画素１０４＿１２、第３画素１０４＿２１、第４画素１０４＿２２についても同様である。

第１画素１０４＿１１の保持容量素子ＣＳ１１の他方の端子と接続される第２スイッチング素子ＩＣＴ１１及び第３スイッチング素子ＩＣＴ２１は、第３画素１０４＿２１と共有するように設けられている。これは、第２画素１０４＿１２と第４画素１０４＿２２に対する第２スイッチング素子ＩＣＴ１２及び第３スイッチング素子ＩＣＴ２２ついても同様である。すなわち、保持容量素子ＣＳ１１及び保持容量素子ＣＳ２１と、第１信号線ＶＳ１との接続を制御する第２スイッチング素子ＩＣＴ１１及び第２信号線ＶＲ１との接続を制御する第３スイッチング素子ＩＣＴ２１は、複数の画素で共有するように設けることができる。このように、第２スイッチング素子ＩＣＴ１１及び第３スイッチング素子ＩＣＴ２１、並びに、第２スイッチング素子ＩＣＴ１２及び第３スイッチング素子ＩＣＴ２２を、隣接する列方向の画素間で共有することにより、実質的に１画素当たりのトランジスタ数を減少させることができる。

電源線についてみると、４つの画素（第１画素１０４＿１１、第２画素１０４＿１２、第３画素１０４＿２１、第４画素１０４＿２２）に対して、第１電源線ＰＶＨが第４スイッチング素子ＢＣＴ３を介して接続され、第３電源線ＰＶＤが第６スイッチング素子ＢＣＴ２を介して接続されている。第４スイッチング素子ＢＣＴ３は、複数の画素で共有して設けられることにより、実質的に１画素当たりのトランジスタ数を減少させることができる。このような構成は、画素微細化して高精細化を図る上で有利である。

なお、図９を参照して説明したように、第６スイッチング素子ＢＣＴ２に並列に、第７スイッチング素子ＢＣＴ１を接続して、第１電位ＰＶＤＤ＿Ｈを第３電源線ＰＶＤに印加できるようにしてもよい。それにより、より一層、水平方向の輝度分布の均一化を図ることができる。

［表示装置の動作２］
図１２は、図１１で示す４つの画素（第１画素１０４＿１１、第２画素１０４＿１２、第３画素１０４＿２１、第４画素１０４＿２２）の動作を説明するタイミングチャートを示す。

リセット期間では、第１走査信号線ＴＧ１の制御信号（振幅ＶＧＨ／ＶＧＬ）及び第１走査信号線ＴＧ２の制御信号（振幅ＶＧＨ／ＶＧＬ）がハイレベルの電位（振幅ＶＧＨ）となり、第１スイッチング素子ＴＣＴ１１、第１スイッチング素子ＴＣＴ１２、第１スイッチング素子ＴＣＴ２１及び第１スイッチング素子ＴＣＴ２２はオンになる。

第２走査信号線ＩＧの制御信号（振幅ＶＧＨ／ＶＧＬ）はローレベルの電位（振幅ＶＧＬ）であり、第２スイッチング素子ＩＣＴ１１及び第２スイチング素子ＩＣＴ１２がオフ、第３スイッチング素子ＩＣＴ２１及び第３スイッチング素子ＩＣＴ２２がオンとなり、保持容量素子ＣＳ１１及び保持容量素子ＣＳ２１の一端は第２信号線ＶＲ１と接続され、保持容量素子ＣＳ１２及び保持容量素子ＣＳ２２の一端は第２信号線ＶＲ２と接続されリファレンス電位Ｖｒｅｆが印加される。

第４走査信号線ＥＧの制御電位（振幅ＶＧＨ／ＶＧＬ）はハイレベルの電位（振幅ＶＧＨ）であり、第５スイッチング素子ＥＭＴ１１〜第５スイッチング素子ＥＭＴ２２はオンになる。第１画素１０４＿１１では、保持容量素子ＣＳ１１の他端は、第１スイッチング素子ＴＣＴ１１、第５スイッチング素子ＥＭＴ１１及び発光素子ＥＭＤ１１を介して第２電源線ＰＶＳと接続された状態となる。この状態は、第２画素１０４＿１２、第３画素１０４＿２１、第４画素１０４＿２２についても同様である。これにより、各画素の保持容量素子ＣＳに充電されていた電荷が放電される。リセット期間における各画素の保持容量素子ＣＳの放電は、図４で説明した内容と同様である。各画素の保持容量素子ＣＳは、第２信号線ＶＲに接続され、リファレンス電位Ｖｒｅｆで充電されるので、前フレームで書き込まれたデータ信号のデータが消去される。

待機期間（アイドル期間）では、第１走査信号線ＴＧ１の制御信号（振幅ＶＧＨ／ＶＧＬ）及び第１走査信号線ＴＧ２の制御信号（振幅ＶＧＨ／ＶＧＬ）がローレベルの電位（振幅ＶＧＬ）となり、第１スイッチング素子ＴＣＴ１１、第１スイッチング素子ＴＣＴ１２、第１スイッチング素子ＴＣＴ２１及び第１スイッチング素子ＴＣＴ２２はオフになる。

また、第１画素１０４＿１１では、保持容量素子ＣＳ１１が第３電源線ＰＶＤから切り離され、駆動トランジスタＤＲＴ１１のソースに第１電位ＰＶＤＤ＿Ｈが印加される。第１走査信号線ＴＧ１の制御信号（振幅ＶＧＨ／ＶＧＬ）はローレベルの電位（振幅ＶＧＬ）となり、第１スイッチング素子ＴＣＴ１１はオフとなる。第２走査信号線ＩＧの制御信号（振幅ＶＧＨ／ＶＧＬ）はローレベルの電位（振幅ＶＧＬ）のままであり、第２スイッチング素子ＩＣＴ１１がオン、第３スイッチング素子ＩＣＴ２１がオフとなり、保持容量素子ＣＳ１１の一方の端子には第２信号線ＶＲ１からリファレンス電位Ｖｒｅｆが印加される。第４走査信号線ＥＧの制御信号（振幅ＶＧＨ／ＶＧＬ）はハイレベルからローレベルの電位（振幅ＶＧＬ）に変化し、各画素の第５スイッチング素子ＥＭＴはオンからオフに変化する。その後、第３走査信号線ＢＧの制御信号（振幅ＶＧＨ／ＶＧＬ）がハイレベルからローレベルの電位（振幅ＶＧＬ）に変化し、第４スイッチング素子ＢＣＴ３がオン、第６スイッチング素子ＢＣＴ２がオフになる。このような動作は他の画素でも同様である。これにより、各画素の駆動トランジスタＤＲＴのソースには第１電位ＰＶＤＤ＿Ｈが印加される。

信号書込及びオフセットキャンセル期間において、第１画素１０４＿１１では、第２走査信号線ＩＧの制御電位（振幅ＶＧＨ／ＶＧＬ）がローレベルからハイレベルの電位（振幅ＶＧＨ）に変化し、第２スイッチング素子ＩＣＴ１１がオン、第３スイッチング素子ＩＣＴ２１がオフとなり、保持容量素子ＣＳ１１の一方の端子には第１信号線ＶＳ１からデータ電位Ｖｓｉｇ１が印加される。第１走査信号線ＴＧ１の制御電位（振幅ＶＧＨ／ＶＧＬ）はハイレベルの電位（振幅ＶＧＨ）となり、第１スイッチング素子ＴＣＴ１１はオンとなる。これにより、駆動トランジスタＤＲＴ１１のドレインとゲートが導通状態となる。第３走査信号線ＢＧの制御信号（振幅ＶＧＨ／ＶＧＬ）はハイレベルの電位（振幅ＶＧＨ）であり、第３スイッチング素子ＢＣＴ３がオン、第６スイッチング素子ＢＣＴ２がオフになる。これにより、駆動トランジスタＤＲＴ１１のソースには、第１電源線ＰＶＨから第１電位ＰＶＤＤ＿Ｈが印加される。第４走査信号線ＥＧの制御信号（振幅ＶＧＨ／ＶＧＬ）はローレベルの電位（振幅ＶＧＬ）のままであり、第５スイッチング素子ＥＭＴ１１はオフ状態を維持する。これにより駆動トランジスタＤＲＴ１１のドレインは、第１電位ＰＶＤＤ＿Ｈからしきい値電圧分低下した電位に収束する（ＰＶＤＤ＿Ｈ−Ｖｔｈ）。保持容量素子ＣＳ１１には、第１信号線ＶＳからデータ電位Ｖｓｉｇ１が印加されているので、保持容量素子ＣＳ１１の両端子間の電圧はＶｓｉｇ１−（ＰＶＤＤ＿Ｈ−Ｖｔｈ）となる。このような動作は、同じ第１走査信号線ＴＧ１が与えられる第２画素１０４＿１２についても同様であり、第２スイッチング素子ＩＣＴ１２がオフ、第３スイッチング素子ＩＣＴ２２がオンとなり、保持容量素子ＣＳ１２の一方の端子には第１信号線ＶＳ２からデータ電位Ｖｓｉｇ１が印加される。すなわち、第１画素１０４＿１１は第１信号線ＶＳ１から、第２画素１０４＿１２は第１信号線ＶＳ２から、それぞれデータ信号が与えられる。それ以外の点については、第１画素１０４＿１１と第２画素１０４＿１２とは同様の動作をする。

その後、第１画素１０４＿１１では、第１走査信号線ＴＧ１の制御信号（振幅ＶＧＨ／ＶＧＬ）がローレベルの電位（振幅ＶＧＬ）となり、第１スイッチング素子ＴＣＴ１１はオフになる。第２画素１０４＿１２も同様である。

続いて、第３画素１０４＿２１についてみると、第１走査信号線ＴＧ２の制御信号（振幅ＶＧＨ／ＶＧＬ）がローレベルからハイレベルの電位（振幅ＶＧＨ）となり、第１スイッチング素子ＴＣＴ２１はオンとなる。そして、駆動トランジスタＤＲＴ２１対しては上記と同様に、第１電源線ＰＶＨから第１電位ＰＶＤＤ＿Ｈが印加され、保持容量素子ＣＳ２１には、第１信号線ＶＳ１からデータ電位Ｖｓｉｇ２が印加され、保持容量素子ＣＳ２１の両端子間の電圧はＶｓｉｇ２−（ＰＶＤＤ＿Ｈ−Ｖｔｈ）となる。第４画素１０４＿２２では、第１信号線ＶＳ２からデータ電位Ｖｓｉｇ２が印加され、保持容量素子ＣＳ２２の両端子間の電圧はＶｓｉｇ２−（ＰＶＤＤ＿Ｈ−Ｖｔｈ）となる。

このように第１走査信号線ＴＧ１と第１走査信号線ＴＧ２のオンタイミングを、信号書込及びオフセットキャンセル期間において切り替えることで、信号線の信号がデータ電位Ｖｓｉｇ１からＶｓｉｇ２に切り替わることに伴って、列方向の画素１０４間にて第一信号線ＶＳや第二信号線ＶＲを共用していても、各画素に必要なデータ電位を書き込むことができる。

発光期間において、第１画素１０４＿１１では、第１走査信号線ＴＧ１の制御信号（振幅ＶＧＨ／ＶＧＬ）はハイレベルからローレベルの電位（振幅ＶＧＬ）に変化しており、第１スイッチング素子ＴＣＴ１１はオフとなっている。第２走査信号線ＩＧの制御信号（振幅ＶＧＨ／ＶＧＬ）はハイレベルからローレベルの電位（振幅ＶＧＬ）に変化し、第２スイッチング素子ＩＣＴ１１がオフ、第３スイッチング素子ＩＣＴ２１がオンとなり、保持容量素子ＣＳ１１の一方の端子にはリファレンス電位Ｖｒｅｆが印加される。それにより、保持容量素子ＣＳ１１の電圧はＶｒｅｆ−Ｖｓｉｇ１＋（ＰＶＤＤ＿Ｈ−Ｖｔｈ）となる。第３走査信号線ＢＧの制御信号（振幅ＶＧＨ／ＶＧＬ）はハイレベルの電位（振幅ＶＧＨ）であり、第４スイッチング素子ＢＣＴ３がオン、第６スイッチング素子ＢＣＴ２がオフになる。これにより駆動トランジスタＤＲＴ１１のソースには、第１電源線ＰＶＨから第１電位ＰＶＤＤ＿Ｈが印加される。そして、第４走査信号線ＥＧの制御信号（振幅ＶＧＨ／ＶＧＬ）がローレベルからハイレベルの電位（振幅ＶＧＨ）に変化して、第５スイッチング素子ＥＭＴ１１がオンになる。これにより、駆動トランジスタＤＲＴ１１のゲート電圧で制御されたドレイン電流が発光素子ＥＭＤ１１に流れ発光する。駆動トランジスタＤＲＴ１１の実質的なゲート電圧は、Ｖｒｅｆ−Ｖｓｉｇ１となるので、しきい値電圧Ｖｔｈの影響がキャンセルされる。これにより、駆動トランジスタＤＲＴ１１のしきい値電圧のばらつきに影響を受けない表示をすることができる。発光期間におけるこのような動作は、第２画素１０４＿１２についても同様である。第３画素１０４＿２１及び第４画素１０４＿２２においては、駆動トランジスタＤＲＴ１１の実質的なゲート電圧は、Ｖｒｅｆ−Ｖｓｉｇ２となることを除いて同様である。

図１１を参照して説明したように、本発明の一実施形態によれば、複数の画素で第１電位ＰＶＤＤ＿Ｈを供給する第１電源線ＰＶＨとの接続を制御する第４スイッチング素子ＢＣＴ３を共有することができ、画素回路を構成するのに必要なスイッチング素子ング素子（トランジスタ）の数を削減することができる。また、複数の画素で、リファレンス信号及びデータ信号を保持容量素子に書き込むときに用いられる第２スイッチング素子ＩＣＴ１及び第３スイッチング素子ＩＣＴ２を共有することができ、画素回路を構成するのに必要なスイッチング素子ング素子（トランジスタ）の数を削減することができる。すなわち、図１２で示すように、２つの第１操作信号線ＴＧ１、ＴＧ２の立ち上がりのタイミングを異ならせることで、第１信号線ＶＳ１から、列方向に配列する第１画素１０４＿１１と第３画素１０４＿２１とへ順次データ信号を取り込むことが可能となる。この場合において、第１信号線ＶＳ１及び第２信号線ＶＲ１の接続を選択する第２スイッチング素子ＩＣＴ１１及び第３スイッチング素子ＩＣＴ２１、および第４スイッチング素子ＢＣＴ３をこの２つの画素で共有できるので、画素回路を構成するのに必要なスイッチング素子の数を減らすことができる。

なお、図１１で示す画素の構成においても、変形例１として説明したように、第３電源線ＰＶＤに、第７スイッチング素子ＢＣＴ１を並列に接続し、第１電位ＰＶＤＤ＿Ｈが印加されるようにしてもよい。それにより、変形例１と同様の作用効果を得ることができる。

また、図１１で示す画素の構成においても、変形例１として説明したように、第１走査信号線ＴＧ１及び第１走査信号線ＴＧ２に、３レベルの制御信号（振幅ＶＧＨ／ＶＧＬ１／ＶＧＬ２）を印加して第１スイッチング素子ＴＣＴを制御するようにしてもよい。れにより、変形例２と同様の作用効果を得ることができる。

［画素の構造］
図１３は、本発明の一実施形態に適用され得る画素の部分構造を断面図で示す。図１３は、駆動トランジスタＤＲＴ及び発光素子ＥＭＤの一例を示す。駆動トランジスタＤＲＴは、第１基板１１０に設けられている。駆動トランジスタＤＲＴは、半導体層１１４、ゲート絶縁層１１６、ゲート電極１１８を含んで構成される。駆動トランジスタＤＲＴの半導体層１１４は、非晶質又は多結晶のシリコン半導体、金属酸化物の半導体特性を利用した酸化物半導体で形成される。駆動トランジスタＤＲＴは、半導体層１１４がゲート電極１１８と重なる領域にチャネルが形成され、チャネルを挟むようにソース領域及びドレイン領域が設けられている。

ソース電極１２０及びドレイン電極１２２は第１層間絶縁層１２４を挟んで設けられている。ソース電極１２０及びドレイン電極１２２は、第１層間絶縁層１２４及びゲート絶縁層１１６に形成されたコンタクトホールを通って半導体層１１４のソース領域及びドレイン領域にそれぞれ接続されている。ソース電極１２０及びドレイン電極１２２上には第２層間絶縁層１２６が設けられている。

発光素子ＥＭＤは画素電極１２８、発光層１３０、対向電極１３２を含んでいる。本発明の一本実施形態において、画素電極１２８はアノードであり、対向電極１３２はカソードである。画素電極１２８を囲むようにバンク層１３４が設けられている。発光層１３０は、画素電極１２８からバンク層１３４にかけて設けられている。発光層１３０は、低分子系又は高分子系の有機エレクトロルミネセンス材料等の発光材料が含まれている。発光材料として低分子系の有機材料を用いる場合、発光層１３０は発光性の有機材料を含む発光層に加え、当該発光層を挟むように正孔注入層や電子注入層、さらに正孔輸送層や電子輸送層等含んで構成されていてもよい。例えば、発光層１３０は、発光材料を含む層をホール注入層と電子注入層とで挟んだ構造を有する。また、発光層１３０には、ホール注入層と電子注入層に加え、ホール輸送層、電子輸送層、ホールブロック層、電子ブロック層などを適宜付加されていていてもよい。

なお、本発明の一本実施形態において、発光素子ＥＭＤは、発光層１３０で発光した光を対向電極１３２側に放射する、いわゆるトップエミッション型の構造を有していてもよい。この場合、画素電極１２８は、発光層１３０で発光した光を対向電極側に反射させるため、反射率の高い金属膜、またはそのような金属膜を含む積層膜で形成されていることが好ましい。トップエミッション型の画素は、発光素子ＥＭＤの画素回路のトランジスタ等が設けられる側の面に対し反対側の面から光が出射される。そのため、画素に設けられるトランジスタ等の配置に影響を受けずに、高開口率の画素を構成することができる。

発光層１３０がホール注入層、発光層、電子注入層の順に積層される場合、画素電極１２８は正孔注入性に優れるＩＴＯ（Indium Tin Oxide：酸化インジウムスズ）を用いることが好ましい。ＩＴＯは透光性導電材料の一種であり、可視光帯域の透過率が高い反面、反射率は極めて低い特性を有している。そのため画素電極１２８に光を反射する機能を付加するためにＩＴＯやＩＺＯ（Indium Zinc Oxide：酸化インジウム亜鉛）に代表される透光性導電膜と光反射膜との積層構造を適用してもよい。光反射膜は、アルミニウム（Ａｌ）若しくは銀（Ａｇ）、またはアルミニウム（Ａｌ）若しくは銀（Ａｇ）の合金材料ないし化合物材料を用いて形成することが好ましい。例えば、光反射膜としてアルミニウム（Ａｌ）に数原子パーセントのチタン（Ｔｉ）を添加した合金材料ないし化合物材料を用いてもよい。これらの金属材料は、可視光帯域の光に対して高い反射率を有しているので、発光層１３０から画素電極１２８に入射する光の反射光量を高めることができる。なお、光反射膜はこれらの金属に限定されず、前述の金属材料の他に、チタン（Ｔｉ）、ニッケル（Ｎｉ）、モリブデン（Ｍｏ）、クロム（Ｃｒ）などを用いてもよい。

発光素子ＥＭＤの上層には封止層１３６が設けられる。封止層１３６に限定はないが、無機絶縁材料で形成される絶縁層と、有機樹脂材料で形成される絶縁層とが積層されていてもよい。封止層１３６は発光素子ＥＭＤを覆い、水分等の浸入を防ぐために設けられる。図１３に示すようなトップエミッション型の構造の場合、封止層１３６としては、窒化シリコンや酸化アルミニウムなどの被膜により透光性を有するものとすることが好ましい。また、封止層１３６の上部には第２基板が設けられ、その間に充填材が設けられていてもよい。

以上説明したように、本発明の一実施形態によれば、信号書込及びオフセットキャンセル期間において、高電位である第１電位ＰＶＤＤ＿Ｈを印加しつつ、第５スイッチング素子ＥＭＴをオフにして駆動トランジスタのしきい値電圧の補償を行うので、オフセットキャンセルに高いマージンを与えることができる。さらに第５スイッチング素子ＥＭＴがオフとなっているのでオフセットキャンセル期間において大電流が電源線を介して流れるようなことはなく、配線抵抗に起因した電圧降下の影響が緩和され、画素領域１０２内でオフセットキャンセルのばらつきを低減することができる。また、オフセットキャンセル時において、行方向及び列方向にメッシュ状に配設された電源線から高電位である第１電位ＰＶＤＤ＿Ｈを印加することで、配線抵抗のよる電圧降下の影響が緩和され、特に水平方向の輝度分布を均一化することができる。さらに、駆動トランジスタのドレインとゲート間の接続を制御するスイッチング素子の制御信号をハイレベル、ローレベルの２値の電圧信号に加え、ローレベルよりも高い第２のローレベルの状態を加えた３レベルの波形で第１スイッチング素子を駆動することにより、駆動トランジスタのしきい値電圧を補償しつつ、発光期間においては輝点の発生を防止することができる。

１００・・・表示装置、１０２・・・画素領域、１０４・・・画素、１０６・・・走査線駆動回路、１０８・・・データ線駆動回路、１０９・・・端子部、１１０・・・第１基板、１１１・・・配線基板、１１２・・・封止材、１１４・・・半導体層、１１６・・・ゲート絶縁層、１１８・・・ゲート電極、１２０・・・ソース電極、１２２・・・ドレイン電極、１２４・・・第１層間絶縁層、１２６・・・第２層間絶縁層、１２８・・・画素電極、１３０・・・発光層、１３２・・・対向電極、１３４・・・バンク層、１３６・・・封止層、ＴＧ・・・第１走査信号線、ＩＧ・・・第２走査信号線、ＢＧ・・・第３走査信号線、ＲＧ・・・第４走査信号線、ＶＳ・・・第１信号線、ＶＲ・・・第２信号線、ＰＶＨ・・・第１電源線、ＰＶＳ・・・第２電源線、ＰＶＤ・・・第３電源線、ＤＲＴ・・・駆動トランジスタ、ＥＭＤ・・・発光素子、ＣＳ・・・保持容量素子、ＴＣＴ・・・第１スイッチング素子、ＩＣＴ１・・・第２スイッチング素子、ＩＣＴ２・・・第３スイッチング素子、ＢＣＴ３・・・第４スイッチング素子、ＥＭＴ・・・第５スイッチング素子、ＢＣＴ２・・・第６スイッチング素子、ＢＣＴ１・・・第７スイッチング素子

Claims (13)

1. 少なくとも２つの入出力端子と、前記２つの入出力端子間を流れる電流を制御するゲートとを備えた駆動トランジスタと、
   前記入出力端子の一方と前記ゲートとの接続を制御する第１スイッチング素子と、
   一方の端子が前記ゲートに接続される保持容量素子と、
   前記保持容量素子の他方の端子とデータ信号が与えられる第１信号線との接続を制御する第２スイッチング素子と、
   前記第２スイッチング素子と並列に配置され、前記保持容量素子の他方の端子とリファレンス信号が与えられる第２信号線との接続を制御する第３スイッチング素子と、
   前記入出力端子の他方と第１電位が与えられる第１電源線との接続を制御する第４スイッチング素子と、
   一方の端子が駆動トランジスタと接続され他方の端子が前記第１電位より低電位の第２電位を与える第２電源線と接続される発光素子と、
   前記駆動トランジスタの一方の端子と前記発光素子の一方の端子との間の接続を制御する第５スイッチング素子と、を含む画素を有し、
   前記駆動トランジスタは、前記入出力端子の他方に、前記第１電位より低く前記第２電位よりも高い第３電位の印加を制御する第６スイッチング素子と接続された第３電源線が接続され、
   前記第３電源線は、前記第１電位の印加を制御する第７スイッチング素子とも接続され、
   前記第６スイッチング素子により前記第３電位を、前記第７スイチング素子により前記第１の電位を、前記駆動トランジスタの前記入出力端子の他方に与え、
   前記第１電源線が列方向に配設され、前記第３電源線が行方向に配設されている、
   ことを特徴とする表示装置。
2. 前記第１スイッチング素子及び前記第５スイッチング素子がオン、前記第４スイッチング素子がオフとなり、前記保持容量素子に前記第３スイッチング素子を介して前記第２信号線からリファレンス電位が印加され、前記第３電源線から前記駆動トランジスタの前記入出力端子の他方に第３電位が印加されるリセット期間と、
   前記第１スイッチング素子及び前記第４スイッチング素子がオンとなり、前記第５スイッチング素子がオフとなり、前記保持容量素子の前記他方の端子に前記第２スイッチング素子を介して前記第１信号線からデータ信号に基づく電位が与えられ、前記第１電源線から前記駆動トランジスタの前記入出力端子の他方に第１電位が印加される信号書込及びオフセットキャンセル期間と、
   前記第１スイッチング素子がオフ、前記第４スイッチング素子及び前記第５スイッチング素子がオンとなり、前記保持容量素子の他方の端子に前記第３スイッチング素子を介してリファレンス電位が印加され、前記第１電源線から前記駆動トランジスタを介して流れる電流によって前記発光素子が発光する発光期間と、を含む請求項１に記載の表示装置。
3. 前記第１スイッチング素子及び前記第５スイッチング素子がオン、前記第４スイッチング素子がオフとなり、前記保持容量素子に前記第３スイッチング素子を介して前記第２信号線からリファレンス電位が印加され、前記第３電源線から前記駆動トランジスタの前記入出力端子の他方に第３電位が印加されるリセット期間と、
   前記第１スイッチング素子及び前記第４スイッチング素子がオンとなり、前記第５スイッチング素子がオフとなり、前記保持容量素子の前記他方の端子に前記第２スイッチング素子を介して前記第１信号線からデータ信号に基づく電位が与えられ、前記第１電源線及び前記第３電源線から前記駆動トランジスタの前記入出力端子の他方に第１電位が印加される信号書込及びオフセットキャンセル期間と、
   前記第１スイッチング素子がオフ、前記第４スイッチング素子及び前記第５スイッチング素子がオンとなり、前記保持容量素子の他方の端子に前記第３スイッチング素子を介してリファレンス電位が印加され、前記第１電源線及び前記第３電源線から前記駆動トランジスタを介して流れる電流によって前記発光素子が発光する発光期間と、を含む請求項１に記載の表示装置。
4. 前記第１スイッチング素子はトランジスタで設けられ、前記第１スイッチング素子をオンにする第１電圧レベル、前記第１スイッチング素子をオフにする第２電圧レベル及び前記第２電圧レベルより高い第３電圧レベルを含む制御信号が印加され、
   少なくとも、前記発光期間において、前記第１スイッチング素子は、前記第３電圧レベルの制御信号でオフ状態が維持される、請求項２又は３に記載の表示装置。
5. 請求項１に記載の画素が複数配列され、前記第４スイッチング素子が、隣接する画素間で共有される、請求項１に記載の表示装置。
6. 請求項１に記載の画素が複数配列され、前記第２スイッチング素子及び前記第３スイッチング素子が、隣接する画素間で共有される、請求項１に記載の表示装置。
7. 前記第１スイッチング素子、前記第２スイッチング素子及び前記第５スイッチング素子が一導電型のトランジスタで設けられ、前記第３スイッチング素子及び前記第４スイッチング素子が一導電型とは逆の導電型のトランジスタで設けられる、請求項１に記載の表示装置。
8. 前記第１スイッチング素子、前記第２スイッチング素子、前記第５スイッチング素子及び前記第６スイッチング素子が一導電型のトランジスタで設けられ、前記第３スイッチング素子、前記第４スイッチング素子及び前記第７スイッチング素子が一導電型とは逆の導電型のトランジスタで設けられる、請求項１に記載の表示装置。
9. 少なくとも２つの入出力端子と、前記２つの入出力端子間を流れる電流を制御するゲートとを備えた駆動トランジスタと、前記入出力端子の一方と前記ゲートとの接続を制御する第１スイッチング素子と、一方の端子が前記ゲートに接続される保持容量素子と、前記保持容量素子の他方の端子と、データ信号が与えられる第１信号線との接続を制御する第２スイッチング素子と、前記第２スイッチング素子と並列に配置され、前記保持容量素子の他方の端子と、リファレンス信号が与えられる第２信号線との接続を制御する第３スイッチング素子と、前記入出力端子の他方と、第１電位が与えられる第１電源線との接続を制御する第４スイッチング素子と、前記駆動トランジスタから一方の端子に駆動電流が供給され、他方の端子が前記第１電位より低電位の第２電位を与える第２電源線と接続される発光素子と、前記駆動トランジスタの一方の端子と前記発光素子の一方の端子との間の接続を制御する第５スイッチング素子と、を含み、前記駆動トランジスタは、前記入出力端子の他方に、前記第１電位より低く前記第２電位よりも高い第３電位の印加を制御する第６スイッチング素子と接続された第３電源線が接続された画素を有する表示装置の駆動方法であって、
   リセット期間において、前記第１スイッチング素子及び前記第５スイッチング素子がオン、前記第４スイッチング素子がオフとなり、前記保持容量素子に前記第３スイッチング素子を介して前記第２信号線からリファレンス電位が印加され、前記第３電源線から前記駆動トランジスタの前記入出力端子の他方に第３電位が印加され、
   信号書込及びオフセットキャンセル期間において、前記第１スイッチング素子及び前記第４スイッチング素子がオンとなり、前記第５スイッチング素子がオフとなり、前記保持容量素子の前記他方の端子に前記第２スイッチング素子を介して前記第１信号線からデータ信号に基づく電位が与えられ、前記第１電源線から前記駆動トランジスタの前記入出力端子の他方に第１電位が印加され、
   発光期間において、前記第１スイッチング素子がオフ、前記第４スイッチング素子及び前記第５スイッチング素子がオンとなり、前記保持容量素子の他方の端子に前記第３スイッチング素子を介してリファレンス電位が印加され、前記第１電源線から前記駆動トランジスタを介して流れる電流によって前記発光素子が発光する、ことを含み、
   前記第３電源線は、前記第１電位の印加を制御する第７スイッチング素子とも接続され、
   前記信号書込及びオフセットキャンセル期間において、前記第１電源線及び前記第３電源線から前記駆動トランジスタの前記入出力端子の他方に前記第１電位が印加され、
   前記第１電源線が列方向に配設され、前記第３電源線が行方向に配設され、前記第１電源線及び前記第３電源線から、前記駆動トランジスタの前記入出力端子の他方に前記第１電位が印加される、
   ことを特徴とする表示装置の駆動方法。
10. 前記発光期間において、前記第１スイッチング素子は、前記第１スイッチング素子をオンにする第１電圧レベルよりも低く、前記第１スイッチング素子をオフにする第２電圧レベルよりも高い第３電圧レベルの制御信号が印加される、請求項９に記載の表示装置の駆動方法。
11. 少なくとも２つの入出力端子と、前記２つの入出力端子間を流れる電流を制御するゲートとを備えた駆動トランジスタと、
    前記入出力端子の一方と前記ゲートとの接続を制御する第１スイッチング素子と、
    一方の端子が前記ゲートに接続される保持容量素子と、
    前記保持容量素子の他方の端子とデータ信号が与えられる第１信号線との接続を制御する第２スイッチング素子と、
    前記第２スイッチング素子と並列に配置され、前記保持容量素子の他方の端子とリファレンス信号が与えられる第２信号線との接続を制御する第３スイッチング素子と、
    前記入出力端子の他方と第１電位が与えられる第１電源線との接続を制御する第４スイッチング素子と、
    一方の端子が駆動トランジスタと接続され他方の端子が前記第１電位より低電位の第２電位を与える第２電源線と接続される発光素子と、
    前記駆動トランジスタの一方の端子と前記発光素子の一方の端子との間の接続を制御する第５スイッチング素子と、を含む画素を有し、
    前記駆動トランジスタは、前記入出力端子の他方に、前記第１電位より低く前記第２電位よりも高い第３電位の印加を制御する第６スイッチング素子と接続された第３電源線が接続された、第１画素乃至第４画素を含み、
    前記第１画素及び前記第２画素、並びに前記第３画素及び前記第４画素が行方向に配置され、前記第１画素及び前記第３画素、並びに前記第２画素及び前記第４画素が列方向に配置され、
    前記第４スイッチング素子が、前記第１画素乃至前記第４画素間で共有され、
    前記第２スイッチング素子及び前記第３スイッチング素子が、列方向に配列する前記第１画素及び前記第３画素、並びに前記第２画素及び前記第４画素で共有されていることを特徴とする表示装置。
12. 前記第１画素乃至前記第４画素のそれぞれにおいて、前記第１スイッチング素子及び前記第５スイッチング素子がオン、前記第４スイッチング素子がオフとなり、前記保持容量素子に前記第３スイッチング素子を介して前記第２信号線からリファレンス電位が印加され、前記第３電源線から前記駆動トランジスタの前記入出力端子の他方に第３電位が印加されるリセット期間と、
    前記第１画素及び第２画素においてそれぞれ、前記第１スイッチング素子及び前記第４スイッチング素子がオンとなり、前記第５スイッチング素子がオフとなり、前記保持容量素子の前記他方の端子に前記第２スイッチング素子を介して前記第１信号線からデータ信号に基づく電位が与えられ、前記第１電源線から前記駆動トランジスタの前記入出力端子の他方に第１電位が印加され、かつ前記第３画素及び前記第４画素においてそれぞれ、第１スイッチング素子がオフである第１の信号書込及びオフセットキャンセル期間と、
    前記第３画素及び第４画素においてそれぞれ、前記第１スイッチング素子及び前記第４スイッチング素子がオンとなり、前記第５スイッチング素子がオフとなり、前記保持容量素子の前記他方の端子に前記第２スイッチング素子を介して前記第１信号線からデータ信号に基づく電位が与えられ、前記第１電源線から前記駆動トランジスタの前記入出力端子の他方に第１電位が印加され、かつ前記第１画素及び前記第２画素においてそれぞれ、第１スイッチング素子がオフである第２の信号書込及びオフセットキャンセル期間と、
    前記第１画素乃至前記第４画素のそれぞれにおいて、前記第１スイッチング素子がオフ、前記第４スイッチング素子及び前記第５スイッチング素子がオンとなり、前記保持容量素子の他方の端子に前記第３スイッチング素子を介してリファレンス電位が印加され、前記第１電源線から前記駆動トランジスタを介して流れる電流によって前記発光素子が発光する発光期間と、を含む請求項１１に記載の表示装置。
13. 前記第１画素乃至前記第４画素のそれぞれにおいて、前記リセット期間と前記第１および第２の信号書込及びオフセットキャンセル期間との間に、前記第１スイッチング素子がオフとなり、前記第２スイッチング素子がオフ及び第３スイッチング素子がオンの状態を維持して記保持容量素子に前記第３スイッチング素子を介して前記第２信号線からリファレンス電位が印加され、前記第５スイッチング素子がオンからオフに変化し、続いて前記第４スイッチング素子がオフからオンに変化し、第６スイッチング素子がオンからオフに変化して、前記駆動トランジスタの前記入出力端子の他方に第１電位が印加される、待機期間をさらに有する、請求項１２に記載の表示装置。

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