JP2011221204A - 表示装置、電子機器、表示装置の駆動方法 - Google Patents
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Abstract
【課題】保持容量や電気光学素子の寄生容量が十分に確保されてない場合でも、駆動トランジスタの移動度のばらつきや変動に起因する輝度変化を適切に抑制できるようにする。
【解決手段】全画素共通のカソード共通配線127Kに、カソード電源180から、装置全体の基準電位である接地電位GND とは異なる値のカソード電位Vcathを供給する。カソード電位Vcathを安定化させるために、電源容量190をカソード電源180に並列に接続する。電源容量190は、表示パネル部100内の層構造を工夫することで構成する。たとえば、カソード配線の低抵抗化を目的として設けられる補助電極と対向するように金属層を設けて容量を形成する、あるいは、導体基板(非金属基板に金属層を設けて実質的に導体基板とする場合でもよい)と対向するように金属層を設けて容量を形成し、金属層はカソード電極に接続する。
【選択図】図2
【解決手段】全画素共通のカソード共通配線127Kに、カソード電源180から、装置全体の基準電位である接地電位GND とは異なる値のカソード電位Vcathを供給する。カソード電位Vcathを安定化させるために、電源容量190をカソード電源180に並列に接続する。電源容量190は、表示パネル部100内の層構造を工夫することで構成する。たとえば、カソード配線の低抵抗化を目的として設けられる補助電極と対向するように金属層を設けて容量を形成する、あるいは、導体基板(非金属基板に金属層を設けて実質的に導体基板とする場合でもよい)と対向するように金属層を設けて容量を形成し、金属層はカソード電極に接続する。
【選択図】図2
Description
本発明は、表示素子(電気光学素子とも称される)を具備する画素回路(画素とも称される)を有する表示装置、表示装置を具備する電子機器、表示装置の駆動方法に関する。より詳細には、駆動トランジスタの特性ばらつきによる輝度変化の抑制技術に関する。
画素の表示素子として、印加される電圧や流れる電流によって輝度が変化する電気光学素子を用いた表示装置がある。たとえば、印加される電圧によって輝度が変化する電気光学素子としては液晶表示素子が代表例であり、流れる電流によって輝度が変化する電気光学素子としては、有機エレクトロルミネッセンス(Organic Electro Luminescence, 有機EL, Organic Light Emitting Diode, OLED;以下、有機ELと記す) 素子が代表例である。後者の有機EL素子を用いた有機EL表示装置は、画素の表示素子として、自発光素子である電気光学素子を用いたいわゆる自発光型の表示装置である。
ところで、電気光学素子を用いた表示装置においては、その駆動方式として、単純(パッシブ)マトリクス方式とアクティブマトリクス方式とを採ることができる。ただし、単純マトリクス方式の表示装置は、構造が単純であるもの、大型でかつ高精細の表示装置の実現が難しいなどの問題がある。
このため、近年、画素内部の発光素子に供給する画素信号を、同様に画素内部に設けた能動素子、たとえば絶縁ゲート型電界効果トランジスタ(一般には、薄膜トランジスタ(Thin Film Transistor ;TFT)をスイッチングトランジスタとして使用して制御するアクティブマトリクス方式の開発が盛んに行なわれている。
電気光学素子で表示を行なう際には、映像信号線を介して供給される入力画像信号をスイッチングトランジスタ(サンプリングトランジスタと称する)で駆動トランジスタのゲート(制御入力端子)に設けられた保持容量(画素容量とも称する)に取り込み、取り込んだ入力画像信号に応じた駆動信号を電気光学素子に供給する。
電気光学素子として液晶表示素子を用いる液晶表示装置では、液晶表示素子が電圧駆動型の素子であることから、保持容量に取り込んだ入力画像信号に応じた電圧信号そのもので液晶表示素子を駆動する。これに対して、電気光学素子として有機EL素子などの電流駆動型の素子を用いる表示装置では、保持容量に取り込んだ入力画像信号に応じた駆動信号(電圧信号)を駆動トランジスタで電流信号に変換して、その駆動電流を有機EL素子などに供給する。
ここで、電気光学素子を駆動する能動素子(駆動トランジスタ)の閾値電圧や移動度あるいは電気光学素子の特性がプロセス変動や環境によってばらついてしまうことが知られている。このため、表示装置の画面全体に亘って表示輝度を均一に制御するため、各画素回路内で上述した駆動用の能動素子や電気光学素子の特性変動に起因する輝度変動を補正するための仕組み(駆動信号を一定に維持する駆動信号一定化処理技術)が種々検討されている(特許文献1を参照)。
たとえば、特許文献1に記載の仕組みでは、有機EL素子用の画素回路として、駆動トランジスタの閾値電圧にばらつきや経時変化があった場合でも駆動電流を一定にするための閾値補正機能や、駆動トランジスタの移動度にばらつきや経時変化があった場合でも駆動電流を一定にするための移動度補正機能や、有機EL素子の電流−電圧特性に経時変化があった場合でも駆動電流を一定にするためのブートストラップ機能が提案されている。
しかしながら、保持容量や電気光学素子の寄生容量が十分に確保されてないと、移動度補正期間中に電気光学素子の駆動トランジスタとは反対側の基準端子の電位が電気光学素子の閾値を越えてしまい十分な移動度補正がかからない。その結果、駆動トランジスタの移動度のばらつきや変動による輝度変化を抑制することが不十分となり、これが画素ごとにばらつくと表示むらを引き起こす。
本発明は、上記事情に鑑みてなされたものであり、移動度補正をより適切に実行できるようにすることで、駆動トランジスタの移動度のばらつきや変動に起因する輝度変化をより適切に抑制することの可能な仕組みを提供することを目的とする。
本発明は先ず、駆動信号を生成する駆動トランジスタ、駆動トランジスタの出力端に接続された電気光学素子、映像信号の信号振幅に応じた情報を保持する保持容量、および信号振幅に応じた情報を保持容量に書き込むサンプリングトランジスタを具備する画素回路が行列状に配置された表示パネル部を備える。
そして、本発明は、電気光学素子の駆動トランジスタとは反対側の基準端子には装置全体の基準点の電位とは異なる電位を電源から供給する。さらに、表示パネル部内において、基準端子と基準点との間には、表示パネル部の層構造を使用して、基準端子の電位を安定化させる容量が形成されたものとする。
本発明では先ず、基準端子に基準点の電位とは異なる電位を電源から供給することで、移動度補正期間中に基準端子の電位が電気光学素子の閾値を越えないようにする。ただしこのままでは、基準端子の電位の安定性が問題となる。そこで、本発明では、表示パネル部内の層構造を利用して基準端子と基準点との間に容量を形成する。こうすることで、その他のデカップリング容量を設けなくても、基準端子に電位を供給する電源に対して並列に容量を電気回路的に接続した構成とすることができる。
本発明の一態様によれば、基準端子に基準点の電位とは異なる電位を供給できるし、基準端子に電位を供給する電源に対して並列に容量を接続した回路構成にできるので、基準端子の電位を安定化することができる。その結果、移動度補正をより適切に実行でき、駆動トランジスタの特性ばらつきによる輝度変化をより適切に抑制することができる。
以下、図面を参照して本発明の実施形態について詳細に説明する。各機能要素について実施形態別に区別する際には、A,B,…などのように大文字の英語の参照子を付して記載し、特に区別しないで説明する際にはこの参照子を割愛して記載する。図面においても同様である。
説明は以下の順序で行なう。
1.基本概念(表示装置の概要、画素駆動の基本、カソード電位安定化)
2.表示装置の全体概要
3.画素回路
4.画素回路の動作
5.移動度補正の問題点と対策
6.表示パネル部内の電源容量の形成方法(実装例の全体概要、補助配線のレイアウト、電極の層構造、電源容量の層構造(第1例〜第7例)
7.電子機器
1.基本概念(表示装置の概要、画素駆動の基本、カソード電位安定化)
2.表示装置の全体概要
3.画素回路
4.画素回路の動作
5.移動度補正の問題点と対策
6.表示パネル部内の電源容量の形成方法(実装例の全体概要、補助配線のレイアウト、電極の層構造、電源容量の層構造(第1例〜第7例)
7.電子機器
<基本概念>
[表示装置の概要]
先ず、電気光学素子を備えた表示装置の概要について説明する。表示装置は、複数の画素を備えている。各画素は、発光部を具備した発光素子(電気光学素子の一例)とその駆動回路を備える。発光部として、たとえば、有機エレクトロルミネッセンス発光部、無機エレクトロルミネッセンス発光部、LED発光部、半導体レーザー発光部などを用いることができる。
[表示装置の概要]
先ず、電気光学素子を備えた表示装置の概要について説明する。表示装置は、複数の画素を備えている。各画素は、発光部を具備した発光素子(電気光学素子の一例)とその駆動回路を備える。発光部として、たとえば、有機エレクトロルミネッセンス発光部、無機エレクトロルミネッセンス発光部、LED発光部、半導体レーザー発光部などを用いることができる。
以下に説明する例にあっては、発光素子は、有機エレクトロルミネッセンス発光部を備えている。より具体的には、発光素子は、駆動回路に接続された有機エレクトロルミネッセンス発光部(発光部ELP)が積層された構造を有する有機エレクトロルミネッセンス素子(有機EL素子)である。有機EL素子の発光部は、たとえば、アノード電極、正孔輸送層、発光層、電子輸送層、カソード電極などの周知の構成、構造を有する。
表示装置は、少なくとも、信号電位を画素回路Pに供給する水平駆動部(信号出力回路)、水平駆動部から供給された信号電位を駆動トランジスタのゲートに供給する走査を行なう書込走査部と、画素回路Pが配列される画素アレイ部を備える。
画素アレイ部は、第1の方向(たとえば水平方向)にH個、第1の方向とは異なる第2の方向(具体的には、第1の方向に直交する方向、たとえばは垂直方向)にV個、合計H×V個の2次元マトリクス状に配列された発光素子、書込走査部に接続され第1の方向に延びるV本の書込走査線、水平駆動部に接続され第2の方向に延びるH本の映像信号線(データ線)を備える。水平駆動部、書込走査部、画素アレイ部の構成、構造は、周知の構成、構造とすることができる。
発光部(発光素子)を駆動するための駆動回路(画素回路)として各種の回路がある。たとえば、公知のものとしては、5トランジスタ/1容量部から基本的に構成された駆動回路(5Tr/1C駆動回路)、4トランジスタ/1容量部から基本的に構成された駆動回路(4Tr/1C駆動回路)、3トランジスタ/1容量部から基本的に構成された駆動回路(3Tr/1C駆動回路)、2トランジスタ/1容量部から基本的に構成された駆動回路(2Tr/1C駆動回路)がある。
トランジスタとしては、最低限の構成として、発光素子を駆動する駆動トランジスタと書込走査部によりスイッチング駆動されるサンプリングトランジスタ(書き込みトランジスタ)を備える。本実施形態では、ブートストラップ機能を実現するべく、容量部は駆動トランジスタのゲートとソースの間に接続する。
駆動トランジスタのゲート、サンプリングトランジスタのソース/ドレイン領域、容量部の一方の端子の接続点を第1ノードとし、駆動トランジスタのソース、発光素子の一方の端子、容量部の他方の端子の接続点を第2ノードとする。
カラー表示対応とする場合、典型的には、1つの画素回路は、3つの副画素(赤色を発光する赤色発光副画素、緑色を発光する緑色発光副画素、青色を発光する青色発光副画素)で構成する。
[画素駆動の基本]
以下の説明において、各画素を構成する発光素子は、線順次駆動されるとし、表示フレームレートをFR(回/秒)とする。すなわち、第v行目(ただし、v=1,2,3,…,V)に配列された(V/3)個の画素、より具体的には、V個の副画素のそれぞれを構成する発光素子が同時に駆動される。換言すれば、1つの行を構成する各発光素子にあっては、その発光/非発光のタイミングは、それらが属する行単位で制御される。なお、1つの行を構成する各画素について映像信号を書き込む処理は、全ての画素について同時に映像信号を書き込む処理(以下、単に、同時書込み処理と記す場合がある)であってもよいし、画素ごとに順次映像信号を書き込む処理(以下、単に、順次書込み処理と記す場合がある)であってもよい。何れの書込み処理とするかは、駆動回路の構成に応じて適宜選択すればよい。
以下の説明において、各画素を構成する発光素子は、線順次駆動されるとし、表示フレームレートをFR(回/秒)とする。すなわち、第v行目(ただし、v=1,2,3,…,V)に配列された(V/3)個の画素、より具体的には、V個の副画素のそれぞれを構成する発光素子が同時に駆動される。換言すれば、1つの行を構成する各発光素子にあっては、その発光/非発光のタイミングは、それらが属する行単位で制御される。なお、1つの行を構成する各画素について映像信号を書き込む処理は、全ての画素について同時に映像信号を書き込む処理(以下、単に、同時書込み処理と記す場合がある)であってもよいし、画素ごとに順次映像信号を書き込む処理(以下、単に、順次書込み処理と記す場合がある)であってもよい。何れの書込み処理とするかは、駆動回路の構成に応じて適宜選択すればよい。
原則として、第v行目、第h列(h=1,2,3,…,H)に位置する発光素子に関する駆動、動作を説明するが、以下では第(h,v)番目の発光素子あるいは第(h,v)番目の副画素と記す。そして、第v行目に配列された各発光素子の水平走査期間(第v番目の水平走査期間)が終了するまでに、各種の処理(閾値電圧キャンセル処理、書込み処理、移動度補正処理)が行なわれる。書込み処理や移動度補正処理は、第v番目の水平走査期間内に行なわれる必要がある。一方、駆動回路の種類によっては、閾値電圧キャンセル処理やこれに伴う前処理を第v番目の水平走査期間より先行して行なうことができる。
そして、各種の処理が全て終了した後、第v行目に配列された各発光素子を構成する発光部を発光させる。各種の処理が全て終了した後、直ちに発光部を発光させてもよいし、所定の期間(たとえば、所定の行数分の水平走査期間)が経過した後に発光部を発光させてもよい。この所定の期間は、表示装置の仕様や駆動回路の構成などに応じて、適宜設定することができる。以下の説明においては、説明の便宜のため、各種の処理終了後、直ちに発光部を発光させるものとする。そして、第v行目に配列された各発光素子を構成する発光部の発光は、第(v+v')行目に配列された各発光素子の水平走査期間の開始直前まで継続される。
「v」は、表示装置の設計仕様によって決定される。すなわち、ある表示フレームの第v行目に配列された各発光素子を構成する発光部の発光は、第(v+v'−1)番目の水平走査期間まで継続される。一方、第(v+v')番目の水平走査期間の始期から、次の表示フレームにおける第v番目の水平走査期間内において書込み処理や移動度補正処理が完了するまで、第v行目に配列された各発光素子を構成する発光部は、原則として非発光状態を維持する。非発光状態の期間(非発光期間)を設けることにより、アクティブマトリクス駆動に伴う残像ボケが低減され、動画品位をより優れたものとすることができる。
ただし、各副画素(発光素子)の発光状態/非発光状態は、以上に説明した状態に限定するものではない。また、水平走査期間の時間長は、(1/FR)×(1/V)秒未満の時間長である。(v+v')の値がVを越える場合、越えた分の水平走査期間は、次の表示フレームにおいて処理される。
駆動回路の構成に拘わらず、発光部の駆動方法は、たとえば、以下の通りとする。
a)第1ノードと第2ノードとの間の電位差が、駆動トランジスタの閾値電圧を越え、かつ、第2ノードと発光部に備えられたカソード電極との間の電位差が、発光部の閾値電圧を越えないように、第1ノードに第1ノード初期化電圧を印加し、第2ノードに第2ノード初期化電圧を印加する前処理を行なう。この工程を前処理工程という。この前処理工程は、放電工程と初期化工程に区別することもある。
b)第1ノードの電位を保った状態で、第1ノードの電位から駆動トランジスタ閾値電圧を減じた電位に向かって、第2ノードの電位を変化させる閾値電圧キャンセル処理を行なう。この工程を閾値電圧補正工程という。
c)書込走査線からの信号によりオン状態とされたサンプリングトランジスタを介して、映像信号線から映像信号を第1ノードに印加する書込み処理を行なう。この工程を信号書込み工程という。
d)書込走査線からの信号によりサンプリングトランジスタをオフ状態とすることにより第1ノードを浮遊状態とし、第1ノードと第2ノードとの間の電位差の値に応じた電流を駆動トランジスタにより発光部に流すことにより発光部を駆動する。この工程を発光工程という。
閾値電圧補正工程と信号書込み工程との間には、さらに移動度補正工程を追加する態様もあり、また、移動度補正工程を信号書込み工程と同時に行なう態様もある。
ここで、閾値電圧補正工程において、第1ノードの電位から駆動トランジスタの閾値電圧を減じた電位に向かって、第2ノードの電位を変化させる閾値電圧キャンセル処理を行なう。より具体的には、第1ノードの電位から駆動トランジスタの閾値電圧を減じた電位に向かって第2ノードの電位を変化させるために、前処理工程における第2ノードの電位に駆動トランジスタの閾値電圧を加えた電圧を超える電圧を、駆動トランジスタの一方のソース/ドレイン領域に印加する。
定性的には、閾値電圧キャンセル処理において、第1ノードと第2ノードとの間の電位差(換言すれば、駆動トランジスタのゲートとソースとの間の電位差)が駆動トランジスタの閾値電圧に近づく程度は、閾値電圧キャンセル処理の時間により左右される。したがって、たとえば閾値電圧キャンセル処理の時間を充分長く確保した形態にあっては、第2ノードの電位は第1ノードの電位から駆動トランジスタの閾値電圧を減じた電位に達する。そして、第1ノードと第2ノードとの間の電位差は駆動トランジスタの閾値電圧に達し、駆動トランジスタはオフ状態となる。一方、たとえば閾値電圧キャンセル処理の時間を短く設定せざるを得ない形態にあっては、第1ノードと第2ノードとの間の電位差が駆動トランジスタの閾値電圧より大きく、駆動トランジスタはオフ状態とはならない場合がある。閾値電圧キャンセル処理の結果として、必ずしも駆動トランジスタがオフ状態となることを要しない。
[カソード電位安定化]
本実施形態の画素駆動手法にあっては、移動度補正を確実に行なうべく、電気光学素子(有機EL素子)の駆動トランジスタとは反対側の基準端子の電位(基準端子電位、たとえばカソード電位)を装置全体の基準点の電位(基準点電位、たとえば接地電位)よりも数ボルト程度大きい(表示時の駆動トランジスタのドレイン電位が正電位の場合は「高い」)電位にする。加えて、この場合の基準端子電位を安定にするべく、画素アレイ部内において、基準端子と基準点との間に、電源容量(いわゆるデカップリングコンデンサ)を設ける。こうすることで、基準端子電位が安定になるため、信号線や走査線と言った他の電位変動の影響を受け難くなり、基準端子電位を基準点電位と異なるようにしても、表示品位を良好に維持することができる。
本実施形態の画素駆動手法にあっては、移動度補正を確実に行なうべく、電気光学素子(有機EL素子)の駆動トランジスタとは反対側の基準端子の電位(基準端子電位、たとえばカソード電位)を装置全体の基準点の電位(基準点電位、たとえば接地電位)よりも数ボルト程度大きい(表示時の駆動トランジスタのドレイン電位が正電位の場合は「高い」)電位にする。加えて、この場合の基準端子電位を安定にするべく、画素アレイ部内において、基準端子と基準点との間に、電源容量(いわゆるデカップリングコンデンサ)を設ける。こうすることで、基準端子電位が安定になるため、信号線や走査線と言った他の電位変動の影響を受け難くなり、基準端子電位を基準点電位と異なるようにしても、表示品位を良好に維持することができる。
ここで、本実施形態では、電源容量を表示パネル部内の層構造を工夫することで構成する。このとき、電源容量を表示パネル部内に如何様にして作り込むかが問題となる。本実施形態では、たとえば、カソード配線の低抵抗化を目的として設けられる補助電極と対向するように金属層を設けて容量を形成する。あるいは、導体基板(非金属基板に金属層を設けて実質的に導体基板とする場合でもよい)と対向するように金属層を設けて容量を形成し、金属層はカソード電極に接続する。その容量は、パネル全面に形成してもよいし、パネルに部分的に形成してもよい。部分的な容量形成の意義は、信号線や制御線などの不必要な(好ましくない)箇所に容量を作らないようにすることに意義がある。
<表示装置の全体概要>
図1および図1Aは、表示装置の一実施形態であるアクティブマトリクス型表示装置の構成の概略を示すブロック図である。ここで、図1はCOG実装技術により画素アレイ部が搭載された所定の材料の基板上に制御部用の半導体チップを直接実装するCOG搭載構成の場合を示す。図1Aは表示パネル部には画素アレイ部を搭載し、それとは別基板(たとえばフレキシブル基板)上に制御部を搭載する周辺回路パネル外配置構成(表示モジュール)の場合を示す。基板材料としては、たとえばガラスなどの非金属のもの(導体でないもの)とステンレス鋼(SUS:Stainless Used Steel)などの基板全体が導電性を持っているものの何れでも使用できる。
図1および図1Aは、表示装置の一実施形態であるアクティブマトリクス型表示装置の構成の概略を示すブロック図である。ここで、図1はCOG実装技術により画素アレイ部が搭載された所定の材料の基板上に制御部用の半導体チップを直接実装するCOG搭載構成の場合を示す。図1Aは表示パネル部には画素アレイ部を搭載し、それとは別基板(たとえばフレキシブル基板)上に制御部を搭載する周辺回路パネル外配置構成(表示モジュール)の場合を示す。基板材料としては、たとえばガラスなどの非金属のもの(導体でないもの)とステンレス鋼(SUS:Stainless Used Steel)などの基板全体が導電性を持っているものの何れでも使用できる。
本実施形態では、たとえば画素の表示素子(電気光学素子)として有機EL素子を、能動素子として薄膜トランジスタ(TFT)をそれぞれ用い、薄膜トランジスタを形成した半導体基板上に有機EL素子を形成してなるアクティブマトリクス型有機ELディスプレイ(以下「有機EL表示装置」と称する)に適用した場合を例に説明する。このような有機EL表示装置は、半導体メモリやミニディスク(MD)やカセットテープなどの記録媒体を利用した携帯型の音楽プレイヤーやその他の電子機器の表示部に利用される。
なお、以下においては、画素の表示素子として有機EL素子を例に具体的に説明するが、これは一例であって、対象となる表示素子は有機EL素子に限らない。一般的に電流駆動で発光する表示素子の全てに、後述する実施形態が同様に適用できる。
図1および図1Aに示すように、有機EL表示装置1は、複数の表示素子としての有機EL素子(図示せず)を持った画素回路(画素とも称される)Pが表示アスペクト比である縦横比がX:Y(たとえば9:16)の有効映像領域を構成するように配置された表示パネル部100と、この表示パネル部100を駆動制御する種々のパルス信号を発するパネル制御部の一例である駆動信号生成部200と、映像信号処理部300を備えている。駆動信号生成部200と映像信号処理部300とは、1チップのIC(Integrated Circuit;半導体集積回路)に内蔵されている。
パネル型の表示装置では、TFTや電気光学素子などの画素回路を構成する素子を行列状に配置した画素アレイ部102と、画素アレイ部102の周辺に配置され、各画素回路Pを駆動するための走査線と接続された走査部(水平駆動部や垂直駆動部)を主要部とする制御部109と、制御部109を動作させるための各種の信号を生成する駆動信号生成部200や映像信号処理部300を備えて装置の全体が構成されるのが一般的である。
一方、製品形態としては、画素アレイ部102と制御部109を同一の支持基板101上に搭載した表示パネル部100と駆動信号生成部200や映像信号処理部300を別体としつつ、図示のように、これら全てを備えたモジュール(複合部品)形態の有機EL表示装置1として提供されることに限らない。表示パネル部100には画素アレイ部102を搭載し、この表示パネル部100のみで有機EL表示装置1として提供することも可能である。この場合、表示パネル部100のみで構成された有機EL表示装置1とは別基板(たとえばフレキシブル基板)上に制御部109や駆動信号生成部200や映像信号処理部300などの周辺回路を搭載する形態(周辺回路パネル外配置構成と称する)とする。
表示エリアとなる画素アレイ部102と制御部109とを同一の支持基板101上に搭載して表示パネル部100を構成するパネル上配置構成の場合、画素アレイ部102のTFTを生成する工程にて同時に制御部109(必要に応じて駆動信号生成部200や映像信号処理部300も)用の各TFTを生成する仕組み(TFT一体構成と称する)と、COG(Chip On Glass )実装技術により画素アレイ部102が搭載された支持基板101上に制御部109(必要に応じて駆動信号生成部200や映像信号処理部300も)用の半導体チップを直接実装する仕組み(COG搭載構成と称する)をとってもよい。
図1に示すCOG搭載構成の有機EL表示装置1Aの場合、表示パネル部100は、支持基板101の上に、画素回路Pがn行×m列のマトリクス状に配列された画素アレイ部102が配置され、さらに画素回路Pを垂直方向に走査する垂直駆動部103、画素回路Pを水平方向に走査する水平駆動部(水平セレクタあるいはデータ線駆動部とも称される)106がCOG実装技術により搭載され、さらに、外部接続用の端子部(パッド部)108が表示パネル部100の一辺の端部に配置されている。なお、必要に応じて、各駆動部103,106と外部回路とのインタフェースをとるインタフェース(IF)部がCOG実装技術により搭載されることもある。
垂直駆動部103はたとえば、書込走査部(ライトスキャナWS;Write Scan)104や電源供給能力を有する電源スキャナとして機能する駆動走査部105(ドライブスキャナDS;Drive Scan)を有する。画素アレイ部102はたとえば、図示する左右方向の一方側もしくは両側から書込走査部104および駆動走査部105で駆動され、かつ図示する上下方向の一方側もしくは両側から水平駆動部106で駆動されるようになっている。
垂直駆動部103(書込走査部104および駆動走査部105)と水平駆動部106とで、信号電位の保持容量への書込みや、閾値補正動作や、移動度補正動作や、ブートストラップ動作を制御する制御部109が構成され、画素アレイ部102の画素回路Pを駆動する駆動回路として機能するようになっている。制御部109は、画素アレイ部102の画素回路Pに信号を供給する信号号供給用の回路である。
図示した垂直駆動部103および対応する走査線の構成は、画素回路Pが後述する本実施形態の2TR構成の場合に適合させて示したものであるが、画素回路Pの構成によっては、その他の走査部および走査線が設けられることもある。
このように、実装状態では、垂直駆動部103や水平駆動部106などの周辺駆動回路が、画素アレイ部102と同一の支持基板101上に搭載された構成となっている。図示した例では、制御部109を構成する書込走査部104、駆動走査部105、および水平駆動部106を半導体チップで構成しCOG実装技術で表示パネル部100上に搭載する例を示しており、このことを図からも明らかにするべく、制御部109(書込走査部104、駆動走査部105、水平駆動部106)を点線で示している。また、COG搭載時に表示パネル部100上の配線との接続をとるための電気的接続端子PAD1(Contact Pad )を模式的に示している。
COG実装技術により表示パネル部100に制御部109などのICチップ(IC:Integrated Circuit)を実装する方法としては、たとえば、電気的接合端子(バンプ)に電解めっきによる金バンプを使用し、表示パネル部100上の電極へACF(Anisotropic Conductive Film )により実装する手法が知られている。もちろん、これ以外の手法を適用してもよい。
図1に示す例は、パルス信号を表示パネル部100の外部から端子部108を介して入力する構成としているが、これらの各種のタイミングパルスを生成する駆動信号生成部200を半導体チップで構成しCOG実装技術で表示パネル部100上に搭載してもよい。
端子部108には、有機EL表示装置1の外部に配された駆動信号生成部200から、種々のパルス信号が供給されるようになっている。同様に、映像信号処理部220から映像信号Vsig が供給されるようになっている。カラー表示対応の場合には、色別(本例ではR(赤),G(緑),B(青)の3原色)の映像信号Vsig_R,G,Bが供給される。
一例としては、垂直駆動用のパルス信号として、垂直方向の書込み開始パルスの一例であるシフトスタートパルスSPDS,SPWSや垂直走査クロックCKDS,CKWS(必要に応じて位相反転した垂直走査クロックxCKDS ,xCKWS も)など必要なパルス信号が供給される。また、水平駆動用のパルス信号として、水平方向の書込み開始パルスの一例である水平スタートパルスSPH や水平走査クロックCKH (必要に応じて位相反転した水平走査クロックxCKHも)など必要なパルス信号が供給される。
端子部108の各端子は、信号線199を介して、垂直駆動部103や水平駆動部106に接続されるようになっている。たとえば、端子部108に供給された各パルスは、必要に応じて図示を割愛したレベルシフタ部で電圧レベルを内部的に調整した後、バッファを介して垂直駆動部103の各部や水平駆動部106に供給される。
画素アレイ部102は、図示を割愛するが(詳細は後述する)、表示素子としての有機EL素子に対して画素トランジスタが設けられた画素回路Pが行列状に2次元配置され、この画素配列に対して行ごとに走査線が配線されるともに、列ごとに信号線が配線された構成となっている。
たとえば、画素アレイ部102には、画素アレイ部102には、垂直走査側の各走査線104WS,105DSL と水平走査側の走査線である映像信号線(データ線)106HSが形成されている。垂直走査と水平走査の各走査線の交差部分には図示を割愛した有機EL素子とこれを駆動する薄膜トランジスタが形成される。有機EL素子と薄膜トランジスタの組み合わせで画素回路Pを構成する。
具体的には、マトリクス状に配列された各画素回路Pに対しては、書込走査部104によって書込駆動パルスWSで駆動されるn行分の書込走査線104WS_1〜104WS_nおよび駆動走査部105によって電源駆動パルスDSL で駆動されるn行分の電源供給線105DSL_1 〜105DSL_n が画素行ごとに配線される。
書込走査部104と駆動走査部105は、論理ゲートの組合せ(ラッチやシフトレジスタなども含む)によって構成され、画素アレイ部102の各画素回路Pを行単位で選択する、すなわち、駆動信号生成部200から供給される垂直駆動系のパルス信号に基づき、書込走査線104WSおよび電源供給線105DSL を介して各画素回路Pを順次選択する。
水平駆動部106は、論理ゲートの組合せ(ラッチやシフトレジスタなども含む)によって構成され、画素アレイ部102の各画素回路Pを列単位で選択する、すなわち、駆動信号生成部200から供給される水平駆動系のパルス信号に基づき、選択された画素回路Pに対し映像信号線106HSを介して映像信号Vsig の内の所定電位をサンプリングして保持容量に書き込ませる。
本実施形態の有機EL表示装置1は、線順次駆動や点順次駆動が可能になっており、垂直駆動部103の書込走査部104および駆動走査部105は線順次で(つまり行単位で)で画素アレイ部102を走査するとともに、これに同期して水平駆動部106が、画像信号を、1水平ライン分を同時に(線順次の場合)、あるいは画素単位で(点順次の場合)、画素アレイ部102に書き込む。
製品形態としては、図示のように、表示パネル部100、駆動信号生成部200、映像信号処理部220の全てを備えたモジュール(複合部品)形態の有機EL表示装置1として提供されることに限らず、たとえば、表示パネル部100のみで表示装置として提供することも可能であるし、画素アレイ部102のみで表示装置として提供してもよい。
たとえば、有機EL表示装置1は、封止された構成のモジュール形状のものをも含む。たとえば、図1Aに示す有機EL表示装置1Bのように、周辺回路パネル外配置構成の場合が該当する。この場合、画素アレイ部102に透明なガラスなどの対向部に貼り付けられて形成された表示パネル部100のみでなる表示モジュールとして構成される。透明な対向部には、表示層(本例であれば有機層やその両側の電極層)、カラーフィルタ、保護膜、遮光膜などが設けられる。
図1Aに示す周辺回路パネル外配置構成の場合、画素アレイ部102の他に、回路部材を搭載したFPC(フレキシブルプリントサーキット)との間で、各種方式で接続をとる際の外部接続端子となる電気的接続端子PAD2が表示パネル部100の辺縁に設けられる。FPCに搭載される回路部材としては、たとえば、外部から画素アレイ部102への映像信号Vsig や各種の駆動パルスを入出力するための回路部(垂直駆動部103や水平駆動部106に相当するものやその出力ドライバなど)が該当する。
接続方式としては、たとえばTCP(Tape Carrier Package)方式やCOF(Chip On Flexible)方式をとることが考えられる。TCPはフレキシブル・テープにドライバLSI(Large Scale Integrated Circuit)をボンディングで搭載したものの呼称であり、その手法は通常TAB(Tape Automated Bonding)が用いられる。因みに図1AではCOF方式の例で示している。その他の点は基本的には、COG搭載構成の場合と同様である。
図1および図1Aでは、画素アレイ部102の一方側にのみ垂直駆動部103の各要素(書込走査部104や駆動走査部105)を配置する構成を示しているが、これらを画素アレイ部102を挟んで左右両側に配置する構成を採ってもよい。同様に、図1および図1Aでは、画素アレイ部102の一方側にのみ水平駆動部106を配置する構成を示しているが、これらを画素アレイ部102を挟んで上下両側に配置する構成を採ってもよい。
制御部109の実装形態に関しては、図1ではパネル上配置構成の一例としてCOG搭載構成の場合を示し、図1Aでは周辺回路パネル外配置構成の場合を示したが、パネル上配置構成としてはCOG搭載構成に限らずTFT一体構成の場合であってもよい。
垂直駆動部103としては、たとえば、書込走査部(ライトスキャナWS;Write Scan)104や電源供給能力を有する電源スキャナとして機能する駆動走査部(ドライブスキャナDS;Drive Scan)105を有する。垂直駆動部103と水平駆動部106とで、信号電位の保持容量への書込みや、閾値補正動作や、移動度補正動作や、ブートストラップ動作を制御する制御部109が構成される。
図示した垂直駆動部103および対応する走査線の構成は、画素回路Pが後述する本実施形態の2TR構成の場合に適合させて示したものであるが、画素回路Pの構成によっては、その他の走査部が設けられることもある。
画素アレイ部102は、一例として、図示する左右方向の一方側もしくは両側から書込走査部104および駆動走査部105で駆動され、かつ図示する上下方向の一方側もしくは両側から水平駆動部106で駆動されるようになっている。
端子部108には、有機EL表示装置1の外部に配された駆動信号生成部200から、種々のパルス信号が供給されるようになっている。また同様に、映像信号処理部300から映像信号Vsig が供給されるようになっている。カラー表示対応の場合には、色別(本例ではR(赤),G(緑),B(青)の3原色)の映像信号Vsig_R,Vsig_G,Vsig_Bが供給される。
たとえば、垂直駆動用のパルス信号として、垂直方向の書込み開始パルスの一例であるシフトスタートパルスSPDS,SPWSや垂直走査クロックCKDS,CKWSなどのパルス信号が供給される。また、水平駆動用のパルス信号として、水平方向の書込み開始パルスの一例である水平スタートパルスSPH や水平走査クロックCKH など必のパルス信号が供給される。
端子部108の各端子は、配線199を介して、垂直駆動部103や水平駆動部106に接続されるようになっている。たとえば、端子部108に供給された各パルスは、必要に応じて図示を割愛したレベルシフタ部で電圧レベルを内部的に調整した後、バッファを介して垂直駆動部103の各部や水平駆動部106に供給される。
画素アレイ部102は、図示を割愛するが(詳細は後述する)、表示素子としての有機EL素子に対して画素トランジスタが設けられた画素回路Pが行列状に2次元配置され、この画素配列に対して行ごとに垂直走査線が配線されるとともに、列ごとに信号線(水平走査線の一例)が配線された構成となっている。
たとえば、画素アレイ部102には、垂直走査側の各走査線(垂直走査線:書込走査線104WSおよび電源供給線105DSL )と水平走査側の走査線(水平走査線)である映像信号線(データ線)106HSが形成されている。垂直走査と水平走査の各走査線の交差部分には図示を割愛した有機EL素子とこれを駆動する薄膜トランジスタ(TFT;Thin Film Transistor)が形成される。有機EL素子と薄膜トランジスタの組み合わせで画素回路Pを構成する。
具体的には、マトリクス状に配列された各画素回路Pに対しては、書込走査部104によって書込駆動パルスWSで駆動されるn行分の書込走査線104WS_1〜104WS_nおよび駆動走査部105によって電源駆動パルスDSL で駆動されるn行分の電源供給線105DSL_1 〜105DSL_n が画素行ごとに配線される。
書込走査部104および駆動走査部105は、駆動信号生成部200から供給される垂直駆動系のパルス信号に基づき、書込走査線104WSおよび電源供給線105DSL を介して各画素回路Pを順次選択する。水平駆動部106は、駆動信号生成部200から供給される水平駆動系のパルス信号に基づき、選択された画素回路Pに対し映像信号線106HSを介して映像信号Vsig の内の所定電位をサンプリングして保持容量に書き込ませる。
本実施形態の有機EL表示装置1は、線順次駆動や面順次駆動あるいはその他の方式での駆動が可能になっており、たとえば、垂直駆動部103の書込走査部104および駆動走査部105は行単位で画素アレイ部102を走査するとともに、これに同期して水平駆動部106が、画像信号を、1水平ライン分を同時に、画素アレイ部102に書き込む。
水平駆動部106は、たとえば、全列の映像信号線106HS上に設けられた図示を割愛したスイッチを一斉にオンさせるドライバ回路を備えて構成され、映像信号処理部300から入力される画素信号を、垂直駆動部103によって選択された行の1ライン分の全ての画素回路Pに同時に書き込むべく、全列の映像信号線106HS上に設けられた図示を割愛したスイッチを一斉にオンさせ、ドライバ回路を経由して水平走査線(映像信号線106HS)に映像信号Vsig (水平走査信号の一例)が供給される。
垂直駆動部103の各部は、論理ゲートの組合せ(ラッチも含む)とドライバ回路によって構成され、論理ゲートにより画素アレイ部102の各画素回路Pを行単位で選択し、ドライバ回路を経由して垂直走査線に垂直走査信号が供給される。なお、図1では、画素アレイ部102の一方側にのみ垂直駆動部103を配置する構成を示しているが、画素アレイ部102を挟んで左右両側に垂直駆動部103を配置する構成を採ることも可能である。同様に、図1では、画素アレイ部102の一方側にのみ水平駆動部106を配置する構成を示しているが、画素アレイ部102を挟んで上下両側に水平駆動部106を配置する構成を採ることも可能である。
<画素回路>
図2は、本実施形態の画素回路Pを説明する図である。図2Aは、比較例の画素回路PXを説明する図である。
図2は、本実施形態の画素回路Pを説明する図である。図2Aは、比較例の画素回路PXを説明する図である。
画素回路Pおよび画素回路PXは、n型の駆動トランジスタ121を使用する。加えて、有機EL素子の経時変化による当該有機EL素子への駆動電流Idsの変動を抑制するための回路、すなわち電気光学素子の一例である有機EL素子の電流−電圧特性の変化を補正して駆動電流Idsを一定に維持する駆動信号一定化回路を備えた点に特徴を有する。さらに、有機EL素子の電流−電圧特性に経時変化があった場合でも駆動電流を一定にする機能を備えた点に特徴を有する。
すなわち、駆動トランジスタ121の他に走査用に1つのスイッチングトランジスタ(サンプリングトランジスタ125)を使用する2TR駆動の構成を採る。各スイッチングトランジスタを制御する電源駆動パルスDSL および書込駆動パルスWSのオン/オフタイミング(スイッチングタイミング)を後述する動作タイミングのように設定する。これにより、有機EL素子127の経時変化や駆動トランジスタ121の特性変動(たとえば閾値電圧や移動度などのばらつきや変動)による駆動電流Idsに与える影響を防ぐ。2TR駆動の構成であり、素子数や配線数が少ないため、高精細化が可能である。
具体的には、画素回路Pおよび画素回路PXは、保持容量120、n型の駆動トランジスタ121、アクティブH(ハイ)の書込駆動パルスWSが供給されるn型トランジスタ125、電流が流れることで発光する電気光学素子(発光素子)の一例である有機EL素子127を有する。
駆動トランジスタ121のゲート(ノードND122)とソースとの間に保持容量120が接続され、駆動トランジスタ121のソースが直接に有機EL素子127のアノード端に接続されている。有機EL素子127の基準端子の一例であるカソード端は、全画素共通のカソード共通配線127Kに接続されている。
ここで、図2に示す本実施形態の画素回路Pは、全画素共通のカソード共通配線127Kにカソード電源180からカソード電位Vcathが供給されるようになっている。これにより、カソード電位Vcathは装置全体の基準電位である接地電位GND と異なる値(Vcath≧0V)に設定されている。たとえば、カソード電位Vcathは、グランド電位よりも数ボルト(たとえば1V〜3V程度)高い電位にする。また、カソード共通配線127Kと接地電位GND との間には(つまりカソード電源180と並列に)、全画素共通の電源容量190(いわゆるデカップリング容量)が接続されている。これに対して、図2Aに示す比較例の画素回路PXは、カソード共通配線127Kが接地電位GND に接続され、カソード電位Vcathが接地電位GND と等しくなっている。
図2では便宜的にカソード電源180を表示パネル部100(特に画素アレイ部102)内に示しているが、一般的には表示パネル部100の外部に設けられ端子を介して電源供給される。もちろん、カソード電源180を表示パネル部100内に配置してもよい。表示パネル部100の外部にカソード電源180を設ける場合は、一般的にその近傍には電源容量190とは別のデカップリング容量が設けられ、電源インピーダンスが小さくなるようにされる。カソード電源180を設ける意義や、電源容量190の表示パネル部100内での形成方法については後で詳しく説明する。
保持容量120は、ブートストラップ容量としても機能するようになっている。すなわち、画素回路Pは先ず、保持容量120の接続態様に特徴があり、有機EL素子127の経時変化による駆動電流変動を防ぐ回路として、駆動信号一定化回路の一例であるブートストラップ回路を構成する点にある。駆動トランジスタ121の特性変動(たとえば閾値電圧や移動度などのばらつきや変動)による駆動電流Idsに与える影響を抑制する方法としては、各トランジスタ121,125の駆動タイミングを工夫することで対処する。
駆動トランジスタ121のドレインは、電源スキャナとして機能する駆動走査部105からの電源供給線105DSL に接続されている。電源供給線105DSL は、この電源供給線105DSL そのものが、駆動トランジスタ121に対しての電源供給能力を備える点に特徴を有する。
具体的には、駆動走査部105は、駆動トランジスタ121のドレインに対して、それぞれ電源電圧に相当する高電圧側の第1電位Vcc_Hと低電圧側の第2電位Vcc_Lとを切り替えて供給する電源電圧切替回路を具備している。
第2電位Vcc_Lとしては、映像信号線106HSにおける映像信号Vsig のオフセット電位Vofs (基準電位とも称する)より十分低い電位とする。具体的には、駆動トランジスタ121のゲート・ソース間電圧Vgs(ゲート電位Vgとソース電位Vsの差)が駆動トランジスタ121の閾値電圧Vthより大きくなるように、電源供給線105DSL の低電位側の第2電位Vcc_Lを設定する。なお、オフセット電位Vofs は、閾値補正動作に先立つ初期化動作に利用するとともに映像信号線106HSを予めプリチャージにしておくためにも利用する。
サンプリングトランジスタ125は、ゲートが書込走査部104からの書込走査線104WSに接続され、ドレインが映像信号線106HSに接続され、ソースが駆動トランジスタ121のゲート(ノードND122)に接続されている。そのゲートには、書込走査部104からアクティブHの書込駆動パルスWSが供給される。
サンプリングトランジスタ125は、ソースとドレインとを逆転させた接続態様とすることもできる。また、サンプリングトランジスタ125としては、ディプレション型およびエンハンスメント型の何れをも使用できる。
<画素回路の動作>
図3は、図2に示した画素回路Pおよび図2Aに示した画素回路PXに関する基本的な駆動タイミングを説明するタイミングチャートであり、線順次駆動の場合で示している。タイミングチャートにおいて、各期間を示す横軸の長さ(時間長)は模式的なものであり、各期間の時間長の割合を示すものではない。
図3は、図2に示した画素回路Pおよび図2Aに示した画素回路PXに関する基本的な駆動タイミングを説明するタイミングチャートであり、線順次駆動の場合で示している。タイミングチャートにおいて、各期間を示す横軸の長さ(時間長)は模式的なものであり、各期間の時間長の割合を示すものではない。
図3においては、時間軸を共通にして、書込走査線104WSの電位変化、電源供給線105DSL の電位変化、および映像信号線106HSの電位変化を表してある。また、これらの電位変化と並行に、1行分(図では1行目)について駆動トランジスタ121のゲート電位Vgおよびソース電位Vsの変化も表してある。
図3では、画素回路Pおよび画素回路PXにおいて、閾値補正機能、移動度補正機能、ブートストラップ機能を実現するための基本例を示すもので、閾値補正機能、移動度補正機能、ブートストラップ機能を実現するための駆動タイミングは、図3に示す態様に限らず、様々な変形が可能である。これら様々な変形の駆動タイミングであっても、後述する各実施形態の仕組みを適用できる。
図3に示す駆動タイミングは、線順次駆動の場合であり、書込駆動パルスWS、電源駆動パルスDSL 、映像信号Vsig は、1行分を1組とし、各信号のタイミング(特に位相関係)が行単位で独立に制御され、行が代わると1H(Hは水平走査期間)分シフトされる。
以下では、説明や理解を容易にするため、特段の断りのない限り、書込みゲインが1(理想値)であると仮定し、保持容量120に信号振幅ΔVinの情報を、書き込む、保持する、サンプリングするなどと簡潔に記して説明する。書込みゲインが1未満の場合、保持容量120には信号振幅ΔVinの大きさそのものではなく、信号振幅ΔVinの大きさに対応するゲイン倍された情報が保持されることになる。信号振幅ΔVinに対応する保持容量120に書き込まれる情報の大きさの割合を、書込みゲインと称する。
説明や理解を容易にするため、特段の断りのない限り、ブートストラップゲインが1(理想値)であると仮定して簡潔に記して説明する。駆動トランジスタ121のゲート・ソース間に保持容量120が設けられている場合に、ソース電位Vsの上昇に対するゲート電位Vgの上昇率をブートストラップゲイン(ブートストラップ動作能力)と称する。
また、この駆動タイミングでは、映像信号Vsig が非有効期間であるオフセット電位Vofs にある期間を1水平期間の前半部とし、有効期間である信号電位Vin(=Vofs +ΔVin)にある期間を1水平期間の後半部とする。また、映像信号Vsig の有効期間と非有効期間を合わせた1水平期間ごとに、閾値補正動作を複数回(図では4回)に亘って繰り返すようにする。
有機EL素子127の発光期間B(表示期間)では、電源供給線105DSL が第1電位Vcc_Hであり、サンプリングトランジスタ125がオフした状態である。このとき、駆動トランジスタ121は飽和領域で動作するように設定されているため、有機EL素子127に流れる駆動電流Idsは駆動トランジスタ121のゲート・ソース間電圧Vgsに応じ応じて、式(1)に示される値をとる。
すなわち、駆動トランジスタ121はドレイン・ソース間電圧に関わらず駆動電流Idsが一定となる飽和領域で駆動される。よって、飽和領域で動作するトランジスタのドレイン−ソース間に流れる電流をIds、移動度をμ、チャネル幅(ゲート幅)をW、チャネル長(ゲート長)をL、ゲート容量(単位面積当たりのゲート酸化膜容量)をCox、トランジスタの閾値電圧をVthとすると、駆動トランジスタ121は下記の式(1)に示した値を持つ定電流源となっている。なお、“^”はべき乗を示す。式(1)から明らかなように、飽和領域ではトランジスタのドレイン電流Idsはゲート・ソース間電圧Vgsによって制御され定電流源として動作する。
非発光期間(消光期間)に入ると、先ず放電期間Cでは、電源供給線105DSL を第2電位Vcc_Lに切り替える。このとき、第2電位Vcc_Lが有機EL素子127の閾値電圧VthELとカソード電位Vcathの和よりも小さいとき、つまり“Vcc_L<VthEL+Vcath”であれば、有機EL素子127は消光し、電源供給線105DSL が駆動トランジスタ121のソース側となる。このとき、有機EL素子127のアノードは第2電位Vcc_Lに充電される。つまり、駆動トランジスタ121のドレイン(電源供給端)とソース(出力端)との電位を等しくすることで、有機EL素子127を発光状態から消光状態に遷移させる。
さらに、初期化期間Dでは、映像信号線106HSがオフセット電位Vofs となったときにサンプリングトランジスタ125をオンして駆動トランジスタ121のゲート電位をオフセット電位Vofs とする。このとき、駆動トランジスタ121のゲート・ソース間電圧Vgsは“Vofs −Vcc_L”という値をとる。この“Vofs −Vcc_L”が駆動トランジスタ121の閾値電圧Vthよりも大きくないと閾値補正動作を行なうことができないために、“Vofs −Vcc_L>Vth”とする必要がある。
この後、第1閾値補正期間E1に入ると、電源供給線105DSL を再び第1電位Vcc_Hに切り替える。電源供給線105DSL (つまり駆動トランジスタ121への電源電圧)を第1電位Vcc_Hとすることで、有機EL素子127のアノードが駆動トランジスタ121のソースとなり駆動トランジスタ121から駆動電流Idsが流れる。有機EL素子127の等価回路はダイオードと容量で表されるため、有機EL素子127のカソード電位Vcathに対するアノード電位をVelとしたとき、“Vel≦Vcath+VthEL”である限り、換言すれば、有機EL素子127のリーク電流が駆動トランジスタ121に流れる電流よりもかなり小さい限り、駆動トランジスタ121の駆動電流Idsは保持容量120と有機EL素子127の寄生容量Celを充電するために使われる。このとき、有機EL素子127のアノード電位Velは時間とともに上昇してゆく。
一定時間経過後、サンプリングトランジスタ125をオフする。このとき、駆動トランジスタ121のゲート・ソース間電圧Vgsが閾値電圧Vthよりも大きいと(つまり閾値補正が完了していないと)、駆動トランジスタ121の駆動電流Idsは保持容量120を受電するように流れ続け、駆動トランジスタ121のゲート・ソース間電圧Vgsは上昇してゆく。このとき、有機EL素子127には逆バイアスがかかっているため、有機EL素子127が発光することはない。
第2閾値補正期間E2に入ると、再び映像信号線106HSがオフセット電位Vofs となったときにサンプリングトランジスタ125をオンして駆動トランジスタ121のゲート電位をオフセット電位Vofs として、再度閾値補正動作を開始する。この動作を繰り返すことで、最終的に、駆動トランジスタ121のゲート・ソース間電圧Vgsは閾値電圧Vthという値をとる。このとき“Vel=Vofs −Vth≦Vcath+VthEL”となっている。
この動作例では、閾値補正動作を繰り返し実行することで確実に駆動トランジスタ121の閾値電圧Vthに相当する電圧を保持容量120に保持させるために、1水平期間を処理サイクルとして、閾値補正動作を複数回に亘って繰り返すようにしているが、この繰返し動作は必須ではなく、1水平期間を処理サイクルとして、1回のみの閾値補正動作を実行するようにしてもよい。
閾値補正動作終了後(本例では第4閾値補正期間E4の後)は、サンプリングトランジスタ125をオフして書込み&移動度補正準備期間Jに入る。映像信号線106HSが信号電位Vin(=Vofs +ΔVin)となったときに、サンプリングトランジスタ125を再度オンしてサンプリング期間&移動度補正期間Kに入る。信号振幅ΔVinは階調に応じた値である。サンプリングトランジスタ125のゲート電位はサンプリングトランジスタ125をオンしているために信号電位Vin(=Vofs +ΔVin)となるが、駆動トランジスタ121のドレインは第1電位Vcc_Hであり駆動電流Idsが流れるためソース電位Vsは時間とともに上昇してゆく。図では、この上昇分をΔVで示している。
ソース電圧Vsが有機EL素子127の閾値電圧VthELとカソード電位Vcathの和を越えなければ、換言すると、有機EL素子127のリーク電流が駆動トランジスタ121に流れる電流よりもかなり小さければ、駆動トランジスタ121の駆動電流Idsは保持容量120と有機EL素子127の寄生容量とCelを充電するのに使用される。
この時点では、駆動トランジスタ121の閾値補正動作は完了しているため、駆動トランジスタ121が流す電流は移動度μを反映したものとなる。具体的には、移動度μが大きいと、このときの電流量が大きく、ソースの上昇も早い。逆に移動度μが小さいと、電流量が小さく、ソースの上昇は遅くなる。これにより、駆動トランジスタ121のゲート・ソース間電圧Vgsは移動度μを反映して小さくなり、一定時間経過後に完全に移動度μを補正するゲート・ソース間電圧Vgsとなる。
この後には、発光期間Lに入り、サンプリングトランジスタ125をオフして書込みを終了し、有機EL素子127を発光させる。保持容量120によるブートストラップ効果により、駆動トランジスタ121のゲート・ソース間電圧Vgsは一定であるので、駆動トランジスタ121は一定電流(駆動電流Ids)を有機EL素子127に流し、有機EL素子127のアノード電位Velは有機EL素子127に駆動電流Idsという電流が流れる電圧Vxまで上昇し、有機EL素子127は発光する。
画素回路Pおよび画素回路PXにおいては、有機EL素子127は発光時間が長くなるとそのI−V特性は変化してしまう。そのため、ノードND121の電位(つまり駆動トランジスタ121のソース電位Vs=有機EL素子127のアノード電位Vel)も変化する。しかしながら、駆動トランジスタ121のゲート・ソース間電圧Vgsは保持容量120によるブートストラップ効果で一定値に保たれているので、有機EL素子127に流れる電流は変化しない。よって、有機EL素子127のI−V特性が劣化しても、有機EL素子127には一定電流(駆動電流Ids)が常に流れ続け、有機EL素子127の輝度が変化することはない。
ここで、駆動電流Ids対ゲート電圧Vgsの関係は、トランジスタ特性を表した式(1)のVgsに“ΔVin+Vth−ΔV”を代入することで、式(2)のように表すことができる。式(2)において、k=(1/2)(W/L)Coxである。
この式(2)から、閾値電圧Vthの項がキャンセルされており、有機EL素子127に供給される駆動電流Idsは駆動トランジスタ121の閾値電圧Vthに依存しないことが分かる。基本的に駆動電流Idsは信号振幅ΔVin(詳しくは信号振幅ΔVinに対応して保持容量120に保持されるサンプリング電圧=Vgs)によって決まる。換言すると、有機EL素子127は信号振幅ΔVinに応じた輝度で発光することになる。
その際、保持容量120に保持される情報はソース電位Vsの上昇分ΔVで補正されている。上昇分ΔVはちょうど式(2)の係数部に位置する移動度μの効果を打ち消すように働く。駆動トランジスタ121の移動度μに対する補正分ΔVを保持容量120に書き込まれる信号に加えるのであるが、その方向は実際には負の方向であり、こう言った意味で、上昇分ΔVは、移動度補正パラメータΔVや負帰還量ΔVとも称する。
有機EL素子127に流れる駆動電流Idsは、駆動トランジスタ121の閾値電圧Vthや移動度μの変動が相殺され、実質的に信号振幅ΔVinのみに依存することになる。駆動電流Idsは閾値電圧Vthや移動度μに依存しないので、閾値電圧Vthや移動度μが製造プロセスによりばらついていたり経時変化があったりしても、ドレイン・ソース間の駆動電流Idsは変動せず、有機EL素子127の発光輝度も変動しない。
駆動トランジスタ121のゲート・ソース間に保持容量120を接続すると、n型の駆動トランジスタ121を使用する場合においても、駆動トランジスタ121のソースの電位Vsの変動にゲートの電位Vgが連動するようにするブートストラップ機能を実現する回路構成および駆動タイミングとしている。有機EL素子127の特性の経時変動による有機EL素子127のアノード電位変動(つまり駆動トランジスタ121のソース電位変動)があっても、その変動を相殺するようにゲート電位Vgを変動させることができる。
これにより、有機EL素子127の特性の経時変化の影響が緩和され、画面輝度の均一性を確保できる。駆動トランジスタ121のゲート・ソース間の保持容量120によるブートストラップ機能により、有機EL素子を代表とする電流駆動型の発光素子の経時変動補正能力を向上させることができる。もちろん、ブートストラップ機能は、発光開始時点で、有機EL素子127に発光電流Ielが流れ始め、それによってアノード・カソード間電圧Velが安定となるまで上昇していく過程で、そのアノード・カソード間電圧Velの変動に伴って駆動トランジスタ121のソース電位Vsが変動する際にも機能する。
このように、画素回路Pおよび画素回路PXおよびそれを駆動する制御部109による駆動タイミングによれば、駆動トランジスタ121や有機EL素子127の特性変動(ばらつきや経時変動)があった場合でも、それらの変動分を補正することで、表示画面上にはその影響が現われず、輝度変化のない高品質な画像表示が可能になる。
<移動度補正の問題点と対策>
図4は、移動度補正の問題点とその対策手法を説明する図である。図4(1)は図2Aに示した比較例の画素回路PXにおける移動度補正の場合を示し、図4(2)は図2に示した本実施形態の画素回路Pに対して電源容量190を取り外した変形例の画素回路PYにおける移動度補正の場合を示す。図4(2)は、移動度補正そのものの動作としては、実体的には、図2に示した本実施形態の画素回路Pの場合についても同様に適用できる。
図4は、移動度補正の問題点とその対策手法を説明する図である。図4(1)は図2Aに示した比較例の画素回路PXにおける移動度補正の場合を示し、図4(2)は図2に示した本実施形態の画素回路Pに対して電源容量190を取り外した変形例の画素回路PYにおける移動度補正の場合を示す。図4(2)は、移動度補正そのものの動作としては、実体的には、図2に示した本実施形態の画素回路Pの場合についても同様に適用できる。
図3で説明したことから理解されるように、図2Aや図4(1−1)に示す比較例の画素回路PXでは、カソード共通配線127Kのカソード電位Vcathは接地電位(=0V)であるので、有機EL素子127が消光状態を維持するには、アノード電位Velは、“Vel<VthEL”を満たすことが必要である。
一方、図4(2−1)に示す本実施形態に対する変形例の画素回路PYでは、有機EL素子127が消光状態を維持するには、有機EL素子127のアノード電位Velは、閾値電圧VthELとカソード電位Vcathの和よりも小さいこと、つまり“Vel<VthEL+Vcath”(Vcath≧0V)であることが必要である。
ここで、高精細化などにより、保持容量120の容量値Csや有機EL素子127の寄生容量Celが十分に確保されてない場合には、比較例の画素回路PXでは、図4(1−2)に示すように、移動度補正期間中にアノード電位Velが閾値電圧VthELを越えてしまい、十分な移動度補正がかからないまま発光してしまう。
この対策として、図4(2−1)に示す変形例の画素回路PYでは、本実施形態の画素回路Pと同様に、カソード電位Vcathをグランド電位(接地電位GND )ではなく、グランド電位よりも数ボルト(図の例では2V)高い電位にすることで、図4(2−2)に示すように、移動度補正を十分にかけることができるようにしている。しかしながらこの場合、たとえ画素アレイ部102外の電源(カソード電源180と対応する)側にデカップリング容量が設けられていても、電源インピーダンスが十分に小さくないと、カソード電位Vcathが不安定になるため、信号線や走査線と言った他の電位変動の影響を受け易くなり、表示品位を低下させてしまう。
この対策として、本実施形態では、表示パネル部100内において、電気回路的にカソード電源180と並列に電源容量190を設けるようにしている。こうすることで、電源容量190を設けない場合に対して、電源インピーダンスを小さくすることができ、カソード電位Vcathを安定化させることができ、その結果、表示むらが起きない。
<表示パネル部内の電源容量の形成方法>
本実施形態の有機EL表示装置の構造(特に電源容量190を表示パネル部100内に形成するための層構造)の理解を容易にするべく、最初にそのベースとなる構成について説明し、その後に本実施形態の電源容量190の層構造について説明する。
本実施形態の有機EL表示装置の構造(特に電源容量190を表示パネル部100内に形成するための層構造)の理解を容易にするべく、最初にそのベースとなる構成について説明し、その後に本実施形態の電源容量190の層構造について説明する。
[実装例の全体概要]
図5は、画素アレイ部102の実装例の全体概要を説明する図である。ここでは、COF方式で接続をとる場合で示す。
図5は、画素アレイ部102の実装例の全体概要を説明する図である。ここでは、COF方式で接続をとる場合で示す。
図5に示すように、支持基板101上の画素アレイ部102は、封止基板170で封止された構成のモジュール形状となっている。表示パネル部100の支持基板101の端縁部分には、COF方式で接続をとるための電気的接続端子PAD2が設けられる。支持基板101上には、表示領域となる画素アレイ部102が設けられ、画素アレイ部102の外側にまで補助配線515が設けられている。補助配線515は図示を割愛した上部電極とともに、全画素共通のカソード共通配線127Kとなるものである。
たとえば、表示パネル部100の支持基板101の端縁部分に設けられた電気的接続端子PAD2A の一例である電源供給TCP520から補助配線515に基準端子電圧が供給される。一般的には、この基準端子電圧は装置全体の基準点電位(たとえば接地電位)とされるが、本実施形態では電源(典型的には表示パネル部100外に設ける)から基準点電位とは異なる電圧を供給することで移動度補正が確実に実行されるようにする。
補助配線515は、画素アレイ部102を取り囲むように設けられ、カソードコンタクトKC(カソード蒸着エリア)によりその上層の上部電極と電気的かつ物理的に接続される。カソードコンタクトKCは、電気的な接続を確実にするとともに、水分が画素アレイ部102側に入り込まないように、画素アレイ部102の全周囲に形成することが好ましい。
制御部109用の電気的接続端子PAD2に関しても電源供給TCP520と概ね同様であり、表示パネル部100の支持基板101の端縁部分に設けられた電気的接続端子PAD2B の一例である書込駆動パルスWS用の信号供給TAB530_WS および電源駆動パルスDSL 用の電源入力部530_DSL、並びに、電気的接続端子PAD2C の一例である映像信号Vsig 用の信号供給TAB530_sigから各信号が供給される。各信号供給TAB530には、ドライバLSIがTAB方式でボンディングされ、支持基板101のエッジにドライバの出力を接続し、ドライバLSIが支持基板101の外になるように実装される。図示しないが、各信号供給TAB530の支持基板101とは反対側にはドライバLSIに信号を供給する前段回路(たとえばシフトレジスタなど)が搭載された回路基板が接続される。
電源供給TCP520は、図示しないが、FPCとの接続端となるカソード電極パッドが所定ピッチで複数本設けられ、カソード電極パッドが補助配線515の辺縁(表示領域である画素アレイ部102の周辺部)まで延在してコンタクト部にて共通に接続される。
信号供給TAB530についても概ね電源供給TCP520と同様であり、図示しないが、FPCとの接続端となる信号電極パッドが所定ピッチで複数本(書込駆動パルスWS用と電源駆動パルスDSL 用に)設けられ、信号電極パッドが画素アレイ部102から延在した走査線(書込走査線104WS,電源供給線105DSL の2種)とコンタクト部にて各別に接続される。書込駆動パルスWSに関しても、図示しないが、FPCとの接続端となる信号電極パッドが所定ピッチで複数本設けられ、信号電極パッドが画素アレイ部102から延在した走査線(映像信号線106HS)とコンタクト部にて各別に接続される。
[補助配線のレイアウト]
図6は有機EL素子127の下部電極と補助配線の第1例のレイアウトの全体概要図である。図6Aは図6に対する変形例である第2例のレイアウトの全体概要図である。図は、便宜的に3(水平)×2(垂直)画素で示している。
図6は有機EL素子127の下部電極と補助配線の第1例のレイアウトの全体概要図である。図6Aは図6に対する変形例である第2例のレイアウトの全体概要図である。図は、便宜的に3(水平)×2(垂直)画素で示している。
有機EL素子127の下部電極と補助配線の第1例のレイアウトが図6に示されている。この図に示すように、有機EL素子127の下部電極504は、マトリクス状に配置された画素回路Pの配列に対応して、2次元マトリクス状に配置されている。有機EL素子127は、下部電極504と有機層506と上部電極508の積層構造をなしている。そして、この下部電極504間に、下部電極504と同一層で構成された補助配線515が、下部電極504(つまり画素回路P)を取り囲むように格子状に配置され、さらに外周にも画素アレイ部102の全体を取り囲むように配線された構成となっている。下部電極504が形成されるアノード層の補助配線515は、適当な箇所にて(図の例では各画素間の中心および外周全体)、カソードコンタクトKCにより、その上層の上部電極508と接続される。
図6Aに示す第2例のレイアウトは、表示光を支持基板とは反対側の表示面側から出射するトップエミッション方式(上面出射方式、上面発光方式)での高精細画素構造とする場合において、画素開口率を稼ぐために、補助配線515を画素アレイ部102の全体を取り囲むように配置するだけで、画素アレイ部102内に格子状または列または行状に配線するレイアウトを用いていない。たとえば、高精細画素では、開口率を稼ぐために、画素内の補助配線レイアウトを使用しないことがある。
何れの構成でも、補助配線515を画素アレイ部102の全体を取り囲むように配線して、外周全体で上部電極とのコンタクトをとることで、上部電極(カソード電極)とのコンタクト抵抗を下げるようにしている。
[電極の層構造]
図7および図7Aは、一般的な有機EL表示装置における1画素分の電極構造の概略を示した図である。ここで、図7(1)はTFT工程終了後の1画素分の電極構造の平面図であり、図7(2)はアノード工程終了後の1画素分の電極構造の平面図である。画素回路Pについては層構造ではなく回路図で示している。図7A(1)は図7(2)における接続孔504a(後述するアノードコンタクトパッドCPa)部分を通るA−A’線の断面図(カソード工程終了後)である。図7A(2)は図7(2)における接続孔508a(後述するカソードコンタクトパッドCPk_1と対応)部分を通るB−B’線の断面図(アノード工程終了後)である。図7A(3)は図7(2)における接続孔508a部分のB−B’線の断面図(カソード工程終了後)である。図7(2)においては、図7(1)に示したTFT工程終了後の状態にアノード電極を重ねて示している。
図7および図7Aは、一般的な有機EL表示装置における1画素分の電極構造の概略を示した図である。ここで、図7(1)はTFT工程終了後の1画素分の電極構造の平面図であり、図7(2)はアノード工程終了後の1画素分の電極構造の平面図である。画素回路Pについては層構造ではなく回路図で示している。図7A(1)は図7(2)における接続孔504a(後述するアノードコンタクトパッドCPa)部分を通るA−A’線の断面図(カソード工程終了後)である。図7A(2)は図7(2)における接続孔508a(後述するカソードコンタクトパッドCPk_1と対応)部分を通るB−B’線の断面図(アノード工程終了後)である。図7A(3)は図7(2)における接続孔508a部分のB−B’線の断面図(カソード工程終了後)である。図7(2)においては、図7(1)に示したTFT工程終了後の状態にアノード電極を重ねて示している。
図2に示した画素回路Pの場合、画素アレイ部102においては、少なくとも垂直走査系統に関わる書込走査線104WSおよび電源供給線105DSL が縦/横の一方の配線(たとえば横配線とする)となり、これに対して水平走査系統に関わる映像信号線106HSが縦/横の他方の配線(たとえば縦配線とする)となる。また、有機EL素子127のカソード電位Vcathをベタ配線ではなく通常の配線とする場合であれば、カソード電位Vcath用のカソード共通配線127Kが横配線もしくは縦配線となる。
ここで、前述の各配線(書込走査線104WS、電源供給線105DSL 、映像信号線106HS)は、横方向または縦方向に延び、画素アレイ部102の周辺に設けられた対応する走査部(書込走査部104、駆動走査部105、水平駆動部106)と接続される。
画面の左右方向について考察した場合、詳細説明は割愛するが、1行内の全ての画素回路Pに対して書込駆動パルスWSは書込走査部104から共通に供給されるので、書込駆動パルスWSの波形が配線容量や配線抵抗の影響で、書込走査部104から遠い画素回路P(遠側画素と称する)の方が書込走査部104から近い画素回路P(近側画素と称する)よりも、その波形鈍りが大きくなってしまう。そのため、配線容量や配線抵抗の分布特性が、閾値補正や移動度補正の動作に影響を与えることがある。同様のことは、電源供給線105DSL や映像信号線106HS(あるいはカソード共通配線127K)についても言えることであり、配線容量や配線抵抗の分布特性が、閾値補正や移動度補正の動作に影響を与えることがある。
これらの点を考慮して、各配線は、一般的に、低抵抗にするべく、アルミニウムAlやモリブデンMoやチタンTiなどによる光透過性を有しない金属配線を使用して配線される。前述のように、縦配線と横配線が必要であるから、基本的には、縦配線と横配線の交差部でのオーバーラップのために、最低でも2層の金属配線が必要になる。
たとえば、図7に示すレイアウト例では、サンプリングトランジスタ125のゲート端を駆動するための書込走査線104WSと、駆動トランジスタ121のドレイン端の電源電圧を第1電位Vccと第2電位Vssとでスイッチングさせるための電源供給線105DSL とを上層側および下層側の一方(ここでは上層側とする)の金属配線にしている。
サンプリングトランジスタ125のソース端に映像信号Vsig を供給するための映像信号線106HSに関しては、画素回路P部分では上層側および下層側の一方(ここでは上層側とする)の金属配線にしているのに対して、同層の(上層側の金属配線である)書込走査線104WSや電源供給線105DSL と交差する部分はオーバーラップさせる必要があるので、上層側および下層側の他方(ここでは下層側とする)の金属配線にしている。
有機EL素子127の下部電極504_1(本例ではアノード電極)との接続を取るための接続孔504aと接続されるコンタクトパッドや上部電極508(本例ではカソード電極)との接続を取るための接続孔508aと接続されるコンタクトパッド(カソードコンタクトKC)も、上層側の金属配線として形成される。アノード電極用の接続孔504aと接続されるコンタクトパッドはEL開口部127aをなす下部電極504_1と接続されるのでEL開口部127a側に設けられる。カソード電極用の接続孔508aと接続されるカソードコンタクトKCは、垂直方向および/または水平方向(図は垂直方向の例)の隣接画素との境界部分近傍に設けられる。
ここで、図7(2)に示す1画素分の平面図のように、支持基板101上に下部電極504_1(たとえばアノード電極)が配置され、その下部電極504_1上に有機EL素子127の開口部(以下EL開口部127aと称する)が形成されている。下部電極504_1には接続孔504a(たとえばTFT−アノードコンタクト)が設けられ、この接続孔504aを介して下部電極504_1下に配された駆動トランジスタ121の入出力端(本例ではソース電極)に下部電極504が接続されるようになっている。
下部電極504_1の周囲は絶縁膜パターンである開口規定絶縁膜505(図7(2)では図示せず、図7Aを参照)で覆われて、有機EL素子127を構成する下部電極504_1、有機層506、上部電極508が積層されている部分のみが発光有効領域となるように広く露出したEL開口部127aとされている。上部電極508と接続されることになる接続孔508a(たとえばカソードコンタクトKC)が設けられ、この接続孔508aを介して上部電極508が接続される。
図7A(1)には、図7(2)における接続孔504a部分のA−A’線の断面図が示されている。図7A(1)に示すように、支持基板101上の素子形成層500には、各画素回路Pに対応する位置に、画素回路を構成する駆動トランジスタ121やサンプリングトランジスタ125などの薄膜トランジスタQや保持容量120(容量値Cs)が配置され、その上部に層間絶縁膜502が設けられている。
層間絶縁膜502のさらに上部には、薄膜トランジスタQに接続されたソース電極線Qsおよびドレイン電極線Qdが設けられている。また、各素子(薄膜トランジスタQ,保持容量120)を構成する導電層、およびソース電極線Qsおよびドレイン電極線Qd(図では駆動トランジスタ121のソース電極121sのみを示す)を構成する導電層により、画素回路Pを構成する他の配線(図示省略)が形成されている。
そして、ソース電極線Qsおよびドレイン電極線Qdの層を覆う状態で、さらに上層の層間絶縁膜503が設けられ、この層間絶縁膜503上に有機EL素子127が形成されている。有機EL素子127は、下層側から順に積層された下部電極504_1、有機層506、および上部電極(たとえばカソード電極)508で構成されている。
下部電極504_1は、画素電極としてパターン形成されており、層間絶縁膜503に形成された接続孔504aを介して駆動トランジスタ121のソース電極121sに接続されている。下部電極504_1と対向する上部電極508は、典型的には全ての画素回路Pを覆うベタ膜として形成される。
図7A(2),(3)には、図7(2)における接続孔508a部分を通るB−B’線の断面図が示されている。図7A(2)に示すように、画素回路Pは、支持基板101上の各画素回路Pに対応する位置に、画素回路Pを構成する駆動トランジスタ121やサンプリングトランジスタ125などの薄膜トランジスタ(TFT)や保持容量120(容量値Cs)などの回路素子を形成するための最下部の層(第1配線層L1)やポリシリコン層が配置される。第1配線層L1の上部にはゲート絶縁膜(GI)として機能する層間絶縁膜502a(酸化膜)が設けられる。層間絶縁膜502aのさらに上部には、薄膜トランジスタのソースやドレインあるいは保持容量120の一方の電極となるポリシリコン層が設けられる。
各素子(薄膜トランジスタ、保持容量120)を構成する導電層、ソース電極およびドレイン電極を構成する導電層により、画素回路Pを構成する種々の配線が形成される。これら回路素子はチャネル保護膜(エッチングストッップ層、PSV)として機能する層間絶縁膜502b(酸化膜)で覆われる。層間絶縁膜502a,502bを纏めて単に層間絶縁膜502と称する。
層間絶縁膜502のさらに上部には、薄膜トランジスタのソース電極やドレイン電極やゲート電極と接続される走査線用の第2配線層L2が設けられる。そして、第2配線層L2を覆う状態で、さらに上層に平坦化膜(PLNR)として機能する層間絶縁膜503が設けられ、層間絶縁膜503上に有機EL素子127が形成される。有機EL素子127は、下層側から順に積層された下部電極504(たとえばアノード電極)、有機層506、および上部電極508(たとえばカソード電極)で構成されている。下部電極504と上部電極508と間に誘電体である有機層506が挟まれた構造であるので、有機EL素子127は容量成分(寄生容量Cel)を持つことになる。
有機層506は、詳細には、たとえば、低分子系の材料で多層構造を採用しており、下部電極504側から上部電極508側に向かって順に、たとえば、ホール注入層、ホール輸送層、発光層、電子輸送層(電子注入層を兼ねる)を持つ。そして、カラー表示対応の場合は、発光層の有機材料として、表示色に適合したものを使用する。
支持基板101上の最初に設けられる第1配線層L1は、薄膜トランジスタ(駆動トランジスタ121やサンプリングトランジスタ125)などの回路素子を形成するレイヤとしても使用される。図示を割愛するが、支持基板101において、トランジスタや有機EL素子127が配置される側と反対側の面には、光リークや温度拡散のために遮光メタル層が設けられる。
接続孔508a部分の形成に当たっては、先ず、TFT工程で、図7A(1)に示すように、接続孔504aと対応する位置にアノードコンタクトパッドCPaを形成し、また、図7A(2)に示すように、接続孔508aと対応する位置にカソードコンタクトパッドCPk_1を形成する。その後、カソードコンタクトパッドCPk_1とアノードメタルで形成したカソード補助電極504_2(補助配線515と対応)を接続する。
図示しないが、画素アレイ部102の周囲の補助配線515に関しても、カソードコンタクトパッドCPk_2を形成して、カソードコンタクトパッドCPk_2とアノードメタルで形成したカソード補助電極504_2を接続する(後述の図8Aを参照)。
図示しないが、接続孔504aの部分では、アノード工程で、アノードコンタクトパッドCPaと下部電極504_1(アノード電極)を接続する。
EL工程およびカソード工程で、図7A(3)に示すように、下部電極504_1上に有機層506を積層し、さらに有機層506の上層に上部電極508を積層する際に、カソードコンタクトパッドCPk_1と上部電極508(カソード電極)とを接続する。下部電極504_1と対向する上部電極508は全ての画素回路Pを覆うベタ膜として形成する。
因みに、カソード補助電極504_2を設けている理由は以下の通りである。本構成は、トップエミッション方式を採用しており、アノードレイヤで下部電極504_1(ELアノード)とカソード補助電極504_2を形成し、その後、上部電極508(カソードメタル)を全面蒸着するという構成となる。全面蒸着する上部電極508は光透過性が要求されるため抵抗値が大きくならざるを得ず、カソード補助電極504_2がないとカソードの電圧上昇が大きくなり過ぎてしまい、電源電圧が大きくなり消費電力が上昇してしまったり、シェーディングといった画質不良が発生したりする。この対策として、アノードレイヤのカソード補助電極504_2を補助配線515として利用して、カソード配線の抵抗値が小さくなるようにするのである。
なお、この例では、カソード補助電極504_2を下部電極504の形成工程でアノードメタルと同一材料で形成しているがこのことは必須でなく、他の配線層の形成工程で補助配線515を形成してもよい。たとえば、一般に、有機EL素子127の開口率はアノードレイヤと開口規定絶縁膜505のテーパ部分(WINと称する)で決定される。仮にカソード補助電極504_2がなければ有機EL素子127の下部電極504_1(アノード電極)をもっと大きくすることができ、開口率は上昇する。有機EL素子127の寿命は開口率が大きくなれば長くなるため、カソード補助電極504_2を細くすることが長寿命化に繋がる。しかしながら、カソード補助電極504_2を細くして抵抗値を上げてしまうとシェーディングなどの不良が発生するため、単純に細くできない。これに対して、アルミニウムAlなどの低抵抗金属をカソード補助電極504_2として配線することでカソード補助電極504_2の抵抗値は下がるので、カソード補助電極504_2を細くすることができ、開口率を上げることができる。
このような層構造を持つ有機EL表示装置1は、有機EL素子127が配列形成された支持基板101と反対側から発光光L1を取り出すいわゆるトップエミッション方式として構成することが有機EL素子101の開口率を確保する上で有効になる。また、このようなトップエミッション方式であれば、有機EL素子127の開口率が、画素回路Pを構成する薄膜トランジスタのレイアウトには依存しない。このため、複数の薄膜トランジスタQや保持容量120を用いた画素回路Pを各画素に対応させて配置することもできる。
トップエミッション方式の表示装置の場合、支持基板101側の下部電極504_1は遮光性が高く、かつ反射率が高い金属などを用いて構成される。これに対して、発光光L1が取り出される側の上部電極508には光透過率の高い導電性材料が用いられることになるが、このような材料は抵抗値が高い。したがって、上部電極508の配線抵抗が大きくなる。上部電極508をベタ配線としても抵抗値の低減には限界がある。補助配線515は、この高抵抗の上部電極508と電気回路的に並列に配線することで、カソード配線全体としての抵抗値を低減するのに寄与する。
回路構成や基本的な層構造は以上の通りであるが、前述した表示パネル部100をベースにして、表示パネル部100内に如何様にして電源容量190を形成するかが問題となる。この点について以下に詳述する。
[電源容量の層構造:第1例]
図8は、表示パネル部100内に電源容量190を作り込む際の第1例の層構造を説明する図である。第1例は、補助配線515と接続されるカソードコンタクトKCの部分を利用して電源容量190用の層構造を設ける態様である。支持基板101としては、たとえばガラスなどの非金属のもの(導体でないもの)を使用する。
図8は、表示パネル部100内に電源容量190を作り込む際の第1例の層構造を説明する図である。第1例は、補助配線515と接続されるカソードコンタクトKCの部分を利用して電源容量190用の層構造を設ける態様である。支持基板101としては、たとえばガラスなどの非金属のもの(導体でないもの)を使用する。
図示のように、支持基板101のカソードコンタクトパッドCPk_1と対向する部分に第1配線層L1にて、層間絶縁膜502aを挟んで金属層610を設けている。金属層610は、装置全体の基準点(たとえば接地)と図示しない適当な箇所にて電気的に接続する。これによって、金属層610の電位は基準点電位(たとえば接地電位)とされる。
各導体(この例ではカソードコンタクトパッドCPk_1と金属層610)の対向間隔t_1、対向面積A_1、導体間の物質(この例では層間絶縁膜502a)の比誘電率ε_1としたとき、C_1=ε_1・A_1/t_1で規定される容量が形成される。カソードコンタクトKCを画素(詳しくは画素間ごと:以下同様)に設けると、この構成の電源容量190も画素ごとに設けることができる。総画素数をM・Nとすれば、電源容量190の容量値は、水平方向と垂直方向の何れか一方の画素間にのみ電源容量190を設ける場合は、ほぼM・N・C_1=M・N・ε_1・A_1/t_1となるし、図6に示したように水平方向と垂直方向の両方向の画素間に電源容量190を設ける場合には、さらにその2倍となる。
第1例は、既存の金属層(カソードコンタクトパッドCPk_1)を電源容量190の一方の電極として利用できるし、第1配線層L1の形成工程にて金属層610を形成できるので、電源容量190の容量値は後述する第3例に比べると小さいけれども、工程を増やさずに電源容量190を形成できる利点がある。
[電源容量の層構造:第2例]
図8Aは、表示パネル部100内に電源容量190を作り込む際の第2例の層構造を説明する図である。図8Aは、図5、図6、図6AにおけるカソードコンタクトKC部分を通るC−C’線の断面図である。
図8Aは、表示パネル部100内に電源容量190を作り込む際の第2例の層構造を説明する図である。図8Aは、図5、図6、図6AにおけるカソードコンタクトKC部分を通るC−C’線の断面図である。
第2例は、画素アレイ部102の全体を取り囲むように配置された補助配線515と接続されるカソードコンタクトKCの部分を利用して電源容量190用の層構造を設ける態様である。支持基板101としては、たとえばガラスなどの非金属のもの(導体でないもの)を使用する。
図示のように、支持基板101のカソードコンタクトパッドCPk_2と対向する部分に第1配線層L1にて、層間絶縁膜502aを挟んで金属層612を設けている。画素アレイ部102の全体を取り囲むようにリング状に配置されている補助配線515(金属層)となるカソード補助電極504_2は上部電極508(つまりカソード電極)と接続されカソード電位となっているので、カソード補助電極504_2と接続されたカソードコンタクトパッドCPk_2もカソード電位となっている。金属層612は、金属層612は、装置全体の基準点(たとえば接地)と図示しない適当な箇所にて電気的に接続する。これによって、金属層612の電位は基準点電位(たとえば接地電位)とされる。
各導体(この例ではカソードコンタクトパッドCPk_2と金属層612)の対向間隔t_2、対向面積A_2、導体間の物質(この例では層間絶縁膜502a)の比誘電率ε_2としたとき、C_2=ε_2・A_2/t_2で規定される容量が形成される。
第2例は、既存の金属層(カソードコンタクトパッドCPk_2)を電源容量190の一方の電極として利用できるし、第1例と同様に第1配線層L1の形成工程にて金属層610を形成できるので、電源容量190の容量値は後述する第3例に比べると小さいけれども、工程を増やさずに電源容量190を形成できる利点がある。
なお、図示しないが、第1例と第2例を組み合わせて、電源容量190の容量値をより大きくするようにしてもよい。
[電源容量の層構造:第3例]
図9〜図9Aは、表示パネル部100内に電源容量190を作り込む際の第3例の層構造を説明する図である。ここで、図9は本実施形態の第3例の層構造を示す図であり、図9Aは第3例を適用しない比較例の層構造を示す図である。第3例(比較例も)では、支持基板101としては、ステンレス鋼SUSなどの導体基板を使用する。
図9〜図9Aは、表示パネル部100内に電源容量190を作り込む際の第3例の層構造を説明する図である。ここで、図9は本実施形態の第3例の層構造を示す図であり、図9Aは第3例を適用しない比較例の層構造を示す図である。第3例(比較例も)では、支持基板101としては、ステンレス鋼SUSなどの導体基板を使用する。
図9に示すように、第3例は、支持基板101である導体基板(この例ではSUS基板)の全面に絶縁膜620を積層し、その上に金属層622が成膜され、その上に無機絶縁膜624が成膜され、その上に画素アレイ部102用の素子形成層500が形成される構造となっている。絶縁膜620はたとえば、静電チャックで密着させるべく、支持基板101側が有機絶縁膜620aで、金属層622側が無機絶縁膜620bとなっている。
金属層622は、カソード共通配線127Kと図示しない適当な箇所にて電気的に接続する。支持基板101は、装置全体の基準点(たとえば接地)と図示しない適当な箇所にて電気的に接続する。SUS基板である支持基板101の電位は基準点電位(たとえば接地電位)とされる。
各導体(この例では金属層622と支持基板101であるSUS基板)の対向間隔t_3、対向面積A_3、導体間の物質(この例では絶縁膜620)の比誘電率ε_3としたとき、C_3=ε_3・A_3/t_3で規定される容量が形成される。これに対し、図9Aに示すように、比較例では、金属層622と無機絶縁膜624が設けられていないので、電源容量190は形成されない。
第3例の場合、表示パネル部100の全面で電源容量190を形成する構成であるので、第1例や第2例と比べると、電源容量190の容量値を大きくできる利点がある。
図示しないが、支持基板101として、ガラス基板などの非金属(非導体)基板を使用する場合は、非金属基板上に金属層を設けて、非金属基板と金属層で実質的に導体基板としてから、第3例の手法を適用してもよい。こうすることで、非金属基板を使用する場合でも、第1例や第2例と比べて、電源容量190の容量値を大きくできる利点がある。
[電源容量の層構造:第4例と第5例]
図10は、表示パネル部100内に電源容量190を作り込む際の第4例の層構造を説明する図である。同様に、図10Aは、その第5例の層構造を説明する図である。
図10は、表示パネル部100内に電源容量190を作り込む際の第4例の層構造を説明する図である。同様に、図10Aは、その第5例の層構造を説明する図である。
図では表示パネル部100の全面で電源容量190を形成する構成になっているが、画素(画素アレイ部102)内のみや周辺部のみといったように、部分的に第3例と同様の層構造の電源容量190を形成してもよい。
たとえば、図10に示す第4例は、画素アレイ部102内のみに電源容量190用の容量を第3例と同様の層構造で形成したものである。第1例と似通っており、画素間の補助配線515と接続されるカソードコンタクトKCの部分を利用して電源容量190用の層構造を設ける態様である。
図示のように、支持基板101のカソードコンタクトパッドCPk_1と対向する部分の絶縁膜620上に、金属層622が成膜され、金属層622を覆うように全面に亘って無機絶縁膜624が成膜され、その上に画素アレイ部102用の素子形成層500が形成される構造である。金属層622は、カソードコンタクトパッドCPk_1を介してカソード共通配線127Kと電気的に接続する。金属層622と金属製の支持基板101との間で電源容量190用の容量を形成するようにしている。
図10Aに示す第5例は、周辺部のみに電源容量190用の容量を第3例と同様の層構造で形成したものである。第2例と似通っており、画素アレイ部102の全体を取り囲むように配置された補助配線515と接続されるカソードコンタクトKCの部分を利用して電源容量190用の層構造を設ける態様である。
図示のように、カソードコンタクトパッドCPk_2と対向する部分の絶縁膜620上に、金属層622が成膜され、金属層622を覆うように全面に亘って無機絶縁膜624が成膜され、その上に画素アレイ部102用の素子形成層500が形成される構造である。金属層622は、カソードコンタクトパッドCPk_2を介してカソード共通配線127Kと電気的に接続する。金属層622と金属製の支持基板101との間で電源容量190用の容量を形成するようにしている。図示しないが、第4例と第5例を組み合わせて、電源容量190の容量値をより大きくするようにしてもよい。
[電源容量の層構造:第6例と第7例]
図10Bは、表示パネル部100内に電源容量190を作り込む際の第6例の層構造を説明する図である。同様に、図10Cは、その第7例の層構造を説明する図である。
図10Bは、表示パネル部100内に電源容量190を作り込む際の第6例の層構造を説明する図である。同様に、図10Cは、その第7例の層構造を説明する図である。
第6例は第4例に対する変形例であり、第7例は第5例に対する変形例であり、何れも、金属層622を設けずに、カソードコンタクトパッドCPk_1やカソードコンタクトパッドCPk_2と金属製の支持基板101との間で直接に電源容量190用の容量を形成する。つまり、絶縁膜620を挟んでカソードコンタクトパッドCPk_1,CPk_2と対向させるだけでもSUSなどの金属製の支持基板101との間で容量を形成している。
第4例と第5例の層構造の場合、第6例や第7例と比べて層構造は複雑になるが、金属層622の面積を調整することで、金属製の支持基板101(SUS基板など)との間に形成される電源容量190用の容量の大きさを制御することができる。一方、第6例と第7例の層構造の場合は、第4例や第5例と比べて層構造は簡単になるが、電源容量190用の容量の大きさを制御することはできない。
以上のように、第1例〜第7例の何れでも、カソード電位Vcathを供給するカソード電源180に対して並列に電源容量190を接続した構成となるため、信号線や走査線などの電位変動の影響を受け難くなり、カソード電位Vcathを安定化することができる。そして、このような仕組みを適用することで、カソード電位Vcathの変動に起因する表示むらの起きない有機EL表示装置1を実現できる。特に、支持基板101が導体基板であるのか非金属基板であるのかを問わず、第3例のように表示パネル部100の全面に電源容量190を形成すれば、電源容量190の容量値を大きくすることができる。
<電子機器>
以上説明した本実施形態の有機EL表示装置1を始めとする本実施形態のカソード電位変動対策を適用した表示装置は、電子機器に入力された映像信号、もしくは、電子機器内で生成した映像信号を、画像もしくは映像として表示するあらゆる分野の電子機器の表示装置に適用できる。一例として、図11〜図11Bに示す様々な電子機器、たとえば、デジタルカメラ、ノート型パーソナルコンピュータ、携帯電話などの携帯端末装置、ビデオカメラなどの表示装置に適用できる。
以上説明した本実施形態の有機EL表示装置1を始めとする本実施形態のカソード電位変動対策を適用した表示装置は、電子機器に入力された映像信号、もしくは、電子機器内で生成した映像信号を、画像もしくは映像として表示するあらゆる分野の電子機器の表示装置に適用できる。一例として、図11〜図11Bに示す様々な電子機器、たとえば、デジタルカメラ、ノート型パーソナルコンピュータ、携帯電話などの携帯端末装置、ビデオカメラなどの表示装置に適用できる。
なお、表示装置は、封止された構成のモジュール形状のものをも含むものとする。表示モジュールには、外部から画素アレイ部への信号などを入出力するための回路部やFPCなどが設けられていてもよい。
以下に、本実施形態のカソード電位変動対策を適用した表示装置が搭載される電子機器の具体例について説明する。
図11(1)は、本実施形態のカソード電位変動対策を適用した表示装置が搭載されるテレビジョンセットの外観を示す斜視図である。テレビジョンセットは、フロントパネル902やフィルターガラス903などから構成される映像表示画面部901を含み、映像表示画面部901として本実施形態による表示装置を用いることにより作製される。
図11(2)は、本実施形態のカソード電位変動対策を適用した表示装置が搭載されるデジタルカメラの外観を示す斜視図であり、図11(2−1)は表側から見た斜視図、図11(2−2)は裏側から見た斜視図である。デジタルカメラは、フラッシュ用の発光部911、表示部912、メニュースイッチ913、シャッターボタン9114などを含み、その表示部912として本実施形態による表示装置を用いることにより作製される。
図11A(1)は、本実施形態のカソード電位変動対策を適用した表示装置が搭載されるノート型パーソナルコンピュータの外観を示す斜視図である。ノート型パーソナルコンピュータは、本体921に、文字や図形などを入力するとき操作されるキーボード122、画像を表示する表示部923などを含み、その表示部923として本実施形態による表示装置を用いることにより作製される。
図11A(2)は、本実施形態のカソード電位変動対策を適用した表示装置が搭載されるビデオカメラの外観を示す斜視図である。ビデオカメラは、本体部931、前方を向いた側面に被写体撮影用のレンズ932、撮影時のスタート/ストップスイッチ933、表示部934などを含み、その表示部934として本実施形態による表示装置を用いることにより作製される。
図11Bは、本実施形態のカソード電位変動対策を適用した表示装置が搭載される携帯電話機(携帯端末装置の一例)を示す外観図である。図11B(1)は開いた状態での正面図、図11B(2)はその側面図、図11B(3)は閉じた状態での正面図、図11B(4)は左側面図、図11B(5)は右側面図、図11B(6)は上面図、図11B(7)は下面図である。携帯電話機は、上側筐体941、下側筐体942、連結部943(ここではヒンジ部)、ディスプレイ944、サブディスプレイ945、ピクチャーライト946、カメラ947などを含んでいる。ディスプレイ944やサブディスプレイ945として本実施形態による表示装置を用いることにより本例の携帯電話機が作製される。
以上、本発明について実施形態を用いて説明したが、本発明の技術的範囲は前記実施形態に記載の範囲には限定されない。発明の要旨を逸脱しない範囲で前記実施形態に多様な変更または改良を加えることができ、そのような変更または改良を加えた形態も本発明の技術的範囲に含まれる。
また、前記の実施形態は、クレーム(請求項)に係る発明を限定するものではなく、また実施形態の中で説明されている特徴の組合せの全てが発明の解決手段に必須であるとは限らない。前述した実施形態には種々の段階の発明が含まれており、開示される複数の構成要件における適宜の組合せにより種々の発明を抽出できる。実施形態に示される全構成要件から幾つかの構成要件が削除されても、効果が得られる限りにおいて、この幾つかの構成要件が削除された構成が発明として抽出され得る。
<画素回路の変形例>
たとえば、画素回路Pの側面からの変更が可能である。たとえば、回路理論上は「双対の理」が成立するので、画素回路Pに対しては、この観点からの変形を加えることができる。この場合、図示を割愛するが、先ず、前述の実施形態に示した画回路Pがn型の駆動トランジスタ121を用いて構成しているのに対し、p型の駆動トランジスタ121を用いて画素回路Pを構成する。これに合わせて映像信号Vsig のオフセット電位Vofs に対する信号振幅ΔVinの極性や電源電圧の大小関係を逆転させるなど、双対の理に従った変更を加える。
たとえば、画素回路Pの側面からの変更が可能である。たとえば、回路理論上は「双対の理」が成立するので、画素回路Pに対しては、この観点からの変形を加えることができる。この場合、図示を割愛するが、先ず、前述の実施形態に示した画回路Pがn型の駆動トランジスタ121を用いて構成しているのに対し、p型の駆動トランジスタ121を用いて画素回路Pを構成する。これに合わせて映像信号Vsig のオフセット電位Vofs に対する信号振幅ΔVinの極性や電源電圧の大小関係を逆転させるなど、双対の理に従った変更を加える。
このような双対の理を適用して駆動トランジスタ121をp型にした変形例の有機EL表示装置においても、n型の駆動トランジスタ121にした有機EL表示装置と同様に、閾値補正動作、移動度補正動作、およびブートストラップ動作を実行することができるし、カソード電位を基準電位と異なるようにした場合のカソード電位変動対策を適用することができる。
なお、ここで説明した画素回路Pの変形例は、前記実施形態に示した構成に対して「双対の理」に従った変更を加えたものであるが、回路変更の手法はこれに限定されるものではない。閾値補正動作を実行するに当たり、書込走査部104での走査に合わせて各水平周期内でオフセット電位Vofs と信号電位Vin(=Vofs +ΔVin)で切り替わる映像信号Vsig が映像信号線106HSに伝達されるように駆動を行ない、閾値補正の初期化動作のために駆動トランジスタ121のドレイン側(電源供給側)を第1電位と第2電位とでスイッチング駆動を行なうものである限り、画素回路Pを構成するトランジスタ数は問わない。さらに、カソード電位を基準電位と異なるようにした場合にカソード電位が不安定になるという課題を持つ限り、画素回路Pを構成するトランジスタ数や保持容量数は不問であり、たとえばトランジスタ数が3個以上であってもよく、それらの全てに、前述の本実施形態のカソード電位変動対策を適用することができる。
また、閾値補正動作を実行するに当たり、オフセット電位Vofs と信号電位Vinを駆動トランジスタ121のゲートに供給する仕組みとしては、前記実施形態の2TR構成のように映像信号Vsig で対処することに限らず、たとえば、特開2006−215213号公報に記載のように、別のトランジスタを介して供給する仕組みを採ることもできる。
これらの変形例においても、カソード電位を基準電位と異なるようにした場合にカソード電位が不安定になり表示品位を低下させてしまう現象を、表示パネル部100内に電源容量190を作り込むことで解消する(カソード電位変動対策を図る)という本実施形態の思想を適用することができる。
1…有機EL表示装置、100…表示パネル部、101…支持基板、102…画素アレイ部、103…垂直駆動部、104…書込走査部、104WS…書込走査線、105…駆動走査部、105DSL …電源供給線、106…水平駆動部、106HS…映像信号線、109…制御部、120…保持容量、121…駆動トランジスタ、125…サンプリングトランジスタ、127…有機EL素子、200…駆動信号生成部、300…映像信号処理部、610,612,622…金属層、620…絶縁膜、P…画素回路
Claims (12)
- 表示光を出射する電気光学素子が支持基板上に行列状に配置された表示パネル部を備え、
前記電気光学素子の基準端子には装置全体の基準点の電位とは異なる電位が電源から供給されており、
前記表示パネル部内において、前記基準端子と前記基準点との間には、前記表示パネル部の層構造を使用して、前記基準端子の電位を安定化させる容量が形成されている
表示装置。 - 前記表示パネル部は、駆動信号を生成する駆動トランジスタ、前記駆動トランジスタの出力端に接続された前記電気光学素子、映像信号の信号振幅に応じた情報を保持する保持容量、および前記信号振幅に応じた情報を前記保持容量に書き込むサンプリングトランジスタを具備する画素回路が行列状に配置されている
請求項1に記載の表示装置。 - 前記駆動トランジスタが生成する前記駆動信号を一定に維持する駆動信号一定化回路を備えており、
前記駆動信号一定化回路は、前記駆動トランジスタの移動度による駆動電流の依存性を抑制する移動度補正機能を実現するように構成されている
請求項2に記載の表示装置。 - 前記表示パネル部は、導電性の支持基板上に形成されており、
前記導電性の支持基板上に絶縁膜が設けられ、その上層に金属層が設けられ、その上層に前記表示パネル部をなす層が設けられており、
前記金属層は、前記基準端子と電気的に接続されており、
前記導電性の支持基板は前記基準点と電気的に接続されており、
前記導電性の支持基板と前記金属層との間で前記容量を形成している
請求項1から3の何れか一項に記載の表示装置。 - 前記支持基板の全体が導電性を持っている
請求項4に記載の表示装置。 - 非金属の基板と、前記非金属の基板上に製膜された金属層により、前記導電性の支持基板が構成されており、前記非金属の基板上に製膜された金属層が前記基準点と電気的に接続されている
請求項4に記載の表示装置。 - 前記表示パネル部の全面に亘って前記容量を形成している
請求項1から請求項6の何れか一項に記載の表示装置。 - 前記表示パネル部の一部分に前記容量を形成している
請求項1から請求項7の何れか一項に記載の表示装置。 - 前記表示パネル部の表示領域内で、前記容量を形成している
請求項8に記載の表示装置。 - 前記表示パネル部の表示領域外で、前記容量を形成している
請求項8または請求項9に記載の表示装置。 - 駆動信号を生成する駆動トランジスタ、前記駆動トランジスタの出力端に接続された電気光学素子、映像信号の信号振幅に応じた情報を保持する保持容量、および前記信号振幅に応じた情報を前記保持容量に書き込むサンプリングトランジスタを具備する画素回路が行列状に配置された表示パネル部を有する表示装置と、
前記電気光学素子の前記駆動トランジスタとは反対側の基準端子に、前記表示装置全体の基準点の電位とは異なる電位を供給する電源と、
を備え、
前記表示装置は、前記表示パネル部内において、前記基準端子と前記基準点との間には、前記表示パネル部の層構造を使用して、前記基準端子の電位を安定化させる容量が形成されている電子機器。 - 駆動信号を生成する駆動トランジスタ、前記駆動トランジスタの出力端に接続された電気光学素子、映像信号の信号振幅に応じた情報を保持する保持容量、および前記信号振幅に応じた情報を前記保持容量に書き込むサンプリングトランジスタを具備する画素回路が行列状に配置された表示パネル部を有する表示装置の前記画素回路を駆動するに当たり、
前記表示装置として、前記表示パネル部内において、前記基準端子と前記基準点との間には、前記表示パネル部の層構造を使用して、前記基準端子の電位を安定化させる容量が形成されているものを使用し、
前記電気光学素子の前記駆動トランジスタとは反対側の基準端子に、前記表示装置全体の基準点の電位とは異なる電位を電源から供給し、
前記駆動トランジスタの移動度による駆動電流の依存性を抑制する移動度補正処理を行なうように前記画素回路を駆動する
表示装置の駆動方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2010089172A JP2011221204A (ja) | 2010-04-08 | 2010-04-08 | 表示装置、電子機器、表示装置の駆動方法 |
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JP2011221204A true JP2011221204A (ja) | 2011-11-04 |
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Publication number | Priority date | Publication date | Assignee | Title |
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WO2019085508A1 (zh) * | 2017-10-31 | 2019-05-09 | 昆山国显光电有限公司 | 显示面板 |
-
2010
- 2010-04-08 JP JP2010089172A patent/JP2011221204A/ja active Pending
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WO2019085508A1 (zh) * | 2017-10-31 | 2019-05-09 | 昆山国显光电有限公司 | 显示面板 |
US11038007B2 (en) | 2017-10-31 | 2021-06-15 | Kunshan Go-Visionox Opto-Electronics Co., Ltd. | Display panels |
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