JP2012185327A - 書込回路、表示パネル、表示装置および電子機器 - Google Patents

Abstract

【課題】画素回路内のサンプリング用のトランジスタの閾値電圧のばらつきに起因する画質の劣化を防止することの可能な画素回路、ならびにそれを備えた表示パネル、表示装置および電子機器を提供する。
【解決手段】画素回路１の書込回路１０内に、互いに直列接続された２つのトランジスタＴ１，Ｔ２が設けられており、それぞれのトランジスタＴ１，Ｔ２に対して、対向ゲート層１７Ａ，１７Ｂが１つずつ設けられている。対向ゲート層１７Ａがゲート電極１２Ｂに接続され、対向ゲート層１７Ｂがドレイン電極１５Ａに接続されており、対向ゲート層１７Ａ，１７Ｂに印加する電圧がそれぞれ異なっている。
【選択図】図７

Description

本発明は、表示パネルの各画素に設けられる画素回路に含まれる書込回路に関する。また、本発明は、２次元配置された複数の画素を有する表示パネルおよびそれを備えた表示装置に関する。また、本発明は、上記の表示装置を備えた電子機器に関する。

近年、画像表示を行う表示装置の分野では、画素の発光素子として、流れる電流値に応じて発光輝度が変化する電流駆動型の光学素子、例えば有機ＥＬ(electro luminescence)素子を用いた表示装置が開発され、商品化が進められている。有機ＥＬ素子は、液晶素子などと異なり自発光素子である。そのため、有機ＥＬ素子を用いた表示装置（有機ＥＬ表示装置）では、光源（バックライト）が必要ないので、光源を必要とする液晶表示装置と比べて画像の視認性が高く、消費電力が低く、かつ素子の応答速度が速い。

有機ＥＬ表示装置では、液晶表示装置と同様、その駆動方式として単純（パッシブ）マトリクス方式とアクティブマトリクス方式とがある。前者は、構造が単純であるものの、大型かつ高精細の表示装置の実現が難しいなどの問題がある。そのため、現在では、アクティブマトリクス方式の開発が盛んに行なわれている。この方式は、画素ごとに発光素子および画素回路を配し、発光素子に流れる電流を画素回路によって制御するものである。画素回路は、複数の能動素子（一般にはＴＦＴ(Thin Film Transistor;薄膜トランジスタ)）や、容量素子などを含んで構成されている（特許文献１参照）。

図２６は、特許文献１に記載の表示装置の各画素の概略構成を表したものである。図２６に記載の画素は、有機ＥＬ素子Ｄ１００と、それに接続された画素回路１００とにより構成されている。画素回路１００は、サンプリング用のトランジスタＴ１００、保持容量Ｃ１００、および駆動用のトランジスタＴ２００によって構成されたものであり、２Ｔｒ１Ｃの回路構成となっている。書込線ＷＳＬが行方向に延在して形成されており、トランジスタＴ１００のゲートに接続されている。電源線ＰＳＬも行方向に延在して形成されており、トランジスタＴ２００のドレインに接続されている。信号線ＤＴＬは列方向に延在して形成されており、トランジスタＴ１００のドレインに接続されている。トランジスタＴ１００のソースは駆動用のトランジスタＴ２００のゲートと、保持容量Ｃ１００の一端とに接続されている。トランジスタＴ２００のソースと保持容量Ｃ１００の他端とが有機ＥＬ素子Ｄ１００のアノードに接続されている。有機ＥＬ素子Ｄ１００のカソードは、グラウンド線ＧＮＤに接続されている。

図２７は、図２６に記載の画素を改良したものの概略構成を表したものである。図２７に記載の画素は、図２６に記載の画素において、サンプリング用のトランジスタを１つ増やしたものに相当する。図２７に記載したように、サンプリング用のトランジスタを複数にすることにより、１つのトランジスタがショートした場合でも、残りのトランジスタでサンプリングを正常に行うことができる。また、サンプリング用のトランジスタのリーク電流量を減らすことができ、保持容量Ｃ１００に保持されている電圧の、リーク電流による変化量を小さくすることができる。

特開２００９−３００６９７号公報

しかし、サンプリング用のトランジスタを複数にした場合には、製造誤差などによって、各トランジスタの閾値電圧にばらつきが生じる。この閾値電圧のばらつきが大きさに起因して、ザラやムラが発生し、均一な画質が得られないという問題があった。

本発明はかかる問題点に鑑みてなされたものであり、その第１の目的は、画素回路内のサンプリング用のトランジスタの閾値電圧のばらつきに起因する画質の劣化を防止することの可能な書込回路を提供することにある。また、第２の目的は、そのような書込回路を含む複数の画素が２次元配置された表示パネルおよびそれを備えた表示装置を提供することにある。また、第３の目的は、そのような表示装置を備えた電子機器を提供することにある。

本発明の書込回路は、信号線の電圧をサンプリングする書込回路と、書込回路の出力に応じた電流または電圧を被駆動素子に出力する駆動回路とを有する画素回路における書込回路である。この書込回路は、互いに直列に接続されると共に、信号線と駆動回路との間に直列に挿入される複数のトランジスタを備えている。ここで、複数のトランジスタのうち駆動回路に最も近い第１トランジスタ、および複数のトランジスタのうち駆動回路に２番目に近い第２トランジスタのうち少なくとも一方が、ゲート電極との対向領域の少なくとも一部を含む領域に、印加される電圧に応じて閾値電圧を変化させることの可能な導電体層を有する。

本発明の表示パネルは、２次元配置された複数の画素を備えており、各画素が、一組の画素回路および被駆動素子を有している。画素回路は、信号線の電圧をサンプリングする書込回路と、書込回路の出力に応じた電流または電圧を被駆動素子に出力する駆動回路とを有している。画素回路に含まれる書込回路は、上記の書込回路と同一の構成要素を有している。本発明の表示装置は、上記の表示パネルを備えたものである。本発明の電子機器は、上記の表示装置を備えたものである。

本発明の画素回路、表示パネル、表示装置および電子機器では、画素回路内で駆動回路に最も近い２つのトランジスタのうち少なくとも一方が、ゲート電極との対向領域の少なくとも一部を含む領域に、印加される電圧に応じて閾値電圧を変化させることの可能な導電体層を有している。これにより、上記の２つのトランジスタのサイズが互いに等しい場合であっても、これらの閾値電圧をそれぞれ異ならせることができるので、これらの閾値電圧の大小関係を各画素で揃えることができる。その結果、画素回路内の各トランジスタがオフする際に、上記の２つのトランジスタの寄生容量によるカップリング量を各画素で等しく（またはほぼ等しく）することができる。

本発明の画素回路、表示パネル、表示装置および電子機器によれば、画素回路内の各トランジスタがオフする際に、上記の２つのトランジスタの寄生容量によるカップリング量を各画素で等しく（またはほぼ等しく）することができるようにしたので、ムラやザラといった画質不良を低減することができる。

本発明の一実施の形態に係る画素回路の構成の一例を、画素回路によって駆動される被駆動素子と共に表す図である。 図１の画素回路に含まれる駆動回路の内部構成の一例を表す図である。 図１の被駆動素子の構成の一例を表す図である。 図１の画素回路に含まれる書込回路の断面構成の一例を表す図である。 デュアルゲート型のトランジスタのＶｇｓ−Ｉｄｓ特性の、対向ゲート電圧依存性の一例を表す図である。 図１の画素回路に含まれる書込回路の構成の第１変形例を表す図である。 図６の書込回路の断面構成の一例を表す図である。 図１の画素回路に含まれる書込回路の構成の第２変形例を表す図である。 図８の書込回路の断面構成の一例を表す図である。 図１の画素回路に含まれる書込回路の構成の第３変形例を表す図である。 図１の画素回路に含まれる書込回路の構成の第４変形例を表す図である。 図１の画素回路に含まれる書込回路の構成の第５変形例を表す図である。 図１の画素回路に含まれる書込回路の構成の第６変形例を表す図である。 図１の画素回路に含まれる書込回路の構成の第７変形例を表す図である。 図１の駆動回路および被駆動素子のそれぞれの構成の一例を表す図である。 駆動回路および被駆動素子が図１５に示した構成となっているときの寄生容量を模式的に表す図である。 上記実施の形態およびその変形例に係る画素回路および被駆動素子が画素ごとに設けられた表示パネルを備えた表示装置の概略構成を表す図である。 図１７の画素の内部構成の一例を表す構成図である。 図１７の表示装置の動作の一例について説明するための波形図である。 上記の表示装置を含むモジュールの概略構成を表す平面図である。 上記の表示装置の第１適用例の外観を表す斜視図である。 （Ａ）は第２適用例の表側から見た外観を表す斜視図であり、（Ｂ）は裏側から見た外観を表す斜視図である。 第３適用例の外観を表す斜視図である。 第４適用例の外観を表す斜視図である。 （Ａ）は第５適用例の開いた状態の正面図、（Ｂ）はその側面図、（Ｃ）は閉じた状態の正面図、（Ｄ）は左側面図、（Ｅ）は右側面図、（Ｆ）は上面図、（Ｇ）は下面図である。 従来の画素の構成の一例を表す図である。 従来の画素の構成の他の例を表す図である。 図２７において信号書き込みが終了した時の書込線ＷＳＬの電圧波形の一例を、サンプリング用のトランジスタのオンオフ期間と共に表す図である。 図２７の期間ｔ２において保持容量に入力されるカップリング量について説明するための概念図である。 図２７の期間ｔ３において保持容量に入力されるカップリング量について説明するための概念図である。 図２７において信号書き込みが終了した時の書込線ＷＳＬの電圧波形の他の例を、サンプリング用のトランジスタのオンオフ期間と共に表す図である。 図３１の期間ｔ２において保持容量に入力されるカップリング量について説明するための概念図である。 図３１の期間ｔ３において保持容量に入力されるカップリング量について説明するための概念図である。

以下、発明を実施するための形態について、図面を参照して詳細に説明する。なお、説明は以下の順序で行う。

１．第１の実施の形態（画素回路）
２．第２の実施の形態（表示装置）
３．適用例（電子機器）

＜１．第１の実施の形態＞
[構成]
図１は、本発明の第１の実施の形態に係る画素回路１を含む画素の構成の一例を表したものである。図１に記載の画素は、アクティブマトリクス型の表示パネルの表示画素として好適に適用可能なものであり、画素回路１および被駆動素子２を備えている。画素回路１は、例えば、図１に示したように、信号線ＤＴＬの電圧をサンプリングする書込回路１０と、書込回路１０の出力に応じた電流または電圧を被駆動素子２に出力する駆動回路２０とを含んで構成されている。書込回路１０は、信号線ＤＴＬと駆動回路２０との間に設けられており、駆動回路２０は、書込回路１０と被駆動素子２との間に設けられている。被駆動素子２は、画素回路１と基準線Ｌｘとの間に設けられている。

駆動回路２０は、例えば、図２に示したように、被駆動素子２を駆動するトランジスタＴ３と、トランジスタＴ３のゲート−ソース間に所定の電圧を保持する保持容量Ｃ１とを有している。トランジスタＴ３は、例えば、ｎチャネルＭＯＳ型の薄膜トランジスタ（ＴＦＴ（Thin Film Transistor））である。なお、トランジスタＴ３は、例えば、ｐチャネルＭＯＳ型のＴＦＴであってもよい。

図２に記載の回路は、トランジスタＴ３のゲート−ソース間の電圧の大きさに応じた電流を電源線ＰＳＬ側から被駆動素子２側に流す電流源として機能するものである。従って、被駆動素子２が、流れる電流の大きさに応じて発光量が変化する電流発光素子である場合、例えば、図３（Ａ）に示したように、有機ＥＬ素子Ｄ１である場合には、図２に記載の回路は、有機ＥＬ素子Ｄ１にとって好適な回路構成である。なお、駆動回路２０は、図２に示した構成とは異なる構成となっていてもよい。例えば、被駆動素子２が電流発光素子である場合や、印加される電圧の大きさに応じて光変調量が変化する素子（例えば図３（Ｂ）に示したような液晶素子ＣＲ１）である場合に、駆動回路２０は、図２に示した構成とは異なる構成の電流源であってもよい。

書込回路１０は、信号線ＤＴＬの電圧をサンプリングするとともに、サンプリングした電圧を駆動回路２０に出力するものである。書込回路１０は、例えば、図１に示したように、互いに直列に接続された２つのトランジスタＴ１，Ｔ２を含んで構成されている。トランジスタＴ１，Ｔ２は、信号線ＤＴＬと駆動回路２０との間に直列に挿入されており、共通の書込線ＷＳＬからゲートに印加される走査パルスによってオンオフ制御されるようになっている。トランジスタＴ１，Ｔ２は、例えば、ｎチャネルＭＯＳ型のＴＦＴである。なお、トランジスタＴ１，Ｔ２は、例えば、ｐチャネルＭＯＳ型のＴＦＴであってもよい。駆動回路２０がＭＯＳ型のＴＦＴを含んで構成されている場合には、トランジスタＴ１，Ｔ２は、駆動回路２０に含まれるＴＦＴのチャネル型と同一チャネル型となっていることが好ましい。なお、トランジスタＴ１が本発明の「第２トランジスタ」の一具体例に相当し、トランジスタＴ２が本発明の「第１トランジスタ」の一具体例に相当する。

トランジスタＴ２は、駆動回路２０側に配置されたトランジスタであり、書込回路１０において、駆動回路２０に最も近いトランジスタである。トランジスタＴ２は、図１に示したように、電圧Ｖ２が印加される対向ゲート層を有している。一方、トランジスタＴ１は、信号線ＤＴＬ側に配置されたトランジスタであり、書込回路１０において、駆動回路２０に２番目に近いトランジスタである。トランジスタＴ１は、図１に示したように、電圧Ｖ１が印加される対向ゲート層を有している。トランジスタＴ１，Ｔ２の対向ゲート層は、後述するように、印加される電圧に応じて閾値電圧を変化させることの可能なものである。なお、トランジスタＴ１，Ｔ２の対向ゲート層は本発明の「導電体層」の一具体例に相当する。

図４は、書込回路１０の断面構成の一例を表したものである。書込回路１０は、トランジスタＴ１，Ｔ２が共通の基板１１上に形成されたものである。トランジスタＴ１は、例えば、図４に示したように、基板１１上に、ゲート電極１２Ａと、ゲート絶縁膜１３と、チャネル層１４と、ドレイン電極１５Ａおよびソース電極１５Ｂと、保護膜１６と、対向ゲート層１７Ａとをこの順に積層してなるボトムゲート型のトランジスタである。トランジスタＴ２は、例えば、図４に示したように、基板１１上に、ゲート電極１２Ｂと、ゲート絶縁膜１３と、チャネル層１４と、ドレイン電極１５Ｃおよびソース電極１５Ｄと、保護膜１６と、対向ゲート層１７Ｂとをこの順に積層してなるボトムゲート型のトランジスタである。トランジスタＴ１，Ｔ２において、ゲート絶縁膜１３、チャネル層１４および保護膜１６が共用されている。トランジスタＴ１のソース電極１５Ｂと、トランジスタＴ２のドレイン電極１５Ｃとが１つの電極に共通化されている。つまり、これらは、互いに電気的に接続されている。なお、図示しないが、トランジスタＴ１，Ｔ２は、トップゲート型のトランジスタであってもよい。

基板１１は、例えば、プラスチックフィルム基板やガラス基板などの絶縁性基板である。ゲート電極１２Ａ，１２Ｂは、例えば、モリブデン（Ｍｏ）によって構成されている。ゲート電極１２Ａ，１２Ｂは、後述のチャネル領域（図示せず）との対向領域を含む領域に形成されており、例えば矩形状となっている。

ゲート絶縁膜１３は、例えば、酸化シリコン（ＳｉＯ₂）、窒化シリコン（ＳｉＮ）、酸化イットリウム（Ｙ₂Ｏ₃）、酸化アルミニウム（Ａｌ₂Ｏ₃）、酸化ハフニウム（Ｈｆ₂Ｏ₂）、または酸化チタン（ＴｉＯ₂）などを主成分として含んで構成されている。ゲート絶縁膜１３は、ゲート電極１２Ａ，１２Ｂを覆うように形成されており、例えば、ゲート電極１２Ａ，１２Ｂを含む基板１１の表面全体に渡って形成されている。

チャネル層１４は、導電性の酸化物半導体、例えば、酸化亜鉛（ＺｎＯ）、酸化インジウムスズ（ＩＴＯ： HYPERLINK "http://www.sophia-it.com/content/Indium+Tin+Oxide" \o "Indium Tin Oxide" Indium Tin Oxide）、Ｉｎ−Ｍ−Ｚｎ−Ｏ（ＭはＧａ、Ａｌ、Ｆｅ、Ｓｎのうち少なくとも１種）などを主成分として含んで構成されている。チャネル層１４は、ゲート電極１２Ａ，１２Ｂとの対向領域を横切るように形成されており、ドレイン電極１５Ａおよびソース電極１５Ｂの対向方向（後述）に延在して形成されている。チャネル層１４の上面のうちドレイン電極１５Ａとソース電極１５Ｂとの間隙は、ドレイン電極１５Ａおよびソース電極１５Ｂによって覆われていない露出面となっている。そして、チャネル層１４のうち上記の露出面を含む所定の領域がトランジスタＴ１のチャネル領域となる。また、チャネル層１４の上面のうちドレイン電極１５Ｃとソース電極１５Ｄとの間隙は、ドレイン電極１５Ｃおよびソース電極１５Ｄによって覆われていない露出面となっている。そして、チャネル層１４のうち上記の露出面を含む所定の領域がトランジスタＴ２のチャネル領域となる。

ドレイン電極１５Ａ，１５Ｃおよびソース電極１５Ｂ，１５Ｄは、例えば、Ｍｏによって構成されている。ドレイン電極１５Ａおよびソース電極１５Ｂは、チャネル層１４の面内方向において所定の間隙を介して対向配置されている。同様に、ドレイン電極１５Ｃおよびソース電極１５Ｄは、チャネル層１４の面内方向において所定の間隙を介して対向配置されている。保護膜１６は、例えば、ＳｉＮ、Ａｌ₂Ｏ₃、またはＳｉＯ₂などを主成分として含んで構成されている。

対向ゲート層１７Ａ，１７Ｂは、例えば、アルミニウム（Ａｌ）によって構成されている。対向ゲート層１７Ａは、主にトランジスタＴ１の閾値電圧を調整するためのものであり、少なくともゲート電極１２Ａとの対向領域の一部を含む領域に形成されている。なお、対向ゲート層１７Ａに対して、書込回路１０上に被駆動素子２が形成されている場合にトランジスタＴ１と被駆動素子２との間に生じる寄生容量を低減する役割も持たせる場合には、対向ゲート層１７Ａは、ゲート電極１２Ａとの対向領域全体を含む領域に形成されていることが好ましい。一方、対向ゲート層１７Ｂは、主にトランジスタＴ２の閾値電圧を調整するためのものであり、少なくともゲート電極１２Ｂとの対向領域の一部を含む領域に形成されている。なお、対向ゲート層１７Ｂに対して、書込回路１０上に被駆動素子２が形成されている場合にトランジスタＴ２と被駆動素子２との間に生じる寄生容量を低減する役割も持たせる場合には、対向ゲート層１７Ｂは、ゲート電極１２Ｂとの対向領域全体を含む領域に形成されていることが好ましい。

図５は、トランジスタＴ１，Ｔ２のＶｇｓ−Ｉｄｓ特性の、対向ゲート電圧依存性の一例を表したものである。対向ゲート層１７Ａ，１７Ｂに印加する電圧Ｖ１，Ｖ２（正の電圧）が大きい場合には、ゲート−ソース間電圧Ｖｇｓが小さくても、対向ゲート層１７Ａ，１７Ｂからの電界によってチャネル層１４に電流が流れる。そのため、図５の実線で示したように閾値電圧が負側にシフトする。逆に、対向ゲート層１７Ａ，１７Ｂに印加する電圧Ｖ１，Ｖ２（正の電圧）が小さい場合には、ゲート−ソース間電圧Ｖｇｓが大きくならないと、チャネル層１４に電流が流れない。そのため、図５の破線で示したように閾値電圧が正側に位置している。なお、対向ゲート層１７Ａ，１７Ｂに印加する電圧Ｖ１，Ｖ２がゼロ、もしくはほぼゼロである場合には、閾値電圧の観点からは、対向ゲート層１７Ａ，１７Ｂが実質的に存在しないといえる。

従って、対向ゲート層１７Ａに印加する電圧Ｖ１が対向ゲート層１７Ｂに印加する電圧Ｖ２よりも大きい場合には、トランジスタＴ１の閾値電圧がトランジスタＴ２の閾値電圧よりも大きくなる。また、対向ゲート層１７Ａに対して正の電圧が印加されると共に、対向ゲート層１７Ｂに印加する電圧がゼロもしくはほぼゼロであるか、または、対向ゲート層１７Ｂが省略されている場合にも、トランジスタＴ１の閾値電圧がトランジスタＴ２の閾値電圧よりも大きくなる。

その逆に、対向ゲート層１７Ｂに印加する電圧Ｖ２が対向ゲート層１７Ａに印加する電圧Ｖ１よりも大きい場合には、トランジスタＴ２の閾値電圧がトランジスタＴ１の閾値電圧よりも大きくなる。また、対向ゲート層１７Ｂに対して正の電圧が印加されると共に、対向ゲート層１７Ａに印加する電圧がゼロもしくはほぼゼロであるか、または、対向ゲート層１７Ａが省略されている場合にも、トランジスタＴ２の閾値電圧がトランジスタＴ１の閾値電圧よりも大きくなる。

このように、対向ゲート層１７Ａ，１７Ｂに印加する電圧Ｖ１，Ｖ２をそれぞれ異ならせたり、一方のトランジスタにだけ対向ゲート層を設け、その対向ゲート層に対して正の電圧を印加したりすることにより、トランジスタＴ１，Ｔ２のサイズが互いに等しい場合であっても、トランジスタＴ１，Ｔ２の閾値電圧をそれぞれ異ならせることができる。

ところで、対向ゲート層１７Ａ，１７Ｂに電圧Ｖ１，Ｖ２を印加する方法としては、例えば、図６〜図１３に示したような方法が考えられる。例えば、図６、図７では、対向ゲート層１７ＡがトランジスタＴ１のドレイン電極１５Ａに電気的に接続されており、かつ、対向ゲート層１７ＢがトランジスタＴ２のゲート電極１２Ｂに電気的に接続されている。この場合には、ドレイン電極１５Ａに印加された電圧が対向ゲート層１７Ａにも印加され、ゲート電極１２Ｂに印加された電圧が対向ゲート層１７Ｂにも印加される。なお、このとき、トランジスタＴ１，Ｔ２は閾値電圧の互いに異なるデュアルゲート構造のトランジスタとなっている。対向ゲート層１７Ａとゲート電極１２Ａとの対向面積と、対向ゲート層１７Ｂとゲート電極１２Ｂとの対向面積とが互いに等しくなっていることが好ましいが、互いに異なっていてもよい。

また、例えば、図８、図９では、対向ゲート層１７ＡがトランジスタＴ１のゲート電極１２Ａに電気的に接続されており、かつ、対向ゲート層１７ＢがトランジスタＴ２のソース電極１５Ｄに電気的に接続されている。この場合には、ゲート電極１２Ａに印加された電圧が対向ゲート層１７Ａにも印加され、ソース電極１５Ｄに印加された電圧が対向ゲート層１７Ｂにも印加される。なお、このとき、トランジスタＴ１，Ｔ２は閾値電圧の互いに異なるデュアルゲート構造のトランジスタとなっている。対向ゲート層１７Ａとゲート電極１２Ａとの対向面積と、対向ゲート層１７Ｂとゲート電極１２Ｂとの対向面積とが互いに等しくなっていることが好ましいが、互いに異なっていてもよい。

なお、図示しないが、対向ゲート層１７ＡがトランジスタＴ１のゲート電極１２Ａに電気的に接続されており、かつ、対向ゲート層１７ＢがトランジスタＴ２のゲート電極１２Ｂに電気的に接続されていてもよい。ただし、この場合には、対向ゲート層１７Ａとゲート電極１２Ａとの対向面積と、対向ゲート層１７Ｂとゲート電極１２Ｂとの対向面積とが互いに異なっていることが好ましい。また、図１０に示したように、対向ゲート層１７Ａが省略され、かつ対向ゲート層１７ＢがトランジスタＴ２のゲート電極１２Ｂに電気的に接続されていてもよい。この場合には、ゲート電極１２Ｂに印加された電圧が対向ゲート層１７Ｂにも印加されるので、トランジスタＴ１，Ｔ２は閾値電圧の互いに異なるトランジスタとなっている。また、図１１に示したように、対向ゲート層１７Ｂが省略され、かつ対向ゲート層１７ＡがトランジスタＴ１のゲート電極１２Ａに電気的に接続されていてもよい。この場合には、ゲート電極１２Ａに印加された電圧が対向ゲート層１７Ａにも印加されるので、トランジスタＴ１，Ｔ２は閾値電圧の互いに異なるトランジスタとなっている。

また、図１２に示したように、対向ゲート層１７Ａが省略され、かつ対向ゲート層１７ＢがトランジスタＴ２のゲート電極１２Ｂに電気的に接続されるとともに、対向ゲート層１７ＢがトランジスタＴ１のゲート電極１２Ａとの対向領域内にまで形成されていてもよい。つまり、対向ゲート層１７ＢがトランジスタＴ１，Ｔ２において共用されていてもよい。この場合には、ゲート電極１２Ｂに印加された電圧が対向ゲート層１７Ｂにも印加される。このとき、対向ゲート層１７Ｂのうちゲート電極１２Ｂとの対向面積と、対向ゲート層１７Ｂのうちゲート電極１２Ａとの対向面積とが互いに異なっている。つまり、トランジスタＴ１，Ｔ２は閾値電圧の互いに異なるデュアルゲート構造のトランジスタとなっている。

また、図１３に示したように、対向ゲート層１７Ｂが省略され、かつ対向ゲート層１７ＡがトランジスタＴ１のゲート電極１２Ａに電気的に接続されるとともに、対向ゲート層１７ＡがトランジスタＴ２のゲート電極１２Ｂとの対向領域内にまで形成されていてもよい。つまり、対向ゲート層１７ＡがトランジスタＴ１，Ｔ２において共用されていてもよい。この場合には、ゲート電極１２Ａに印加された電圧が対向ゲート層１７Ａにも印加される。このとき、対向ゲート層１７Ａのうちゲート電極１２Ａとの対向面積と、対向ゲート層１７Ａのうちゲート電極１２Ｂとの対向面積とが互いに異なっている。つまり、トランジスタＴ１，Ｔ２は閾値電圧の互いに異なるデュアルゲート構造のトランジスタとなっている。

ところで、図１、図６、図８、図１０〜図１３では、トランジスタＴ１，Ｔ２のゲートが互いに接続された点（図中の接続点Ａ）が書込回路１０内に存在している場合が例示されている。つまり、これらの場合には、トランジスタＴ１，Ｔ２のゲートが書込回路１０内で互いに電気的に導通しており、互いに同電位となっている。なお、図１４に示したように、接続点Ａが書込回路１０外に存在していてもよい。この場合には、トランジスタＴ１，Ｔ２のゲートが書込回路１０の外で互いに電気的に導通しており、互いに同電位となっている。

[効果]
次に、本実施の形態の画素回路１の効果について、比較例と対比しつつ説明する。

図２７は、比較例に係る画素回路の概略構成を表したものである。図２７に記載の画素回路２００では、サンプリング用のトランジスタとして、互いに直列接続された２つのトランジスタＴ１００，Ｔ３００が設けられている。これにより、１つのトランジスタがショートした場合でも、残りのトランジスタでサンプリングを正常に行うことができる。また、サンプリング用のトランジスタのリーク電流量を減らすことができ、保持容量Ｃ１００に保持されている電圧の、リーク電流による変化量を小さくすることができる。

しかし、サンプリング用のトランジスタを複数にした場合には、製造誤差などによって、各トランジスタの閾値電圧にばらつきが生じる。この閾値電圧のばらつきが大きい場合には、以下に示した問題が生じる場合がある。

図２８は、信号書き込み終了時の書込線ＷＳＬの電圧波形の一例を表したものである。図２８には、信号線ＤＴＬ側のトランジスタＴ１００の閾値電圧Ｖｔｈ１が容量素子Ｃ１００側のトランジスタＴ３００の閾値電圧Ｖｔｈ２よりも大きい場合のトランジスタＴ１００，Ｔ２００のオン期間、オフ期間が、書込線ＷＳＬの電圧波形とともに示されている。

図２８において、書込線ＷＳＬが高電圧となっている場合には、Ｖｔｈ１，Ｖｔｈ２の大小関係に関係なく、容量素子Ｃ１００に信号電圧Ｖｓｉｇが入力される。また、書込線ＷＳＬの電圧が高電圧から減少し始め、Ｖｓｉｇ＋Ｖｔｈ１よりも大きい時(期間ｔ１)にも、トランジスタＴ１００，Ｔ３００がともにオンしているので、容量素子Ｃ１００に信号電圧Ｖｓｉｇが入力される。しかし、書込線ＷＳＬの電圧がＶｓｉｇ＋Ｖｔｈ１より小さくなるとトランジスタＴ１００はオフ状態となる。さらに、書込線ＷＳＬの電圧がＶｓｉｇ＋Ｖｔｈ２よりも大きい時（期間ｔ２）、トランジスタＴ３００はオン状態となる。このため、図２９に示したようにトランジスタＴ１００，Ｔ３００の寄生容量Ｃｗｓによって保持容量Ｃ１００にカップリングが入力され、保持容量Ｃ１００の電圧はＶｓｉｇ−ΔＶ１となる。その後、さらに書込線ＷＳＬの電圧が低下し、Ｖｓｉｇ＋Ｖｔｈ２よりも小さくなるとトランジスタＴ３００もオフ状態となる(期間ｔ３)。このため、図３０に示したように、保持容量Ｃ１００の電圧はＶｓｉｇ−ΔＶ１−ΔＶ２となる。

図３１は、信号書き込み終了時の書込線ＷＳＬの電圧波形の一例を表したものである。図３１には、容量素子Ｃ１００側のトランジスタＴ３００の閾値電圧Ｖｔｈ２が信号線ＤＴＬ側のトランジスタＴ１００の閾値電圧Ｖｔｈ１よりも大きい場合のトランジスタＴ１００，Ｔ２００のオン期間、オフ期間が、書込線ＷＳＬの電圧波形とともに示されている。

図３１では、図２８に示した例と異なり、書込線ＷＳＬの電圧が高電圧から低下し始め、Ｖｓｉｇ＋Ｖｔｈ２より小さくなると、まず保持容量Ｃ１００側のトランジスタＴ３００がオフする(期間ｔ２)。この時、図３２に示したように、トランジスタＴ３００の寄生容量Ｃｗｓによって保持容量Ｃ１００にカップリングが入力され、保持容量Ｃ１００の電圧はＶｓｉｇ−ΔＶ１’となる。さらに、書込線ＷＳＬの電圧が低下し、Ｖｓｉｇ＋Ｖｔｈ１よりも小さくなると、トランジスタＴ１００もオフ状態となる(期間ｔ３)。しかし、この時、トランジスタＴ３００はオフしているので、トランジスタＴ１００の寄生容量によるカップリングは保持容量Ｃ１００に入力されず、トランジスタＴ３００の寄生容量によってのみ保持容量Ｃ１００にカップリングが入力される。最終的に、保持容量Ｃ１００の電圧は、図３３に示したように、Ｖｓｉｇ−ΔＶ１’−ΔＶ２’となる。

次に、図２８と図３１に示した場合において保持容量Ｃ１００に入力されるカップリング量について考える。図２８に示した例、つまりＶｔｈ１＞Ｖｔｈ２の時、トランジスタＴ１００がオフする際にトランジスタＴ１００，Ｔ３００の寄生容量によるカップリングが保持容量Ｃ１００に入力されるので、該カップリング量は多くなる。ここで、Ｖｔｈ１，Ｖｔｈ２のばらつきによって複数の画素内でＶｔｈ１＜Ｖｔｈ２とＶｔｈ１＞Ｖｔｈ２の状態が混在する場合には、前述のように信号書き込み後のカップリング量に大きな差が発生する。その結果、ザラやムラが発生し、均一な画質が得られないという問題があった。

本実施の形態でも、画素回路１の書込回路１０内に、互いに直列接続された２つのトランジスタＴ１，Ｔ２が設けられている。しかし、本実施の形態では、それぞれのトランジスタＴ１，Ｔ２に対して、対向ゲート層１７Ａ，１７Ｂが１つずつ設けられている場合には、対向ゲート層１７Ａ，１７Ｂに印加する電圧がそれぞれ異なっている。トランジスタＴ１，Ｔ２のいずれか一方に対してだけ対向ゲート層１７Ａまたは対向ゲート層１７Ｂが設けられている場合には、その対向ゲート層に対して正の電圧が印加される。これにより、トランジスタＴ１，Ｔ２のサイズが互いに等しい場合であっても、トランジスタＴ１，Ｔ２の閾値電圧をそれぞれ異ならせることができるので、トランジスタＴ１，Ｔ２の閾値電圧の大小関係を各画素で揃えることができる。その結果、トランジスタＴ１，Ｔ２がオフする際に保持容量Ｃ１に入力されるカップリング量（トランジスタＴ１，Ｔ２の寄生容量によるカップリング量）を各画素で等しく（またはほぼ等しく）することができるので、ムラやザラといった画質不良を低減することができる。

また、本実施の形態では、画素回路１の書込回路１０内に２つのトランジスタＴ１，Ｔ２が設けられていることにより、トランジスタＴ１，Ｔ２のどちらか一方がショートした場合でも、残りのトランジスタで書き込みを正常に行うことができる。従って、高歩留まりを実現することができる。

また、本実施の形態では、対向ゲート層１７Ａ，１７Ｂはゲート電極１２Ａ，１２Ｂやドレイン電極１５Ａ、ソース電極１５Ｄに電気的に接続されている。そのため、対向ゲート層１７Ａ，１７Ｂに対して電圧を印加するために、新たな電源線を設ける必要がない。従って、簡易な構成で、ムラやザラといった画質不良を低減することができる。

本実施の形態において、駆動回路２０側のトランジスタＴ２がデュアルゲート構造となっている場合には、画素回路１におけるブートストラップゲインの値を大きくすることができる。ブートストラップゲインの値を大きくすることにより、トランジスタＴ１，Ｔ２の閾値電圧のばらつきによる発光輝度のばらつきや、被駆動素子２の経時劣化による発光輝度のばらつきをより一層低減することができる。

ここで、ブートストラップゲインについて説明する。ブートストラップゲインとは、例えば、図１５に記載の画素においては、トランジスタＴ３のソース電圧の変化に対するトランジスタＴ３のゲート電圧の変化量の割合を指している。この値が理想値（理想値は１）であれば、ソース電圧がどれだけ変化しても同じ量だけゲート電圧が変化することとなるので、トランジスタＴ３のゲート−ソース間電圧Ｖｇｓは変化しない。しかし、実際は、図１６に示したように画素内に様々な寄生容量が存在し、ブートストラップゲイン（ｇ）は以下に示した値となる。なお、ΔＶｇはトランジスタＴ２のゲート電圧の変化量である。ΔＶｓはトランジスタＴ２のソース電圧の変化量である。
ΔＶｇ＝（Ｃ１＋Ｃｇｓ）／（Ｃ１＋Ｃｇｓ＋Ｃｗｓ＋Ｃｇｄ）×ΔＶｓ
＝ｇ×ΔＶｓ

そのため、ソース電圧の変化量によってゲート電圧の変化量が異なってしまう。具体的には、トランジスタＴ３の閾値電圧が複数の画素で異なる場合、信号書き込み終了後の各画素のトランジスタＴ３のソース電圧は画素間の閾値電圧の差分だけ異なる。このとき、発光動作においてソース電圧の上昇量が画素ごとに異なるので、トランジスタＴ３のゲート電圧の変化量、ひいてはゲート−ソース間電圧Ｖｇｓも画素ごとに異なってしまう。その結果、ムラやザラといった画質不良が発生してしまう。

ここで、図６、図１０、図１２に記載の書込回路１０について考える。保持容量Ｃ１側の寄生容量が、図８、図１１、図１３に記載の書込回路１０における保持容量Ｃ１側の寄生容量と比較して小さくなっている。このため、図１６に示した寄生容量Ｃｗｓの値が小さく、図６、図１０、図１２に記載の書込回路１０では、ブートストラップゲインの値を大きくすることが可能となる。また、ブートストラップゲインの値が一定値となるように保持容量Ｃ１の容量を設定する場合には、逆に、図８、図１１、図１３に記載の書込回路１０を用いる場合よりも、図６、図１０、図１２に記載の書込回路１０を用いることにより、保持容量Ｃ１の容量を小さくすることができ、高精細化が実現可能となる。

なお、上記では、画素回路１の書込回路１０内に、互いに直列に接続された２つのトランジスタＴ１，Ｔ２が設けられている場合が例示されていたが、互いに直列に接続された３つ以上のトランジスタが設けられていてもよい。ただし、この場合には、書込回路１０で最も駆動回路２０に近いトランジスタが上記のトランジスタＴ２に相当し、書込回路１０で２番目に駆動回路２０に近いトランジスタが上記のトランジスタＴ１に相当する。

＜２．第２の実施の形態＞
[構成]
図１７は、本発明の第２の実施の形態に係る表示装置３の全体構成の一例を表したものである。この表示装置３は、例えば、ガラス，シリコン（Ｓｉ）ウェハあるいは樹脂などよりなる基板（図示せず）上に、表示部３０と、表示部３０の周辺に形成された周辺回路部４０とを備えている。なお、表示部３０が本発明の「表示パネル」の一具体例に相当し、周辺回路部４０が本発明の「駆動部」の一具体例に相当する。

表示部３０は、複数の画素３１を表示部３０の全面に渡って行方向および列方向に２次元配置したものであり、外部から入力された映像信号４０ａに基づく画像をアクティブマトリクス駆動により表示するものである。各画素３１は、赤色用の画素３１Ｒと、緑色用の画素３１Ｇと、青色用の画素３１Ｂとを含んでいる。

図１８は、画素３１Ｒ，３１Ｇ，３１Ｂの内部構成の一例を表したものである。画素３１Ｒ，３１Ｇ，３１Ｂは、図１８に示したように、有機ＥＬ素子３２Ｒ，３２Ｇ，３２Ｂと、画素回路３３とを有している。なお、有機ＥＬ素子３２Ｒ，３２Ｇ，３２Ｂが本発明の「被駆動素子」の一具体例に相当する。

有機ＥＬ素子３２Ｒ，３２Ｇ，３２Ｂ（以下、総称として「有機ＥＬ素子３２」と称する。）は、例えば、図示しないが、陽極（アノード）、有機層および陰極（カソード）が順に積層された構成を有している。有機層は、例えば、陽極の側から順に、正孔注入効率を高める正孔注入層と、発光層への正孔輸送効率を高める正孔輸送層と、電子と正孔との再結合による発光を生じさせる発光層と、発光層への電子輸送効率を高める電子輸送層とを積層してなる積層構造を有している。

画素回路３３は、上記の第１の実施の形態の画素回路１と同一の回路構成となっている。

周辺回路部４０は、タイミング制御回路４１と、水平駆動回路４２と、書き込み走査回路４３と、電源走査回路４４とを有している。タイミング制御回路４１は、表示信号生成回路４１Ａと、表示信号保持制御回路４１Ｂとを含んでいる。また、周辺回路部４０には、書込線ＷＳＬと、電源線ＰＳＬと、信号線ＤＴＬと、グラウンド線ＧＮＤとが設けられている。なお、グラウンド線は、グラウンド電圧（参照電圧）に設定される。

表示信号生成回路４１Ａは、外部から入力された映像信号４０ａに基づいて、例えば１画面ごと（１フィールドの表示ごと）に表示部３０に表示するための表示信号４１ａを生成するものである。

表示信号保持制御回路４１Ｂは、表示信号生成回路４１Ａから出力された表示信号４１ａを１画面ごと（１フィールドの表示ごと）に、例えばＳＲＡＭ（Static Random Access Memory）などから構成されたフィールドメモリに格納して保持するものである。この表示信号保持制御回路４１Ｂはまた、各画素３１を駆動する水平駆動回路４２、書き込み走査回路４３および電源走査回路４４が連動して動作するように制御する役割も果たしている。具体的には、表示信号保持制御回路４１Ｂは、書き込み走査回路４３に対しては制御信号４１ｂを、電源走査回路４４に対しては制御信号４１ｃを、水平駆動回路４２に対しては制御信号４１ｄをそれぞれ出力するようになっている。

水平駆動回路４２は、例えばシフトレジスタ（図示せず）によって構成されており、画素３１の各列に対応して、１段ごとに信号出力部（図示せず）を備えている。この水平駆動回路４２は、表示信号保持制御回路４１Ｂから出力された制御信号４１ｄに応じて、複数種類の電圧を出力可能となっている。具体的には、水平駆動回路４２は、表示部３０の各画素３１に接続された信号線ＤＴＬを介して、書き込み走査回路４３により選択された画素３１へ２種類の電圧（例えば、Ｖｏｆｓ、Ｖｓｉｇ）を規則的に供給するようになっている。

ここで、電圧Ｖｏｆｓは、有機ＥＬ素子３２の閾値電圧よりも低い電圧値となっている。また、電圧Ｖｓｉｇは、映像信号４０ａに対応する電圧値となっている。電圧Ｖｓｉｇの最小電圧は電圧Ｖｏｆｓよりも低い電圧値となっており、電圧Ｖｓｉｇの最大電圧は電圧Ｖｏｆｓよりも高い電圧値となっている。

書き込み走査回路４３は、例えばシフトレジスタ（図示せず）によって構成されており、画素３１の各行に対応して、１段ごとに信号出力部（図示せず）を備えている。この書き込み走査回路４３は、表示信号保持制御回路４１Ｂから出力された制御信号４１ｂに応じて、複数種類の電圧を出力可能となっている。具体的には、書き込み走査回路４３は、表示部３０の各画素３１に接続された書込線ＷＳＬを介して、駆動対象の画素３１へ２種類の電圧（Ｖｏｎ、Ｖｏｆｆ）を規則的に供給し、サンプリング用のトランジスタＴ１，Ｔ２を制御するようになっている。

ここで、電圧Ｖｏｎは、トランジスタＴ１，Ｔ２のオン電圧以上の値となっている。Ｖｏｎは、閾値補正や書込みの時などに、書き込み走査回路４３から出力される電圧値である。Ｖｏｆｆは、トランジスタＴ１，Ｔ２のオン電圧よりも低い値となっており、かつ、Ｖｏｎよりも低い値となっている。

電源走査回路４４は、例えばシフトレジスタ（図示せず）によって構成されており、例えば、画素３１の各行に対応して、１段ごとに信号出力部（図示せず）を備えている。電源走査回路４４は、表示信号保持制御回路４１Ｂから出力された制御信号４１ｃに応じて、複数種類の電圧を出力可能となっている。具体的には、電源走査回路４４は、表示部３０の各画素３１に接続された電源線ＰＳＬを介して、駆動対象の画素３１へ２種類の電圧（Ｖｉｎｉ、Ｖｃｃ）を規則的に供給し、有機ＥＬ素子３２の発光および消光を制御するようになっている。

ここで、Ｖｉｎｉは、有機ＥＬ素子３２の閾値電圧と、有機ＥＬ素子３２のカソードの電圧とを足し合わせた電圧よりも低い電圧値である。また、Ｖｃｃは、有機ＥＬ素子３２の閾値電圧と、有機ＥＬ素子３２のカソードの電圧とを足し合わせた電圧以上の電圧値である。

次に、図１７、図１８を参照して、各構成要素の接続関係について説明する。水平駆動回路４２内の個々の信号出力部に、列方向に延在して形成された信号線ＤＴＬ（ＤＴＬ１，ＤＴＬ２，……）が一つずつ接続されており、個々の信号線（ＤＴＬ１，ＤＴＬ２，……）に、各行の画素３１に含まれるトランジスタＴ１のドレインが一つずつ接続されている。また、書き込み走査回路４３内の個々の信号出力部に、行方向に延在して形成された書込線ＷＳＬ（ＷＳＬ１，ＷＳＬ２，……）が一つずつ接続されており、個々の書込線ＷＳＬ（ＷＳＬ１，ＷＳＬ２，……）に、各列の画素３１に含まれるトランジスタＴ１，Ｔ２のゲートが接続されている。また、電源走査回路４４内の個々の信号出力部に、行方向に延在して形成された電源線ＰＳＬ（ＰＳＬ１，ＰＳＬ２，……）が一つずつ接続されており、個々の電源線ＰＳＬ（ＰＳＬ１，ＰＳＬ２，……）に、例えば、各列の画素３１に含まれるトランジスタＴ３のドレインが接続されている。さらに、各画素３１において、有機ＥＬ素子３２のカソードは、グラウンド線ＧＮＤに接続されている。

次に、本実施の形態の表示装置３の動作（消光から発光までの動作）について説明する。本実施の形態では、有機ＥＬ素子３２のＩ−Ｖ特性が経時変化したり、トランジスタＴ３の閾値電圧や移動度が経時変化したりしても、それらの影響を受けることなく、有機ＥＬ素子３２の発光輝度を一定に保つようにするために、有機ＥＬ素子３２のＩ−Ｖ特性の変動に対する補償動作およびトランジスタＴ３の閾値電圧や移動度の変動に対する補正動作を組み込んでいる。

図１９は、表示装置３の一の画素３１に印加される電圧波形の一例を表したものである。具体的には、電源線ＰＳＬに２種類の電圧（Ｖｉｎｉ、Ｖｃｃ）が、信号線ＤＴＬに２種類の電圧（Ｖｓｉｇ、Ｖｏｆｓ）が、書込線ＷＳＬに２種類の電圧（Ｖｏｎ、Ｖｏｆｆ）が印加されている様子が示されている。さらに、図１９には、電源線ＰＳＬ、信号線ＤＴＬおよび書込線ＷＳＬへの電圧印加に応じて、トランジスタＴ３のゲート電圧Ｖｇおよびソース電圧Ｖｓが時々刻々変化している様子が示されている。

（閾値補正準備期間）
まず、閾値補正の準備を行う。具体的には、電源走査回路４４が電源線ＰＳＬの電圧をＶｃｃからＶｉｎｉに下げる（ｔ１）。すると、ソース電圧ＶｓがＶｉｎｉとなり、有機ＥＬ素子３２が消光する。次に、水平駆動回路４２が信号線ＤＴＬの電圧をＶｓｉｇからＶｏｆｓに切り替えたのち、電源線ＰＳＬの電圧がＶｉｎｉとなっている間に、書き込み走査回路４３が書込線ＷＳＬの電圧をＶｏｆｆからＶｏｎに上げる（ｔ２）。すると、ゲート電圧ＶｇがＶｏｆｓに下がる。

（最初の閾値補正期間）
次に、閾値補正を行う。具体的には、信号線ＤＴＬの電圧がＶｏｆｓとなっている間に、電源走査回路４４が電源線ＰＳＬの電圧をＶｉｎｉからＶｃｃに上げる（ｔ３）。すると、トランジスタＴ３のドレイン−ソース間に電流Ｉｄｓが流れ、ソース電圧Ｖｓが上昇する。その後、水平駆動回路４２が信号線ＤＴＬの電圧をＶｏｆｓからＶｓｉｇに切り替える前に、書き込み走査回路４３が書込線ＷＳＬの電圧をＶｏｎからＶｏｆｆに下げる（ｔ４）。すると、トランジスタＴ３のゲートがフローティングとなり、閾値補正が一旦停止する。

（最初の閾値補正休止期間）
閾値補正が休止している期間中は、先の閾値補正を行った行（画素）とは異なる他の行（画素）において、信号線ＤＴＬの電圧のサンプリングが行われる。なお、閾値補正が不十分である場合、すなわち、トランジスタｔ３のゲート−ソース間の電位差Ｖｇｓがトランジスタｔ３の閾値電圧よりも大きい場合には、閾値補正休止期間中にも、先の閾値補正を行った行（画素）において、トランジスタｔ３のドレイン−ソース間に電流Ｉｄｓが流れ、ソース電圧Ｖｓが上昇し、保持容量Ｃ１を介したカップリングによりゲート電圧Ｖｇも上昇する。

（２回目の閾値補正期間）
閾値補正休止期間が終了した後、閾値補正を再び行う。具体的には、信号線ＤＴＬの電圧がＶｏｆｓとなっており、閾値補正が可能となっている時に、書き込み走査回路４３が書込線ＷＳＬの電圧をＶｏｆｆからＶｏｎに上げ（ｔ５）、トランジスタＴ３のゲートを信号線ＤＴＬに接続する。このとき、ソース電圧ＶｓがＶｏｆｓ−Ｖｔｈよりも低い場合（Ｖｔｈ補正がまだ完了していない場合）には、トランジスタＴ３がカットオフするまで（電位差ＶｇｓがＶｔｈになるまで）、トランジスタＴ３のドレイン−ソース間に電流Ｉｄｓが流れる。その結果、保持容量Ｃ１が閾値電圧に充電され、電位差Ｖｇｓが閾値電圧となる。その後、水平駆動回路４２が信号線ＤＴＬの電圧をＶｏｆｓからＶｓｉｇに切り替える前に、書き込み走査回路４３が書込線ＷＳＬの電圧をＶｏｎからＶｏｆｆに下げる（ｔ６）。すると、トランジスタＴ３のゲートがフローティングとなるので、電位差Ｖｇｓを信号線ＤＴＬの電圧の大きさに拘わらず閾値電圧のままで維持することができる。このように、電位差Ｖｇｓを閾値電圧に設定することにより、トランジスタＴ３の閾値電圧が画素回路３３ごとにばらついた場合であっても、有機ＥＬ素子３２の発光輝度がばらつくのをなくすることができる。

（２回目の閾値補正休止期間）
その後、閾値補正の休止期間中に、水平駆動回路４２が信号線ＤＴＬの電圧をＶｏｆｓからＶｓｉｇに切り替える。

（書き込み・移動度補正期間）
閾値補正休止期間が終了した後、書き込みと移動度補正を行う。具体的には、信号線ＤＴＬの電圧がＶｓｉｇとなっている間に、書き込み走査回路４３が書込線ＷＳＬの電圧をＶｏｆｆからＶｏｎに上げ（ｔ７）、トランジスタＴ３のゲートを信号線ＤＴＬに接続する。すると、トランジスタＴ３のゲートの電圧がＶｓｉｇとなる。このとき、有機ＥＬ素子３２のアノードの電圧はこの段階ではまだ有機ＥＬ素子３２の閾値電圧よりも小さく、有機ＥＬ素子３２はカットオフしている。そのため、電流Ｉｄｓは有機ＥＬ素子３２の素子容量（図示せず）に流れ、素子容量が充電されるので、ソース電圧ＶｓがΔＶだけ上昇し、やがて電位差ＶｓｓがＶｓｉｇ＋Ｖｔｈ−ΔＶとなる。このようにして、書き込みと同時に移動度補正が行われる。ここで、トランジスタＴ３の移動度が大きい程、ΔＶも大きくなるので、電位差Ｖｇｓを発光前にΔＶだけ小さくすることにより、画素ごとの移動度のばらつきを取り除くことができる。

（発光）
最後に、書き込み走査回路４３が書込線ＷＳＬの電圧をＶｏｎからＶｏｆｆに下げる（ｔ８）。すると、トランジスタＴ３のゲートがフローティングとなり、トランジスタＴ３のドレイン−ソース間に電流Ｉｄｓが流れ、ソース電圧Ｖｓが上昇する。その結果、有機ＥＬ素子３２が所望の輝度で発光する。

本実施の形態の表示装置３では、上記のようにして、各画素３１において画素回路３３がオンオフ制御され、各画素３１の有機ＥＬ素子３２に駆動電流が注入されることにより、正孔と電子とが再結合して発光が起こる。この光は、陽極と陰極との間で反射し、陰極等を透過して外部に取り出される。その結果、表示部３０において画像が表示される。

ところで、本実施の形態では、各画素回路３３として、上記実施の形態の画素回路１が用いられている。これにより、各画素回路３３の特性を各画素３１で等しく（またはほぼ等しく）することができるので、ムラやザラといった画質不良を低減することができる。

＜３．適用例＞
以下、上記実施の形態で説明した表示装置３の適用例について説明する。上記実施の形態の表示装置３は、テレビジョン装置、デジタルカメラ、ノート型パーソナルコンピュータ、携帯電話等の携帯端末装置あるいはビデオカメラなど、外部から入力された映像信号あるいは内部で生成した映像信号を、画像あるいは映像として表示するあらゆる分野の電子機器の表示装置に適用することが可能である。

（モジュール）
上記実施の形態の表示装置３は、例えば、図２０に示したようなモジュールとして、後述する第１適用例〜第５適用例などの種々の電子機器に組み込まれる。このモジュールは、例えば、基板４の一辺に、表示部３０を封止する部材（図示せず）から露出した領域２１０を設け、この露出した領域２１０に、タイミング制御回路４１、水平駆動回路４２、書き込み走査回路４３および電源走査回路４４の配線を延長して外部接続端子（図示せず）を形成したものである。外部接続端子には、信号の入出力のためのフレキシブルプリント配線基板（ＦＰＣ；Flexible Printed Circuit）２２０が設けられていてもよい。

（第１適用例）
図２１は、上記実施の形態の表示装置３が適用されるテレビジョン装置の外観を表したものである。このテレビジョン装置は、例えば、フロントパネル３１０およびフィルターガラス３２０を含む映像表示画面部３００を有しており、この映像表示画面部３００は、上記実施の形態に係る表示装置３により構成されている。

（第２適用例）
図２２は、上記実施の形態の表示装置３が適用されるデジタルカメラの外観を表したものである。このデジタルカメラは、例えば、フラッシュ用の発光部４１０、表示部４２０、メニュースイッチ４３０およびシャッターボタン４４０を有しており、その表示部４２０は、上記実施の形態に係る表示装置３により構成されている。

（第３適用例）
図２３は、上記実施の形態の表示装置３が適用されるノート型パーソナルコンピュータの外観を表したものである。このノート型パーソナルコンピュータは、例えば、本体５１０，文字等の入力操作のためのキーボード５２０および画像を表示する表示部５３０を有しており、その表示部５３０は、上記実施の形態に係る表示装置３により構成されている。

（第４適用例）
図２４は、上記実施の形態の表示装置３が適用されるビデオカメラの外観を表したものである。このビデオカメラは、例えば、本体部６１０，この本体部６１０の前方側面に設けられた被写体撮影用のレンズ６２０，撮影時のスタート／ストップスイッチ６３０および表示部６４０を有しており、その表示部６４０は、上記実施の形態に係る表示装置３により構成されている。

（第５適用例）
図２５は、上記実施の形態の表示装置３が適用される携帯電話機の外観を表したものである。この携帯電話機は、例えば、上側筐体７１０と下側筐体７２０とを連結部（ヒンジ部）７３０で連結したものであり、ディスプレイ７４０，サブディスプレイ７５０，ピクチャーライト７６０およびカメラ７７０を有している。そのディスプレイ７４０またはサブディスプレイ７５０は、上記実施の形態に係る表示装置３により構成されている。

以上、実施の形態および適用例を挙げて本発明を説明したが、本発明は上記実施の形態等に限定されるものではなく、種々変形が可能である。

例えば、上記実施の形態等では、表示装置３がアクティブマトリクス型である場合について説明したが、アクティブマトリクス駆動のための画素回路１の構成は上記実施の形態等で説明したものに限られず、必要に応じて容量素子やトランジスタを画素回路１に追加してもよい。その場合、画素回路１の変更に応じて、上述した水平駆動回路４２、書き込み走査回路４３、電源走査回路４４のほかに、必要な駆動回路を追加してもよい。

また、上記実施の形態等では、水平駆動回路４２、書き込み走査回路４３および電源走査回路４４の駆動を表示信号保持制御回路４１Ｂが制御していたが、他の回路がこれらの駆動を制御するようにしてもよい。また、水平駆動回路４２、書き込み走査回路４３および電源走査回路４４の制御は、ハードウェア（回路）で行われていてもよいし、ソフトウェア（プログラム）で行われていてもよい。

１，３３，１００…画素回路、２…被駆動素子、３…表示装置、１０…書込回路、１１…基板、１２Ａ，１２Ｂ…ゲート電極、１３…ゲート絶縁膜、１４…チャネル層、１５Ａ，１５Ｃ…ドレイン電極、１５Ｂ，１５Ｄ…ソース電極、１６…保護膜、１７Ａ，１７Ｂ…対向ゲート層、２０…駆動回路、３０…表示部、３１，３１Ｒ，３１Ｇ，３１Ｂ…画素、３２，３２Ｒ，３２Ｇ，３２Ｂ…有機ＥＬ素子、４０…周辺回路部、４０ａ…映像信号、４１…タイミング制御回路、４１Ａ…表示信号生成回路、４１Ｂ…表示信号保持制御回路、４２…水平駆動回路、４３…書き込み走査回路、４４…電源走査回路、Ａ…接続点、Ｃ１，Ｃ１００…保持容量、ＣＲ１…液晶素子、Ｄ１，Ｄ１００…有機ＥＬ素子、ＤＴＬ（ＤＴＬ１，ＤＴＬ２，……）…信号線、ＧＮＤ…グラウンド線、Ｉｄｓ…電流、ＰＳＬ（ＰＳＬ１，ＰＳＬ２，……）…電源線、Ｔ１，Ｔ２，Ｔ３，Ｔ１００，Ｔ２００…トランジスタ、Ｖｇ…ゲート電圧、Ｖｇｓ…電位差、Ｖｓ…ソース電圧、Ｖｔｈ…閾値電圧、ＷＳＬ（ＷＳＬ１，ＷＳＬ２，……）…書込線。

Claims (10)

1. 信号線の電圧をサンプリングする書込回路と、前記書込回路の出力に応じた電流または電圧を被駆動素子に出力する駆動回路とを有する画素回路における前記書込回路であって、
   互いに直列に接続されると共に、前記信号線と前記駆動回路との間に直列に挿入される複数のトランジスタを備え、
   前記複数のトランジスタのうち前記駆動回路に最も近い第１トランジスタ、および前記複数のトランジスタのうち前記駆動回路に２番目に近い第２トランジスタのうち少なくとも一方が、ゲート電極との対向領域の少なくとも一部を含む領域に、印加される電圧に応じて閾値電圧を変化させることの可能な導電体層を有する
   書込回路。
2. 前記第１トランジスタおよび前記第２トランジスタはそれぞれ、前記ゲート電極、ソース電極、ドレイン電極、および前記導電体層を有し、
   前記第１トランジスタにおける導電体層は、当該第１トランジスタにおけるゲート電極またはソース電極と電気的に接続され、
   前記第２トランジスタにおける導電体層は、当該第２トランジスタにおけるゲート電極またはドレイン電極と電気的に接続されている
   請求項１に記載の書込回路。
3. 前記第１トランジスタにおける導電体層が、当該第１トランジスタにおけるゲート電極と電気的に接続され、
   前記第２トランジスタにおける導電体層が、当該第２トランジスタにおけるドレイン電極と電気的に接続され、
   前記第１トランジスタにおける導電体層とゲート電極との対向面積と、前記第２トランジスタにおける導電体層とゲート電極との対向面積とが互いに等しくなっている
   請求項２に記載の書込回路。
4. 前記第１トランジスタにおける導電体層が、当該第１トランジスタにおけるソース電極と電気的に接続され、
   前記第２トランジスタにおける導電体層が、当該第２トランジスタにおけるゲート電極と電気的に接続され、
   前記第１トランジスタにおける導電体層とゲート電極との対向面積と、前記第２トランジスタにおける導電体層とゲート電極との対向面積とが互いに等しくなっている
   請求項２に記載の書込回路。
5. 前記第１トランジスタおよび前記第２トランジスタのうちいずれか一方だけが、前記導電体層を有し、
   前記導電体層は、前記第１トランジスタまたは前記第２トランジスタにおけるゲート電極と電気的に接続されている
   請求項１に記載の書込回路。
6. 前記第１トランジスタおよび前記第２トランジスタは、前記導電体層を共有し、
   前記第１トランジスタにおける導電体層とゲート電極との対向面積と、前記第２トランジスタにおける導電体層とゲート電極との対向面積とが互いに異なっている
   請求項１に記載の書込回路。
7. 前記第１トランジスタおよび前記第２トランジスタのゲート電極は、互いに電気的に導通している
   請求項１ないし請求項６のいずれか一項に記載の書込回路。
8. ２次元配置された複数の画素を備え、
   各画素は、一組の画素回路および被駆動素子を有し、
   前記画素回路は、信号線の電圧をサンプリングする書込回路と、前記書込回路の出力に応じた電流または電圧を前記被駆動素子に出力する駆動回路とを有し、
   前記書込回路は、互いに直列に接続されると共に、前記信号線と前記駆動回路との間に直列に挿入される複数のトランジスタを有し、
   前記複数のトランジスタのうち前記駆動回路に最も近い第１トランジスタ、および前記複数のトランジスタのうち前記駆動回路に２番目に近い第２トランジスタのうち少なくとも一方が、ゲート電極との対向領域の少なくとも一部を含む領域に、印加される電圧に応じて閾値電圧を変化させることの可能な導電体層を有する
   表示パネル。
9. ２次元配置された複数の画素を有する表示パネルと、
   映像信号に基づいて各画素を駆動する駆動部と
   を備え、
   各画素は、一組の画素回路および被駆動素子を有し、
   前記画素回路は、信号線の電圧をサンプリングする書込回路と、前記書込回路の出力に応じた電流または電圧を前記被駆動素子に出力する駆動回路とを有し、
   前記書込回路は、互いに直列に接続されると共に、前記信号線と前記駆動回路との間に直列に挿入される複数のトランジスタを有し、
   前記複数のトランジスタのうち前記駆動回路に最も近い第１トランジスタ、および前記複数のトランジスタのうち前記駆動回路に２番目に近い第２トランジスタのうち少なくとも一方が、ゲート電極との対向領域の少なくとも一部を含む領域に、印加される電圧に応じて閾値電圧を変化させることの可能な導電体層を有する
   表示装置。
10. 表示装置を備え、
    前記表示装置は、２次元配置された複数の画素を有する表示パネルと、映像信号に基づいて各画素を駆動する駆動部とを有し、
    各画素は、一組の画素回路および被駆動素子を有し、
    前記画素回路は、信号線の電圧をサンプリングする書込回路と、前記書込回路の出力に応じた電流または電圧を前記被駆動素子に出力する駆動回路とを有し、
    前記書込回路は、互いに直列に接続されると共に、前記信号線と前記駆動回路との間に直列に挿入される複数のトランジスタを有し、
    前記複数のトランジスタのうち前記駆動回路に最も近い第１トランジスタ、および前記複数のトランジスタのうち前記駆動回路に２番目に近い第２トランジスタのうち少なくとも一方が、ゲート電極との対向領域の少なくとも一部を含む領域に、印加される電圧に応じて閾値電圧を変化させることの可能な導電体層を有する
    電子機器。

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