JP2016177280A - 表示装置および電子機器、並びに表示装置の駆動方法 - Google Patents

表示装置および電子機器、並びに表示装置の駆動方法 Download PDF

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Abstract

【課題】新規な表示装置を提供すること。【解決手段】２Ｔ−２Ｃの回路構成を有する表示装置において、データ電圧書き込み期間での電流供給線の電圧を、発光期間での電流供給線の電圧より小さくする構成とする。例えば、データ電圧書き込み期間での電流供給線の電圧を、発光素子の陰極側の電圧と等電位とする構成とする。このようにすることで、発光素子の陽極側の電位の上昇を抑制し、データ電圧書き込み期間での意図しない発光を抑制することができる。【選択図】図１

Description

本発明の一態様は、表示装置、および電子機器に関する。
なお本発明の一態様は、上記の技術分野に限定されない。本明細書等で開示する発明の技術分野は、物、方法、または、製造方法に関するものである。または、本発明の一態様は、プロセス、マシン、マニュファクチャ、または、組成物（コンポジション・オブ・マター）に関するものである。そのため、より具体的に本明細書で開示する本発明の一態様の技術分野としては、半導体装置、表示装置、発光装置、蓄電装置、撮像装置、記憶装置、それらの駆動方法、または、それらの製造方法、を一例として挙げることができる。
エレクトロルミネッセンス（Ｅｌｅｃｔｒｏｌｕｍｉｎｅｓｃｅｎｃｅ：ＥＬ）素子（以下、ＥＬ素子）に代表される発光素子を備えた表示装置の開発が活発である。
例えば、特許文献１乃至３には、１つの画素に２つのトランジスタと、２つのキャパシタを備えた２Ｔ−２Ｃ構造の回路構成が開示されている。
米国特許出願公開第２００７／０２６８２１０号明細書 米国特許出願公開第２００９／０２１９２３４号明細書 米国特許出願公開第２００８／００３０４３６号明細書
上述したように、表示装置が有する回路構成には、多数の構成が存在する。それぞれの構成には一長一短があり、状況に応じて適当な構成が選択される。従って、新規な構成の表示装置等が提案できれば、選択の自由度を向上させることにつながる。
本発明の一態様は、新規な表示装置、新規な表示装置の駆動方法等を提供することを課題の一とする。または、接続端子の数が少ない表示装置等を提供することを課題の一とする。または、製造歩留りが高い表示装置等を提供することを課題の一とする。または、本発明の一態様は、駆動回路のレイアウト面積が小さい表示装置等を提供することを課題の一とする。または、本発明の一態様は、額縁のサイズが小さい表示装置等を提供することを課題の一とする。
また特許文献１乃至３の２Ｔ−２Ｃの画素では、配線の電位を切り替えることで、トランジスタの閾値電圧補正機能および移動度補正機能といった補正を実現している。しかしながら、１ゲート選択期間中に閾値電圧補正機能および移動度補正機能を行う場合、補正を行うには十分な時間がとれない虞がある。補正を行うための期間を十分に確保できない場合には、補正が不十分となってしまい、均一な表示を行えない虞がある。
また特許文献１乃至３の２Ｔ−２Ｃの画素では、トランジスタに電流を流すことでゲート−ソース間に保持した電圧を調整し、移動度補正機能を実現している。トランジスタに電流を流す構成は、発光素子に電流を流すための配線（電流供給線）の電位を高くすることで実現している。しかしながら、補正を行う期間において電流供給線の電位を高くすると、意図しない発光素子の発光といった虞がある。
そこで本発明の一態様は、補正を行うための期間を長く確保できる、新規な構成の表示装置等を提供することを課題の一とする。または、本発明の一態様は、補正による均一な表示を行うことができる表示装置等を提供することを課題の一とする。または、本発明の一態様は、補正を行う期間において意図しない発光素子の発光を抑制できる、新規な構成の半導体装置等を提供することを課題の一とする。
なお本発明の一態様の課題は、上記列挙した課題に限定されない。上記列挙した課題は、他の課題の存在を妨げるものではない。なお他の課題は、以下の記載で述べる、本項目で言及していない課題である。本項目で言及していない課題は、当業者であれば明細書または図面等の記載から導き出せるものであり、これらの記載から適宜抽出することができる。なお、本発明の一態様は、上記列挙した記載、および／または他の課題のうち、少なくとも一つの課題を解決するものである。
本発明の一態様は、スイッチと、トランジスタと、キャパシタと、発光素子と、を有する表示装置であって、キャパシタの第１の電極は、トランジスタのゲートに電気的に接続され、キャパシタの第２の電極は、トランジスタのソースまたはドレインの一方と、発光素子の第１の電極と、に電気的に接続され、トランジスタのゲートは、スイッチをオンにすることでデータ電圧が与えられる機能を有し、トランジスタのソース又はドレインの他方は、トランジスタのゲートにデータ電圧が与えられる期間において、発光素子を発光するための電位より小さい電位が与えられる表示装置である。
本発明の一態様において、トランジスタのソース又はドレインの他方は、トランジスタのゲートにデータ電圧が与えられる期間において、発光素子の第２の電極に与えられる電位と等電位とする表示装置が好ましい。
本発明の一態様において、トランジスタは、チャネル形成領域に酸化物半導体を有するトランジスタである表示装置が好ましい。
本発明の一態様は、スイッチと、トランジスタと、キャパシタと、発光素子と、を有する表示装置の駆動方法であって、第１乃至第３の期間を有し、第１の期間は、トランジスタの閾値電圧を、トランジスタのゲートとソース又はドレインの一方との間に設けられたキャパシタに保持させる期間であり、第２の期間は、閾値電圧にデータ電圧に相当する電圧が加わった電圧をキャパシタに保持させる期間であり、第３の期間は、発光素子を発光させる期間であり、第２の期間において、トランジスタのソース又はドレインの他方は、第３の期間にトランジスタのソース又はドレインの他方に与えられる電位よりも小さい電位が与えられる期間を有する表示装置の駆動方法である。
本発明の一態様は、スイッチと、トランジスタと、キャパシタと、発光素子と、を有する表示装置の駆動方法であって、第１乃至第３の期間を有し、第１の期間は、トランジスタの閾値電圧を、トランジスタのゲートと、ソース又はドレインの一方と、の間に設けられたキャパシタに保持させる期間であり、第２の期間は、閾値電圧にデータ電圧に相当する電圧が加わった電圧をキャパシタに保持させる期間であり、第３の期間は、発光素子を発光させる期間であり、第１の期間において、トランジスタのソース又はドレインの他方は、発光素子の第２の電極に与えられる電位よりも小さい電位が与えられる期間を有し、第２の期間において、トランジスタのソース又はドレインの他方は、第３の期間にトランジスタのソース又はドレインの他方に与えられる電位よりも小さい電位が与えられる期間を有する表示装置の駆動方法である。
本発明の一態様において、スイッチと、トランジスタと、キャパシタと、発光素子と、を有する画素が複数設けられた表示装置の駆動方法であって、第１の期間の動作は、スイッチを一斉に制御することで行われ、第２の期間の動作は、スイッチを行ごとに制御することで行われる表示装置の駆動方法が好ましい。
本発明の一態様において、第２の期間における、トランジスタのソース又はドレインの他方は、発光素子の第２の電極に与えられる電位と等電位である表示装置の駆動方法が好ましい。
なおその他の本発明の一態様については、以下で述べる実施の形態における説明、および図面に記載されている。
本発明の一態様は、新規な表示装置等を提供することができる。
または、本発明の一態様は、補正を行うための期間を長く確保できる、新規な構成の表示装置等を提供することができる。または、本発明の一態様は、均一な表示を行うことができる表示装置等を提供することができる。または、本発明の一態様は、補正を行う期間において意図しない発光素子の発光を抑制できる、新規な構成の表示装置等を提供することができる。または、本発明の一態様は、接続端子の数が少ない表示装置等を提供することができる。または、本発明の一態様は、製造歩留りが高い表示装置等を提供することができる。または、本発明の一態様は、駆動回路のレイアウト面積が小さい表示装置等を提供することができる。または、本発明の一態様は、額縁のサイズが小さい表示装置等を提供することができる。
なお本発明の一態様の効果は、上記列挙した効果に限定されない。上記列挙した効果は、他の効果の存在を妨げるものではない。なお他の効果は、以下の記載で述べる、本項目で言及していない効果である。本項目で言及していない効果は、当業者であれば明細書または図面等の記載から導き出せるものであり、これらの記載から適宜抽出することができる。なお、本発明の一態様は、上記列挙した効果、および／または他の効果のうち、少なくとも一つの効果を有するものである。従って本発明の一態様は、場合によっては、上記列挙した効果を有さない場合もある。
本発明の一態様を説明するための回路図およびタイミングチャート。 本発明の一態様を説明するための回路図。 本発明の一態様を説明するための回路図。 本発明の一態様を説明するための回路図。 本発明の一態様を説明するための回路図。 本発明の一態様を説明するための回路図。 本発明の一態様を説明するための回路図。 本発明の一態様を説明するための回路図。 本発明の一態様を説明するための回路図。 本発明の一態様を説明するための回路図。 本発明の一態様を説明するための回路図。 本発明の一態様を説明するための回路図。 本発明の一態様を説明するための回路図。 本発明の一態様を説明するための回路図。 本発明の一態様を説明するための回路図およびタイミングチャート。 本発明の一態様を説明するための回路図。 本発明の一態様を説明するための回路図。 本発明の一態様を説明するためのブロック図。 本発明の一態様を説明するためのブロック図。 本発明の一態様を説明するためのタイミングチャート。 本発明の一態様を説明するための回路図。 本発明の一態様を説明するための回路図。 本発明の一態様を説明するための回路図およびタイミングチャート。 本発明の一態様を説明するための回路図。 本発明の一態様を説明するための回路図。 本発明の一態様を説明するための回路図。 本発明の一態様を説明するためのタイミングチャート。 本発明の一態様を説明するためのタイミングチャート。 本発明の一態様を説明するための上面図。 本発明の一態様を説明するための断面図。 本発明の一態様を説明するための上面図。 本発明の一態様を説明するための断面図。 本発明の一態様を説明するための上面図。 本発明の一態様を説明するための断面図。 本発明の一態様を説明するための断面図。 本発明の一態様を説明するための上面図および断面図。 本発明の一態様を説明するための上面図および断面図。 本発明の一態様を説明するための上面図および断面図。 本発明の一態様を説明するための断面図。 本発明の一態様を説明するための断面図。 本発明の一態様を説明するための断面図。 本発明の一態様を説明するためのレイアウト図。 本発明の一態様を説明するための断面模式図。 本発明の一態様を説明するためのレイアウト図。 本発明の一態様を説明するためのレイアウト図。 本発明の一態様を説明するための断面模式図。 本発明の一態様を説明するための断面図。 本発明の一態様を説明するための断面図。 本発明の一態様を説明するための断面図。 本発明の一態様を説明するための斜視図。 本発明の一態様を説明するための断面図。 本発明の一態様を説明するための断面図。 本発明の一態様を説明するための断面図。 本発明の一態様を説明するための回路図。 本発明の一態様を説明するための回路図。 本発明の一態様を説明するための模式図。 本発明の一態様を説明するための模式図。 本発明の一態様を説明するための模式図。 本発明の一態様を説明するための模式図。 本発明の一態様を説明するための斜視図。 本発明の一態様を説明するための電子機器の図。
以下、実施の形態について図面を参照しながら説明する。但し、実施の形態は多くの異なる態様で実施することが可能であり、趣旨およびその範囲から逸脱することなくその形態および詳細を様々に変更し得ることは当業者であれば容易に理解される。従って、本発明は、以下の実施の形態の記載内容に限定して解釈されるものではない。
なお本明細書等において、「第１」、「第２」、「第３」という序数詞は、構成要素の混同を避けるために付したものである。従って、構成要素の数を限定するものではない。また、構成要素の順序を限定するものではない。また例えば、本明細書等の実施の形態の一において「第１」に言及された構成要素が、他の実施の形態、あるいは特許請求の範囲において「第２」に言及された構成要素とすることもありうる。また例えば、本明細書等の実施の形態の一において「第１」に言及された構成要素を、他の実施の形態、あるいは特許請求の範囲において省略することもありうる。
なお図面において、同一の要素または同様な機能を有する要素、同一の材質の要素、あるいは同時に形成される要素等には同一の符号を付す場合があり、その繰り返しの説明は省略する場合がある。
（実施の形態１）
本発明の一態様の表示装置の構成について、図１乃至図２７を用いて説明する。
＜画素について＞
まず表示装置が有する画素について説明する。
本実施の形態で説明する画素は、一例として、表示に悪影響を与える、トランジスタの閾値電圧のばらつきを補正する機能を有する。
閾値電圧のばらつきを補正する機構の一例は、簡単には次のとおりである。まず、前の期間に書き込んだデータ電圧を初期化する。言い換えると、トランジスタがオン状態となるように設定する。その後、閾値電圧、または、閾値電圧に応じた大きさを有する電圧をキャパシタに保持させる。その後、キャパシタに保持させた閾値電圧に、表示させたい階調に対応するデータ電圧に応じた電圧を加える。その後、閾値電圧にデータ電圧を加えた電圧に応じて発光素子に電流を流す。このようにすることで、発光素子に流れる電流へのトランジスタの閾値電圧の影響を低減することができる。
上述の諸動作は、言い換えれば、初期化期間、閾値電圧取得期間、データ電圧書き込み期間、および発光期間に分けることができる。いずれの期間でも画素を選択して、ゲート線、データ線、電流供給線の各配線の電圧を切り替えて、画素に所定の電圧を与える必要がある。
本実施の形態の一態様では、一例としては、初期化期間と閾値電圧取得期間は、各画素に接続された電流供給線の電圧を全画素で一斉に切り替えて行う。一方、データ電圧書き込み期間は、各行毎に画素を選択して書き込む。発光期間は、各画素に接続された電流供給線の電圧を全画素で一斉に切り替えて行う。したがって、全画素が一斉に発光することとなる。このようにすることで、各画素に接続された電流供給線を一斉に駆動することができる。そのため、電流供給線を行毎に順次選択するといった複雑な動作を省略することができる。よって、一例としては、各行に、スイッチなどを設ける必要がない。仮に、スイッチを各行に設ける場合には、スイッチが占めるレイアウト面積が大きくなる分、駆動回路のレイアウト面積が大きくなってしまう虞がある。または、画素とは別の基板（例えば、半導体基板）を用いて、スイッチを形成する必要が出てくる虞がある。その場合には、スイッチが設けられた基板と、画素が設けられた基板とを、接続端子を介して、接続する必要が出てくる。この場合、各行に接続端子を設ける必要があるため、接続端子の数が非常に多くなってしまう。そのため、接続端子部における接触不良が起きやすくなってしまう。そのため、歩留りが低下してしまう虞がある。しかし、全画素の電流供給線を一斉に駆動する場合には、接続端子数が少なくなるため、歩留りを向上させることが出来る。または、各行にスイッチを設ける必要がないため、駆動回路のレイアウト面積を小さくすることが出来る。つまり、額縁のサイズを小さくすることができる。
加えて、一旦閾値電圧を取得する動作を完了しておけば、続けてデータ電圧書き込み期間および発光期間を行う期間とする必要がない。言い換えると、一ゲート選択期間内において、閾値電圧を取得する動作を行わなくてもよい。よって、閾値電圧を取得する動作は、一ゲート選択期間よりも長い期間に渡って行ってもよいこととなる。そのため、一ゲート選択期間に行う動作がデータ電圧書き込み期間のみで済むようにできる。そのため、初期化期間および閾値電圧取得期間のそれぞれにかかる補正時間を十分に確保することができる。そのため、正確に閾値電圧を取得することができる。その結果、均一な表示を行うことができる。また、閾値電圧を取得する動作を全画素で一斉に行えるため、１行ずつ閾値電圧を取得する動作を行う場合と比較すると、全画素に渡る閾値電圧を取得する期間の総和の期間を短くすることができる。その結果、データ電圧を書き込む期間を長く確保することができる。そのため、正確にデータ電圧を画素に入力することができる。そのため、正確な表示を行うことができる。
また本発明の一態様では、一例としては、データ電圧書き込み期間において、電流供給線の電圧を発光素子が発光しないように下げておく構成とする。言い換えれば、データ電圧書き込み期間の電流供給線の電圧では、発光期間の電流供給線の電圧よりも小さくしておく。そして、そのような状態において、データ電圧を与える構成とする。このようにすることで、発光素子のアノードの電位が上昇することを抑制することができる。そのため、意図しない発光素子の発光を抑制することができる。
次に画素の回路構成の一例について説明する。
図１（Ａ）には、本発明の一態様である表示装置の画素１００を示す。画素１００（図中、ＰＩＸと図示）は、スイッチ１０１、トランジスタ１０２、キャパシタ１０３、および発光素子１０４を有する。
図１（Ａ）の画素１００では、トランジスタ１０２のゲートをノードＮＧとして示している。また図１（Ａ）の画素１００では、トランジスタ１０２と発光素子１０４との間のノードをノードＮＳとして示している。
スイッチ１０１の一方の端子は、データ線ＤＬに接続される。スイッチ１０１の他方の端子は、ノードＮＧに接続される。
データ線ＤＬは、一例としては、初期化期間および閾値電圧取得期間において、初期化電圧を与える（または伝える）機能を有する配線である。またデータ線ＤＬは、一例としては、データ電圧書き込み期間において、画素１００にデータ電圧（又は映像信号電圧、ビデオ信号などともいう）を与える（または伝える）機能を有する配線である。また、データ線ＤＬは、一例としては、データ電圧書き込み期間において、プリチャージ電圧が供給される（または、伝える）機能を有する配線である。ただし、データ線ＤＬの機能は、これらに限定されない。したがって、データ線ＤＬは、単に配線、または、第１の配線などという場合がある。
データ線ＤＬに与えるデータ電圧は、発光素子１０４を所望の階調値で発光させるための電圧である。データ電圧は、ＶＤＡＴＡで表す場合がある。
データ線ＤＬに与える初期化電圧は、キャパシタ１０３の両端の電圧を初期化するための機能を有する電圧である。または、その初期化電圧は、トランジスタ１０２がオン状態となるようにするための電圧である。初期化電圧は、ＶＧ−ＩＮＩで表す場合がある。
トランジスタ１０２のゲートは、ノードＮＧに接続される。トランジスタ１０２のソースまたはドレインの一方は、ノードＮＳに接続される。なお、トランジスタのソースとドレインとは、電位に応じて入れ替わる。したがって、例えば発光期間においては、電流供給線ＰＬの電位は、陰極線ＣＬの電位よりも高いため、その場合には、トランジスタ１０２のソースが、ノードＮＳに接続されている、ということが出来る。トランジスタ１０２のソースまたはドレインの他方は、電流供給線ＰＬに接続される。なお以下の説明においてトランジスタ１０２は、ｎチャネル型であると説明する。また以下の説明においては、一例として、トランジスタ１０２の閾値電圧をＶＴＨとして表す。
電流供給線ＰＬは、例えば、初期化期間において、キャパシタ１０３の両端の電圧を初期化するための初期化電圧を与える（または伝える）機能を有する配線である。また、電流供給線ＰＬは、例えば、閾値電圧取得期間において、トランジスタ１０２のゲート−ソース間の電圧（ＶＧＳという場合がある）に従って電流を流すための電圧を与える（または伝える）機能を有する配線である。また、電流供給線ＰＬは、データ電圧書き込み期間において、低い電圧を与える機能を有する配線である。また、電流供給線ＰＬは、データ電圧書き込み期間において、トランジスタ１０２に電流が流れても発光素子１０４が発光しない電圧を与える機能を有する配線である。また、電流供給線ＰＬは、発光期間において、トランジスタ１０２のＶＧＳに従って、発光素子１０４に電流を流すための電圧を与える機能を有する配線である。ただし、データ線ＤＬの機能は、これらに限定されない。したがって、電流供給線ＰＬは、単に配線、または、第１の配線などという場合がある。
電流供給線ＰＬに与える初期化電圧は、キャパシタ１０３の両端の電圧を初期化するための電圧である。または、その初期化電圧は、トランジスタ１０２がオン状態となるようにするための電圧である。初期化電圧は、ＶＰ−ＩＮＩで表す場合がある。なお、ＶＰ−ＩＮＩとＶＧ−ＩＮＩとは、異なる電圧である。ただし、状況に応じて、同じ電圧となる場合もある。
電流供給線ＰＬに与える、トランジスタ１０２のＶＧＳに従って電流を流すための電圧は、一例としては、発光素子１０４を発光させるため、およびキャパシタ１０３の両端の電極に保持される電圧をトランジスタ１０２の閾値電圧にするため、の電圧である。トランジスタ１０２のＶＧＳに従って電流を流すための電圧は、ＶＰ−ＥＭＩで表す場合がある。
なお、発光素子１０４を発光させる場合と、トランジスタ１０２の閾値電圧を取得する場合とにおいて、電流供給線ＰＬの電圧の大きさは、異なっていてもよい。ただし、発光素子１０４を発光させる場合と、トランジスタ１０２の閾値電圧を取得する場合とにおいて、電流供給線ＰＬの電圧の大きさを同じとする場合、電圧を供給する回路の構成を簡単にすることが出来るため、より望ましい。
電流供給線ＰＬに与える、トランジスタ１０２に電流が流れても発光素子１０４が発光しない電圧は、例えば陰極線ＣＬに与える電圧と同じ電圧、または、それよりも低い電圧である。
陰極線ＣＬに与える電圧は、ＶＣＳで表す場合がある。ただし、陰極線ＣＬの機能は、これらに限定されない。したがって、陰極線ＣＬは、単に配線、または、第１の配線などという場合がある。
キャパシタ１０３の一方の電極は、ノードＮＧに接続される。キャパシタ１０３の他方の電極は、ノードＮＳに接続される。
発光素子１０４の一方の電極は、ノードＮＳに接続される。キャパシタ１０３の他方の電極は、陰極線ＣＬに接続される。陰極線ＣＬには、ＶＣＳが与えられる。なお、キャパシタ１０３は、トランジスタ１０２のゲート容量（寄生容量）を利用することにより、省略することも可能である。その場合の画素１００Ｉの回路図の例を、図２に示す。
＜画素の動作＞
次いで、図１（Ａ）の画素１００の動作の一例について説明する。
図１（Ｂ）には、画素１００の動作の動作を説明するタイミングチャートを示す。また、図３乃至図５では、図１（Ｂ）に付した各期間における、各配線の電圧、スイッチの動作、ノードの電圧を表す回路図を示す。
図１（Ｂ）のタイミングチャートは、発光期間Ｐ１１、初期化期間Ｐ１２、閾値電圧補正期間Ｐ１３、閾値電圧補正完了期間Ｐ１４、データ電圧入力期間Ｐ１５、データ電圧入力完了期間Ｐ１６に分けて示している。なお、例えば、閾値電圧補正期間Ｐ１３および閾値電圧補正完了期間Ｐ１４は、上述した閾値電圧補正期間に対応する。また、例えば、データ電圧入力期間Ｐ１５およびデータ電圧入力完了期間Ｐ１６は、データ電圧書き込み期間に対応する。
なお、発光期間Ｐ１１、初期化期間Ｐ１２、閾値電圧補正期間Ｐ１３、閾値電圧補正完了期間Ｐ１４、データ電圧入力期間Ｐ１５、および、データ電圧入力完了期間Ｐ１６が設けられている場合の例を示すが、本発明の一態様は、これに限定されない。例えば、本発明の一態様は、これらの期間以外の期間が設けられていてもよい。または、例えば、本発明の一態様は、これらの期間のうちの少なくとも一つの期間が設けられていなくてもよい。例えば、トランジスタ１０２がオン状態となっている場合には、必ずしも、初期化期間Ｐ１２を設けなくてもよい。または、閾値電圧補正期間Ｐ１３の直後に、データ電圧入力期間Ｐ１５を設ける場合には、閾値電圧補正完了期間Ｐ１４を設けなくてもよい。または、データ電圧入力期間Ｐ１５の直後に、発光期間Ｐ１１を設ける場合には、データ電圧入力完了期間Ｐ１６を設けなくてもよい。
図１（Ｂ）のタイミングチャートは、上記期間における電流供給線ＰＬ、陰極線ＣＬ、ノードＮＧ、ノードＮＳの電圧の変化の一例を表している。また図１（Ｂ）中では、各配線およびノードが取り得るＶＰ−ＥＭＩ、ＶＤＡＴＡ、ＶＣＳ、ＶＧ−ＩＮＩ、ＶＰ−ＩＮＩの大小関係の一例を縦軸を電圧として図示している。また図１（Ｂ）中では、トランジスタ１０２の閾値電圧であるＶＴＨ、キャパシタ１０３の両端の電極に保持される電圧ＶＣＰ、発光素子１０４の両端の電極に印加される電圧ＶＥＬを図示している。また図１（Ｂ）中では、一例として、スイッチ１０１のオンまたはオフの状態を表している。なお図１（Ｂ）の説明では、トランジスタ１０２はノーマリオン、すなわち閾値電圧ＶＴＨが負であるとして説明をする。なお、この場合には、トランジスタ１０２がノーマリオンであっても、ノーマリオフであっても、正常に動作させることが出来る。
なお図１（Ｂ）では、同じタイミングの場合であっても、あるいは同じ電位の場合であっても、配線およびノードの電圧の変化の視認性を確保するため、位置を少しずらして付している。そのため、各電圧の大小関係、タイミングの前後は必ずしも図示した通りではない場合がある。
まず初期化期間Ｐ１２では、前の発光期間Ｐ１１に各配線、各ノードに保持された電圧を初期化する動作を行う。または、トランジスタ１０２がオン状態となるようにする動作を行う。したがって、既にトランジスタ１０２がオン状態である場合には、必ずしも、初期化期間Ｐ１２を設けなくてもよい。まず、例えば、電流供給線ＰＬの電圧はＶＰ−ＩＮＩであり、スイッチ１０１がオン状態である。また、ノードＮＧの電圧はＶＧ−ＩＮＩであり、トランジスタ１０２がオン状態となる電圧である。そのため、電流供給線ＰＬの電圧が低下するのに合わせてトランジスタ１０２に電流が流れ、ノードＮＳの電圧も低下する。また、一例としては、初期化期間Ｐ１２以降、陰極線ＣＬの電圧はＶＣＳで変化しない。ただし、状況に応じて、陰極線ＣＬの電圧を変化させてもよい。初期化期間Ｐ１２の動作によって、ノードＮＳの電圧はＶＰ−ＩＮＩとなる。その結果、キャパシタ１０３には、電圧（ＶＧ−ＩＮＩ−ＶＰ−ＩＮＩ）が蓄積される。初期化期間Ｐ１２による各配線、各ノードの電圧は、図３（Ａ）に図示するようになる。なお、このとき、トランジスタ１０２の閾値電圧の大きさによっては、ノードＮＳの電圧は、ノードＮＧの電圧よりも、高くなっていてもよい。
なお電圧ＶＰ−ＩＮＩは、一例としては、ＶＣＳより小さくしておく。このようにすることで、発光素子１０４には電流が流れないようにすることができる。また電圧ＶＧ−ＩＮＩは、ＶＰ−ＩＮＩより大きくしておく。このようにすることで、トランジスタ１０２に電流が流れ、初期化をすることができる。ただし、トランジスタ１０２の閾値電圧の大きさによっては、ノードＮＳの電圧は、ノードＮＧの電圧よりも、高くなっていても、トランジスタ１０２に電流が流れる場合がある。そのため、そのような場合には、ノードＮＳの電圧は、ノードＮＧの電圧よりも、高くなっていてもよい。
なお、初期化期間Ｐ１２における動作について述べたが、本発明の一態様は、これに限定されない。例えば、本発明の一態様は、初期化期間Ｐ１２において、様々な動作を行ってもよい。したがって、初期化期間Ｐ１２は、単に期間、または、第１の期間などという場合がある。
次いで閾値電圧補正期間Ｐ１３では、キャパシタ１０３の両端の電極にＶＴＨを保持させるため、トランジスタ１０２に電流を流し、ノードＮＳの電圧を上昇させる動作を行う。なお、トランジスタ１０２の特性のばらつきが小さい場合、または、動画を表示している場合などのようにトランジスタ１０２の特性のばらつきの影響が出にくい場合には、必ずしも、トランジスタ１０２の閾値電圧を取得しなくてもよい。したがって、状況に応じて、閾値電圧補正期間Ｐ１３を設けなくてもよい。まず、電流供給線ＰＬの電圧はＶＰ−ＥＭＩであり、スイッチ１０１はオン状態である。電流供給線ＰＬの電圧が上昇することでトランジスタ１０２に電流が流れ、ノードＮＳの電圧が上昇し、キャパシタ１０３に蓄積されている電荷が放電される。またスイッチ１０１はオン状態のため、ノードＮＧの電圧は変化しない。ノードＮＳの電圧の上昇は、トランジスタ１０２のＶＧＳがＶＴＨとなることでトランジスタ１０２を流れる電流が小さくなって電流が止まるため、止まる。つまりノードＮＳの電圧は、電圧（ＶＧ−ＩＮＩ−ＶＴＨ）となる。そして、キャパシタ１０３には、電圧（ＶＴＨ）が蓄積される。つまり、トランジスタ１０２のＶＴＨを取得できたこととなる。このとき、トランジスタ１０２がノーマリオンの場合には、ノードＮＳの電圧は、ノードＮＧの電圧よりも、高くなっていることとなる。ノードＮＳの電圧は、電圧（ＶＧ−ＩＮＩ−ＶＴＨ）となっているが、ＶＴＨは負の値なので、実際のノードＮＳの電圧は、ノードＮＧの電圧よりも、高くなっていることとなる。言い換えると、このような動作を行うことにより、トランジスタ１０２がノーマリオンであっても、適切に、閾値電圧を取得することができる。閾値電圧補正期間Ｐ１３による各配線、各ノードの電圧は、図３（Ｂ）に図示するようになる。なお、この期間において、電流供給線ＰＬの電圧は、ＶＰ−ＥＭＩでなくてもよい。例えば、電流供給線ＰＬの電圧は、電圧が上昇した後のノードＮＳの電圧よりも、高い電圧となっていればよい。
なお、ここでは、トランジスタ１０２のＶＧＳがＶＴＨとなるとしたが、必ずしも、ＶＧＳがＶＴＨとなるまで、キャパシタ１０３に蓄積されている電荷を放電しなくてもよい。例えば、トランジスタ１０２のＶＧＳがＶＴＨに概ね近い大きさになったときに、閾値電圧を取得動作を終了してもよい。その場合には、トランジスタ１０２のＶＴＨに応じた大きさの電圧を取得できたこととなる。
なお、閾値電圧補正期間Ｐ１３における動作について述べたが、本発明の一態様は、これに限定されない。例えば、本発明の一態様は、閾値電圧補正期間Ｐ１３において、様々な動作を行ってもよい。したがって、閾値電圧補正期間Ｐ１３は、単に期間、または、第１の期間などという場合がある。
次いで閾値電圧補正完了期間Ｐ１４では、電流供給線ＰＬの電圧はＶＣＳであり、スイッチ１０１はオフである。スイッチ１０１がオフであり、ＶＣＳがノードＮＳの電圧よりも高いため、ノードＮＳ、ＮＧの電圧は変化せず、トランジスタ１０２に電流は流れない。閾値電圧補正完了期間Ｐ１４による各配線、各ノードの電圧は、図４（Ａ）に図示するようになる。
閾値電圧補正完了期間Ｐ１４では、電流供給線ＰＬの電圧はＶＣＳであり、スイッチ１０１がオフ状態であることで状態を保持することができる。また、電流供給線ＰＬの電圧であるＶＣＳは、陰極線ＣＬの電圧ＶＣＳと概ね同程度の電圧、または、陰極線ＣＬの電圧ＶＣＳよりも低い電圧となっているため、発光素子１０４に電流が漏れてしまう危険性もない。このように本発明の一態様の構成では、キャパシタ１０３でＶＴＨを保持し続けることができるため、一旦閾値電圧を取得する動作を完了しておけば、続けてデータ電圧書き込み期間および発光期間を行う期間を設ける必要がない。そのため、一ゲート選択期間に行う動作がデータ電圧書き込み期間のみで済むようにできる。そのため、初期化期間および閾値電圧取得期間、並びにデータ電圧書き込み期間のそれぞれにかかる補正時間を十分に確保することができる。また、データ電圧書き込み期間を長く確保することができる。
なお、閾値電圧補正完了期間Ｐ１４では、他の画素において、データ電圧が入力されていてもよい。つまり、閾値電圧補正完了期間Ｐ１４は、他の画素におけるデータ電圧入力期間Ｐ１５と重なっていてもよい。
なお、閾値電圧補正完了期間Ｐ１４における動作について述べたが、本発明の一態様は、これに限定されない。例えば、本発明の一態様は、閾値電圧補正完了期間Ｐ１４において、様々な動作を行ってもよい。したがって、閾値電圧補正完了期間Ｐ１４は、単に期間、または、第１の期間などという場合がある。
次いでデータ電圧入力期間Ｐ１５は、データ線ＤＬにＶＤＡＴＡを与える。そして、スイッチ１０１はオン状態である。ノードＮＧの電圧は、ＶＧ−ＩＮＩからＶＤＡＴＡに変化する。そのためノードＮＳの電圧は、ノードＮＧの電圧の変化に従って、キャパシタ１０３の容量結合に応じて変化する。
ここでキャパシタ１０３の電圧をＶＣＰとする。またキャパシタ１０３のキャパシタンスをＣ１０３とする。また発光素子１０４のキャパシタンスをＣＥＬとする。同様に図６には、各素子の電圧、キャパシタンスを図示している。キャパシタの両端の電極に保持される電圧ＶＣＰは、容量結合によってＶＴＨ＋ΔＶとなる。ΔＶは、ノードＮＧの電圧の変化分（ＶＤＡＴＡ−ＶＧ−ＩＮＩ）と、キャパシタ１０３と発光素子１０４のキャパシタンスの比（ＣＥＬ／（Ｃ１０３＋ＣＥＬ））との積で表すことができる。
すなわちデータ電圧入力期間Ｐ１５においてノードＮＳの電圧は（ＶＤＡＴＡ−ＶＣＰ）に上昇するものの、ＣＥＬを大きくすることで、この上昇を抑えることができる。また、ノードＮＳの電圧が上昇しても、データ電圧入力期間Ｐ１５では、一例としては、電流供給線ＰＬの電圧を陰極線ＣＬと同じＶＣＳ、または、ＶＣＳよりも低い電圧としている。そのため、ノードＮＳの電圧が上昇しても、ＶＤＡＴＡの大きさが大きい場合には、トランジスタ１０２を介して、ノードＮＳから電流供給線ＰＬに向けて電流が流れるため、発光素子１０４の意図しない発光を抑制することができる。また、ノードＮＳの電圧が上昇するものの、際限なく上昇するわけではない。つまり、ノードＮＳの電圧は、トランジスタ１０２を介して電流が漏れることにより、多く変化したとしても、電流供給線ＰＬの電圧に等しくなるだけである。そのため、ノードＮＳの電圧が変化したとしても、キャパシタ１０３には、最終的には、ＶＤＡＴＡに応じた電圧が保持される。よって、ノードＮＳの電圧が変化しすぎてしまって、キャパシタ１０３に、ＶＤＡＴＡとは無関係な電圧、例えば、トランジスタ１０２の閾値電圧が保存されるようなことは避けることができる。したがって、データ電圧入力期間Ｐ１５の長さが短くなるように、制御する必要はない。ただし、データ電圧入力期間Ｐ１５の長さを短くすることによって、トランジスタ１０２を介して電流が漏れて、ノードＮＳの電圧が変化してしまう変化量を少なくすることができる。データ電圧入力期間Ｐ１５による各配線、各ノードの電圧は、図４（Ｂ）に図示するようになる。
なお、データ電圧入力期間Ｐ１５における動作について述べたが、本発明の一態様は、これに限定されない。例えば、本発明の一態様は、データ電圧入力期間Ｐ１５において、様々な動作を行ってもよい。したがって、データ電圧入力期間Ｐ１５は、単に期間、または、第１の期間などという場合がある。
次いでデータ電圧入力完了期間Ｐ１６は、スイッチ１０１がオフ状態である。スイッチ１０１がオフ状態であることで、ノードＮＧがフローティングになる。そのため、この期間のキャパシタ１０３の電圧ＶＣＰは保持される。先のデータ電圧入力期間Ｐ１５でノードＮＳの電圧の上昇の結果、トランジスタ１０２を電流が流れる場合、ノードＮＳの電圧が下降する。ノードＮＳの電圧の下降につれて、ノードＮＧの電圧も下降する。ノードＮＳの電圧は、電流供給線ＰＬの電圧と同じＶＣＳとなる。ノードＮＧの電圧は、キャパシタ１０３にＶＣＰが保持されるため、（ＶＣＰ＋ＶＣＳ）となる。データ電圧入力完了期間Ｐ１６による各配線、各ノードの電圧は、図５（Ａ）に図示するようになる。
なお、この期間では、電流供給線ＰＬの電圧は、発光期間Ｐ１１における電圧ＶＰ−ＥＭＩより小さくする。具体的には、例えば、電流供給線ＰＬの電圧を陰極線ＣＬと同じＶＣＳとしておく。そのため、データ電圧入力完了期間Ｐ１６で時間が経過しても、ノードＮＳの電圧の変化を小さくすることができる。そして、発光素子１０４の発光を抑制することができる。
なお、データ電圧入力完了期間Ｐ１６では、他の画素において、データ電圧が入力されていてもよい。つまり、データ電圧入力完了期間Ｐ１６は、他の画素におけるデータ電圧入力期間Ｐ１５と重なっていてもよい。
なお、データ電圧入力完了期間Ｐ１６における動作について述べたが、本発明の一態様は、これに限定されない。例えば、本発明の一態様は、データ電圧入力完了期間Ｐ１６において、様々な動作を行ってもよい。したがって、データ電圧入力完了期間Ｐ１６は、単に期間、または、第１の期間などという場合がある。
次いで発光期間Ｐ１１は、電流供給線ＰＬの電圧をＶＰ−ＥＭＩに切り替える。電流供給線ＰＬの電圧が上昇することでトランジスタ１０２に電流が流れ、ノードＮＳの電圧が上昇する。またスイッチ１０１はオフのため、ノードＮＳの電圧の上昇につれてノードＮＧの電圧も上昇する。トランジスタのＶＧＳはデータ電圧書き込み期間で設定されたＶＣＰを保持する。ＶＣＰはＶＴＨにＶＤＡＴＡを含む項が加わった電圧である。そのため、発光素子１０４には、ＶＴＨの大きさに依存せず、ＶＤＡＴＡに応じた電流を流すことができる。つまり、ＶＴＨのばらつきの影響を低減できたこととなる。なおノードＮＳは、ＶＣＳからＶＥＬだけ高い電圧（ＶＥＬ＋ＶＣＳ）となる。また、ノードＮＧは、（ＶＣＳ＋ＶＥＬ）からＶＣＰだけ高い電圧（ＶＣＰ＋ＶＣＳ＋ＶＥＬ）となる。発光期間Ｐ１１による各配線、各ノードの電圧は、図５（Ｂ）に図示するようになる。
なお、発光期間Ｐ１１における動作について述べたが、本発明の一態様は、これに限定されない。例えば、本発明の一態様は、発光期間Ｐ１１において、様々な動作を行ってもよい。したがって、発光期間Ｐ１１は、単に期間、または、第１の期間などという場合がある。
以上説明した本発明の一態様における構成では、データ電圧書き込み期間において、例えば、電流供給線の電位を陰極線と等電位とする構成とする。このようにすることで、閾値電圧の取得にかける時間を長くすることができる。ただし、本発明の一態様は、これに限定されない。また、発光素子のアノード側にあるノードＮＳの電圧の上昇を抑制し、データ電圧書き込み期間での意図しない発光を抑制することができる。
＜画素の変形例＞
次いで図１（Ａ）で図示した画素の回路構成の変形例について説明する。
図１（Ａ）の画素１００が有するスイッチ１０１は、例えばトランジスタを適用することができる。この場合の回路図を図７に示す。図７に示す画素１００Ａは、図１（Ａ）のスイッチ１０１に代わって、トランジスタ１０１Ａを有する。なおトランジスタ１０１Ａのオンまたはオフは、ゲート線ＧＬに与える電位によって制御することができる。
トランジスタ１０１Ａは、一例としては、チャネル形成領域に酸化物半導体を有するトランジスタ（ＯＳトランジスタ）であることが好ましい。ＯＳトランジスタは、オフ電流を低くすることができる。そのため、スイッチとして機能するトランジスタ１０１Ａをオフにすることで、ノードＮＧの電位の変動を小さくできる。ただし、本発明の一態様は、これに限定されない。例えば、トランジスタ１０１Ａは、チャネル形成領域にシリコンを有するトランジスタ（Ｓｉトランジスタ）であってもよい。なお、トランジスタ１０２も同様に、チャネル形成領域に酸化物半導体を有するトランジスタ（ＯＳトランジスタ）であることが好ましい。ただし、本発明の一態様は、これに限定されない。例えば、トランジスタ１０２は、チャネル形成領域にシリコンを有するトランジスタ（Ｓｉトランジスタ）であってもよい。
図１（Ａ）の画素１００は、発光素子１０４に並列にキャパシタを有することが好ましい。この場合の回路図を図８（Ａ）に示す。図８（Ａ）に示す画素１００Ｂは、図１（Ａ）の構成に加えて、キャパシタ１０５を有する。
上述した本発明の一態様では、キャパシタ１０３と発光素子１０４のキャパシタンスの比を利用する。キャパシタ１０３のキャパシタンスが、発光素子１０４のキャパシタンスに比べて大きいと、データ電圧入力期間Ｐ１５の動作でノードＮＳの電位が上昇しすぎて発光素子が発光する虞がある。従って別途、キャパシタ１０５を設けることが好ましい。なお図８（Ａ）の構成の場合、配線数を増やすことなくキャパシタを作製できるため好適である。
またキャパシタ１０５は、別途容量線を設けて作製してもよい。この場合の回路図を図８（Ｂ）に示す。図８（Ｂ）に示す画素１００Ｃは、図８（Ａ）の構成に加えて、容量線ＣＳＬに一方の電極が接続されたキャパシタ１０５を有する。
図８（Ｂ）の構成は、配線数が増えるものの、発光素子１０４の陰極をトランジスタ１０２の電極層に接続する等の複雑な工程を経ることなく作製することができるため、容易に作製することが可能である。
図９（Ａ）には、図７の画素１００Ａを変形した画素１００Ｄを図示している。画素１００Ｄは、スイッチとして機能するトランジスタとしてバックゲートを有するトランジスタ１０１Ｂとしている。
図９（Ｂ）には、図７の画素１００Ａを変形した画素１００Ｅを図示している。画素１００Ｅは、スイッチとして機能するトランジスタとしてトランジスタを直列に接続したトランジスタ１０１Ｃとしている。
図１０（Ａ）には、図７の画素１００Ａを変形した画素１００Ｆを図示している。画素１００Ｆは、トランジスタ１０２としてバックゲートを有し、上下のゲートで同じ電位を与えるトランジスタ１０２Ｄとしている。
図１０（Ｂ）には、図７の画素１００Ａを変形した画素１００Ｇを図示している。画素１００Ｇは、トランジスタ１０２としてバックゲートを有し、上下のゲートで異なる電位を与えるトランジスタ１０２Ｅとしている。バックゲート側には電圧ＶＢＧを与え、トランジスタ１０２Ｅの閾値電圧を制御することができる。
図１０（Ｃ）には、図７の画素１００Ａを変形した画素１００Ｈを図示している。画素１００Ｈは、トランジスタ１０２としてバックゲートを有し、上下のゲートで異なる電位を与えるトランジスタ１０２Ｆとしている。バックゲート側にはノードＮＳの電圧を与えている。
なお、図１（Ａ）の画素１００でトランジスタ１０２は、ｎチャネル型の場合について述べたが、本発明の一態様は、これに限定されない。図１１の画素１００Ｊでは、図１（Ａ）とは異なる構成を示している。図１１では、トランジスタ１０２の代わりに、ｐチャネル型のトランジスタ１０２を有している。
なお、トランジスタ１０２は、電流供給線ＰＬと接続されているが、本発明の一態様は、これに限定されない。例えば、図１２（Ａ）の画素１００Ｋでは、図１（Ａ）とは異なる構成を示している。図１２（Ａ）では、スイッチ１０６Ａを介して電流供給線ＰＬ＿Ａ、スイッチ１０６Ｂを介して電流供給線ＰＬ＿Ｂ、スイッチ１０６Ｃを介して電流供給線ＰＬ＿Ｃのように、別々の配線に接続されている。電流供給線ＰＬ＿Ａ、ＰＬ＿Ｂ、ＰＬ＿Ｃに異なる電圧としてＶＰ−ＥＭＩ、ＶＣＳ、ＶＰ−ＩＮＩを与え、スイッチ１０６Ａ、１０６Ｂ、１０６Ｃのオンオフを制御することにより、トランジスタ１０２に供給される電圧の大きさを制御することができる。このようにスイッチを設けることにより、電流供給線ＰＬ＿Ａ、ＰＬ＿Ｂ，ＰＬ＿Ｃの電位を変化させずに、同様の動作を実現することが可能となる。
なお図１２（Ａ）の画素１００Ｋでは、電流供給線ＰＬ＿Ａ、ＰＬ＿Ｂ、ＰＬ＿Ｃに異なる電圧を与える構成としたが、一定の電圧を与える配線と、電圧を切り替えて与える配線とを分けて設ける構成としてもよい。この場合の画素の回路図を図１２（Ｂ）に示す。図１２（Ｂ）の画素１００Ｌでは、スイッチ１０６Ｄを介して電流供給線ＰＬ＿Ｄ、スイッチ１０６Ｅを介して電流供給線ＰＬ＿Ｅのように、別々の配線に接続されている。電流供給線ＰＬ＿ＤにＶＰ−ＥＭＩ、電流供給線ＰＬ＿ＥにＶＣＳまたはＶＰ−ＩＮＩを与え、スイッチ１０６Ｄ、１０６Ｅのオンオフを制御することにより、トランジスタ１０２に供給される電圧の大きさを制御することができる。
なお、図１３（Ａ）の画素１００Ｍでは、図１とは異なる構成を示している。図１３（Ａ）では、ノードＮＳは、スイッチ１０７を介して、配線ＩＬと接続されている。配線ＩＬは、初期化電圧ＶＰ−ＩＮＩを与える。このスイッチ１０７を少なくとも初期化期間Ｐ１２においてオン状態とすることにより、電流供給線ＰＬの電圧を下げなくても、ノードＮＳの電圧を低い電圧に制御することが出来る。なお、初期化期間Ｐ１２以外の期間においては、スイッチ１０７がオフ状態となっていることが望ましい。ただし、本発明の一態様は、これに限定されない。
なお図１３（Ａ）の画素１００Ｍにおけるスイッチ１０１、１０７は、トランジスタに置き換えることができる。この場合の画素の回路図を図１３（Ｂ）に示す。図１３（Ｂ）の画素１００Ｎでは、トランジスタ１０１Ａ、トランジスタ１０７Ａを有する。トランジスタ１０１Ａは、ゲート線ＧＬ＿Ａによって制御することができる。トランジスタ１０７Ａは、ゲート線ＧＬ＿Ｂによって制御することができる。
図１４（Ａ）の画素１００Ｏでは、図１（Ａ）とは異なる構成を示している。図１４（Ａ）では、ノードＮＳと、発光素子１０４との間に、スイッチ１０８が設けられている。このスイッチ１０８を、例えば、発光期間Ｐ１１以外の少なくとも一つの期間においてオフ状態とし、少なくとも発光期間Ｐ１１においてオン状態とすることで、発光素子１０４が、意図せず発光してしまうことを抑制することができる。なお、データ電圧入力期間Ｐ１５においても、このスイッチがオン状態となっていてもよい。
なお図１４（Ａ）の画素１００Ｏにおけるスイッチ１０１、１０８は、トランジスタに置き換えることができる。この場合の画素の回路図を図１４（Ｂ）に示す。図１４（Ｂ）の画素１００Ｐでは、トランジスタ１０１Ａ、トランジスタ１０８Ａを有する。トランジスタ１０１Ａは、ゲート線ＧＬ＿Ａによって制御することができる。トランジスタ１０８Ａは、ゲート線ＧＬ＿Ｃによって制御することができる。
図１４（Ｃ）の画素１００Ｑでは、図１４（Ａ）とは異なる構成を示している。図１４（Ｃ）では、ノードＮＳと、発光素子１０４との間ではなく、トランジスタ１０２と電流供給線ＰＬとの間に、スイッチ１０８が設けられている。
図１５（Ａ）の画素１００Ｒでは、図１（Ａ）とは異なる構成を示している。図１５（Ａ）では、トランジスタ１０２と、電流供給線ＰＬとの間に、スイッチ１０６Ｄと、回路１０９Ａ及びスイッチ１０６Ｅを設けている。回路１０９Ａは、電流供給線ＰＬの電圧をトランジスタ１０２のソース又はドレインの一方（図中、ノードＮＤ）に与える際に、波形をなまらせる機能を有する回路である。なお回路１０９Ａは、画素１００Ｒの中に設けられていてもよいし、画素１００Ｒの外に設けられていてもよい。
回路１０９Ａは、スイッチ１０６Ｄ、１０６Ｅのオン状態を変更することにより、機能する場合と、機能させない場合とを切り替えるようにすることが好ましい。例えば、回路１０９Ａを機能させたい場合は、ノードＮＳでの波形をなまらせたい場合である。このような場合としては、例えば、発光期間Ｐ１１がある。発光期間Ｐ１１では、発光期間Ｐ１１に移行する場合に、図１５（Ｂ）に図示するように、電流供給線ＰＬの電圧の波形をノードＮＳでなまらせることにより、輝度の変化を滑らかにすることができる。そのため、目がまぶしく感じることを低減できたり、ちらつきを感じることを低減できたりする可能性が期待される。よって、目にやさしく、目が疲れにくくなる可能性が期待される。
回路１０９Ａは、例えば図１６（Ａ）に示すように抵抗素子としてもよい。あるいは、図１６（Ｂ）に示すようにダイオードで構成してもよい。あるいは、図１６（Ｃ）に示すようにダイオード接続されたトランジスタで構成してもよい。
なお回路１０９Ａは、図１６（Ｄ）に示すように、機能させたい場合スイッチ１０６Ｄをオフ状態とし、機能させたくない場合スイッチ１０６Ｄをオン状態とすればよい。また回路１０９Ａは、図１６（Ｅ）に示すように、抵抗素子とキャパシタを組み合わせた回路としてもよい。
なお、図１２乃至図１５などの回路を、それぞれ組み合わせた回路を構成することも可能である。例えば、図１２（Ａ）と図１３（Ａ）とを組み合わせた場合の画素１００Ｓを図１７（Ａ）に示す。同様に、図１２（Ａ）と図１４（Ａ）を組み合わせた場合の画素１００Ｔを図１７（Ｂ）に示す。同様に、図１２（Ａ）と図１３（Ａ）と図１４（Ａ）とを組み合わせた場合の画素１００Ｕを図１７（Ｃ）に示す。このように、適宜組み合わせた回路を構成することも可能である。
以上説明したように本発明の一態様は様々な変形例を適用することができる。
＜表示装置のブロック図＞
次いで図１（Ａ）などで図示した画素を適用しうる表示装置のブロック図の一例について説明する。
図１８（Ａ）には、表示装置のブロック図の一例として、ゲート線側駆動回路１１０、データ線側駆動回路１２０、電流供給線制御回路１３０、および画素１００を有する画素部１４０を図示している。
画素部１４０において、複数の画素１００は、ｘ−ｙ方向にマトリクス状に設けられている。画素部１４０では、Ｘ方向に、ゲート線側駆動回路１１０に接続されたゲート線ＧＬ１乃至ＧＬｍ（ｍは自然数）を設ける。ゲート線ＧＬ１乃至ＧＬｍは、それぞれ、各画素１００と接続されている。また画素部１４０では、Ｙ方向に、データ線側駆動回路１２０に接続されたデータ線ＤＬ１乃至ＤＬｎ（ｎは自然数）を設ける。データ線ＤＬ１乃至ＤＬｎは、それぞれ、各画素１００と接続されている。
電流供給線ＰＬは、図１８（Ａ）に示すようにＹ方向に、電流供給線制御回路１３０に接続された電流供給線ＰＬを設けることができる。そして、また、電流供給線ＰＬは、各画素１００と接続されている。なお、全ての電流供給線ＰＬは、互いに接続されて、かつ、電流供給線制御回路１３０に接続されているが、本発明の一態様は、これに限定されない。例えば、画素の色毎に、別々の電流供給線制御回路に接続されていてもよい。
なお電流供給線ＰＬは、図１８（Ｂ）に示すようにＸ方向に設けてもよい。
ここで、画素部１４０と、電流供給線制御回路１３０とが、別々の基板で形成されていた場合、例えば、画素部１４０が絶縁基板上に形成され、電流供給線制御回路１３０が半導体基板に形成された場合、画素部１４０と電流供給線制御回路１３０とを、接続端子を介して接続する必要がある。しかしながら、配線の数が少ないため、接続端子の数も少なくて済む。接続端子数が少なくなるため、歩留りを向上させることが出来る。
また、電流供給線制御回路１３０を各行に設ける必要がないため、駆動回路のレイアウト面積を小さくすることが出来る。つまり、額縁のサイズを小さくすることができる。
なお電流供給線ＰＬは、図１９（Ａ）に図示するように、電流供給線制御回路１３０を電流供給線ＰＬが走査できるように配置し、電流供給線ＰＬ１乃至ＰＬｍ行ごとに走査してもよい。
このように、１行ずつ走査する場合には、初期化期間Ｐ１２や閾値電圧補正期間Ｐ１３を、全画素で一斉に行う必要がない。そのため、１行ずつ、初期化期間Ｐ１２や閾値電圧補正期間Ｐ１３を設けてもよい。ただしその場合には、閾値電圧補正完了期間Ｐ１４およびデータ電圧入力完了期間Ｐ１６を設ける必要がない。この場合のタイミングチャートを、図２０に示す。
なお電流供給線ＰＬは、図１９（Ｂ）に図示するように、電流供給線制御回路１３０を電流供給線ＰＬを複数行づつ走査できるように配置し、電流供給線ＰＬ１乃至ＰＬ（ｍ／２）行を順に走査してもよい。
ゲート線側駆動回路１１０の構成例について図２１（Ａ）、（Ｂ）に示す。本発明の一態様における画素の動作では、初期化および閾値補正を行う期間と、データ電圧を各画素に書き込む期間とで、一斉に電圧を変化させる期間と、ゲート線ＧＬ１乃至ＧＬｍを走査する期間とを切り替える構成とすればよい。
例えば、図２１（Ａ）に示すゲート線側駆動回路１１０は、走査信号を生成するシフトレジスタ１１１（図中、Ｓ．Ｒ．と図示）、初期化電圧を生成する信号生成回路１１３（図中、ＳＧＥＮと図示）、シフトレジスタ１１１の信号と信号生成回路１１３の信号を切り替えるセレクタ１１２、およびセレクタ１１２の出力を切り替えるための信号を生成するタイミングコントローラ１１４（図中、Ｔ．Ｃ．と図示）を有する。タイミングコントローラ１１４の制御によって、シフトレジスタ１１１の信号と信号生成回路１１３の信号をセレクタ１１２で切り替えて出力することができる。
また別の構成として、図２１（Ｂ）に示すゲート線側駆動回路１１０Ｂは、走査信号を生成するシフトレジスタ１１１（図中、Ｓ．Ｒ．と図示）、初期化電圧を生成する信号生成回路１１３（図中、ＳＧＥＮと図示）、および組み合わせ回路として論理積回路１１５（ＯＲ回路）を有する。論理積回路１１５によって、シフトレジスタ１１１の信号と信号生成回路１１３の信号を切り替えて出力することができる。
電流供給線制御回路１３０の構成例について図２２（Ａ）、（Ｂ）、（Ｃ）に示す。本発明の一態様における画素の動作では、初期化を行う期間と、閾値補正を行う期間と、データ電圧を各画素に書き込む期間と、発光期間で、電圧を切り替える構成とすればよい。
例えば、図２２（Ａ）に示す電流供給線制御回路１３０は、電圧を生成する電圧生成回路１３１（図中、Ｖ−ＧＥＮと図示）、複数の電圧を切り替えるセレクタ１３３、およびセレクタ１３３の出力を切り替えるための信号を生成するタイミングコントローラ１３２（図中、Ｔ．Ｃ．と図示）を有する。タイミングコントローラ１３２の制御によって、複数の電圧ＶＰ−ＥＭＩ、ＶＰ−ＩＮＩまたはＶＣＳを切り替えて出力することができる。
また別の構成として、図２２（Ｂ）に示す電流供給線制御回路１３０Ｂは、電圧を生成する電圧生成回路１３１（図中、Ｖ−ＧＥＮと図示）、複数の電圧を切り替えるセレクタ１３３、セレクタ１３３の出力を切り替えるための信号を生成するタイミングコントローラ１３２（図中、Ｔ．Ｃ．と図示）、抵抗素子１３４を有する。タイミングコントローラ１３２の制御によって、複数の電圧ＶＰ−ＥＭＩ、ＶＰ−ＩＮＩまたはＶＣＳを切り替えて出力することができる。
図２２（Ｂ）は、発光期間Ｐ１１に電流供給線ＰＬに与えられる電圧ＶＰ−ＥＭＩの経路に、抵抗素子１３４を有する。発光期間Ｐ１１において電流供給線ＰＬの電圧の変化が急峻な場合、輝度の急激な変化によりちらつきは視認される虞がある。電流供給線制御回路１３０は、抵抗素子１３４によって電圧の変化を緩やかにし、輝度の急激な変化を抑制することで、ちらつきを軽減することができる可能性があると期待される。なお図２２（Ｃ）に示すようにスイッチ１０６Ｃを設けて抵抗素子１３４が機能するか否かを切り替える構成とすることも有効である。なお、図１６（Ａ）乃至（Ｅ）に示した場合と同様に、抵抗素子１３４で構成される回路を置き換えること、キャパシタを追加することも可能である。
＜画素の動作の変形例＞
次いで、図１（Ａ）で図示した画素１００の動作の変形例について説明する。
図２３（Ａ）には、図１（Ａ）と同じ画素１００の回路図を示す。また、図２３（Ｂ）には、図１（Ｂ）とは異なる、画素１００の動作の変形例を説明するタイミングチャートを示す。また、図２４乃至図２６では、図２３（Ｂ）に付した各期間における、各配線の電圧、スイッチの動作、ノードの電圧を表す回路図を示す。
なお図１４（Ｂ）の説明では、図１（Ｂ）とは異なり、トランジスタ１０２はノーマリオフ、すなわち閾値電圧ＶＴＨが正であるとして説明をする。以下、図１（Ｂ）とは異なる点について詳述し、同様の点については、上記説明を援用し、省略して記載する場合がある。
図２３（Ｂ）のタイミングチャートは、発光期間Ｐ２１、初期化期間Ｐ２２、閾値電圧補正期間Ｐ２３、閾値電圧補正完了期間Ｐ２４、データ電圧入力期間Ｐ２５、データ電圧入力完了期間Ｐ２６に分けて示している。なお閾値電圧補正期間Ｐ２３は、上述した閾値電圧補正期間に対応する。また、閾値電圧補正完了期間Ｐ２４、データ電圧入力期間Ｐ２５およびデータ電圧入力完了期間Ｐ２６は、データ電圧書き込み期間に対応する。
図２３（Ｂ）のタイミングチャートは、下記期間における電流供給線ＰＬ、陰極線ＣＬ、ノードＮＧ、ノードＮＳの電圧の変化の一例を表している。また図２３（Ｂ）中では、各配線およびノードが取り得るＶＰ−ＥＭＩ、ＶＤＡＴＡ、ＶＣＳ、ＶＧ−ＩＮＩ、ＶＰ−ＩＮＩの大小関係を縦軸を電圧として図示している。また図２３（Ｂ）中では、トランジスタ１０２の閾値電圧であるＶＴＨ、キャパシタ１０３の両端の電極に保持される電圧ＶＣＰ、発光素子１０４の両端の電極に印加される電圧ＶＥＬを図示している。また図２３（Ｂ）中では、スイッチ１０１のオンまたはオフの状態を表している。
まず初期化期間Ｐ２２では、前の発光期間Ｐ２１に各配線、各ノードに保持された電圧を初期化する動作を行う。初期化期間Ｐ２２の動作は、初期化期間Ｐ１２と異なる点として、データ線ＤＬをＶＣＳとする。また、ノードＮＧはＶＣＳとなる。電流供給線ＰＬの電圧はＶＰ−ＩＮＩである。ＶＣＳは、ＶＰ−ＩＮＩよりも大きい。そのため、トランジスタ１０２がオン状態となり、ノードＮＳの電圧が低下し、ノードＮＳがＶＰ−ＩＮＩとなる。初期化期間Ｐ２２による各配線、各ノードの電圧は、図２４（Ａ）に図示するようになる。
次いで閾値電圧補正期間Ｐ２３では、キャパシタ１０３の両端の電極にＶＴＨを保持させるため、トランジスタ１０２に電流を流し、ノードＮＳの電圧を上昇させる動作を行う。閾値電圧補正期間Ｐ２３の動作は、閾値電圧補正期間Ｐ１３と異なる点として、データ線ＤＬをＶＣＳとする。また、ノードＮＧはＶＣＳとなる。電流供給線ＰＬの電圧はＶＣＳとする。電流供給線ＰＬがＶＣＳとなることで、ノードＮＳの電圧が上昇する。ノードＮＳの電圧の上昇は、トランジスタ１０２のＶＧＳがＶＴＨとなることでトランジスタ１０２を流れる電流が小さくなって、電流が止まるため、止まる。つまりノードＮＳの電圧は、電圧（ＶＣＳ−ＶＴＨ）となる。なお図２３（Ｂ）でノードＮＳの電圧の上昇は、ノードＮＧの電圧よりＶＴＨだけ低い電圧で止まる。これは、トランジスタ１０２がノーマリーオフのためである。閾値電圧補正期間Ｐ２３による各配線、各ノードの電圧は、図２４（Ｂ）に図示するようになる。
次いで閾値電圧補正完了期間Ｐ２４では、電流供給線ＰＬの電圧はＶＣＳであり、スイッチ１０１はオフ状態である。閾値電圧補正完了期間Ｐ２４の動作は、閾値電圧補正完了期間Ｐ１４と同じである。閾値電圧補正完了期間Ｐ２４による各配線、各ノードの電圧は、図２５（Ａ）に図示するようになる。
次いでデータ電圧入力期間Ｐ２５は、データ線ＤＬはＶＤＡＴＡであり、スイッチ１０１はオン状態である。ノードＮＧの電圧は、ＶＣＳからＶＤＡＴＡに変化する。データ電圧入力期間Ｐ２５の動作は、データ電圧入力期間Ｐ１５と同じである。なお図２３（Ｂ）でノードＮＳの電圧の上昇は、ノードＮＳの電圧が図１（Ｂ）のときより小さいため、ＶＣＰより小さい電圧の上昇にとどまる。これは、トランジスタ１０２がノーマリーオフのためである。この場合、ノードＮＳの電圧によって発光素子１０４は発光しない。データ電圧入力期間Ｐ２５による各配線、各ノードの電圧は、図２５（Ｂ）に図示するようになる。
次いでデータ電圧入力完了期間Ｐ２６は、スイッチ１０１がオフ状態である。データ電圧入力完了期間Ｐ２６の動作は、データ電圧入力完了期間Ｐ１６と同じである。データ電圧入力完了期間Ｐ２６による各配線、各ノードの電圧は、図２６（Ａ）に図示するようになる。
次いで発光期間Ｐ２１は、電流供給線ＰＬの電圧がＶＰ−ＥＭＩである。発光期間Ｐ２１の動作は、発光期間Ｐ１１と同じである。発光期間Ｐ２１による各配線、各ノードの電圧は、図２６（Ｂ）に図示するようになる。
以上説明した本発明の一態様における構成では、トランジスタ１０２の閾値電圧の正負に関わらず、閾値電圧の取得にかける時間を長くすることができる。また、発光素子のアノード側にあるノードＮＳの電圧の上昇を抑制し、データ電圧書き込み期間での意図しない発光を抑制することができる。
なお上述した画素の動作は、初期化期間および閾値電圧取得期間を期間ＰＶＴＨ、データ電圧書き込み期間を期間ＰＤＡＴＡ、発光期間をＰＥＬとすると、図２７のように行うことができる。
図２７で、期間ＰＶＴＨは、図１（Ｂ）のＰ１２、Ｐ１３の期間（図２３（Ｂ）のＰ２２、Ｐ２３）に相当する。また図２７で、期間ＰＤＡＴＡは、図１（Ｂ）のＰ１４、Ｐ１５、Ｐ１６の期間（図２３（Ｂ）のＰ２４、Ｐ２５、Ｐ２６）に相当する。期間ＰＥＬは、図１（Ｂ）のＰ１１の期間（図２３（Ｂ）のＰ２１）に相当する。
また図２７では、スイッチ１００のオンおよびオフを制御する信号が与えられるゲート線ＧＬ１乃至ＧＬｍの波形、および電流供給線ＰＬの電圧の変化を併せて図示している。図２７に示すように、期間ＰＶＴＨでは、ゲート線ＧＬ１乃至ＧＬｍによる選択を一斉に行う。その後一定期間を経て、期間ＰＤＡＴＡでは、ゲート線ＧＬ１乃至ＧＬｍによる各行の選択を行う。各行において、データ電圧入力期間Ｐ１５の前後に、閾値電圧補正完了期間Ｐ１４とデータ電圧入力完了期間Ｐ１６の期間が設けられることになる。そのため、閾値電圧補正完了期間Ｐ１４およびデータ電圧入力完了期間Ｐ１６の長さは、行によって異なることとなる。そして期間ＰＥＬでは、発光素子の発光を行うことできる。
なお図２８に図示するように、１行ずつ、初期化期間Ｐ１２、および、閾値電圧補正期間Ｐ１３を設けてもよい。この動作は、図１９、および、図２０の場合に対応する。
なお、本実施の形態において、本発明の一態様について述べた。または、他の実施の形態において、本発明の一態様について述べる。ただし、本発明の一態様は、これらに限定されない。つまり、本実施の形態および他の実施の形態では、様々な発明の態様が記載されているため、本発明の一態様は、特定の態様に限定されない。例えば、本発明の一態様として、トランジスタの閾値電圧のばらつきを補正した場合の例を示したが、本発明の一態様は、これに限定されない。例えば、場合によっては、または、状況に応じて、本発明の一態様では、別の特性のばらつきの補正を行ってもよい。または例えば、場合によっては、または、状況に応じて、本発明の一態様では、トランジスタの閾値電圧のばらつきを補正しなくてもよい。
（実施の形態２）
本実施の形態では、上記実施の形態で説明した画素のトランジスタに適用可能な、チャネル形成領域が酸化物半導体膜で形成されているトランジスタ（ＯＳトランジスタ）、およびチャネル形成領域がシリコンで形成されているトランジスタ（Ｓｉトランジスタ）、を一例に挙げて説明する。
＜トランジスタの構成例１＞
まずチャネル形成領域が酸化物半導体膜で形成されているトランジスタ（ＯＳトランジスタ）について説明する。
図２９（Ａ）、図２９（Ｂ）および図２９（Ｃ）に、デバイス構造の異なる３つのトランジスタ（ＴＡ１、ＴＡ２、ＴＢ１）の上面図（レイアウト図）と、それぞれの回路記号を示す。図３０は、トランジスタ（ＴＡ１、ＴＡ２、ＴＢ１）の断面図である。トランジスタＴＡ１のａ１−ａ２線およびｂ１−ｂ２線による断面図、トランジスタＴＡ２のａ３−ａ４線およびｂ３−ｂ４線による断面図、ならびにトランジスタＴＢ１のａ５−ａ６線、ｂ５−ｂ６線による断面図を、図３０（Ａ）、図３０（Ｂ）に示す。これらトランジスタのチャネル長方向の断面構造が、図３０（Ａ）に示され、同チャネル幅方向の断面構造が図３０（Ｂ）に示されている。
図３０（Ａ）、図３０（Ｂ）に示すように、トランジスタ（ＴＡ１、ＴＡ２、ＴＢ１）は、同一絶縁表面上に集積されており、これらのトランジスタは、同一の作製工程で作成することが可能である。なお、ここでは、デバイス構造の明瞭化のため、各トランジスタのゲート（Ｇ）、ソース（Ｓ）、およびドレイン（Ｄ）への電位や電源の供給するための配線との電気的な接続は省略している。
トランジスタＴＡ１（図２９（Ａ））、トランジスタＴＡ２（図２９（Ｂ））は、ゲート（Ｇ）とバックゲート（ＢＧ）を有するトランジスタである。ゲート（Ｇ）およびバックゲート（ＢＧ）は、いずれか一方が第１のゲートに相当し、他方が第２のゲートに相当する。トランジスタＴＡ１、トランジスタＴＡ２はバックゲートをゲートに接続した構造としている。トランジスタＴＢ１（図２９（Ｃ））は、ＢＧを有さないトランジスタである。図３０に示すように、これらのトランジスタ（ＴＡ１、ＴＡ２、ＴＢ１）は、基板３０に形成されている。以下、図２９、図３０を参照して、これらのトランジスタの構成を説明する。
［トランジスタＴＡ１］
トランジスタＴＡ１は、ゲート電極ＧＥ１、ソース電極ＳＥ１、ドレイン電極ＤＥ１、バックゲート電極ＢＧＥ１、および酸化物半導体膜ＯＳ１を有する。
以下の説明において、トランジスタＴＡ１をＴＡ１と呼ぶ、バックゲートをＢＧと呼ぶ、酸化物半導体膜ＯＳ１をＯＳ１や膜ＯＳ１と呼ぶなど、素子や素子の構成要素を省略して呼ぶ場合がある。また、信号、電位、回路などについても同様に省略する場合がある。
また、本実施の形態では、ＯＳトランジスタのチャネル長は、ソース電極とドレイン電極間の距離とする。また、ＯＳトランジスタのチャネル幅は、酸化物半導体膜とゲート電極が重なる領域でのソース電極またはドレイン電極の幅とする。トランジスタＴＡ１のチャネル長は、Ｌａ１であり、チャネル幅はＷａ１である。
膜ＯＳ１は、絶縁膜３４を介して電極ＧＥ１と重なっている。膜ＯＳ１の上面および側面に接して一対の電極（ＳＥ１、ＤＥ１）が形成されている。図２９（Ａ）に示すように、膜ＯＳ１は、電極ＧＥ１および一対の電極（ＳＥ１、ＤＥ１）と重ならない部分を有している。膜ＯＳ１は、チャネル長方向の長さがチャネル長Ｌａ１よりも長く、かつチャネル幅方向の長さがチャネル幅Ｗａ１よりも長い。
膜ＯＳ１、電極ＧＥ１、電極ＳＥ１および電極ＤＥ１を覆って、絶縁膜３５が形成されている。絶縁膜３５上に電極ＢＧＥ１が形成されている。電極ＢＧＥ１は、膜ＯＳ１および電極ＧＥ１と重なるように設けられている。ここでは、一例として、電極ＧＥ１と同じ形状で、同じ位置に配置されるように電極ＢＧＥ１を設けている。電極ＢＧＥ１は、絶縁膜３４絶縁膜３５および絶縁膜３６を貫通する開口ＣＧ１において、電極ＧＥ１に接している。この構造により、トランジスタＴＡ１のゲートとバックゲートが電気的に接続される。
バックゲート電極ＢＧＥ１をゲート電極ＧＥ１に接続することで、トランジスタＴＡ１のオン電流を増加させることができる。バックゲート電極ＢＧＥ１を設けることで、トランジスタＴＡ１の強度を向上させることができる。基板３０の曲げ等の変形に対して、電極ＢＧＥ１が補強部材となってトランジスタＴＡ１を壊れにくくすることができる。
チャネル形成領域を含む膜ＯＳ１は多層構造であり、ここでは、一例として３つの酸化物半導体膜（３１、３２、３３）でなる３層構造としている。膜ＯＳ１を構成する酸化物半導体膜は、少なくとも１つ同じ金属元素を含む金属酸化物膜であることが好ましく、Ｉｎを含むことが特に好ましい。トランジスタの半導体膜を構成することが可能なＩｎを含む金属酸化物としては、Ｉｎ−Ｇａ酸化物膜、Ｉｎ−Ｍ−Ｚｎ酸化物膜（ＭはＡｌ、Ｇａ、Ｙ、Ｚｒ、Ｌａ、Ｃｅ、またはＮｄ）が代表的である。また、このような金属酸化物膜に他の元素や材料を添加した膜を用いることもできる。
『３２』は、トランジスタＴＡ１のチャネル形成領域を構成する膜である。また、『３３』は、後述するトランジスタＴＡ２およびトランジスタＴＢ１のチャネル形成領域を構成する膜でもある。そのため、トランジスタＴＡ２およびトランジスタＴＢ１に要求される電気的特性（例えば、電界効果移動度、しきい値電圧など）に応じて、適切な組成の酸化物半導体膜を用いればよい。例えば、『３３』にチャネルが形成されるように、酸化物半導体膜３１−３２の主成分である金属元素の組成を調節することが好ましい。
トランジスタＴＡ１において、『３２』にチャネルが形成されるようにすることで、チャネル形成領域が絶縁膜３４、３５に接しないようにすることができる。また、酸化物半導体膜３１−３２を少なくとも１つ同じ金属元素を含む金属酸化物膜とすることで、『３２』と『３１』の界面、および『３２』と『３３』の界面において、界面散乱が起こりにくくすることができる。これにより、トランジスタＴＡ１の電界効果移動度をトランジスタＴＡ２やトランジスタＴＢ１よりも高くすることができる、また、オン状態でのドレイン電流（オン電流）を増加させることができる。
［トランジスタＴＡ２］
トランジスタＴＡ２は、ゲート電極ＧＥ２、ソース電極ＳＥ２、ドレイン電極ＤＥ２、バックゲート電極ＢＧＥ２、および酸化物半導体膜ＯＳ２を有する。電極ＢＧＥ２は、絶縁膜３４乃至絶縁膜３６を貫通する開口ＣＧ２において電極ＧＥ２に接している。トランジスタＴＡ２は、トランジスタＴＡ１の変形例であり、膜ＯＳ２が酸化物半導体膜３３でなる単層構造である点でトランジスタＴＡ１と異なり、その他については同様である。ここでは、トランジスタＴＡ２のチャネル長Ｌａ２、チャネル幅Ｗａ２は、トランジスタＴＡ１のチャネル長Ｌａ１、チャネル幅Ｗａ１と等しくなるようにしている。
［トランジスタＴＢ１］
トランジスタＴＢ１は、ゲート電極ＧＥ３、ソース電極ＳＥ３、ドレイン電極ＤＥ３および酸化物半導体膜ＯＳ３を有する。トランジスタＴＢ１は、トランジスタＴＡ２の変形例である。トランジスタＴＡ２と同様に、膜ＯＳ３が酸化物半導体膜３３でなる単層構造である。トランジスタＴＡ２とは、バックゲート電極を有していない点で異なる。また、膜ＯＳ３および電極（ＧＥ３、ＳＥ３、ＤＥ３）のレイアウトが異なる。図２９（Ｃ）に示すように、膜ＯＳ３は、電極ＧＥ３と重なっていない領域は、電極ＳＥ３または電極ＤＥ３の何れかと重なっている。そのため、トランジスタＴＢ１のチャネル幅Ｗｂ１は、膜ＯＳ３の幅で決定されている。チャネル長Ｌｂ１は、トランジスタＴＡ２と同様、電極ＳＥ３と電極ＤＥ３間の距離で決定され、ここでは、トランジスタＴＡ２のチャネル長Ｌａ２よりも長くしている。
［絶縁膜］
絶縁膜３４、絶縁膜３５および絶縁膜３６は、基板３０のトランジスタ（ＴＡ１、ＴＡ２、ＴＢ１）が形成される領域全体に形成される膜である。絶縁膜３４、絶縁膜３５、および絶縁膜３６は、単層あるいは複数層の絶縁膜で形成される。絶縁膜３４は、トランジスタ（ＴＡ１、ＴＡ２、ＴＢ１）のゲート絶縁膜を構成する膜である。また、絶縁膜３５および絶縁膜３６は、トランジスタ（ＴＡ１、ＴＡ２、ＴＢ１）のバックチャネル側のゲート絶縁膜を構成する膜である。また、最上面の絶縁膜３６は、基板３０に形成されるトランジスタの保護膜として機能するような材料で形成することが好ましい。絶縁膜３６は適宜設ければよい。３層目の電極ＢＧＥ１と２層目の電極（ＳＥ１、ＤＥ１）を絶縁するために、これらの間に少なくとも１層絶縁膜が存在していればよい。
絶縁膜３４乃至絶縁膜３６は、単層の絶縁膜で、または２層以上の多層の絶縁膜で形成することができる。これら絶縁膜３４乃至絶縁膜３６を構成する絶縁膜としては、酸化アルミニウム、酸化マグネシウム、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、酸化ガリウム、酸化ゲルマニウム、酸化イットリウム、酸化ジルコニウム、酸化ランタン、酸化ネオジム、酸化ハフニウムおよび酸化タンタル等でなる膜があげられる。また、これらの絶縁膜は、スパッタリング法、ＣＶＤ法、ＭＢＥ法、ＡＬＤ法またはＰＬＤ法を用いて形成することができる。
［酸化物半導体膜］
ここでは、ＯＳトランジスタの半導体膜を構成する酸化物半導体膜について説明する。膜ＯＳ１にように半導体膜を多層構造とする場合、これらを構成する酸化物半導体膜は、少なくとも１つ同じ金属元素を含む金属酸化物膜であることが好ましく、Ｉｎを含むことが好ましい。
例えば、『３１』がＩｎ−Ｇａ酸化物膜の場合、Ｉｎの原子数比をＧａの原子数比よりも小さくする。Ｉｎ−Ｍ−Ｚｎ酸化物膜（ＭはＡｌ、Ｇａ、Ｙ、Ｚｒ、Ｌａ、Ｃｅ、またはＮｄ）の場合、Ｉｎの原子数比をＭの原子数比よりも小さくする。この場合、Ｚｎの原子数比が最も大きくなるようにすることができる。
例えば、『３２』がＩｎ−Ｇａ酸化物膜の場合、Ｉｎの原子数比をＧａの原子数比よりも大きくする。Ｉｎ−Ｍ−Ｚｎ酸化物膜の場合、Ｉｎの原子数比をＭの原子数比よりも大きくする。Ｉｎ−Ｍ−Ｚｎ酸化物膜では、Ｉｎの原子数比がＭおよびＺｎの原子数比よりも大きくすることが好ましい。
例えば、『３３』がＩｎ−Ｇａ酸化物膜の場合、Ｉｎの原子数比をＧａの原子数比と同じにする、または小さくする。Ｉｎ−Ｍ−Ｚｎ酸化物膜の場合、Ｉｎの原子数比をＭの原子数比と同じにする。この場合、Ｚｎの原子数比が、ＩｎおよびＭよりも大きくすることができる。ここでは、『３３』は、後述するトランジスタＴＡ２、トランジスタＴＢ１のチャネル形成領域を構成する膜でもある。
酸化物半導体膜３１乃至酸化物半導体膜３３の原子数比は、スパッタリング法で成膜する場合は、ターゲットの構成材料の原子数比等を調節することで可能である。また、ＣＶＤ法で成膜する場合は、原料ガスの流量比などを調節することで可能である。以下、酸化物半導体膜３１乃至酸化物半導体膜３３として、スパッタリング法でＩｎ−Ｍ−Ｚｎ酸化物膜を形成する場合を例に、成膜に使用されるターゲットについて述べる。これらの膜を成膜するために、Ｉｎ−Ｍ−Ｚｎ酸化物でなるターゲットが用いられる。
『３１』のターゲットの金属元素の原子数比をＩｎ：Ｍ：Ｚｎ＝ｘ１：ｙ１：ｚ１とすると、ｘ１／ｙ１は、１／６以上１未満であることが好ましい。また、ｚ１／ｙ１は、１／３以上６以下、さらには１以上６以下であることが好ましい。
ターゲットの金属元素の原子数比の代表例としては、Ｉｎ：Ｍ：Ｚｎ＝１：３：２、Ｉｎ：Ｍ：Ｚｎ＝１：３：４、Ｉｎ：Ｍ：Ｚｎ＝１：３：６、Ｉｎ：Ｍ：Ｚｎ＝１：３：８、Ｉｎ：Ｍ：Ｚｎ＝１：４：４、Ｉｎ：Ｍ：Ｚｎ＝１：４：５、Ｉｎ：Ｍ：Ｚｎ＝１：４：６、Ｉｎ：Ｍ：Ｚｎ＝１：４：７、Ｉｎ：Ｍ：Ｚｎ＝１：４：８、Ｉｎ：Ｍ：Ｚｎ＝１：５：５、Ｉｎ：Ｍ：Ｚｎ＝１：５：６、Ｉｎ：Ｍ：Ｚｎ＝１：５：７、Ｉｎ：Ｍ：Ｚｎ＝１：５：８、Ｉｎ：Ｍ：Ｚｎ＝１：６：８等がある。
『３２』のターゲットの金属元素の原子数比をＩｎ：Ｍ：Ｚｎ＝ｘ２：ｙ２：ｚ２とすると、ｘ２／ｙ２は、１より大きく６以下であることが好ましい。また、ｚ２／ｙ２は１より大きく６以下であることが好ましい。ターゲットの金属元素の原子数比の代表例としては、Ｉｎ：Ｍ：Ｚｎ＝２：１：１．５、Ｉｎ：Ｍ：Ｚｎ＝２：１：２．３、Ｉｎ：Ｍ：Ｚｎ＝２：１：３、Ｉｎ：Ｍ：Ｚｎ＝３：１：２、Ｉｎ：Ｍ：Ｚｎ＝３：１：３、Ｉｎ：Ｍ：Ｚｎ＝３：１：４等がある。
『３３』のターゲットの金属元素の原子数比をＩｎ：Ｍ：Ｚｎ＝ｘ３：ｙ３：ｚ３とすると、ｘ３／ｙ３は、１／６以上１以下であることが好ましい。また、ｚ３／ｙ３は、１／３以上６以下、さらには１以上６以下であることが好ましい。ターゲットの金属元素の原子数比の代表例としては、Ｉｎ：Ｍ：Ｚｎ＝１：１：１、Ｉｎ：Ｍ：Ｚｎ＝１：１：１．２、Ｉｎ：Ｍ：Ｚｎ＝１：３：２、Ｉｎ：Ｍ：Ｚｎ＝１：３：４、Ｉｎ：Ｍ：Ｚｎ＝１：３：６、Ｉｎ：Ｍ：Ｚｎ＝１：３：８、Ｉｎ：Ｍ：Ｚｎ＝１：４：４、Ｉｎ：Ｍ：Ｚｎ＝１：４：５、Ｉｎ：Ｍ：Ｚｎ＝１：４：６、Ｉｎ：Ｍ：Ｚｎ＝１：４：７、Ｉｎ：Ｍ：Ｚｎ＝１：４：８、Ｉｎ：Ｍ：Ｚｎ＝１：５：５、Ｉｎ：Ｍ：Ｚｎ＝１：５：６、Ｉｎ：Ｍ：Ｚｎ＝１：５：７、Ｉｎ：Ｍ：Ｚｎ＝１：５：８、Ｉｎ：Ｍ：Ｚｎ＝１：６：８等がある。
Ｉｎ−Ｍ−Ｚｎ酸化物膜の成膜用ターゲットにおいて、金属元素の原子数比をＩｎ：Ｍ：Ｚｎ＝ｘ：ｙ：ｚとした場合、１≦ｚ／ｙ≦６とすることで、Ｉｎ−Ｍ−Ｚｎ酸化物膜としてＣＡＡＣ−ＯＳ膜が形成されやすくなるため好ましい。なお、ＣＡＡＣ−ＯＳ膜については後述する。
酸化物半導体膜３１乃至酸化物半導体膜３３としては、キャリア密度の低い酸化物半導体膜を用いる。例えば、酸化物半導体膜３１乃至酸化物半導体膜３３として、キャリア密度が１×１０１７個／ｃｍ３以下、好ましくは１×１０１５個／ｃｍ３以下、さらに好ましくは１×１０１３個／ｃｍ３以下の酸化物半導体膜を用いる。特に、酸化物半導体膜３１乃至酸化物半導体膜３３として、キャリア密度が、８×１０１１個／ｃｍ３未満、より好ましくは１×１０１１個／ｃｍ３未満、さらに好ましくは１×１０１０個／ｃｍ３未満であり、且つ、１×１０−９個／ｃｍ３以上の酸化物半導体膜を用いることが好ましい。
酸化物半導体膜３１乃至酸化物半導体膜３３として、不純物濃度が低く、欠陥準位密度の低い酸化物半導体膜を用いることで、さらに優れた電気的特性を有するトランジスタを作製することができる。ここでは、不純物濃度が低く、欠陥準位密度の低い（酸素欠損の少ない）ことを高純度真性または実質的に高純度真性とよぶ。高純度真性または実質的に高純度真性である酸化物半導体は、キャリア発生源が少ないため、キャリア密度を低くすることができる場合がある。従って、当該酸化物半導体膜にチャネル領域が形成されるトランジスタは、しきい値電圧がマイナスとなる電気的特性（ノーマリオンともいう。）になることが少ない。また、高純度真性または実質的に高純度真性である酸化物半導体膜は、欠陥準位密度が低いため、トラップ準位密度も低くなる場合がある。また、高純度真性または実質的に高純度真性である酸化物半導体膜は、オフ電流が著しく小さく、チャネル幅が１×１０６μｍでチャネル長Ｌが１０μｍの素子であっても、ソース電極とドレイン電極間の電圧（ドレイン電圧）が１Ｖから１０Ｖの範囲において、オフ電流が、半導体パラメータアナライザの測定限界以下、すなわち１×１０−１３Ａ以下という特性を得ることができる。従って、当該酸化物半導体膜にチャネル領域が形成されるトランジスタは、電気的特性の変動が小さく、信頼性の高いトランジスタとなる。不純物としては、水素、窒素、アルカリ金属、またはアルカリ土類金属等がある。
酸化物半導体膜に含まれる水素は金属原子と結合する酸素と反応して水になると共に、酸素が脱離した格子（または酸素が脱離した部分）に酸素欠損が形成される。当該酸素欠損に水素が入ることで、キャリアである電子が生成される場合がある。また、水素の一部が金属原子と結合する酸素と結合することで、キャリアである電子を生成する場合がある。従って、水素が含まれている酸化物半導体を用いたトランジスタはノーマリオン特性となりやすい。
このため、酸化物半導体膜３１乃至酸化物半導体膜３３は酸素欠損と共に、水素ができる限り低減されていることが好ましい。具体的には、酸化物半導体膜３１乃至酸化物半導体膜３３において、二次イオン質量分析法（ＳＩＭＳ：Ｓｅｃｏｎｄａｒｙ Ｉｏｎ Ｍａｓｓ Ｓｐｅｃｔｒｏｍｅｔｒｙ）により得られる水素濃度を、５×１０１９ａｔｏｍｓ／ｃｍ３以下、より好ましくは１×１０１９ａｔｏｍｓ／ｃｍ３以下、５×１０１８ａｔｏｍｓ／ｃｍ３未満、好ましくは１×１０１８ａｔｏｍｓ／ｃｍ３以下、より好ましくは５×１０１７ａｔｏｍｓ／ｃｍ３以下、さらに好ましくは１×１０１６ａｔｏｍｓ／ｃｍ３以下とする。
酸化物半導体膜３１乃至酸化物半導体膜３３に第１４族元素の一つであるシリコンや炭素が含まれると、膜中の酸素欠損が増加し、これらの膜がｎ型化してしまう。このため、酸化物半導体膜３１乃至酸化物半導体膜３３におけるシリコンや炭素の濃度（二次イオン質量分析法により得られる濃度）を、２×１０１８ａｔｏｍｓ／ｃｍ３以下、好ましくは２×１０１７ａｔｏｍｓ／ｃｍ３以下とする。
また、酸化物半導体膜３１乃至酸化物半導体膜３３において、二次イオン質量分析法により得られるアルカリ金属またはアルカリ土類金属の濃度を、１×１０１８ａｔｏｍｓ／ｃｍ３以下、好ましくは２×１０１６ａｔｏｍｓ／ｃｍ３以下にする。アルカリ金属およびアルカリ土類金属は、酸化物半導体と結合するとキャリアを生成する場合があり、トランジスタのオフ電流が増大してしまうことがある。このため、酸化物半導体膜３１乃至酸化物半導体膜３３のアルカリ金属またはアルカリ土類金属の濃度を低減することが好ましい。
酸化物半導体膜３１乃至酸化物半導体膜３３に窒素が含まれていると、キャリアである電子が生じ、キャリア密度が増加し、ｎ型化しやすい。そのため窒素が含まれている酸化物半導体を用いたトランジスタはノーマリオン特性となりやすいので、酸化物半導体膜３１乃至酸化物半導体膜３３の窒素含有量はできる限り低減されていることが好ましい、例えば、二次イオン質量分析法により得られる窒素濃度を５×１０１８ａｔｏｍｓ／ｃｍ３以下にすることが好ましい。
以上、酸化物半導体膜３１乃至酸化物半導体膜３３について述べたが、これらに限られず、必要とするトランジスタの半導体特性および電気的特性（電界効果移動度、しきい値電圧等）に応じて適切な組成の酸化物半導体膜を用いればよい。また、必要とするトランジスタの半導体特性および電気的特性を得るために、酸化物半導体膜３１乃至酸化物半導体膜３３のキャリア密度や不純物濃度、欠陥密度、金属元素と酸素の原子数比、原子間距離、密度等を適切なものとすることが好ましい。
トランジスタＴＡ１は、ＧａまたはＭ（ＭはＡｌ、Ｇａ、Ｙ、Ｚｒ、Ｌａ、Ｃｅ、またはＮｄ）の原子数比よりもＩｎの原子数比が大きい酸化物半導体膜３２でチャネルが形成されるため、電界効果移動度を高くすることができる。代表的には、その電界効果移動度は、１０ｃｍ２／Ｖｓより大きく６０ｃｍ２／Ｖｓ未満、好ましくは１５ｃｍ２／Ｖｓ以上５０ｃｍ２／Ｖｓ未満である。そのため、アクティブマトリクス型表示装置の回路にトランジスタＴＡ１を用いる場合は、高速動作が要求される駆動回路に好適である。
また、トランジスタＴＡ１は、遮光された領域に、設けることが好ましい。また高い電界効果移動度を有するトランジスタＴＡ１を駆動回路に設けることで、駆動周波数を高くすることができるため、より高精細な表示装置を実現することができる。
チャネル形成領域が酸化物半導体膜３３で形成されるトランジスタＴＡ２、ＴＢ１は、トランジスタＴＡ１よりも電界効果移動度が低く、その大きさは、３ｃｍ２／Ｖｓ以上１０ｃｍ２／Ｖｓ以下程度である。トランジスタＴＡ２、ＴＢ１は、酸化物半導体膜３２を有していないため、トランジスタＴＡ１よりも光によって劣化しにくく、光照射によるオフ電流の増大量が少ない。そのため、チャネル形成領域が酸化物半導体膜３３で形成されるトランジスタＴＡ２、ＴＢ１は光が照射されるような画素部に好適である。
トランジスタＴＡ１は、酸化物半導体膜３２を有しないトランジスタＴＡ２と比較して、光が照射されるとオフ状態における電流が増大しやすい。トランジスタＴＡ１が画素部のように遮光が十分できない画素部よりも光の影響が少ない周辺駆動回路に適している理由の１つである。また、もちろん、トランジスタＴＡ２、ＴＢ１のような構成のトランジスタも、駆動回路に設けることが可能である。
以上、トランジスタ（ＴＡ１、ＴＡ２、ＴＢ１）と酸化物半導体膜３１乃至酸化物半導体膜３３について述べたが、これらに限られず、必要とするトランジスタの半導体特性および電気的特性に応じて、トランジスタの構成を変更すればよい。例えば、バックゲート電極の有無、酸化物半導体膜の積層構造、酸化物半導体膜、ゲート電極、ソース電極およびドレイン電極の形状や配置等を適宜変更することができる。
［酸化物半導体の構造］
次に、酸化物半導体の構造について説明する。
なお本明細書において、「平行」とは、二つの直線が−１０°以上１０°以下の角度で配置されている状態をいう。したがって、−５°以上５°以下の場合も含まれる。また、「略平行」とは、二つの直線が−３０°以上３０°以下の角度で配置されている状態をいう。また、「垂直」とは、二つの直線が８０°以上１００°以下の角度で配置されている状態をいう。したがって、８５°以上９５°以下の場合も含まれる。また、「略垂直」とは、二つの直線が６０°以上１２０°以下の角度で配置されている状態をいう。
また、本明細書において、結晶が三方晶または菱面体晶である場合、六方晶系として表す。
酸化物半導体膜は、非単結晶酸化物半導体膜と単結晶酸化物半導体膜とに分けられる。または、酸化物半導体は、例えば、結晶性酸化物半導体と非晶質酸化物半導体とに分けられる。
なお、非単結晶酸化物半導体としては、ＣＡＡＣ−ＯＳ（Ｃ Ａｘｉｓ Ａｌｉｇｎｅｄ Ｃｒｙｓｔａｌｌｉｎｅ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）、多結晶酸化物半導体、微結晶酸化物半導体、非晶質酸化物半導体などがある。また、結晶性酸化物半導体としては、単結晶酸化物半導体、ＣＡＡＣ−ＯＳ、多結晶酸化物半導体、微結晶酸化物半導体などがある。
まずは、ＣＡＡＣ−ＯＳ膜について説明する。
ＣＡＡＣ−ＯＳ膜は、ｃ軸配向した複数の結晶部を有する酸化物半導体膜の一つである。
透過型電子顕微鏡（ＴＥＭ：Ｔｒａｎｓｍｉｓｓｉｏｎ Ｅｌｅｃｔｒｏｎ Ｍｉｃｒｏｓｃｏｐｅ）によって、ＣＡＡＣ−ＯＳ膜の明視野像および回折パターンの複合解析像（高分解能ＴＥＭ像ともいう。）を観察することで複数の結晶部を確認することができる。一方、高分解能ＴＥＭ像によっても明確な結晶部同士の境界、即ち結晶粒界（グレインバウンダリーともいう。）を確認することができない。そのため、ＣＡＡＣ−ＯＳ膜は、結晶粒界に起因する電子移動度の低下が起こりにくいといえる。
試料面と略平行な方向から、ＣＡＡＣ−ＯＳ膜の断面の高分解能ＴＥＭ像を観察すると、結晶部において、金属原子が層状に配列していることを確認できる。金属原子の各層は、ＣＡＡＣ−ＯＳ膜の膜を形成する面（被形成面ともいう。）または上面の凹凸を反映した形状であり、ＣＡＡＣ−ＯＳ膜の被形成面または上面と平行に配列する。
一方、試料面と略垂直な方向から、ＣＡＡＣ−ＯＳ膜の平面の高分解能ＴＥＭ像を観察すると、結晶部において、金属原子が三角形状または六角形状に配列していることを確認できる。しかしながら、異なる結晶部間で、金属原子の配列に規則性は見られない。
ＣＡＡＣ−ＯＳ膜に対し、Ｘ線回折（ＸＲＤ：Ｘ−Ｒａｙ Ｄｉｆｆｒａｃｔｉｏｎ）装置を用いて構造解析を行うと、例えばＩｎＧａＺｎＯ４の結晶を有するＣＡＡＣ−ＯＳ膜のｏｕｔ−ｏｆ−ｐｌａｎｅ法による解析では、回折角（２θ）が３１°近傍にピークが現れる場合がある。このピークは、ＩｎＧａＺｎＯ４の結晶の（００９）面に帰属されることから、ＣＡＡＣ−ＯＳ膜の結晶がｃ軸配向性を有し、ｃ軸が被形成面または上面に略垂直な方向を向いていることが確認できる。
なお、ＩｎＧａＺｎＯ４の結晶を有するＣＡＡＣ−ＯＳ膜のｏｕｔ−ｏｆ−ｐｌａｎｅ法による解析では、２θが３１°近傍のピークの他に、２θが３６°近傍にもピークが現れる場合がある。２θが３６°近傍のピークは、ＣＡＡＣ−ＯＳ膜中の一部に、ｃ軸配向性を有さない結晶が含まれることを示している。ＣＡＡＣ−ＯＳ膜は、２θが３１°近傍にピークを示し、２θが３６°近傍にピークを示さないことが好ましい。
ＣＡＡＣ−ＯＳ膜は、不純物濃度の低い酸化物半導体膜である。不純物は、水素、炭素、シリコン、遷移金属元素などの酸化物半導体膜の主成分以外の元素である。特に、シリコンなどの、酸化物半導体膜を構成する金属元素よりも酸素との結合力の強い元素は、酸化物半導体膜から酸素を奪うことで酸化物半導体膜の原子配列を乱し、結晶性を低下させる要因となる。また、鉄やニッケルなどの重金属、アルゴン、二酸化炭素などは、原子半径（または分子半径）が大きいため、酸化物半導体膜内部に含まれると、酸化物半導体膜の原子配列を乱し、結晶性を低下させる要因となる。なお、酸化物半導体膜に含まれる不純物は、キャリアトラップやキャリア発生源となる場合がある。
また、ＣＡＡＣ−ＯＳ膜は、欠陥準位密度の低い酸化物半導体膜である。例えば、酸化物半導体膜中の酸素欠損は、キャリアトラップとなることや、水素を捕獲することによってキャリア発生源となることがある。
不純物濃度が低く、欠陥準位密度が低い（酸素欠損の少ない）ことを、高純度真性または実質的に高純度真性と呼ぶ。高純度真性または実質的に高純度真性である酸化物半導体膜は、キャリア発生源が少ないため、キャリア密度を低くすることができる。したがって、当該酸化物半導体膜を用いたトランジスタは、しきい値電圧がマイナスとなる電気特性（ノーマリーオンともいう。）になることが少ない。また、高純度真性または実質的に高純度真性である酸化物半導体膜は、キャリアトラップが少ない。そのため、当該酸化物半導体膜を用いたトランジスタは、電気特性の変動が小さく、信頼性の高いトランジスタとなる。なお、酸化物半導体膜のキャリアトラップに捕獲された電荷は、放出するまでに要する時間が長く、あたかも固定電荷のように振る舞うことがある。そのため、不純物濃度が高く、欠陥準位密度が高い酸化物半導体膜を用いたトランジスタは、電気特性が不安定となる場合がある。
また、ＣＡＡＣ−ＯＳ膜を用いたトランジスタは、可視光や紫外光の照射による電気特性の変動が小さい。
次に、微結晶酸化物半導体膜について説明する。
微結晶酸化物半導体膜は、高分解能ＴＥＭ像において、結晶部を確認することのできる領域と、明確な結晶部を確認することのできない領域と、を有する。微結晶酸化物半導体膜に含まれる結晶部は、１ｎｍ以上１００ｎｍ以下、または１ｎｍ以上１０ｎｍ以下の大きさであることが多い。特に、１ｎｍ以上１０ｎｍ以下、または１ｎｍ以上３ｎｍ以下の微結晶であるナノ結晶（ｎｃ：ｎａｎｏｃｒｙｓｔａｌ）を有する酸化物半導体膜を、ｎｃ−ＯＳ（ｎａｎｏｃｒｙｓｔａｌｌｉｎｅ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）膜と呼ぶ。また、ｎｃ−ＯＳ膜は、例えば、高分解能ＴＥＭ像では、結晶粒界を明確に確認できない場合がある。
ｎｃ−ＯＳ膜は、微小な領域（例えば、１ｎｍ以上１０ｎｍ以下の領域、特に１ｎｍ以上３ｎｍ以下の領域）において原子配列に周期性を有する。また、ｎｃ−ＯＳ膜は、異なる結晶部間で結晶方位に規則性が見られない。そのため、膜全体で配向性が見られない。したがって、ｎｃ−ＯＳ膜は、分析方法によっては、非晶質酸化物半導体膜と区別が付かない場合がある。例えば、ｎｃ−ＯＳ膜に対し、結晶部よりも大きい径のＸ線を用いるＸＲＤ装置を用いて構造解析を行うと、ｏｕｔ−ｏｆ−ｐｌａｎｅ法による解析では、結晶面を示すピークが検出されない。また、ｎｃ−ＯＳ膜に対し、結晶部よりも大きいプローブ径（例えば５０ｎｍ以上）の電子線を用いる電子回折（制限視野電子回折ともいう。）を行うと、ハローパターンのような回折パターンが観測される。一方、ｎｃ−ＯＳ膜に対し、結晶部の大きさと近いか結晶部より小さいプローブ径の電子線を用いるナノビーム電子回折を行うと、スポットが観測される。また、ｎｃ−ＯＳ膜に対しナノビーム電子回折を行うと、円を描くように（リング状に）輝度の高い領域が観測される場合がある。また、ｎｃ−ＯＳ膜に対しナノビーム電子回折を行うと、リング状の領域内に複数のスポットが観測される場合がある。
ｎｃ−ＯＳ膜は、非晶質酸化物半導体膜よりも規則性の高い酸化物半導体膜である。そのため、ｎｃ−ＯＳ膜は、非晶質酸化物半導体膜よりも欠陥準位密度が低くなる。ただし、ｎｃ−ＯＳ膜は、異なる結晶部間で結晶方位に規則性が見られない。そのため、ｎｃ−ＯＳ膜は、ＣＡＡＣ−ＯＳ膜と比べて欠陥準位密度が高くなる。
次に、非晶質酸化物半導体膜について説明する。
非晶質酸化物半導体膜は、膜中における原子配列が不規則であり、結晶部を有さない酸化物半導体膜である。石英のような無定形状態を有する酸化物半導体膜が一例である。
非晶質酸化物半導体膜は、高分解能ＴＥＭ像において結晶部を確認することができない。
非晶質酸化物半導体膜に対し、ＸＲＤ装置を用いた構造解析を行うと、ｏｕｔ−ｏｆ−ｐｌａｎｅ法による解析では、結晶面を示すピークが検出されない。また、非晶質酸化物半導体膜に対し、電子回折を行うと、ハローパターンが観測される。また、非晶質酸化物半導体膜に対し、ナノビーム電子回折を行うと、スポットが観測されず、ハローパターンが観測される。
なお、酸化物半導体膜は、ｎｃ−ＯＳ膜と非晶質酸化物半導体膜との間の物性を示す構造を有する場合がある。そのような構造を有する酸化物半導体膜を、特に非晶質ライク酸化物半導体（ａ−ｌｉｋｅ ＯＳ：ａｍｏｒｐｈｏｕｓ−ｌｉｋｅ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）膜と呼ぶ。
ａ−ｌｉｋｅ ＯＳ膜は、高分解能ＴＥＭ像において鬆（ボイドともいう。）が観察される場合がある。また、高分解能ＴＥＭ像において、明確に結晶部を確認することのできる領域と、結晶部を確認することのできない領域と、を有する。ａ−ｌｉｋｅ ＯＳ膜は、ＴＥＭによる観察程度の微量な電子照射によって、結晶化が起こり、結晶部の成長が見られる場合がある。一方、良質なｎｃ−ＯＳ膜であれば、ＴＥＭによる観察程度の微量な電子照射による結晶化はほとんど見られない。
なお、ａ−ｌｉｋｅ ＯＳ膜およびｎｃ−ＯＳ膜の結晶部の大きさの計測は、高分解能ＴＥＭ像を用いて行うことができる。例えば、ＩｎＧａＺｎＯ４の結晶は層状構造を有し、Ｉｎ−Ｏ層の間に、Ｇａ−Ｚｎ−Ｏ層を２層有する。ＩｎＧａＺｎＯ４の結晶の単位格子は、Ｉｎ−Ｏ層を３層有し、またＧａ−Ｚｎ−Ｏ層を６層有する、計９層がｃ軸方向に層状に重なった構造を有する。よって、これらの近接する層同士の間隔は、（００９）面の格子面間隔（ｄ値ともいう。）と同程度であり、結晶構造解析からその値は０．２９ｎｍと求められている。そのため、高分解能ＴＥＭ像における格子縞に着目し、格子縞の間隔が０．２８ｎｍ以上０．３０ｎｍ以下である箇所においては、それぞれの格子縞がＩｎＧａＺｎＯ４の結晶のａ−ｂ面に対応する。
また、酸化物半導体膜は、構造ごとに密度が異なる場合がある。例えば、ある酸化物半導体膜の組成がわかれば、該組成と同じ組成における単結晶の密度と比較することにより、その酸化物半導体膜の構造を推定することができる。例えば、単結晶の密度に対し、ａ−ｌｉｋｅ ＯＳ膜の密度は７８．６％以上９２．３％未満となる。また、例えば、単結晶の密度に対し、ｎｃ−ＯＳ膜の密度およびＣＡＡＣ−ＯＳ膜の密度は９２．３％以上１００％未満となる。なお、単結晶の密度に対し密度が７８％未満となる酸化物半導体膜は、成膜すること自体が困難である。
上記について、具体例を用いて説明する。例えば、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１［原子数比］を満たす酸化物半導体膜において、菱面体晶構造を有する単結晶ＩｎＧａＺｎＯ４の密度は６．３５７ｇ／ｃｍ３となる。よって、例えば、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１［原子数比］を満たす酸化物半導体膜において、ａ−ｌｉｋｅ ＯＳ膜の密度は５．０ｇ／ｃｍ３以上５．９ｇ／ｃｍ３未満となる。また、例えば、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１［原子数比］を満たす酸化物半導体膜において、ｎｃ−ＯＳ膜の密度およびＣＡＡＣ−ＯＳ膜の密度は５．９ｇ／ｃｍ３以上６．３ｇ／ｃｍ３未満となる。
なお、同じ組成の単結晶が存在しない場合がある。その場合、任意の割合で組成の異なる単結晶を組み合わせることにより、所望の組成の単結晶に相当する密度を算出することができる。所望の組成の単結晶の密度は、組成の異なる単結晶を組み合わせる割合に対して、加重平均を用いて算出すればよい。ただし、密度は、可能な限り少ない種類の単結晶を組み合わせて算出することが好ましい。
なお、酸化物半導体膜は、例えば、非晶質酸化物半導体膜、ａ−ｌｉｋｅ ＯＳ膜、微結晶酸化物半導体膜、ＣＡＡＣ−ＯＳ膜のうち、二種以上を有する積層膜であってもよい。
以上説明したようにＯＳトランジスタは、極めて優れたオフ電流特性を実現できる。
［基板３０］
基板３０としては、様々な基板を用いることができ、特定のものに限定されることはない。基板３０の一例としては、半導体基板（例えば単結晶基板またはシリコン基板）、ＳＯＩ基板、ガラス基板、石英基板、プラスチック基板、金属基板、ステンレス・スチル基板、ステンレス・スチル・ホイルを有する基板、タングステン基板、タングステン・ホイルを有する基板、可撓性基板、貼り合わせフィルム、繊維状の材料を含む紙、または基材フィルムなどがある。ガラス基板の一例としては、バリウムホウケイ酸ガラス、アルミノホウケイ酸ガラス、またはソーダライムガラスなどがある。可撓性基板、貼り合わせフィルム、基材フィルムなどの一例としては、以下のものがあげられる。例えば、ポリエチレンテレフタレート（ＰＥＴ）、ポリエチレンナフタレート（ＰＥＮ）、ポリエーテルサルフォン（ＰＥＳ）に代表されるプラスチックがある。または、一例としては、アクリル等の合成樹脂などがある。または、一例としては、ポリプロピレン、ポリエステル、ポリフッ化ビニル、またはポリ塩化ビニルなどがある。または、一例としては、ポリアミド、ポリイミド、アラミド、エポキシ、無機蒸着フィルム、または紙類などがある。特に、半導体基板、単結晶基板、またはＳＯＩ基板などを用いてトランジスタを製造することによって、特性、サイズ、または形状などのばらつきが少なく、電流能力が高く、サイズの小さいトランジスタを製造することができる。このようなトランジスタによって回路を構成すると、回路の低消費電力化、または回路の高集積化を図ることができる。
ゲート電極（ＧＥ１、ＧＥ２、ＧＥ３）を形成する前に、基板３０上に下地絶縁膜を形成してもよい。下地絶縁膜としては、酸化シリコン、酸化窒化シリコン、窒化シリコン、窒化酸化シリコン、酸化ガリウム、酸化ハフニウム、酸化イットリウム、酸化アルミニウム、酸化窒化アルミニウム等がある。なお、下地絶縁膜として、窒化シリコン、酸化ガリウム、酸化ハフニウム、酸化イットリウム、酸化アルミニウム等を用いることで、基板３０から不純物（代表的にはアルカリ金属、水、水素等）が酸化物半導体膜（ＯＳ１−ＯＳ３）への拡散を抑制することができる。
［ゲート電極（ＧＥ１、ＧＥ２、ＧＥ３）］
ゲート電極（ＧＥ１、ＧＥ２、ＧＥ３）は、単層の導電膜、または２つ以上の導電膜が積層された多層構造の膜である。ゲート電極（ＧＥ１、ＧＥ２、ＧＥ３）として形成される導電膜は、アルミニウム、クロム、銅、タンタル、チタン、モリブデン、タングステンから選ばれた金属元素、または上述した金属元素を成分とする合金か、上述した金属元素を組み合わせた合金等を用いて形成することができる。また、マンガン、ジルコニウムのいずれか一または複数から選択された金属元素を用いてもよい。また、アルミニウムに、チタン、タンタル、タングステン、モリブデン、クロム、ネオジム、スカンジウムから選ばれた一または複数を組み合わせた合金膜、もしくは窒化膜を用いてもよい。また、インジウム錫酸化物、酸化タングステンを含むインジウム酸化物、酸化タングステンを含むインジウム亜鉛酸化物、酸化チタンを含むインジウム酸化物、酸化チタンを含むインジウム錫酸化物、インジウム亜鉛酸化物、酸化シリコンを含むインジウム錫酸化物等の透光性を有する導電性材料を適用することもできる。
例えば、ゲート電極（ＧＥ１、ＧＥ２、ＧＥ３）として、シリコンを含むアルミニウム膜を形成することができる。ゲート電極（ＧＥ１、ＧＥ２、ＧＥ３）を２層構造とする場合は、例えば、アルミニウム膜上にチタン膜を形成する、窒化チタン膜上にチタン膜を形成する、窒化チタン膜上にタングステン膜を形成する、窒化タンタル膜または窒化タングステン膜上にタングステン膜を形成すればよい。また、ゲート電極（ＧＥ１、ＧＥ２、ＧＥ３）を３層構造とする場合は、例えば、チタン膜と、そのチタン膜上にアルミニウム膜を積層し、さらにその上にチタン膜を形成すればよい。
スパッタリング法、真空蒸着法、パルスレーザー堆積（ＰＬＤ）法、熱ＣＶＤ法等によりゲート電極（ＧＥ１、ＧＥ２、ＧＥ３）を形成する。
なお、タングステン膜はＡＬＤを利用する成膜装置により成膜することができる。この場合には、ＷＦ６ガスとＢ２Ｈ６ガスを順次繰り返し導入して初期タングステン膜を形成し、その後、ＷＦ６ガスとＨ２ガスを用いてタングステン膜を形成する。なお、Ｂ２Ｈ６ガスに代えてＳｉＨ４ガスを用いてもよい。
ゲート電極ＧＥ１−ＧＥ３の形成は、上記形成方法の他に、電解メッキ法、印刷法、インクジェット法等で行うことが可能である。
［絶縁膜３４（ゲート絶縁膜）］
ゲート電極ＧＥ１−ＧＥ３を覆って、絶縁膜３４を形成する。絶縁膜３４は、単層の絶縁膜あるいは２層以上の多層構造の絶縁膜である。絶縁膜３４として形成される絶縁膜は、酸化物絶縁膜、窒化物絶縁膜、酸化窒化絶縁膜、および窒化酸化絶縁膜等が挙げられる。なお、本明細書において、酸化窒化物とは、窒素より酸素の含有量が多い材料であり、窒化酸化物とは酸素より窒素の含有量が多い材料とする。
絶縁膜３４として形成される絶縁膜としては、例えば、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、酸化アルミニウム、酸化ハフニウム、酸化ガリウムまたはＧａ−Ｚｎ系金属酸化物などでなる絶縁膜を形成することができる。また、このような絶縁膜として、ハフニウムシリケート（ＨｆＳｉＯｘ）、窒素が添加されたハフニウムシリケート（ＨｆＳｉｘＯｙＮｚ）、窒素が添加されたハフニウムアルミネート（ＨｆＡｌｘＯｙＮｚ）、酸化ハフニウム、酸化イットリウムなどのｈｉｇｈ−ｋ材料でなる膜を形成することができる。ｈｉｇｈ−ｋ材料を用いることでトランジスタのゲートリークを低減できる。
絶縁膜３４はゲート絶縁膜を構成する膜であるため、酸化物半導体膜（ＯＳ１、ＯＳ２、ＯＳ３）とゲート絶縁膜との界面特性を向上させるため、絶縁膜３４においてこれらの層（ＯＳ１、ＯＳ２、ＯＳ３）と接する領域は酸化物絶縁膜あるいは酸化窒化絶縁膜で形成することが好ましい。例えば、絶縁膜３４の最上層の膜は、酸化シリコン膜あるいは酸化窒化シリコン膜とすればよい。
絶縁膜３４の厚さは、例えば５ｎｍ以上４００ｎｍ以下とすればよい。その厚さは、好ましくは１０ｎｍ以上３００ｎｍ以下であり、より好ましくは５０ｎｍ以上２５０ｎｍ以下である。
スパッタリング法で酸化物半導体膜（ＯＳ１、ＯＳ２、ＯＳ３）を形成する場合、プラズマを発生させるための電源装置は、ＲＦ電源装置、ＡＣ電源装置、ＤＣ電源装置等を適宜用いることができる。
スパッタリングガスは、希ガス（代表的にはアルゴン）雰囲気、酸素雰囲気、希ガスおよび酸素の混合ガスを適宜用いる。なお、希ガスおよび酸素の混合ガスの場合、希ガスに対して酸素のガス比を高めることが好ましい。
また、ターゲットは、形成する酸化物半導体膜（ＯＳ１、ＯＳ２、ＯＳ３）の組成にあわせて、適宜選択すればよい。
なお、酸化物半導体膜（ＯＳ１、ＯＳ２、ＯＳ３）の形成にスパッタリング法を用いる場合、基板温度を１５０℃以上７５０℃以下、好ましくは１５０℃以上４５０℃以下、さらに好ましくは２００℃以上３５０℃以下とすることで、酸化物半導体膜３１−３２として、ＣＡＡＣ−ＯＳ膜を形成することができる。
また、ＣＡＡＣ−ＯＳ膜を成膜するために、以下の条件を適用することが好ましい。
成膜時の不純物混入を抑制することで、不純物によって結晶状態が崩れることを抑制できる。例えば、成膜室内に存在する不純物濃度（水素、水、二酸化炭素および窒素など）を低減すればよい。また、成膜ガス中の不純物濃度を低減すればよい。具体的には、露点が−８０℃以下、好ましくは−１００℃以下である成膜ガスを用いる。
また、成膜ガス中の酸素割合を高め、電力を最適化することで成膜時のプラズマダメージを軽減すると好ましい。成膜ガス中の酸素割合は、３０体積％以上が好ましく、１００体積％がより好ましい。
酸化物半導体膜を加熱しながら成膜することで、あるいは酸化物半導体膜を形成した後、加熱処理を行うことで、酸化物半導体膜の水素濃度を２×１０２０ａｔｏｍｓ／ｃｍ３以下、好ましくは５×１０１９ａｔｏｍｓ／ｃｍ３以下、より好ましくは１×１０１９ａｔｏｍｓ／ｃｍ３以下、５×１０１８ａｔｏｍｓ／ｃｍ３未満、好ましくは１×１０１８ａｔｏｍｓ／ｃｍ３以下、より好ましくは５×１０１７ａｔｏｍｓ／ｃｍ３以下、さらに好ましくは１×１０１６ａｔｏｍｓ／ｃｍ３以下とすることができる。
なお、加熱処理は、３５０℃より高く６５０℃以下、好ましくは４５０℃以上６００℃以下で行うことで、後述するＣＡＡＣ化率が、７０％以上１００％未満、好ましくは８０％以上１００％未満、好ましくは９０％以上１００％未満、より好ましくは９５％以上９８％以下である酸化物半導体膜を得ることができる。また、水素、水等の含有量が低減された酸化物半導体膜を得ることが可能である。すなわち、不純物濃度が低く、欠陥準位密度の低い酸化物半導体膜を形成することができる。
ＡＬＤを利用する成膜装置により酸化物半導体膜を形成することができる。例えばＩｎＧａＺｎＯＸ（Ｘ＞０）膜を成膜する場合には、Ｉｎ（ＣＨ３）３ガスとＯ３ガスを順次繰り返し導入してＩｎＯ２層を形成し、その後、Ｇａ（ＣＨ３）３ガスとＯ３ガスを用いてＧａＯ層を形成し、更にその後Ｚｎ（ＣＨ３）２ガスとＯ３ガスを用いてＺｎＯ層を形成する。なお、これらの層の順番はこの例に限らない。また、これらのガスを混ぜてＩｎＧａＯ２層やＩｎＺｎＯ２層、ＧａＩｎＯ層、ＺｎＩｎＯ層、ＧａＺｎＯ層などの混合化合物層を形成してもよい。なお、Ｏ３ガスに変えてＡｒ等の不活性ガスでバブリングしたＨ２Ｏガスを用いてもよいが、Ｈを含まないＯ３ガスを用いる方が好ましい。また、Ｉｎ（ＣＨ３）３ガスにかえて、Ｉｎ（Ｃ２Ｈ５）３ガスを用いてもよい。また、Ｇａ（ＣＨ３）３ガスにかえて、Ｇａ（Ｃ２Ｈ５）３ガスを用いてもよい。また、Ｚｎ（ＣＨ３）２ガスを用いてもよい。
酸化物半導体膜３２、および酸化物半導体膜３３は、トランジスタのチャネルが形成される膜であり、その膜厚を３ｎｍ以上２００ｎｍ以下とすることができる。それらの厚さは、好ましくは３ｎｍ以上１００ｎｍ以下であり、さらに好ましくは３０ｎｍ以上５０ｎｍ以下である。酸化物半導体膜３１の膜厚は例えば、３ｎｍ以上１００ｎｍ以下とすることができ、好ましくは３ｎｍ以上３０ｎｍ以下であり、より好ましくは３ｎｍ以上１５ｎｍ以下である。酸化物半導体膜３１は、酸化物半導体膜３２、酸化物半導体膜３３よりも薄く形成することが好ましい。
ここでは、酸化物半導体膜３１、３２、３３として、Ｉｎ−Ｇａ−Ｚｎ膜をスパッタリング法で成膜する。これらの成膜に用いられるターゲットの金属元素の原子数比（Ｉｎ：Ｇａ：Ｚｎ）は、例えば、酸化物半導体膜３１は１：３：６であり、酸化物半導体膜３２は３：１：２であり、酸化物半導体膜３３は、１：１：１．２または１：１：１とすることができる。また、酸化物半導体膜３１、３２、３３の厚さは、それぞれ、５ｎｍ、３５ｎｍ、３５ｎｍとすることができる。
［ソース電極、ドレイン電極］
電極（ＳＥ１、ＤＥ１、ＳＥ２、ＤＥ２、ＳＥ３、ＤＥ３）はゲート電極（ＧＥ１、ＧＥ２、ＧＥ３）と同様に形成することができる。
例えば、厚さ５０ｎｍの銅−マンガン合金膜、厚さ４００ｎｍの銅膜、および厚さ１００ｎｍの銅−マンガン合金膜の順に、これらの膜をスパッタリング法により積層することで、３層構造の電極（ＳＥ１、ＤＥ１、ＳＥ２、ＤＥ２、ＳＥ３、ＤＥ３）を形成することができる。
発光装置の駆動回路などに用いられるトランジスタのように、高速で動作させるトランジスタには、トランジスタ（ＴＡ１、ＴＡ２）、あるいはトランジスタ（ＴＡ３、ＴＡ４、ＴＣ１）のように、チャネル長を短くすることが好ましい。このようなトランジスタのチャネル長は、２．５μｍ未満とすることが好ましい。例えば、２．２μｍ以下とすればよい。本実施の形態のトランジスタでは、チャネル長はソース電極とドレイン電極間の距離で決定されるため、チャネル長の最小値は、電極（ＳＥ１、ＤＥ１、ＳＥ２、ＤＥ２、ＳＥ３、ＤＥ３）となる導電膜を加工する精度で制約される。本実施の形態のトランジスタでは、例えば、チャネル長は０．５μｍ以上、あるいは１．０μｍ以上とすることができる。
［絶縁膜３５、３６］
例えば、『３５』としては、２層構造の絶縁膜を形成することができる。ここでは、『３５』の１層目の膜を絶縁膜３５ａと呼び、２層目の膜を絶縁膜３５ｂと呼ぶことにする。
絶縁膜３５ａとしては、例えば酸化シリコンなどでなる酸化物絶縁膜、あるいは窒素を含み、且つ欠陥量の少ない酸化物絶縁膜を形成することができる。窒素を含み、且つ欠陥量の少ない酸化物絶縁膜の代表例としては、酸化窒化シリコン膜、酸化窒化アルミニウム膜等がある。
欠陥の少ない酸化物絶縁膜は、１００Ｋ以下のＥＳＲで測定して得られたスペクトルにおいてｇ値が２．０３７以上２．０３９以下の第１のシグナル、ｇ値が２．００１以上２．００３以下の第２のシグナル、およびｇ値が１．９６４以上１．９６６以下の第３のシグナルが観測される。なお、第１のシグナルおよび第２のシグナルのスプリット幅、並びに第２のシグナルおよび第３のシグナルのスプリット幅は、ＸバンドのＥＳＲ測定において約５ｍＴである。また、ｇ値が２．０３７以上２．０３９以下の第１のシグナル、ｇ値が２．００１以上２．００３以下の第２のシグナル、およびｇ値が１．９６４以上１．９６６以下である第３のシグナルのスピンの密度の合計が１×１０１８ｓｐｉｎｓ／ｃｍ３未満であり、代表的には１×１０１７ｓｐｉｎｓ／ｃｍ３以上１×１０１８ｓｐｉｎｓ／ｃｍ３未満である。
なお、１００Ｋ以下のＥＳＲスペクトルにおいてｇ値が２．０３７以上２．０３９以下の第１シグナル、ｇ値が２．００１以上２．００３以下の第２のシグナル、およびｇ値が１．９６４以上１．９６６以下の第３のシグナルは、窒素酸化物（ＮＯｘ、ｘは０より大きく２以下、好ましくは１以上２以下）起因のシグナルに相当する。窒素酸化物の代表例としては、一酸化窒素、二酸化窒素等がある。即ち、ｇ値が２．０３７以上２．０３９以下の第１のシグナル、ｇ値が２．００１以上２．００３以下の第２のシグナル、およびｇ値が１．９６４以上１．９６６以下である第３のシグナルのスピンの密度の合計が少ないほど、酸化物絶縁膜に含まれる窒素酸化物の含有量が少ないといえる。
絶縁膜３５ａが、窒素酸化物の含有量が少ない膜であることで、絶縁膜３５ａと層（ＯＳ１、ＯＳ２、ＯＳ３）との界面におけるキャリアのトラップを低減することが可能である。この結果、トランジスタのしきい値電圧のシフトを低減することが可能であり、トランジスタの電気的特性の変動を低減することができる。
また、トランジスタの信頼性向上のため、絶縁膜３５ａは、ＳＩＭＳ（Ｓｅｃｏｎｄａｒｙ Ｉｏｎ Ｍａｓｓ Ｓｐｅｃｔｒｏｍｅｔｒｙ）で測定される窒素濃度が６×１０２０／ｃｍ３以下であることが好ましい。それは、トランジスタの作製工程中に絶縁膜３５ａにおいて、窒素酸化物が生成されにくくなるからである。
絶縁膜３５ａとして、窒素を含み、且つ欠陥量の少ない酸化物絶縁膜の一例として、ＣＶＤ法により酸化窒化シリコン膜を形成することができる。この場合、原料ガスとしては、シリコンを含む堆積性気体および酸化性気体を用いることが好ましい。シリコンを含む堆積性気体の代表例としては、シラン、ジシラン、トリシラン、フッ化シラン等がある。酸化性気体としては、一酸化二窒素、二酸化窒素等がある。
また、上記の堆積性気体の流量に対して酸化性気体の流量を２０倍より大きく１００倍未満、好ましくは４０倍以上８０倍以下とし、処理室内の圧力を１００Ｐａ未満、好ましくは５０Ｐａ以下とするＣＶＤ法を用いることで、絶縁膜３５ａとして、窒素を含み、且つ欠陥量の少ない酸化物絶縁膜を形成することができる。
絶縁膜３５ｂとして、例えば、化学量論的組成を満たす酸素よりも多くの酸素を含む酸化物絶縁膜を用いて形成することができる。化学量論的組成を満たす酸素よりも多くの酸素を含む酸化物絶縁膜は、加熱により酸素の一部が脱離する。化学量論的組成を満たす酸素よりも多くの酸素を含む酸化物絶縁膜は、ＴＤＳ分析にて、酸素原子に換算しての酸素の脱離量が１．０×１０１８ａｔｏｍｓ／ｃｍ３以上、好ましくは３．０×１０２０ａｔｏｍｓ／ｃｍ３以上である酸化物絶縁膜である。なお、上記ＴＤＳ分析時における膜の表面温度としては１００℃以上７００℃以下、または１００℃以上５００℃以下の範囲が好ましい。
絶縁膜３５ｂとしては、厚さが３０ｎｍ以上５００ｎｍ以下、好ましくは５０ｎｍ以上４００ｎｍ以下の、酸化シリコン、酸化窒化シリコン等を用いることができる。絶縁膜３５ｂとして、化学量論的組成を満たす酸素よりも多くの酸素を含む酸化物絶縁膜を用いて形成する場合、化学量論的組成を満たす酸素よりも多くの酸素を含む酸化物絶縁膜として酸化窒化シリコン膜をＣＶＤ法を用いて形成することができる。
絶縁膜３５ｂとして、酸化シリコン膜または酸化窒化シリコン膜を形成する場合、次のような条件で成膜を行うことができる。プラズマＣＶＤ装置の真空排気された処理室内に載置された基板を１８０℃以上２８０℃以下、さらに好ましくは２００℃以上２４０℃以下に保持し、処理室に原料ガスを導入して処理室内における圧力を１００Ｐａ以上２５０Ｐａ以下、さらに好ましくは１００Ｐａ以上２００Ｐａ以下とし、処理室内に設けられる電極に０．１７Ｗ／ｃｍ２以上０．５Ｗ／ｃｍ２以下、さらに好ましくは０．２５Ｗ／ｃｍ２以上０．３５Ｗ／ｃｍ２以下の高周波電力を供給する。
絶縁膜３６としては、少なくとも、水素および酸素のブロッキング効果を有する膜を用いる。さらに、好ましくは、酸素、水素、水、アルカリ金属、アルカリ土類金属等のブロッキング効果を有する。代表的には、窒化シリコンなどの窒化物絶縁膜を形成すればよい。窒化シリコン膜の他、窒化酸化シリコン膜、窒化アルミニウム膜、窒化酸化アルミニウム膜等も用いることができる。
また、絶縁膜３６を構成する膜として酸素、水素、水等に対してブロッキング効果を有する酸化物絶縁膜を設けてもよい。このような酸化物絶縁膜としては、酸化アルミニウム、酸化窒化アルミニウム、酸化ガリウム、酸化窒化ガリウム、酸化イットリウム、酸化窒化イットリウム、酸化ハフニウム、酸化窒化ハフニウム等がある。
また、絶縁膜３６の厚さは５０ｎｍ以上３００ｎｍ以下とすればよく、好ましくは１００ｎｍ以上２００ｎｍ以下である。酸素、水素、水等に対してブロッキング効果を有する絶縁膜３６を形成することで、酸化物半導体膜３１乃至酸化物半導体膜３３から外部への酸素の拡散を防ぎ、また外部から酸化物半導体膜３１乃至酸化物半導体膜３３への水素、水等の侵入を防ぐことができる。
絶縁膜３６としてプラズマＣＶＤ法により窒化シリコン膜を形成する場合、シリコンを含む堆積性気体、窒素、およびアンモニアを原料ガスとして用いることが好ましい。これらの原料ガスを用いることで、プラズマ中でアンモニアが解離し、活性種が発生する。当該活性種が、シリコンを含む堆積性気体に含まれるシリコンおよび水素の結合、および窒素の三重結合を切断する。この結果、シリコンおよび窒素の結合が促進され、シリコンおよび水素の結合が少なく、欠陥が少なく、緻密な窒化シリコン膜を形成することができる。一方、原料ガスにおいて、窒素に対するアンモニアの量が多いと、シリコンを含む堆積性気体および窒素それぞれの分解が進まず、シリコンおよび水素結合が残存してしまい、欠陥が増大した、且つ粗な窒化シリコン膜が形成されてしまう。これらのため、原料ガスにおいて、アンモニアに対する窒素の流量比を５以上５０以下、好ましくは１０以上５０以下とすることが好ましい。
絶縁膜３５を形成した後、加熱処理を行ってもよい。該加熱処理の温度は、代表的には、１５０℃以上基板歪み点未満、好ましくは２００℃以上４５０℃以下、更に好ましくは３００℃以上４５０℃以下とする。当該加熱処理により、絶縁膜３５の２層目を構成する酸化物絶縁膜に含まれる酸素を、酸化物半導体膜３１乃至酸化物半導体膜３３に移動させて、これらに含まれる酸素欠損を低減することができる。加熱処理は、例えば、窒素および酸素を含む混合ガス雰囲気で、加熱温度３５０℃、加熱時間１時間とすればよい。
また、絶縁膜３６を形成した後、酸化物半導体膜３１乃至酸化物半導体膜３３から水素等を放出させることを目的として加熱処理を行ってもよい。この加熱処理は、例えば、窒素および酸素を含む混合ガス雰囲気で、加熱温度３５０℃、加熱時間１時間とすればよい。
［バックゲート電極］
バックゲート電極（ＢＧＥ１、ＢＧＥ２）はゲート電極（ＧＥ１、ＧＥ２、ＧＥ３）と同様に形成することができる。
以下、トランジスタのいくつかの他の構成例を示す。
（トランジスタＴＡ３、ＴＡ４）
図３１（Ａ）、図３１（Ｂ）に、それぞれ、トランジスタＴＡ３、トランジスタＴＡ４の上面図（レイアウト図）と、その回路記号を示す。図３２（Ａ）、図３２（Ｂ）に、トランジスタＴＡ３のａ７−ａ８線およびｂ７−ｂ８線による断面図、並びにトランジスタＴＡ４のａ９−ａ１０線およびｂ９−ｂ１０線による断面図を示す。
トランジスタＴＡ３は、ゲート電極ＧＥ４、酸化物半導体膜ＯＳ４、ソース電極ＳＥ４、ドレイン電極ＤＥ４、およびバックゲート電極ＢＧＥ４を有する。トランジスタＴＡ３は、トランジスタＴＡ１の変形例であり、電極ＢＧＥ４が、２つの開口ＣＧ４、ＣＧ５において、電極ＧＥ４と接している点がトランジスタＴＡ１と異なり、他はトランジスタＴＡ１と同様である。図３２（Ｂ）に示すように、チャネル幅方向で、膜ＯＳ４が電極ＧＥ４と電極ＢＧＥ４で囲まれており、トランジスタＴＡ３の強度をより向上させることができる。
トランジスタＴＡ４は、ゲート電極ＧＥ５、酸化物半導体膜ＯＳ５、ソース電極ＳＥ５、ドレイン電極ＤＥ５、およびバックゲート電極ＢＧＥ５を有する。トランジスタＴＡ４は、トランジスタＴＡ２の変形例であり、電極ＢＧＥ５を電極ＧＥ５と接続せず、電極ＢＧＥ５を電極ＧＥ５に異なる信号や電位を入力可能としている。例えば、電極ＧＥ５にトランジスタＴＡ４の導通状態を制御する信号を入力し、電極ＢＧＥ５にトランジスタＴＡ４のしきい値電圧を補正するような信号や電位を入力することが可能である。
（トランジスタＴＣ１、ＴＢ２、ＴＤ１）
図３３（Ａ）、図３３（Ｂ）、図３３（Ｃ）に、それぞれ、トランジスタＴＣ１、トランジスタＴＢ２、およびトランジスタＴＤ１の上面図（レイアウト図）と、その回路記号を示す。図３４（Ａ）、図３４（Ｂ）に、トランジスタＴＣ１のａ１１−ａ１２線およびｂ１１ｂ１２線による断面図、トランジスタＴＢ２のａ１３−ａ１４線およびｂ１３−ｂ１４線による断面図、並びにトランジスタＴＤ１のａ１５−ａ１６線およびｂ１５−ｂ１６線による断面図を示す。
トランジスタＴＣ１は、ゲート電極ＧＥ６、酸化物半導体膜ＯＳ６、ソース電極ＳＥ６、ドレイン電極ＤＥ６、およびバックゲート電極ＢＧＥ６を有する。電極ＢＧＥ６は開口ＣＧ６において電極ＧＥ６に接している。トランジスタＴＣ１は、トランジスタＴＡ１の変形例であり、膜ＯＳ６が２層構造としている。膜ＯＳ６は、『３２』と『３３』とでなる。トランジスタＴＣ１もトランジスタＴＡ１と同様に、チャネル形成領域が『３２』で構成されるトランジスタである。そのため、トランジスタＴＣ１も、トランジスタＴＡ１と同程度に高い電界効果移動のトランジスタであり、代表的には、電界効果移動度が１０ｃｍ２／Ｖｓより大きく６０ｃｍ２／Ｖｓ未満、好ましくは１５ｃｍ２／Ｖｓ以上５０ｃｍ２／Ｖｓ未満のトランジスタである。よって、トランジスタＴＣ１もトランジスタＴＡ１と同様に、駆動回路のような高速動作させるトランジスタに好適である。
トランジスタＴＢ２は、ゲート電極ＧＥ７、酸化物半導体膜ＯＳ７、ソース電極ＳＥ７、ドレイン電極ＤＥ７、およびバックゲート電極ＢＧＥ７を有する。電極ＢＧＥ７は開口ＣＧ７において電極ＧＥ７に接している。トランジスタＴＢ２は、トランジスタＴＢ１の変形例であり、電極ＢＧＥ７を有する点でトランジスタＴＢ２と異なる。トランジスタＴＢ２は、電極ＧＥ７と接続された電極ＢＧＥ７を有しているため、トランジスタＴＢ１よりもオン電流が高く、また機械的な強度が向上されている。
トランジスタＴＤ１は、ゲート電極ＧＥ８、酸化物半導体膜ＯＳ８、ソース電極ＳＥ８、およびドレイン電極ＤＥ８を有する。トランジスタＴＤ１は、トランジスタＴＢ１の変形例であり、膜ＯＳ８全体が電極ＧＥ８に重なっており、電極ＧＥ８の端部の外側にある部分を有していない。このように、トランジスタＴＤ１は、膜ＯＳ８がトランジスタＴＢ１よりも光に曝されにくい構造となっているため、画素部のトランジスタに好適である。
なお、トランジスタＴＡ１、トランジスタＴＡ２およびトランジスタＴＢ１を構成する膜（絶縁膜、酸化物半導体膜、金属酸化物膜、導電膜等）は、スパッタリング法、化学気相堆積（ＣＶＤ）法、真空蒸着法、パルスレーザー堆積（ＰＬＤ）法を用いて形成することができる。あるいは、塗布法や印刷法で形成することができる。成膜方法としては、スパッタリング法、プラズマ化学気相堆積（ＰＥＣＶＤ）法が代表的であるが、熱ＣＶＤ法でもよい。熱ＣＶＤ法の例として、ＭＯＣＶＤ（有機金属化学堆積）法やＡＬＤ（原子層成膜）法を使ってもよい。
熱ＣＶＤ法は、チャンバー内を大気圧または減圧下とし、原料ガスと酸化剤を同時にチャンバー内に送り、基板近傍または基板上で反応させて基板上に堆積させることで成膜を行う。このように、熱ＣＶＤ法は、プラズマを発生させない成膜方法であるため、プラズマダメージにより欠陥が生成されることが無いという利点を有する。
また、ＡＬＤ法は、チャンバー内を大気圧または減圧下とし、反応のための原料ガスが順次にチャンバーに導入され、そのガス導入の順序を繰り返すことで成膜を行う。例えば、それぞれのスイッチングバルブ（高速バルブともよぶ）を切り替えて２種類以上の原料ガスを順番にチャンバーに供給し、複数種の原料ガスが混ざらないように第１の原料ガスと同時またはその後に不活性ガス（アルゴン、或いは窒素など）などを導入し、第２の原料ガスを導入する。なお、同時に不活性ガスを導入する場合には、不活性ガスはキャリアガスとなり、また、第２の原料ガスの導入時にも同時に不活性ガスを導入してもよい。また、不活性ガスを導入する代わりに真空排気によって第１の原料ガスを排出した後、第２の原料ガスを導入してもよい。第１の原料ガスが基板の表面に吸着して第１の単原子層を成膜し、後から導入される第２の原料ガスと反応して、第２の単原子層が第１の単原子層上に積層されて薄膜が形成される。
このガス導入順序を制御しつつ所望の厚さになるまで複数回繰り返すことで、段差被覆性に優れた薄膜を形成することができる。薄膜の厚さは、ガス導入順序を繰り返す回数によって調節することができるため、精密な膜厚調節が可能であり、微細なトランジスタを作製する場合に適している。
＜トランジスタの構成例２＞
本発明の一態様にかかる表示装置に用いられるトランジスタは、非晶質、微結晶、多結晶または単結晶である、シリコンまたはゲルマニウムなどの半導体膜または半導体基板に、チャネル形成領域を有していても良い。シリコンの薄膜を用いてトランジスタを形成する場合、当該薄膜には、プラズマＣＶＤ法などの気相成長法若しくはスパッタリング法で作製された非晶質シリコン、非晶質シリコンをレーザーアニールなどの処理により結晶化させた多結晶シリコン、単結晶シリコンウェハに水素イオン等を注入して表層部を剥離した単結晶シリコンなどを用いることができる。
図３５（Ａ）、（Ｂ）に、本発明の一態様にかかる表示装置に用いることができる、薄膜のシリコン膜を用いたトランジスタの断面図を例示する。図３５（Ａ）、（Ｂ）では、ｎチャネル型のトランジスタ７０と、ｐチャネル型のトランジスタ７１とを示す。
トランジスタ７０は、絶縁表面を有する基板７２上に、ゲートとして機能する導電膜７３と、導電膜７３上の絶縁膜７４と、絶縁膜７４を間に介して導電膜７３と重畳する半導体膜７５と、半導体膜７５上の絶縁膜７６と、絶縁膜７６を間に介して半導体膜７５と重畳し、なおかつゲートとして機能する導電膜７７ａおよび導電膜７７ｂと、導電膜７７ａおよび導電膜７７ｂ上の絶縁膜７８と、絶縁膜７８上の絶縁膜７９と、絶縁膜７８および絶縁膜７９に設けられた開口において半導体膜７５に電気的に接続され、なおかつソースまたはドレインとして機能する導電膜８０および導電膜８１とを有する。
導電膜７７ｂは、チャネル長方向における幅が導電膜７７ａよりも短く、導電膜７７ａおよび導電膜７７ｂは、絶縁膜７６側から順に積層されている。また、半導体膜７５は、導電膜７７ｂと重畳する位置にチャネル形成領域８２と、チャネル形成領域８２を間に挟むように位置する一対のＬＤＤ（Ｌｉｇｈｔ Ｄｏｐｅｄ Ｄｒａｉｎ）領域８３と、チャネル形成領域８２、ＬＤＤ領域８３を間に挟むように位置する一対の不純物領域８４とを有する。一対の不純物領域８４はソース領域またはドレイン領域として機能する。また、ＬＤＤ領域８３、および不純物領域８４は、ｎ型の導電型を半導体膜７５に付与する不純物元素、例えば、ボロン（Ｂ）、アルミニウム（Ａｌ）、ガリウム（Ｇａ）等が添加されている。
また、トランジスタ７１は、絶縁表面を有する基板７２上に、ゲートとして機能する導電膜８５と、導電膜８５上の絶縁膜７４と、絶縁膜７４を間に介して導電膜８５と重畳する半導体膜８６と、半導体膜８６上の絶縁膜７６と、絶縁膜７６を間に介して半導体膜８６と重畳し、なおかつゲートとして機能する導電膜８７ａおよび導電膜８７ｂと、導電膜８７ａおよび導電膜８７ｂ上の絶縁膜７８と、絶縁膜７８上の絶縁膜７９と、絶縁膜７８および絶縁膜７９に設けられた開口において半導体膜８６に電気的に接続され、なおかつソースまたはドレインとして機能する導電膜８８および導電膜８９とを有する。
導電膜８７ｂは、チャネル長方向における幅が導電膜８７ａよりも短く、導電膜８７ａおよび導電膜８７ｂは、絶縁膜７６側から順に積層されている。また、半導体膜７５は、導電膜８７ｂと重畳する位置にチャネル形成領域９０と、チャネル形成領域９０を間に挟むように位置する一対の不純物領域９１とを有する。一対の不純物領域９１はソース領域またはドレイン領域として機能する。また、不純物領域９１は、ｐ型の導電型を半導体膜８６に付与する不純物元素、例えば、リン（Ｐ）、ヒ素（Ａｓ）等が添加されている。
なお、半導体膜７５または半導体膜８６は、様々な技術により結晶化しても良い。様々な結晶化方法として、レーザ光を用いたレーザ結晶化法、触媒元素を用いる結晶化法がある。或いは、触媒元素を用いる結晶化法とレーザ結晶化法とを組み合わせて用いることもできる。また、基板７２として石英のような耐熱性に優れている基板を用いる場合、電熱炉を使用した熱結晶化方法、赤外光を用いたランプアニール結晶化法、触媒元素を用いる結晶化法、９５０℃程度の高温アニールを組み合わせた結晶化法を用いても良い。
なお図３５（Ａ）では、ゲートとして機能する導電膜７７ａ、７７ｂと、バックゲート電極として機能する導電膜７３を有する構成を示しているが、他の構成でもよい。例えば、図３５（Ｂ）に図示するように、バックゲート電極として機能する導電膜７３を省略してもよい。また、図３５（Ａ）では、ゲートとして機能する導電膜８７ａ、８７ｂと、バックゲート電極として機能する導電膜８５を有する構成を示しているが、他の構成でもよい。例えば、図３５（Ｂ）に図示するように、バックゲート電極として機能する導電膜８５を省略してもよい。なお図３５（Ｂ）の構造は、ＯＳトランジスタに適用可能である。
また、図３６（Ａ）には、図３５（Ａ）に示すｎチャネル型のトランジスタ７０に対応する、トランジスタ７０Ａの上面図を示す。図３６（Ｂ）は、トランジスタ７０Ａのチャネル長方向を表すＬ１−Ｌ２線による断面図である。図３６（Ｃ）は、トランジスタ７０Ａのチャネル幅方向を表すＷ１−Ｗ２線による断面図である。
図３６（Ａ）では、導電膜７７、導電膜７３、半導体膜７５、導電膜８０、導電膜８１、開口９３、開口９４、開口９５および開口９６を示している。導電膜７７は、ゲートとして機能する。導電膜７３はバックゲートとして機能する。図３６（Ａ）での説明において、同じ符号を付した構成の詳細については、図３５（Ａ）での説明と同様であるため、ここでは省略する。開口９３、９４は、半導体膜７５と、導電膜８０、導電膜８１とを接続するための開口である。開口９５、９６は、導電膜７７と、導電膜７３と電気的に接続するための開口である。
図３６（Ｂ）では、基板７２上に、導電膜７３と、絶縁膜７４と、絶縁膜７４を間に介して導電膜７３と重畳する半導体膜７５と、半導体膜７５上の絶縁膜７６と、絶縁膜７６を間に介して半導体膜７５と重畳し、なおかつゲートとして機能する導電膜７７ａおよび導電膜７７ｂと、導電膜７７ａおよび導電膜７７ｂ上の絶縁膜７８と、絶縁膜７８上の絶縁膜７９と、絶縁膜７８および絶縁膜７９に設けられた開口９３、９４において半導体膜７５に電気的に接続され、なおかつソースまたはドレインとして機能する導電膜８０および導電膜８１とが設けられている。半導体膜７５は、チャネル形成領域８２と、ＬＤＤ領域８３と、不純物領域８４とを有する。図３６（Ｂ）での説明において、同じ符号を付した構成の詳細については、図３５（Ａ）での説明と同様であるため、ここでは省略する。
図３６（Ｃ）では、基板７２上に、導電膜７３と、絶縁膜７４と、チャネル形成領域８２と、絶縁膜７６と、開口９５、９６において導電膜７３に電気的に接続された導電膜７７ａおよび導電膜７７ｂと、導電膜７７ａおよび導電膜７７ｂ上の絶縁膜７８と、絶縁膜７８上の絶縁膜７９と、を有する。半導体膜７５は、チャネル形成領域８２と、ＬＤＤ領域８３と、不純物領域８４とを有する。図３６（Ｃ）での説明において、同じ符号を付した構成の詳細については、図３５（Ａ）での説明と同様であるため、ここでは省略する。
図３６（Ａ）乃至（Ｃ）に示す上面図及び断面図の構成では、ゲートである導電膜７７、導電膜７７と電気的に接続されたバックゲートである導電膜７３によって、半導体膜７５のチャネル形成領域８２のチャネル幅方向を電気的に取り囲む構造としている。つまり当該構造は、チャネル形成領域の上面、下面及び側面から、チャネル形成領域を包み込む構造とすることができる。そのため、オン電流を高めることができ、チャネル幅方向のサイズ縮小を図ることができる。また、チャネル形成領域を導電膜で取り囲む構成とするため、チャネル形成領域の遮光を容易に行うことができ、チャネル形成領域に意図しない光が照射されることによる光励起を抑制することができる。
また図３６（Ａ）乃至（Ｃ）に示す上面図及び断面図の構成では、半導体層７５におけるＷ１−Ｗ２方向での側端部における意図しない導電性の上昇による導通状態を抑制することができる。また半導体層７５内に添加した不純物元素の分布ばらつきの影響を小さくすることができる。
また図３６（Ａ）乃至（Ｃ）に示す上面図及び断面図の構成では、ゲートとバックゲートとを電気的に接続する構成としたが、別々の電圧とする構成も有効である。当該構成は、特にｎチャネル型のみで構成する回路、所謂単極性回路とする際に有効である。つまり、バックゲートに電圧を印加することでトランジスタの閾値電圧を制御できるため、閾値電圧の異なるトランジスタでＥＤ−ＭＯＳでインバータ回路などのロジック回路を構成することができる。このようなロジック回路を、画素を駆動するための駆動回路に適用することで駆動回路が占める面積を縮小することができるため、表示装置の狭額縁化を実現することができる。また、バックゲートの電圧をトランジスタがオフになるような電圧にすることで、トランジスタをオフ状態にした際のオフ電流をより小さくすることができる。そのため、表示装置のリフレッシュレートを大きくしても、書き込んだ電圧を保持し続けさせることができる。そのため、書き込み回数を少なくすることによる表示装置の低消費電力化を見込むことができる。
なお図３６（Ａ）乃至（Ｃ）に示す上面図及び断面図は、一例であり他の構成とすることもできる。例えば、図３７（Ａ）乃至（Ｃ）に図３６（Ａ）乃至（Ｃ）とは異なる上面図及び断面図を示す。
図３７（Ａ）乃至（Ｃ）に示す構成が、図３６（Ａ）乃至（Ｃ）に示す構成と異なる点は、ゲートとなる導電層７７を単層で形成している点にある。また開口９５，９６の位置を、よりチャネル形成領域８２側に近づけた点にある。このようにすることで、チャネル形成領域の上面、下面及び側面から、チャネル形成領域に向けて電界をかけやすくすることができる。また、当該構成としても、図３６（Ａ）乃至（Ｃ）と同様の効果を奏することができる。
また別の構成として、図３８（Ａ）乃至（Ｃ）に図３６（Ａ）乃至（Ｃ）、及び図３７（Ａ）乃至（Ｃ）とは異なる上面図及び断面図を示す。
図３８（Ａ）乃至（Ｃ）に示す構成が、図３６（Ａ）乃至（Ｃ）、及び図３７（Ａ）乃至（Ｃ）に示す構成と異なる点は、バックゲートとなる導電層７３を導電膜７３ａおよび導電膜７３ｂで構成し、導電膜７３ｂを導電膜７３ａで取り囲む構造としている点にある。当該構成としても、図３６（Ａ）乃至（Ｃ）と同様の効果を奏することができる。
加えて図３８（Ａ）乃至（Ｃ）の構成では、導電膜７３ｂに可動性の元素（例えば、銅（Ｃｕ））を用いた場合においても、可動性の元素が半導体層７５に侵入し半導体層７５が劣化することを防止できる。
なお配線の被形成面にある、バリア膜として機能する導電膜７３ａの材料としては、高融点材料であるタングステン（Ｗ）、モリブデン（Ｍｏ）、クロム（Ｃｒ）、チタン（Ｔｉ）、タンタル（Ｔａ）のいずれか、あるいはその合金（例えば、Ｗ‐Ｍｏ、Ｍｏ‐Ｃｒ、Ｔａ‐Ｍｏ）、あるいはその窒化物（例えば、窒化タングステン、窒化チタン、窒化タンタル等を用いることができる。形成方法としてはスパッタ法、ＣＶＤ法等を用いることができる。また導電膜７３ｂの材料としては、銅（Ｃｕ）が好ましいが、低抵抗材料であれば特に限られない。例えば、銀（Ａｇ）、アルミニウム（Ａｌ）、金（Ａｕ）、及びそれらの合金等を用いることもできる。導電膜７３ｂを形成する方法としてはスパッタ法が好ましいが、レジストマスク１０２にダメージを与えない条件を選択することで、ＣＶＤ法を用いることもできる。
＜トランジスタの作製工程について＞
次いで、上述したトランジスタ、ここでは特に図３５乃至３８で説明したバックゲート電極を有するトランジスタ、及び該トランジスタ上に設けた発光素子の断面図を示して、その作製工程の一例を説明する。なお図３９乃至４１では、一例として、基板上にｐチャネル型とｎチャネル型のトランジスタを形成する工程を説明しているが、単極性で回路を構成する場合には、一方の極性のトランジスタを作製する工程を採用して行えばよい。
まず図３９（Ａ）に示すように、基板５０１の絶縁表面上に、バックゲート電極として機能する導電膜５０２を設ける。導電膜５０２は、Ａｌ、Ｗ、Ｍｏ、Ｔｉ、Ｔａから選ばれた一種又は複数種からなる導電性の材料で形成することができる。本実施の形態ではタングステンを用いたが、窒化タンタルの上にタングステンを積層したものを導電膜５０２として用いても良い。また、単層ではなく複数の層で構成されていても良い。
基板５０１には、例えばバリウムホウケイ酸ガラスや、アルミノホウケイ酸ガラスなどのガラス基板、石英基板、セラミック基板等を用いることができる。また、金属基板またはシリコン基板の表面に絶縁膜を形成したものを用いても良い。プラスチック等の可撓性を有する合成樹脂からなる基板は、一般的に上記基板と比較して耐熱温度が低い傾向にあるが、作製工程における処理温度に耐え得るのであれば用いることが可能である。
次に、導電膜５０２を覆うように絶縁膜５０３を設ける。絶縁膜５０３は、絶縁膜５０３ａ、絶縁膜５０３ｂを積層して設ける。絶縁膜５０３ａは、一例として酸窒化珪素膜を用いる。絶縁膜５０３ｂは、一例として酸化珪素膜又は酸窒化珪素膜を用いる。なお絶縁膜５０３はこの構成に限定されず、単層の絶縁膜で形成されていても良いし、３層以上の絶縁膜で形成されていても良い。また材料もこれに限定されない。
絶縁膜５０３の表面（ここでは絶縁膜５０３ｂの表面）は、先に形成した導電膜５０２に起因する凹凸を有している場合がある。この場合、凹凸を平坦化する工程を設けることが望ましい。本実施の形態ではＣＭＰ（Ｃｈｅｍｉｃａｌ−Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）を用いて平坦化を行なう。
次に、絶縁膜５０３の上に、非晶質半導体膜５０４をプラズマＣＶＤ法で形成する。非晶質半導体膜５０４は含有水素量にもよるが、好ましくは４００乃至５５０℃で数時間加熱して脱水素処理を行い、含有水素量を５ａｔｏｍ％以下として、結晶化の工程を行なうことが望ましい。また、非晶質半導体膜をスパッタ法や蒸着法などの他の作製方法で形成しても良いが、膜中に含まれる酸素、窒素などの不純物元素を十分低減させておくことが望ましい。
用いる半導体は珪素のみに限定されず、例えばシリコンゲルマニウムを用いることができる。シリコンゲルマニウムを用いる場合、ゲルマニウムの濃度は０．０１乃至４．５ａｔｏｍｉｃ％程度であることが好ましい。
なお、絶縁膜５０３と非晶質半導体膜５０４をいずれもプラズマＣＶＤ法で作製する場合、これらの２つの膜を大気に曝すことなく連続して形成しても良い。連続成膜することによって、大気による表面の汚染を極力抑え、よって作製されるトランジスタの特性バラツキを低減させることができる。
次に、非晶質半導体膜３０４への触媒の添加を行なう。本実施の形態では、重量換算で１乃至１００ｐｐｍのニッケルを含む酢酸ニッケル溶液をスピナーで塗布した。なお、酢酸ニッケル溶液の馴染みをよくするために、非晶質半導体膜３０４の表面をオゾン含有水溶液で処理することで極薄い酸化膜を形成し、その酸化膜をフッ酸と過酸化水素水の混合液でエッチングして清浄な表面を形成した後、再度オゾン含有水溶液で処理して極薄い酸化膜を形成しておいても良い。半導体膜の表面は本来疎水性なので、このように酸化膜を形成しておくことにより酢酸ニッケル溶液を均一に塗布することができる。以上が、図３９（Ａ）の説明である。
勿論、非晶質半導体膜への触媒の添加は上記方法に限定されず、スパッタ法、蒸着法、プラズマ処理などを用いて添加するようにしても良い。
次に、５００乃至６５０℃で４乃至２４時間、例えば５７０℃、１４時間の加熱処理を行った。加熱処理を施すことで、ニッケル含有層５０５により結晶化が進行し、結晶性の高められた結晶性半導体膜が形成される。
加熱処理の方法としては、電熱炉を用いるファーネスアニール法や、ハロゲンランプ、メタルハライドランプ、キセノンアークランプ、カーボンアークランプ、高圧ナトリウムランプ、高圧水銀ランプなどを用いたＲＴＡ法を用いることができる。または、加熱した不活性気体を用いるガス加熱方式のＲＴＡを用いることも可能である。
ＲＴＡ法で行なう場合には、加熱用のランプ光源を１乃至６０秒、好ましくは３０乃至６０秒点灯させ、それを１乃至１０回、好ましくは２乃至６回繰り返す。ランプ光源の発光強度は任意なものとするが、非晶質半導体膜５０４が瞬間的には６００乃至１０００℃、好ましくは６５０乃至７５０℃程度にまで加熱されるようにする。このような高温になったとしても、半導体膜が瞬間的に加熱されるのみであり、基板５０１はそれ自身が歪んで変形することはない。
その他の方法としてファーネスアニール法を用いる場合には、加熱処理に先立ち、５００℃にて１時間程度の加熱処理を行い、非晶質半導体膜５０４が含有する水素を放出させておく。そして、電熱炉を用いて窒素雰囲気中にて５５０〜６００℃、好ましくは５８０℃で４時間の加熱処理を行い、非晶質半導体膜５０４を結晶化させる。
なお、本実施の形態では触媒元素としてニッケル（Ｎｉ）を用いているが、その以外にも、ゲルマニウム（Ｇｅ）、鉄（Ｆｅ）、パラジウム（Ｐｄ）、スズ（Ｓｎ）、鉛（Ｐｂ）、コバルト（Ｃｏ）、白金（Ｐｔ）、銅（Ｃｕ）、金（Ａｕ）といった元素を用いても良い。
次に、結晶性半導体膜５０６内に存在する触媒元素のゲッタリングについて説明する。触媒元素を用いる結晶化により、結晶性半導体膜５０６内には、触媒元素（ここではニッケル）が平均的な濃度として１×１０１９／ｃｍ３を越える程度に残存しているものと考えられる。触媒元素が残留しているとトランジスタの特性に悪影響を及ぼす可能性があるため、触媒元素濃度を低減させる工程を設ける必要がある。
ゲッタリングの方法は様々であるが、本実施の形態では結晶性半導体膜５０６をパターニングする前に行なうゲッタリングの一例について説明する。まず、図３９（Ｂ）に示すように結晶性半導体膜５０６の表面にバリア層５０７を形成する。バリア層５０７は、後にゲッタリングサイトを除去する際に、結晶性半導体膜５０６がエッチングされるのを防ぐために設ける。
バリア層５０７の厚さは１乃至１０ｎｍ程度とする。オゾン水で処理することにより形成されるケミカルオキサイドをバリア層として用いても良い。また、硫酸、塩酸、硝酸などと過酸化水素水を混合させた水溶液で処理しても同様にケミカルオキサイドを形成することができる。他には、酸化雰囲気中でのプラズマ処理する方法や、酸素含有雰囲気中での紫外線照射によりオゾンを発生させて酸化処理を行なう方法等を用いても良い。また、クリーンオーブンを用い、２００乃至３５０℃程度に加熱して薄い酸化膜を形成しバリア層としても良い。或いは、プラズマＣＶＤ法やスパッタ法、蒸着法などで１乃至５ｎｍ程度の酸化膜を堆積してバリア層としても良い。いずれにしても、ゲッタリング工程時に、触媒元素がゲッタリングサイト側に移動できて、ゲッタリングサイトの除去工程時には、エッチング液がしみこまない（結晶性半導体膜５０６をエッチング液から保護する）膜、例えば、オゾン水で処理することにより形成されるケミカルオキサイド膜、酸化シリコン膜（ＳｉＯｘ）、または多孔質膜を用いればよい。
次いで、バリア層５０７上にスパッタ法でゲッタリングサイト５０８として、膜中に希ガス元素を１×１０２０／ｃｍ３以上の濃度で含むゲッタリング用の半導体膜（代表的には、非晶質シリコン膜）を２５乃至２５０ｎｍの厚さで形成する。後に除去されるゲッタリングサイト５０８は結晶性半導体膜５０６とエッチングの選択比を大きくするため、密度の低い膜を形成することが好ましい。
なお、希ガス元素は半導体膜中でそれ自体は不活性であるため、結晶性半導体膜５０６に悪影響を及ぼすことはない。また、希ガス元素としてはヘリウム（Ｈｅ）、ネオン（Ｎｅ）、アルゴン（Ａｒ）、クリプトン（Ｋｒ）、キセノン（Ｘｅ）から選ばれた一種または複数種を用いる。
次に、加熱処理を施すことでゲッタリングを行なう（図３９（Ｂ））。加熱処理はファーネスアニール法やＲＴＡ法で行なう。ファーネスアニール法で行なう場合には、窒素雰囲気中にて４５０乃至６００℃で０．５乃至１２時間の加熱処理を行なう。また、ＲＴＡ法を用いる場合には、加熱用のランプ光源を１乃至６０秒、好ましくは３０乃至６０秒点灯させ、それを１乃至１０回、好ましくは２乃至６回繰り返す。ランプ光源の発光強度は任意なものとするが、半導体膜が瞬間的には６００乃至１０００℃、好ましくは７００乃至７５０℃程度にまで加熱されるようにする。
加熱処理により、結晶性半導体膜５０６にある触媒元素が熱エネルギーにより放出され、拡散により矢印に示すようにゲッタリングサイト５０８に移動する。従って、ゲッタリングは処理温度に依存し、より高温であるほど短時間でゲッタリングが進むことになる。
ゲッタリング工程終了後、ゲッタリングサイト５０８を選択的にエッチングして除去する。エッチングの方法としては、ＣｌＦ３によるプラズマを用いないドライエッチング、或いはヒドラジンや、テトラメチルアンモニウムハイドロオキサイド（化学式 （ＣＨ３）４ＮＯＨ）を含む水溶液などアルカリ溶液によるウエットエッチングで行なうことができる。この時バリア層５０７はエッチングストッパーとして機能する。また、バリア層５０７はその後フッ酸により除去する（図３９（Ｃ））。
次に、バリア層５０７除去後の結晶性半導体膜５０６をパターニングし、島状の半導体膜５０９、５１０を形成する（図３９（Ｄ））。半導体膜５０９、５１０の膜厚は２５乃至１００ｎｍ（好ましくは３０乃至６０ｎｍ）とする。次に、半導体膜５０９、５１０を覆うように絶縁膜５１１を成膜する。絶縁膜５１１は、後にゲート電極として機能する電極を形成するために行なうドライエッチングにおいて、その膜厚が１０乃至４０ｎｍ程度減少するので、その減少分を考慮に入れて膜厚を設定するのが望ましい。具体的には４０乃至１５０ｎｍ（より好ましくは６０乃至１２０ｎｍ）程度の厚さに絶縁膜５１１を成膜する。
絶縁膜５１１には、例えば酸化珪素、窒化珪素または窒化酸化珪素等を用いることができる。本実施の形態では、絶縁膜５１１を単層の絶縁膜で構成しているが、２層以上の複数の絶縁膜で構成されていても良い。また成膜方法は、プラズマＣＶＤ法、スパッタ法などを用いることができる。例えば、プラズマＣＶＤ法を用い、酸化珪素で第２の絶縁膜３１１を成膜する場合、ＴＥＯＳ（Ｔｅｔｒａｅｔｈｙｌ Ｏｒｔｈｏｓｉｌｉｃａｔｅ）とＯ２を混合したガスを用い、反応圧力４０Ｐａ、基板温度３００乃至４００℃、高周波（１３．５６ＭＨｚ）電力密度０．５乃至０．８Ｗ／ｃｍ２とし、成膜する。
また窒化アルミニウムを絶縁膜５１１として用いることができる。窒化アルミニウムは熱伝導率が比較的高く、トランジスタで発生した熱を効率的に発散させることができる。またアルミニウムの含まれない酸化珪素や酸化窒化珪素等を形成した後、窒化アルミニウムを積層したものを絶縁膜５１１として用いても良い。
次に、絶縁膜５１１上に導電膜を成膜する（図３９（Ｅ））。本実施の形態では窒化タンタルからなる導電膜５１２ａを２０乃至１００ｎｍの厚さで、タングステンからなる導電膜５１２ｂを１００乃至４００ｎｍの厚さで成膜する。具体的に、導電膜５１２ａに用いる窒化タンタルは、ターゲットに純度９９．９９％のＴａを用い、チャンバー内の温度を室温、Ａｒの流量を５０ｍｌ／ｍｉｎ、Ｎ２の流量を１０ｍｌ／ｍｉｎ、チャンバー内の圧力０．６Ｐａ、成膜電力１ｋＷとし、成膜速度約４０ｎｍ／ｍｉｎで成膜した。また第２の導電膜５１２ｂに用いるタングステンは、ターゲットに純度９９．９９％のタングステンを用い、チャンバー内の温度を２３０℃、Ａｒの流量を１００ｍｌ／ｍｉｎ、チャンバー内の圧力１．５Ｐａ、成膜電力６ｋＷとし、成膜速度約３９０ｎｍ／ｍｉｎで成膜した。
なお本実施の形態では、２層の導電膜を用いてゲート電極として機能する電極を形成する例について説明するが、導電膜は単層であっても良いし、また３層以上の複数の層で形成されていても良い。また各導電層の材料は本実施の形態に示したものに限定されない。
具体的に各導電膜には、Ｔａ、Ｗ、Ｔｉ、Ｍｏ、Ａｌ、Ｃｕから選ばれた元素、または前記元素を主成分とする合金もしくは化合物で形成することができる。例えば１層目がタンタルで２層目がタングステン、または１層目が窒化タンタルで２層目がアルミニウム、１層目が窒化タンタルで２層目が銅といった組み合わせも考えられる。また１層目と２層目のいずれか一方に銀とパラジウムと銅の合金を用いても良い。タングステン、アルミニウムとシリコンの合金（Ａｌ−Ｓｉ）、窒化チタンを順次積層した３層構造としてもよい。タングステンの代わりに窒化タングステンを用いてもよいし、アルミニウムとシリコンの合金（Ａｌ−Ｓｉ）に代えてアルミニウムとチタンの合金膜（Ａｌ−Ｔｉ）を用いてもよいし、窒化チタンに代えてチタンを用いてもよい。ただし、複数の導電膜を成膜する場合、エッチング後に各層の導電膜の、チャネル長方向における幅に差を持たせたいならば、互いにエッチングの選択比のとれる材料を用いる。
なお、導電膜の材料によって、適宜最適なエッチングガスを選択することが重要である。
次にマスク５１４を形成し、図４０（Ａ）に示すように導電膜５１２ａ及び導電膜５１２ｂをエッチングする（第１のエッチング処理）。本実施の形態ではＩＣＰ（Ｉｎｄｕｃｔｉｖｅｌｙ Ｃｏｕｐｌｅｄ Ｐｌａｓｍａ：誘導結合型プラズマ）エッチング法を用いて行なった。エッチングガスとしてＣｌ２とＣＦ４とＯ２を混合したガスを用い、チャンバー内のエッチングガスの圧力を１．０Ｐａとする。そして、コイル型の電極に５００Ｗ、１３．５６ＭＨｚの高周波（ＲＦ）電力を投入し、プラズマを生成する。また基板が載置されたステージ（下部電極）に１５０Ｗ、１３．５６ＭＨｚの高周波（ＲＦ）電力を投入し、これにより基板に自己バイアス電圧が印加される。その後、エッチングガスをＣｌ２とＣＦ４に変更し、トータルの圧力を１．０Ｐａとした。またコイル型の電極に５００Ｗの高周波（１３．５６ＭＨｚ）電力を投入し、基板側（試料ステージ）には２０Ｗの高周波（１３．５６ＭＨｚ）電力を投入した。
ＣＦ４とＣｌ２をエッチングガスとして用いると、導電膜５１２ａである窒化タンタルと、導電膜５１２ｂであるタングステンのエッチングレートがほぼ等しくなり、共に同じ程度エッチングされる。
この第１のエッチング処理により、下層５１５ａと上層５１５ｂとで構成された第１の形状の導電膜５１５と、下層５１６ａと上層５１６ｂとで構成された第１の形状の導電膜５１６とが形成される。なおこの第１のエッチング処理において、下層５１５ａ、５１６ａと上層５１５ｂ、５１６ｂの側面がややテーパー状になる。また導電膜の残渣を残さないようにエッチングすると、第１の形状の導電膜５１５、５１６で覆われていない絶縁膜５１１の表面が、５乃至１０ｎｍ程度またはそれ以上エッチングされることがある。
次に図４０（Ｂ）に示すように、第１のエッチング処理で表面がエッチングされて幅が小さくなったマスク５１４を用い、第１の形状の導電膜５１５、５１６をエッチング（第２のエッチング処理）する。第２のエッチング処理でも第１のエッチング処理と同じくＩＣＰエッチング法を用いる。エッチングガスはＳＦ６、Ｃｌ２、Ｏ２を混合したガスを用い、チャンバー内のエッチングガスの圧力を１．３Ｐａとする。そして、コイル型の電極に７００Ｗ、１３．５６ＭＨｚの高周波電力を投入し、プラズマを生成する。また基板が載置されたステージ（下部電極）に１０Ｗ、１３．５６ＭＨｚの高周波電力を投入し、これにより基板に自己バイアス電圧が印加される。
ＳＦ６とＣｌ２を混合したガスにＯ２を加えることで、タングステンのエッチングレートが増加し、また第１の形状の導電膜５１５、５１６の下層５１５ｂ、５１６ｂを形成している窒化タンタルのエッチングレートが極端に低下するため、選択比をとることができる。
第２のエッチング処理によって、第２の形状の導電膜５１７（下層５１７ａ、上層５１７ｂ）と、第２の形状の導電膜５１８（下層５１８ａ、上層５１８ｂ）が形成される。上層５１７ｂ、５１８ｂのチャネル長方向における幅は、下層５１７ａ、５１７ｂの幅よりも短くなっている。なお第２のエッチング処理によって、第２の形状の導電膜５１７、５１８で覆われていない絶縁膜５１１の表面が、５乃至１０ｎｍ程度またはそれ以上エッチングされる。
次に図４０（Ｂ）に示すように、第２の形状の導電膜５１７、５１８をマスクとして用い、半導体膜５０９、５１０にｎ型の導電性を付与する不純物を添加する（第１のドーピング処理）。ドーピングはイオン注入法で行なう。ドーピングは、ドーズ量を１×１０１３乃至５×１０１４ａｔｏｍｓ／ｃｍ２、加速電圧を４０乃至８０ｋＶとして行なう。ｎ型を付与する不純物元素は、ドナーとして機能するＰ、Ａｓ、Ｓｂ等の５族原子やＳ、Ｔｅ、Ｓｅ等の６族原子を用いるが、本実施の形態ではＰを用いる。第１のドーピング処理により、自己整合的に不純物領域５２０、５２１が形成される。不純物領域５２０、５２１には１×１０１８乃至１×１０２０ａｔｏｍｓ／ｃｍ３の濃度範囲でｎ型を付与する不純物元素が添加されている。
次に図４０（Ｃ）に示すように、第２の形状の導電膜５１７、５１８の上層５１７ｂ、５１８ｂをマスクとして、第２のドーピング処理を行なう。第２のドーピング処理では、第２の形状の導電膜５１７、５１８の下層５１７ａ、５１８ａを不純物が通過するように、第１のドーピング処理よりも加速電圧を高くする。そして第２のドーピング処理によりＬＤＤ領域を形成するので、第１のドーピング処理よりもｎ型の不純物のドーズ量を下げる。具体的には、加速電圧を６０乃至１２０ｋＶとし、ドーズ量を１×１０１３乃至１×１０１５ａｔｏｍｓ／ｃｍ２とする。
続いて、第２のドーピング処理より加速電圧を下げて第３のドーピング処理を行って、図４０（Ｃ）の状態を得る。第３のドーピング処理は、加速電圧を５０乃至１００ｋＶとし、ドーズ量を１×１０１５乃至１×１０１７ａｔｏｍｓ／ｃｍ２とする。第２のドーピング処理および第３のドーピング処理により、第２の形状の導電膜５１７、５１８の下層５１７ａ、５１８ａと重なる不純物領域５２２、５２３と、不純物領域５２０、５２１に不純物がさらに添加されることで形成される不純物領域５２４、５２５とが形成される。不純物領域５２２、５２３には１×１０１８乃至５×１０１９ａｔｏｍｓ／ｃｍ３の濃度範囲でｎ型を付与する不純物元素を添加され、不純物領域５２４、５２５には１×１０１９乃至５×１０２１ａｔｏｍｓ／ｃｍ３の濃度範囲でｎ型を付与する不純物元素が添加される。
不純物領域５２２、５２３は不純物領域５２４、５２５の内側に形成されており、不純物領域５２２、５２３はＬＤＤ領域、不純物領域５２４、５２５はソース／ドレイン領域として機能する。
もちろん、適当な加速電圧にすることで、第２のドーピング処理および第３のドーピング処理を１回のドーピング処理で済まし、低濃度不純物領域および高濃度不純物領域を形成することも可能である。
なお、ｐチャネル型のトランジスタが形成される島状の半導体膜５１０には、図４０（Ｂ）、図４０（Ｃ）に示した第２、第３のドーピング処理によりｎ型の不純物をドーピングする必要はないため、ｎ型の不純物のドーピングの際に、マスクで覆っておいても良い。また、マスク数削減のために敢えてマスクを設けず、ｐ型の導電型を付与する不純物の濃度を高くして、島状の半導体膜の極性をｐ型に反転させても良い。本実施の形態では、島状の半導体膜の極性をｐ型に反転させる場合について説明する。
図４０（Ｄ）に示すように、レジストからなるマスク５２６でｎチャネル型の島状の半導体膜５０９を覆い、島状の半導体膜５１０にｐ型の導電型を付与する不純物をドーピングする（第４のドーピング処理）。この第４のドーピング処理において、第２の形状の導電膜５１７、５１８の上層５１７ｂ、５１８ｂがマスクとして機能し、ｐチャネル型トランジスタに用いる島状の半導体膜５１０にｐ型を付与する不純物元素が添加された不純物領域５２７が形成される。本実施の形態ではジボラン（Ｂ２Ｈ６）を用いたイオンドープ法で形成する。不純物領域５２７は、実際には第２の形状の導電膜５１７、５１８の下層５１７ａ、５１８ａと重なる領域と、それ以外の領域とで、ｐ型を付与する不純物元素及びｎ型を付与する不純物領域の濃度が異なっている。しかしいずれの領域においても、ｐ型を付与する不純物元素の濃度が２×１０２０乃至２×１０２１ａｔｏｍｓ／ｃｍ３となるようにドーピング処理することで、ｐ型が優勢となるため、ｐチャネル型トランジスタのソース領域およびドレイン領域として機能するのに何ら問題は生じない。
以上までの工程でそれぞれの島状の半導体膜に不純物領域が形成される。
次に、島状の半導体膜５０９、５１０と、絶縁膜５１１と、第２の形状の導電膜５１７、５１８と覆って、層間絶縁膜５３０を成膜する（図４１（Ａ））。層間絶縁膜５３０は、珪素を含む酸化珪素、窒化珪素、酸化窒化珪素などの絶縁膜を用いることができ、その厚さは１００乃至２００ｎｍ程度とする。
次に、島状の半導体膜５０９、５１０に添加された不純物元素を活性化するために、熱処理を行なう。この工程はファーネスアニール炉を用いる熱アニール法、レーザーアニール法、またはラピッドサーマルアニール法（ＲＴＡ法）を用いることができる。例えば熱アニール法で活性化を行なう場合、酸素濃度が１ｐｐｍ以下、好ましくは０．１ｐｐｍ以下の窒素雰囲気中で、４００乃至７００℃（好ましくは５００乃至６００℃）で行なう。さらに、３乃至１００％の水素を含む雰囲気中で、３００乃至４５０℃で１乃至１２時間の熱処理を行い、島状の半導体膜を水素化する工程を行なう。この工程は、熱的に励起こされた水素によりダングリングボンドを終端する目的で行なわれる。水素化の他の手段として、プラズマ水素化（プラズマにより励起こされた水素を用いる）を行っても良い。また活性化処理は層間絶縁膜５３０を成膜する前に行っても良い。
上記一連の工程によって、ｎチャネル型トランジスタ５３１と、ｐチャネル型トランジスタ５３２を形成することができる。
また本実施の形態では、ＬＤＤ領域として機能する不純物領域５２２全体が、第２の形状の導電膜５１７、５１８の下層５１７ａ、５１８ａと重なっているが、これに限定されない。例えば、第１のエッチング処理と第２のエッチング処理の間にドーピング処理を行なってソース／ドレイン領域を形成し、なおかつ第２のエッチング処理で下層をチャネル長方向において短くなるようにエッチングすることで、第２の形状の導電膜５１７、５１８の下層５１７ａ、５１８ａと重なる領域と、それ以外の領域を、両方形成することができる。
なお上記プラズマエッチングはＩＣＰエッチング法に限定されない。例えば、ＥＣＲ（Ｅｌｅｃｔｒｏｎ Ｃｙｃｌｏｔｒｏｎ Ｒｅｓｏｎａｎｃｅ：電子サイクロトロン共鳴）エッチング法、ＲＩＥエッチング法、ヘリコン波エッチング法、ヘリカル共鳴エッチング法、パルス変調エッチング法やその他のプラズマエッチング法を用いていても良い。
本実施の形態では、触媒元素による結晶化方法のみを用いた例を示したが、これに限定されない。触媒元素を用いて結晶化を行なった後に、より結晶性を高めるために、パルス発振のレーザ光照射を行なうようにしても良い。また上述したゲッタリング工程は、本実施の形態に示した方法に限定されない。その他の方法を用いて半導体膜中の触媒元素を低減するようにしても良い。
次に、層間絶縁膜５３０を覆うように、層間絶縁膜５３３と層間絶縁膜５３４を成膜する。本実施の形態では、層間絶縁膜５３３を有機樹脂、例えば非感光性のアクリルを用いて形成する。層間絶縁膜５３４は、水分や酸素などのＯＬＥＤの劣化を促進させる原因となる物質を、他の絶縁膜と比較して透過させにくい膜を用いる。代表的には、例えばＤＬＣ膜、窒化炭素膜、ＲＦスパッタ法で形成された窒化珪素膜等を用いるのが望ましい。
次いで、絶縁膜５１１、層間絶縁膜５３０、層間絶縁膜５３３及び層間絶縁膜５３４をエッチングし、開口を形成する。そして、島状の半導体膜５０９、５１０とコンタクトを形成する配線５３５乃至５３８を形成する。
次に、層間絶縁膜５３４及び配線５３５乃至５３８を覆って透明導電膜を成膜し、パターニングすることで、ｐチャネル型トランジスタ５３２の島状の半導体膜５１０に接続されている配線５３８に接続した、画素電極（陽極）５４０を形成する（図４１（Ｂ））。画素電極５４０に用いる透明導電膜は、ＩＴＯのみならず、酸化インジウムに２乃至２０％の酸化亜鉛（ＺｎＯ）を混合した透明導電膜を用いても良い。画素電極５４０は、その表面が平坦化されるように、ＣＭＰ法、ポリビニルアルコール系の多孔質体を用いた拭浄で研磨しても良い。またＣＭＰ法を用いた研磨後に、画素電極３４０の表面に紫外線照射、酸素プラズマ処理などを行ってもよい。
そして、隔壁として用いる有機樹脂膜５４１を、層間絶縁膜５３４上に形成する。有機樹脂膜５４１は、画素電極５４０と重なる領域において開口を有するようにする。有機樹脂膜５４１は、次に電界発光層を成膜する前に、吸着した水分や酸素等を除去するために真空雰囲気下で加熱しておく。具体的には、１００℃乃至２００℃、０．５乃至１時間程度、真空雰囲気下で加熱処理を行なう。望ましくは３×１０−７Ｔｏｒｒ以下とし、可能であるならば３×１０−８Ｔｏｒｒ以下とするのが最も望ましい。そして、有機樹脂膜３４１に真空雰囲気下で加熱処理を施した後に電界発光層を成膜する場合、成膜直前まで真空雰囲気下に保つことで、信頼性をより高めることができる。
有機樹脂膜５４１の開口部における端部は、該端部において後に成膜される電界発光層に穴があかないように、丸みを帯びさせることが望ましい。具体的には、開口部における有機樹脂膜５４１の断面が描いている曲線の曲率半径が、０．２乃至２μｍ程度であることが望ましい。
図４１（Ｃ）では、有機樹脂膜５４１として、ポジ型の感光性のアクリル樹脂を用いた例を示している。感光性の有機樹脂には、光、電子、イオンなどのエネルギー線が露光された箇所が除去されるポジ型と、露光された箇所が残るネガ型とがある。本発明ではネガ型の有機樹脂膜を用いても良い。また感光性のポリイミドを用いて有機樹脂膜５４１を形成しても良い。
ネガ型のアクリルを用いて有機樹脂膜５４１を形成した場合、開口部における端部が、Ｓ字状の断面形状となる。このとき開口部の上端部及び下端部における曲率半径は、０．２乃至２μｍとすることが望ましい。
上記構成により、後に形成される電界発光層や陰極のカバレッジを良好とすることができ、画素電極５４０と陰極が電界発光層に形成された穴においてショートするのを防ぐことができる。また電界発光層の応力を緩和させることで、発光領域が減少するシュリンクとよばれる不良を低減させることができ、信頼性を高めることができる。
次に、画素電極５４０上に発光層５４２を成膜する。発光層５４２は、単数または複数の層からなり、有機物のみならず無機物の層が含まれていても良い。
次に、発光層５４２を覆って、陰極５４３を成膜する。陰極５４３は、仕事関数の小さい導電膜であれば公知の他の材料を用いることができる。例えば、Ｃａ、Ａｌ、ＭｇＡｇ、ＡｌＬｉ等が望ましい。
画素電極５４０、発光層５４２、陰極５４３は、有機樹脂膜５４１の開口において重なり合っており、該重なり合っている部分が発光素子５４４に相当する。
次に、有機樹脂膜５４１及び陰極５４３上に、保護膜５４５が成膜されている。保護膜５４５は層間絶縁膜５３４と同様に、水分や酸素などの発光素子の劣化を促進させる原因となる物質を、他の絶縁膜と比較して透過させにくい膜を用いる。代表的には、例えばＤＬＣ膜、窒化炭素膜、ＲＦスパッタ法で形成された窒化珪素膜等を用いるのが望ましい。また上述した水分や酸素などの物質を透過させにくい膜と、該膜に比べて水分や酸素などの物質を透過させやすい膜とを積層させて、保護膜として用いることも可能である。
なお図４１（Ｃ）では、発光素子から発せられる光が基板５０１側に照射される構成を示しているが、光が基板とは反対側に向かうような構造の発光素子としても良い。
なお、実際には図４１（Ｃ）まで完成したら、さらに外気に曝されないように気密性が高く、脱ガスの少ない保護フィルム（ラミネートフィルム、紫外線硬化樹脂フィルム等）や透光性のカバー材でパッケージング（封入）することが好ましい。その際、カバー材の内部を不活性雰囲気、あるいは内部に吸湿性材料（例えば酸化バリウム）を配置すると発光素子を有する表示装置の信頼性が向上する。
上述した作製方法を用いることで、バックゲート電極を有するトランジスタ、及び該トランジスタ上に設けた発光素子を同一基板上に形成することができる。
＜トランジスタを画素に適用したレイアウト＞
次いで図４２乃至図４６では、上記トランジスタを適用できる画素の上面図およびその断面図の一例について説明する。
［上面図１について］
図４２（Ａ）には、図８（Ｂ）で図示した画素１００Ｃに対応する上面図の一例を示す。また図４２（Ｂ）には、画素１００Ｃに積層して設ける発光素子１０４について、図４２（Ａ）と分けて示したものである。
図４２（Ａ）に示す上面図では、トランジスタ１０１Ａ、トランジスタ１０２、キャパシタ１０３、キャパシタ１０５を図示している。また、図４２（Ａ）に示す上面図では、ゲート線ＧＬ、データ線ＤＬ、電流供給線ＰＬ、容量線ＣＳＬを図示している。また、図４２（Ａ）に示す上面図では、開口ＣＨ１、開口ＣＨ２を図示している。
図４２（Ｂ）に示す上面図では、発光素子のアノード側電極として機能する電極ＰＥ、隔壁層ＲＬを図示している。また発光層、発光素子のカソード側の電極として機能する電極は、省略しているが、隔壁層ＲＬの開口に設けられる。なお電極ＰＥ、発光層、発光素子のカソード側の電極として機能する電極が重なる領域を発光素子１０４として図示している。
図４２（Ａ）、（Ｂ）に示す上面図に付した一点鎖線Ａ−Ａ´、一点鎖線Ｂ−Ｂ´、および一点鎖線Ｃ−Ｃ´の断面模式図について、図４３（Ａ）乃至（Ｃ）に示す。
図４３（Ａ）乃至（Ｃ）では、基板３０１、絶縁膜３０３、ゲート電極３０５、絶縁膜３０７、半導体膜３０９、電極３１１、絶縁膜３１３、絶縁膜３１５、絶縁膜３１７、電極ＰＥ、隔壁層ＲＬ、発光層３２３、電極３２５、開口ＣＨ１、開口ＣＨ２を図示している。
絶縁膜３０３は、下地膜としての機能を有する。絶縁膜３０７は、ゲート絶縁膜としての機能を有する。電極３１１は、ソース電極およびドレイン電極としての機能を有する。絶縁膜３１７は平坦化膜としての機能を有する。電極ＰＥは、反射電極としての機能を有していてもよい。なおトランジスタを構成する構成の詳細は、上述したトランジスタの構成例１を参照すればよい。
開口ＣＨ１は、絶縁膜３０７に設けられる。開口ＣＨ１は、ゲート電極３０５が設けられる層と、電極３１１が設けられる層とを接続するための開口である。開口ＣＨ２は、絶縁膜３１３、絶縁膜３１５、および絶縁膜３１７に設けられる。開口ＣＨ２は、電極ＰＥが設けられる層と、電極３１１が設けられる層とを接続するための開口である。
なお半導体膜の大きさは、発光素子が発光する色毎に異ならせる構成としてもよい。例えば、図４４（Ａ）では、赤色を発光する画素１００Ｃ＿Ｒ、緑色を発光する画素１００Ｃ＿Ｇ、青色を発光する画素１００Ｃ＿Ｂを図示している。赤色を発光する画素１００Ｃ＿Ｒはトランジスタ１０２Ｒを有する。緑色を発光する画素１００Ｃ＿Ｇはトランジスタ１０２Ｇを有する。青色を発光する画素１００Ｃ＿Ｂはトランジスタ１０２Ｂを有する。その他の構成は、画素ごとに同じでもよいし、異ならせてもよい。
トランジスタ１０２Ｒ、トランジスタ１０２Ｇ、およびトランジスタ１０２Ｂでは、電極間の距離Ｌ１、Ｌ２、Ｌ３を異ならせる構成とする。このようにすることで、発光素子に流れる電流を各色で調整することができる。その結果、表示品位に優れた表示装置とすることができる。
なおキャパシタ１０３とキャパシタ１０５のキャパシタンスは、発光素子が発光する色毎に、大きさの比を異ならせる構成としてもよい。例えば、図４４（Ｂ）では、図４４（Ａ）と同様に、赤色を発光する画素１００Ｃ＿Ｒ、緑色を発光する画素１００Ｃ＿Ｇ、青色を発光する画素１００Ｃ＿Ｂを図示している。
赤色を発光する画素１００Ｃ＿Ｒは、ゲート電極３０５が設けられる層と、電極３１１が設けられる層とが重なって設けられるキャパシタＣ１０３Ｒを有する。また赤色を発光する画素１００Ｃ＿Ｒは、ゲート電極３０５が設けられる層と、電極３１１が設けられる層とが重なって設けられるキャパシタＣ１０５Ｒを有する。同様に、緑色を発光する画素１００Ｃ＿Ｇは、キャパシタＣ１０３ＧおよびキャパシタＣ１０５Ｇを有する。同様に、青色を発光する画素１００Ｃ＿Ｂは、キャパシタＣ１０３ＢおよびキャパシタＣ１０５Ｂを有する。
図４４（Ｂ）に示すように、キャパシタＣ１０３ＲとキャパシタＣ１０５Ｒの面積の比は、キャパシタＣ１０３ＧとキャパシタＣ１０５Ｇの面積の比と、およびキャパシタＣ１０３ＢとキャパシタＣ１０５Ｂの面積の比と、をそれぞれ異ならせることが好ましい。このようにすることで、データ電圧書き込み期間でキャパシタンスの比によって変化する発光素子のアノード側の電位の上昇を各色で調整することができる。その結果、表示品位に優れた表示装置とすることができる。
［上面図３について］
図４５（Ａ）には、図８（Ａ）で図示した画素１００Ｂに対応する上面図の一例を示す。また図４５（Ｂ）には、画素１００Ｂに積層して設ける発光素子１０４について、図４５（Ａ）と分けて示したものである。
図４５（Ａ）に示す上面図では、トランジスタ１０１Ａ、トランジスタ１０２、キャパシタ１０３、キャパシタ１０５を図示している。また、図４５（Ａ）に示す上面図では、ゲート線ＧＬ、データ線ＤＬ、電流供給線ＰＬを図示している。また、図４５（Ａ）に示す上面図では、開口ＣＨ１、開口ＣＨ２、開口ＣＨ３、開口ＣＨ４を図示している。
図４５（Ｂ）に示す上面図では、発光素子のアノード側電極として機能する電極ＰＥ、隔壁層ＲＬを図示している。また発光層、発光素子のカソード側の電極として機能する電極は、省略しているが、電極ＰＥと重なる隔壁層ＲＬの開口に設けられる。なお電極ＰＥ、発光層、発光素子のカソード側の電極として機能する電極が重なる領域を発光素子１０４として図示している。また図４５（Ｂ）に示す上面図では、隔壁層ＲＬに設けられる開口を開口ＣＨ５として図示している。
図４５（Ａ）、（Ｂ）に示す上面図に付した一点鎖線Ａ−Ａ´、一点鎖線Ｂ−Ｂ´、および一点鎖線Ｃ−Ｃ´の断面模式図について、図４６（Ａ）乃至（Ｃ）に示す。
図４６（Ａ）乃至（Ｃ）では、基板３０１、絶縁膜３０３、ゲート電極３０５、絶縁膜３０７、半導体膜３０９、電極３１１、絶縁膜３１３、絶縁膜３１５、絶縁膜３１７、電極ＰＥ、電極３１９、隔壁層ＲＬ、発光層３２３、電極３２５、開口ＣＨ１、開口ＣＨ２、開口ＣＨ３、開口ＣＨ４、開口ＣＨ５を図示している。
絶縁膜３０３は、下地膜としての機能を有する。絶縁膜３０７は、ゲート絶縁膜としての機能を有する。電極３１１は、ソース電極およびドレイン電極としての機能を有する。絶縁膜３１７は平坦化膜としての機能を有する。電極ＰＥは、反射電極としての機能を有していてもよい。なおトランジスタを構成する構成の詳細は、上述したトランジスタの構成例１を参照すればよい。
開口ＣＨ１は、絶縁膜３０３に設けられる。開口ＣＨ１は、ゲート電極３０５が設けられる層と、電極３１１が設けられる層とを接続するための開口である。開口ＣＨ２は、絶縁膜３１３、絶縁膜３１５、および絶縁膜３１７に設けられる。開口ＣＨ２は、電極ＰＥが設けられる層と、電極３１１が設けられる層とを接続するための開口である。開口ＣＨ３は、絶縁膜３０３に設けられる。開口ＣＨ３は、ゲート電極３０５が設けられる層と、電極３１１が設けられる層とを接続するための開口である。開口ＣＨ４は、絶縁膜３１３、絶縁膜３１５、および絶縁膜３１７に設けられる。開口ＣＨ４は、電極ＰＥが設けられる層と、電極３１１が設けられる層とを接続するための開口である。開口ＣＨ５は、隔壁層ＲＬに設けられる。開口ＣＨ５は、電極ＰＥが設けられる層と、電極３２５が設けられる層とを接続するための開口である。
なお図４５、図４６に示す上面図および断面模式図の構成において、半導体膜の大きさは、図４４（Ａ）と同様に、発光素子が発光する色毎に異ならせる構成としてもよい。また、図４５、図４６に示す上面図および断面模式図の構成において、キャパシタ１０３および１０５の面積の比は、図４４（Ｂ）と同様に、発光素子が発光する色毎に異ならせる構成としてもよい。
（実施の形態３）
本実施の形態では、表示装置の作製方法の一例について図４７乃至図４９を用いて説明する。特に本実施の形態では、可撓性を有する表示装置の作製方法について説明する。
＜表示装置の作製方法１＞
まず、基板４６２上に絶縁膜４２０を形成し、絶縁膜４２０上に第１の素子層４１０を形成する（図４７（Ａ）参照）。第１の素子層４１０には、半導体素子が設けられている。或いは、第１の素子層４１０には、半導体素子に加え、表示素子、または画素電極などの表示素子の一部が設けられていても良い。
基板４６２としては、少なくとも、後の熱処理に耐えうる程度の耐熱性を有している必要がある。例えば、ガラス基板、セラミック基板、石英基板、サファイア基板等を、基板４６２として用いてもよい。
基板４６２にガラス基板を用いる場合、基板４６２と絶縁膜４２０との間に、酸化シリコン膜、酸化窒化珪素膜、窒化珪素膜、窒化酸化シリコン膜等の絶縁膜を形成すると、ガラス基板からの汚染を防止でき、好ましい。
絶縁膜４２０には、例えば、エポキシ樹脂、アラミド樹脂、アクリル樹脂、ポリイミド樹脂、ポリアミド樹脂、ポリアミドイミド樹脂等の有機樹脂膜を用いることができる。中でもポリイミド樹脂を用いると耐熱性が高いため好ましい。絶縁膜４２０として、例えば、ポリイミド樹脂を用いる場合、該ポリイミド樹脂の膜厚は、３ｎｍ以上２０μｍ以下、好ましくは５００ｎｍ以上２μｍ以下である。絶縁膜４２０として、ポリイミド樹脂を用いる場合、スピンコート法、ディップコート法、ドクターブレード法等により形成することができる。例えば、絶縁膜４２０としてポリイミド樹脂を用いる場合、ドクターブレード法により、当該ポリイミド樹脂を用いた膜の一部を除去することで、所望の厚さを有する絶縁膜４２０を得ることができる。
なお、第１の素子層４１０は、その作製工程における温度が室温以上３００℃以下であると好ましい。例えば、第１の素子層４１０に含まれる、無機材料を用いた絶縁膜または導電膜は、成膜温度が１５０℃以上３００℃以下、さらには２００℃以上２７０℃以下で形成されることが好ましい。また、第１の素子層４１０に含まれる、有機樹脂材料を用いた絶縁膜等は、成膜温度が室温以上１００℃以下で形成されると好ましい。
また、第１の素子層４１０に含まれるトランジスタの酸化物半導体膜には、前述したＣＡＡＣ−ＯＳを用いることが好ましい。当該トランジスタの酸化物半導体膜にＣＡＡＣ−ＯＳを用いると、例えば、表示装置４００を折り曲げる際に、チャネル形成領域にクラック等が入りづらく、曲げに対する耐性を高めることが可能となる。
また、第１の素子層４１０に含まれる導電膜として、酸化シリコンを添加したインジウム錫酸化物を用いると、表示装置４００を折り曲げる際に、当該導電膜にクラック等が入りづらくなるため、好ましい。
次に、第１の素子層４１０と、仮支持基板４６６とを、剥離用接着剤４６４を用いて接着し、基板４６２から絶縁膜４２０と第１の素子層４１０を剥離する。これにより、絶縁膜４２０と第１の素子層４１０は、仮支持基板４６６側に設けられる（図４７（Ｂ）参照）。
仮支持基板４６６としては、ガラス基板、石英基板、サファイア基板、セラミック基板、金属基板などを用いることができる。また、本実施の形態の処理温度に耐えうる耐熱性を有するプラスチック基板を用いてもよいし、フィルムのような可撓性基板を用いてもよい。
剥離用接着剤４６４としては、水や溶媒に可溶なものや、紫外線などの照射により可塑化させることが可能であるもののように、必要時に仮支持基板４６６と素子層４１０とを化学的もしくは物理的に分離することが可能な接着剤を用いる。
なお、仮支持基板４６６への転置工程は、様々な方法を適宜用いることができる。例えば、基板４６２の絶縁膜４２０が形成されていない側、すなわち図４７（Ｂ）に示す下方側より絶縁膜４２０にレーザ光４６８を照射することで、絶縁膜４２０を脆弱化させることで基板４６２と絶縁膜４２０を剥離することができる。また、上記レーザ光４６８の照射エネルギー密度を調整することで、基板４６２と絶縁膜４２０の密着性が高い領域と、基板４６２と絶縁膜４２０の密着性が低い領域を作り分けてから剥離してもよい。
なお、本実施の形態においては、基板４６２と絶縁膜４２０の界面で剥離する方法について例示したが、これに限定されない。例えば、絶縁膜４２０と第１の素子層４１０との界面で剥離してもよい。
また、基板４６２と絶縁膜４２０との界面に液体を浸透させて基板４６２から絶縁膜４２０を剥離してもよい。または、絶縁膜４２０と第１の素子層４１０との界面に液体を浸透させて絶縁膜４２０から第１の素子層４１０を剥離してもよい。上記液体としては、例えば、水、極性溶媒等を用いることができる。絶縁膜４２０を剥離する界面、具体的には基板４６２と絶縁膜４２０との界面または絶縁膜４２０と第１の素子層４１０との界面に液体を浸透させることによって、第１の素子層４１０に与えられる剥離に伴い発生する静電気等の影響を抑制することができる。
次に、接着層４１８を用いて、絶縁膜４２０に第１の基板４０１を接着させる（図４７（Ｃ）参照）。
次に、剥離用接着剤４６４を溶解または可塑化させて、第１の素子層４１０から剥離用接着剤４６４および仮支持基板４６６を取り外す（図４７（Ｄ）参照）。
なお、第１の素子層４１０の表面が露出するように剥離用接着剤４６４を水や溶媒などで除去すると好ましい。
以上により、第１の基板４０１上に第１の素子層４１０を作製することができる。
次に、図４７（Ａ）乃至図４７（Ｄ）に示す工程と同様の形成方法により、第２の基板４０５と、第２の基板４０５上の接着層４１２と、接着層４１２上の絶縁膜４４０と、第２の素子層４１１と、を形成する（図４８（Ａ）参照）。
第２の素子層４１１が有する絶縁膜４４０としては、絶縁膜４２０と同様の材料、ここでは有機樹脂を用いて形成することができる。
次に、第１の素子層４１０と第２の素子層４１１の間に、封止層４３２を充填し、第１の素子層４１０と第２の素子層４１１と、を貼り合わせる（図４８（Ｂ）参照）。
封止層４３２により、例えば、固体封止させることができる。ただし、封止層４３２としては、可撓性を有する構成が好ましい。封止層４３２としては、例えば、ガラスフリットなどのガラス材料や、二液混合型の樹脂などの常温で硬化する硬化樹脂、光硬化性の樹脂、熱硬化性の樹脂などの樹脂材料を用いることができる。
以上により、表示装置４００を作製することができる。
＜表示装置の作製方法２＞
次いで、本発明の一態様にかかる表示装置４００の別の作製方法について、図４９を用いて説明する。なお、図４９では、絶縁膜４２０および絶縁膜４４０として無機絶縁膜を用いる構成について説明する。
まず、基板４６２上に剥離層４６３を形成する。次に、剥離層４６３上に絶縁膜４２０を形成し、絶縁膜４２０上に第１の素子層４１０を形成する（図４９（Ａ）参照）。
剥離層４６３としては、例えば、タングステン、モリブデン、チタン、タンタル、ニオブ、ニッケル、コバルト、ジルコニウム、亜鉛、ルテニウム、ロジウム、パラジウム、オスミウム、イリジウム、シリコンから選択された元素、該元素を含む合金材料、または該元素を含む化合物材料を含み、単層または積層された構造を用いることができる。また、シリコンを含む層の場合、該シリコンを含む層の結晶構造としては、非晶質、微結晶、多結晶、単結晶のいずれでもよい。
剥離層４６３は、スパッタリング法、ＰＥＣＶＤ法、塗布法、印刷法等により形成できる。なお、塗布法は、スピンコーティング法、液滴吐出法、ディスペンス法を含む。
剥離層４６３が単層構造の場合、タングステン、モリブデン、またはタングステンとモリブデンの混合物を含む層を形成することが好ましい。また、タングステンの酸化物もしくは酸化窒化物を含む層、モリブデンの酸化物もしくは酸化窒化物を含む層、またはタングステンとモリブデンの混合物の酸化物もしくは酸化窒化物を含む層を形成してもよい。なお、タングステンとモリブデンの混合物とは、例えば、タングステンとモリブデンの合金に相当する。
また、剥離層４６３として、タングステンを含む層とタングステンの酸化物を含む層の積層構造を形成する場合、タングステンを含む層を形成し、その上層に酸化物で形成される絶縁層を形成することで、タングステン層と絶縁層との界面に、タングステンの酸化物を含む層が形成されることを活用してもよい。また、タングステンを含む層の表面を、熱酸化処理、酸素プラズマ処理、亜酸化窒素（Ｎ２Ｏ）プラズマ処理、オゾン水等の酸化力の強い溶液での処理等を行ってタングステンの酸化物を含む層を形成してもよい。またプラズマ処理や加熱処理は、酸素、窒素、亜酸化窒素単独、あるいは該ガスとその他のガスとの混合気体雰囲気下で行ってもよい。上記プラズマ処理や加熱処理により、剥離層４６３の表面状態を変えることにより、剥離層４６３と後に形成される絶縁膜４２０との密着性を制御することが可能である。
絶縁膜４２０には、例えば、酸化シリコン膜、窒化珪素膜、酸化窒化珪素膜、窒化酸化シリコン膜、酸化アルミニウム膜などの透湿性の低い無機絶縁膜を用いることができる。上記無機絶縁膜は、例えば、スパッタリング法、ＰＥＣＶＤ法等を用いて形成することができる。
次に、第１の素子層４１０と、仮支持基板４６６とを、剥離用接着剤４６４を用いて接着し、剥離層４６３から絶縁膜４２０と第１の素子層４１０を剥離する。これにより、絶縁膜４２０と第１の素子層４１０は、仮支持基板４６６側に設けられる（図４９（Ｂ）参照）。
なお、仮支持基板４６６への転置工程は、様々な方法を適宜用いることができる。例えば、剥離層４６３と絶縁膜４２０との界面に金属酸化膜を含む層を形成した場合は、該金属酸化膜を結晶化により脆弱化して、剥離層４６３から絶縁膜４２０を剥離することができる。また、剥離層４６３をタングステン膜で形成した場合は、アンモニア水と過酸化水素水の混合溶液によりタングステン膜をエッチングしながら剥離を行ってもよい。
また、剥離層４６３と絶縁膜４２０との界面に液体を浸透させて剥離層４６３から絶縁膜４２０を剥離してもよい。上記液体としては、例えば、水、極性溶媒等を用いることができる。絶縁膜４２０を剥離する界面、具体的には剥離層４６３と絶縁膜４２０との界面に液体を浸透させることによって、第１の素子層４１０に与えられる剥離に伴い発生する静電気等の影響を抑制することができる。
次に、絶縁膜４２０に接着層４１８を用いて第１の基板４０１を接着する（図４９（Ｃ）参照）。
次に、剥離用接着剤４６４を溶解または可塑化させて、第１の素子層４１０から剥離用接着剤４６４と仮支持基板４６６を取り除く（図４９（Ｄ）参照）。
なお、第１の素子層４１０の表面が露出するように剥離用接着剤４６４を水や溶媒などで除去すると好ましい。
以上により、第１の基板４０１上に第１の素子層４１０を作製することができる。
次に、図４９（Ａ）乃至図４９（Ｄ）に示す工程と同様の形成方法により、第２の基板４０５と、第２の基板４０５上の接着層４１２と、接着層４１２上の絶縁膜４４０と、第２の素子層４１１と、を形成する。その後、第１の素子層４１０と第２の素子層４１１の間に、封止層４３２を充填し、第１の素子層４１０と第２の素子層４１１と、を貼り合わせる。
最後に、接続電極３６０に異方性導電膜３８０とＦＰＣ４０８を貼り付ける。必要があればＩＣチップなどを実装させてもよい。
以上により、表示装置４００を作製することができる。
（実施の形態４）
本実施の形態においては、本発明の一態様の表示装置、および該表示装置に入力装置を取り付けた電子機器について、図５０乃至図５５を用いて説明を行う。
＜タッチパネルに関する説明＞
なお、本実施の形態において、電子機器の一例として、表示装置と、入力装置とを合わせたタッチパネル２０００について説明する。また、入力装置の一例として、タッチセンサを用いる場合について説明する。
図５０（Ａ）（Ｂ）は、タッチパネル２０００の斜視図である。なお、図５０（Ａ）（Ｂ）において、明瞭化のため、タッチパネル２０００の代表的な構成要素を示す。
タッチパネル２０００は、表示装置２５０１とタッチセンサ２５９５とを有する（図５０（Ｂ）参照）。また、タッチパネル２０００は、基板２５１０、基板２５７０、および基板２５９０を有する。なお、基板２５１０、基板２５７０、および基板２５９０はいずれも可撓性を有する。ただし、基板２５１０、基板２５７０、および基板２５９０のいずれか一つまたは全てが可撓性を有さない構成としてもよい。
表示装置２５０１は、基板２５１０上に複数の画素および該画素に信号を供給することができる複数の配線２５１１を有する。複数の配線２５１１は、基板２５１０の外周部にまで引き回され、その一部が端子２５１９を構成している。端子２５１９はＦＰＣ２５０９（１）と電気的に接続する。
基板２５９０は、タッチセンサ２５９５と、タッチセンサ２５９５と電気的に接続する複数の配線２５９８とを有する。複数の配線２５９８は、基板２５９０の外周部に引き回され、その一部は端子を構成する。そして、該端子はＦＰＣ２５０９（２）と電気的に接続される。なお、図５０（Ｂ）では明瞭化のため、基板２５９０の裏面側（基板２５１０と対向する面側）に設けられるタッチセンサ２５９５の電極や配線等を実線で示している。
タッチセンサ２５９５として、例えば静電容量方式のタッチセンサを適用できる。静電容量方式としては、表面型静電容量方式、投影型静電容量方式等がある。
投影型静電容量方式としては、主に駆動方式の違いから自己容量方式、相互容量方式などがある。相互容量方式を用いると同時多点検出が可能となるため好ましい。
なお、図５０（Ｂ）に示すタッチセンサ２５９５は、投影型静電容量方式のタッチセンサを適用した構成である。
なお、タッチセンサ２５９５には、指等の検知対象の近接または接触を検知することができる、様々なセンサを適用することができる。
投影型静電容量方式のタッチセンサ２５９５は、電極２５９１と電極２５９２とを有する。電極２５９１は、複数の配線２５９８のいずれかと電気的に接続し、電極２５９２は複数の配線２５９８の他のいずれかと電気的に接続する。
電極２５９２は、図５０（Ａ）（Ｂ）に示すように、一方向に繰り返し配置された複数の四辺形が角部で接続される形状を有する。
電極２５９１は四辺形であり、電極２５９２が延在する方向と交差する方向に繰り返し配置されている。
配線２５９４は、電極２５９２を挟む二つの電極２５９１と電気的に接続する。このとき、電極２５９２と配線２５９４の交差部の面積ができるだけ小さくなる形状が好ましい。これにより、電極が設けられていない領域の面積を低減でき、透過率のバラツキを低減できる。その結果、タッチセンサ２５９５を透過する光の輝度のバラツキを低減することができる。
なお、電極２５９１および電極２５９２の形状はこれに限定されず、様々な形状を取りうる。例えば、複数の電極２５９１をできるだけ隙間が生じないように配置し、絶縁層を介して電極２５９２を、電極２５９１と重ならない領域ができるように離間して複数設ける構成としてもよい。このとき、隣接する２つの電極２５９２の間に、これらとは電気的に絶縁されたダミー電極を設けると、透過率の異なる領域の面積を低減できるため好ましい。
なお、電極２５９１、電極２５９２、配線２５９８などの導電膜、つまり、タッチパネルを構成する配線や電極に用いることのできる材料として、酸化インジウム、酸化錫、酸化亜鉛等を有する透明導電膜（例えば、ＩＴＯなど）が挙げられる。また、タッチパネルを構成する配線や電極に用いることのできる材料として、例えば、抵抗値が低い方が好ましい。一例として、銀、銅、アルミニウム、カーボンナノチューブ、グラフェン、ハロゲン化金属（ハロゲン化銀など）などを用いてもよい。さらに、非常に細くした（例えば、直径が数ナノメール）複数の導電体を用いて構成されるような金属ナノワイヤを用いてもよい。または、導電体を網目状にした金属メッシュを用いてもよい。一例としては、Ａｇナノワイヤ、Ｃｕナノワイヤ、Ａｌナノワイヤ、Ａｇメッシュ、Ｃｕメッシュ、Ａｌメッシュなどを用いてもよい。例えば、タッチパネルを構成する配線や電極にＡｇナノワイヤを用いる場合、可視光において透過率を８９％以上、シート抵抗値を４０Ω／ｃｍ２以上１００Ω／ｃｍ２以下とすることができる。また、上述したタッチパネルを構成する配線や電極に用いることのできる材料の一例である、金属ナノワイヤ、金属メッシュ、カーボンナノチューブ、グラフェンなどは、可視光において透過率が高いため、表示素子に用いる電極（例えば、画素電極または共通電極など）として用いてもよい。
＜表示装置に関する説明＞
次に、図５１（Ａ）、（Ｂ）を用いて、表示装置２５０１の詳細について説明する。図５１（Ａ）、（Ｂ）は、図５０（Ｂ）に示す一点鎖線Ｘ１−Ｘ２間の断面図に相当する。
表示装置２５０１は、マトリクス状に配置された複数の画素を有する。該画素は表示素子と、該表示素子を駆動する画素回路とを有する。
なお、図５１（Ａ）に示す断面図では、白色の光を射出するＥＬ素子を表示素子として適用する場合について図示しているが、ＥＬ素子はこれに限定されない。例えば、図５１（Ｂ）に図示するように、隣接する画素毎に射出する光の色が異なるように、発光色が異なるＥＬ素子を画素毎に塗り分ける構成とすることもできる。以下の説明では、白色の光を射出するＥＬ素子を表示素子として適用する場合を一例として挙げて説明する。
基板２５１０および基板２５７０としては、例えば、水蒸気の透過率が１×１０−５ｇ／（ｍ２・ｄａｙ）以下、好ましくは１×１０−６ｇ／（ｍ２・ｄａｙ）以下である可撓性を有する材料を好適に用いることができる。または、基板２５１０の熱膨張率と、基板２５７０の熱膨張率とが、およそ等しい材料を用いると好適である。例えば、線膨張率が１×１０−３／Ｋ以下、好ましくは５×１０−５／Ｋ以下、より好ましくは１×１０−５／Ｋ以下である材料を好適に用いることができる。
なお、基板２５１０は、ＥＬ素子への不純物の拡散を防ぐ絶縁層２５１０ａと、可撓性基板２５１０ｂと、絶縁層２５１０ａおよび可撓性基板２５１０ｂを貼り合わせる接着層２５１０ｃと、を有する積層体である。また、基板２５７０は、ＥＬ素子への不純物の拡散を防ぐ絶縁層２５７０ａと、可撓性基板２５７０ｂと、絶縁層２５７０ａおよび可撓性基板２５７０ｂを貼り合わせる接着層２５７０ｃと、を有する積層体である。
接着層２５１０ｃおよび接着層２５７０ｃとしては、例えば、ポリエステル、ポリオレフィン、ポリアミド（ナイロン、アラミド等）、ポリイミド、ポリカーボネート、ポリウレタンまたはアクリル樹脂、エポキシ樹脂もしくはシロキサン結合を有する樹脂含む材料を用いることができる。
また、基板２５１０と基板２５７０との間に封止層２５６０を有する。封止層２５６０は、空気より大きい屈折率を有すると好ましい。また、図５１（Ａ）に示すように、封止層２５６０側に光を取り出す場合は、封止層２５６０は光学素子を兼ねることができる。
また、封止層２５６０の外周部にシール材を形成してもよい。当該シール材を用いることにより、基板２５１０、基板２５７０、封止層２５６０、およびシール材で囲まれた領域にＥＬ素子２５５０を有する構成とすることができる。なお、封止層２５６０として、不活性気体（窒素やアルゴン等）を充填してもよい。また、当該不活性気体内に、乾燥材を設けて、水分等を吸着させる構成としてもよい。また、上述のシール材としては、例えば、エポキシ系樹脂やガラスフリットを用いるのが好ましい。また、シール材に用いる材料としては、水分や酸素を透過しない材料を用いると好適である。
また、図５１（Ａ）に示す表示装置２５０１は、画素２５０５を有する。また、画素２５０５は、発光モジュール２５８０と、ＥＬ素子２５５０と、ＥＬ素子２５５０に電力を供給することができるトランジスタ２５０２ｔと、を有する。なお、トランジスタ２５０２ｔは、画素回路の一部として機能する。
また、発光モジュール２５８０は、ＥＬ素子２５５０と、着色層２５６７とを有する。また、ＥＬ素子２５５０は、下部電極と、上部電極と、下部電極と上部電極との間にＥＬ層とを有する。
また、封止層２５６０が光を取り出す側に設けられている場合、封止層２５６０は、ＥＬ素子２５５０と着色層２５６７に接する。なお着色層２５６７は、発光色が異なるＥＬ素子を画素毎に塗り分けた場合、図５１（Ｂ）に図示するように省略することも可能である。
着色層２５６７は、ＥＬ素子２５５０と重なる位置にある。これにより、ＥＬ素子２５５０が発する光の一部は着色層２５６７を透過して、図中に示す矢印の方向の発光モジュール２５８０の外部に射出される。
また、表示装置２５０１には、光を射出する方向に遮光層２５６８が設けられる。遮光層２５６８は、着色層２５６７を囲むように設けられている。
着色層２５６７としては、特定の波長帯域の光を透過する機能を有していればよく、例えば、赤色の波長帯域の光を透過するカラーフィルタ、緑色の波長帯域の光を透過するカラーフィルタ、青色の波長帯域の光を透過するカラーフィルタ、黄色の波長帯域の光を透過するカラーフィルタなどを用いることができる。各カラーフィルタは、様々な材料を用いて、印刷法、インクジェット法、フォトリソグラフィ技術を用いたエッチング方法などで形成することができる。
また、表示装置２５０１には、絶縁層２５２１が設けられる。絶縁層２５２１はトランジスタ２５０２ｔ等を覆う。なお、絶縁層２５２１は、画素回路に起因する凹凸を平坦化するための機能を有する。また、絶縁層２５２１に不純物の拡散を抑制できる機能を付与してもよい。これにより、不純物の拡散によるトランジスタ２５０２ｔ等の信頼性の低下を抑制できる。
また、ＥＬ素子２５５０は、絶縁層２５２１の上方に形成される。また、ＥＬ素子２５５０が有する下部電極には、該下部電極の端部に重なる隔壁２５２８が設けられる。なお、基板２５１０と、基板２５７０との間隔を制御するスペーサを、隔壁２５２８上に形成してもよい。
また、ゲート線駆動回路２５０４は、トランジスタ２５０３ｔと、容量素子２５０３ｃとを有する。なお、駆動回路を画素回路と同一の工程で同一基板上に形成することができる。
また、基板２５１０上には、信号を供給することができる配線２５１１が設けられる。また、配線２５１１上には、端子２５１９が設けられる。また、端子２５１９には、ＦＰＣ２５０９（１）が電気的に接続される。また、ＦＰＣ２５０９（１）は、ビデオ信号、クロック信号、スタート信号、リセット信号等を供給する機能を有する。なお、ＦＰＣ２５０９（１）にはプリント配線基板（ＰＷＢ）が取り付けられていても良い。
なお、トランジスタ２５０２ｔおよびトランジスタ２５０３ｔのいずれか一方または双方に先の実施の形態に示すトランジスタを適用すればよい。本実施の形態で用いるトランジスタは、高純度化し結晶性が高い酸化物半導体膜を有する。該トランジスタは、オフ状態における電流値（オフ電流値）を低くすることができる。よって、画像信号等の電気信号の保持時間を長くすることができ、電源オン状態では書き込み間隔も長く設定できる。よって、リフレッシュ動作の頻度を少なくすることができるため、消費電力を抑制する効果を奏する。なお、リフレッシュ動作の詳細については、後述する。
また、本実施の形態で用いるトランジスタは、比較的高い電界効果移動度が得られるため、高速駆動が可能である。例えば、このような高速駆動が可能なトランジスタを表示装置２５０１に用いることで、画素回路のスイッチングトランジスタと、駆動回路に使用するドライバトランジスタを同一基板上に形成することができる。すなわち、別途駆動回路として、シリコンウェハ等により形成された半導体装置を用いる必要がないため、半導体装置の部品点数を削減することができる。また、画素回路においても、高速駆動が可能なトランジスタを用いることで、高画質な画像を提供することができる。
＜タッチセンサに関する説明＞
次に、図５２を用いて、タッチセンサ２５９５の詳細について説明する。図５２は、図５０（Ｂ）に示す一点鎖線Ｘ３−Ｘ４間の断面図に相当する。
タッチセンサ２５９５は、基板２５９０上に千鳥状に配置された電極２５９１および電極２５９２と、電極２５９１および電極２５９２を覆う絶縁層２５９３と、隣り合う電極２５９１を電気的に接続する配線２５９４とを有する。
電極２５９１および電極２５９２は、透光性を有する導電材料を用いて形成する。透光性を有する導電性材料としては、酸化インジウム、インジウム錫酸化物、インジウム亜鉛酸化物、酸化亜鉛、ガリウムを添加した酸化亜鉛などの導電性酸化物を用いることができる。なお、グラフェンを含む膜を用いることもできる。グラフェンを含む膜は、例えば膜状に形成された酸化グラフェンを含む膜を還元して形成することができる。還元する方法としては、熱を加える方法等を挙げることができる。
例えば、透光性を有する導電性材料を基板２５９０上にスパッタリング法により成膜した後、フォトリソグラフィ法等の様々なパターニング技術により、不要な部分を除去して、電極２５９１および電極２５９２を形成することができる。
また、絶縁層２５９３に用いる材料としては、例えば、アクリル、エポキシなどの樹脂、シロキサン結合を有する樹脂の他、酸化シリコン、酸化窒化シリコン、酸化アルミニウムなどの無機絶縁材料を用いることもできる。
また、電極２５９１に達する開口が絶縁層２５９３に設けられ、配線２５９４が隣接する電極２５９１と電気的に接続する。透光性の導電性材料は、タッチパネルの開口率を高めることができるため、配線２５９４に好適に用いることができる。また、電極２５９１および電極２５９２より導電性の高い材料は、電気抵抗を低減できるため配線２５９４に好適に用いることができる。
電極２５９２は、一方向に延在し、複数の電極２５９２がストライプ状に設けられている。また、配線２５９４は電極２５９２と交差して設けられている。
一対の電極２５９１が１つの電極２５９２を挟んで設けられる。また、配線２５９４は一対の電極２５９１を電気的に接続している。
なお、複数の電極２５９１は、１つの電極２５９２と必ずしも直交する方向に配置される必要はなく、０度を超えて９０度未満の角度をなすように配置されてもよい。
また、配線２５９８は、電極２５９１または電極２５９２と電気的に接続される。また、配線２５９８の一部は、端子として機能する。配線２５９８としては、例えば、アルミニウム、金、白金、銀、ニッケル、チタン、タングステン、クロム、モリブデン、鉄、コバルト、銅、またはパラジウム等の金属材料や、該金属材料を含む合金材料を用いることができる。
なお、絶縁層２５９３および配線２５９４を覆う絶縁層を設けて、タッチセンサ２５９５を保護してもよい。
また、接続層２５９９は、配線２５９８とＦＰＣ２５０９（２）を電気的に接続させる。
接続層２５９９としては、異方性導電フィルム（ＡＣＦ：Ａｎｉｓｏｔｒｏｐｉｃ Ｃｏｎｄｕｃｔｉｖｅ Ｆｉｌｍ）や、異方性導電ペースト（ＡＣＰ：Ａｎｉｓｏｔｒｏｐｉｃ Ｃｏｎｄｕｃｔｉｖｅ Ｐａｓｔｅ）などを用いることができる。
＜タッチパネルに関する説明＞
次に、図５３（Ａ）を用いて、タッチパネル２０００の詳細について説明する。図５３（Ａ）は、図５０（Ａ）に示す一点鎖線Ｘ５−Ｘ６間の断面図に相当する。
図５３（Ａ）に示すタッチパネル２０００は、図５１（Ａ）で説明した表示装置２５０１と、図５２で説明したタッチセンサ２５９５と、を貼り合わせた構成である。
また、図５３（Ａ）に示すタッチパネル２０００は、図５１（Ａ）で説明した構成の他、接着層２５９７と、反射防止層２５６９と、を有する。
接着層２５９７は、配線２５９４と接して設けられる。なお、接着層２５９７は、タッチセンサ２５９５が表示装置２５０１に重なるように、基板２５９０を基板２５７０に貼り合わせている。また、接着層２５９７は、透光性を有すると好ましい。また、接着層２５９７としては、熱硬化性樹脂、または紫外線硬化樹脂を用いることができる。例えば、アクリル系樹脂、ウレタン系樹脂、エポキシ系樹脂、またはシロキサン系樹脂を用いることができる。
反射防止層２５６９は、画素に重なる位置に設けられる。反射防止層２５６９として、例えば円偏光板を用いることができる。
次に、図５３（Ａ）に示す構成と異なる構成のタッチパネルについて、図５３（Ｂ）を用いて説明する。
図５３（Ｂ）は、タッチパネル２００１の断面図である。図５３（Ｂ）に示すタッチパネル２００１は、図５３（Ａ）に示すタッチパネル２０００と、表示装置２５０１に対するタッチセンサ２５９５の位置が異なる。ここでは異なる構成について詳細に説明し、同様の構成を用いることができる部分は、タッチパネル２０００の説明を援用する。
着色層２５６７は、ＥＬ素子２５５０の下方に位置する。また、図５３（Ｂ）に示すＥＬ素子２５５０は、トランジスタ２５０２ｔが設けられている側に光を射出する。これにより、ＥＬ素子２５５０が発する光の一部は、着色層２５６７を透過して、図中に示す矢印の方向の発光モジュール２５８０の外部に射出される。
また、タッチセンサ２５９５は、表示装置２５０１の基板２５１０側に設けられている。
接着層２５９７は、基板２５１０と基板２５９０の間にあり、表示装置２５０１とタッチセンサ２５９５を貼り合わせる。
図５３（Ａ）（Ｂ）に示すように、発光素子から射出される光は、基板の上面および下面のいずれか一方または双方に射出されればよい。
＜タッチパネルの駆動方法に関する説明＞
次に、タッチパネルの駆動方法の一例について、図５４を用いて説明を行う。
図５４（Ａ）は、相互容量方式のタッチセンサの構成を示すブロック図である。図５４（Ａ）では、パルス電圧出力回路２６０１、電流検出回路２６０２を示している。なお、図５４（Ａ）では、パルス電圧が与えられる電極２６２１をＸ１−Ｘ６として、電流の変化を検知する電極２６２２をＹ１−Ｙ６として、それぞれ６本の配線で例示している。また、図５４（Ａ）は、電極２６２１と、電極２６２２とが重畳することで形成される容量２６０３を示している。なお、電極２６２１と電極２６２２とはその機能を互いに置き換えてもよい。
パルス電圧出力回路２６０１は、Ｘ１−Ｘ６の配線に順にパルスを印加するための回路である。Ｘ１−Ｘ６の配線にパルス電圧が印加されることで、容量２６０３を形成する電極２６２１と電極２６２２との間に電界が生じる。この電極間に生じる電界が遮蔽等により容量２６０３の相互容量に変化を生じさせることを利用して、被検知体の近接、または接触を検出することができる。
電流検出回路２６０２は、容量２６０３での相互容量の変化による、Ｙ１〜Ｙ６の配線での電流の変化を検出するための回路である。Ｙ１−Ｙ６の配線では、被検知体の近接、または接触がないと検出される電流値に変化はないが、検出する被検知体の近接、または接触により相互容量が減少する場合には電流値が減少する変化を検出する。なお電流の検出は、積分回路等を用いて行えばよい。
次に、図５４（Ｂ）には、図５４（Ａ）で示す相互容量方式のタッチセンサにおける入出力波形のタイミングチャートを示す。図５４（Ｂ）では、１フレーム期間で各行列での被検知体の検出を行うものとする。また図５４（Ｂ）では、被検知体を検出しない場合（非タッチ）と被検知体を検出する場合（タッチ）との２つの場合について示している。なおＹ１−Ｙ６の配線については、検出される電流値に対応する電圧値とした波形を示している。
Ｘ１−Ｘ６の配線には、順にパルス電圧が与えられ、該パルス電圧にしたがってＹ１−Ｙ６の配線での波形が変化する。被検知体の近接または接触がない場合には、Ｘ１−Ｘ６の配線の電圧の変化に応じてＹ１−Ｙ６の波形が一様に変化する。一方、被検知体が近接または接触する箇所では、電流値が減少するため、これに対応する電圧値の波形も変化する。
このように、相互容量の変化を検出することにより、被検知体の近接または接触を検知することができる。
＜センサ回路に関する説明＞
また、図５４（Ａ）ではタッチセンサとして配線の交差部に容量２６０３のみを設けるパッシブ型のタッチセンサの構成を示したが、トランジスタと容量とを有するアクティブ型のタッチセンサとしてもよい。アクティブ型のタッチセンサに含まれるセンサ回路の一例を図５５に示す。
図５５に示すセンサ回路は、容量２６０３と、トランジスタ２６１１と、トランジスタ２６１２と、トランジスタ２６１３とを有する。
トランジスタ２６１３はゲートに信号Ｇ２が与えられ、ソースまたはドレインの一方に電圧ＶＲＥＳが与えられ、他方が容量２６０３の一方の電極およびトランジスタ２６１１のゲートと電気的に接続する。トランジスタ２６１１は、ソースまたはドレインの一方がトランジスタ２６１２のソースまたはドレインの一方と電気的に接続し、他方に電圧ＶＳＳが与えられる。トランジスタ２６１２は、ゲートに信号Ｇ２が与えられ、ソースまたはドレインの他方が配線ＭＬと電気的に接続する。容量２６０３の他方の電極には電圧ＶＳＳが与えられる。
次に、図５５に示すセンサ回路の動作について説明する。まず、信号Ｇ２としてトランジスタ２６１３をオン状態とする電位が与えられることで、トランジスタ２６１１のゲートが接続されるノードｎに電圧ＶＲＥＳに対応した電位が与えられる。次に、信号Ｇ２としてトランジスタ２６１３をオフ状態とする電位が与えられることで、ノードｎの電位が保持される。
続いて、指等の被検知体の近接または接触により、容量２６０３の相互容量が変化することに伴い、ノードｎの電位がＶＲＥＳから変化する。
読み出し動作は、信号Ｇ１にトランジスタ２６１２をオン状態とする電位を与える。ノードｎの電位に応じてトランジスタ２６１１に流れる電流、すなわち配線ＭＬに流れる電流が変化する。この電流を検出することにより、被検知体の近接または接触を検出することができる。
トランジスタ２６１１、トランジスタ２６１２、およびトランジスタ２６１３に先の実施の形態に示すトランジスタを適用することができる。とくにトランジスタ２６１３に先の実施の形態に示すトランジスタを適用することにより、ノードｎの電位を長期間に亘って保持することが可能となり、ノードｎにＶＲＥＳを供給しなおす動作（リフレッシュ動作）の頻度を減らすことができる。
（実施の形態５）
本実施の形態においては、本発明の一態様の表示装置がとりうる表示方法について、図５６乃至図５９を用いて説明を行う。
なお、本発明の一態様の表示装置は、情報処理部、演算部、記憶部、表示部、および入力部等を有していてもよい。
また、本発明の一態様の表示装置において、同一画像（静止画像）を連続して表示する場合、同一画像の信号を書き込む回数（リフレッシュするともいう）を低減することで、消費電力の低減を図ることができる。なお、リフレッシュを行う頻度をリフレッシュレート（走査周波数、垂直同期周波数ともいう）という。以下では、リフレッシュレートを低減し、目の疲労が少ない表示装置について説明する。
目の疲労には、神経系の疲労と、筋肉系の疲労の２種類がある。神経系の疲労は、表示装置の発光、点滅画面を、長時間見続けることで、その明るさが眼の網膜や神経、脳を刺激して疲れさせるものである。筋肉系の疲労は、ピント調節のときに使用する毛様体の筋肉を酷使することにより疲れさせるものである。
図５６（Ａ）に、従来の表示装置の表示を表す模式図を示す。図５６（Ａ）に示すように、従来の表示装置では、１秒間に６０回の画像の書き換えが行われている。このような画面を長時間見続けることにより、使用者の眼の網膜や神経、脳を刺激して眼の疲労が引き起こされるおそれがあった。
本発明の一態様の表示装置においては、表示装置の画素部に、酸化物半導体を用いたトランジスタ、例えば、ＣＡＡＣ−ＯＳを用いたトランジスタを適用する。当該トランジスタのオフ電流は、極めて小さい。従って、表示装置のリフレッシュレートを下げても、表示装置の輝度の維持が可能となる。
つまり、図５６（Ｂ）に示すように、例えば、５秒間に１回の画像の書き換えが可能となるため、極力長い時間同じ映像を見ることが可能となり、使用者に視認される画面のちらつきが低減される。これにより、使用者の眼の網膜や神経、脳の刺激が低減され、神経系の疲労が軽減される。
また、図５７（Ａ）に示すように、１画素のサイズが大きい場合（例えば精細度が１５０ｐｐｉ未満の場合）、表示装置に表示された文字はぼやけてしまう。表示装置に表示されたぼやけた文字を長時間見続けると、毛様体の筋肉が、絶えずピントを合わせようと動いているにもかかわらず、ピントが合わせづらい状態が続くことになり、目に負担をかけてしまうおそれがある。
これに対し、図５７（Ｂ）に示すように、本発明の一態様に係る表示装置では、１画素のサイズが小さく高精細な表示が可能となるため、緻密で滑らかな表示とすることができる。これにより、毛様体の筋肉が、ピントを合わせやすくなるため、使用者の筋肉系の疲労が軽減される。表示装置の解像度を１５０ｐｐｉ以上、好ましくは２００ｐｐｉ以上、さらに好ましくは３００ｐｐｉ以上とすることにより、使用者の筋肉系の疲労を効果的に低減することができる。
なお、目の疲労を定量的に測定する方法が検討されている。例えば、神経系の疲労の評価指標としては、臨界融合周波数（ＣＦＦ：Ｃｒｉｔｉｃａｌ Ｆｌｉｃｋｅｒ（Ｆｕｓｉｏｎ） Ｆｒｅｑｕｅｎｃｙ）などが知られている。また、筋肉系の疲労の評価指標としては、調節時間や調節近点距離などが知られている。
そのほか、目の疲労を評価する方法として、脳波測定、サーモグラフィ法、瞬きの回数の測定、涙液量の評価、瞳孔の収縮反応速度の評価や、自覚症状を調査するためのアンケート等がある。
例えば、上記の様々な方法により、本発明の一態様の表示装置の駆動方法を評価することができる。
＜表示装置の表示方法＞
ここで、本発明の一態様の表示装置の表示方法について、図５８を用いて説明する。
［イメージ情報の表示例］
以下では、２つの異なるイメージ情報を含む画像を移動させて表示する例について示す。
図５８（Ａ）には、表示部４５０にウィンドウ４５１と、ウィンドウ４５１に表示された静止画像である第１の画像４５２ａが表示されている例を示している。
このとき、第１のリフレッシュレートで表示を行っていることが好ましい。なお、第１のリフレッシュレートとしては、１．１６×１０−５Ｈｚ（１日に約１回の頻度）以上１Ｈｚ以下、または２．７８×１０−４Ｈｚ（１時間に約１回の頻度）以上０．５Ｈｚ以下、または１．６７×１０−２Ｈｚ（１分間に約１回の頻度）以上０．１Ｈｚ以下とすることができる。
このように、第１のリフレッシュレートを極めて小さい値に設定し、画面の書き換えの頻度を低減することで、実質的にちらつきを生じない表示を実現でき、より効果的に使用者の目の疲労を低減することができる。
なお、ウィンドウ４５１は、例えば画像表示アプリケーションソフトを実行することにより表示され、画像を表示する表示領域を含む。
また、ウィンドウ４５１の下部には、異なるイメージ情報に表示を切り替えるためのボタン４５３を有する。使用者がボタン４５３を選択する操作を行うことにより、画像を移動させる命令を表示装置の情報処理部に与えることができる。
なお、使用者の操作方法は入力手段に応じて設定すればよい。例えば入力手段として表示部４５０に重ねて設けられたタッチパネルを用いる場合には、指やスタイラス等によりボタン４５３をタッチする操作や、画像をスライドさせるようなジェスチャ入力を行うことにより操作することができる。ジェスチャ入力や音声入力を用いる場合には、必ずしもボタン４５３を表示しなくてもよい。
画像を移動させる命令を表示装置の情報処理部が受け取ると、ウィンドウ４５１内に表示された画像の移動が開始される（図５８（Ｂ））。
なお、図５８（Ａ）の時点で第１のリフレッシュレートで表示を行っていた場合には、画像の移動の前に、リフレッシュレートを第２のリフレッシュレートに変更すると好ましい。第２のリフレッシュレートは、動画像の表示を行うために必要な値である。例えば、第２のリフレッシュレートは、３０Ｈｚ以上９６０Ｈｚ以下、好ましくは６０Ｈｚ以上９６０Ｈｚ以下、より好ましくは７５Ｈｚ以上９６０Ｈｚ以下、より好ましくは１２０Ｈｚ以上９６０Ｈｚ以下、より好ましくは２４０Ｈｚ以上９６０Ｈｚ以下とすることができる。
第２のリフレッシュレートを、第１のリフレッシュレートよりも高い値に設定することにより、動画像をより滑らかに自然に表示することができる。また書き換えに伴うちらつき（フリッカともいう）が使用者に視認されることが抑制されるため、使用者の目の疲労を低減できる。
このとき、ウィンドウ４５１内に表示される画像は、第１の画像４５２ａと、次に表示すべき第２の画像４５２ｂとが結合された画像である。ウィンドウ４５１内には、この結合された画像が一方向（ここでは左方向）に移動するように、一部の領域が表示される。
また、結合された画像の移動と共に、ウィンドウ４５１内に表示された画像の輝度が初期（図５８（Ａ）の時点）の輝度に比べて段階的に低下する。
図５８（Ｃ）は、ウィンドウ４５１内に表示された画像が、所定座標に到達した時点を示している。したがって、この時点でウィンドウ４５１内に表示された画像の輝度が最も低い。
なお、図５８（Ｃ）では、所定座標として、第１の画像４５２ａと第２の画像４５２ｂのそれぞれが、半分ずつ表示されている座標としたが、これに限られず、使用者が自由に設定可能とすることが好ましい。
例えば、画像の初期座標から最終座標までの距離に対する、初期座標からの距離の比が０より大きく、１未満である座標を所定座標に設定すればよい。
また、画像が所定座標に達した時の輝度についても、使用者が自由に設定可能とすることが好ましい。例えば、画像が所定座標に達した時の輝度の、初期の輝度に対する比が０以上１未満、好ましくは０以上０．８以下、より好ましくは０以上０．５以下などに設定すればよい。
続いて、ウィンドウ４５１内には、結合された画像が移動しながら輝度が段階的に上昇するように表示される（図５８（Ｄ）。
図５８（Ｅ）は、結合された画像の座標が最終座標に達した時点を示している。ウィンドウ４５１内には、第２の画像４５２ｂのみが、初期の輝度と等しい輝度で表示されている。
なお、画像の移動が完了した後に、リフレッシュレートを第２のリフレッシュレートから、第１のリフレッシュレートに変更することが好ましい。
このような表示を行うことにより、画像の移動を使用者が目で追ったとしても、該画像の輝度が低減されているため、使用者の目の疲労を低減することができる。したがって、このような駆動方法を用いることにより、目にやさしい表示を実現できる。
［文書情報の表示例］
次に、表示ウィンドウの大きさよりも大きな文書情報をスクロールさせて表示する例について説明する。
図５９（Ａ）には、表示部４５０にウィンドウ４５５と、ウィンドウ４５５に表示された静止画像である文書情報４５６の一部が表示されている例を示している。
このとき、上記の第１のリフレッシュレートで表示を行っていることが好ましい。
ウィンドウ４５５は、例えば文書表示アプリケーションソフト、文書作成アプリケーションソフトなどを実行することにより表示され、文書情報を表示する表示領域を含む。
文書情報４５６は、その画像の大きさがウィンドウ４５５の表示領域よりも縦方向に大きい。したがってウィンドウ４５５には、その一部の領域のみが表示されている。また、図５９（Ａ）に示すように、ウィンドウ４５５は、文書情報４５６のどの領域が表示されているかを示すスクロールバー４５７を備えていてもよい。
入力部により画像を移動させる命令（ここでは、スクロール命令ともいう）が表示装置に与えられると、文書情報４５６の移動が開始される（図５９（Ｂ））。また、表示される画像の輝度が段階的に低下する。
なお、図５９（Ａ）の時点で第１のリフレッシュレートで表示を行っていた場合には、文書情報４５６の移動の前に、リフレッシュレートを第２のリフレッシュレートに変更すると好ましい。
ここでは、ウィンドウ４５５内に表示される画像の輝度だけでなく、表示部４５０に表示される画像全体の輝度が低下する様子を示している。
図５９（Ｃ）は、文書情報４５６の座標が所定座標に達した時点を示している。このとき、表示部４５０に表示される画像全体の輝度は最も低くなる。
続いて、ウィンドウ４５５内には、文書情報４５６が移動しながら表示される（図５９（Ｄ））。このとき、表示部４５０に表示される画像全体の輝度は段階的に上昇する。
図５９（Ｅ）は、文書情報４５６の座標が最終座標に達した時点を示している。ウィンドウ４５５内には、文書情報４５６の初期に表示された領域とは異なる領域が、初期の輝度と等しい輝度で表示される。
なお、文書情報４５６の移動が完了した後に、リフレッシュレートを第１のリフレッシュレートに変更することが好ましい。
このような表示を行うことにより、画像の移動を使用者が目で追ったとしても、該画像の輝度が低減されているため、使用者の目の疲労を低減することができる。したがって、このような駆動方法を用いることにより、目にやさしい表示を実現できる。
特に、文書情報などのコントラストの高い表示は、使用者の目の疲労がより顕著になるため、文書情報の表示にこのような駆動方法を適用することはより好ましい。
（実施の形態６）
本実施の形態では、上記実施の形態で説明した画素を有する表示装置の外観、および表示装置を具備する電子機器の一例について説明する。
＜表示装置の外観＞
図６０（Ａ）は、表示装置の外観の一例を示す、斜視図である。図６０（Ａ）に示す表示装置は、パネル１６０１と、コントローラ、電源回路、画像処理回路、画像メモリ、ＣＰＵなどが設けられた回路基板１６０２と、接続部１６０３とを有している。パネル１６０１は、画素が複数設けられた画素部１６０４と、複数の画素を行ごとに選択する駆動回路１６０５と、選択された行内の画素へのデータ電圧の入力を制御する駆動回路１６０６とを有する。
回路基板１６０２から、接続部１６０３を介して、各種信号と、電源の電位とが、パネル１６０１に入力される。接続部１６０３には、ＦＰＣ（Ｆｌｅｘｉｂｌｅ Ｐｒｉｎｔｅｄ Ｃｉｒｃｕｉｔ）などを用いることができる。ＦＰＣにチップを実装したものをＣＯＦテープと呼び、ＣＯＦテープを用いると、より小さい面積でより高密度の実装を行うことができる。また、接続部１６０３にＣＯＦテープを用いる場合、回路基板１６０２内の一部の回路、或いはパネル１６０１が有する駆動回路１６０５や駆動回路１６０６の一部などを別途用意したチップに形成しておき、ＣＯＦ（Ｃｈｉｐ Ｏｎ Ｆｉｌｍ）法を用いて当該チップをＣＯＦテープに接続しておいても良い。
また、ＣＯＦテープ１６０７を用いた表示装置の外観の一例を示す斜視図を図６０（Ｂ）に示す。
チップ１６０８は、バンプなどの端子を表面に有する半導体ベアチップ（ＩＣ、ＬＳＩなど）である。さらに、ＣＯＦテープ１６０７に、ＣＲ部品も実装でき、回路基板１６０２の面積縮小も図れる。フレキシブル基板の配線パターンは、実装するチップの端子に対応して複数形成される。チップ１６０８は、ボンダー装置などにより、配線パターンを有するフレキシブル基板上に位置決めして配置し、熱圧着することによって実装される。
図６０（Ｂ）には一つのチップ１６０８を実装した一つのＣＯＦテープ１６０７の例を示したが特に限定されない。１つのＣＯＦテープ１６０７の片面または両面に複数列のチップを実装することができるが、コスト削減のためには、実装するチップ数を少なくするため一列とすることが好ましく、さらに好ましくは１個とすることが望ましい。
＜電子機器の構成例＞
次いで、表示装置を備えた電子機器について説明する。
本発明の一態様に係る表示装置は、表示装置、ノート型パーソナルコンピュータ、記録媒体を備えた画像再生装置（代表的にはＤＶＤ：Ｄｉｇｉｔａｌ Ｖｅｒｓａｔｉｌｅ Ｄｉｓｃ等の記録媒体を再生し、その画像を表示しうるディスプレイを有する装置）に用いることができる。その他に、本発明の一態様に係る表示装置を用いることができる電子機器として、携帯電話、携帯型ゲーム機、携帯情報端末、電子書籍、ビデオカメラ、デジタルスチルカメラなどのカメラ、ゴーグル型ディスプレイ（ヘッドマウントディスプレイ）、ナビゲーションシステム、音響再生装置（カーオーディオ、デジタルオーディオプレイヤー等）、複写機、ファクシミリ、プリンター、プリンター複合機、現金自動預け入れ払い機（ＡＴＭ）、自動販売機などが挙げられる。これら電子機器の具体例を図６１に示す。
図６１（Ａ）は表示装置であり、筐体５００１、表示部５００２、支持台５００３等を有する。本発明の一態様に係る表示装置は、表示部５００２に用いることができる。なお、表示装置には、パーソナルコンピュータ用、ＴＶ放送受信用、広告表示用などの全ての情報表示用表示装置が含まれる。
図６１（Ｂ）は携帯情報端末であり、筐体５１０１、表示部５１０２、操作キー５１０３等を有する。本発明の一態様に係る表示装置は、表示部５１０２に用いることができる。
図６１（Ｃ）は表示装置であり、曲面を有する筐体５７０１、表示部５７０２等を有する。本発明の一態様に係る表示装置に可撓性を有する基板を用いることで、曲面を有する筐体５７０１に支持された表示部５７０２に、当該表示装置を用いることができ、フレキシブルかつ軽くて使い勝手の良い表示装置を提供することができる。
図６１（Ｄ）は携帯型ゲーム機であり、筐体５３０１、筐体５３０２、表示部５３０３、表示部５３０４、マイクロホン５３０５、スピーカー５３０６、操作キー５３０７、スタイラス５３０８等を有する。本発明の一態様に係る表示装置は、表示部５３０３または表示部５３０４に用いることができる。表示部５３０３または表示部５３０４に本発明の一態様に係る表示装置を用いることで、ユーザーの使用感に優れ、品質の低下が起こりにくい携帯型ゲーム機を提供することができる。なお、図６１（Ｄ）に示した携帯型ゲーム機は、２つの表示部５３０３と表示部５３０４とを有しているが、携帯型ゲーム機が有する表示部の数は、これに限定されない。
図６１（Ｅ）は電子書籍であり、筐体５６０１、表示部５６０２等を有する。本発明の一態様に係る表示装置は、表示部５６０２に用いることができる。そして、可撓性を有する基板を用いることで、表示装置に可撓性を持たせることができるので、フレキシブルかつ軽くて使い勝手の良い電子書籍を提供することができる。
図６１（Ｆ）は携帯電話であり、筐体５９０１に、表示部５９０２、マイク５９０７、スピーカー５９０４、カメラ５９０３、外部接続部５９０６、操作用のボタン５９０５が設けられている。表示部５９０２に、本発明の一態様に係る表示装置を用いることできる。また、本発明の一態様に係る表示装置を、可撓性を有する基板に形成した場合、図６１（Ｆ）に示すような曲面を有する表示部５９０２に当該表示装置を適用することが可能である。
（本明細書等の記載に関する付記）
以上の実施の形態、および実施の形態における各構成の説明について、以下に付記する。
＜実施の形態で述べた本発明の一態様に関する付記＞
各実施の形態に示す構成は、他の実施の形態に示す構成と適宜組み合わせて、本発明の一態様とすることができる。また、１つの実施の形態の中に、複数の構成例が示される場合は、互い構成例を適宜組み合わせることが可能である。
なお、ある一つの実施の形態の中で述べる内容（一部の内容でもよい）は、その実施の形態で述べる別の内容（一部の内容でもよい）、および／または、一つ若しくは複数の別の実施の形態で述べる内容（一部の内容でもよい）に対して、適用、組み合わせ、または置き換えなどを行うことが出来る。
なお、実施の形態の中で述べる内容とは、各々の実施の形態において、様々な図を用いて述べる内容、または明細書に記載される文章を用いて述べる内容のことである。
なお、ある一つの実施の形態において述べる図（一部でもよい）は、その図の別の部分、その実施の形態において述べる別の図（一部でもよい）、および／または、一つ若しくは複数の別の実施の形態において述べる図（一部でもよい）に対して、組み合わせることにより、さらに多くの図を構成させることが出来る。
また、各実施の形態において本発明の一態様を説明したが、本発明の一態様はこれらに限定されない。例えば、本発明の一態様として実施の形態２では、トランジスタ１０２などのトランジスタのチャネル形成領域が、酸化物半導体あるいはシリコンを有する場合の例を示したが、本発明の一態様は、これに限定されない。場合によっては、または、状況に応じて、本発明の一態様における様々なトランジスタ、トランジスタのチャネル形成領域、または、トランジスタのソースドレイン領域などは、様々な半導体を有していてもよい。例えば、シリコン、ゲルマニウム、シリコンゲルマニウム、炭化シリコン、ガリウムヒ素、アルミニウムガリウムヒ素、インジウムリン、窒化ガリウム、または、有機半導体などの少なくとも一つを有していてもよい。
＜図面を説明する記載に関する付記＞
本明細書等において、「上に」、「下に」などの配置を示す語句は、構成同士の位置関係を、図面を参照して説明するために、便宜上用いている。構成同士の位置関係は、各構成を描写する方向に応じて適宜変化する。そのため、配置を示す語句は、明細書で説明した記載に限定されず、状況に応じて適切に言い換えることができる。
また、「上」や「下」の用語は、構成要素の位置関係が直上または直下で、かつ、直接接していることを限定するものではない。例えば、「絶縁層Ａ上の電極Ｂ」の表現であれば、絶縁層Ａの上に電極Ｂが直接接して形成されている必要はなく、絶縁層Ａと電極Ｂとの間に他の構成要素を含むものを除外しない。
また本明細書等において、ブロック図では、構成要素を機能毎に分類し、互いに独立したブロックとして示している。しかしながら実際の回路等においては、構成要素を機能毎に切り分けることが難しく、一つの回路に複数の機能が係わる場合や、複数の回路にわたって一つの機能が関わる場合があり得る。そのため、ブロック図のブロックは、明細書で説明した構成要素に限定されず、状況に応じて適切に言い換えることができる。
また、図面において、大きさ、層の厚さ、または領域は、説明の便宜上任意の大きさに示したものである。よって、必ずしもそのスケールに限定されない。なお図面は明確性を期すために模式的に示したものであり、図面に示す形状または値などに限定されない。例えば、ノイズによる信号、電圧、若しくは電流のばらつき、または、タイミングのずれによる信号、電圧、若しくは電流のばらつきなどを含むことが可能である。
また、図面において、上面図（平面図、レイアウト図ともいう）や斜視図などにおいて、図面の明確性を期すために、一部の構成要素の記載を省略している場合がある。
＜言い換え可能な記載に関する付記＞
本明細書等において、トランジスタの接続関係を説明する際、ソースとドレインとの一方を、「ソースまたはドレインの一方」（または第１電極、または第１端子）と表記し、ソースとドレインとの他方を「ソースまたはドレインの他方」（または第２電極、または第２端子）と表記している。これは、トランジスタのソースとドレインは、トランジスタの構造または動作条件等によって変わるためである。なおトランジスタのソースとドレインの呼称については、ソース（ドレイン）端子や、ソース（ドレイン）電極等、状況に応じて適切に言い換えることができる。
また、本明細書等において「電極」や「配線」の用語は、これらの構成要素を機能的に限定するものではない。例えば、「電極」は「配線」の一部として用いられることがあり、その逆もまた同様である。さらに、「電極」や「配線」の用語は、複数の「電極」や「配線」が一体となって形成されている場合なども含む。
また、本明細書等において、電圧と電位は、適宜言い換えることができる。電圧は、基準となる電位からの電位差のことであり、例えば基準となる電位をグラウンド電圧（接地電圧）とすると、電圧を電位に言い換えることができる。グラウンド電位は必ずしも０Ｖを意味するとは限らない。なお電位は相対的なものであり、基準となる電位によっては、配線等に与える電位を変化させる場合がある。
なお本明細書等において、「膜」、「層」などの語句は、場合によっては、または、状況に応じて、互いに入れ替えることが可能である。例えば、「導電層」という用語を、「導電膜」という用語に変更することが可能な場合がある。または、例えば、「絶縁膜」という用語を、「絶縁層」という用語に変更することが可能な場合がある。
なお本明細書等において、１つの画素に２つのトランジスタおよび一つの容量素子を備えた２Ｔ−２Ｃ構造の回路構成を示しているが、本実施の形態はこれに限定されない。１つの画素に３つ以上のトランジスタおよび３つ以上の容量素子を有する回路構成とすることもでき、別途の配線がさらに形成されて、多様な回路構成としてもよい。
＜語句の定義に関する付記＞
以下では、上記実施の形態中で言及しなかった語句の定義について説明する。
［スイッチについて］
本明細書等において、スイッチとは、導通状態（オン状態）、または、非導通状態（オフ状態）になり、電流を流すか流さないかを制御する機能を有するものをいう。または、スイッチとは、電流を流す経路を選択して切り替える機能を有するものをいう。
一例としては、電気的スイッチまたは機械的なスイッチなどを用いることができる。つまり、スイッチは、電流を制御できるものであればよく、特定のものに限定されない。
電気的なスイッチの一例としては、トランジスタ（例えば、バイポーラトランジスタ、ＭＯＳトランジスタなど）、ダイオード（例えば、ＰＮダイオード、ＰＩＮダイオード、ショットキーダイオード、ＭＩＭ（Ｍｅｔａｌ Ｉｎｓｕｌａｔｏｒ Ｍｅｔａｌ）ダイオード、ＭＩＳ（Ｍｅｔａｌ Ｉｎｓｕｌａｔｏｒ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）ダイオード、ダイオード接続のトランジスタなど）、またはこれらを組み合わせた論理回路などがある。
なお、スイッチとしてトランジスタを用いる場合、トランジスタの「導通状態」とは、トランジスタのソースとドレインが電気的に短絡されているとみなせる状態をいう。また、トランジスタの「非導通状態」とは、トランジスタのソースとドレインが電気的に遮断されているとみなせる状態をいう。なおトランジスタを単なるスイッチとして動作させる場合には、トランジスタの極性（導電型）は特に限定されない。
機械的なスイッチの一例としては、デジタルマイクロミラーデバイス（ＤＭＤ）のように、ＭＥＭＳ（マイクロ・エレクトロ・メカニカル・システム）技術を用いたスイッチがある。そのスイッチは、機械的に動かすことが可能な電極を有し、その電極が動くことによって、導通と非導通とを制御して動作する。
［チャネル長について］
本明細書等において、チャネル長とは、例えば、トランジスタの上面図において、半導体（またはトランジスタがオン状態のときに半導体の中で電流の流れる部分）とゲートとが重なる領域、またはチャネルが形成される領域における、ソースとドレインとの間の距離をいう。
なお、一つのトランジスタにおいて、チャネル長が全ての領域で同じ値をとるとは限らない。即ち、一つのトランジスタのチャネル長は、一つの値に定まらない場合がある。そのため、本明細書では、チャネル長は、チャネルの形成される領域における、いずれか一の値、最大値、最小値または平均値とする。
［チャネル幅について］
本明細書等において、チャネル幅とは、例えば、半導体（またはトランジスタがオン状態のときに半導体の中で電流の流れる部分）とゲート電極とが重なる領域、またはチャネルが形成される領域における、ソースとドレインとが向かい合っている部分の長さをいう。
なお、一つのトランジスタにおいて、チャネル幅がすべての領域で同じ値をとるとは限らない。即ち、一つのトランジスタのチャネル幅は、一つの値に定まらない場合がある。そのため、本明細書では、チャネル幅は、チャネルの形成される領域における、いずれか一の値、最大値、最小値または平均値とする。
なお、トランジスタの構造によっては、実際にチャネルの形成される領域におけるチャネル幅（以下、実効的なチャネル幅と呼ぶ。）と、トランジスタの上面図において示されるチャネル幅（以下、見かけ上のチャネル幅と呼ぶ。）と、が異なる場合がある。例えば、立体的な構造を有するトランジスタでは、実効的なチャネル幅が、トランジスタの上面図において示される見かけ上のチャネル幅よりも大きくなり、その影響が無視できなくなる場合がある。例えば、微細かつ立体的な構造を有するトランジスタでは、半導体の側面に形成されるチャネル領域の割合が大きくなる場合がある。その場合は、上面図において示される見かけ上のチャネル幅よりも、実際にチャネルの形成される実効的なチャネル幅の方が大きくなる。
ところで、立体的な構造を有するトランジスタにおいては、実効的なチャネル幅の、実測による見積もりが困難となる場合がある。例えば、設計値から実効的なチャネル幅を見積もるためには、半導体の形状が既知という仮定が必要である。したがって、半導体の形状が正確にわからない場合には、実効的なチャネル幅を正確に測定することは困難である。
そこで、本明細書では、トランジスタの上面図において、半導体とゲート電極とが重なる領域における、ソースとドレインとが向かい合っている部分の長さである見かけ上のチャネル幅を、「囲い込みチャネル幅（ＳＣＷ：Ｓｕｒｒｏｕｎｄｅｄ Ｃｈａｎｎｅｌ Ｗｉｄｔｈ）」と呼ぶ場合がある。また、本明細書では、単にチャネル幅と記載した場合には、囲い込みチャネル幅または見かけ上のチャネル幅を指す場合がある。または、本明細書では、単にチャネル幅と記載した場合には、実効的なチャネル幅を指す場合がある。なお、チャネル長、チャネル幅、実効的なチャネル幅、見かけ上のチャネル幅、囲い込みチャネル幅などは、断面ＴＥＭ像などを取得して、その画像を解析することなどによって、値を決定することができる。
なお、トランジスタの電界効果移動度や、チャネル幅当たりの電流値などを計算して求める場合、囲い込みチャネル幅を用いて計算する場合がある。その場合には、実効的なチャネル幅を用いて計算する場合とは異なる値をとる場合がある。
［画素について］
本明細書等において、画素とは、例えば、明るさを制御できる要素一つ分を示すものとする。よって、一例としては、一画素とは、一つの色要素を示すものとし、その色要素一つで明るさを表現する。従って、そのときは、Ｒ（赤）Ｇ（緑）Ｂ（青）の色要素からなるカラー表示装置の場合には、画像の最小単位は、Ｒの画素とＧの画素とＢの画素との三画素から構成されるものとする。
なお、色要素は、三色に限定されず、それ以上でもよく、例えば、ＲＧＢＷ（Ｗは白）や、ＲＧＢに、イエロー、シアン、マゼンタを追加したものなどがある。
［表示素子について］
本明細書等において、発光素子１０４などの表示素子とは、電気的作用または磁気的作用により、コントラスト、輝度、反射率、透過率などが変化する表示媒体を有するものである。表示素子の一例としては、ＥＬ（エレクトロルミネッセンス）素子、ＬＥＤチップ（白色ＬＥＤチップ、赤色ＬＥＤチップ、緑色ＬＥＤチップ、青色ＬＥＤチップなど）、トランジスタ（電流に応じて発光するトランジスタ）、電子放出素子、カーボンナノチューブを用いた表示素子、液晶素子、電子インク、エレクトロウェッティング素子、電気泳動素子、プラズマディスプレイ（ＰＤＰ）、ＭＥＭＳ（マイクロ・エレクトロ・メカニカル・システム）を用いた表示素子（例えば、グレーティングライトバルブ（ＧＬＶ）、デジタルマイクロミラーデバイス（ＤＭＤ）、ＤＭＳ（デジタル・マイクロ・シャッター）、ＭＩＲＡＳＯＬ（登録商標）、ＩＭＯＤ（インターフェアレンス・モジュレーション）素子、シャッター方式のＭＥＭＳ表示素子、光干渉方式のＭＥＭＳ表示素子、圧電セラミックディスプレイなど）、カーボンナノチューブ、、または、量子ドットなど、がある。ＥＬ素子を用いた表示装置の一例としては、ＥＬディスプレイなどがある。電子放出素子を用いた表示装置の一例としては、フィールドエミッションディスプレイ（ＦＥＤ）又はＳＥＤ方式平面型ディスプレイ（ＳＥＤ：Ｓｕｒｆａｃｅ−ｃｏｎｄｕｃｔｉｏｎ Ｅｌｅｃｔｒｏｎ−ｅｍｉｔｔｅｒ Ｄｉｓｐｌａｙ）などがある。液晶素子を用いた表示装置の一例としては、液晶ディスプレイ（透過型液晶ディスプレイ、半透過型液晶ディスプレイ、反射型液晶ディスプレイ、直視型液晶ディスプレイ、投射型液晶ディスプレイ）などがある。電子インク、電子粉流体（登録商標）、又は電気泳動素子を用いた表示装置の一例としては、電子ペーパーなどがある。量子ドットを各画素に用いた表示装置の一例としては、量子ドットディスプレイなどがある。なお、量子ドットは、表示素子としてではなく、バックライトの一部に設けてもよい。量子ドットを用いることにより、色純度の高い表示を行うことができる。なお、半透過型液晶ディスプレイや反射型液晶ディスプレイを実現する場合には、画素電極の一部、または、全部が、反射電極としての機能を有するようにすればよい。例えば、画素電極の一部、または、全部が、アルミニウム、銀、などを有するようにすればよい。さらに、その場合、反射電極の下に、ＳＲＡＭなどの記憶回路を設けることも可能である。これにより、さらに、消費電力を低減することができる。なお、ＬＥＤチップを用いる場合、ＬＥＤチップの電極や窒化物半導体の下に、グラフェンやグラファイトを配置してもよい。グラフェンやグラファイトは、複数の層を重ねて、多層膜としてもよい。このように、グラフェンやグラファイトを設けることにより、その上に、窒化物半導体、例えば、結晶を有するｎ型ＧａＮ半導体層などを容易に成膜することができる。さらに、その上に、結晶を有するｐ型ＧａＮ半導体層などを設けて、ＬＥＤチップを構成することができる。なお、グラフェンやグラファイトと、結晶を有するｎ型ＧａＮ半導体層との間に、ＡｌＮ層を設けてもよい。なお、ＬＥＤチップが有するＧａＮ半導体層は、ＭＯＣＶＤで成膜してもよい。ただし、グラフェンを設けることにより、ＬＥＤチップが有するＧａＮ半導体層は、スパッタ法で成膜することも可能である。また、ＭＥＭＳ（マイクロ・エレクトロ・メカニカル・システム）を用いた表示素子においては、表示素子が封止されている空間（例えば、表示素子が配置されている素子基板と、素子基板に対向して配置されている対向基板との間）に、乾燥剤を配置してもよい。乾燥剤を配置することにより、ＭＥＭＳなどが水分によって動きにくくなることや、劣化しやすくなることを防止することができる。
［接続について］
本明細書等において、ＡとＢとが接続されている、とは、ＡとＢとが直接接続されているものの他、電気的に接続されているものを含むものとする。ここで、ＡとＢとが電気的に接続されているとは、ＡとＢとの間で、何らかの電気的作用を有する対象物が存在するとき、ＡとＢとの電気信号の授受を可能とするものをいう。
なお、例えば、トランジスタのソース（または第１の端子など）が、Ｚ１を介して（または介さず）、Ｘと電気的に接続され、トランジスタのドレイン（または第２の端子など）が、Ｚ２を介して（または介さず）、Ｙと電気的に接続されている場合や、トランジスタのソース（または第１の端子など）が、Ｚ１の一部と直接的に接続され、Ｚ１の別の一部がＸと直接的に接続され、トランジスタのドレイン（または第２の端子など）が、Ｚ２の一部と直接的に接続され、Ｚ２の別の一部がＹと直接的に接続されている場合では、以下のように表現することが出来る。
例えば、「ＸとＹとトランジスタのソース（または第１の端子など）とドレイン（または第２の端子など）とは、互いに電気的に接続されており、Ｘ、トランジスタのソース（または第１の端子など）、トランジスタのドレイン（または第２の端子など）、Ｙの順序で電気的に接続されている。」と表現することができる。または、「トランジスタのソース（または第１の端子など）は、Ｘと電気的に接続され、トランジスタのドレイン（または第２の端子など）はＹと電気的に接続され、Ｘ、トランジスタのソース（または第１の端子など）、トランジスタのドレイン（または第２の端子など）、Ｙは、この順序で電気的に接続されている」と表現することができる。または、「Ｘは、トランジスタのソース（または第１の端子など）とドレイン（または第２の端子など）とを介して、Ｙと電気的に接続され、Ｘ、トランジスタのソース（または第１の端子など）、トランジスタのドレイン（または第２の端子など）、Ｙは、この接続順序で設けられている」と表現することができる。これらの例と同様な表現方法を用いて、回路構成における接続の順序について規定することにより、トランジスタのソース（または第１の端子など）と、ドレイン（または第２の端子など）とを、区別して、技術的範囲を決定することができる。
または、別の表現方法として、例えば、「トランジスタのソース（または第１の端子など）は、少なくとも第１の接続経路を介して、Ｘと電気的に接続され、前記第１の接続経路は、第２の接続経路を有しておらず、前記第２の接続経路は、トランジスタを介した、トランジスタのソース（または第１の端子など）とトランジスタのドレイン（または第２の端子など）との間の経路であり、前記第１の接続経路は、Ｚ１を介した経路であり、トランジスタのドレイン（または第２の端子など）は、少なくとも第３の接続経路を介して、Ｙと電気的に接続され、前記第３の接続経路は、前記第２の接続経路を有しておらず、前記第３の接続経路は、Ｚ２を介した経路である。」と表現することができる。または、「トランジスタのソース（または第１の端子など）は、少なくとも第１の接続経路によって、Ｚ１を介して、Ｘと電気的に接続され、前記第１の接続経路は、第２の接続経路を有しておらず、前記第２の接続経路は、トランジスタを介した接続経路を有し、トランジスタのドレイン（または第２の端子など）は、少なくとも第３の接続経路によって、Ｚ２を介して、Ｙと電気的に接続され、前記第３の接続経路は、前記第２の接続経路を有していない。」と表現することができる。または、「トランジスタのソース（または第１の端子など）は、少なくとも第１の電気的パスによって、Ｚ１を介して、Ｘと電気的に接続され、前記第１の電気的パスは、第２の電気的パスを有しておらず、前記第２の電気的パスは、トランジスタのソース（または第１の端子など）からトランジスタのドレイン（または第２の端子など）への電気的パスであり、トランジスタのドレイン（または第２の端子など）は、少なくとも第３の電気的パスによって、Ｚ２を介して、Ｙと電気的に接続され、前記第３の電気的パスは、第４の電気的パスを有しておらず、前記第４の電気的パスは、トランジスタのドレイン（または第２の端子など）からトランジスタのソース（または第１の端子など）への電気的パスである。」と表現することができる。これらの例と同様な表現方法を用いて、回路構成における接続経路について規定することにより、トランジスタのソース（または第１の端子など）と、ドレイン（または第２の端子など）とを、区別して、技術的範囲を決定することができる。
なお、これらの表現方法は、一例であり、これらの表現方法に限定されない。ここで、Ｘ、Ｙ、Ｚ１、Ｚ２は、対象物（例えば、装置、素子、回路、配線、電極、端子、導電膜、層、など）であるとする。
ＢＧＥ１ バックゲート電極
ＢＧＥ２ バックゲート電極
ＢＧＥ４ バックゲート電極
ＢＧＥ５ バックゲート電極
ＢＧＥ６ バックゲート電極
ＢＧＥ７ バックゲート電極
ＣＧ１ 開口
ＣＧ２ 開口
ＣＧ４ 開口
ＣＧ６ 開口
ＣＧ７ 開口
ＣＨ１ 開口
ＣＨ２ 開口
ＣＨ３ 開口
ＣＨ４ 開口
ＣＨ５ 開口
ＤＥ１ ドレイン電極
ＤＥ２ ドレイン電極
ＤＥ３ ドレイン電極
ＤＥ４ ドレイン電極
ＤＥ５ ドレイン電極
ＤＥ６ ドレイン電極
ＤＥ７ ドレイン電極
ＤＥ８ ドレイン電極
ＤＬ１ データ線
ＤＬｎ データ線
Ｇ１ 信号
Ｇ２ 信号
ＧＥ１ ゲート電極
ＧＥ２ ゲート電極
ＧＥ３ ゲート電極
ＧＥ４ ゲート電極
ＧＥ５ ゲート電極
ＧＥ６ ゲート電極
ＧＥ７ ゲート電極
ＧＥ８ ゲート電極
ＧＬ１ ゲート線
ＧＬｍ ゲート線
Ｌ１ 距離
Ｌａ１ チャネル長
Ｌａ２ チャネル長
Ｌｂ１ チャネル長
ＯＳ１ 酸化物半導体膜
ＯＳ２ 酸化物半導体膜
ＯＳ３ 酸化物半導体膜
ＯＳ４ 酸化物半導体膜
ＯＳ５ 酸化物半導体膜
ＯＳ６ 酸化物半導体膜
ＯＳ７ 酸化物半導体膜
ＯＳ８ 酸化物半導体膜
Ｐ１１ 発光期間
Ｐ１２ 初期化期間
Ｐ１３ 閾値電圧補正期間
Ｐ１４ 閾値電圧補正完了期間
Ｐ１５ データ電圧入力期間
Ｐ１６ データ電圧入力完了期間
Ｐ２１ 発光期間
Ｐ２２ 初期化期間
Ｐ２３ 閾値電圧補正期間
Ｐ２４ 閾値電圧補正完了期間
Ｐ２５ データ電圧入力期間
Ｐ２６ データ電圧入力完了期間
ＰＬ 電流供給線
ＰＬ１ 電流供給線
ＰＬｍ 電流供給線
ＳＥ１ ソース電極
ＳＥ２ ソース電極
ＳＥ３ ソース電極
ＳＥ４ ソース電極
ＳＥ５ ソース電極
ＳＥ６ ソース電極
ＳＥ７ ソース電極
ＳＥ８ ソース電極
ＴＡ１ トランジスタ
ＴＡ２ トランジスタ
ＴＡ３ トランジスタ
ＴＡ４ トランジスタ
ＴＢ１ トランジスタ
ＴＢ２ トランジスタ
ＴＣ１ トランジスタ
ＴＤ１ トランジスタ
Ｗａ１ チャネル幅
Ｗａ２ チャネル幅
Ｗｂ１ チャネル幅
Ｘ１−Ｘ２ 一点鎖線
Ｘ３−Ｘ４ 一点鎖線
Ｘ５−Ｘ６ 一点鎖線
３０ 基板
３１ 酸化物半導体膜
３２ 酸化物半導体膜
３３ 酸化物半導体膜
３４ 絶縁膜
３５ 絶縁膜
３５ａ 絶縁膜
３５ｂ 絶縁膜
３６ 絶縁膜
７０ トランジスタ
７１ トランジスタ
７２ 基板
７３ 導電膜
７３ａ 導電膜
７３ｂ 導電膜
７４ 絶縁膜
７５ 半導体膜
７６ 絶縁膜
７７ａ 導電膜
７７ｂ 導電膜
７８ 絶縁膜
７９ 絶縁膜
８０ 導電膜
８１ 導電膜
８２ チャネル形成領域
８３ ＬＤＤ領域
８４ 不純物領域
８５ 導電膜
８６ 半導体膜
８７ａ 導電膜
８７ｂ 導電膜
８８ 導電膜
８９ 導電膜
９０ チャネル形成領域
９１ 不純物領域
９３ 開口
９４ 開口
９５ 開口
９６ 開口１００ 画素
１００Ａ 画素
１００Ｂ 画素
１００Ｃ 画素
１００Ｃ＿Ｂ 画素
１００Ｃ＿Ｇ 画素
１００Ｃ＿Ｒ 画素
１００Ｄ 画素
１００Ｅ 画素
１００Ｆ 画素
１００Ｇ 画素
１００Ｈ 画素
１０１ スイッチ
１０１Ａ トランジスタ
１０１Ｂ トランジスタ
１０１Ｃ トランジスタ
１０２ トランジスタ
１０２Ｂ トランジスタ
１０２Ｄ トランジスタ
１０２Ｅ トランジスタ
１０２Ｆ トランジスタ
１０２Ｇ トランジスタ
１０２Ｒ トランジスタ
１０３ キャパシタ
１０４ 発光素子
１０５ キャパシタ
１１０ ゲート線側駆動回路
１１０Ｂ ゲート線側駆動回路
１１１ シフトレジスタ
１１２ セレクタ
１１３ 信号生成回路
１１４ タイミングコントローラ
１１５ 論理積回路
１２０ データ線側駆動回路
１３０ 電流供給線制御回路
１３０Ｂ 電流供給線制御回路
１３１ 電圧生成回路
１３２ タイミングコントローラ
１３３ セレクタ
１３４ 抵抗素子
１４０ 画素部
３０１ 基板
３０３ 絶縁膜
３０５ ゲート電極
３０７ 絶縁膜
３０９ 半導体膜
３１１ 電極
３１３ 絶縁膜
３１５ 絶縁膜
３１７ 絶縁膜
３１９ 電極
３２３ 発光層
３２５ 電極
３６０ 接続電極
３８０ 異方性導電膜
４００ 表示装置
４０１ 基板
４０５ 基板
４０８ ＦＰＣ
４１０ 素子層
４１１ 素子層
４１２ 接着層
４１８ 接着層
４２０ 絶縁膜
４３２ 封止層
４４０ 絶縁膜
４５０ 表示部
４５１ ウィンドウ
４５２ａ 画像
４５２ｂ 画像
４５３ ボタン
４５５ ウィンドウ
４５６ 文書情報
４５７ スクロールバー
４６２ 基板
４６３ 剥離層
４６４ 剥離用接着剤
４６６ 仮支持基板
４６８ レーザ光
５０１ 基板
５０２ 導電膜
５０３ 絶縁膜
５０３ａ 絶縁膜
５０３ｂ 絶縁膜
５０４ 非晶質半導体膜
５０５ ニッケル含有層
５０６ 結晶性半導体膜
５０７ バリア層
５０８ ゲッタリングサイト
５０９ 半導体膜
５１０ 半導体膜
５１１ 絶縁膜
５１２ａ 導電膜
５１２ｂ 導電膜
５１４ マスク
５１５ 導電膜
５１５ａ 下層
５１５ｂ 上層
５１６ 導電膜
５１６ａ 下層
５１６ｂ 上層
５１７ 導電膜
５１７ａ 下層
５１７ｂ 上層
５１８ 導電膜
５１８ａ 下層
５１８ｂ 上層
５２０ 不純物領域
５２１ 不純物領域
５２２ 不純物領域
５２３ 不純物領域
５２４ 不純物領域
５２５ 不純物領域
５２６ マスク
５２７ 不純物領域
５３０ 層間絶縁膜
５３１ ｎチャネル型トランジスタ
５３２ ｐチャネル型トランジスタ
５３３ 層間絶縁膜
５３４ 層間絶縁膜
５３５ 配線
５３８ 配線
５４０ 画素電極
５４１ 有機樹脂膜
５４２ 発光層
５４３ 陰極
５４４ 発光素子
５４５ 保護膜
１１０１ スイッチ
１６０１ パネル
１６０２ 回路基板
１６０３ 接続部
１６０４ 画素部
１６０５ 駆動回路
１６０６ 駆動回路
１６０７ ＣＯＦテープ
１６０８ チップ
２０００ タッチパネル
２００１ タッチパネル
２５０１ 表示装置
２５０２ｔ トランジスタ
２５０３ｃ 容量素子
２５０３ｔ トランジスタ
２５０４ ゲート線駆動回路
２５０５ 画素
２５０９ ＦＰＣ
２５１０ 基板
２５１０ａ 絶縁層
２５１０ｂ 可撓性基板
２５１０ｃ 接着層
２５１１ 配線
２５１９ 端子
２５２１ 絶縁層
２５２８ 隔壁
２５５０ ＥＬ素子
２５６０ 封止層
２５６７ 着色層
２５６８ 遮光層
２５６９ 反射防止層
２５７０ 基板
２５７０ａ 絶縁層
２５７０ｂ 可撓性基板
２５７０ｃ 接着層
２５８０ 発光モジュール
２５９０ 基板
２５９１ 電極
２５９２ 電極
２５９３ 絶縁層
２５９４ 配線
２５９５ タッチセンサ
２５９７ 接着層
２５９８ 配線
２５９９ 接続層
２６０１ パルス電圧出力回路
２６０２ 電流検出回路
２６０３ 容量
２６１１ トランジスタ
２６１２ トランジスタ
２６１３ トランジスタ
２６２１ 電極
２６２２ 電極
５００１ 筐体
５００２ 表示部
５００３ 支持台
５１０１ 筐体
５１０２ 表示部
５１０３ 操作キー
５３０１ 筐体
５３０２ 筐体
５３０３ 表示部
５３０４ 表示部
５３０５ マイクロホン
５３０６ スピーカー
５３０７ 操作キー
５３０８ スタイラス
５６０１ 筐体
５６０２ 表示部
５７０１ 筐体
５７０２ 表示部
５９０１ 筐体
５９０２ 表示部
５９０３ カメラ
５９０４ スピーカー
５９０５ ボタン
５９０６ 外部接続部
５９０７ マイク

Claims (8)

  1. スイッチと、トランジスタと、キャパシタと、発光素子と、を有する表示装置であって、
    前記キャパシタの第１の電極は、前記トランジスタのゲートに電気的に接続され、
    前記キャパシタの第２の電極は、前記トランジスタのソースまたはドレインの一方と、前記発光素子の第１の電極と、に電気的に接続され、
    前記トランジスタのゲートは、前記スイッチをオンにすることでデータ電圧が与えられる機能を有し、
    前記トランジスタのソース又はドレインの他方は、前記トランジスタのゲートに前記データ電圧が与えられる期間において、前記発光素子を発光するための電位より小さい電位が与えられることを特徴とする表示装置。
  2. 請求項１において、
    前記トランジスタのソース又はドレインの他方は、前記トランジスタのゲートに前記データ電圧が与えられる期間において、前記発光素子の第２の電極に与えられる電位と等電位とすることを特徴とする表示装置。
  3. 請求項１または２において、
    前記トランジスタは、チャネル形成領域に酸化物半導体を有するトランジスタであることを特徴とする表示装置。
  4. 請求項１乃至３のいずれか一の表示装置と、
    操作部と、
    を有する電子機器。
  5. スイッチと、トランジスタと、キャパシタと、発光素子と、を有する表示装置の駆動方法であって、
    第１乃至第３の期間を有し、
    前記第１の期間は、前記トランジスタの閾値電圧を、前記トランジスタのゲートと、ソース又はドレインの一方と、の間に設けられた前記キャパシタに保持させる期間であり、
    前記第２の期間は、前記閾値電圧にデータ電圧に相当する電圧が加わった電圧を前記キャパシタに保持させる期間であり、
    前記第３の期間は、前記発光素子を発光させる期間であり、
    前記第２の期間において、前記トランジスタのソース又はドレインの他方は、前記第３の期間に前記トランジスタのソース又はドレインの他方に与えられる電位よりも小さい電位が与えられる期間を有することを特徴とする表示装置の駆動方法。
  6. スイッチと、トランジスタと、キャパシタと、発光素子と、を有する表示装置の駆動方法であって、
    第１乃至第３の期間を有し、
    前記第１の期間は、前記トランジスタの閾値電圧を、前記トランジスタのゲートとソース又はドレインの一方との間に設けられた前記キャパシタに保持させる期間であり、
    前記第２の期間は、前記閾値電圧にデータ電圧に相当する電圧が加わった電圧を前記キャパシタに保持させる期間であり、
    前記第３の期間は、前記発光素子を発光させる期間であり、
    前記第１の期間において、前記トランジスタのソース又はドレインの他方は、前記発光素子の第２の電極に与えられる電位よりも小さい電位が与えられる期間を有し、
    前記第２の期間において、前記トランジスタのソース又はドレインの他方は、前記第３の期間に前記トランジスタのソース又はドレインの他方に与えられる電位よりも小さい電位が与えられる期間を有することを特徴とする表示装置の駆動方法。
  7. 請求項５において、
    前記スイッチと、前記トランジスタと、前記キャパシタと、前記発光素子と、を有する画素が複数設けられた表示装置の駆動方法であって、
    前記第１の期間の動作は、前記スイッチを一斉に制御することで行われ、
    前記第２の期間の動作は、前記スイッチを行ごとに制御することで行われることを特徴とする表示装置の駆動方法。
  8. 請求項６乃至８のいずれか一において、
    前記第２の期間における、前記トランジスタのソース又はドレインの他方は、前記発光素子の第２の電極に与えられる電位と等電位であることを特徴とする表示装置の駆動方法。
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN107134257A (zh) * 2017-07-12 2017-09-05 京东方科技集团股份有限公司 一种像素电路的驱动方法
JP2020525812A (ja) * 2017-06-30 2020-08-27 京東方科技集團股▲ふん▼有限公司Ｂｏｅ Ｔｅｃｈｎｏｌｏｇｙ Ｇｒｏｕｐ Ｃｏ．，Ｌｔｄ． 表示パネル、表示装置および表示パネルの制御方法

Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20160155803A1 (en) * 2014-11-28 2016-06-02 Semiconductor Energy Laboratory Co., Ltd. Semiconductor Device, Method for Manufacturing the Semiconductor Device, and Display Device Including the Semiconductor Device
JP2016206659A (ja) 2015-04-16 2016-12-08 株式会社半導体エネルギー研究所 表示装置および電子機器、並びに表示装置の駆動方法
KR102585451B1 (ko) * 2016-12-27 2023-10-06 삼성디스플레이 주식회사 발광 표시 장치
KR20180087908A (ko) * 2017-01-25 2018-08-03 삼성디스플레이 주식회사 표시 장치
CN107038996B (zh) * 2017-04-24 2019-08-02 上海天马有机发光显示技术有限公司 一种有机电致发光显示面板的供电方法及显示装置
WO2019186332A1 (ja) 2018-03-29 2019-10-03 株式会社半導体エネルギー研究所 表示装置の動作方法
KR102647022B1 (ko) * 2018-12-19 2024-03-14 엘지디스플레이 주식회사 전계발광 표시장치
US11402687B2 (en) * 2019-07-18 2022-08-02 Apple Inc. Display backlighting systems with cancellation architecture for canceling ghosting phenomena
KR20210018673A (ko) 2019-08-08 2021-02-18 삼성디스플레이 주식회사 유기 발광 표시 장치

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2010060601A (ja) * 2008-09-01 2010-03-18 Sony Corp 画像表示装置及び画像表示装置の駆動方法
JP2011107187A (ja) * 2009-11-12 2011-06-02 Sony Corp 表示装置、表示装置の駆動方法および電子機器
JP2012185327A (ja) * 2011-03-04 2012-09-27 Sony Corp 書込回路、表示パネル、表示装置および電子機器
JP2014074873A (ja) * 2012-07-31 2014-04-24 Sony Corp 表示装置、駆動回路、駆動方法、および電子機器
US20140204067A1 (en) * 2013-01-21 2014-07-24 Apple Inc. Pixel Circuits and Driving Schemes for Active Matrix Organic Light Emitting Diodes

Family Cites Families (120)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS60198861A (ja) 1984-03-23 1985-10-08 Fujitsu Ltd 薄膜トランジスタ
JPH0244256B2 (ja) 1987-01-28 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn2o5deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244260B2 (ja) 1987-02-24 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn5o8deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPS63210023A (ja) 1987-02-24 1988-08-31 Natl Inst For Res In Inorg Mater ＩｎＧａＺｎ↓４Ｏ↓７で示される六方晶系の層状構造を有する化合物およびその製造法
JPH0244258B2 (ja) 1987-02-24 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn3o6deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244262B2 (ja) 1987-02-27 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn6o9deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244263B2 (ja) 1987-04-22 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn7o10deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH05251705A (ja) 1992-03-04 1993-09-28 Fuji Xerox Co Ltd 薄膜トランジスタ
JP3479375B2 (ja) 1995-03-27 2003-12-15 科学技術振興事業団 亜酸化銅等の金属酸化物半導体による薄膜トランジスタとｐｎ接合を形成した金属酸化物半導体装置およびそれらの製造方法
KR100394896B1 (ko) 1995-08-03 2003-11-28 코닌클리케 필립스 일렉트로닉스 엔.브이. 투명스위칭소자를포함하는반도체장치
JP3625598B2 (ja) 1995-12-30 2005-03-02 三星電子株式会社 液晶表示装置の製造方法
JP4170454B2 (ja) 1998-07-24 2008-10-22 Ｈｏｙａ株式会社 透明導電性酸化物薄膜を有する物品及びその製造方法
JP2000150861A (ja) 1998-11-16 2000-05-30 Tdk Corp 酸化物薄膜
JP3276930B2 (ja) 1998-11-17 2002-04-22 科学技術振興事業団 トランジスタ及び半導体装置
TW460731B (en) 1999-09-03 2001-10-21 Ind Tech Res Inst Electrode structure and production method of wide viewing angle LCD
US6580094B1 (en) 1999-10-29 2003-06-17 Semiconductor Energy Laboratory Co., Ltd. Electro luminescence display device
JP4089858B2 (ja) 2000-09-01 2008-05-28 国立大学法人東北大学 半導体デバイス
KR20020038482A (ko) 2000-11-15 2002-05-23 모리시타 요이찌 박막 트랜지스터 어레이, 그 제조방법 및 그것을 이용한표시패널
JP3997731B2 (ja) 2001-03-19 2007-10-24 富士ゼロックス株式会社 基材上に結晶性半導体薄膜を形成する方法
JP2002289859A (ja) 2001-03-23 2002-10-04 Minolta Co Ltd 薄膜トランジスタ
TWI300947B (en) 2001-07-12 2008-09-11 Semiconductor Energy Lab Display device using electron source elements and method of driving same
TWI221268B (en) 2001-09-07 2004-09-21 Semiconductor Energy Lab Light emitting device and method of driving the same
JP4090716B2 (ja) 2001-09-10 2008-05-28 雅司 川崎 薄膜トランジスタおよびマトリクス表示装置
JP3925839B2 (ja) 2001-09-10 2007-06-06 シャープ株式会社 半導体記憶装置およびその試験方法
WO2003040441A1 (en) 2001-11-05 2003-05-15 Japan Science And Technology Agency Natural superlattice homologous single crystal thin film, method for preparation thereof, and device using said single crystal thin film
JP4164562B2 (ja) 2002-09-11 2008-10-15 独立行政法人科学技術振興機構 ホモロガス薄膜を活性層として用いる透明薄膜電界効果型トランジスタ
JP4083486B2 (ja) 2002-02-21 2008-04-30 独立行政法人科学技術振興機構 ＬｎＣｕＯ（Ｓ，Ｓｅ，Ｔｅ）単結晶薄膜の製造方法
CN1445821A (zh) 2002-03-15 2003-10-01 三洋电机株式会社 ZnO膜和ZnO半导体层的形成方法、半导体元件及其制造方法
JP3933591B2 (ja) 2002-03-26 2007-06-20 淳二 城戸 有機エレクトロルミネッセント素子
US7339187B2 (en) 2002-05-21 2008-03-04 State Of Oregon Acting By And Through The Oregon State Board Of Higher Education On Behalf Of Oregon State University Transistor structures
JP2004022625A (ja) 2002-06-13 2004-01-22 Murata Mfg Co Ltd 半導体デバイス及び該半導体デバイスの製造方法
US7105868B2 (en) 2002-06-24 2006-09-12 Cermet, Inc. High-electron mobility transistor with zinc oxide
US7067843B2 (en) 2002-10-11 2006-06-27 E. I. Du Pont De Nemours And Company Transparent oxide semiconductor thin film transistors
JP4166105B2 (ja) 2003-03-06 2008-10-15 シャープ株式会社 半導体装置およびその製造方法
JP2004273732A (ja) 2003-03-07 2004-09-30 Sharp Corp アクティブマトリクス基板およびその製造方法
JP4108633B2 (ja) 2003-06-20 2008-06-25 シャープ株式会社 薄膜トランジスタおよびその製造方法ならびに電子デバイス
US7262463B2 (en) 2003-07-25 2007-08-28 Hewlett-Packard Development Company, L.P. Transistor including a deposited channel region having a doped portion
US7297977B2 (en) 2004-03-12 2007-11-20 Hewlett-Packard Development Company, L.P. Semiconductor device
JP4620046B2 (ja) 2004-03-12 2011-01-26 独立行政法人科学技術振興機構 薄膜トランジスタ及びその製造方法
US7145174B2 (en) 2004-03-12 2006-12-05 Hewlett-Packard Development Company, Lp. Semiconductor device
US7282782B2 (en) 2004-03-12 2007-10-16 Hewlett-Packard Development Company, L.P. Combined binary oxide semiconductor device
US20050205680A1 (en) 2004-03-19 2005-09-22 Miss. Gregory Valente Water Saver
US20050205880A1 (en) 2004-03-19 2005-09-22 Aya Anzai Display device and electronic appliance
US7211825B2 (en) 2004-06-14 2007-05-01 Yi-Chi Shih Indium oxide-based thin film transistors and circuits
US7332742B2 (en) 2004-06-29 2008-02-19 Semiconductor Energy Laboratory Co., Ltd. Display device and electronic apparatus
JP2006100760A (ja) 2004-09-02 2006-04-13 Casio Comput Co Ltd 薄膜トランジスタおよびその製造方法
US7285501B2 (en) 2004-09-17 2007-10-23 Hewlett-Packard Development Company, L.P. Method of forming a solution processed device
US7298084B2 (en) 2004-11-02 2007-11-20 3M Innovative Properties Company Methods and displays utilizing integrated zinc oxide row and column drivers in conjunction with organic light emitting diodes
KR100911698B1 (ko) 2004-11-10 2009-08-10 캐논 가부시끼가이샤 비정질 산화물을 사용한 전계 효과 트랜지스터
US7829444B2 (en) 2004-11-10 2010-11-09 Canon Kabushiki Kaisha Field effect transistor manufacturing method
KR100953596B1 (ko) 2004-11-10 2010-04-21 캐논 가부시끼가이샤 발광장치
US7863611B2 (en) 2004-11-10 2011-01-04 Canon Kabushiki Kaisha Integrated circuits utilizing amorphous oxides
US7601984B2 (en) 2004-11-10 2009-10-13 Canon Kabushiki Kaisha Field effect transistor with amorphous oxide active layer containing microcrystals and gate electrode opposed to active layer through gate insulator
US7453065B2 (en) 2004-11-10 2008-11-18 Canon Kabushiki Kaisha Sensor and image pickup device
US7791072B2 (en) 2004-11-10 2010-09-07 Canon Kabushiki Kaisha Display
US7579224B2 (en) 2005-01-21 2009-08-25 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing a thin film semiconductor device
US7608531B2 (en) 2005-01-28 2009-10-27 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, electronic device, and method of manufacturing semiconductor device
TWI472037B (zh) 2005-01-28 2015-02-01 Semiconductor Energy Lab 半導體裝置，電子裝置，和半導體裝置的製造方法
US7858451B2 (en) 2005-02-03 2010-12-28 Semiconductor Energy Laboratory Co., Ltd. Electronic device, semiconductor device and manufacturing method thereof
US7948171B2 (en) 2005-02-18 2011-05-24 Semiconductor Energy Laboratory Co., Ltd. Light emitting device
US20060197092A1 (en) 2005-03-03 2006-09-07 Randy Hoffman System and method for forming conductive material on a substrate
US8681077B2 (en) 2005-03-18 2014-03-25 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, and display device, driving method and electronic apparatus thereof
WO2006105077A2 (en) 2005-03-28 2006-10-05 Massachusetts Institute Of Technology Low voltage thin film transistor with high-k dielectric material
JP4798342B2 (ja) * 2005-03-31 2011-10-19 カシオ計算機株式会社 表示駆動装置及びその駆動制御方法、並びに、表示装置及びその駆動制御方法
US7645478B2 (en) 2005-03-31 2010-01-12 3M Innovative Properties Company Methods of making displays
US8300031B2 (en) 2005-04-20 2012-10-30 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device comprising transistor having gate and drain connected through a current-voltage conversion element
JP2006344849A (ja) 2005-06-10 2006-12-21 Casio Comput Co Ltd 薄膜トランジスタ
US7691666B2 (en) 2005-06-16 2010-04-06 Eastman Kodak Company Methods of making thin film transistors comprising zinc-oxide-based semiconductor materials and transistors made thereby
US7402506B2 (en) 2005-06-16 2008-07-22 Eastman Kodak Company Methods of making thin film transistors comprising zinc-oxide-based semiconductor materials and transistors made thereby
US7507618B2 (en) 2005-06-27 2009-03-24 3M Innovative Properties Company Method for making electronic devices using metal oxide nanoparticles
KR100711890B1 (ko) 2005-07-28 2007-04-25 삼성에스디아이 주식회사 유기 발광표시장치 및 그의 제조방법
JP2007059128A (ja) 2005-08-23 2007-03-08 Canon Inc 有機ｅｌ表示装置およびその製造方法
JP2007073705A (ja) 2005-09-06 2007-03-22 Canon Inc 酸化物半導体チャネル薄膜トランジスタおよびその製造方法
JP5116225B2 (ja) 2005-09-06 2013-01-09 キヤノン株式会社 酸化物半導体デバイスの製造方法
JP4280736B2 (ja) 2005-09-06 2009-06-17 キヤノン株式会社 半導体素子
JP4850457B2 (ja) 2005-09-06 2012-01-11 キヤノン株式会社 薄膜トランジスタ及び薄膜ダイオード
EP1998374A3 (en) 2005-09-29 2012-01-18 Semiconductor Energy Laboratory Co, Ltd. Semiconductor device having oxide semiconductor layer and manufacturing method thereof
JP5037808B2 (ja) 2005-10-20 2012-10-03 キヤノン株式会社 アモルファス酸化物を用いた電界効果型トランジスタ、及び該トランジスタを用いた表示装置
KR101112655B1 (ko) 2005-11-15 2012-02-16 가부시키가이샤 한도오따이 에네루기 켄큐쇼 액티브 매트릭스 디스플레이 장치 및 텔레비전 수신기
TWI292281B (en) 2005-12-29 2008-01-01 Ind Tech Res Inst Pixel structure of active organic light emitting diode and method of fabricating the same
US7867636B2 (en) 2006-01-11 2011-01-11 Murata Manufacturing Co., Ltd. Transparent conductive film and method for manufacturing the same
US9165505B2 (en) 2006-01-13 2015-10-20 Semiconductor Energy Laboratory Co., Ltd. Display device and electoric device having the same
JP4977478B2 (ja) 2006-01-21 2012-07-18 三星電子株式会社 ＺｎＯフィルム及びこれを用いたＴＦＴの製造方法
US7576394B2 (en) 2006-02-02 2009-08-18 Kochi Industrial Promotion Center Thin film transistor including low resistance conductive thin films and manufacturing method thereof
US7977169B2 (en) 2006-02-15 2011-07-12 Kochi Industrial Promotion Center Semiconductor device including active layer made of zinc oxide with controlled orientations and manufacturing method thereof
KR20070101595A (ko) 2006-04-11 2007-10-17 삼성전자주식회사 ＺｎＯ ＴＦＴ
US20070252928A1 (en) 2006-04-28 2007-11-01 Toppan Printing Co., Ltd. Structure, transmission type liquid crystal display, reflection type display and manufacturing method thereof
JP4240059B2 (ja) * 2006-05-22 2009-03-18 ソニー株式会社 表示装置及びその駆動方法
JP5028033B2 (ja) 2006-06-13 2012-09-19 キヤノン株式会社 酸化物半導体膜のドライエッチング方法
JP4203772B2 (ja) 2006-08-01 2009-01-07 ソニー株式会社 表示装置およびその駆動方法
JP4203773B2 (ja) 2006-08-01 2009-01-07 ソニー株式会社 表示装置
JP4999400B2 (ja) 2006-08-09 2012-08-15 キヤノン株式会社 酸化物半導体膜のドライエッチング方法
JP4609797B2 (ja) 2006-08-09 2011-01-12 Ｎｅｃ液晶テクノロジー株式会社 薄膜デバイス及びその製造方法
JP4332545B2 (ja) 2006-09-15 2009-09-16 キヤノン株式会社 電界効果型トランジスタ及びその製造方法
JP5164357B2 (ja) 2006-09-27 2013-03-21 キヤノン株式会社 半導体装置及び半導体装置の製造方法
JP4274219B2 (ja) 2006-09-27 2009-06-03 セイコーエプソン株式会社 電子デバイス、有機エレクトロルミネッセンス装置、有機薄膜半導体装置
US7622371B2 (en) 2006-10-10 2009-11-24 Hewlett-Packard Development Company, L.P. Fused nanocrystal thin film semiconductor and method
US7772021B2 (en) 2006-11-29 2010-08-10 Samsung Electronics Co., Ltd. Flat panel displays comprising a thin-film transistor having a semiconductive oxide in its channel and methods of fabricating the same for use in flat panel displays
JP2008140684A (ja) 2006-12-04 2008-06-19 Toppan Printing Co Ltd カラーｅｌディスプレイおよびその製造方法
KR101303578B1 (ko) 2007-01-05 2013-09-09 삼성전자주식회사 박막 식각 방법
US8207063B2 (en) 2007-01-26 2012-06-26 Eastman Kodak Company Process for atomic layer deposition
JP5008026B2 (ja) * 2007-01-30 2012-08-22 ソニーモバイルディスプレイ株式会社 入力機能付表示装置
KR100851215B1 (ko) 2007-03-14 2008-08-07 삼성에스디아이 주식회사 박막 트랜지스터 및 이를 이용한 유기 전계 발광표시장치
JP4293262B2 (ja) 2007-04-09 2009-07-08 ソニー株式会社 表示装置、表示装置の駆動方法および電子機器
US7795613B2 (en) 2007-04-17 2010-09-14 Toppan Printing Co., Ltd. Structure with transistor
KR101325053B1 (ko) 2007-04-18 2013-11-05 삼성디스플레이 주식회사 박막 트랜지스터 기판 및 이의 제조 방법
KR20080094300A (ko) 2007-04-19 2008-10-23 삼성전자주식회사 박막 트랜지스터 및 그 제조 방법과 박막 트랜지스터를포함하는 평판 디스플레이
KR101334181B1 (ko) 2007-04-20 2013-11-28 삼성전자주식회사 선택적으로 결정화된 채널층을 갖는 박막 트랜지스터 및 그제조 방법
US8274078B2 (en) 2007-04-25 2012-09-25 Canon Kabushiki Kaisha Metal oxynitride semiconductor containing zinc
KR101345376B1 (ko) 2007-05-29 2013-12-24 삼성전자주식회사 ＺｎＯ 계 박막 트랜지스터 및 그 제조방법
JP5023906B2 (ja) 2007-09-12 2012-09-12 ソニー株式会社 表示装置及び表示装置の駆動方法
US8202365B2 (en) 2007-12-17 2012-06-19 Fujifilm Corporation Process for producing oriented inorganic crystalline film, and semiconductor device using the oriented inorganic crystalline film
JP5217500B2 (ja) 2008-02-28 2013-06-19 ソニー株式会社 Ｅｌ表示パネルモジュール、ｅｌ表示パネル、集積回路装置、電子機器及び駆動制御方法
JP2010002498A (ja) * 2008-06-18 2010-01-07 Sony Corp パネルおよび駆動制御方法
JP5650374B2 (ja) * 2008-08-29 2015-01-07 エルジー ディスプレイ カンパニー リミテッド 画像表示装置及び画像表示装置の駆動方法
JP4623179B2 (ja) 2008-09-18 2011-02-02 ソニー株式会社 薄膜トランジスタおよびその製造方法
JP5451280B2 (ja) 2008-10-09 2014-03-26 キヤノン株式会社 ウルツ鉱型結晶成長用基板およびその製造方法ならびに半導体装置
JP5365734B2 (ja) 2012-11-08 2013-12-11 ソニー株式会社 表示装置
JP5541351B2 (ja) 2012-12-26 2014-07-09 ソニー株式会社 表示装置
KR102344782B1 (ko) 2014-06-13 2021-12-28 가부시키가이샤 한도오따이 에네루기 켄큐쇼 입력 장치 및 입출력 장치

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2010060601A (ja) * 2008-09-01 2010-03-18 Sony Corp 画像表示装置及び画像表示装置の駆動方法
JP2011107187A (ja) * 2009-11-12 2011-06-02 Sony Corp 表示装置、表示装置の駆動方法および電子機器
JP2012185327A (ja) * 2011-03-04 2012-09-27 Sony Corp 書込回路、表示パネル、表示装置および電子機器
JP2014074873A (ja) * 2012-07-31 2014-04-24 Sony Corp 表示装置、駆動回路、駆動方法、および電子機器
US20140204067A1 (en) * 2013-01-21 2014-07-24 Apple Inc. Pixel Circuits and Driving Schemes for Active Matrix Organic Light Emitting Diodes

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2020525812A (ja) * 2017-06-30 2020-08-27 京東方科技集團股▲ふん▼有限公司Ｂｏｅ Ｔｅｃｈｎｏｌｏｇｙ Ｇｒｏｕｐ Ｃｏ．，Ｌｔｄ． 表示パネル、表示装置および表示パネルの制御方法
JP7475859B2 (ja) 2017-06-30 2024-04-30 京東方科技集團股▲ふん▼有限公司 表示パネル、表示装置および表示パネルの制御方法
CN107134257A (zh) * 2017-07-12 2017-09-05 京东方科技集团股份有限公司 一种像素电路的驱动方法

Also Published As

Publication number Publication date
KR20160113028A (ko) 2016-09-28
US10134332B2 (en) 2018-11-20
US20160275863A1 (en) 2016-09-22
JP2020204780A (ja) 2020-12-24

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