JP6896918B2 - 表示装置 - Google Patents

表示装置 Download PDF

Info

Publication number
JP6896918B2
JP6896918B2 JP2020113860A JP2020113860A JP6896918B2 JP 6896918 B2 JP6896918 B2 JP 6896918B2 JP 2020113860 A JP2020113860 A JP 2020113860A JP 2020113860 A JP2020113860 A JP 2020113860A JP 6896918 B2 JP6896918 B2 JP 6896918B2
Authority
JP
Japan
Prior art keywords
transistor
film
pixel
gate
wiring
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
JP2020113860A
Other languages
English (en)
Other versions
JP2020201487A (ja
Inventor
三宅　博之
博之 三宅
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Semiconductor Energy Laboratory Co Ltd
Original Assignee
Semiconductor Energy Laboratory Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Semiconductor Energy Laboratory Co Ltd filed Critical Semiconductor Energy Laboratory Co Ltd
Publication of JP2020201487A publication Critical patent/JP2020201487A/ja
Priority to JP2021096624A priority Critical patent/JP2021170111A/ja
Application granted granted Critical
Publication of JP6896918B2 publication Critical patent/JP6896918B2/ja
Priority to JP2022205371A priority patent/JP2023055690A/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K59/00—Integrated devices, or assemblies of multiple devices, comprising at least one organic light-emitting element covered by group H10K50/00
    • H10K59/10—OLED displays
    • H10K59/12—Active-matrix OLED [AMOLED] displays
    • H10K59/121—Active-matrix OLED [AMOLED] displays characterised by the geometry or disposition of pixel elements
    • H10K59/1213—Active-matrix OLED [AMOLED] displays characterised by the geometry or disposition of pixel elements the pixel elements being TFTs
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
    • G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
    • G09G3/22—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources
    • G09G3/30—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using electroluminescent panels
    • G09G3/32—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using electroluminescent panels semiconductive, e.g. using light-emitting diodes [LED]
    • G09G3/3208—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using electroluminescent panels semiconductive, e.g. using light-emitting diodes [LED] organic, e.g. using organic light-emitting diodes [OLED]
    • G09G3/3225—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using electroluminescent panels semiconductive, e.g. using light-emitting diodes [LED] organic, e.g. using organic light-emitting diodes [OLED] using an active matrix
    • G09G3/3233—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using electroluminescent panels semiconductive, e.g. using light-emitting diodes [LED] organic, e.g. using organic light-emitting diodes [OLED] using an active matrix with pixel circuitry controlling the current through the light-emitting element
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
    • G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
    • G09G3/22—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources
    • G09G3/30—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using electroluminescent panels
    • G09G3/32—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using electroluminescent panels semiconductive, e.g. using light-emitting diodes [LED]
    • G09G3/3208—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using electroluminescent panels semiconductive, e.g. using light-emitting diodes [LED] organic, e.g. using organic light-emitting diodes [OLED]
    • G09G3/3225—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using electroluminescent panels semiconductive, e.g. using light-emitting diodes [LED] organic, e.g. using organic light-emitting diodes [OLED] using an active matrix
    • G09G3/3258—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using electroluminescent panels semiconductive, e.g. using light-emitting diodes [LED] organic, e.g. using organic light-emitting diodes [OLED] using an active matrix with pixel circuitry controlling the voltage across the light-emitting element
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/1222—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or crystalline structure of the active layer
    • H01L27/1225—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or crystalline structure of the active layer with semiconductor materials not belonging to the group IV of the periodic table, e.g. InGaZnO
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/124—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or layout of the wiring layers specially adapted to the circuit arrangement, e.g. scanning lines in LCD pixel circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/1255—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs integrated with passive devices, e.g. auxiliary capacitors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78645—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with multiple gate
    • H01L29/78648—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with multiple gate arranged on opposing sides of the channel
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/7869—Thin film transistors, i.e. transistors with a channel being at least partly a thin film having a semiconductor body comprising an oxide semiconductor material, e.g. zinc oxide, copper aluminium oxide, cadmium stannate
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2300/00—Aspects of the constitution of display devices
    • G09G2300/04—Structural and physical details of display devices
    • G09G2300/0421—Structural details of the set of electrodes
    • G09G2300/0426—Layout of electrodes and connections
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2300/00—Aspects of the constitution of display devices
    • G09G2300/08—Active matrix structure, i.e. with use of active elements, inclusive of non-linear two terminal elements, in the pixels together with light emitting or modulating elements
    • G09G2300/0809—Several active elements per pixel in active matrix panels
    • G09G2300/0819—Several active elements per pixel in active matrix panels used for counteracting undesired variations, e.g. feedback or autozeroing
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2300/00—Aspects of the constitution of display devices
    • G09G2300/08—Active matrix structure, i.e. with use of active elements, inclusive of non-linear two terminal elements, in the pixels together with light emitting or modulating elements
    • G09G2300/0809—Several active elements per pixel in active matrix panels
    • G09G2300/0842—Several active elements per pixel in active matrix panels forming a memory circuit, e.g. a dynamic memory with one capacitor
    • G09G2300/0852—Several active elements per pixel in active matrix panels forming a memory circuit, e.g. a dynamic memory with one capacitor being a dynamic memory with more than one capacitor
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2300/00—Aspects of the constitution of display devices
    • G09G2300/08—Active matrix structure, i.e. with use of active elements, inclusive of non-linear two terminal elements, in the pixels together with light emitting or modulating elements
    • G09G2300/0809—Several active elements per pixel in active matrix panels
    • G09G2300/0842—Several active elements per pixel in active matrix panels forming a memory circuit, e.g. a dynamic memory with one capacitor
    • G09G2300/0861—Several active elements per pixel in active matrix panels forming a memory circuit, e.g. a dynamic memory with one capacitor with additional control of the display period without amending the charge stored in a pixel memory, e.g. by means of additional select electrodes
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2310/00—Command of the display device
    • G09G2310/02—Addressing, scanning or driving the display screen or processing steps related thereto
    • G09G2310/0262—The addressing of the pixel, in a display other than an active matrix LCD, involving the control of two or more scan electrodes or two or more data electrodes, e.g. pixel voltage dependent on signals of two data electrodes
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2320/00—Control of display operating conditions
    • G09G2320/02—Improving the quality of display appearance
    • G09G2320/0233—Improving the luminance or brightness uniformity across the screen
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2320/00—Control of display operating conditions
    • G09G2320/04—Maintaining the quality of display appearance
    • G09G2320/043—Preventing or counteracting the effects of ageing
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2330/00—Aspects of power supply; Aspects of display protection and defect management
    • G09G2330/02—Details of power systems and of start or stop of display operation
    • G09G2330/021—Power management, e.g. power saving

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Theoretical Computer Science (AREA)
  • Ceramic Engineering (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Chemical & Material Sciences (AREA)
  • Geometry (AREA)
  • Electroluminescent Light Sources (AREA)
  • Control Of Indicators Other Than Cathode Ray Tubes (AREA)
  • Devices For Indicating Variable Information By Combining Individual Elements (AREA)
  • Control Of El Displays (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Thin Film Transistor (AREA)
  • Recrystallisation Techniques (AREA)

Description

本発明の一態様は、表示装置に関する。
本発明は、物、方法、又は製造方法に関する。又は、本発明は、プロセス、マシン、マニ
ュファクチャ、又は組成物（コンポジション・オブ・マター）に関する。また、本発明の
一態様は、半導体装置、発光装置、蓄電装置、記憶装置、それらの駆動方法又はそれらの
製造方法に関する。特に、本発明の一態様は、酸化物半導体を含む半導体装置、表示装置
、又は発光装置に関する。
なお、本明細書等において半導体装置とは、半導体特性を利用することで機能しうる装置
全般を指す。表示装置、電気光学装置、半導体回路及び電子機器は、半導体装置を有する
場合がある。
発光素子を用いたアクティブマトリクス型の表示装置は、具体的に提案されている構成が
メーカーによって異なるが、通常、少なくとも発光素子と、画素へのビデオ信号の入力を
制御するトランジスタ（スイッチング用トランジスタ）と、該発光素子に供給する電流値
を制御するトランジスタ（駆動用トランジスタ）が各画素に設けられている。
そして、画素に設ける上記トランジスタをすべて同じ極性とすることで、トランジスタの
作製工程において、半導体膜に一導電性を付与する不純物元素の添加などの工程を、一部
省略することができる。下記の特許文献１には、ｎチャネル型トランジスタのみで画素が
構成されている発光素子型ディスプレイについて、記載されている。
発光素子を用いたアクティブマトリクス型の表示装置は、画像信号に従って発光素子に供
給する電流値を制御するトランジスタ（駆動用トランジスタ）のしきい値電圧のばらつき
が、発光素子の輝度に反映されやすい。上記しきい値電圧のばらつきが発光素子の輝度に
与える影響を防ぐための回路構成が、下記の特許文献２に記載されている。
特開２００３−１９５８１０号公報 特開２０１３−１３７４９８号公報
駆動用トランジスタのしきい値電圧を補正することができる画素は、構成するトランジス
タの数が多い。そのため、高精細化が難く、また、ボトムエミッション構造（トランジス
タが設けられた基板を介して、光を取り出す構造）の場合、発光素子の光がトランジスタ
に遮られ、開口率が小さくなってしまう。
上述した技術的背景のもと、本発明の一態様は、駆動用トランジスタのしきい値電圧のば
らつきによる画素間の輝度のばらつきが抑えられる、表示装置の提供を課題の一つとする
。また、本発明の一態様は、高精細な表示装置の提供を課題の一つとする。また、本発明
の一態様は、開口率の高い表示装置の提供を課題の一つとする。
また、本発明の一態様は、新規な表示装置を提供すること、または、新規な半導体装置を
提供することを課題の一とする。
なお、複数の課題の記載は、互いの課題の存在を妨げるものではない。なお、本発明の一
態様は、これらの課題の全て解決する必要はない。また、列記した以外の課題が、明細書
、図面、請求項などの記載から、自ずと明らかとなるものであり、これらの課題も、本発
明の一形態の課題となり得る。
本発明の一態様は、トランジスタと、第１及び第２容量素子と、発光素子とを有する表示
装置である。トランジスタは第１ゲート及び第２ゲートを有する。第１ゲートと第２ゲー
トとは、トランジスタのチャネル形成領域を間に介して、互いに重なる領域を有すること
が好ましい。トランジスタの第１端子は第１電位が与えられる。第１容量素子の第１端子
は、第１ゲートに電気的に接続される。第１容量素子の第２端子は、トランジスタの第２
端子に電気的に接続される。第２容量素子の第１端子は、第１ゲートに電気的に接続され
る。第２容量素子の第２端子は、第２ゲートに電気的に接続される。発光素子の第１端子
は、トランジスタの第２端子に電気的に接続される。発光素子の第２端子は第２電位が与
えられる。
上記態様において、トランジスタはｎチャネル型が好ましい。
上記態様において、第１電位は第２電位よりも高いことが好ましい。
上記態様において、チャネル形成領域は酸化物半導体を有することが好ましい。
本発明の一態様は、トランジスタと、第１乃至第４スイッチと、第１及び第２容量素子と
、発光素子と、第１乃至第５配線とを有する表示装置である。トランジスタは第１ゲート
及び第２ゲートを有する。第１ゲートと第２ゲートとは、トランジスタのチャネル形成領
域を間に介して、互いに重なる領域を有することが好ましい。トランジスタの第１端子は
、第３配線に電気的に接続される。第１スイッチは、第１配線と第１ゲートとの導通状態
を制御する機能を有する。第２スイッチは、第２配線と第２ゲートとの導通状態を制御す
る機能を有する。第３スイッチは、第１ゲートとトランジスタの第２端子との導通状態を
制御する機能を有する。第４スイッチは、第５配線とトランジスタの第２端子との導通状
態を制御する機能を有する。第１容量素子の第１端子は、第１ゲートに電気的に接続され
る。第１容量素子の第２端子は、トランジスタの第２端子に電気的に接続される。第２容
量素子の第１端子は、第１ゲートに電気的に接続される。第２容量素子の第２端子は、第
２ゲートに電気的に接続される。発光素子の第１端子は、トランジスタの第２端子に電気
的に接続される。発光素子の第２端子は、第４配線に電気的に接続される。
上記態様において、トランジスタはｎチャネル型が好ましい。
上記態様において、チャネル形成領域は酸化物半導体を有することが好ましい。
上記態様において、第１乃至第４のスイッチは、それぞれのチャネル形成領域に酸化物半
導体を有するトランジスタであることが好ましい。
本発明の一態様は、トランジスタと、第１乃至第３スイッチと、第１及び第２容量素子と
、発光素子と、第１乃至第５配線と、を有する表示装置である。トランジスタは第１ゲー
ト及び第２ゲートを有する。第１ゲートと第２ゲートとは、トランジスタのチャネル形成
領域を間に介して、互いに重なる領域を有することが好ましい。トランジスタの第１端子
は、第３配線に電気的に接続される。第１スイッチは、第１配線と第１ゲートとの導通状
態を制御する機能を有する。第２スイッチは、第２配線と第２ゲートとの導通状態を制御
する機能を有する。第３スイッチは、第５配線とトランジスタの第２端子との導通状態を
制御する機能を有する。第１容量素子の第１端子は、第１ゲートに電気的に接続される。
第１容量素子の第２端子は、トランジスタの第２端子に電気的に接続される。第２容量素
子の第１端子は、第１ゲートに電気的に接続される。第２容量素子の第２端子は、第２ゲ
ートに電気的に接続される。発光素子の第１端子は、トランジスタの第２端子に電気的に
接続される。発光素子の第２端子は、第４配線に電気的に接続される。
上記態様において、トランジスタはｎチャネル型が好ましい。
上記態様において、チャネル形成領域は酸化物半導体を有することが好ましい。
上記態様において、第１乃至第３のスイッチは、それぞれのチャネル形成領域に酸化物半
導体を有するトランジスタであることが好ましい。
本発明の一態様は、トランジスタと、第１乃至第３スイッチと、第１及び第２容量素子と
、発光素子と、第１乃至第４配線と、を有する表示装置である。トランジスタは第１ゲー
ト及び第２ゲートを有する。第１ゲートと第２ゲートとは、トランジスタのチャネル形成
領域を間に介して、互いに重なる領域を有することが好ましい。トランジスタの第１端子
は、第３配線に電気的に接続される。第１スイッチは、第１配線と第１ゲートとの導通状
態を制御する機能を有する。第２スイッチは、第２配線と第２ゲートとの導通状態を制御
する機能を有する。第３スイッチは、第１ゲートとトランジスタの第２端子との導通状態
を制御する機能を有する。第１容量素子の第１端子は、第１ゲートに電気的に接続される
。第１容量素子の第２端子は、トランジスタの第２端子に電気的に接続される。第２容量
素子の第１端子は、第１ゲートに電気的に接続される。第２容量素子の第２端子は、第２
ゲートに電気的に接続される。発光素子の第１端子は、トランジスタの第２端子に電気的
に接続される。発光素子の第２端子は、第４配線に電気的に接続される。
上記態様において、トランジスタはｎチャネル型が好ましい。
上記態様において、チャネル形成領域は酸化物半導体を有することが好ましい。
上記態様において、第１乃至第３のスイッチは、それぞれのチャネル形成領域に酸化物半
導体を有するトランジスタであることが好ましい。
本発明の一態様は、トランジスタと、第１及び第２スイッチと、第１及び第２容量素子と
、発光素子と、第１乃至第４配線と、を有する表示装置である。トランジスタは第１ゲー
ト及び第２ゲートを有する。第１ゲートと第２ゲートとは、トランジスタのチャネル形成
領域を間に介して、互いに重なる領域を有することが好ましい。トランジスタの第１端子
は、第３配線に電気的に接続される。第１スイッチは、第１配線と第１ゲートとの導通状
態を制御する機能を有する。第２スイッチは、第２配線と第２ゲートとの導通状態を制御
する機能を有する。第１容量素子の第１端子は、第１ゲートに電気的に接続される。第１
容量素子の第２端子は、トランジスタの第２端子に電気的に接続される。第２容量素子の
第１端子は、第１ゲートに電気的に接続される。第２容量素子の第２端子は、第２ゲート
に電気的に接続される。発光素子の第１端子は、トランジスタの第２端子に電気的に接続
される。発光素子の第２端子は、第４配線に電気的に接続される。
上記態様において、トランジスタはｎチャネル型が好ましい。
上記態様において、チャネル形成領域は酸化物半導体を有することが好ましい。
上記態様において、第１及び第２のスイッチは、それぞれのチャネル形成領域に酸化物半
導体を有するトランジスタであることが好ましい。
本発明の一態様は、上記態様に記載の表示装置と、マイクロホン、スピーカーおよび操作
キーのうちの少なくとも１つと、を有する電子機器である。
本発明の一態様により、駆動用トランジスタのしきい値電圧のばらつきによる画素間の輝
度のばらつきが抑えられる、表示装置の提供が可能になる。また、本発明の一態様により
、高精細な表示装置の提供が可能になる。本発明の一態様により、開口率の高い表示装置
の提供が可能になる。
本発明の一態様により、新規な表示装置を提供すること、または、新規な半導体装置を提
供することが可能になる。
なお、これらの効果の記載は、他の効果の存在を妨げるものではない。なお、本発明の一
態様は、これらの効果の全てを有する必要はない。なお、これら以外の効果は、明細書、
図面、請求項などの記載から、自ずと明らかとなるものであり、明細書、図面、請求項な
どの記載から、これら以外の効果を抽出することが可能である。
画素の構成例を示す回路図。 画素の構成例を示す回路図。 画素の動作例を示すタイミングチャート。 画素の動作例を示す回路図。 ＶＢＧＳとＶｔｈの関係を示す図。 画素の構成例を示す回路図。 画素の動作例を示すタイミングチャート。 画素の動作例を示す回路図。 画素の構成例を示す回路図。 画素の動作例を示すタイミングチャート。 画素の動作例を示す回路図。 画素の構成例を示す回路図。 画素の動作例を示すタイミングチャート。 画素の動作例を示す回路図。 画素の構成例を示す回路図。 画素の構成例を示す回路図。 画素の構成例を示す回路図。 画素の構成例を示す回路図。 画素の構成例を示す回路図。 画素の構成例を示す回路図。 画素の構成例を示す回路図。 画素の構成例を示す回路図。 画素の構成例を示す回路図。 画素の構成例を示す回路図。 画素の構成例を示す回路図。 画素部の構成例を示す回路ブロック図。 トランジスタの上面図。 トランジスタの断面図。 トランジスタの上面図。 トランジスタの断面図。 トランジスタの上面図。 トランジスタの断面図。 トランジスタの断面図。 トランジスタの上面図および断面図。 トランジスタの上面図および断面図。 トランジスタの上面図および断面図。 トランジスタの作製工程を示す断面図。 トランジスタの作製工程を示す断面図。 トランジスタの作製工程を示す断面図。 表示装置の作製方法を示す断面図。 表示装置の作製方法を示す断面図。 表示装置の作製方法を示す断面図。 表示装置及び入力装置の斜視図。 表示装置及び入力装置の断面図。 入力装置の断面図。 表示装置及び入力装置の断面図。 タッチセンサの構成例を示すブロック図及びタッチセンサの動作例を示すタイミングチャート。 センサ回路の一例を示す回路図。 表示装置の一例を示す斜視図。 電子機器の一例を示す斜視図。
以下、実施の形態について図面を参照しながら説明する。但し、実施の形態は多くの異な
る態様で実施することが可能であり、趣旨及びその範囲から逸脱することなくその形態及
び詳細を様々に変更し得ることは当業者であれば容易に理解される。従って、本発明は、
以下の実施の形態の記載内容に限定して解釈されるものではない。
また、本明細書は、以下の実施の形態および実施例を適宜組み合わせることが可能である
。また、１つの実施の形態や実施例の中に、複数の構成例が示される場合は、互い構成例
を適宜組み合わせることが可能である。
また、図面において、大きさ、層の厚さ、または領域は、明瞭化のために誇張されている
場合がある。よって、必ずしもそのスケールに限定されない。なお図面は、理想的な例を
模式的に示したものであり、図面に示す形状または値などに限定されない。
本明細書等において、トランジスタの接続関係を説明する際、ソースとドレインとの一方
を、「ソースまたはドレインの一方」（又は第１電極、又は第１端子）と表記し、ソース
とドレインとの他方を「ソースまたはドレインの他方」（又は第２電極、又は第２端子）
と表記している。これは、トランジスタのソースとドレインは、トランジスタの構造又は
動作条件等によって変わるためである。なおトランジスタのソースとドレインの呼称につ
いては、ソース（ドレイン）端子や、ソース（ドレイン）電極等、状況に応じて適切に言
い換えることができる。
本明細書において、特に断りがない場合、オン電流とは、トランジスタがオン状態にある
ときのドレイン電流をいう。オン状態とは、特に断りがない場合、ｎチャネル型トランジ
スタでは、ゲートとソースの間の電圧差（ＶＧＳ）がトランジスタのしきい値電圧（Ｖｔ
ｈ）以上の状態、ｐチャネル型トランジスタでは、ＶＧＳがＶｔｈ以下の状態をいう。例
えば、ｎチャネル型のトランジスタのオン電流とは、ＶＧＳがＶｔｈ以上のときのドレイ
ン電流を言う場合がある。また、トランジスタのオン電流は、ドレインとソースの間の電
圧（ＶＤＳ）に依存する場合がある。
本明細書において、特に断りがない場合、オフ電流とは、トランジスタがオフ状態にある
ときのドレイン電流をいう。オフ状態とは、特に断りがない場合、ｎチャネル型トランジ
スタでは、ＶＧＳがＶｔｈよりも低い状態、ｐチャネル型トランジスタでは、ＶＧＳがＶ
ｔｈよりも高い状態をいう。例えば、ｎチャネル型のトランジスタのオフ電流とは、ＶＧ
ＳがＶｔｈよりも低いときのドレイン電流を言う場合がある。トランジスタのオフ電流は
、ＶＧＳに依存する場合がある。従って、トランジスタのオフ電流が１０−２１Ａ未満で
ある、とは、トランジスタのオフ電流が１０−２１Ａ未満となるＶＧＳの値が存在するこ
とを言う場合がある。
また、トランジスタのオフ電流は、ＶＤＳに依存する場合がある。本明細書において、オ
フ電流は、特に記載がない場合、ＶＤＳの絶対値が０．１Ｖ、０．８Ｖ、１Ｖ、１．２Ｖ
、１．８Ｖ，２．５Ｖ，３Ｖ、３．３Ｖ、１０Ｖ、１２Ｖ、１６Ｖ、または２０Ｖにおけ
るオフ電流を表す場合がある。または、当該トランジスタが含まれる半導体装置等におい
て使用されるＶＤＳにおけるオフ電流、を表す場合がある。
なお、本明細書中において、高電源電圧をＨレベル（又はＶＤＤ）、低電源電圧をＬレベ
ル（又はＧＮＤ）と呼ぶ場合がある。
（実施の形態１）
本実施の形態では、本発明の一態様に係る表示装置の構成例について説明を行う。
〈基本構成〉
図１に本発明の一様態に係る表示装置が有する画素の基本構成を示す。図１に示す画素１
０は、トランジスタＭ１と、容量素子Ｃ１と、容量素子Ｃ２と、発光素子ＥＬ１と、を有
する。
トランジスタＭ１は、第１ゲート及び第２ゲートを有する。第１ゲートと第２ゲートとは
、トランジスタＭ１のチャネル形成領域を間に介して、互いに重なる領域を有する。また
、トランジスタＭ１はソースまたはドレインの一方として機能する第１端子と、ソースま
たはドレインの他方として機能する第２端子を有する。
トランジスタＭ１は、チャネル形成領域に、非晶質シリコン、多結晶シリコン、結晶シリ
コン、酸化物半導体（ＯＳ：Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）、有機半導体な
どを有することが好ましい。特に、チャネル形成領域にＯＳを有するトランジスタ（以下
、ＯＳトランジスタ）は、製造工程による素子ごとのばらつきが少なく好ましい。
発光素子ＥＬ１は、ＬＥＤ（Ｌｉｇｈｔ Ｅｍｉｔｔｉｎｇ Ｄｉｏｄｅ）やＯＬＥＤ（
Ｏｒｇａｎｉｃ Ｌｉｇｈｔ Ｅｍｉｔｔｉｎｇ Ｄｉｏｄｅ）などの、電流または電圧
によって輝度が制御される素子をその範疇に含んでいる。例えば、ＯＬＥＤは、ＥＬ（Ｅ
ｌｅｃｔｒｏｌｕｍｉｎｅｓｃｅｎｃｅ）層と、陽極と、陰極とを少なくとも有している
。ＥＬ層は陽極と陰極の間に設けられた単層または複数の層で構成されており、これらの
層の中に、発光性の物質を含む発光層を少なくとも含んでいる。ＥＬ層は、陰極と陽極間
の電位差が、発光素子ＥＬ１のしきい値電圧以上になったときに供給される電流により、
エレクトロルミネッセンスが得られる。以降、発光素子ＥＬ１の上記しきい値電圧をＶＥ
Ｌと表記する。エレクトロルミネッセンスには、一重項励起状態から基底状態に戻る際の
発光（蛍光）と三重項励起状態から基底状態に戻る際の発光（リン光）とが含まれる。
また、発光素子ＥＬ１が有する陽極及び陰極は、いずれか一方が画素電極として機能し、
他方が共通電極として機能する。図１では、発光素子ＥＬ１の陽極を画素電極として用い
、発光素子ＥＬ１の陰極を共通電極として用いた構成を例示している。
トランジスタＭ１の第１端子には電位ＶＡＮＯが与えられる。容量素子Ｃ１の第１端子は
、第１ゲートに電気的に接続され、容量素子Ｃ１の第２端子は、トランジスタＭ１の第２
端子に電気的に接続される。容量素子Ｃ２の第１端子は、第１ゲートに電気的に接続され
、容量素子Ｃ２の第２端子は、第２ゲートに電気的に接続される。発光素子ＥＬ１の第１
端子（陽極）は、トランジスタＭ１の第２端子に電気的に接続され、発光素子ＥＬ１の第
２端子（陰極）には電位ＶＣＡＴが与えられる。
図１では、トランジスタＭ１がｎチャネル型である場合を例示している。ＶＡＮＯはＶＣ
ＡＴよりも高電位であることが好ましい。特に、トランジスタＭ１のしきい値電圧をＶｔ
ｈと表すと、ＶＡＮＯは、ＶＣＡＴに、ＶＥＬとＶｔｈを足し合わせた電圧よりも高いこ
とが好ましい。
トランジスタＭ１の第１端子にＶＡＮＯが与えられ、発光素子ＥＬ１の第２端子にＶＣＡ
Ｔが与えられると、第１ゲートに与えられる画像信号に従ってトランジスタＭ１のドレイ
ン電流の値が定まる。上記ドレイン電流が発光素子ＥＬ１に供給されることで、発光素子
ＥＬ１は発光の状態となる。
容量素子Ｃ１は、第１ゲートとトランジスタＭ１の第２端子との電位差を保持する機能を
有する。すなわち、容量素子Ｃ１は、トランジスタＭ１の第１ゲートとソースとの電位差
を保持する機能を有する。また、容量素子Ｃ２は、第１ゲートと第２ゲートとの電位差を
保持する機能を有する。
本発明の一態様では、画像信号に従ってトランジスタＭ１のドレイン電流の値を定める前
に、トランジスタＭ１のしきい値電圧を補正し、異なる画素の間で、しきい値電圧がばら
つくことを防ぐ。また、画像信号に応じた電位が第２ゲートにも与えられることで、トラ
ンジスタＭ１は、Ｄｕａｌ−Ｇａｔｅ駆動を行い、オン電流を高めることが可能になる。
なお、本明細書中において、Ｄｕａｌ−Ｇａｔｅ駆動とは、第１ゲート及び第２ゲートに
、同時に高電位（または低電位）が印加される状態をいう。
以降、画素１０にスイッチ等を追加し、本発明の一態様に係る表示装置のより具体的な構
成例について説明を行う。
〈画素２０ａの構成例〉
図２（Ａ）に、本発明の一態様に係る表示装置が有する画素２０ａの構成例を示す。図２
（Ａ）に示す画素２０ａは、トランジスタＭ１と、スイッチＳ１と、スイッチＳ２と、ス
イッチＳ３と、スイッチＳ４と、容量素子Ｃ１と、容量素子Ｃ２と、発光素子ＥＬ１とを
有する。画素２０ａは、画素１０にスイッチＳ１乃至Ｓ４を追加したものである。また、
画素２０ａは、配線Ｌ１と、配線Ｌ２と、配線Ｌ３、配線Ｌ４及び配線Ｌ５に電気的に接
続されている。
スイッチＳ１乃至Ｓ４は、トランジスタを単数または複数用いて、それぞれ構成すること
ができる。或いは、スイッチＳ１乃至Ｓ４は、単数または複数のトランジスタに加えて、
容量素子を用いていても良い。
トランジスタＭ１の第１端子は、配線Ｌ３に電気的に接続される。
スイッチＳ１は、配線Ｌ１と第１ゲートとの導通状態を制御する機能を有する。スイッチ
Ｓ２は、配線Ｌ２と第２ゲートとの導通状態を制御する機能を有する。スイッチＳ３は、
第１ゲートとトランジスタＭ１の第２端子との導通状態を制御する機能を有する。スイッ
チＳ４は、配線Ｌ５とトランジスタＭ１の第２端子との導通状態を制御する機能を有する
。
発光素子ＥＬ１の第１端子は、トランジスタＭ１の第２端子に電気的に接続され、発光素
子ＥＬ１の第２端子は、配線Ｌ４に電気的に接続される。
配線Ｌ１は、画素２０ａに画像信号を供給する機能を有する。
図２（Ｂ）に、画素２０ａのより具体的な構成例を示す。図２（Ｂ）は、図２（Ａ）のス
イッチＳ１乃至Ｓ４をｎチャネル型トランジスタに置き換えた場合の回路図を示している
。スイッチＳ１のゲートは、配線ＧＬ１に電気的に接続され、スイッチＳ２のゲートは、
配線ＧＬ２に電気的に接続され、スイッチＳ３のゲートは、配線ＧＬ２に電気的に接続さ
れ、スイッチＳ４のゲートは、配線ＧＬ３に電気的に接続される。配線ＧＬ１乃至ＧＬ３
にＨレベルが与えられると、それぞれに接続されたスイッチはオン状態になり、配線ＧＬ
１乃至ＧＬ３にＬレベルが与えられると、それぞれに接続されたスイッチはオフ状態にな
る。
スイッチＳ１乃至Ｓ４は、例えばオフ電流が低いトランジスタを用いることが好ましい。
ここで、オフ電流が低いとは、室温において、ソースとドレインとの間の電圧を３Ｖとし
、チャネル幅１μｍあたりの規格化されたオフ電流が１０×１０−２１Ａ以下であること
をいう。スイッチＳ１乃至Ｓ４にオフ電流が低いトランジスタを用いることで、入力され
た画像情報を画素に保持し続けることが可能になり、静止画像を表示し続ける限りにおい
て、画像情報の書き換え頻度を減らし、表示装置の省電力化を図ることが可能になる。
オフ電流が低いトランジスタとしては、ＯＳトランジスタや、チャネル形成領域にワイド
バンドギャップ半導体（バンドギャップが２．２ｅＶ以上の半導体、例えば、炭化ケイ素
、窒化ガリウム、ダイヤモンドなど）を用いたトランジスタが挙げられる。
画素２０ａのその他の構成に関する詳細は、画素１０の記載を参酌すればよい。
〈画素２０ａの動作例〉
次に、画素２０ａの動作の一例について、図３乃至図５を用いて説明を行う。
図３に、配線Ｌ１に与えられる電位ＶＤＡＴＡと、配線ＧＬ１乃至配線ＧＬ３に与えられ
る電位と、配線Ｌ３に与えられる電位のタイミングチャートを示す。図３に示すタイミン
グチャートは、期間Ｐ１乃至Ｐ４を有する。また、図４（Ａ）は期間Ｐ１における画素２
０ａの状態を、図４（Ｂ）は期間Ｐ２における画素２０ａの状態を、図４（Ｃ）は期間Ｐ
３における画素２０ａの状態を、それぞれ示したものである。なお、図４（Ａ）乃至（Ｃ
）では、画素２０ａの動作を分かりやすく示すために、スイッチＳ１乃至Ｓ４を、それぞ
れスイッチとして図示している。
期間Ｐ１は、画素２０ａの初期化を行う期間である。期間Ｐ２は、トランジスタＭ１のし
きい値電圧を０Ｖに固定する期間である。期間Ｐ３は、画素２０ａにデータを書き込む期
間である。期間Ｐ４は、画素２０ａが発光する期間である。
また、図４（Ａ）乃至（Ｃ）では、トランジスタＭ１の第１ゲートと、容量素子Ｃ１の第
１端子との結節点をノードＮ１と示し、トランジスタＭ１の第２ゲートと、容量素子Ｃ２
の第２端子との結節点をノードＮ２と示し、トランジスタＭ１の第２端子と、容量素子Ｃ
１の第２端子と、発光素子ＥＬ１の第１端子との結節点をノードＮ３と示している。
なお、以降の説明では、トランジスタＭ１の第１ゲートと第２端子間の電位差（ノードＮ
１とノードＮ３との電位差）をＶＧＳと表し、トランジスタＭ１の第２ゲートと第２端子
間の電位差（ノードＮ２とノードＮ３との電位差）をＶＢＧＳと表す。
期間Ｐ１乃至Ｐ４を通して、配線Ｌ１にＶＤＡＴＡが与えられ、配線Ｌ２に電位Ｖ０が与
えられ、配線Ｌ３に電位ＶＡＮＯが与えられ、配線Ｌ４に電位ＶＣＡＴが与えられ、配線
Ｌ５に電位Ｖ１が与えられる。
まず、期間Ｐ１では画素２０ａの初期化を行う。配線ＧＬ１にＬレベルが与えられ、配線
ＧＬ２にＨレベルが与えられ、配線ＧＬ３にＨレベルが与えられる。スイッチＳ２乃至ス
イッチＳ４はオンになり、スイッチＳ１はオフとなる（図４（Ａ））。
このとき、ノードＮ１とノードＮ３は等電位になり、ＶＧＳは０Ｖになる。また、ノード
Ｎ１及びＮ３にはＶ１が与えられ、ノードＮ２にはＶ０が与えられる。また、期間Ｐ１に
おいて、発光素子ＥＬ１を発光させないために、Ｖ１は十分に小さいことが好ましい。特
に、Ｖ１−ＶＣＡＴは、ＶＥＬ（発光素子ＥＬ１のしきい値電圧）よりも小さいことが好
ましい。
ここで、ＶＢＧＳとＶｔｈ（トランジスタＭ１のしきい値電圧）の関係について、図５を
用いて説明を行う。図５はＶｔｈのＶＢＧＳ依存性を示している。ＶＢＧＳが大きいほど
、Ｖｔｈはマイナスにシフトすることがわかる。期間Ｐ１のＶＢＧＳ＝Ｖ０−Ｖ１におけ
るＶｔｈをＶｔｈ１とする。Ｖｔｈ１を負の値とするために、Ｖ０−Ｖ１は十分に大きい
ことが好ましい。Ｖｔｈ１が負の値をとることで、トランジスタＭ１は、ＶＧＳ＝０Ｖに
おいて、オン状態をとる。
次に、期間Ｐ２において、画素２０ａはトランジスタＭ１のＶｔｈを０Ｖに固定する。配
線ＧＬ１及びＧＬ３にＬレベルが与えられ、配線ＧＬ２にＨレベルが与えられる。スイッ
チＳ１及びＳ４はオフになり、スイッチＳ２及びＳ３はオンとなる（図４（Ｂ））。
トランジスタＭ１には電流が流れ、ノードＮ３の電位が上昇する。ノードＮ３の電位が上
昇するにつれて、ＶＢＧＳは小さくなり、図５より、トランジスタＭ１のＶｔｈはＶｔｈ
１からプラスシフトする。容量素子Ｃ１により、ＶＧＳは０Ｖに保たれているため、Ｖｔ
ｈ＝０Ｖのとき、ＶＧＳ＝Ｖｔｈとなり、トランジスタＭ１はオフ状態になり、ノードＮ
３の電位上昇は止まる。
図５において、ＶＢＧＳ＝０ＶのときのＶｔｈをＶｔｈ０とすると、以下の関係式が成り
立つ。
Ｖｔｈ＝Ｖｔｈ０−αＶＢＧＳ （１）
式（１）において、αはゲート絶縁膜の容量値などで決まる定数である。式（１）より、
Ｖｔｈ＝０の場合、ＶＢＧＳ＝Ｖｔｈ０／αと表すことができる（図５）。
期間Ｐ２において、発光素子ＥＬ１に電流が流れないことが好ましい。そのため、Ｖ０−
ＶＣＡＴは、Ｖｔｈ０／α＋ＶＥＬよりも小さい値であることが好ましい。
次に、期間Ｐ３において、画素２０ａはデータの書き込みを行う。配線ＧＬ１及びＧＬ３
にＨレベルが与えられ、配線ＧＬ２にＬレベルが与えられる。スイッチＳ１及びＳ４はオ
ンになり、スイッチＳ２及びＳ３はオフになる。ノードＮ１は、スイッチＳ１を介してＶ
ＤＡＴＡが与えられ、ノードＮ３は、スイッチＳ４を介して再びＶ１が与えられる（図４
（Ｃ））。ＶＧＳ＝ＶＤＡＴＡ−Ｖ１となる。
このとき、ノードＮ２の電位はブートストラップにより、ＶＤＡＴＡ＋Ｖｔｈ０／αとな
る。従って、ＶＢＧＳ＝ＶＤＡＴＡ＋Ｖｔｈ０／α−Ｖ１となる。トランジスタＭ１は、
第１ゲート及び第２ゲートに、ＶＤＡＴＡに依存した電位が与えられる。すなわち、トラ
ンジスタＭ１はＤｕａｌ−Ｇａｔｅで駆動される状態になる。Ｄｕａｌ−Ｇａｔｅで駆動
されたトランジスタは、Ｓｉｎｇｌｅ−Ｇａｔｅで駆動されるトランジスタと比べて、オ
ン電流が大きい。
次に、期間Ｐ４において、画素２０ａは、期間Ｐ３に書き込まれたＶＤＡＴＡに応じて、
発光を行う。配線ＧＬ１乃至ＧＬ３にＬレベルが与えられ、スイッチＳ１乃至Ｓ４はオフ
になる。
期間Ｐ２において、トランジスタＭ１のＶｔｈは０Ｖの状態に補正されているので、発光
素子ＥＬ１は、トランジスタＭ１のＶｔｈに依存しない発光を得ることが可能になる。ま
た、トランジスタＭ１は、Ｄｕａｌ−Ｇａｔｅ駆動を行うため、より大電流を流すことが
可能になる。
トランジスタＭ１をＤｕａｌ−Ｇａｔｅ駆動にすれば、トランジスタＭ１は、より小さい
チャネル幅で大電流を流すことが可能になり、トランジスタＭ１の占有面積を小さくする
ことが可能になる。トランジスタＭ１の占有面積を小さくすることができれば、画素２０
ａの占有面積を小さくすることが可能になり、より高精細な表示装置を提供することが可
能になる。
また、発光素子ＥＬ１の光が、トランジスタＭ１によって遮られる場合（表示装置がボト
ムエミッション構造の場合）、トランジスタＭ１の占有面積を小さくすることで、表示装
置の開口率を大きくすることが可能になり、より表示品位の高い表示装置を提供すること
が可能になる。
画素２０ａは、スイッチＳ４及び配線Ｌ５を経由して、トランジスタＭ１に流れる電流Ｉ
ＰＩＸを、外部回路に供給してもよい。外部回路は電流ＩＰＩＸの値に応じて、補正信号
を配線Ｌ１に供給することが可能である。上記構成にすることで、画素２０ａは、トラン
ジスタＭ１のＶｔｈだけでなく、トランジスタＭ１の移動度に起因するばらつきを補正す
ることが可能になる。
上述した画素２０ａを表示装置に用いることで、画素間の輝度のばらつきが抑えられた表
示装置を提供することが可能になる。また、より高精細な表示装置を提供することが可能
になる。また、より開口率の高い表示装置を提供することが可能になる。また、より表示
品位の高い表示装置を提供することが可能になる。
〈画素２１ａの構成例〉
図２（Ａ）に示す画素２０ａは、スイッチＳ３を省略してもよい。その場合の構成例を図
６（Ａ）に示す。
本発明の一態様に係る表示装置が有する画素２１ａの構成例を図６（Ａ）に示す。図６（
Ａ）に示す画素２１ａは、トランジスタＭ１と、スイッチＳ１と、スイッチＳ２と、スイ
ッチＳ４と、容量素子Ｃ１と、容量素子Ｃ２と、発光素子ＥＬ１とを有する。また、画素
２１ａは、配線Ｌ１と、配線Ｌ２と、配線Ｌ３、配線Ｌ４及び配線Ｌ５に電気的に接続さ
れている。トランジスタＭ１は、第１ゲートと第２ゲートを有する。第１ゲートと第２ゲ
ートとは、トランジスタＭ１のチャネル形成領域を間に介して、互いに重なる領域を有す
る。
図６（Ｂ）に、画素２１ａのより具体的な構成例を示す。図６（Ｂ）は、図６（Ａ）のス
イッチＳ１、Ｓ２及びＳ４をｎチャネル型トランジスタに置き換えた場合の回路図を示し
ている。スイッチＳ１のゲートは配線ＧＬ１に電気的に接続され、スイッチＳ２のゲート
は配線ＧＬ２に電気的に接続され、スイッチＳ４のゲートは配線ＧＬ３に電気的に接続さ
れる。
画素２１ａは、スイッチＳ３を有さない点で、また、トランジスタＭ１のＶｔｈを０Ｖ以
外に設定できる点で、図２に示す画素２０ａと異なる。その他の構成は、画素２０ａと同
一であり、画素２０ａの記載を参酌すればよい。
〈画素２１ａの動作例〉
次に、画素２１ａの動作の一例について、図７乃至図８を用いて説明を行う。なお、図８
は、電位（または電位差）に、図４と共通の符号を用いることで、同じ電位（または電位
差）を表すことにする。
図７に、配線Ｌ１に与えられる電位と、配線ＧＬ１乃至ＧＬ３に与えられる電位と、配線
Ｌ３に与えられる電位のタイミングチャートを示す。図７に示すタイミングチャートは、
期間Ｐ１乃至Ｐ４を有する。また、図８（Ａ）は期間Ｐ１における画素２１ａの状態を、
図８（Ｂ）は期間Ｐ２における画素２１ａの状態を、図８（Ｃ）は期間Ｐ３における画素
２１ａの状態を、それぞれ示している。なお、図８（Ａ）乃至（Ｃ）では、画素２１ａの
動作を分かりやすく示すために、スイッチＳ１、Ｓ２及びＳ４を、それぞれスイッチとし
て図示している。
期間Ｐ１は、画素２１ａの初期化を行う期間である。期間Ｐ２は、トランジスタＭ１のし
きい値電圧をＶ２−Ｖ１に固定する期間である。期間Ｐ３は、画素２１ａにデータを書き
込む期間である。期間Ｐ４は、画素２１ａが発光する期間である。
また、図８（Ａ）乃至（Ｃ）では、トランジスタＭ１の第１ゲートと、容量素子Ｃ１の第
１端子と、容量素子Ｃ２の第１端子との結節点をノードＮ１と示し、トランジスタＭ１の
第２ゲートと、容量素子Ｃ２の第２端子との結節点をノードＮ２と示し、トランジスタＭ
１の第２端子と、容量素子Ｃ１の第２端子と、発光素子ＥＬ１の第１端子との結節点をノ
ードＮ３と示している。
期間Ｐ１乃至Ｐ４を通して、配線Ｌ２にＶ０が与えられ、配線Ｌ３にＶＡＮＯが与えられ
、配線Ｌ４にＶＣＡＴが与えられ、配線Ｌ５にＶ１が与えられる。
まず、期間Ｐ１では画素２１ａの初期化を行う。配線ＧＬ１にＨレベルが与えられ、配線
ＧＬ２にＨレベルが与えられ、配線ＧＬ３にＨレベルが与えられる。スイッチＳ１、Ｓ２
及びＳ４はオンになる（図８（Ａ））。
このとき、配線Ｌ１に任意の固定電位（電位Ｖ２）が与えられる。ノードＮ１にＶ２が与
えられ、ノードＮ２にＶ０が与えられ、ノードＮ３にＶ１が与えられる。このとき、ＶＧ
Ｓ＝Ｖ２−Ｖ１、ＶＢＧＳ＝Ｖ０−Ｖ１となる。またトランジスタＭ１のしきい値はＶｔ
ｈ１になる。
次に、期間Ｐ２において、画素２１ａはトランジスタＭ１のＶｔｈをＶ２−Ｖ１に固定す
る。配線ＧＬ１及びＧＬ３にＬレベルが与えられ、配線ＧＬ２にＨレベルが与えられる。
スイッチＳ１及びＳ４はオフになり、スイッチＳ２はオンとなる。ノードＮ２はＶ０が与
えられる（図８（Ｂ））。
このとき、トランジスタＭ１には電流が流れ、ノードＮ３の電位が上昇する。容量素子Ｃ
１により、ＶＧＳはＶ２−Ｖ１に保たれているため、Ｖｔｈ＝Ｖ２−Ｖ１のとき、ＶＧＳ
＝Ｖｔｈとなり、トランジスタＭ１はオフ状態になり、ノードＮ３の電位上昇は止まる。
このときのＶＢＧＳは（Ｖｔｈ０−Ｖ２＋Ｖ１）／αになる（図５、図８（Ｂ））。
次に、期間Ｐ３において、画素２１ａはデータの書き込みを行う。配線ＧＬ１及びＧＬ３
にＨレベルが与えられ、配線ＧＬ２にＬレベルが与えられる。スイッチＳ１及びＳ４はオ
ンになり、スイッチＳ２はオフになる。ノードＮ１は、スイッチＳ１を介してＶＤＡＴＡ
が与えられ、ノードＮ３は、スイッチＳ４を介して再びＶ１が与えられる。このとき、Ｖ
ＧＳ＝ＶＤＡＴＡ−Ｖ１、ＶＢＧＳ＝ＶＤＡＴＡ−Ｖ２＋（Ｖｔｈ０−Ｖ２＋Ｖ１）／α
となる（図８（Ｃ））。
トランジスタＭ１は、第１ゲート及び第２ゲートに、ＶＤＡＴＡに依存した電位が与えら
れる。すなわち、トランジスタＭ１はＤｕａｌ−Ｇａｔｅで駆動される状態になる。
期間Ｐ２において、トランジスタＭ１のＶｔｈはＶ２−Ｖ１の状態に補正されているので
、発光素子ＥＬ１は、トランジスタＭ１のＶｔｈに依存しない発光を得ることが可能にな
る。また、トランジスタＭ１は、Ｄｕａｌ−Ｇａｔｅ駆動を行うため、より大電流を流す
ことが可能になる。
トランジスタＭ１をＤｕａｌ−Ｇａｔｅ駆動にすれば、トランジスタＭ１は、より小さい
チャネル幅で大電流を流すことが可能になり、トランジスタＭ１の占有面積を小さくする
ことが可能になる。トランジスタＭ１の占有面積を小さくすることができれば、画素２１
ａの占有面積を小さくすることが可能になり、より高精細な表示装置を提供することが可
能になる。
また、発光素子ＥＬ１の光が、トランジスタＭ１によって遮られる場合、トランジスタＭ
１の占有面積を小さくすることで、表示装置の開口率を大きくすることが可能になり、よ
り表示品位の高い表示装置を提供することが可能になる。
画素２１ａは、スイッチＳ４及び配線Ｌ５を経由して、トランジスタＭ１に流れる電流Ｉ
ＰＩＸを、外部回路に供給してもよい。外部回路は電流ＩＰＩＸの値に応じて、補正信号
を配線Ｌ１に供給することが可能である。上記構成にすることで、画素２１ａは、トラン
ジスタＭ１のＶｔｈだけでなく、トランジスタＭ１の移動度に起因するばらつきを補正す
ることが可能になる。
上述した画素２１ａを表示装置に用いることで、画素間の輝度のばらつきが抑えられた表
示装置を提供することが可能になる。また、より高精細な表示装置を提供することが可能
になる。また、より開口率の高い表示装置を提供することが可能になる。また、より表示
品位の高い表示装置を提供することが可能になる。
〈画素２２ａの構成例〉
図２（Ａ）に示す画素２０ａは、スイッチＳ４及び配線Ｌ５を省略してもよい。その場合
の構成例を図９（Ａ）に示す。
図９（Ａ）に、本発明の一態様に係る表示装置が有する画素２２ａの構成例を示す。図９
（Ａ）に示す画素２２ａは、トランジスタＭ１と、スイッチＳ１と、スイッチＳ２と、ス
イッチＳ３と、容量素子Ｃ１と、容量素子Ｃ２と、発光素子ＥＬ１とを有する。また、画
素２２ａは、配線Ｌ１と、配線Ｌ２と、配線Ｌ３及び配線Ｌ４に電気的に接続されている
。トランジスタＭ１は、第１ゲートと第２ゲートを有する。第１ゲートと第２ゲートとは
、トランジスタＭ１のチャネル形成領域を間に介して、互いに重なる領域を有する。
図９（Ｂ）に、画素２２ａのより具体的な構成例を示す。図９（Ｂ）は、図９（Ａ）のス
イッチＳ１乃至Ｓ３をｎチャネル型トランジスタに置き換えた場合の回路図を示している
。スイッチＳ１のゲートは配線ＧＬ１に電気的に接続され、スイッチＳ２のゲートは配線
ＧＬ２に電気的に接続され、スイッチＳ３のゲートは配線ＧＬ３に電気的に接続される。
画素２２ａは、スイッチＳ４及び配線Ｌ５を有さない点で、図２に示す画素２０ａと異な
る。その他の構成は、画素２０ａと同一であり、画素２０ａの記載を参酌すればよい。
〈画素２２ａの動作例〉
次に、画素２２ａの動作の一例について、図１０及び図１１を用いて説明を行う。なお、
図１１は、電位（または電位差）に、図４または図８と共通の符号を用いることで、同じ
電位（または電位差）を表すことにする。
図１０に、配線Ｌ１に与えられる電位と、配線ＧＬ１乃至ＧＬ３に与えられる電位と、配
線Ｌ３に与えられる電位のタイミングチャートを示す。図１０に示すタイミングチャート
は、期間Ｐ１乃至Ｐ４を有する。また、図１１（Ａ）は期間Ｐ１における画素２２ａの状
態を、図１１（Ｂ）は期間Ｐ２における画素２２ａの状態を、図１１（Ｃ）は期間Ｐ３に
おける画素２２ａの状態を、それぞれ示している。なお、図１１（Ａ）乃至（Ｃ）では、
画素２２ａの動作を分かりやすく示すために、スイッチＳ１乃至Ｓ３を、それぞれスイッ
チとして図示している。
期間Ｐ１は、画素２２ａの初期化を行う期間である。期間Ｐ２は、トランジスタＭ１のし
きい値電圧を０Ｖに固定する期間である。期間Ｐ３は、画素２２ａにデータを書き込む期
間である。期間Ｐ４は、画素２２ａが発光する期間である。
また、図１１（Ａ）乃至（Ｃ）では、トランジスタＭ１の第１ゲートと、容量素子Ｃ１の
第１端子との結節点をノードＮ１と示し、トランジスタＭ１の第２ゲートと、容量素子Ｃ
２の第２端子との結節点をノードＮ２と示し、トランジスタＭ１の第２端子と、容量素子
Ｃ１の第２端子と、発光素子ＥＬ１の第１端子との結節点をノードＮ３と示している。
期間Ｐ１乃至Ｐ４を通して、配線Ｌ１にＶＤＡＴＡが与えられ、配線Ｌ２にＶ０が与えら
れ、配線Ｌ４にＶＣＡＴが与えられる。
まず、期間Ｐ１では画素２２ａの初期化を行う。配線ＧＬ１にＬレベルが与えられ、配線
ＧＬ２及びＧＬ３にＨレベルが与えられる。スイッチＳ１はオフになり、スイッチＳ２及
びＳ３はオンになる（図１１（Ａ））。
配線Ｌ３に低電位（電位ＶＬ）が与えられ、ノードＮ２にＶ０が与えられる。ノードＮ１
とノードＮ３は等電位になる。このときのノードＮ１及びＮ３の電位を電位Ｖ３とすると
、ＶＧＳ＝０Ｖ、ＶＢＧＳ＝Ｖ０−Ｖ３となる。また、トランジスタＭ１のしきい値をＶ
ｔｈ２とする。期間Ｐ１において、配線Ｌ３にＶＬを与えることで、トランジスタＭ１及
び発光素子ＥＬ１に電流が流れることを防ぐ。
次に、期間Ｐ２において、画素２２ａはトランジスタＭ１のＶｔｈを０Ｖに固定する。配
線ＧＬ１及びＧＬ３にＬレベルが与えられ、配線ＧＬ２にＨレベルが与えられる。スイッ
チＳ１及びＳ３はオフになり、スイッチＳ２はオンとなる。ノードＮ２はＶ０が与えられ
る。また、配線Ｌ３にはＶＡＮＯが与えられる（図１１（Ｂ））。
このとき、トランジスタＭ１には電流が流れ、ノードＮ３の電位が上昇する。容量素子Ｃ
１により、ＶＧＳは０Ｖに保たれているため、Ｖｔｈ＝０Ｖのとき、ＶＧＳ＝Ｖｔｈとな
り、トランジスタＭ１はオフ状態になり、ノードＮ３の電位上昇は止まる。このときのＶ
ＢＧＳはＶｔｈ０／αになる。
次に、期間Ｐ３において、画素２２ａはデータの書き込みを行う。配線ＧＬ１にＨレベル
が与えられ、配線ＧＬ２及びＧＬ３にＬレベルが与えられる。スイッチＳ１はオンになり
、スイッチＳ２及びＳ３はオフになる。ノードＮ１は、スイッチＳ１を介してＶＤＡＴＡ
が与えられる。このときのノードＮ３の電位をＶ４とすると、ＶＧＳ＝ＶＤＡＴＡ−Ｖ４
、ＶＢＧＳ＝ＶＤＡＴＡ＋Ｖｔｈ０／α−Ｖ４となる（図１１（Ｃ））。
トランジスタＭ１は、第１ゲート及び第２ゲートに、ＶＤＡＴＡに依存した電位が与えら
れる。すなわち、トランジスタＭ１はＤｕａｌ−Ｇａｔｅで駆動される状態になる。
期間Ｐ２において、トランジスタＭ１のＶｔｈは０Ｖの状態に補正されているので、発光
素子ＥＬ１は、トランジスタＭ１のＶｔｈに依存しない発光を得ることが可能になる。ま
た、トランジスタＭ１は、Ｄｕａｌ−Ｇａｔｅ駆動を行うため、より大電流を流すことが
可能になる。
トランジスタＭ１をＤｕａｌ−Ｇａｔｅ駆動にすれば、トランジスタＭ１は、より小さい
チャネル幅で大電流を流すことが可能になり、トランジスタＭ１の占有面積を小さくする
ことが可能になる。トランジスタＭ１の占有面積を小さくすることができれば、画素２２
ａの占有面積を小さくすることが可能になり、より高精細な表示装置を提供することが可
能になる。
また、発光素子ＥＬ１の光が、トランジスタＭ１によって遮られる場合、トランジスタＭ
１の占有面積を小さくすることで、表示装置の開口率を大きくすることが可能になり、よ
り表示品位の高い表示装置を提供することが可能になる。
上述した画素２２ａを表示装置に用いることで、画素間の輝度のばらつきが抑えられた表
示装置を提供することが可能になる。また、より高精細な表示装置を提供することが可能
になる。また、より開口率の高い表示装置を提供することが可能になる。また、より表示
品位の高い表示装置を提供することが可能になる。
〈画素２３ａの構成例〉
図２（Ａ）に示す画素２０ａは、スイッチＳ３、スイッチＳ４及び配線Ｌ５を省略しても
よい。その場合の回路図を図１２（Ａ）に示す。
図１２（Ａ）に、本発明の一態様に係る表示装置が有する画素２３ａの構成例を示す。図
１２（Ａ）に示す画素２３ａは、トランジスタＭ１と、スイッチＳ１と、スイッチＳ２と
、容量素子Ｃ１と、容量素子Ｃ２と、発光素子ＥＬ１とを有する。また、画素２３ａは、
配線Ｌ１と、配線Ｌ２と、配線Ｌ３及び配線Ｌ４に電気的に接続されている。トランジス
タＭ１は、第１ゲートと第２ゲートを有する。第１ゲートと第２ゲートとは、トランジス
タＭ１のチャネル形成領域を間に介して、互いに重なる領域を有する。
図１２（Ｂ）に、画素２３ａのより具体的な構成例を示す。図１２（Ｂ）は、図１２（Ａ
）のスイッチＳ１及びスイッチＳ２をｎチャネル型トランジスタに置き換えた場合の回路
図を示している。スイッチＳ１のゲートは配線ＧＬ１に電気的に接続され、スイッチＳ２
のゲートは配線ＧＬ２に電気的に接続される。
画素２３ａは、スイッチＳ３、スイッチＳ４及び配線Ｌ５を有さない点で、図２に示す画
素２０ａと異なる。その他の構成は、画素２０ａと同一であり、画素２０ａの記載を参酌
すればよい。
〈画素２３ａの動作例〉
次に、画素２３ａの動作の一例について、図１３及び図１４を用いて説明を行う。なお、
図１４は、電位（または電位差）に、図４、図８又は図１１と共通の符号を用いることで
、同じ電位（または電位差）を表すことにする。
図１３に、配線Ｌ１に与えられる電位と、配線ＧＬ１乃至ＧＬ３に与えられる電位と、配
線Ｌ３に与えられる電位のタイミングチャートを示す。図１３に示すタイミングチャート
は、期間Ｐ１乃至Ｐ４を有する。また、図１４（Ａ）は期間Ｐ１における画素２３ａの状
態を、図１４（Ｂ）は期間Ｐ２における画素２３ａの状態を、図１４（Ｃ）は期間Ｐ３に
おける画素２３ａの状態を、それぞれ示している。なお、図１４（Ａ）乃至（Ｃ）では、
画素２３ａの動作を分かりやすく示すために、スイッチＳ１及びＳ２を、それぞれスイッ
チとして図示している。
期間Ｐ１は、画素２３ａの初期化を行う期間である。期間Ｐ２は、トランジスタＭ１のし
きい値電圧をＶ２−Ｖ５に固定する期間である。期間Ｐ３は、画素２３ａにデータを書き
込む期間である。期間Ｐ４は、画素２３ａが発光する期間である。
また、図１４（Ａ）乃至（Ｃ）では、トランジスタＭ１の第１ゲートと、容量素子Ｃ１の
第１端子と、容量素子Ｃ２の第１端子との結節点をノードＮ１と示し、トランジスタＭ１
の第２ゲートと、容量素子Ｃ２の第２端子との結節点をノードＮ２と示し、トランジスタ
Ｍ１の第２端子と、容量素子Ｃ１の第２端子と、発光素子ＥＬ１の第１端子との結節点を
ノードＮ３と示している。
期間Ｐ１乃至Ｐ４を通して、配線Ｌ２にＶ０が与えられ、配線Ｌ４にＶＣＡＴが与えられ
る。
まず、期間Ｐ１では画素２３ａの初期化を行う。配線ＧＬ１及びＧＬ２にＨレベルが与え
られる。スイッチＳ１及びＳ２はオンになる（図１４（Ａ））。
配線Ｌ１に任意の固定電位（電位Ｖ２）が与えられ、配線Ｌ３に低電位（電位ＶＬ）が与
えられる。ノードＮ１はＶ２が与えられ、ノードＮ２にＶ０が与えられる。このときのノ
ードＮ３の電位を電位Ｖ５とすると、ＶＧＳ＝Ｖ２−Ｖ５、ＶＢＧＳ＝Ｖ０−Ｖ５となる
。また、トランジスタＭ１のしきい値をＶｔｈ３とする。期間Ｐ１において、配線Ｌ３に
ＶＬを与えることで、トランジスタＭ１及び発光素子ＥＬ１に電流が流れることを防ぐ。
次に、期間Ｐ２において、画素２３ａはトランジスタＭ１のＶｔｈをＶ２−Ｖ５に固定す
る。配線ＧＬ１にＬレベルが与えられ、配線ＧＬ２にＨレベルが与えられる。スイッチＳ
１はオフになり、スイッチＳ２はオンとなる。ノードＮ２はＶ０が与えられる。また、配
線Ｌ３にはＶＡＮＯが与えられる（図１４（Ｂ））。
このとき、トランジスタＭ１には電流が流れ、ノードＮ３の電位が上昇する。容量素子Ｃ
１により、ＶＧＳはＶ２−Ｖ５に保たれているため、Ｖｔｈ＝Ｖ２−Ｖ５のとき、ＶＧＳ
＝Ｖｔｈとなり、トランジスタＭ１はオフ状態になり、ノードＮ３の電位上昇は止まる。
このときのＶＢＧＳは（Ｖｔｈ０−Ｖ２＋Ｖ５）／αになる。
次に、期間Ｐ３において、画素２３ａはデータの書き込みを行う。配線ＧＬ１にＨレベル
が与えられ、配線ＧＬ２にＬレベルが与えられる。スイッチＳ１はオンになり、スイッチ
Ｓ２はオフになる。ノードＮ１は、スイッチＳ１を介してＶＤＡＴＡが与えられる。この
ときのノードＮ３の電位をＶ６とすると、ＶＧＳ＝ＶＤＡＴＡ−Ｖ６、ＶＢＧＳ＝ＶＤＡ
ＴＡ−Ｖ２＋Ｖ５＋（Ｖｔｈ０−Ｖ２＋Ｖ５）／α−Ｖ６となる（図１４（Ｃ））。
トランジスタＭ１は、第１ゲート及び第２ゲートに、ＶＤＡＴＡに依存した電位が与えら
れる。すなわち、トランジスタＭ１はＤｕａｌ−Ｇａｔｅで駆動される状態になる。
期間Ｐ２において、トランジスタＭ１のＶｔｈはＶ２−Ｖ５の状態に補正されているので
、発光素子ＥＬ１は、トランジスタＭ１のＶｔｈに依存しない発光を得ることが可能にな
る。また、トランジスタＭ１は、Ｄｕａｌ−Ｇａｔｅ駆動を行うため、より大電流を流す
ことが可能になる。
トランジスタＭ１をＤｕａｌ−Ｇａｔｅ駆動にすれば、トランジスタＭ１は、より小さい
チャネル幅で大電流を流すことが可能になり、トランジスタＭ１の占有面積を小さくする
ことが可能になる。トランジスタＭ１の占有面積を小さくすることができれば、画素２３
ａの占有面積を小さくすることが可能になり、より高精細な表示装置を提供することが可
能になる。
また、発光素子ＥＬ１の光が、トランジスタＭ１によって遮られる場合、トランジスタＭ
１の占有面積を小さくすることで、表示装置の開口率を大きくすることが可能になり、よ
り表示品位の高い表示装置を提供することが可能になる。
上述した画素２３ａを表示装置に用いることで、画素間の輝度のばらつきが抑えられた表
示装置を提供することが可能になる。また、より高精細な表示装置を提供することが可能
になる。また、より開口率の高い表示装置を提供することが可能になる。また、より表示
品位の高い表示装置を提供することが可能になる。
〈その他の画素構成例〉
上述の画素２０ａ乃至２３ａは、トランジスタＭ１が有する第１ゲートと第２ゲートを入
れ替えてもよい。その場合の回路図を図１５（Ａ）乃至（Ｄ）に示す。図１５（Ａ）に示
す画素２０ｂは画素２０ａに対応し、図１５（Ｂ）に示す画素２１ｂは画素２１ａに対応
し、図１５（Ｃ）に示す画素２２ｂは画素２２ａに対応し、図１５（Ｄ）に示す画素２３
ｂは画素２３ａに対応する。
上述の画素２０ａ乃至２３ａは、容量素子Ｃ１を、トランジスタＭ１の第１ゲートが有す
る容量で代用することが可能である。その場合の回路図を図１６（Ａ）乃至（Ｄ）に示す
。図１６（Ａ）に示す画素２０ｃは画素２０ａに対応し、図１６（Ｂ）に示す画素２１ｃ
は画素２１ａに対応し、図１６（Ｃ）に示す画素２２ｃは画素２２ａに対応し、図１６（
Ｄ）に示す画素２３ｃは画素２３ａに対応する。
上述の画素２０ａ乃至２３ａは、スイッチＳ１乃至Ｓ４に、第１ゲート及び第２ゲートを
有するトランジスタを適用してもよい。その場合の回路図を図１７（Ａ）乃至（Ｄ）に示
す。図１７（Ａ）に示す画素２０ｄは画素２０ａに対応し、図１７（Ｂ）に示す画素２１
ｄは画素２１ａに対応し、図１７（Ｃ）に示す画素２２ｄは画素２２ａに対応し、図１７
（Ｄ）に示す画素２３ｄは画素２３ａに対応する。スイッチＳ１乃至Ｓ４が有する第２の
ゲートは、それぞれ共通の電位Ｖ７が与えられていてもよい。上記構成にすることで、ス
イッチＳ１乃至Ｓ４は、しきい値電圧を制御することが可能になる。
また、図１７（Ａ）乃至（Ｄ）に示すスイッチＳ１乃至Ｓ４は、第１ゲートと第２ゲート
を電気的に接続してもよい。その場合の回路図を図１８（Ａ）乃至（Ｄ）に示す。図１８
（Ａ）に示す画素２０ｅは画素２０ｄに対応し、図１８（Ｂ）に示す画素２１ｅは画素２
１ｄに対応し、図１８（Ｃ）に示す画素２２ｅは画素２２ｄに対応し、図１８（Ｄ）に示
す画素２３ｅは画素２３ｄに対応する。上記構成にすることで、スイッチＳ１乃至Ｓ４は
トランジスタのオン電流を向上させることが可能になる。
上述の画素２０ａ乃至２３ａは、トランジスタＭ１をｐチャネル型トランジスタとし、発
光素子ＥＬ１の陽極と陰極の位置を入れ替えてもよい。その場合の回路図を図１９（Ａ）
乃至（Ｄ）に示す。図１９（Ａ）に示す画素２０ｆは画素２０ａに対応し、図１９（Ｂ）
に示す画素２１ｆは画素２１ａに対応し、図１９（Ｃ）に示す画素２２ｆは画素２２ａに
対応し、図１９（Ｄ）に示す画素２３ｆは画素２３ａに対応する。発光素子ＥＬ１の陽極
と陰極の位置を入れ替えたことで、配線Ｌ３にはＶＣＡＴが与えられ、配線Ｌ４にはＶＡ
ＮＯが与えられることが好ましい。
上述の画素２０ａ乃至２３ａは、容量素子Ｃ１の第２端子と、発光素子ＥＬ１の第１端子
との間に、スイッチＳ５を設けてもよい。その場合の回路図を図２０（Ａ）乃至（Ｄ）に
示す。図２０（Ａ）に示す画素２０ｇは画素２０ａに対応し、図２０（Ｂ）に示す画素２
１ｇは画素２１ａに対応し、図２０（Ｃ）に示す画素２２ｇは画素２２ａに対応し、図２
０（Ｄ）に示す画素２３ｇは画素２３ａに対応する。図２０（Ａ）乃至（Ｄ）は、スイッ
チＳ５として、ｎチャネル型トランジスタを適用した場合を示している。スイッチＳ５の
ゲートは、配線ＧＬ４に電気的に接続されている。画素２０ｇ乃至２３ｇは、スイッチＳ
５を設けることで、発光素子ＥＬ１に流れる電流を制御することが可能になる。
上述の画素２０ａ乃至２３ａは、トランジスタＭ１の第１端子と配線Ｌ３との間にスイッ
チＳ５を設けてもよい。その場合の回路図を図２１（Ａ）乃至（Ｄ）に示す。図２１（Ａ
）に示す画素２０ｈは画素２０ａに対応し、図２１（Ｂ）に示す画素２１ｈは画素２１ａ
に対応し、図２１（Ｃ）に示す画素２２ｈは画素２２ａに対応し、図２１（Ｄ）に示す画
素２３ｈは画素２３ａに対応する。図２１（Ａ）乃至（Ｄ）は、スイッチＳ５として、ｎ
チャネル型トランジスタを適用した場合を示している。スイッチＳ５のゲートは、配線Ｇ
Ｌ４に電気的に接続されている。上記構成にすることで、画素２０ｈ乃至２３ｈは、トラ
ンジスタＭ１及び発光素子ＥＬ１に流れる電流を制御することが可能になる。
上述の画素２０ａ乃至２３ａは、トランジスタＭ１の第２端子と容量素子Ｃ１の第２端子
との間にスイッチＳ５を設けてもよい。その場合の回路図を図２２（Ａ）乃至（Ｄ）に示
す。図２２（Ａ）に示す画素２０ｉは画素２０ａに対応し、図２２（Ｂ）に示す画素２１
ｉは画素２１ａに対応し、図２２（Ｃ）に示す画素２２ｉは画素２２ａに対応し、図２２
（Ｄ）に示す画素２３ｉは画素２３ａに対応する。図２２（Ａ）乃至（Ｄ）は、スイッチ
Ｓ５として、ｎチャネル型トランジスタを適用した場合を示している。スイッチＳ５のゲ
ートは、配線ＧＬ４に電気的に接続されている。上記構成にすることで、画素２０ｉ乃至
２３ｉは、トランジスタＭ１及び発光素子ＥＬ１に流れる電流を制御することが可能にな
る。
上述の画素２０ａ乃至２３ａは、発光素子ＥＬ１と並列に容量素子Ｃ３を接続してもよい
。その場合の回路図を図２３（Ａ）乃至（Ｄ）に示す。図２３（Ａ）に示す画素２０ｊは
画素２０ａに対応し、図２３（Ｂ）に示す画素２１ｊは画素２１ａに対応し、図２３（Ｃ
）に示す画素２２ｊは画素２２ａに対応し、図２３（Ｄ）に示す画素２３ｊは画素２３ａ
に対応する。上記構成にすることで、画素２０ｊ乃至２３ｊは、発光素子ＥＬ１の第１端
子の電位を安定化させることが可能になる。
上述の画素２０ａ乃至２３ａは、発光素子ＥＬ１の陽極と陰極の位置を入れ替えてもよい
。その場合の回路図を図２４（Ａ）乃至（Ｄ）に示す。図２４（Ａ）に示す画素２０ｋは
画素２０ａに対応し、図２４（Ｂ）に示す画素２１ｋは画素２１ａに対応し、図２４（Ｃ
）に示す画素２２ｋは画素２２ａに対応し、図２４（Ｄ）に示す画素２３ｋは画素２３ａ
に対応する。画素２０ｋ及び２２ｋにおいて、スイッチＳ３は、第１ゲートとトランジス
タＭ１の第１端子との導通状態を制御する機能を有する。また、画素２０ｋ乃至２３ｋに
おいて、容量素子Ｃ１の第１端子は、第１ゲートに電気的に接続され、容量素子Ｃ１の第
２端子は、トランジスタＭ１の第１端子に電気的に接続される。発光素子ＥＬ１の陽極と
陰極の位置を入れ替えたことで、配線Ｌ３にはＶＣＡＴが与えられ、配線Ｌ４にはＶＡＮ
Ｏが与えられることが好ましい。
上述の画素２０ａ乃至２３ａは、トランジスタＭ１をｐチャネル型トランジスタとしても
よい。その場合の回路図を図２５（Ａ）乃至（Ｄ）に示す。図２５（Ａ）に示す画素２０
ｌは画素２０ａに対応し、図２５（Ｂ）に示す画素２１ｌは画素２１ａに対応し、図２５
（Ｃ）に示す画素２２ｌは画素２２ａに対応し、図２５（Ｄ）に示す画素２３ｌは画素２
３ａに対応する。画素２０ｌ及び２２ｌにおいて、スイッチＳ３は、第１ゲートとトラン
ジスタＭ１の第１端子との導通状態を制御する機能を有する。また、画素２０ｌ乃至２３
ｌにおいて、容量素子Ｃ１の第１端子は、第１ゲートに電気的に接続され、容量素子Ｃ１
の第２端子は、トランジスタＭ１の第１端子に電気的に接続される。
〈画素部と選択回路の構成例〉
次いで、図２６に、本発明の一態様に係る表示装置の、画素部の構成を一例として示す。
図２６では、画素部４０が、マトリクス状に配列された複数の画素２０ａを有している。
また、画素部４０は、駆動回路１１０に接続された配線ＧＬ１乃至ＧＬ３と、駆動回路１
２０に接続された配線Ｌ１乃至Ｌ３と、配線Ｌ４（図示せず）と、配線Ｌ５と、を有する
。なお、図２６において、配線ＧＬ１乃至ＧＬ３は、１つの配線ＧＬで表すことにする。
複数の各画素２０ａは、配線ＧＬ１の少なくとも一つと、配線ＧＬ２の少なくとも一つと
、配線ＧＬ３の少なくとも一つと、配線Ｌ１の少なくとも一つと、配線Ｌ２の少なくとも
一つと、配線Ｌ３の少なくとも一つと、配線Ｌ４の少なくとも一つと、配線Ｌ５の少なく
とも１つとに、それぞれ電気的に接続されている。
なお、上記配線の種類及びその数は、画素２０ａの構成、数及び配置によって決めること
ができる。具体的に、図２６に示す画素部４０の場合、ｍ行ｎ列の画素２０ａがマトリク
ス状に電気的に接続されている。そして、配線ＧＬ［１］乃至ＧＬ［ｍ］で示す複数の配
線ＧＬと、配線Ｌ１［１］乃至Ｌ１［ｎ］で示す複数の配線Ｌ１と、配線Ｌ２［１］乃至
Ｌ２［ｎ］で示す複数の配線Ｌ２と、配線Ｌ３［１］乃至Ｌ３［ｎ］で示す複数の配線Ｌ
３と、配線Ｌ５［１］乃至Ｌ５［ｎ］で示す複数の配線Ｌ５が、画素部４０内に配置され
ている場合を例示している。
図２６は、画素２０ａを有する画素部の構成例を示したが、これに限定されない。図２６
は、本実施の形態で例示した全ての画素に対して、適用することが可能である。
（実施の形態２）
本実施の形態では、上記実施の形態で説明した画素のトランジスタに適用可能な、チャネ
ル形成領域が酸化物半導体膜で形成されているトランジスタ（ＯＳトランジスタ）、およ
びチャネル形成領域がシリコンで形成されているトランジスタ（Ｓｉトランジスタ）、を
一例に挙げて説明する。
＜トランジスタの構成例１＞
まずＯＳトランジスタについて説明する。
図２７（Ａ）、図２７（Ｂ）および図２７（Ｃ）に、デバイス構造の異なる３つのトラン
ジスタ（ＴＡ１、ＴＡ２、ＴＢ１）の上面図（レイアウト図）と、それぞれの回路記号を
示す。図２８は、トランジスタ（ＴＡ１、ＴＡ２、ＴＢ１）の断面図である。トランジス
タＴＡ１のａ１−ａ２線およびｂ１−ｂ２線による断面図、トランジスタＴＡ２のａ３−
ａ４線およびｂ３−ｂ４線による断面図、ならびにトランジスタＴＢ１のａ５−ａ６線、
ｂ５−ｂ６線による断面図を、図２８（Ａ）、図２８（Ｂ）に示す。これらトランジスタ
のチャネル長方向の断面構造が、図２８（Ａ）に示され、同チャネル幅方向の断面構造が
図２８（Ｂ）に示されている。
図２８（Ａ）、（Ｂ）に示すように、トランジスタ（ＴＡ１、ＴＡ２、ＴＢ１）は、同一
絶縁表面上に集積されており、これらのトランジスタは、同一の作製工程で作成すること
が可能である。なお、ここでは、デバイス構造の明瞭化のため、各トランジスタのゲート
（Ｇ）、ソース（Ｓ）、およびドレイン（Ｄ）への電位や電源の供給するための配線との
電気的な接続は省略している。
トランジスタＴＡ１（図２７（Ａ））、トランジスタＴＡ２（図２７（Ｂ））は、ゲート
電極（Ｇ）とバックゲート電極（ＢＧ）を有するトランジスタである。ゲート電極は第１
のゲート電極に相当し、バックゲート電極が第２のゲート電極に相当する。トランジスタ
ＴＡ１、トランジスタＴＡ２はバックゲート電極をゲート電極に接続した構造としている
。トランジスタＴＢ１（図２７（Ｃ））は、バックゲート電極を有さないトランジスタで
ある。図２８に示すように、これらのトランジスタ（ＴＡ１、ＴＡ２、ＴＢ１）は、基板
３０に形成されている。以下、図２７、図２８を参照して、これらのトランジスタの構成
を説明する。
［トランジスタＴＡ１］
トランジスタＴＡ１は、ゲート電極ＧＥ１、ソース電極ＳＥ１、ドレイン電極ＤＥ１、バ
ックゲート電極ＢＧＥ１、および酸化物半導体膜ＯＳ１を有する。
また、本実施の形態では、ＯＳトランジスタのチャネル長は、ソース電極とドレイン電極
間の距離とする。また、ＯＳトランジスタのチャネル幅は、酸化物半導体膜とゲート電極
が重なる領域でのソース電極またはドレイン電極の幅とする。トランジスタＴＡ１のチャ
ネル長は、Ｌａ１であり、チャネル幅はＷａ１である。
酸化物半導体膜ＯＳ１は、絶縁膜３４を介してゲート電極ＧＥ１と重なっている。酸化物
半導体膜ＯＳ１の上面および側面に接して一対の電極（ＳＥ１、ＤＥ１）が形成されてい
る。図２７（Ａ）に示すように、酸化物半導体膜ＯＳ１は、ゲート電極ＧＥ１および一対
の電極（ＳＥ１、ＤＥ１）と重ならない部分を有している。酸化物半導体膜ＯＳ１は、チ
ャネル長方向の長さがチャネル長Ｌａ１よりも長く、かつチャネル幅方向の長さがチャネ
ル幅Ｗａ１よりも長い。
酸化物半導体膜ＯＳ１、ゲート電極ＧＥ１、ソース電極ＳＥ１およびドレイン電極ＤＥ１
を覆って、絶縁膜３５が形成されている。絶縁膜３５上にバックゲート電極ＢＧＥ１が形
成されている。バックゲート電極ＢＧＥ１は、酸化物半導体膜ＯＳ１およびゲート電極Ｇ
Ｅ１と重なるように設けられている。ここでは、一例として、ゲート電極ＧＥ１と同じ形
状で、同じ位置に配置されるようにバックゲート電極ＢＧＥ１を設けている。バックゲー
ト電極ＢＧＥ１は、絶縁膜３４絶縁膜３５および絶縁膜３６を貫通する開口ＣＧ１におい
て、ゲート電極ＧＥ１に接している。この構造により、トランジスタＴＡ１のゲート電極
とバックゲート電極が電気的に接続される。
バックゲート電極ＢＧＥ１をゲート電極ＧＥ１に接続することで、トランジスタＴＡ１の
オン電流を増加させることができる。バックゲート電極ＢＧＥ１を設けることで、トラン
ジスタＴＡ１の強度を向上させることができる。基板３０の曲げ等の変形に対して、バッ
クゲート電極ＢＧＥ１が補強部材となってトランジスタＴＡ１を壊れにくくすることがで
きる。
チャネル形成領域を含む酸化物半導体膜ＯＳ１は多層構造であり、ここでは、一例として
３つの酸化物半導体膜３１、３２、３３でなる３層構造としている。酸化物半導体膜ＯＳ
１を構成する酸化物半導体膜は、少なくとも１つ同じ金属元素を含む金属酸化物膜である
ことが好ましく、Ｉｎを含むことが特に好ましい。トランジスタの半導体膜を構成するこ
とが可能なＩｎを含む金属酸化物としては、Ｉｎ−Ｇａ酸化物膜、Ｉｎ−Ｍ−Ｚｎ酸化物
膜（ＭはＡｌ、Ｇａ、Ｙ、Ｚｒ、Ｌａ、Ｃｅ、またはＮｄ）が代表的である。また、この
ような金属酸化物膜に他の元素や材料を添加した膜を用いることもできる。
酸化物半導体膜３２は、トランジスタＴＡ１のチャネル形成領域を構成する膜である。ま
た、酸化物半導体膜３３は、後述するトランジスタＴＡ２およびトランジスタＴＢ１のチ
ャネル形成領域を構成する膜でもある。そのため、酸化物半導体膜３３には、トランジス
タＴＡ２およびトランジスタＴＢ１に要求される電気的特性（例えば、電界効果移動度、
しきい値電圧など）に応じて、適切な組成の酸化物半導体膜を用いればよい。
トランジスタＴＡ１において、酸化物半導体膜３２にチャネルが形成されるようにするこ
とで、チャネル形成領域が絶縁膜３４、３５に接しないようにすることができる。また、
酸化物半導体膜３１乃至３３を少なくとも１つ同じ金属元素を含む金属酸化物膜とするこ
とで、酸化物半導体膜３２と酸化物半導体膜３１の界面、および酸化物半導体膜３２と酸
化物半導体膜３３の界面において、界面散乱が起こりにくくすることができる。これによ
り、トランジスタＴＡ１の電界効果移動度をトランジスタＴＡ２やトランジスタＴＢ１よ
りも高くすることができる、また、オン状態でのドレイン電流（オン電流）を増加させる
ことができる。
［トランジスタＴＡ２］
トランジスタＴＡ２は、ゲート電極ＧＥ２、ソース電極ＳＥ２、ドレイン電極ＤＥ２、バ
ックゲート電極ＢＧＥ２、および酸化物半導体膜ＯＳ２を有する。バックゲート電極ＢＧ
Ｅ２は、絶縁膜３４乃至絶縁膜３６を貫通する開口ＣＧ２においてゲート電極ＧＥ２に接
している。トランジスタＴＡ２は、トランジスタＴＡ１の変形例であり、酸化物半導体膜
ＯＳ２が酸化物半導体膜３３でなる単層構造である点でトランジスタＴＡ１と異なり、そ
の他については同様である。ここでは、トランジスタＴＡ２のチャネル長Ｌａ２、チャネ
ル幅Ｗａ２は、トランジスタＴＡ１のチャネル長Ｌａ１、チャネル幅Ｗａ１と等しくなる
ようにしている。
［トランジスタＴＢ１］
トランジスタＴＢ１は、ゲート電極ＧＥ３、ソース電極ＳＥ３、ドレイン電極ＤＥ３およ
び酸化物半導体膜ＯＳ３を有する。トランジスタＴＢ１は、トランジスタＴＡ２の変形例
である。トランジスタＴＡ２と同様に、酸化物半導体膜ＯＳ３が酸化物半導体膜３３でな
る単層構造である。トランジスタＴＡ２とは、バックゲート電極を有していない点で異な
る。また、酸化物半導体膜ＯＳ３および電極（ＧＥ３、ＳＥ３、ＤＥ３）のレイアウトが
異なる。図２７（Ｃ）に示すように、酸化物半導体膜ＯＳ３は、ゲート電極ＧＥ３と重な
っていない領域は、ソース電極ＳＥ３またはドレイン電極ＤＥ３の何れかと重なっている
。そのため、トランジスタＴＢ１のチャネル幅Ｗｂ１は、酸化物半導体膜ＯＳ３の幅で決
定されている。チャネル長Ｌｂ１は、トランジスタＴＡ２と同様、ソース電極ＳＥ３とド
レイン電極ＤＥ３間の距離で決定され、ここでは、トランジスタＴＡ２のチャネル長Ｌａ
２よりも長くしている。
［絶縁膜］
絶縁膜３４、絶縁膜３５および絶縁膜３６は、基板３０のトランジスタＴＡ１、ＴＡ２、
ＴＢ１が形成される領域全体に形成される膜である。絶縁膜３４、絶縁膜３５、および絶
縁膜３６は、単層あるいは複数層の絶縁膜で形成される。絶縁膜３４は、トランジスタＴ
Ａ１、ＴＡ２、ＴＢ１のゲート絶縁膜を構成する膜である。また、絶縁膜３５および絶縁
膜３６は、トランジスタＴＡ１、ＴＡ２、ＴＢ１のバックチャネル側のゲート絶縁膜を構
成する膜である。また、最上面の絶縁膜３６は、基板３０に形成されるトランジスタの保
護膜として機能するような材料で形成することが好ましい。絶縁膜３６は適宜設ければよ
い。３層目の電極（ＢＧＥ１）と２層目の電極（ＳＥ１、ＤＥ１）を絶縁するために、こ
れらの間に少なくとも１層絶縁膜が存在していればよい。
絶縁膜３４乃至絶縁膜３６は、単層の絶縁膜で、または２層以上の多層の絶縁膜で形成す
ることができる。これら絶縁膜３４乃至絶縁膜３６を構成する絶縁膜としては、酸化アル
ミニウム、酸化マグネシウム、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒
化シリコン、酸化ガリウム、酸化ゲルマニウム、酸化イットリウム、酸化ジルコニウム、
酸化ランタン、酸化ネオジム、酸化ハフニウムおよび酸化タンタル等でなる膜があげられ
る。また、これらの絶縁膜は、スパッタリング法、ＣＶＤ法、ＭＢＥ法、ＡＬＤ法または
ＰＬＤ法を用いて形成することができる。
［酸化物半導体膜］
ここでは、ＯＳトランジスタの半導体膜を構成する酸化物半導体膜について説明する。酸
化物半導体膜ＯＳ１にように半導体膜を多層構造とする場合、これらを構成する酸化物半
導体膜は、少なくとも１つ同じ金属元素を含む金属酸化物膜であることが好ましく、Ｉｎ
を含むことが好ましい。
例えば、酸化物半導体膜３１がＩｎ−Ｇａ酸化物膜の場合、Ｉｎの原子数比をＧａの原子
数比よりも小さくする。Ｉｎ−Ｍ−Ｚｎ酸化物膜（ＭはＡｌ、Ｇａ、Ｙ、Ｚｒ、Ｌａ、Ｃ
ｅ、またはＮｄ）の場合、Ｉｎの原子数比をＭの原子数比よりも小さくする。この場合、
Ｚｎの原子数比が最も大きくなるようにすることができる。
例えば、酸化物半導体膜３２がＩｎ−Ｇａ酸化物膜の場合、Ｉｎの原子数比をＧａの原子
数比よりも大きくする。Ｉｎ−Ｍ−Ｚｎ酸化物膜の場合、Ｉｎの原子数比をＭの原子数比
よりも大きくする。Ｉｎ−Ｍ−Ｚｎ酸化物膜では、Ｉｎの原子数比がＭおよびＺｎの原子
数比よりも大きくすることが好ましい。
例えば、酸化物半導体膜３３がＩｎ−Ｇａ酸化物膜の場合、Ｉｎの原子数比をＧａの原子
数比と同じにする、または小さくする。Ｉｎ−Ｍ−Ｚｎ酸化物膜の場合、Ｉｎの原子数比
をＭの原子数比と同じにする。この場合、Ｚｎの原子数比が、ＩｎおよびＭよりも大きく
することができる。ここでは、酸化物半導体膜３３は、トランジスタＴＡ２、トランジス
タＴＢ１のチャネル形成領域を構成する膜でもある。
酸化物半導体膜３１乃至３３の原子数比は、スパッタリング法で成膜する場合は、ターゲ
ットの構成材料の原子数比等を調節することで可能である。また、ＣＶＤ法で成膜する場
合は、原料ガスの流量比などを調節することで可能である。以下、酸化物半導体膜３１乃
至３３として、スパッタリング法でＩｎ−Ｍ−Ｚｎ酸化物膜を形成する場合を例に、成膜
に使用されるターゲットについて述べる。これらの膜を成膜するために、Ｉｎ−Ｍ−Ｚｎ
酸化物でなるターゲットが用いられる。
酸化物半導体膜３１のターゲットの金属元素の原子数比をＩｎ：Ｍ：Ｚｎ＝ｘ１：ｙ１：
ｚ１とすると、ｘ１／ｙ１は、１／６以上１未満であることが好ましい。また、ｚ１／ｙ
１は、１／３以上６以下、さらには１以上６以下であることが好ましい。
ターゲットの金属元素の原子数比の代表例としては、Ｉｎ：Ｍ：Ｚｎ＝１：３：２、Ｉｎ
：Ｍ：Ｚｎ＝１：３：４、Ｉｎ：Ｍ：Ｚｎ＝１：３：６、Ｉｎ：Ｍ：Ｚｎ＝１：３：８、
Ｉｎ：Ｍ：Ｚｎ＝１：４：４、Ｉｎ：Ｍ：Ｚｎ＝１：４：５、Ｉｎ：Ｍ：Ｚｎ＝１：４：
６、Ｉｎ：Ｍ：Ｚｎ＝１：４：７、Ｉｎ：Ｍ：Ｚｎ＝１：４：８、Ｉｎ：Ｍ：Ｚｎ＝１：
５：５、Ｉｎ：Ｍ：Ｚｎ＝１：５：６、Ｉｎ：Ｍ：Ｚｎ＝１：５：７、Ｉｎ：Ｍ：Ｚｎ＝
１：５：８、Ｉｎ：Ｍ：Ｚｎ＝１：６：８等がある。
酸化物半導体膜３２のターゲットの金属元素の原子数比をＩｎ：Ｍ：Ｚｎ＝ｘ２：ｙ２：
ｚ２とすると、ｘ２／ｙ２は、１より大きく６以下であることが好ましい。また、ｚ２／
ｙ２は１より大きく６以下であることが好ましい。ターゲットの金属元素の原子数比の代
表例としては、Ｉｎ：Ｍ：Ｚｎ＝２：１：１．５、Ｉｎ：Ｍ：Ｚｎ＝２：１：２．３、Ｉ
ｎ：Ｍ：Ｚｎ＝２：１：３、Ｉｎ：Ｍ：Ｚｎ＝３：１：２、Ｉｎ：Ｍ：Ｚｎ＝３：１：３
、Ｉｎ：Ｍ：Ｚｎ＝３：１：４等がある。
酸化物半導体膜３３のターゲットの金属元素の原子数比をＩｎ：Ｍ：Ｚｎ＝ｘ３：ｙ３：
ｚ３とすると、ｘ３／ｙ３は、１／６以上１以下であることが好ましい。また、ｚ３／ｙ
３は、１／３以上６以下、さらには１以上６以下であることが好ましい。ターゲットの金
属元素の原子数比の代表例としては、Ｉｎ：Ｍ：Ｚｎ＝１：１：１、Ｉｎ：Ｍ：Ｚｎ＝１
：１：１．２、Ｉｎ：Ｍ：Ｚｎ＝１：３：２、Ｉｎ：Ｍ：Ｚｎ＝１：３：４、Ｉｎ：Ｍ：
Ｚｎ＝１：３：６、Ｉｎ：Ｍ：Ｚｎ＝１：３：８、Ｉｎ：Ｍ：Ｚｎ＝１：４：４、Ｉｎ：
Ｍ：Ｚｎ＝１：４：５、Ｉｎ：Ｍ：Ｚｎ＝１：４：６、Ｉｎ：Ｍ：Ｚｎ＝１：４：７、Ｉ
ｎ：Ｍ：Ｚｎ＝１：４：８、Ｉｎ：Ｍ：Ｚｎ＝１：５：５、Ｉｎ：Ｍ：Ｚｎ＝１：５：６
、Ｉｎ：Ｍ：Ｚｎ＝１：５：７、Ｉｎ：Ｍ：Ｚｎ＝１：５：８、Ｉｎ：Ｍ：Ｚｎ＝１：６
：８等がある。
Ｉｎ−Ｍ−Ｚｎ酸化物膜の成膜用ターゲットにおいて、金属元素の原子数比をＩｎ：Ｍ：
Ｚｎ＝ｘ：ｙ：ｚとした場合、１≦ｚ／ｙ≦６とすることで、Ｉｎ−Ｍ−Ｚｎ酸化物膜と
してＣＡＡＣ−ＯＳ膜が形成されやすくなるため好ましい。なお、ＣＡＡＣ−ＯＳ膜につ
いては後述する。
酸化物半導体膜３１乃至３３としては、キャリア密度の低い酸化物半導体膜を用いる。例
えば、酸化物半導体膜３１乃至３３として、キャリア密度が１×１０１７個／ｃｍ３以下
、好ましくは１×１０１５個／ｃｍ３以下、さらに好ましくは１×１０１３個／ｃｍ３以
下の酸化物半導体膜を用いる。特に、酸化物半導体膜３１乃至３３として、キャリア密度
が、８×１０１１個／ｃｍ３未満、より好ましくは１×１０１１個／ｃｍ３未満、さらに
好ましくは１×１０１０個／ｃｍ３未満であり、且つ、１×１０−９個／ｃｍ３以上の酸
化物半導体膜を用いることが好ましい。
酸化物半導体膜３１乃至３３として、不純物濃度が低く、欠陥準位密度の低い酸化物半導
体膜を用いることで、さらに優れた電気的特性を有するトランジスタを作製することがで
きる。ここでは、不純物濃度が低く、欠陥準位密度の低い（酸素欠損の少ない）ことを高
純度真性または実質的に高純度真性とよぶ。高純度真性または実質的に高純度真性である
酸化物半導体は、キャリア発生源が少ないため、キャリア密度を低くすることができる場
合がある。従って、当該酸化物半導体膜にチャネル領域が形成されるトランジスタは、し
きい値電圧がマイナスとなる電気的特性（ノーマリオンともいう。）になることが少ない
。また、高純度真性または実質的に高純度真性である酸化物半導体膜は、欠陥準位密度が
低いため、トラップ準位密度も低くなる場合がある。また、高純度真性または実質的に高
純度真性である酸化物半導体膜は、オフ電流が著しく小さく、チャネル幅が１×１０６μ
ｍでチャネル長が１０μｍの素子であっても、ソース電極とドレイン電極間の電圧（ドレ
イン電圧）が１Ｖから１０Ｖの範囲において、オフ電流が、半導体パラメータアナライザ
の測定限界以下、すなわち１×１０−１３Ａ以下という特性を得ることができる。従って
、当該酸化物半導体膜にチャネル領域が形成されるトランジスタは、電気的特性の変動が
小さく、信頼性の高いトランジスタとなる。不純物としては、水素、窒素、アルカリ金属
、またはアルカリ土類金属等がある。
酸化物半導体膜に含まれる水素は金属原子と結合する酸素と反応して水になると共に、酸
素が脱離した格子（または酸素が脱離した部分）に酸素欠損が形成される。当該酸素欠損
に水素が入ることで、キャリアである電子が生成される場合がある。また、水素の一部が
金属原子と結合する酸素と結合することで、キャリアである電子を生成する場合がある。
従って、水素が含まれている酸化物半導体を用いたトランジスタはノーマリオン特性とな
りやすい。
このため、酸化物半導体膜３１乃至３３は酸素欠損と共に、水素ができる限り低減されて
いることが好ましい。具体的には、酸化物半導体膜３１乃至３３において、二次イオン質
量分析法（ＳＩＭＳ：Ｓｅｃｏｎｄａｒｙ Ｉｏｎ Ｍａｓｓ Ｓｐｅｃｔｒｏｍｅｔｒ
ｙ）により得られる水素濃度を、５×１０１９ａｔｏｍｓ／ｃｍ３以下、より好ましくは
１×１０１９ａｔｏｍｓ／ｃｍ３以下、より好ましくは５×１０１８ａｔｏｍｓ／ｃｍ３
未満、より好ましくは１×１０１８ａｔｏｍｓ／ｃｍ３以下、より好ましくは５×１０１
７ａｔｏｍｓ／ｃｍ３以下、さらに好ましくは１×１０１６ａｔｏｍｓ／ｃｍ３以下とす
る。
酸化物半導体膜３１乃至３３に第１４族元素の一つであるシリコンや炭素が含まれると、
膜中の酸素欠損が増加し、これらの膜がｎ型化してしまう。このため、酸化物半導体膜３
１乃至３３におけるシリコンや炭素の濃度（二次イオン質量分析法により得られる濃度）
を、２×１０１８ａｔｏｍｓ／ｃｍ３以下、好ましくは２×１０１７ａｔｏｍｓ／ｃｍ３
以下とする。
また、酸化物半導体膜３１乃至３３において、二次イオン質量分析法により得られるアル
カリ金属またはアルカリ土類金属の濃度を、１×１０１８ａｔｏｍｓ／ｃｍ３以下、好ま
しくは２×１０１６ａｔｏｍｓ／ｃｍ３以下にする。アルカリ金属およびアルカリ土類金
属は、酸化物半導体と結合するとキャリアを生成する場合があり、トランジスタのオフ電
流が増大してしまうことがある。このため、酸化物半導体膜３１乃至３３のアルカリ金属
またはアルカリ土類金属の濃度を低減することが好ましい。
酸化物半導体膜３１乃至３３に窒素が含まれていると、キャリアである電子が生じ、キャ
リア密度が増加し、ｎ型化しやすい。そのため窒素が含まれている酸化物半導体を用いた
トランジスタはノーマリオン特性となりやすいので、酸化物半導体膜３１乃至３３の窒素
含有量はできる限り低減されていることが好ましい、例えば、二次イオン質量分析法によ
り得られる窒素濃度を５×１０１８ａｔｏｍｓ／ｃｍ３以下にすることが好ましい。
以上、酸化物半導体膜３１乃至３３について述べたが、これらに限られず、必要とするト
ランジスタの半導体特性および電気的特性（電界効果移動度、しきい値電圧等）に応じて
適切な組成の酸化物半導体膜を用いればよい。また、必要とするトランジスタの半導体特
性および電気的特性を得るために、酸化物半導体膜３１乃至３３のキャリア密度や不純物
濃度、欠陥密度、金属元素と酸素の原子数比、原子間距離、密度等を適切なものとするこ
とが好ましい。
トランジスタＴＡ１は、ＧａまたはＭ（ＭはＡｌ、Ｇａ、Ｙ、Ｚｒ、Ｌａ、Ｃｅ、または
Ｎｄ）の原子数比よりもＩｎの原子数比が大きい酸化物半導体膜３２でチャネルが形成さ
れるため、電界効果移動度を高くすることができる。代表的には、その電界効果移動度は
、１０ｃｍ２／Ｖｓより大きく６０ｃｍ２／Ｖｓ未満、好ましくは１５ｃｍ２／Ｖｓ以上
５０ｃｍ２／Ｖｓ未満である。そのため、アクティブマトリクス型表示装置の回路にトラ
ンジスタＴＡ１を用いる場合は、高速動作が要求される駆動回路に好適である。
また、トランジスタＴＡ１は、遮光された領域に、設けることが好ましい。また高い電界
効果移動度を有するトランジスタＴＡ１を駆動回路に設けることで、駆動周波数を高くす
ることができるため、より高精細な表示装置を実現することができる。
チャネル形成領域が酸化物半導体膜３３で形成されるトランジスタＴＡ２、ＴＢ１は、ト
ランジスタＴＡ１よりも電界効果移動度が低く、その大きさは、３ｃｍ２／Ｖｓ以上１０
ｃｍ２／Ｖｓ以下程度である。トランジスタＴＡ２、ＴＢ１は、酸化物半導体膜３２を有
していないため、トランジスタＴＡ１よりも光によって劣化しにくく、光照射によるオフ
電流の増大量が少ない。そのため、チャネル形成領域が酸化物半導体膜３３で形成される
トランジスタＴＡ２、ＴＢ１は光が照射されるような画素部に好適である。
トランジスタＴＡ１は、酸化物半導体膜３２を有しないトランジスタＴＡ２、ＴＢ１と比
較して、光が照射されるとオフ状態における電流が増大しやすい。トランジスタＴＡ１が
遮光が十分できない画素部よりも光の影響が少ない周辺駆動回路に適している理由の１つ
である。また、もちろん、トランジスタＴＡ２、ＴＢ１のような構成のトランジスタも、
駆動回路に設けることが可能である。
以上、トランジスタＴＡ１、ＴＡ２、ＴＢ１と酸化物半導体膜３１乃至３３について述べ
たが、これらに限られず、必要とするトランジスタの半導体特性および電気的特性に応じ
て、トランジスタの構成を変更すればよい。例えば、バックゲート電極の有無、酸化物半
導体膜の積層構造、酸化物半導体膜、ゲート電極、ソース電極およびドレイン電極の形状
や配置等を適宜変更することができる。
［酸化物半導体の構造］
次に、酸化物半導体の構造について説明する。
なお本明細書において、「平行」とは、二つの直線が−１０°以上１０°以下の角度で配
置されている状態をいう。したがって、−５°以上５°以下の場合も含まれる。また、「
略平行」とは、二つの直線が−３０°以上３０°以下の角度で配置されている状態をいう
。また、「垂直」とは、二つの直線が８０°以上１００°以下の角度で配置されている状
態をいう。したがって、８５°以上９５°以下の場合も含まれる。また、「略垂直」とは
、二つの直線が６０°以上１２０°以下の角度で配置されている状態をいう。
また、本明細書において、結晶が三方晶または菱面体晶である場合、六方晶系として表す
。
酸化物半導体膜は、非単結晶酸化物半導体膜と単結晶酸化物半導体膜とに分けられる。ま
たは、酸化物半導体は、例えば、結晶性酸化物半導体と非晶質酸化物半導体とに分けられ
る。
なお、非単結晶酸化物半導体としては、ＣＡＡＣ−ＯＳ（Ｃ Ａｘｉｓ Ａｌｉｇｎｅｄ
Ｃｒｙｓｔａｌｌｉｎｅ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）、多結晶酸化物
半導体、微結晶酸化物半導体、非晶質酸化物半導体などがある。また、結晶性酸化物半導
体としては、単結晶酸化物半導体、ＣＡＡＣ−ＯＳ、多結晶酸化物半導体、微結晶酸化物
半導体などがある。
まずは、ＣＡＡＣ−ＯＳ膜について説明する。
ＣＡＡＣ−ＯＳ膜は、ｃ軸配向した複数の結晶部を有する酸化物半導体膜の一つである。
透過型電子顕微鏡（ＴＥＭ：Ｔｒａｎｓｍｉｓｓｉｏｎ Ｅｌｅｃｔｒｏｎ Ｍｉｃｒｏ
ｓｃｏｐｅ）によって、ＣＡＡＣ−ＯＳ膜の明視野像および回折パターンの複合解析像（
高分解能ＴＥＭ像ともいう。）を観察することで複数の結晶部を確認することができる。
一方、高分解能ＴＥＭ像によっても明確な結晶部同士の境界、即ち結晶粒界（グレインバ
ウンダリーともいう。）を確認することができない。そのため、ＣＡＡＣ−ＯＳ膜は、結
晶粒界に起因する電子移動度の低下が起こりにくいといえる。
試料面と略平行な方向から、ＣＡＡＣ−ＯＳ膜の断面の高分解能ＴＥＭ像を観察すると、
結晶部において、金属原子が層状に配列していることを確認できる。金属原子の各層は、
ＣＡＡＣ−ＯＳ膜の膜を形成する面（被形成面ともいう。）または上面の凹凸を反映した
形状であり、ＣＡＡＣ−ＯＳ膜の被形成面または上面と平行に配列する。
一方、試料面と略垂直な方向から、ＣＡＡＣ−ＯＳ膜の平面の高分解能ＴＥＭ像を観察す
ると、結晶部において、金属原子が三角形状または六角形状に配列していることを確認で
きる。しかしながら、異なる結晶部間で、金属原子の配列に規則性は見られない。
ＣＡＡＣ−ＯＳ膜に対し、Ｘ線回折（ＸＲＤ：Ｘ−Ｒａｙ Ｄｉｆｆｒａｃｔｉｏｎ）装
置を用いて構造解析を行うと、例えばＩｎＧａＺｎＯ４の結晶を有するＣＡＡＣ−ＯＳ膜
のｏｕｔ−ｏｆ−ｐｌａｎｅ法による解析では、回折角（２θ）が３１°近傍にピークが
現れる場合がある。このピークは、ＩｎＧａＺｎＯ４の結晶の（００９）面に帰属される
ことから、ＣＡＡＣ−ＯＳ膜の結晶がｃ軸配向性を有し、ｃ軸が被形成面または上面に略
垂直な方向を向いていることが確認できる。
なお、ＩｎＧａＺｎＯ４の結晶を有するＣＡＡＣ−ＯＳ膜のｏｕｔ−ｏｆ−ｐｌａｎｅ法
による解析では、２θが３１°近傍のピークの他に、２θが３６°近傍にもピークが現れ
る場合がある。２θが３６°近傍のピークは、ＣＡＡＣ−ＯＳ膜中の一部に、ｃ軸配向性
を有さない結晶が含まれることを示している。ＣＡＡＣ−ＯＳ膜は、２θが３１°近傍に
ピークを示し、２θが３６°近傍にピークを示さないことが好ましい。
ＣＡＡＣ−ＯＳ膜は、不純物濃度の低い酸化物半導体膜である。不純物は、水素、炭素、
シリコン、遷移金属元素などの酸化物半導体膜の主成分以外の元素である。特に、シリコ
ンなどの、酸化物半導体膜を構成する金属元素よりも酸素との結合力の強い元素は、酸化
物半導体膜から酸素を奪うことで酸化物半導体膜の原子配列を乱し、結晶性を低下させる
要因となる。また、鉄やニッケルなどの重金属、アルゴン、二酸化炭素などは、原子半径
（または分子半径）が大きいため、酸化物半導体膜内部に含まれると、酸化物半導体膜の
原子配列を乱し、結晶性を低下させる要因となる。なお、酸化物半導体膜に含まれる不純
物は、キャリアトラップやキャリア発生源となる場合がある。
また、ＣＡＡＣ−ＯＳ膜は、欠陥準位密度の低い酸化物半導体膜である。例えば、酸化物
半導体膜中の酸素欠損は、キャリアトラップとなることや、水素を捕獲することによって
キャリア発生源となることがある。
不純物濃度が低く、欠陥準位密度が低い（酸素欠損の少ない）ことを、高純度真性または
実質的に高純度真性と呼ぶ。高純度真性または実質的に高純度真性である酸化物半導体膜
は、キャリア発生源が少ないため、キャリア密度を低くすることができる。したがって、
当該酸化物半導体膜を用いたトランジスタは、しきい値電圧がマイナスとなる電気特性（
ノーマリオンともいう。）になることが少ない。また、高純度真性または実質的に高純度
真性である酸化物半導体膜は、キャリアトラップが少ない。そのため、当該酸化物半導体
膜を用いたトランジスタは、電気特性の変動が小さく、信頼性の高いトランジスタとなる
。なお、酸化物半導体膜のキャリアトラップに捕獲された電荷は、放出するまでに要する
時間が長く、あたかも固定電荷のように振る舞うことがある。そのため、不純物濃度が高
く、欠陥準位密度が高い酸化物半導体膜を用いたトランジスタは、電気特性が不安定とな
る場合がある。
また、ＣＡＡＣ−ＯＳ膜を用いたトランジスタは、可視光や紫外光の照射による電気特性
の変動が小さい。
次に、微結晶酸化物半導体膜について説明する。
微結晶酸化物半導体膜は、高分解能ＴＥＭ像において、結晶部を確認することのできる領
域と、明確な結晶部を確認することのできない領域と、を有する。微結晶酸化物半導体膜
に含まれる結晶部は、１ｎｍ以上１００ｎｍ以下、または１ｎｍ以上１０ｎｍ以下の大き
さであることが多い。特に、１ｎｍ以上１０ｎｍ以下、または１ｎｍ以上３ｎｍ以下の微
結晶であるナノ結晶（ｎｃ：ｎａｎｏｃｒｙｓｔａｌ）を有する酸化物半導体膜を、ｎｃ
−ＯＳ（ｎａｎｏｃｒｙｓｔａｌｌｉｎｅ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）
膜と呼ぶ。また、ｎｃ−ＯＳ膜は、例えば、高分解能ＴＥＭ像では、結晶粒界を明確に確
認できない場合がある。
ｎｃ−ＯＳ膜は、微小な領域（例えば、１ｎｍ以上１０ｎｍ以下の領域、特に１ｎｍ以上
３ｎｍ以下の領域）において原子配列に周期性を有する。また、ｎｃ−ＯＳ膜は、異なる
結晶部間で結晶方位に規則性が見られない。そのため、膜全体で配向性が見られない。し
たがって、ｎｃ−ＯＳ膜は、分析方法によっては、非晶質酸化物半導体膜と区別が付かな
い場合がある。例えば、ｎｃ−ＯＳ膜に対し、結晶部よりも大きい径のＸ線を用いるＸＲ
Ｄ装置を用いて構造解析を行うと、ｏｕｔ−ｏｆ−ｐｌａｎｅ法による解析では、結晶面
を示すピークが検出されない。また、ｎｃ−ＯＳ膜に対し、結晶部よりも大きいプローブ
径（例えば５０ｎｍ以上）の電子線を用いる電子回折（制限視野電子回折ともいう。）を
行うと、ハローパターンのような回折パターンが観測される。一方、ｎｃ−ＯＳ膜に対し
、結晶部の大きさと近いか結晶部より小さいプローブ径の電子線を用いるナノビーム電子
回折を行うと、スポットが観測される。また、ｎｃ−ＯＳ膜に対しナノビーム電子回折を
行うと、円を描くように（リング状に）輝度の高い領域が観測される場合がある。また、
ｎｃ−ＯＳ膜に対しナノビーム電子回折を行うと、リング状の領域内に複数のスポットが
観測される場合がある。
ｎｃ−ＯＳ膜は、非晶質酸化物半導体膜よりも規則性の高い酸化物半導体膜である。その
ため、ｎｃ−ＯＳ膜は、非晶質酸化物半導体膜よりも欠陥準位密度が低くなる。ただし、
ｎｃ−ＯＳ膜は、異なる結晶部間で結晶方位に規則性が見られない。そのため、ｎｃ−Ｏ
Ｓ膜は、ＣＡＡＣ−ＯＳ膜と比べて欠陥準位密度が高くなる。
次に、非晶質酸化物半導体膜について説明する。
非晶質酸化物半導体膜は、膜中における原子配列が不規則であり、結晶部を有さない酸化
物半導体膜である。石英のような無定形状態を有する酸化物半導体膜が一例である。
非晶質酸化物半導体膜は、高分解能ＴＥＭ像において結晶部を確認することができない。
非晶質酸化物半導体膜に対し、ＸＲＤ装置を用いた構造解析を行うと、ｏｕｔ−ｏｆ−ｐ
ｌａｎｅ法による解析では、結晶面を示すピークが検出されない。また、非晶質酸化物半
導体膜に対し、電子回折を行うと、ハローパターンが観測される。また、非晶質酸化物半
導体膜に対し、ナノビーム電子回折を行うと、スポットが観測されず、ハローパターンが
観測される。
なお、酸化物半導体膜は、ｎｃ−ＯＳ膜と非晶質酸化物半導体膜との間の物性を示す構造
を有する場合がある。そのような構造を有する酸化物半導体膜を、特に非晶質ライク酸化
物半導体（ａ−ｌｉｋｅ ＯＳ：ａｍｏｒｐｈｏｕｓ−ｌｉｋｅ Ｏｘｉｄｅ Ｓｅｍｉ
ｃｏｎｄｕｃｔｏｒ）膜と呼ぶ。
ａ−ｌｉｋｅ ＯＳ膜は、高分解能ＴＥＭ像において鬆（ボイドともいう。）が観察され
る場合がある。また、高分解能ＴＥＭ像において、明確に結晶部を確認することのできる
領域と、結晶部を確認することのできない領域と、を有する。ａ−ｌｉｋｅ ＯＳ膜は、
ＴＥＭによる観察程度の微量な電子照射によって、結晶化が起こり、結晶部の成長が見ら
れる場合がある。一方、良質なｎｃ−ＯＳ膜であれば、ＴＥＭによる観察程度の微量な電
子照射による結晶化はほとんど見られない。
なお、ａ−ｌｉｋｅ ＯＳ膜およびｎｃ−ＯＳ膜の結晶部の大きさの計測は、高分解能Ｔ
ＥＭ像を用いて行うことができる。例えば、ＩｎＧａＺｎＯ４の結晶は層状構造を有し、
Ｉｎ−Ｏ層の間に、Ｇａ−Ｚｎ−Ｏ層を２層有する。ＩｎＧａＺｎＯ４の結晶の単位格子
は、Ｉｎ−Ｏ層を３層有し、またＧａ−Ｚｎ−Ｏ層を６層有する、計９層がｃ軸方向に層
状に重なった構造を有する。よって、これらの近接する層同士の間隔は、（００９）面の
格子面間隔（ｄ値ともいう。）と同程度であり、結晶構造解析からその値は０．２９ｎｍ
と求められている。そのため、高分解能ＴＥＭ像における格子縞に着目し、格子縞の間隔
が０．２８ｎｍ以上０．３０ｎｍ以下である箇所においては、それぞれの格子縞がＩｎＧ
ａＺｎＯ４の結晶のａ−ｂ面に対応する。
また、酸化物半導体膜は、構造ごとに密度が異なる場合がある。例えば、ある酸化物半導
体膜の組成がわかれば、該組成と同じ組成における単結晶の密度と比較することにより、
その酸化物半導体膜の構造を推定することができる。例えば、単結晶の密度に対し、ａ−
ｌｉｋｅ ＯＳ膜の密度は７８．６％以上９２．３％未満となる。また、例えば、単結晶
の密度に対し、ｎｃ−ＯＳ膜の密度およびＣＡＡＣ−ＯＳ膜の密度は９２．３％以上１０
０％未満となる。なお、単結晶の密度に対し密度が７８％未満となる酸化物半導体膜は、
成膜すること自体が困難である。
上記について、具体例を用いて説明する。例えば、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１［原子
数比］を満たす酸化物半導体膜において、菱面体晶構造を有する単結晶ＩｎＧａＺｎＯ４
の密度は６．３５７ｇ／ｃｍ３となる。よって、例えば、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１
［原子数比］を満たす酸化物半導体膜において、ａ−ｌｉｋｅ ＯＳ膜の密度は５．０ｇ
／ｃｍ３以上５．９ｇ／ｃｍ３未満となる。また、例えば、Ｉｎ：Ｇａ：Ｚｎ＝１：１：
１［原子数比］を満たす酸化物半導体膜において、ｎｃ−ＯＳ膜の密度およびＣＡＡＣ−
ＯＳ膜の密度は５．９ｇ／ｃｍ３以上６．３ｇ／ｃｍ３未満となる。
なお、同じ組成の単結晶が存在しない場合がある。その場合、任意の割合で組成の異なる
単結晶を組み合わせることにより、所望の組成の単結晶に相当する密度を算出することが
できる。所望の組成の単結晶の密度は、組成の異なる単結晶を組み合わせる割合に対して
、加重平均を用いて算出すればよい。ただし、密度は、可能な限り少ない種類の単結晶を
組み合わせて算出することが好ましい。
なお、酸化物半導体膜は、例えば、非晶質酸化物半導体膜、ａ−ｌｉｋｅ ＯＳ膜、微結
晶酸化物半導体膜、ＣＡＡＣ−ＯＳ膜のうち、二種以上を有する積層膜であってもよい。
以上説明したようにＯＳトランジスタは、極めて優れたオフ電流特性を実現できる。
［基板３０］
基板３０としては、様々な基板を用いることができ、特定のものに限定されることはない
。基板３０の一例としては、半導体基板（例えば単結晶基板またはシリコン基板）、ＳＯ
Ｉ基板、ガラス基板、石英基板、プラスチック基板、金属基板、ステンレス・スチル基板
、ステンレス・スチル・ホイルを有する基板、タングステン基板、タングステン・ホイル
を有する基板、可撓性基板、貼り合わせフィルム、繊維状の材料を含む紙、または基材フ
ィルムなどがある。ガラス基板の一例としては、バリウムホウケイ酸ガラス、アルミノホ
ウケイ酸ガラス、またはソーダライムガラスなどがある。可撓性基板、貼り合わせフィル
ム、基材フィルムなどの一例としては、以下のものがあげられる。例えば、ポリエチレン
テレフタレート（ＰＥＴ）、ポリエチレンナフタレート（ＰＥＮ）、ポリエーテルサルフ
ォン（ＰＥＳ）に代表されるプラスチックがある。または、一例としては、アクリル等の
合成樹脂などがある。または、一例としては、ポリプロピレン、ポリエステル、ポリフッ
化ビニル、またはポリ塩化ビニルなどがある。または、一例としては、ポリアミド、ポリ
イミド、アラミド、エポキシ、無機蒸着フィルム、または紙類などがある。特に、半導体
基板、単結晶基板、またはＳＯＩ基板などを用いてトランジスタを製造することによって
、特性、サイズ、または形状などのばらつきが少なく、電流能力が高く、サイズの小さい
トランジスタを製造することができる。このようなトランジスタによって回路を構成する
と、回路の低消費電力化、または回路の高集積化を図ることができる。
ゲート電極ＧＥ１乃至ＧＥ３を形成する前に、基板３０上に下地絶縁膜を形成してもよい
。下地絶縁膜としては、酸化シリコン、酸化窒化シリコン、窒化シリコン、窒化酸化シリ
コン、酸化ガリウム、酸化ハフニウム、酸化イットリウム、酸化アルミニウム、酸化窒化
アルミニウム等がある。なお、下地絶縁膜として、窒化シリコン、酸化ガリウム、酸化ハ
フニウム、酸化イットリウム、酸化アルミニウム等を用いることで、基板３０から不純物
（代表的にはアルカリ金属、水、水素等）が酸化物半導体膜ＯＳ１乃至ＯＳ３への拡散を
抑制することができる。
［ゲート電極ＧＥ１、ＧＥ２、ＧＥ３］
ゲート電極ＧＥ１乃至ＧＥ３は、単層の導電膜、または２つ以上の導電膜が積層された多
層構造の膜である。ゲート電極ＧＥ１乃至ＧＥ３として形成される導電膜は、アルミニウ
ム、クロム、銅、タンタル、チタン、モリブデン、タングステンから選ばれた金属元素、
または上述した金属元素を成分とする合金か、上述した金属元素を組み合わせた合金等を
用いて形成することができる。また、マンガン、ジルコニウムのいずれか一または複数か
ら選択された金属元素を用いてもよい。また、アルミニウムに、チタン、タンタル、タン
グステン、モリブデン、クロム、ネオジム、スカンジウムから選ばれた一または複数を組
み合わせた合金膜、もしくは窒化膜を用いてもよい。また、インジウム錫酸化物、酸化タ
ングステンを含むインジウム酸化物、酸化タングステンを含むインジウム亜鉛酸化物、酸
化チタンを含むインジウム酸化物、酸化チタンを含むインジウム錫酸化物、インジウム亜
鉛酸化物、酸化シリコンを含むインジウム錫酸化物等の透光性を有する導電性材料を適用
することもできる。
例えば、ゲート電極ＧＥ１乃至ＧＥ３として、シリコンを含むアルミニウム膜を形成する
ことができる。ゲート電極ＧＥ１乃至ＧＥ３を２層構造とする場合は、例えば、アルミニ
ウム膜上にチタン膜を形成する、窒化チタン膜上にチタン膜を形成する、窒化チタン膜上
にタングステン膜を形成する、窒化タンタル膜または窒化タングステン膜上にタングステ
ン膜を形成すればよい。また、ゲート電極ＧＥ１乃至ＧＥ３を３層構造とする場合は、例
えば、チタン膜と、そのチタン膜上にアルミニウム膜を積層し、さらにその上にチタン膜
を形成すればよい。
スパッタリング法、真空蒸着法、パルスレーザー堆積（ＰＬＤ）法、熱ＣＶＤ法等により
ゲート電極ＧＥ１乃至ＧＥ３を形成する。
なお、タングステン膜はＡＬＤを利用する成膜装置により成膜することができる。この場
合には、ＷＦ６ガスとＢ２Ｈ６ガスを順次繰り返し導入して初期タングステン膜を形成し
、その後、ＷＦ６ガスとＨ２ガスを用いてタングステン膜を形成する。なお、Ｂ２Ｈ６ガ
スに代えてＳｉＨ４ガスを用いてもよい。
ゲート電極ＧＥ１乃至ＧＥ３の形成は、上記形成方法の他に、電解メッキ法、印刷法、イ
ンクジェット法等で行うことが可能である。
［絶縁膜３４（ゲート絶縁膜）］
ゲート電極ＧＥ１乃至ＧＥ３を覆って、絶縁膜３４を形成する。絶縁膜３４は、単層の絶
縁膜あるいは２層以上の多層構造の絶縁膜である。絶縁膜３４として形成される絶縁膜は
、酸化物絶縁膜、窒化物絶縁膜、酸化窒化絶縁膜、および窒化酸化絶縁膜等が挙げられる
。なお、本明細書において、酸化窒化物とは、窒素より酸素の含有量が多い材料であり、
窒化酸化物とは酸素より窒素の含有量が多い材料とする。
絶縁膜３４として形成される絶縁膜としては、例えば、酸化シリコン、酸化窒化シリコン
、窒化酸化シリコン、窒化シリコン、酸化アルミニウム、酸化ハフニウム、酸化ガリウム
またはＧａ−Ｚｎ系金属酸化物などでなる絶縁膜を形成することができる。また、このよ
うな絶縁膜として、ハフニウムシリケート（ＨｆＳｉＯｘ）、窒素が添加されたハフニウ
ムシリケート（ＨｆＳｉｘＯｙＮｚ）、窒素が添加されたハフニウムアルミネート（Ｈｆ
ＡｌｘＯｙＮｚ）、酸化ハフニウム、酸化イットリウムなどのｈｉｇｈ−ｋ材料でなる膜
を形成することができる。ｈｉｇｈ−ｋ材料を用いることでトランジスタのゲートリーク
を低減できる。
絶縁膜３４はゲート絶縁膜としての機能を有する。酸化物半導体膜ＯＳ１乃至ＯＳ３とゲ
ート絶縁膜との界面特性を向上させるため、絶縁膜３４において酸化物半導体膜ＯＳ１乃
至ＯＳ３と接する領域は酸化物絶縁膜あるいは酸化窒化絶縁膜で形成することが好ましい
。例えば、絶縁膜３４の最上層の膜は、酸化シリコン膜あるいは酸化窒化シリコン膜とす
ればよい。
絶縁膜３４の厚さは、例えば５ｎｍ以上４００ｎｍ以下とすればよい。その厚さは、好ま
しくは１０ｎｍ以上３００ｎｍ以下であり、より好ましくは５０ｎｍ以上２５０ｎｍ以下
である。
スパッタリング法で酸化物半導体膜ＯＳ１乃至ＯＳ３を形成する場合、プラズマを発生さ
せるための電源装置は、ＲＦ電源装置、ＡＣ電源装置、ＤＣ電源装置等を適宜用いること
ができる。
スパッタリングガスは、希ガス（代表的にはアルゴン）、酸素、希ガスおよび酸素の混合
ガスを適宜用いる。なお、希ガスおよび酸素の混合ガスの場合、希ガスに対して酸素のガ
ス比を高めることが好ましい。
また、ターゲットは、形成する酸化物半導体膜ＯＳ１乃至ＯＳ３の組成にあわせて、適宜
選択すればよい。
なお、酸化物半導体膜ＯＳ１乃至ＯＳ３の形成にスパッタリング法を用いる場合、基板温
度を１５０℃以上７５０℃以下、好ましくは１５０℃以上４５０℃以下、さらに好ましく
は２００℃以上３５０℃以下とすることで、酸化物半導体膜３１乃至３３として、ＣＡＡ
Ｃ−ＯＳ膜を形成することができる。
また、ＣＡＡＣ−ＯＳ膜を成膜するために、以下の条件を適用することが好ましい。
成膜時の不純物混入を抑制することで、不純物によって結晶状態が崩れることを抑制でき
る。例えば、成膜室内に存在する不純物濃度（水素、水、二酸化炭素および窒素など）を
低減すればよい。また、成膜ガス中の不純物濃度を低減すればよい。具体的には、露点が
−８０℃以下、好ましくは−１００℃以下である成膜ガスを用いる。
また、成膜ガス中の酸素割合を高め、電力を最適化することで成膜時のプラズマダメージ
を軽減すると好ましい。成膜ガス中の酸素割合は、３０体積％以上が好ましく、１００体
積％がより好ましい。
酸化物半導体膜を加熱しながら成膜することで、あるいは酸化物半導体膜を形成した後、
加熱処理を行うことで、酸化物半導体膜の水素濃度を２×１０２０ａｔｏｍｓ／ｃｍ３以
下、好ましくは５×１０１９ａｔｏｍｓ／ｃｍ３以下、より好ましくは１×１０１９ａｔ
ｏｍｓ／ｃｍ３以下、より好ましくは５×１０１８ａｔｏｍｓ／ｃｍ３未満、より好まし
くは１×１０１８ａｔｏｍｓ／ｃｍ３以下、より好ましくは５×１０１７ａｔｏｍｓ／ｃ
ｍ３以下、さらに好ましくは１×１０１６ａｔｏｍｓ／ｃｍ３以下とすることができる。
なお、加熱処理は、３５０℃より高く６５０℃以下、好ましくは４５０℃以上６００℃以
下で行うことで、後述するＣＡＡＣ化率が、７０％以上１００％未満、好ましくは８０％
以上１００％未満、好ましくは９０％以上１００％未満、より好ましくは９５％以上９８
％以下である酸化物半導体膜を得ることができる。また、水素、水等の含有量が低減され
た酸化物半導体膜を得ることが可能である。すなわち、不純物濃度が低く、欠陥準位密度
の低い酸化物半導体膜を形成することができる。
ＡＬＤを利用する成膜装置により酸化物半導体膜を形成することができる。例えばＩｎＧ
ａＺｎＯＸ（Ｘ＞０）膜を成膜する場合には、Ｉｎ（ＣＨ３）３ガスとＯ３ガスを順次繰
り返し導入してＩｎＯ２層を形成し、その後、Ｇａ（ＣＨ３）３ガスとＯ３ガスを用いて
ＧａＯ層を形成し、更にその後Ｚｎ（ＣＨ３）２ガスとＯ３ガスを用いてＺｎＯ層を形成
する。なお、これらの層の順番はこの例に限らない。また、これらのガスを混ぜてＩｎＧ
ａＯ２層やＩｎＺｎＯ２層、ＧａＩｎＯ層、ＺｎＩｎＯ層、ＧａＺｎＯ層などの混合化合
物層を形成してもよい。なお、Ｏ３ガスに変えてＡｒ等の不活性ガスでバブリングしたＨ
２Ｏガスを用いてもよいが、Ｈを含まないＯ３ガスを用いる方が好ましい。また、Ｉｎ（
ＣＨ３）３ガスに替えて、Ｉｎ（Ｃ２Ｈ５）３ガスを用いてもよい。また、Ｇａ（ＣＨ３
）３ガスに替えて、Ｇａ（Ｃ２Ｈ５）３ガスを用いてもよい。また、Ｚｎ（ＣＨ３）２ガ
スを用いてもよい。
酸化物半導体膜３２、および酸化物半導体膜３３は、トランジスタのチャネルが形成され
る膜であり、その膜厚を３ｎｍ以上２００ｎｍ以下とすることができる。それらの厚さは
、好ましくは３ｎｍ以上１００ｎｍ以下であり、さらに好ましくは３０ｎｍ以上５０ｎｍ
以下である。酸化物半導体膜３１の膜厚は例えば、３ｎｍ以上１００ｎｍ以下とすること
ができ、好ましくは３ｎｍ以上３０ｎｍ以下であり、より好ましくは３ｎｍ以上１５ｎｍ
以下である。酸化物半導体膜３１は、酸化物半導体膜３２、酸化物半導体膜３３よりも薄
く形成することが好ましい。
ここでは、酸化物半導体膜３１乃至３３として、Ｉｎ−Ｇａ−Ｚｎ膜をスパッタリング法
で成膜する。これらの成膜に用いられるターゲットの金属元素の原子数比（Ｉｎ：Ｇａ：
Ｚｎ）は、例えば、酸化物半導体膜３１は１：３：６であり、酸化物半導体膜３２は３：
１：２であり、酸化物半導体膜３３は、１：１：１．２または１：１：１とすることがで
きる。また、酸化物半導体膜３１、３２、３３の厚さは、それぞれ、５ｎｍ、３５ｎｍ、
３５ｎｍとすることができる。
［ソース電極、ドレイン電極］
ソース電極及びドレイン電極（ＳＥ１、ＤＥ１、ＳＥ２、ＤＥ２、ＳＥ３、ＤＥ３）はゲ
ート電極ＧＥ１乃至ＧＥ３と同様に形成することができる。
例えば、厚さ５０ｎｍの銅−マンガン合金膜、厚さ４００ｎｍの銅膜、および厚さ１００
ｎｍの銅−マンガン合金膜の順に、これらの膜をスパッタリング法により積層することで
、３層構造のソース電極及びドレイン電極を形成することができる。
［絶縁膜３５、３６］
絶縁膜３５としては、２層構造の絶縁膜を形成することができる。ここでは、絶縁膜３５
の１層目の膜を絶縁膜３５ａと呼び、２層目の膜を絶縁膜３５ｂと呼ぶことにする。
絶縁膜３５ａとしては、例えば酸化シリコンなどでなる酸化物絶縁膜、あるいは窒素を含
み、且つ欠陥量の少ない酸化物絶縁膜を形成することができる。窒素を含み、且つ欠陥量
の少ない酸化物絶縁膜の代表例としては、酸化窒化シリコン膜、酸化窒化アルミニウム膜
等がある。
欠陥の少ない酸化物絶縁膜は、１００Ｋ以下のＥＳＲで測定して得られたスペクトルにお
いてｇ値が２．０３７以上２．０３９以下の第１のシグナル、ｇ値が２．００１以上２．
００３以下の第２のシグナル、およびｇ値が１．９６４以上１．９６６以下の第３のシグ
ナルが観測される。なお、第１のシグナルおよび第２のシグナルのスプリット幅、並びに
第２のシグナルおよび第３のシグナルのスプリット幅は、ＸバンドのＥＳＲ測定において
約５ｍＴである。また、ｇ値が２．０３７以上２．０３９以下の第１のシグナル、ｇ値が
２．００１以上２．００３以下の第２のシグナル、およびｇ値が１．９６４以上１．９６
６以下である第３のシグナルのスピンの密度の合計が１×１０１８ｓｐｉｎｓ／ｃｍ３未
満であり、代表的には１×１０１７ｓｐｉｎｓ／ｃｍ３以上１×１０１８ｓｐｉｎｓ／ｃ
ｍ３未満である。
なお、１００Ｋ以下のＥＳＲスペクトルにおいてｇ値が２．０３７以上２．０３９以下の
第１シグナル、ｇ値が２．００１以上２．００３以下の第２のシグナル、およびｇ値が１
．９６４以上１．９６６以下の第３のシグナルは、窒素酸化物（ＮＯｘ、ｘは０より大き
く２以下、好ましくは１以上２以下）起因のシグナルに相当する。窒素酸化物の代表例と
しては、一酸化窒素、二酸化窒素等がある。即ち、ｇ値が２．０３７以上２．０３９以下
の第１のシグナル、ｇ値が２．００１以上２．００３以下の第２のシグナル、およびｇ値
が１．９６４以上１．９６６以下である第３のシグナルのスピンの密度の合計が少ないほ
ど、酸化物絶縁膜に含まれる窒素酸化物の含有量が少ないといえる。
絶縁膜３５ａが、窒素酸化物の含有量が少ない膜であることで、絶縁膜３５ａと酸化物半
導体膜ＯＳ１乃至ＯＳ３との界面におけるキャリアのトラップを低減することが可能であ
る。この結果、トランジスタのしきい値電圧のシフトを低減することが可能であり、トラ
ンジスタの電気的特性の変動を低減することができる。
また、トランジスタの信頼性向上のため、絶縁膜３５ａは、ＳＩＭＳ（Ｓｅｃｏｎｄａｒ
ｙ Ｉｏｎ Ｍａｓｓ Ｓｐｅｃｔｒｏｍｅｔｒｙ）で測定される窒素濃度が６×１０２
０／ｃｍ３以下であることが好ましい。それは、トランジスタの作製工程中に絶縁膜３５
ａにおいて、窒素酸化物が生成されにくくなるからである。
絶縁膜３５ａとして、窒素を含み、且つ欠陥量の少ない酸化物絶縁膜の一例として、ＣＶ
Ｄ法により酸化窒化シリコン膜を形成することができる。この場合、原料ガスとしては、
シリコンを含む堆積性気体および酸化性気体を用いることが好ましい。シリコンを含む堆
積性気体の代表例としては、シラン、ジシラン、トリシラン、フッ化シラン等がある。酸
化性気体としては、一酸化二窒素、二酸化窒素等がある。
また、堆積性気体の流量に対して酸化性気体の流量を２０倍より大きく１００倍未満、好
ましくは４０倍以上８０倍以下とし、処理室内の圧力を１００Ｐａ未満、好ましくは５０
Ｐａ以下とするＣＶＤ法を用いることで、絶縁膜３５ａとして、窒素を含み、且つ欠陥量
の少ない酸化物絶縁膜を形成することができる。
絶縁膜３５ｂとして、例えば、化学量論的組成を満たす酸素よりも多くの酸素（過剰酸素
）を含む酸化物絶縁膜を用いて形成することができる。上記過剰酸素を含む酸化物絶縁膜
は、加熱により酸素の一部が脱離する。上記過剰酸素を含む酸化物絶縁膜は、ＴＤＳ分析
にて、酸素原子に換算しての酸素の脱離量が１．０×１０１８ａｔｏｍｓ／ｃｍ３以上、
好ましくは３．０×１０２０ａｔｏｍｓ／ｃｍ３以上である。なお、上記ＴＤＳ分析時に
おける膜の表面温度としては１００℃以上７００℃以下、または１００℃以上５００℃以
下の範囲が好ましい。
絶縁膜３５ｂとしては、厚さが３０ｎｍ以上５００ｎｍ以下、好ましくは５０ｎｍ以上４
００ｎｍ以下の、酸化シリコン、酸化窒化シリコン等を用いることができる。絶縁膜３５
ｂとして、過剰酸素含む酸化窒化シリコン膜を用いる場合、ＣＶＤ法を用いて形成するこ
とができる。
絶縁膜３５ｂとして、酸化シリコン膜または酸化窒化シリコン膜を形成する場合、次のよ
うな条件で成膜を行うことができる。プラズマＣＶＤ装置の真空排気された処理室内に載
置された基板を１８０℃以上２８０℃以下、さらに好ましくは２００℃以上２４０℃以下
に保持し、処理室に原料ガスを導入して処理室内における圧力を１００Ｐａ以上２５０Ｐ
ａ以下、さらに好ましくは１００Ｐａ以上２００Ｐａ以下とし、処理室内に設けられる電
極に０．１７Ｗ／ｃｍ２以上０．５Ｗ／ｃｍ２以下、さらに好ましくは０．２５Ｗ／ｃｍ
２以上０．３５Ｗ／ｃｍ２以下の高周波電力を供給する。
絶縁膜３６としては、少なくとも、水素および酸素のブロッキング効果を有する膜を用い
る。さらに、好ましくは、酸素、水素、水、アルカリ金属、アルカリ土類金属等のブロッ
キング効果を有する。代表的には、窒化シリコンなどの窒化物絶縁膜を形成すればよい。
窒化シリコン膜の他、窒化酸化シリコン膜、窒化アルミニウム膜、窒化酸化アルミニウム
膜等も用いることができる。
また、絶縁膜３６を構成する膜として酸素、水素、水等に対してブロッキング効果を有す
る酸化物絶縁膜を設けてもよい。このような酸化物絶縁膜としては、酸化アルミニウム、
酸化窒化アルミニウム、酸化ガリウム、酸化窒化ガリウム、酸化イットリウム、酸化窒化
イットリウム、酸化ハフニウム、酸化窒化ハフニウム等がある。
また、絶縁膜３６の厚さは５０ｎｍ以上３００ｎｍ以下とすればよく、好ましくは１００
ｎｍ以上２００ｎｍ以下である。酸素、水素、水等に対してブロッキング効果を有する絶
縁膜３６を形成することで、酸化物半導体膜３１乃至３３から外部への酸素の拡散を防ぎ
、また外部から酸化物半導体膜３１乃至３３への水素、水等の侵入を防ぐことができる。
絶縁膜３６としてプラズマＣＶＤ法により窒化シリコン膜を形成する場合、シリコンを含
む堆積性気体、窒素、およびアンモニアを原料ガスとして用いることが好ましい。これら
の原料ガスを用いることで、プラズマ中でアンモニアが解離し、活性種が発生する。当該
活性種が、シリコンを含む堆積性気体に含まれるシリコンおよび水素の結合、および窒素
の三重結合を切断する。この結果、シリコンおよび窒素の結合が促進され、シリコンおよ
び水素の結合が少なく、欠陥が少なく、緻密な窒化シリコン膜を形成することができる。
一方、原料ガスにおいて、窒素に対するアンモニアの量が多いと、シリコンを含む堆積性
気体および窒素それぞれの分解が進まず、シリコンおよび水素結合が残存してしまい、欠
陥が増大した、且つ粗な窒化シリコン膜が形成されてしまう。これらのため、原料ガスに
おいて、アンモニアに対する窒素の流量比を５以上５０以下、好ましくは１０以上５０以
下とすることが好ましい。
絶縁膜３５を形成した後、加熱処理を行ってもよい。該加熱処理の温度は、代表的には、
１５０℃以上基板歪み点未満、好ましくは２００℃以上４５０℃以下、更に好ましくは３
００℃以上４５０℃以下とする。当該加熱処理により、絶縁膜３５の２層目を構成する酸
化物絶縁膜に含まれる酸素を、酸化物半導体膜３１乃至３３に移動させて、これらに含ま
れる酸素欠損を低減することができる。加熱処理は、例えば、窒素および酸素を含む混合
ガス雰囲気で、加熱温度３５０℃、加熱時間１時間とすればよい。
また、絶縁膜３６を形成した後、酸化物半導体膜３１乃至３３から水素等を放出させるこ
とを目的として加熱処理を行ってもよい。この加熱処理は、例えば、窒素および酸素を含
む混合ガス雰囲気で、加熱温度３５０℃、加熱時間１時間とすればよい。
［バックゲート電極］
バックゲート電極ＢＧＥ１、ＢＧＥ２はゲート電極ＧＥ１乃至ＧＥ３と同様に形成するこ
とができる。
以下、トランジスタのいくつかの他の構成例を示す。
（トランジスタＴＡ３、ＴＡ４）
図２９（Ａ）、（Ｂ）に、それぞれ、トランジスタＴＡ３、トランジスタＴＡ４の上面図
（レイアウト図）と、その回路記号を示す。図３０（Ａ）、（Ｂ）に、トランジスタＴＡ
３のａ７−ａ８線およびｂ７−ｂ８線による断面図、並びにトランジスタＴＡ４のａ９−
ａ１０線およびｂ９−ｂ１０線による断面図を示す。
トランジスタＴＡ３は、ゲート電極ＧＥ４、酸化物半導体膜ＯＳ４、ソース電極ＳＥ４、
ドレイン電極ＤＥ４、およびバックゲート電極ＢＧＥ４を有する。トランジスタＴＡ３は
、トランジスタＴＡ１の変形例であり、バックゲート電極ＢＧＥ４が、２つの開口ＣＧ４
、ＣＧ５において、ゲート電極ＧＥ４と接している点がトランジスタＴＡ１と異なり、他
はトランジスタＴＡ１と同様である。図３０（Ｂ）に示すように、チャネル幅方向で、酸
化物半導体膜ＯＳ４がゲート電極ＧＥ４とバックゲート電極ＢＧＥ４で囲まれており、ト
ランジスタＴＡ３の強度をより向上させることができる。
トランジスタＴＡ４は、ゲート電極ＧＥ５、酸化物半導体膜ＯＳ５、ソース電極ＳＥ５、
ドレイン電極ＤＥ５、およびバックゲート電極ＢＧＥ５を有する。トランジスタＴＡ４は
、トランジスタＴＡ２の変形例であり、バックゲート電極ＢＧＥ５をゲート電極ＧＥ５と
接続せず、バックゲート電極ＢＧＥ５をゲート電極ＧＥ５に異なる信号や電位を入力可能
としている。例えば、ゲート電極ＧＥ５にトランジスタＴＡ４の導通状態を制御する信号
を入力し、バックゲート電極ＢＧＥ５にトランジスタＴＡ４のしきい値電圧を補正するよ
うな信号や電位を入力することが可能である。
（トランジスタＴＣ１、ＴＢ２、ＴＤ１）
図３１（Ａ）乃至（Ｃ）に、それぞれ、トランジスタＴＣ１、トランジスタＴＢ２、およ
びトランジスタＴＤ１の上面図（レイアウト図）と、その回路記号を示す。図３２（Ａ）
、（Ｂ）に、トランジスタＴＣ１のａ１１−ａ１２線およびｂ１１−ｂ１２線による断面
図、トランジスタＴＢ２のａ１３−ａ１４線およびｂ１３−ｂ１４線による断面図、並び
にトランジスタＴＤ１のａ１５−ａ１６線およびｂ１５−ｂ１６線による断面図を示す。
トランジスタＴＣ１は、ゲート電極ＧＥ６、酸化物半導体膜ＯＳ６、ソース電極ＳＥ６、
ドレイン電極ＤＥ６、およびバックゲート電極ＢＧＥ６を有する。バックゲート電極ＢＧ
Ｅ６は開口ＣＧ６においてゲート電極ＧＥ６に接している。トランジスタＴＣ１は、トラ
ンジスタＴＡ１の変形例であり、酸化物半導体膜ＯＳ６が２層構造としている。酸化物半
導体膜ＯＳ６は、酸化物半導体膜３２と酸化物半導体膜３３とでなる。トランジスタＴＣ
１もトランジスタＴＡ１と同様に、チャネル形成領域が酸化物半導体膜３２で構成される
トランジスタである。そのため、トランジスタＴＣ１も、トランジスタＴＡ１と同程度に
高い電界効果移動のトランジスタであり、代表的には、電界効果移動度が１０ｃｍ２／Ｖ
ｓより大きく６０ｃｍ２／Ｖｓ未満、好ましくは１５ｃｍ２／Ｖｓ以上５０ｃｍ２／Ｖｓ
未満のトランジスタである。よって、トランジスタＴＣ１もトランジスタＴＡ１と同様に
、駆動回路のような高速動作させるトランジスタに好適である。
トランジスタＴＢ２は、ゲート電極ＧＥ７、酸化物半導体膜ＯＳ７、ソース電極ＳＥ７、
ドレイン電極ＤＥ７、およびバックゲート電極ＢＧＥ７を有する。バックゲート電極ＢＧ
Ｅ７は開口ＣＧ７においてゲート電極ＧＥ７に接している。トランジスタＴＢ２は、トラ
ンジスタＴＢ１の変形例であり、バックゲート電極ＢＧＥ７を有する点でトランジスタＴ
Ｂ１と異なる。トランジスタＴＢ２は、ゲート電極ＧＥ７と接続されたバックゲート電極
ＢＧＥ７を有しているため、トランジスタＴＢ１よりもオン電流が高く、また機械的な強
度が向上されている。
トランジスタＴＤ１は、ゲート電極ＧＥ８、酸化物半導体膜ＯＳ８、ソース電極ＳＥ８、
およびドレイン電極ＤＥ８を有する。トランジスタＴＤ１は、トランジスタＴＢ１の変形
例であり、酸化物半導体膜ＯＳ８全体がゲート電極ＧＥ８に重なっており、ゲート電極Ｇ
Ｅ８の端部の外側にある部分を有していない。このように、トランジスタＴＤ１は、酸化
物半導体膜ＯＳ８がトランジスタＴＢ１よりも光に曝されにくい構造となっているため、
画素部のトランジスタに好適である。
なお、トランジスタＴＡ１、ＴＡ２、ＴＡ３、ＴＣ１、ＴＢ２のように、チャネル幅方向
の断面図において、チャネル形成領域（活性層領域）が、上下のゲート電極の電界に電気
的に取り囲まれた構造を、ｓ−ｃｈａｎｎｅｌ（ｓｕｒｒｏｕｎｄｅｄ ｃｈａｎｎｅｌ
）構造とよぶ。ｓ−ｃｈａｎｎｅｌ構造は、トランジスタのソース−ドレイン間に大電流
を流すことができ、トランジスタのオン電流を高くすることができる。
また、チャネル形成領域に酸化物半導体を有するｓ−ｃｈａｎｎｅｌトランジスタは、ト
ランジスタごとのしきい値ばらつきが小さい。また、当該トランジスタは、ＮＧＢＴ（Ｎ
ｅｇａｔｉｖｅ Ｇａｔｅ Ｂｉａｓ Ｔｅｍｐｅｒａｔｕｒｅ）ストレスやＰＧＢＴ（
Ｐｏｓｉｔｉｖｅ Ｇａｔｅ Ｂｉａｓ Ｔｅｍｐｅｒａｔｕｒｅ）ストレスに対して強
い。また、当該トランジスタは、ＤＩＢＬ（Ｄｒａｉｎ Ｉｎｄｕｃｅｄ Ｂａｒｒｉｅ
ｒ Ｌｏｗｅｒｉｎｇ）が抑制され、短チャネル効果の影響を受けにくい。また、当該ト
ランジスタは、ドレイン耐圧が高く、Ｉｄ（ドレイン電流）−Ｖｄ（ドレイン電圧）特性
において、良好な飽和特性を示す。また、当該トランジスタは、良好なスイッチング特性
を有し、Ｉｄ−Ｖｇ（ゲート電圧）特性において、サブスレッショルド係数が小さい。
発光装置の駆動回路などに用いられるトランジスタのように、高速で動作させるトランジ
スタには、トランジスタＴＡ１、ＴＡ２、あるいはトランジスタＴＡ３、ＴＡ４、ＴＣ１
のように、チャネル長を短くすることが好ましい。このようなトランジスタのチャネル長
は、２．５μｍ未満とすることが好ましい。例えば、２．２μｍ以下とすればよい。本実
施の形態のトランジスタでは、チャネル長はソース電極とドレイン電極間の距離で決定さ
れるため、チャネル長の最小値は、ソース電極及びドレイン電極となる導電膜を加工する
精度で制約される。本実施の形態のトランジスタでは、例えば、チャネル長は０．５μｍ
以上、あるいは１．０μｍ以上とすることができる。
＜トランジスタの構成例２＞
本発明の一態様にかかる表示装置に用いられるトランジスタは、非晶質、微結晶、多結晶
または単結晶である、シリコンまたはゲルマニウムなどの半導体膜または半導体基板に、
チャネル形成領域を有していても良い。シリコンの薄膜を用いてトランジスタを形成する
場合、当該薄膜には、プラズマＣＶＤ法などの気相成長法若しくはスパッタリング法で作
製された非晶質シリコン、非晶質シリコンをレーザーアニールなどの処理により結晶化さ
せた多結晶シリコン、単結晶シリコンウェハに水素イオン等を注入して表層部を剥離した
単結晶シリコンなどを用いることができる。
図３３（Ａ）、（Ｂ）に、本発明の一態様にかかる表示装置に用いることができる、薄膜
のシリコン膜を用いたトランジスタの断面図を例示する。図３３（Ａ）、（Ｂ）では、ｎ
チャネル型のトランジスタ７０と、ｐチャネル型のトランジスタ７１とを示す。
トランジスタ７０は、絶縁表面を有する基板７２上に、ゲート電極として機能する導電膜
７３と、導電膜７３上の絶縁膜７４と、絶縁膜７４を間に介して導電膜７３と重畳する半
導体膜７５と、半導体膜７５上の絶縁膜７６と、絶縁膜７６を間に介して半導体膜７５と
重畳し、なおかつゲート電極として機能する導電膜７７ａおよび導電膜７７ｂと、導電膜
７７ａおよび導電膜７７ｂ上の絶縁膜７８と、絶縁膜７８上の絶縁膜７９と、絶縁膜７８
および絶縁膜７９に設けられた開口において半導体膜７５に電気的に接続され、なおかつ
ソースまたはドレインとして機能する導電膜８０および導電膜８１とを有する。
導電膜７７ｂは、チャネル長方向における幅が導電膜７７ａよりも短く、導電膜７７ａお
よび導電膜７７ｂは、絶縁膜７６側から順に積層されている。また、半導体膜７５は、導
電膜７７ｂと重畳する位置にチャネル形成領域８２と、チャネル形成領域８２を間に挟む
ように位置する一対のＬＤＤ（Ｌｉｇｈｔ Ｄｏｐｅｄ Ｄｒａｉｎ）領域８３と、チャ
ネル形成領域８２、ＬＤＤ領域８３を間に挟むように位置する一対の不純物領域８４とを
有する。一対の不純物領域８４はソース領域またはドレイン領域として機能する。また、
ＬＤＤ領域８３、および不純物領域８４は、ｎ型の導電型を半導体膜７５に付与する不純
物元素、例えば、ボロン（Ｂ）、アルミニウム（Ａｌ）、ガリウム（Ｇａ）等が添加され
ている。
また、トランジスタ７１は、絶縁表面を有する基板７２上に、ゲート電極として機能する
導電膜８５と、導電膜８５上の絶縁膜７４と、絶縁膜７４を間に介して導電膜８５と重畳
する半導体膜８６と、半導体膜８６上の絶縁膜７６と、絶縁膜７６を間に介して半導体膜
８６と重畳し、なおかつゲート電極として機能する導電膜８７ａおよび導電膜８７ｂと、
導電膜８７ａおよび導電膜８７ｂ上の絶縁膜７８と、絶縁膜７８上の絶縁膜７９と、絶縁
膜７８および絶縁膜７９に設けられた開口において半導体膜８６に電気的に接続され、な
おかつソースまたはドレインとして機能する導電膜８８および導電膜８９とを有する。
導電膜８７ｂは、チャネル長方向における幅が導電膜８７ａよりも短く、導電膜８７ａお
よび導電膜８７ｂは、絶縁膜７６側から順に積層されている。また、半導体膜７５は、導
電膜８７ｂと重畳する位置にチャネル形成領域９０と、チャネル形成領域９０を間に挟む
ように位置する一対の不純物領域９１とを有する。一対の不純物領域９１はソース領域ま
たはドレイン領域として機能する。また、不純物領域９１は、ｐ型の導電型を半導体膜８
６に付与する不純物元素、例えば、リン（Ｐ）、ヒ素（Ａｓ）等が添加されている。
なお、半導体膜７５または半導体膜８６は、様々な技術により結晶化しても良い。様々な
結晶化方法として、レーザ光を用いたレーザ結晶化法、触媒元素を用いる結晶化法がある
。或いは、触媒元素を用いる結晶化法とレーザ結晶化法とを組み合わせて用いることもで
きる。また、基板７２として石英のような耐熱性に優れている基板を用いる場合、電熱炉
を使用した熱結晶化方法、赤外光を用いたランプアニール結晶化法、触媒元素を用いる結
晶化法、９５０℃程度の高温アニールを組み合わせた結晶化法を用いても良い。
なお図３３（Ａ）では、ゲート電極として機能する導電膜７７ａ、７７ｂと、バックゲー
ト電極として機能する導電膜７３を有する構成を示しているが、他の構成でもよい。例え
ば、図３３（Ｂ）に図示するように、バックゲート電極として機能する導電膜７３を省略
してもよい。また、図３３（Ａ）では、ゲート電極として機能する導電膜８７ａ、８７ｂ
と、バックゲート電極として機能する導電膜８５を有する構成を示しているが、他の構成
でもよい。例えば、図３３（Ｂ）に図示するように、バックゲート電極として機能する導
電膜８５を省略してもよい。なお図３３（Ｂ）の構造は、ＯＳトランジスタに適用可能で
ある。
また、図３４（Ａ）には、図３３（Ａ）に示すｎチャネル型のトランジスタ７０に対応す
る、トランジスタ７０Ａの上面図を示す。図３４（Ｂ）は、トランジスタ７０Ａのチャネ
ル長方向を表すＬ１−Ｌ２線による断面図である。図３４（Ｃ）は、トランジスタ７０Ａ
のチャネル幅方向を表すＷ１−Ｗ２線による断面図である。
図３４（Ａ）では、導電膜７７、導電膜７３、半導体膜７５、導電膜８０、導電膜８１、
開口９３、開口９４、開口９５および開口９６を示している。導電膜７７は、ゲート電極
として機能する。導電膜７３はバックゲート電極として機能する。図３４（Ａ）での説明
において、同じ符号を付した構成の詳細については、図３３（Ａ）での説明と同様である
ため、ここでは省略する。開口９３、９４は、半導体膜７５と、導電膜８０、導電膜８１
とを接続するための開口である。開口９５、９６は、導電膜７７と、導電膜７３と電気的
に接続するための開口である。
図３４（Ｂ）では、基板７２上に、導電膜７３と、絶縁膜７４と、絶縁膜７４を間に介し
て導電膜７３と重畳する半導体膜７５と、半導体膜７５上の絶縁膜７６と、絶縁膜７６を
間に介して半導体膜７５と重畳し、なおかつゲート電極として機能する導電膜７７ａおよ
び導電膜７７ｂと、導電膜７７ａおよび導電膜７７ｂ上の絶縁膜７８と、絶縁膜７８上の
絶縁膜７９と、絶縁膜７８および絶縁膜７９に設けられた開口９３、９４において半導体
膜７５に電気的に接続され、なおかつソースまたはドレインとして機能する導電膜８０お
よび導電膜８１とを有する。図３４（Ｂ）での説明において、同じ符号を付した構成の詳
細については、図３３（Ａ）での説明と同様であるため、ここでは省略する。
図３４（Ｂ）では、基板７２上に、導電膜７３と、絶縁膜７４と、絶縁膜７４を間に介し
て導電膜７３と重畳する半導体膜７５と、半導体膜７５上の絶縁膜７６と、絶縁膜７６を
間に介して半導体膜７５と重畳し、なおかつゲート電極として機能する導電膜７７ａおよ
び導電膜７７ｂと、導電膜７７ａおよび導電膜７７ｂ上の絶縁膜７８と、絶縁膜７８上の
絶縁膜７９と、絶縁膜７８および絶縁膜７９に設けられた開口９３、９４において半導体
膜７５に電気的に接続され、なおかつソースまたはドレインとして機能する導電膜８０お
よび導電膜８１とを有する。半導体膜７５は、チャネル形成領域８２と、一対のＬＤＤ領
域８３と、一対の不純物領域８４とを有する。一対の不純物領域８４はソース領域または
ドレイン領域として機能する。図３４（Ｂ）での説明において、同じ符号を付した構成の
詳細については、図３３（Ａ）での説明と同様であるため、ここでは省略する。
図３４（Ｃ）では、基板７２上に、導電膜７３と、絶縁膜７４と、チャネル形成領域８２
と、絶縁膜７６と、開口９５、９６において導電膜７３に電気的に接続された導電膜７７
ａおよび導電膜７７ｂと、導電膜７７ａおよび導電膜７７ｂ上の絶縁膜７８と、絶縁膜７
８上の絶縁膜７９と、を有する。図３４（Ｃ）での説明において、同じ符号を付した構成
の詳細については、図３３（Ａ）での説明と同様であるため、ここでは省略する。
図３４（Ａ）乃至（Ｃ）に示す上面図及び断面図の構成は、導電膜７７と、導電膜７７に
電気的に接続された導電膜７３によって、半導体膜７５のチャネル形成領域８２のチャネ
ル幅方向を電気的に取り囲むｓ−ｃｈａｎｎｅｌ構造としている。ｓ−ｃｈａｎｎｅｌ構
造は、チャネル形成領域の上面、下面及び側面から、チャネル形成領域を包み込む構造と
することができる。そのため、オン電流を高めることができ、チャネル幅方向のサイズ縮
小を図ることができる。また、チャネル形成領域を導電膜で取り囲む構成とするため、チ
ャネル形成領域の遮光を容易に行うことができ、チャネル形成領域に意図しない光が照射
されることによる光励起を抑制することができる。
また図３４（Ａ）乃至（Ｃ）に示す上面図及び断面図の構成では、半導体膜７５における
Ｗ１−Ｗ２方向での側端部における意図しない導電性の上昇による導通状態を抑制するこ
とができる。また半導体膜７５内に添加した不純物元素の分布ばらつきの影響を小さくす
ることができる。
また図３４（Ａ）乃至（Ｃ）に示す上面図及び断面図の構成では、ゲート電極とバックゲ
ート電極とを電気的に接続する構成としたが、別々の電圧とする構成も有効である。当該
構成は、特にｎチャネル型のみで構成する回路に有効である。つまり、バックゲート電極
に電圧を印加することでトランジスタのしきい値電圧を制御できるため、しきい値電圧の
異なるＥＤ−ＭＯＳトランジスタでインバータ回路などのロジック回路を構成することが
できる。このようなロジック回路を、画素を駆動するための駆動回路に適用することで駆
動回路が占める面積を縮小することができるため、表示装置の狭額縁化を実現することが
できる。また、バックゲート電極の電圧をトランジスタがオフになるような電圧にするこ
とで、トランジスタをオフ状態にした際のオフ電流をより小さくすることができる。その
ため、表示装置のリフレッシュの頻度を少なくしても、書き込んだ電圧を保持し続けさせ
ることができる。そのため、書き込み回数を少なくすることによる表示装置の低消費電力
化を見込むことができる。
なお図３４（Ａ）乃至（Ｃ）に示す上面図及び断面図は、一例であり他の構成とすること
もできる。例えば、図３５（Ａ）乃至（Ｃ）に図３４（Ａ）乃至（Ｃ）とは異なる上面図
及び断面図を示す。
図３５（Ａ）乃至（Ｃ）に示す構成が、図３４（Ａ）乃至（Ｃ）に示す構成と異なる点は
、ゲート電極となる導電膜７７を単層で形成している点にある。また開口９５，９６の位
置を、よりチャネル形成領域８２側に近づけた点にある。このようにすることで、チャネ
ル形成領域の上面、下面及び側面から、チャネル形成領域に向けて電界をかけやすくする
ことができる。また、当該構成としても、図３４（Ａ）乃至（Ｃ）と同様の効果を奏する
ことができる。
また別の構成として、図３６（Ａ）乃至（Ｃ）に図３４（Ａ）乃至（Ｃ）、及び図３５（
Ａ）乃至（Ｃ）とは異なる上面図及び断面図を示す。
図３６（Ａ）乃至（Ｃ）に示す構成が、図３４（Ａ）乃至（Ｃ）、及び図３５（Ａ）乃至
（Ｃ）に示す構成と異なる点は、バックゲート電極となる導電膜７３を導電膜７３ａおよ
び導電膜７３ｂで構成し、導電膜７３ｂを導電膜７３ａで取り囲む構造としている点にあ
る。当該構成としても、図３４（Ａ）乃至（Ｃ）と同様の効果を奏することができる。
加えて図３６（Ａ）乃至（Ｃ）の構成では、導電膜７３ｂに可動性の元素（例えば、銅（
Ｃｕ））を用いた場合においても、可動性の元素が半導体膜に侵入し半導体膜が劣化する
ことを防止できる。
なお配線の被形成面にある、バリア膜として機能する導電膜７３ａの材料としては、高融
点材料であるタングステン（Ｗ）、モリブデン（Ｍｏ）、クロム（Ｃｒ）、チタン（Ｔｉ
）、タンタル（Ｔａ）のいずれか、あるいはその合金（例えば、Ｗ‐Ｍｏ、Ｍｏ‐Ｃｒ、
Ｔａ‐Ｍｏ）、あるいはその窒化物（例えば、窒化タングステン、窒化チタン、窒化タン
タル、ＴｉＳｉＮｘ）等を用いることができる。形成方法としてはスパッタ法、ＣＶＤ法
等を用いることができる。また導電膜７３ｂの材料としては、銅（Ｃｕ）が好ましいが、
低抵抗材料であれば特に限られない。例えば、銀（Ａｇ）、アルミニウム（Ａｌ）、金（
Ａｕ）、及びそれらの合金等を用いることもできる。導電膜７３ｂを形成する方法として
はスパッタ法が好ましいが、レジストマスクにダメージを与えない条件を選択することで
、ＣＶＤ法を用いることもできる。
図３４乃至図３６に示すトランジスタは、ｓ−ｃｈａｎｎｅｌ構造である。チャネル形成
領域にシリコンを有するｓ−ｃｈａｎｎｅｌトランジスタは、オン電流が高く、トランジ
スタごとのしきい値ばらつきが小さい。また、当該トランジスタは、ＤＩＢＬが抑制され
、短チャネル効果の影響を受けにくい。また、当該トランジスタは、インパクトイオンの
影響を受けにくく、ドレイン耐圧が高い。そのため、Ｉｄ−Ｖｄ特性において、良好な飽
和特性を示す。また、当該トランジスタは、良好なスイッチング特性を有し、Ｉｄ−Ｖｇ
（ゲート電圧）特性において、サブスレッショルド係数が小さい。
＜トランジスタの作製工程について＞
次いで、上述したトランジスタ、ここでは特に図３３乃至３６で説明したバックゲート電
極を有するトランジスタ、及び該トランジスタ上に設けた発光素子の断面図を示して、そ
の作製工程の一例を説明する。
まず図３７（Ａ）に示すように、基板５０１の絶縁表面上に、バックゲート電極として機
能する導電膜５０２を設ける。導電膜５０２は、Ａｌ、Ｗ、Ｍｏ、Ｔｉ、Ｔａから選ばれ
た一種又は複数種からなる導電性の材料で形成することができる。本実施の形態ではタン
グステンを用いたが、窒化タンタルの上にタングステンを積層したものを導電膜５０２と
して用いても良い。また、単層ではなく複数の層で構成されていても良い。
基板５０１には、例えばバリウムホウケイ酸ガラスや、アルミノホウケイ酸ガラスなどの
ガラス基板、石英基板、セラミック基板等を用いることができる。また、金属基板または
シリコン基板の表面に絶縁膜を形成したものを用いても良い。プラスチック等の可撓性を
有する合成樹脂からなる基板は、一般的に上記基板と比較して耐熱温度が低い傾向にある
が、作製工程における処理温度に耐え得るのであれば用いることが可能である。
次に、導電膜５０２を覆うように絶縁膜５０３を設ける。絶縁膜５０３は、絶縁膜５０３
ａ、絶縁膜５０３ｂを積層して設ける。絶縁膜５０３ａは、一例として酸化窒化珪素膜を
用いる。絶縁膜５０３ｂは、一例として酸化珪素膜又は酸化窒化珪素膜を用いる。なお絶
縁膜５０３はこの構成に限定されず、単層の絶縁膜で形成されていても良いし、３層以上
の絶縁膜で形成されていても良い。また材料もこれに限定されない。
絶縁膜５０３の表面（ここでは絶縁膜５０３ｂの表面）は、先に形成した導電膜５０２に
起因する凹凸を有している場合がある。この場合、凹凸を平坦化する工程を設けることが
望ましい。本実施の形態ではＣＭＰ（Ｃｈｅｍｉｃａｌ−Ｍｅｃｈａｎｉｃａｌ Ｐｏｌ
ｉｓｈｉｎｇ）を用いて平坦化を行なう。
次に、絶縁膜５０３の上に、非晶質半導体膜５０４をプラズマＣＶＤ法で形成する。非晶
質半導体膜５０４は含有水素量にもよるが、好ましくは４００乃至５５０℃で数時間加熱
して脱水素処理を行い、含有水素量を５ａｔｏｍｉｃ％以下として、結晶化の工程を行な
うことが望ましい。また、非晶質半導体膜をスパッタ法や蒸着法などの他の作製方法で形
成しても良いが、膜中に含まれる酸素、窒素などの不純物元素を十分低減させておくこと
が望ましい。
用いる半導体は珪素のみに限定されず、例えばシリコンゲルマニウムを用いることができ
る。シリコンゲルマニウムを用いる場合、ゲルマニウムの濃度は０．０１乃至４．５ａｔ
ｏｍｉｃ％程度であることが好ましい。
なお、絶縁膜５０３と非晶質半導体膜５０４をいずれもプラズマＣＶＤ法で作製する場合
、これらの２つの膜を大気に曝すことなく連続して形成しても良い。連続成膜することに
よって、大気による表面の汚染を極力抑え、よって作製されるトランジスタの特性バラツ
キを低減させることができる。
次に、非晶質半導体膜５０４への触媒の添加を行なう。本実施の形態では、重量換算で１
乃至１００ｐｐｍのニッケルを含む酢酸ニッケル溶液をスピナーで塗布した。なお、酢酸
ニッケル溶液の馴染みをよくするために、非晶質半導体膜５０４の表面をオゾン含有水溶
液で処理することで極薄い酸化膜を形成し、その酸化膜をフッ酸と過酸化水素水の混合液
でエッチングして清浄な表面を形成した後、再度オゾン含有水溶液で処理して極薄い酸化
膜を形成しておいても良い。半導体膜の表面は本来疎水性なので、このように酸化膜を形
成しておくことにより酢酸ニッケル溶液を均一に塗布することができる。以上が、図３７
（Ａ）の説明である。
勿論、非晶質半導体膜への触媒の添加は上記方法に限定されず、スパッタ法、蒸着法、プ
ラズマ処理などを用いて添加するようにしても良い。
次に、５００乃至６５０℃で４乃至２４時間、例えば５７０℃、１４時間の加熱処理を行
った。加熱処理を施すことで、ニッケル含有層５０５により結晶化が進行し、結晶性の高
められた結晶性半導体膜が形成される。
加熱処理の方法としては、電熱炉を用いるファーネスアニール法や、ハロゲンランプ、メ
タルハライドランプ、キセノンアークランプ、カーボンアークランプ、高圧ナトリウムラ
ンプ、高圧水銀ランプなどを用いたＲＴＡ法を用いることができる。または、加熱した不
活性気体を用いるガス加熱方式のＲＴＡを用いることも可能である。
ＲＴＡ法で行なう場合には、加熱用のランプ光源を１乃至６０秒、好ましくは３０乃至６
０秒点灯させ、それを１乃至１０回、好ましくは２乃至６回繰り返す。ランプ光源の発光
強度は任意なものとするが、非晶質半導体膜５０４が瞬間的には６００乃至１０００℃、
好ましくは６５０乃至７５０℃程度にまで加熱されるようにする。このような高温になっ
たとしても、半導体膜が瞬間的に加熱されるのみであり、基板５０１はそれ自身が歪んで
変形することはない。
その他の方法としてファーネスアニール法を用いる場合には、加熱処理に先立ち、５００
℃にて１時間程度の加熱処理を行い、非晶質半導体膜５０４が含有する水素を放出させて
おく。そして、電熱炉を用いて窒素雰囲気中にて５５０℃以上６００℃以下、好ましくは
５８０℃で４時間の加熱処理を行い、非晶質半導体膜５０４を結晶化させる。
なお、本実施の形態では触媒元素としてニッケル（Ｎｉ）を用いているが、その以外にも
、ゲルマニウム（Ｇｅ）、鉄（Ｆｅ）、パラジウム（Ｐｄ）、スズ（Ｓｎ）、鉛（Ｐｂ）
、コバルト（Ｃｏ）、白金（Ｐｔ）、銅（Ｃｕ）、金（Ａｕ）といった元素を用いても良
い。
次に、結晶性半導体膜５０６内に存在する触媒元素のゲッタリングについて説明する。触
媒元素を用いる結晶化により、結晶性半導体膜５０６内には、触媒元素（ここではニッケ
ル）が平均的な濃度として１×１０１９／ｃｍ３を越える程度に残存しているものと考え
られる。触媒元素が残留しているとトランジスタの特性に悪影響を及ぼす可能性があるた
め、触媒元素濃度を低減させる工程を設ける必要がある。
ゲッタリングの方法は様々であるが、本実施の形態では結晶性半導体膜５０６をパターニ
ングする前に行なうゲッタリングの一例について説明する。まず、図３７（Ｂ）に示すよ
うに結晶性半導体膜５０６の表面にバリア層５０７を形成する。バリア層５０７は、後に
ゲッタリングサイトを除去する際に、結晶性半導体膜５０６がエッチングされるのを防ぐ
ために設ける。
バリア層５０７の厚さは１乃至１０ｎｍ程度とする。オゾン水で処理することにより形成
されるケミカルオキサイドをバリア層として用いても良い。また、硫酸、塩酸、硝酸など
と過酸化水素水を混合させた水溶液で処理しても同様にケミカルオキサイドを形成するこ
とができる。他には、酸化雰囲気中でのプラズマ処理する方法や、酸素含有雰囲気中での
紫外線照射によりオゾンを発生させて酸化処理を行なう方法等を用いても良い。また、ク
リーンオーブンを用い、２００乃至３５０℃程度に加熱して薄い酸化膜を形成しバリア層
としても良い。或いは、プラズマＣＶＤ法やスパッタ法、蒸着法などで１乃至５ｎｍ程度
の酸化膜を堆積してバリア層としても良い。いずれにしても、ゲッタリング工程時に、触
媒元素がゲッタリングサイト側に移動できて、ゲッタリングサイトの除去工程時には、エ
ッチング液がしみこまない（結晶性半導体膜５０６をエッチング液から保護する）膜、例
えば、オゾン水で処理することにより形成されるケミカルオキサイド膜、酸化シリコン膜
（ＳｉＯｘ）、または多孔質膜を用いればよい。
次いで、バリア層５０７上にスパッタ法でゲッタリングサイト５０８として、膜中に希ガ
ス元素を１×１０２０／ｃｍ３以上の濃度で含むゲッタリング用の半導体膜（代表的には
、非晶質シリコン膜）を２５乃至２５０ｎｍの厚さで形成する。後に除去されるゲッタリ
ングサイト５０８は結晶性半導体膜５０６とエッチングの選択比を大きくするため、密度
の低い膜を形成することが好ましい。
なお、希ガス元素は半導体膜中でそれ自体は不活性であるため、結晶性半導体膜５０６に
悪影響を及ぼすことはない。また、希ガス元素としてはヘリウム（Ｈｅ）、ネオン（Ｎｅ
）、アルゴン（Ａｒ）、クリプトン（Ｋｒ）、キセノン（Ｘｅ）から選ばれた一種または
複数種を用いる。
次に、加熱処理を施すことでゲッタリングを行なう（図３７（Ｂ））。加熱処理はファー
ネスアニール法やＲＴＡ法で行なう。ファーネスアニール法で行なう場合には、窒素雰囲
気中にて４５０乃至６００℃で０．５乃至１２時間の加熱処理を行なう。また、ＲＴＡ法
を用いる場合には、加熱用のランプ光源を１乃至６０秒、好ましくは３０乃至６０秒点灯
させ、それを１乃至１０回、好ましくは２乃至６回繰り返す。ランプ光源の発光強度は任
意なものとするが、半導体膜が瞬間的には６００乃至１０００℃、好ましくは７００乃至
７５０℃程度にまで加熱されるようにする。
加熱処理により、結晶性半導体膜５０６にある触媒元素が熱エネルギーにより放出され、
拡散により矢印に示すようにゲッタリングサイト５０８に移動する。従って、ゲッタリン
グは処理温度に依存し、より高温であるほど短時間でゲッタリングが進むことになる。
ゲッタリング工程終了後、ゲッタリングサイト５０８を選択的にエッチングして除去する
。エッチングの方法としては、ＣｌＦ３によるプラズマを用いないドライエッチング、或
いはヒドラジンや、テトラメチルアンモニウムハイドロオキサイド（化学式 （ＣＨ３）
４ＮＯＨ）を含む水溶液などアルカリ溶液によるウエットエッチングで行なうことができ
る。このとき、バリア層５０７はエッチングストッパーとして機能する。また、バリア層
５０７はその後フッ酸により除去する（図３７（Ｃ））。
次に、バリア層５０７除去後の結晶性半導体膜５０６をパターニングし、島状の半導体膜
５０９、５１０を形成する（図３７（Ｄ））。半導体膜５０９、５１０の膜厚は２５乃至
１００ｎｍ（好ましくは３０乃至６０ｎｍ）とする。次に、半導体膜５０９、５１０を覆
うように絶縁膜５１１を成膜する。絶縁膜５１１は、後にゲート電極として機能する電極
を形成するために行なうドライエッチングにおいて、その膜厚が１０乃至４０ｎｍ程度減
少するので、その減少分を考慮に入れて膜厚を設定するのが望ましい。具体的には４０乃
至１５０ｎｍ（より好ましくは６０乃至１２０ｎｍ）程度の厚さに絶縁膜５１１を成膜す
る。
絶縁膜５１１には、例えば酸化珪素、窒化珪素または窒化酸化珪素等を用いることができ
る。本実施の形態では、絶縁膜５１１を単層の絶縁膜で構成しているが、２層以上の複数
の絶縁膜で構成されていても良い。また成膜方法は、プラズマＣＶＤ法、スパッタ法など
を用いることができる。例えば、プラズマＣＶＤ法を用い、酸化珪素で絶縁膜５１１を成
膜する場合、ＴＥＯＳ（Ｔｅｔｒａｅｔｈｙｌ Ｏｒｔｈｏｓｉｌｉｃａｔｅ）とＯ２を
混合したガスを用い、反応圧力４０Ｐａ、基板温度３００乃至４００℃、高周波（１３．
５６ＭＨｚ）電力密度０．５乃至０．８Ｗ／ｃｍ２とし、成膜する。
また窒化アルミニウムを絶縁膜５１１として用いることができる。窒化アルミニウムは熱
伝導率が比較的高く、トランジスタで発生した熱を効率的に発散させることができる。ま
たアルミニウムの含まれない酸化珪素や酸化窒化珪素等を形成した後、窒化アルミニウム
を積層したものを絶縁膜５１１として用いても良い。
次に、絶縁膜５１１上に導電膜を成膜する（図３７（Ｅ））。本実施の形態では窒化タン
タルからなる導電膜５１２ａを２０乃至１００ｎｍの厚さで、タングステンからなる導電
膜５１２ｂを１００乃至４００ｎｍの厚さで成膜する。具体的に、導電膜５１２ａに用い
る窒化タンタルは、ターゲットに純度９９．９９％のＴａを用い、チャンバー内の温度を
室温、Ａｒの流量を５０ｍｌ／ｍｉｎ、Ｎ２の流量を１０ｍｌ／ｍｉｎ、チャンバー内の
圧力０．６Ｐａ、成膜電力１ｋＷとし、成膜速度約４０ｎｍ／ｍｉｎで成膜した。また導
電膜５１２ｂに用いるタングステンは、ターゲットに純度９９．９９％のタングステンを
用い、チャンバー内の温度を２３０℃、Ａｒの流量を１００ｍｌ／ｍｉｎ、チャンバー内
の圧力１．５Ｐａ、成膜電力６ｋＷとし、成膜速度約３９０ｎｍ／ｍｉｎで成膜した。
なお本実施の形態では、２層の導電膜を用いてゲート電極として機能する電極を形成する
例について説明するが、導電膜は単層であっても良いし、また３層以上の複数の層で形成
されていても良い。また各導電層の材料は本実施の形態に示したものに限定されない。
具体的に各導電膜には、Ｔａ、Ｗ、Ｔｉ、Ｍｏ、Ａｌ、Ｃｕから選ばれた元素、または前
記元素を主成分とする合金もしくは化合物で形成することができる。例えば１層目がタン
タルで２層目がタングステン、または１層目が窒化タンタルで２層目がアルミニウム、１
層目が窒化タンタルで２層目が銅といった組み合わせも考えられる。また１層目と２層目
のいずれか一方に銀とパラジウムと銅の合金を用いても良い。タングステン、アルミニウ
ムとシリコンの合金（Ａｌ−Ｓｉ）、窒化チタンを順次積層した３層構造としてもよい。
タングステンの代わりに窒化タングステンを用いてもよいし、アルミニウムとシリコンの
合金（Ａｌ−Ｓｉ）に代えてアルミニウムとチタンの合金膜（Ａｌ−Ｔｉ）を用いてもよ
いし、窒化チタンに代えてチタンを用いてもよい。ただし、複数の導電膜を成膜する場合
、エッチング後に各層の導電膜の、チャネル長方向における幅に差を持たせたいならば、
互いにエッチングの選択比のとれる材料を用いる。
なお、導電膜の材料によって、適宜最適なエッチングガスを選択することが重要である。
次にマスク５１４を形成し、図３８（Ａ）に示すように導電膜５１２ａ及び導電膜５１２
ｂをエッチングする（第１のエッチング処理）。本実施の形態ではＩＣＰ（Ｉｎｄｕｃｔ
ｉｖｅｌｙ Ｃｏｕｐｌｅｄ Ｐｌａｓｍａ：誘導結合型プラズマ）エッチング法を用い
て行なった。エッチングガスとしてＣｌ２とＣＦ４とＯ２を混合したガスを用い、チャン
バー内のエッチングガスの圧力を１．０Ｐａとする。そして、コイル型の電極に５００Ｗ
、１３．５６ＭＨｚの高周波（ＲＦ）電力を投入し、プラズマを生成する。また基板が載
置されたステージ（下部電極）に１５０Ｗ、１３．５６ＭＨｚの高周波（ＲＦ）電力を投
入し、これにより基板に自己バイアス電圧が印加される。その後、エッチングガスをＣｌ
２とＣＦ４に変更し、トータルの圧力を１．０Ｐａとした。またコイル型の電極に５００
Ｗの高周波（１３．５６ＭＨｚ）電力を投入し、基板側（試料ステージ）には２０Ｗの高
周波（１３．５６ＭＨｚ）電力を投入した。
ＣＦ４とＣｌ２をエッチングガスとして用いると、導電膜５１２ａである窒化タンタルと
、導電膜５１２ｂであるタングステンのエッチングレートがほぼ等しくなり、共に同じ程
度エッチングされる。
この第１のエッチング処理により、下層５１５ａと上層５１５ｂとで構成された第１の形
状の導電膜５１５と、下層５１６ａと上層５１６ｂとで構成された第１の形状の導電膜５
１６とが形成される。なおこの第１のエッチング処理において、下層５１５ａ、５１６ａ
と上層５１５ｂ、５１６ｂの側面がややテーパー状になる。また導電膜の残渣を残さない
ようにエッチングすると、第１の形状の導電膜５１５、５１６で覆われていない絶縁膜５
１１の表面が、５乃至１０ｎｍ程度またはそれ以上エッチングされることがある。
次に図３８（Ｂ）に示すように、第１のエッチング処理で表面がエッチングされて幅が小
さくなったマスク５１４を用い、第１の形状の導電膜５１５、５１６をエッチング（第２
のエッチング処理）する。第２のエッチング処理でも第１のエッチング処理と同じくＩＣ
Ｐエッチング法を用いる。エッチングガスはＳＦ６、Ｃｌ２、Ｏ２を混合したガスを用い
、チャンバー内のエッチングガスの圧力を１．３Ｐａとする。そして、コイル型の電極に
７００Ｗ、１３．５６ＭＨｚの高周波電力を投入し、プラズマを生成する。また基板が載
置されたステージ（下部電極）に１０Ｗ、１３．５６ＭＨｚの高周波電力を投入し、これ
により基板に自己バイアス電圧が印加される。
ＳＦ６とＣｌ２を混合したガスにＯ２を加えることで、第１の形状の導電膜５１５、５１
６において、タングステンのエッチングレートが増加し、また窒化タンタルのエッチング
レートが極端に低下するため、選択比をとることができる。
第２のエッチング処理によって、第２の形状の導電膜５１７（下層５１７ａ、上層５１７
ｂ）と、第２の形状の導電膜５１８（下層５１８ａ、上層５１８ｂ）が形成される。上層
５１７ｂ、５１８ｂのチャネル長方向における幅は、下層５１７ａ、５１８ａの幅よりも
短くなっている。なお第２のエッチング処理によって、第２の形状の導電膜５１７、５１
８で覆われていない絶縁膜５１１の表面が、５乃至１０ｎｍ程度またはそれ以上エッチン
グされる。
次に図３８（Ｃ）に示すように、第２の形状の導電膜５１７、５１８をマスクとして用い
、半導体膜５０９、５１０にｎ型の導電性を付与する不純物を添加する（第１のドーピン
グ処理）。ドーピングはイオン注入法で行なう。ドーピングは、ドーズ量を１×１０１３
乃至５×１０１４ａｔｏｍｓ／ｃｍ２、加速電圧を４０乃至８０ｋＶとして行なう。ｎ型
を付与する不純物元素は、ドナーとして機能するＰ、Ａｓ、Ｓｂ等の５族原子やＳ、Ｔｅ
、Ｓｅ等の６族原子を用いるが、本実施の形態ではＰを用いる。第１のドーピング処理に
より、自己整合的に不純物領域５２０、５２１が形成される。不純物領域５２０、５２１
は１×１０１８乃至１×１０２０ａｔｏｍｓ／ｃｍ３の濃度範囲でｎ型を付与する不純物
元素が添加されている。
続いて、第２のドーピング処理を行って、図３８（Ｄ）の状態を得る。第２のドーピング
処理は、加速電圧を５０乃至１００ｋＶとし、ドーズ量を１×１０１５乃至１×１０１７
ａｔｏｍｓ／ｃｍ２とする。第１のドーピング処理および第２のドーピング処理により、
下層５１７ａ、５１８ａと重なる不純物領域５２２、５２３と、不純物領域５２４、５２
５とが形成される。不純物領域５２２、５２３は、１×１０１８乃至５×１０１９ａｔｏ
ｍｓ／ｃｍ３の濃度範囲でｎ型を付与する不純物元素を添加され、不純物領域５２４、５
２５は、１×１０１９乃至５×１０２１ａｔｏｍｓ／ｃｍ３の濃度範囲でｎ型を付与する
不純物元素が添加される。
不純物領域５２２、５２３は不純物領域５２４、５２５の内側に形成されており、不純物
領域５２２、５２３はＬＤＤ領域、不純物領域５２４、５２５はソース／ドレイン領域と
して機能する。
もちろん、適当な加速電圧にすることで、第１のドーピング処理および第２のドーピング
処理を１回のドーピング処理で済まし、低濃度不純物領域および高濃度不純物領域を形成
することも可能である。
以上までの工程でそれぞれの島状の半導体膜に不純物領域が形成される。
次に、島状の半導体膜５０９、５１０と、絶縁膜５１１と、第２の形状の導電膜５１７、
５１８と覆って、層間絶縁膜５３０を成膜する（図３９（Ａ））。層間絶縁膜５３０は、
珪素を含む酸化珪素、窒化珪素、酸化窒化珪素などの絶縁膜を用いることができ、その厚
さは１００乃至２００ｎｍ程度とする。
次に、島状の半導体膜５０９、５１０に添加された不純物元素を活性化するために、熱処
理を行なう。この工程はファーネスアニール炉を用いる熱アニール法、レーザーアニール
法、またはラピッドサーマルアニール法（ＲＴＡ法）を用いることができる。例えば熱ア
ニール法で活性化を行なう場合、酸素濃度が１ｐｐｍ以下、好ましくは０．１ｐｐｍ以下
の窒素雰囲気中で、４００乃至７００℃（好ましくは５００乃至６００℃）で行なう。さ
らに、３乃至１００％の水素を含む雰囲気中で、３００乃至４５０℃で１乃至１２時間の
熱処理を行い、島状の半導体膜を水素化する工程を行なう。この工程は、熱的に励起こさ
れた水素によりダングリングボンドを終端する目的で行なわれる。水素化の他の手段とし
て、プラズマ水素化（プラズマにより励起こされた水素を用いる）を行っても良い。また
活性化処理は層間絶縁膜５３０を成膜する前に行っても良い。
上記一連の工程によって、トランジスタ５３１と、トランジスタ５３２を形成することが
できる。なお、本実施の形態において、トランジスタ５３１およびトランジスタ５３２は
ｎチャネル型トランジスタとして扱ったが、トランジスタ５３１またはトランジスタ５３
２は、ｐチャネル型トランジスタとして扱ってもよい。その場合、第１のドーピング処理
および第２のドーピング処理において、ｐ型の不純物をドーピングすればよい。または、
第１のドーピング処理および第２のドーピング処理を、１回のｐ型の不純物のドーピング
処理で済ましてもよい。ｐ型を付与する不純物元素はＢなどが挙げられる。不純物領域５
２２、５２３は、１×１０１８乃至５×１０１９ａｔｏｍｓ／ｃｍ３の濃度範囲でｐ型を
付与する不純物元素が添加され、不純物領域５２４、５２５は、１×１０１９乃至５×１
０２１ａｔｏｍｓ／ｃｍ３の濃度範囲でｐ型を付与する不純物元素が添加されればよい。
また、第１のエッチング処理と第２のエッチング処理の間に第１ドーピング処理を行なっ
てもよい。第１ドーピング処理を行った後、第２のエッチング処理で上層をチャネル長方
向において短くなるようにエッチングし、第２ドーピング処理を行うことで、不純物領域
５２２、５２３および不純物領域５２４、５２５を形成してもよい。
なお上記プラズマエッチングはＩＣＰエッチング法に限定されない。例えば、ＥＣＲ（Ｅ
ｌｅｃｔｒｏｎ Ｃｙｃｌｏｔｒｏｎ Ｒｅｓｏｎａｎｃｅ：電子サイクロトロン共鳴）
エッチング法、ＲＩＥエッチング法、ヘリコン波エッチング法、ヘリカル共鳴エッチング
法、パルス変調エッチング法やその他のプラズマエッチング法を用いていても良い。
本実施の形態では、触媒元素による結晶化方法のみを用いた例を示したが、これに限定さ
れない。触媒元素を用いて結晶化を行なった後に、より結晶性を高めるために、パルス発
振のレーザ光照射を行なうようにしても良い。また上述したゲッタリング工程は、本実施
の形態に示した方法に限定されない。その他の方法を用いて半導体膜中の触媒元素を低減
するようにしても良い。
次に、層間絶縁膜５３０を覆うように、層間絶縁膜５３３と層間絶縁膜５３４を成膜する
。本実施の形態では、層間絶縁膜５３３を有機樹脂、例えば非感光性のアクリルを用いて
形成する。層間絶縁膜５３４は、水分や酸素などのＯＬＥＤの劣化を促進させる原因とな
る物質を、他の絶縁膜と比較して透過させにくい膜を用いる。代表的には、例えばＤＬＣ
膜、窒化炭素膜、ＲＦスパッタ法で形成された窒化珪素膜等を用いるのが望ましい。
次いで、絶縁膜５１１、層間絶縁膜５３０、層間絶縁膜５３３及び層間絶縁膜５３４をエ
ッチングし、開口を形成する。そして、島状の半導体膜５０９、５１０とコンタクトを形
成する配線５３５乃至５３８を形成する。
次に、層間絶縁膜５３４及び配線５３５乃至５３８を覆って透明導電膜を成膜し、パター
ニングすることで、トランジスタ５３２の島状の半導体膜５１０に接続されている配線５
３８に接続した、画素電極（陽極）５４０を形成する（図３９（Ｂ））。画素電極５４０
に用いる透明導電膜は、ＩＴＯ（インジウム錫酸化物）のみならず、酸化インジウムに２
乃至２０％の酸化亜鉛（ＺｎＯ）を混合した透明導電膜を用いても良い。画素電極５４０
は、その表面が平坦化されるように、ＣＭＰ法、ポリビニルアルコール系の多孔質体を用
いた拭浄で研磨しても良い。またＣＭＰ法を用いた研磨後に、画素電極５４０の表面に紫
外線照射、酸素プラズマ処理などを行ってもよい。
そして、隔壁として用いる有機樹脂膜５４１を、層間絶縁膜５３４上に形成する。有機樹
脂膜５４１は、画素電極５４０と重なる領域において開口を有するようにする。有機樹脂
膜５４１は、次に電界発光層を成膜する前に、吸着した水分や酸素等を除去するために真
空雰囲気下で加熱しておく。具体的には、１００℃乃至２００℃、０．５乃至１時間程度
、真空雰囲気下で加熱処理を行なう。望ましくは３×１０−７Ｔｏｒｒ以下とし、可能で
あるならば３×１０−８Ｔｏｒｒ以下とするのが最も望ましい。そして、有機樹脂膜５４
１に真空雰囲気下で加熱処理を施した後に電界発光層を成膜する場合、成膜直前まで真空
雰囲気下に保つことで、信頼性をより高めることができる。
有機樹脂膜５４１の開口部における端部は、該端部において後に成膜される電界発光層に
穴があかないように、丸みを帯びさせることが望ましい。具体的には、開口部における有
機樹脂膜５４１の断面が描いている曲線の曲率半径が、０．２乃至２μｍ程度であること
が望ましい。
図３９（Ｃ）では、有機樹脂膜５４１として、ポジ型の感光性のアクリル樹脂を用いた例
を示している。感光性の有機樹脂には、光、電子、イオンなどのエネルギー線が露光され
た箇所が除去されるポジ型と、露光された箇所が残るネガ型とがある。本発明ではネガ型
の有機樹脂膜を用いても良い。また感光性のポリイミドを用いて有機樹脂膜５４１を形成
しても良い。
ネガ型のアクリルを用いて有機樹脂膜５４１を形成した場合、開口部における端部が、Ｓ
字状の断面形状となる。このとき開口部の上端部及び下端部における曲率半径は、０．２
乃至２μｍとすることが望ましい。
上記構成により、後に形成される電界発光層や陰極のカバレッジを良好とすることができ
、画素電極５４０と陰極が電界発光層に形成された穴においてショートするのを防ぐこと
ができる。また電界発光層の応力を緩和させることで、発光領域が減少するシュリンクと
よばれる不良を低減させることができ、信頼性を高めることができる。
次に、画素電極５４０上に発光層５４２を成膜する。発光層５４２は、単数または複数の
層からなり、有機物のみならず無機物の層が含まれていても良い。
次に、発光層５４２を覆って、陰極５４３を成膜する。陰極５４３は、仕事関数の小さい
導電膜であれば公知の他の材料を用いることができる。例えば、Ｃａ、Ａｌ、ＭｇＡｇ、
ＡｌＬｉ等が望ましい。
画素電極５４０、発光層５４２、陰極５４３は、有機樹脂膜５４１の開口において重なり
合っており、該重なり合っている部分が発光素子５４４に相当する。
次に、有機樹脂膜５４１及び陰極５４３上に、保護膜５４５が成膜されている。保護膜５
４５は層間絶縁膜５３４と同様に、水分や酸素などの発光素子の劣化を促進させる原因と
なる物質を、他の絶縁膜と比較して透過させにくい膜を用いる。代表的には、例えばＤＬ
Ｃ膜、窒化炭素膜、ＲＦスパッタ法で形成された窒化珪素膜等を用いるのが望ましい。ま
た上述した水分や酸素などの物質を透過させにくい膜と、該膜に比べて水分や酸素などの
物質を透過させやすい膜とを積層させて、保護膜として用いることも可能である。
なお図３９（Ｃ）では、発光素子から発せられる光が基板５０１側に照射される構成を示
しているが、光が基板とは反対側に向かうような構造の発光素子としても良い。
なお、実際には図３９（Ｃ）まで完成したら、さらに外気に曝されないように気密性が高
く、脱ガスの少ない保護フィルム（ラミネートフィルム、紫外線硬化樹脂フィルム等）や
透光性のカバー材でパッケージング（封入）することが好ましい。その際、カバー材の内
部を不活性雰囲気、あるいは内部に吸湿性材料（例えば酸化バリウム）を配置すると発光
素子を有する表示装置の信頼性が向上する。
上述した作製方法を用いることで、バックゲート電極を有するトランジスタ、及び該トラ
ンジスタ上に設けた発光素子を同一基板上に形成することができる。
（実施の形態３）
本実施の形態では、表示装置の作製方法の一例について図４０乃至図４２を用いて説明す
る。特に本実施の形態では、可撓性を有する表示装置の作製方法について説明する。
＜表示装置の作製方法１＞
まず、基板４６２上に絶縁膜４２０を形成し、絶縁膜４２０上に第１の素子層４１０を形
成する（図４０（Ａ）参照）。第１の素子層４１０には、半導体素子が設けられている。
或いは、第１の素子層４１０には、半導体素子に加え、表示素子、または画素電極などの
表示素子の一部が設けられていても良い。
基板４６２としては、少なくとも、後の熱処理に耐えうる程度の耐熱性を有している必要
がある。例えば、ガラス基板、セラミック基板、石英基板、サファイア基板等を、基板４
６２として用いてもよい。
基板４６２にガラス基板を用いる場合、基板４６２と絶縁膜４２０との間に、酸化シリコ
ン膜、酸化窒化珪素膜、窒化珪素膜、窒化酸化シリコン膜等の絶縁膜を形成すると、ガラ
ス基板からの汚染を防止でき、好ましい。
絶縁膜４２０には、例えば、エポキシ樹脂、アラミド樹脂、アクリル樹脂、ポリイミド樹
脂、ポリアミド樹脂、ポリアミドイミド樹脂等の有機樹脂膜を用いることができる。中で
もポリイミド樹脂を用いると耐熱性が高いため好ましい。絶縁膜４２０として、例えば、
ポリイミド樹脂を用いる場合、該ポリイミド樹脂の膜厚は、３ｎｍ以上２０μｍ以下、好
ましくは５００ｎｍ以上２μｍ以下である。絶縁膜４２０として、ポリイミド樹脂を用い
る場合、スピンコート法、ディップコート法、ドクターブレード法等により形成すること
ができる。例えば、絶縁膜４２０としてポリイミド樹脂を用いる場合、ドクターブレード
法により、当該ポリイミド樹脂を用いた膜の一部を除去することで、所望の厚さを有する
絶縁膜４２０を得ることができる。
なお、第１の素子層４１０は、その作製工程における温度が室温以上３００℃以下である
と好ましい。例えば、第１の素子層４１０に含まれる、無機材料を用いた絶縁膜または導
電膜は、成膜温度が１５０℃以上３００℃以下、さらには２００℃以上２７０℃以下で形
成されることが好ましい。また、第１の素子層４１０に含まれる、有機樹脂材料を用いた
絶縁膜等は、成膜温度が室温以上１００℃以下で形成されると好ましい。
また、第１の素子層４１０に含まれるトランジスタの酸化物半導体膜には、前述したＣＡ
ＡＣ−ＯＳを用いることが好ましい。当該トランジスタの酸化物半導体膜にＣＡＡＣ−Ｏ
Ｓを用いると、例えば、表示装置を折り曲げる際に、チャネル形成領域にクラック等が入
りづらく、曲げに対する耐性を高めることが可能となる。
また、第１の素子層４１０に含まれる導電膜として、酸化シリコンを添加したインジウム
錫酸化物を用いると、表示装置を折り曲げる際に、当該導電膜にクラック等が入りづらく
なるため、好ましい。
次に、第１の素子層４１０と、仮支持基板４６６とを、剥離用接着剤４６４を用いて接着
し、基板４６２から絶縁膜４２０と第１の素子層４１０を剥離する。これにより、絶縁膜
４２０と第１の素子層４１０は、仮支持基板４６６側に設けられる（図４０（Ｂ）参照）
。
仮支持基板４６６としては、ガラス基板、石英基板、サファイア基板、セラミック基板、
金属基板などを用いることができる。また、本実施の形態の処理温度に耐えうる耐熱性を
有するプラスチック基板を用いてもよいし、フィルムのような可撓性基板を用いてもよい
。
剥離用接着剤４６４としては、水や溶媒に可溶なものや、紫外線などの照射により可塑化
させることが可能であるもののように、必要時に仮支持基板４６６と第１の素子層４１０
とを化学的もしくは物理的に分離することが可能な接着剤を用いる。
なお、仮支持基板４６６への転置工程は、様々な方法を適宜用いることができる。例えば
、基板４６２の絶縁膜４２０が形成されていない側、すなわち図４０（Ｂ）に示す下方側
より絶縁膜４２０にレーザ光４６８を照射することで、絶縁膜４２０を脆弱化させること
で基板４６２と絶縁膜４２０を剥離することができる。また、上記レーザ光４６８の照射
エネルギー密度を調整することで、基板４６２と絶縁膜４２０の密着性が高い領域と、基
板４６２と絶縁膜４２０の密着性が低い領域を作り分けてから剥離してもよい。
なお、本実施の形態においては、基板４６２と絶縁膜４２０の界面で剥離する方法につい
て例示したが、これに限定されない。例えば、絶縁膜４２０と第１の素子層４１０との界
面で剥離してもよい。
また、基板４６２と絶縁膜４２０との界面に液体を浸透させて基板４６２から絶縁膜４２
０を剥離してもよい。または、絶縁膜４２０と第１の素子層４１０との界面に液体を浸透
させて絶縁膜４２０から第１の素子層４１０を剥離してもよい。上記液体としては、例え
ば、水、極性溶媒等を用いることができる。絶縁膜４２０を剥離する界面、具体的には基
板４６２と絶縁膜４２０との界面または絶縁膜４２０と第１の素子層４１０との界面に液
体を浸透させることによって、第１の素子層４１０に与えられる剥離に伴い発生する静電
気等の影響を抑制することができる。
次に、接着層４１８を用いて、絶縁膜４２０に第１の基板４０１を接着させる（図４０（
Ｃ）参照）。
次に、剥離用接着剤４６４を溶解または可塑化させて、第１の素子層４１０から剥離用接
着剤４６４および仮支持基板４６６を取り外す（図４０（Ｄ）参照）。
なお、第１の素子層４１０の表面が露出するように剥離用接着剤４６４を水や溶媒などで
除去すると好ましい。
以上により、第１の基板４０１上に第１の素子層４１０を作製することができる。
次に、図４０（Ａ）乃至図４０（Ｄ）に示す工程と同様の形成方法により、第２の基板４
０５と、第２の基板４０５上の接着層４１２と、接着層４１２上の絶縁膜４４０と、第２
の素子層４１１と、を形成する（図４１（Ａ）参照）。第２の素子層４１１には、半導体
素子が設けられている。或いは、第２の素子層４１１には、半導体素子に加え、表示素子
、または画素電極などの表示素子の一部が設けられていても良い。
第２の素子層４１１が有する絶縁膜４４０としては、絶縁膜４２０と同様の材料、ここで
は有機樹脂を用いて形成することができる。
次に、第１の素子層４１０と第２の素子層４１１の間に、封止層４３２を充填し、第１の
素子層４１０と第２の素子層４１１と、を貼り合わせる（図４１（Ｂ）参照）。
封止層４３２により、例えば、固体封止させることができる。ただし、封止層４３２とし
ては、可撓性を有する構成が好ましい。封止層４３２としては、例えば、ガラスフリット
などのガラス材料や、二液混合型の樹脂などの常温で硬化する硬化樹脂、光硬化性の樹脂
、熱硬化性の樹脂などの樹脂材料を用いることができる。
以上により、表示装置を作製することができる。
＜表示装置の作製方法２＞
次いで、表示装置の別の作製方法について、図４２を用いて説明する。なお、図４２では
、絶縁膜４２０として無機絶縁膜を用いる構成について説明する。
まず、基板４６２上に剥離層４６３を形成する。次に、剥離層４６３上に絶縁膜４２０を
形成し、絶縁膜４２０上に第１の素子層４１０を形成する（図４２（Ａ）参照）。
剥離層４６３としては、例えば、タングステン、モリブデン、チタン、タンタル、ニオブ
、ニッケル、コバルト、ジルコニウム、亜鉛、ルテニウム、ロジウム、パラジウム、オス
ミウム、イリジウム、シリコンから選択された元素、該元素を含む合金材料、または該元
素を含む化合物材料を含み、単層または積層された構造を用いることができる。また、シ
リコンを含む層の場合、該シリコンを含む層の結晶構造としては、非晶質、微結晶、多結
晶、単結晶のいずれでもよい。
剥離層４６３は、スパッタリング法、ＰＥＣＶＤ法、塗布法、印刷法等により形成できる
。なお、塗布法は、スピンコーティング法、液滴吐出法、ディスペンス法を含む。
剥離層４６３が単層構造の場合、タングステン、モリブデン、またはタングステンとモリ
ブデンの混合物を含む層を形成することが好ましい。また、タングステンの酸化物もしく
は酸化窒化物を含む層、モリブデンの酸化物もしくは酸化窒化物を含む層、またはタング
ステンとモリブデンの混合物の酸化物もしくは酸化窒化物を含む層を形成してもよい。な
お、タングステンとモリブデンの混合物とは、例えば、タングステンとモリブデンの合金
に相当する。
また、剥離層４６３として、タングステンを含む層とタングステンの酸化物を含む層の積
層構造を形成する場合、タングステンを含む層を形成し、その上層に酸化物で形成される
絶縁層を形成することで、タングステン層と絶縁層との界面に、タングステンの酸化物を
含む層が形成されることを活用してもよい。また、タングステンを含む層の表面を、熱酸
化処理、酸素プラズマ処理、亜酸化窒素（Ｎ２Ｏ）プラズマ処理、オゾン水等の酸化力の
強い溶液での処理等を行ってタングステンの酸化物を含む層を形成してもよい。またプラ
ズマ処理や加熱処理は、酸素、窒素、亜酸化窒素単独、あるいは該ガスとその他のガスと
の混合気体雰囲気下で行ってもよい。上記プラズマ処理や加熱処理により、剥離層４６３
の表面状態を変えることにより、剥離層４６３と後に形成される絶縁膜４２０との密着性
を制御することが可能である。
絶縁膜４２０には、例えば、酸化シリコン膜、窒化珪素膜、酸化窒化珪素膜、窒化酸化シ
リコン膜、酸化アルミニウム膜などの透湿性の低い無機絶縁膜を用いることができる。上
記無機絶縁膜は、例えば、スパッタリング法、ＰＥＣＶＤ法等を用いて形成することがで
きる。
次に、第１の素子層４１０と、仮支持基板４６６とを、剥離用接着剤４６４を用いて接着
し、剥離層４６３から絶縁膜４２０と第１の素子層４１０を剥離する。これにより、絶縁
膜４２０と第１の素子層４１０は、仮支持基板４６６側に設けられる（図４２（Ｂ）参照
）。
なお、仮支持基板４６６への転置工程は、様々な方法を適宜用いることができる。例えば
、剥離層４６３と絶縁膜４２０との界面に金属酸化膜を含む層を形成した場合は、該金属
酸化膜を結晶化により脆弱化して、剥離層４６３から絶縁膜４２０を剥離することができ
る。また、剥離層４６３をタングステン膜で形成した場合は、アンモニア水と過酸化水素
水の混合溶液によりタングステン膜をエッチングしながら剥離を行ってもよい。
また、剥離層４６３と絶縁膜４２０との界面に液体を浸透させて剥離層４６３から絶縁膜
４２０を剥離してもよい。上記液体としては、例えば、水、極性溶媒等を用いることがで
きる。絶縁膜４２０を剥離する界面、具体的には剥離層４６３と絶縁膜４２０との界面に
液体を浸透させることによって、第１の素子層４１０に与えられる剥離に伴い発生する静
電気等の影響を抑制することができる。
次に、絶縁膜４２０に接着層４１８を用いて第１の基板４０１を接着する（図４２（Ｃ）
参照）。
次に、剥離用接着剤４６４を溶解または可塑化させて、第１の素子層４１０から剥離用接
着剤４６４と仮支持基板４６６を取り除く（図４２（Ｄ）参照）。
なお、第１の素子層４１０の表面が露出するように剥離用接着剤４６４を水や溶媒などで
除去すると好ましい。
以上により、第１の基板４０１上に第１の素子層４１０を作製することができる。
以上により、表示装置を作製することができる。
（実施の形態４）
本実施の形態においては、本発明の一態様の表示装置、および該表示装置に入力装置を取
り付けた電子機器について、図４３乃至図４８を用いて説明を行う。
＜タッチパネルに関する説明＞
なお、本実施の形態において、電子機器の一例として、表示装置と、入力装置とを合わせ
たタッチパネル２０００について説明する。また、入力装置の一例として、タッチセンサ
を用いる場合について説明する。
図４３（Ａ）（Ｂ）は、タッチパネル２０００の斜視図である。なお、図４３（Ａ）（Ｂ
）において、明瞭化のため、タッチパネル２０００の代表的な構成要素を示す。
タッチパネル２０００は、表示装置２５０１とタッチセンサ２５９５とを有する（図４３
（Ｂ）参照）。また、タッチパネル２０００は、基板２５１０、基板２５７０、および基
板２５９０を有する。なお、基板２５１０、基板２５７０、および基板２５９０はいずれ
も可撓性を有する。ただし、基板２５１０、基板２５７０、および基板２５９０のいずれ
か一つまたは全てが可撓性を有さない構成としてもよい。
表示装置２５０１は、基板２５１０上に複数の画素および該画素に信号を供給することが
できる複数の配線２５１１を有する。複数の配線２５１１は、基板２５１０の外周部にま
で引き回され、その一部が端子２５１９を構成している。端子２５１９はＦＰＣ２５０９
（１）と電気的に接続する。
基板２５９０は、タッチセンサ２５９５と、タッチセンサ２５９５と電気的に接続する複
数の配線２５９８とを有する。複数の配線２５９８は、基板２５９０の外周部に引き回さ
れ、その一部は端子を構成する。そして、該端子はＦＰＣ２５０９（２）と電気的に接続
される。なお、図４３（Ｂ）では明瞭化のため、基板２５９０の裏面側（基板２５１０と
対向する面側）に設けられるタッチセンサ２５９５の電極や配線等を実線で示している。
タッチセンサ２５９５として、例えば静電容量方式のタッチセンサを適用できる。静電容
量方式としては、表面型静電容量方式、投影型静電容量方式等がある。
投影型静電容量方式としては、主に駆動方式の違いから自己容量方式、相互容量方式など
がある。相互容量方式を用いると同時多点検出が可能となるため好ましい。
なお、図４３（Ｂ）に示すタッチセンサ２５９５は、投影型静電容量方式のタッチセンサ
を適用した構成である。
なお、タッチセンサ２５９５には、指等の検知対象の近接または接触を検知することがで
きる、様々なセンサを適用することができる。
投影型静電容量方式のタッチセンサ２５９５は、電極２５９１と電極２５９２とを有する
。電極２５９１は、複数の配線２５９８のいずれかと電気的に接続し、電極２５９２は複
数の配線２５９８の他のいずれかと電気的に接続する。
電極２５９２は、図４３（Ａ）（Ｂ）に示すように、一方向に繰り返し配置された複数の
四辺形が角部で接続される形状を有する。
電極２５９１は四辺形であり、電極２５９２が延在する方向と交差する方向に繰り返し配
置されている。
配線２５９４は、電極２５９２を挟む二つの電極２５９１と電気的に接続する。このとき
、電極２５９２と配線２５９４の交差部の面積ができるだけ小さくなる形状が好ましい。
これにより、電極が設けられていない領域の面積を低減でき、透過率のバラツキを低減で
きる。その結果、タッチセンサ２５９５を透過する光の輝度のバラツキを低減することが
できる。
なお、電極２５９１および電極２５９２の形状はこれに限定されず、様々な形状を取りう
る。例えば、複数の電極２５９１をできるだけ隙間が生じないように配置し、絶縁層を介
して電極２５９２を、電極２５９１と重ならない領域ができるように離間して複数設ける
構成としてもよい。このとき、隣接する２つの電極２５９２の間に、これらとは電気的に
絶縁されたダミー電極を設けると、透過率の異なる領域の面積を低減できるため好ましい
。
なお、電極２５９１、電極２５９２、配線２５９８などの導電膜、つまり、タッチパネル
を構成する配線や電極に用いることのできる材料として、酸化インジウム、酸化錫、酸化
亜鉛等を有する透明導電膜（例えば、ＩＴＯなど）が挙げられる。また、タッチパネルを
構成する配線や電極に用いることのできる材料として、例えば、抵抗値が低い方が好まし
い。一例として、銀、銅、アルミニウム、カーボンナノチューブ、グラフェン、ハロゲン
化金属（ハロゲン化銀など）などを用いてもよい。さらに、非常に細くした（例えば、直
径が数ナノメール）複数の導電体を用いて構成されるような金属ナノワイヤを用いてもよ
い。または、導電体を網目状にした金属メッシュを用いてもよい。一例としては、Ａｇナ
ノワイヤ、Ｃｕナノワイヤ、Ａｌナノワイヤ、Ａｇメッシュ、Ｃｕメッシュ、Ａｌメッシ
ュなどを用いてもよい。例えば、タッチパネルを構成する配線や電極にＡｇナノワイヤを
用いる場合、可視光において透過率を８９％以上、シート抵抗値を４０Ω／ｃｍ２以上１
００Ω／ｃｍ２以下とすることができる。また、上述したタッチパネルを構成する配線や
電極に用いることのできる材料の一例である、金属ナノワイヤ、金属メッシュ、カーボン
ナノチューブ、グラフェンなどは、可視光において透過率が高いため、表示素子に用いる
電極（例えば、画素電極または共通電極など）として用いてもよい。
＜表示装置に関する説明＞
次に、図４４（Ａ）、（Ｂ）を用いて、表示装置２５０１の詳細について説明する。図４
４（Ａ）、（Ｂ）は、図４３（Ｂ）に示す一点鎖線Ｘ１−Ｘ２間の断面図に相当する。
表示装置２５０１は、マトリクス状に配置された複数の画素を有する。該画素は表示素子
と、該表示素子を駆動する画素回路とを有する。
なお、図４４（Ａ）に示す断面図では、白色の光を射出するＥＬ素子を表示素子として適
用する場合について図示しているが、ＥＬ素子はこれに限定されない。例えば、図４４（
Ｂ）に図示するように、隣接する画素毎に射出する光の色が異なるように、発光色が異な
るＥＬ素子を画素毎に塗り分ける構成とすることもできる。以下の説明では、白色の光を
射出するＥＬ素子を表示素子として適用する場合を一例として挙げて説明する。
基板２５１０および基板２５７０としては、例えば、水蒸気の透過率が１０−５ｇ／（ｍ
２・ｄａｙ）以下、好ましくは１０−６ｇ／（ｍ２・ｄａｙ）以下である可撓性を有する
材料を好適に用いることができる。または、基板２５１０の熱膨張率と、基板２５７０の
熱膨張率とが、およそ等しい材料を用いると好適である。例えば、線膨張率が１×１０−
３／Ｋ以下、好ましくは５×１０−５／Ｋ以下、より好ましくは１×１０−５／Ｋ以下で
ある材料を好適に用いることができる。
なお、基板２５１０は、ＥＬ素子への不純物の拡散を防ぐ絶縁層２５１０ａと、可撓性基
板２５１０ｂと、絶縁層２５１０ａおよび可撓性基板２５１０ｂを貼り合わせる接着層２
５１０ｃと、を有する積層体である。また、基板２５７０は、ＥＬ素子への不純物の拡散
を防ぐ絶縁層２５７０ａと、可撓性基板２５７０ｂと、絶縁層２５７０ａおよび可撓性基
板２５７０ｂを貼り合わせる接着層２５７０ｃと、を有する積層体である。
接着層２５１０ｃおよび接着層２５７０ｃとしては、例えば、ポリエステル、ポリオレフ
ィン、ポリアミド（ナイロン、アラミド等）、ポリイミド、ポリカーボネート、ポリウレ
タン、アクリル樹脂、エポキシ樹脂、もしくはシロキサン結合を有する樹脂を含む材料を
接着層に用いることができる。
また、基板２５１０と基板２５７０との間に封止層２５６０を有する。封止層２５６０は
、空気より大きい屈折率を有すると好ましい。また、図４４（Ａ）に示すように、封止層
２５６０側に光を取り出す場合は、封止層２５６０は光学素子を兼ねることができる。
また、封止層２５６０の外周部にシール材を形成してもよい。当該シール材を用いること
により、基板２５１０、基板２５７０、封止層２５６０、およびシール材で囲まれた領域
にＥＬ素子２５５０を有する構成とすることができる。なお、封止層２５６０として、不
活性気体（窒素やアルゴン等）を充填してもよい。また、当該不活性気体内に、乾燥材を
設けて、水分等を吸着させる構成としてもよい。また、上述のシール材としては、例えば
、エポキシ系樹脂やガラスフリットを用いるのが好ましい。また、シール材に用いる材料
としては、水分や酸素を透過しない材料を用いると好適である。
また、図４４（Ａ）に示す表示装置２５０１は、画素２５０５を有する。また、画素２５
０５は、発光モジュール２５８０と、ＥＬ素子２５５０と、ＥＬ素子２５５０に電力を供
給することができるトランジスタ２５０２ｔと、を有する。なお、トランジスタ２５０２
ｔは、画素回路の一部として機能する。
また、発光モジュール２５８０は、ＥＬ素子２５５０と、着色層２５６７とを有する。ま
た、ＥＬ素子２５５０は、下部電極と、上部電極と、下部電極と上部電極との間にＥＬ層
とを有する。
また、封止層２５６０が光を取り出す側に設けられている場合、封止層２５６０は、ＥＬ
素子２５５０と着色層２５６７に接する。なお着色層２５６７は、発光色が異なるＥＬ素
子を画素毎に塗り分けた場合、図４４（Ｂ）に図示するように省略することも可能である
。
着色層２５６７は、ＥＬ素子２５５０と重なる位置にある。これにより、ＥＬ素子２５５
０が発する光の一部は着色層２５６７を透過して、図中に示す矢印の方向の発光モジュー
ル２５８０の外部に射出される。
また、表示装置２５０１には、光を射出する方向に遮光層２５６８が設けられる。遮光層
２５６８は、着色層２５６７を囲むように設けられている。
着色層２５６７としては、特定の波長帯域の光を透過する機能を有していればよく、例え
ば、赤色の波長帯域の光を透過するカラーフィルタ、緑色の波長帯域の光を透過するカラ
ーフィルタ、青色の波長帯域の光を透過するカラーフィルタ、黄色の波長帯域の光を透過
するカラーフィルタなどを用いることができる。各カラーフィルタは、様々な材料を用い
て、印刷法、インクジェット法、フォトリソグラフィ技術を用いたエッチング方法などで
形成することができる。
また、表示装置２５０１には、絶縁層２５２１が設けられる。絶縁層２５２１はトランジ
スタ２５０２ｔ等を覆う。なお、絶縁層２５２１は、画素回路に起因する凹凸を平坦化す
るための機能を有する。また、絶縁層２５２１に不純物の拡散を抑制できる機能を付与し
てもよい。これにより、不純物の拡散によるトランジスタ２５０２ｔ等の信頼性の低下を
抑制できる。
また、ＥＬ素子２５５０は、絶縁層２５２１の上方に形成される。また、ＥＬ素子２５５
０が有する下部電極には、該下部電極の端部に重なる隔壁２５２８が設けられる。なお、
基板２５１０と、基板２５７０との間隔を制御するスペーサを、隔壁２５２８上に形成し
てもよい。
また、ゲート線駆動回路２５０４は、トランジスタ２５０３ｔと、容量素子２５０３ｃと
を有する。なお、駆動回路を画素回路と同一の工程で同一基板上に形成することができる
。
また、基板２５１０上には、信号を供給することができる配線２５１１が設けられる。ま
た、配線２５１１上には、端子２５１９が設けられる。また、端子２５１９には、ＦＰＣ
２５０９（１）が電気的に接続される。また、ＦＰＣ２５０９（１）は、ビデオ信号、ク
ロック信号、スタート信号、リセット信号等を供給する機能を有する。なお、ＦＰＣ２５
０９（１）にはプリント配線基板（ＰＷＢ）が取り付けられていても良い。
なお、トランジスタ２５０２ｔおよびトランジスタ２５０３ｔのいずれか一方または双方
に先の実施の形態に示すトランジスタを適用すればよい。本実施の形態で用いるトランジ
スタは、高純度化し結晶性が高い酸化物半導体膜を有する。該トランジスタは、オフ状態
における電流値（オフ電流値）を低くすることができる。よって、画像信号等の電気信号
の保持時間を長くすることができ、電源オン状態では書き込み間隔も長く設定できる。よ
って、リフレッシュ動作の頻度を少なくすることができるため、消費電力を抑制する効果
を奏する。なお、リフレッシュ動作の詳細については、後述する。
また、本実施の形態で用いるトランジスタは、比較的高い電界効果移動度が得られるため
、高速駆動が可能である。例えば、このような高速駆動が可能なトランジスタを表示装置
２５０１に用いることで、画素回路のスイッチングトランジスタと、駆動回路に使用する
ドライバトランジスタを同一基板上に形成することができる。すなわち、別途駆動回路と
して、シリコンウェハ等により形成された半導体装置を用いる必要がないため、半導体装
置の部品点数を削減することができる。また、画素回路においても、高速駆動が可能なト
ランジスタを用いることで、高画質な画像を提供することができる。
＜タッチセンサに関する説明＞
次に、図４５を用いて、タッチセンサ２５９５の詳細について説明する。図４５は、図４
３（Ｂ）に示す一点鎖線Ｘ３−Ｘ４間の断面図に相当する。
タッチセンサ２５９５は、基板２５９０上に千鳥状に配置された電極２５９１および電極
２５９２と、電極２５９１および電極２５９２を覆う絶縁層２５９３と、隣り合う電極２
５９１を電気的に接続する配線２５９４とを有する。
電極２５９１および電極２５９２は、透光性を有する導電材料を用いて形成する。透光性
を有する導電性材料としては、酸化インジウム、インジウム錫酸化物、インジウム亜鉛酸
化物、酸化亜鉛、ガリウムを添加した酸化亜鉛などの導電性酸化物を用いることができる
。なお、グラフェンを含む膜を用いることもできる。グラフェンを含む膜は、例えば膜状
に形成された酸化グラフェンを含む膜を還元して形成することができる。還元する方法と
しては、熱を加える方法等を挙げることができる。
例えば、透光性を有する導電性材料を基板２５９０上にスパッタリング法により成膜した
後、フォトリソグラフィ法等の様々なパターニング技術により、不要な部分を除去して、
電極２５９１および電極２５９２を形成することができる。
また、絶縁層２５９３に用いる材料としては、例えば、アクリル、エポキシなどの樹脂、
シロキサン結合を有する樹脂の他、酸化シリコン、酸化窒化シリコン、酸化アルミニウム
などの無機絶縁材料を用いることもできる。
また、電極２５９１に達する開口が絶縁層２５９３に設けられ、配線２５９４が隣接する
電極２５９１と電気的に接続する。透光性の導電性材料は、タッチパネルの開口率を高め
ることができるため、配線２５９４に好適に用いることができる。また、電極２５９１お
よび電極２５９２より導電性の高い材料は、電気抵抗を低減できるため配線２５９４に好
適に用いることができる。
電極２５９２は、一方向に延在し、複数の電極２５９２がストライプ状に設けられている
。また、配線２５９４は電極２５９２と交差して設けられている。
一対の電極２５９１が１つの電極２５９２を挟んで設けられる。また、配線２５９４は一
対の電極２５９１を電気的に接続している。
なお、複数の電極２５９１は、１つの電極２５９２と必ずしも直交する方向に配置される
必要はなく、０度を超えて９０度未満の角度をなすように配置されてもよい。
また、配線２５９８は、電極２５９１または電極２５９２と電気的に接続される。また、
配線２５９８の一部は、端子として機能する。配線２５９８としては、例えば、アルミニ
ウム、金、白金、銀、ニッケル、チタン、タングステン、クロム、モリブデン、鉄、コバ
ルト、銅、またはパラジウム等の金属材料や、該金属材料を含む合金材料を用いることが
できる。
なお、絶縁層２５９３および配線２５９４を覆う絶縁層を設けて、タッチセンサ２５９５
を保護してもよい。
また、接続層２５９９は、配線２５９８とＦＰＣ２５０９（２）を電気的に接続させる。
接続層２５９９としては、異方性導電フィルム（ＡＣＦ：Ａｎｉｓｏｔｒｏｐｉｃ Ｃｏ
ｎｄｕｃｔｉｖｅ Ｆｉｌｍ）や、異方性導電ペースト（ＡＣＰ：Ａｎｉｓｏｔｒｏｐｉ
ｃ Ｃｏｎｄｕｃｔｉｖｅ Ｐａｓｔｅ）などを用いることができる。
＜タッチパネルに関する説明＞
次に、図４６（Ａ）を用いて、タッチパネル２０００の詳細について説明する。図４６（
Ａ）は、図４３（Ａ）に示す一点鎖線Ｘ５−Ｘ６間の断面図に相当する。
図４６（Ａ）に示すタッチパネル２０００は、図４４（Ａ）で説明した表示装置２５０１
と、図４５で説明したタッチセンサ２５９５と、を貼り合わせた構成である。
また、図４６（Ａ）に示すタッチパネル２０００は、図４４（Ａ）および図４５で説明し
た構成の他、接着層２５９７と、反射防止層２５６９と、を有する。
接着層２５９７は、配線２５９４と接して設けられる。なお、接着層２５９７は、タッチ
センサ２５９５が表示装置２５０１に重なるように、基板２５９０を基板２５７０に貼り
合わせている。また、接着層２５９７は、透光性を有すると好ましい。また、接着層２５
９７としては、熱硬化性樹脂、または紫外線硬化樹脂を用いることができる。例えば、ア
クリル系樹脂、ウレタン系樹脂、エポキシ系樹脂、またはシロキサン系樹脂を用いること
ができる。
反射防止層２５６９は、画素に重なる位置に設けられる。反射防止層２５６９として、例
えば円偏光板を用いることができる。
次に、図４６（Ａ）に示す構成と異なる構成のタッチパネルについて、図４６（Ｂ）を用
いて説明する。
図４６（Ｂ）は、タッチパネル２００１の断面図である。図４６（Ｂ）に示すタッチパネ
ル２００１は、図４６（Ａ）に示すタッチパネル２０００と、表示装置２５０１に対する
タッチセンサ２５９５の位置が異なる。ここでは異なる構成について詳細に説明し、同様
の構成を用いることができる部分は、タッチパネル２０００の説明を援用する。
着色層２５６７は、ＥＬ素子２５５０の下方に位置する。また、図４６（Ｂ）に示すＥＬ
素子２５５０は、トランジスタ２５０２ｔが設けられている側に光を射出する。これによ
り、ＥＬ素子２５５０が発する光の一部は、着色層２５６７を透過して、図中に示す矢印
の方向の発光モジュール２５８０の外部に射出される。
また、タッチセンサ２５９５は、表示装置２５０１の基板２５１０側に設けられている。
接着層２５９７は、基板２５１０と基板２５９０の間にあり、表示装置２５０１とタッチ
センサ２５９５を貼り合わせる。
図４６（Ａ）（Ｂ）に示すように、発光素子から射出される光は、基板２５１０及び基板
２５７０のいずれか一方または双方を通して射出されればよい。
＜タッチパネルの駆動方法に関する説明＞
次に、タッチパネルの駆動方法の一例について、図４７を用いて説明を行う。
図４７（Ａ）は、相互容量方式のタッチセンサの構成を示すブロック図である。図４７（
Ａ）では、パルス電圧出力回路２６０１、電流検出回路２６０２を示している。なお、図
４７（Ａ）では、パルス電圧が与えられる電極２６２１をＸ１−Ｘ６として、電流の変化
を検知する電極２６２２をＹ１−Ｙ６として、それぞれ６本の配線で例示している。また
、図４７（Ａ）は、電極２６２１と、電極２６２２とが重畳することで形成される容量２
６０３を示している。なお、電極２６２１と電極２６２２とはその機能を互いに置き換え
てもよい。
パルス電圧出力回路２６０１は、Ｘ１−Ｘ６の配線に順にパルス電圧を印加するための回
路である。Ｘ１−Ｘ６の配線にパルス電圧が印加されることで、容量２６０３を形成する
電極２６２１と電極２６２２との間に電界が生じる。この電極間に生じる電界が遮蔽等に
より容量２６０３の相互容量に変化を生じさせることを利用して、被検知体の近接、また
は接触を検出することができる。
電流検出回路２６０２は、容量２６０３での相互容量の変化による、Ｙ１乃至Ｙ６の配線
での電流の変化を検出するための回路である。Ｙ１乃至Ｙ６の配線では、被検知体の近接
、または接触がないと検出される電流値に変化はないが、検出する被検知体の近接、また
は接触により相互容量が減少する場合には電流値が減少する変化を検出する。なお電流の
検出は、積分回路等を用いて行えばよい。
次に、図４７（Ｂ）には、図４７（Ａ）で示す相互容量方式のタッチセンサにおける入出
力波形のタイミングチャートを示す。図４７（Ｂ）では、１フレーム期間で各行列での被
検知体の検出を行うものとする。また図４７（Ｂ）では、被検知体を検出しない場合（非
タッチ）と被検知体を検出する場合（タッチ）との２つの場合について示している。なお
Ｙ１−Ｙ６の配線については、検出される電流値に対応する電圧値とした波形を示してい
る。
Ｘ１−Ｘ６の配線には、順にパルス電圧が与えられ、該パルス電圧にしたがってＹ１−Ｙ
６の配線での波形が変化する。被検知体の近接または接触がない場合には、Ｘ１−Ｘ６の
配線の電圧の変化に応じてＹ１−Ｙ６の波形が一様に変化する。一方、被検知体が近接ま
たは接触する箇所では、電流値が減少するため、これに対応する電圧値の波形も変化する
。
このように、相互容量の変化を検出することにより、被検知体の近接または接触を検出す
ることができる。
＜センサ回路に関する説明＞
また、図４７（Ａ）ではタッチセンサとして配線の交差部に容量２６０３のみを設けるパ
ッシブマトリクス型のタッチセンサの構成を示したが、トランジスタと容量とを有するア
クティブマトリクス型のタッチセンサとしてもよい。アクティブマトリクス型のタッチセ
ンサに含まれるセンサ回路の一例を図４８に示す。
図４８に示すセンサ回路は、容量２６０３と、トランジスタ２６１１と、トランジスタ２
６１２と、トランジスタ２６１３とを有する。
トランジスタ２６１３はゲートに信号Ｇ２が与えられ、ソースまたはドレインの一方に電
圧ＶＲＥＳが与えられ、他方が容量２６０３の一方の電極およびトランジスタ２６１１の
ゲートと電気的に接続する。トランジスタ２６１１は、ソースまたはドレインの一方がト
ランジスタ２６１２のソースまたはドレインの一方と電気的に接続し、他方に電圧ＶＳＳ
が与えられる。トランジスタ２６１２は、ゲートに信号Ｇ１が与えられ、ソースまたはド
レインの他方が配線ＭＬと電気的に接続する。容量２６０３の他方の電極には電圧ＶＳＳ
が与えられる。
次に、図４８に示すセンサ回路の動作について説明する。まず、信号Ｇ２としてトランジ
スタ２６１３をオン状態とする電位が与えられることで、トランジスタ２６１１のゲート
が接続されるノードｎに電圧ＶＲＥＳに対応した電位が与えられる。次に、信号Ｇ２とし
てトランジスタ２６１３をオフ状態とする電位が与えられることで、ノードｎの電位が保
持される。
続いて、指等の被検知体の近接または接触により、容量２６０３の相互容量が変化するこ
とに伴い、ノードｎの電位がＶＲＥＳから変化する。
読み出し動作は、信号Ｇ１にトランジスタ２６１２をオン状態とする電位を与える。ノー
ドｎの電位に応じてトランジスタ２６１１に流れる電流、すなわち配線ＭＬに流れる電流
が変化する。この電流を検出することにより、被検知体の近接または接触を検出すること
ができる。
トランジスタ２６１１、トランジスタ２６１２、およびトランジスタ２６１３に先の実施
の形態に示すトランジスタを適用することができる。とくにトランジスタ２６１３に先の
実施の形態に示すトランジスタを適用することにより、ノードｎの電位を長期間に亘って
保持することが可能となり、ノードｎにＶＲＥＳを供給しなおす動作（リフレッシュ動作
）の頻度を減らすことができる。
（実施の形態５）
本実施の形態では、上記実施の形態で説明した画素を有する表示装置の外観、および表示
装置を具備する電子機器の一例について説明する。
＜表示装置の外観＞
図４９（Ａ）は、表示装置の外観の一例を示す、斜視図である。図４９（Ａ）に示す表示
装置は、パネル１６０１と、コントローラ、電源回路、画像処理回路、画像メモリ、ＣＰ
Ｕなどが設けられた回路基板１６０２と、接続部１６０３とを有している。パネル１６０
１は、画素が複数設けられた画素部１６０４と、複数の画素を行ごとに選択する駆動回路
１６０５と、選択された行内の画素へのデータ電圧の入力を制御する駆動回路１６０６と
を有する。
回路基板１６０２から、接続部１６０３を介して、各種信号と、電源の電位とが、パネル
１６０１に入力される。接続部１６０３には、ＦＰＣ（Ｆｌｅｘｉｂｌｅ Ｐｒｉｎｔｅ
ｄ Ｃｉｒｃｕｉｔ）などを用いることができる。ＦＰＣにチップを実装したものをＣＯ
Ｆテープと呼び、ＣＯＦテープを用いると、より小さい面積でより高密度の実装を行うこ
とができる。また、接続部１６０３にＣＯＦテープを用いる場合、回路基板１６０２内の
一部の回路、或いはパネル１６０１が有する駆動回路１６０５や駆動回路１６０６の一部
などを別途用意したチップに形成しておき、ＣＯＦ（Ｃｈｉｐ Ｏｎ Ｆｉｌｍ）法を用
いて当該チップをＣＯＦテープに接続しておいても良い。
また、ＣＯＦテープ１６０７を用いた表示装置の外観の一例を示す斜視図を図４９（Ｂ）
に示す。
チップ１６０８は、バンプなどの端子を表面に有する半導体ベアチップ（ＩＣ、ＬＳＩな
ど）である。さらに、ＣＯＦテープ１６０７に、ＣＲ部品も実装でき、回路基板１６０２
の面積縮小も図れる。フレキシブル基板の配線パターンは、実装するチップの端子に対応
して複数形成される。チップ１６０８は、ボンダー装置などにより、配線パターンを有す
るフレキシブル基板上に位置決めして配置し、熱圧着することによって実装される。
図４９（Ｂ）には一つのチップ１６０８を実装した一つのＣＯＦテープ１６０７の例を示
したが特に限定されない。１つのＣＯＦテープ１６０７の片面または両面に複数列のチッ
プを実装することができるが、コスト削減のためには、実装するチップ数を少なくするた
め一列とすることが好ましく、さらに好ましくは１個とすることが望ましい。
＜電子機器の構成例＞
次いで、表示装置を備えた電子機器について説明する。
本発明の一態様に係る表示装置は、表示装置、ノート型パーソナルコンピュータ、記録媒
体を備えた画像再生装置（代表的にはＤＶＤ：Ｄｉｇｉｔａｌ Ｖｅｒｓａｔｉｌｅ Ｄ
ｉｓｃ等の記録媒体を再生し、その画像を表示しうるディスプレイを有する装置）に用い
ることができる。その他に、本発明の一態様に係る表示装置を用いることができる電子機
器として、携帯電話、携帯型ゲーム機、携帯情報端末、電子書籍端末、ビデオカメラ、デ
ジタルスチルカメラなどのカメラ、ゴーグル型ディスプレイ（ヘッドマウントディスプレ
イ）、ナビゲーションシステム、音響再生装置（カーオーディオ、デジタルオーディオプ
レイヤー等）、複写機、ファクシミリ、プリンター、プリンター複合機、現金自動預け入
れ払い機（ＡＴＭ）、自動販売機などが挙げられる。これら電子機器の具体例を図５０に
示す。
図５０（Ａ）は表示装置であり、筐体５００１、表示部５００２、支持台５００３等を有
する。本発明の一態様に係る表示装置は、表示部５００２に用いることができる。なお、
表示装置には、パーソナルコンピュータ用、ＴＶ放送受信用、広告表示用などの全ての情
報表示用表示装置が含まれる。
図５０（Ｂ）は携帯情報端末であり、筐体５１０１、表示部５１０２、操作キー５１０３
等を有する。本発明の一態様に係る表示装置は、表示部５１０２に用いることができる。
図５０（Ｃ）は表示装置であり、曲面を有する筐体５７０１、表示部５７０２等を有する
。本発明の一態様に係る表示装置に可撓性を有する基板を用いることで、曲面を有する筐
体５７０１に支持された表示部５７０２に、当該表示装置を用いることができ、フレキシ
ブルかつ軽くて使い勝手の良い表示装置を提供することができる。
図５０（Ｄ）は携帯型ゲーム機であり、筐体５３０１、筐体５３０２、表示部５３０３、
表示部５３０４、マイクロホン５３０５、スピーカー５３０６、操作キー５３０７、スタ
イラス５３０８等を有する。本発明の一態様に係る表示装置は、表示部５３０３または表
示部５３０４に用いることができる。表示部５３０３または表示部５３０４に本発明の一
態様に係る表示装置を用いることで、ユーザーの使用感に優れ、品質の低下が起こりにく
い携帯型ゲーム機を提供することができる。なお、図５０（Ｄ）に示した携帯型ゲーム機
は、２つの表示部５３０３と表示部５３０４とを有しているが、携帯型ゲーム機が有する
表示部の数は、これに限定されない。
図５０（Ｅ）は電子書籍端末であり、筐体５６０１、表示部５６０２等を有する。本発明
の一態様に係る表示装置は、表示部５６０２に用いることができる。そして、可撓性を有
する基板を用いることで、表示装置に可撓性を持たせることができるので、フレキシブル
かつ軽くて使い勝手の良い電子書籍端末を提供することができる。
図５０（Ｆ）は携帯電話であり、筐体５９０１に、表示部５９０２、マイク５９０７、ス
ピーカー５９０４、カメラ５９０３、外部接続部５９０６、操作用のボタン５９０５が設
けられている。表示部５９０２に、本発明の一態様に係る表示装置を用いることできる。
また、本発明の一態様に係る表示装置を、可撓性を有する基板に形成した場合、図５０（
Ｆ）に示すような曲面を有する表示部５９０２に当該表示装置を適用することが可能であ
る。
なお、本明細書等において、「上に」、「下に」などの配置を示す語句は、構成同士の位
置関係を、図面を参照して説明するために、便宜上用いている。構成同士の位置関係は、
各構成を描写する方向に応じて適宜変化する。そのため、配置を示す語句は、明細書で説
明した記載に限定されず、状況に応じて適切に言い換えることができる。
また本明細書等において、ブロック図では、構成要素を機能毎に分類し、互いに独立した
ブロックとして示している。しかしながら実際の回路等においては、構成要素を機能毎に
切り分けることが難しく、一つの回路に複数の機能が係わる場合や、複数の回路にわたっ
て一つの機能が関わる場合があり得る。そのため、ブロック図のブロックは、明細書で説
明した構成要素に限定されず、状況に応じて適切に言い換えることができる。
また、本明細書等において「電極」や「配線」の用語は、これらの構成要素を機能的に限
定するものではない。例えば、「電極」は「配線」の一部として用いられることがあり、
その逆もまた同様である。さらに、「電極」や「配線」の用語は、複数の「電極」や「配
線」が一体となって形成されている場合なども含む。
また、本明細書等において、電圧と電位は、適宜言い換えることができる。電圧は、基準
となる電位からの電位差のことであり、例えば基準となる電位をグラウンド電位（接地電
位）とすると、電圧を電位に言い換えることができる。グラウンド電位は必ずしも０Ｖを
意味するとは限らない。なお電位は相対的なものであり、基準となる電位によっては、配
線等に与える電位を変化させる場合がある。
なお本明細書等において、「膜」、「層」などの語句は、場合によっては、または、状況
に応じて、互いに入れ替えることが可能である。例えば、「導電層」という用語を、「導
電膜」という用語に変更することが可能な場合がある。または、例えば、「絶縁膜」とい
う用語を、「絶縁層」という用語に変更することが可能な場合がある。
本明細書等において、スイッチとは、導通状態（オン状態）、または、非導通状態（オフ
状態）になり、電流を流すか流さないかを制御する機能を有するものをいう。または、ス
イッチとは、電流を流す経路を選択して切り替える機能を有するものをいう。
一例としては、電気的スイッチ又は機械的なスイッチなどを用いることができる。つまり
、スイッチは、電流を制御できるものであればよく、特定のものに限定されない。
電気的なスイッチの一例としては、トランジスタ（例えば、バイポーラトランジスタ、Ｍ
ＯＳトランジスタなど）、ダイオード（例えば、ＰＮダイオード、ＰＩＮダイオード、シ
ョットキーダイオード、ＭＩＭ（Ｍｅｔａｌ Ｉｎｓｕｌａｔｏｒ Ｍｅｔａｌ）ダイオ
ード、ＭＩＳ（Ｍｅｔａｌ Ｉｎｓｕｌａｔｏｒ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）ダイオ
ード、ダイオード接続のトランジスタなど）、又はこれらを組み合わせた論理回路などが
ある。
なお、スイッチとしてトランジスタを用いる場合、トランジスタの「導通状態」とは、ト
ランジスタのソースとドレインが電気的に短絡されているとみなせる状態をいう。また、
トランジスタの「非導通状態」とは、トランジスタのソースとドレインが電気的に遮断さ
れているとみなせる状態をいう。なおトランジスタを単なるスイッチとして動作させる場
合には、トランジスタの極性（導電型）は特に限定されない。
機械的なスイッチの一例としては、デジタルマイクロミラーデバイス（ＤＭＤ）のように
、ＭＥＭＳ（マイクロ・エレクトロ・メカニカル・システム）技術を用いたスイッチがあ
る。そのスイッチは、機械的に動かすことが可能な電極を有し、その電極が動くことによ
って、導通と非導通とを制御して動作する。
例えば、本明細書等において、ＸとＹとが接続されている、と明示的に記載されている場
合は、ＸとＹとが電気的に接続されている場合と、ＸとＹとが機能的に接続されている場
合と、ＸとＹとが直接接続されている場合とが、本明細書等に開示されているものとする
。したがって、所定の接続関係、例えば、図または文章に示された接続関係に限定されず
、図または文章に示された接続関係以外のものも、図または文章に記載されているものと
する。
ここで、Ｘ、Ｙは、対象物（例えば、装置、素子、回路、配線、電極、端子、導電膜、層
、など）であるとする。
ＸとＹとが直接的に接続されている場合の一例としては、ＸとＹとの電気的な接続を可能
とする素子（例えば、スイッチ、トランジスタ、容量素子、インダクタ、抵抗素子、ダイ
オード、表示素子、発光素子、負荷など）が、ＸとＹとの間に接続されていない場合であ
り、ＸとＹとの電気的な接続を可能とする素子（例えば、スイッチ、トランジスタ、容量
素子、インダクタ、抵抗素子、ダイオード、表示素子、発光素子、負荷など）を介さずに
、ＸとＹとが、接続されている場合である。
ＸとＹとが電気的に接続されている場合の一例としては、ＸとＹとの電気的な接続を可能
とする素子（例えば、スイッチ、トランジスタ、容量素子、インダクタ、抵抗素子、ダイ
オード、表示素子、発光素子、負荷など）が、ＸとＹとの間に１個以上接続されることが
可能である。なお、スイッチは、オン・オフが制御される機能を有している。つまり、ス
イッチは、導通状態（オン状態）、または、非導通状態（オフ状態）になり、電流を流す
か流さないかを制御する機能を有している。または、スイッチは、電流を流す経路を選択
して切り替える機能を有している。なお、ＸとＹとが電気的に接続されている場合は、Ｘ
とＹとが直接的に接続されている場合を含むものとする。
ＸとＹとが機能的に接続されている場合の一例としては、ＸとＹとの機能的な接続を可能
とする回路（例えば、論理回路（インバータ、ＮＡＮＤ回路、ＮＯＲ回路など）、信号変
換回路（ＤＡ変換回路、ＡＤ変換回路、ガンマ補正回路など）、電位レベル変換回路（電
源回路（昇圧回路、降圧回路など）、信号の電位レベルを変えるレベルシフタ回路など）
、電圧源、電流源、切り替え回路、増幅回路（信号振幅または電流量などを大きく出来る
回路、オペアンプ、差動増幅回路、ソースフォロワ回路、バッファ回路など）、信号生成
回路、記憶回路、制御回路など）が、ＸとＹとの間に１個以上接続されることが可能であ
る。なお、一例として、ＸとＹとの間に別の回路を挟んでいても、Ｘから出力された信号
がＹへ伝達される場合は、ＸとＹとは機能的に接続されているものとする。なお、ＸとＹ
とが機能的に接続されている場合は、ＸとＹとが直接的に接続されている場合と、ＸとＹ
とが電気的に接続されている場合とを含むものとする。
なお、ＸとＹとが電気的に接続されている、と明示的に記載されている場合は、ＸとＹと
が電気的に接続されている場合（つまり、ＸとＹとの間に別の素子又は別の回路を挟んで
接続されている場合）と、ＸとＹとが機能的に接続されている場合（つまり、ＸとＹとの
間に別の回路を挟んで機能的に接続されている場合）と、ＸとＹとが直接接続されている
場合（つまり、ＸとＹとの間に別の素子又は別の回路を挟まずに接続されている場合）と
が、本明細書等に開示されているものとする。つまり、電気的に接続されている、と明示
的に記載されている場合は、単に、接続されている、とのみ明示的に記載されている場合
と同様な内容が、本明細書等に開示されているものとする。
なお、例えば、トランジスタのソース（又は第１端子など）が、Ｚ１を介して（又は介さ
ず）、Ｘと電気的に接続され、トランジスタのドレイン（又は第２端子など）が、Ｚ２を
介して（又は介さず）、Ｙと電気的に接続されている場合や、トランジスタのソース（又
は第１端子など）が、Ｚ１の一部と直接的に接続され、Ｚ１の別の一部がＸと直接的に接
続され、トランジスタのドレイン（又は第２端子など）が、Ｚ２の一部と直接的に接続さ
れ、Ｚ２の別の一部がＹと直接的に接続されている場合では、以下のように表現すること
が出来る。
例えば、「ＸとＹとトランジスタのソース（又は第１端子など）とドレイン（又は第２端
子など）とは、互いに電気的に接続されており、Ｘ、トランジスタのソース（又は第１端
子など）、トランジスタのドレイン（又は第２端子など）、Ｙの順序で電気的に接続され
ている。」と表現することができる。または、「トランジスタのソース（又は第１端子な
ど）は、Ｘと電気的に接続され、トランジスタのドレイン（又は第２端子など）はＹと電
気的に接続され、Ｘ、トランジスタのソース（又は第１端子など）、トランジスタのドレ
イン（又は第２端子など）、Ｙは、この順序で電気的に接続されている」と表現すること
ができる。または、「Ｘは、トランジスタのソース（又は第１端子など）とドレイン（又
は第２端子など）とを介して、Ｙと電気的に接続され、Ｘ、トランジスタのソース（又は
第１端子など）、トランジスタのドレイン（又は第２端子など）、Ｙは、この接続順序で
設けられている」と表現することができる。これらの例と同様な表現方法を用いて、回路
構成における接続の順序について規定することにより、トランジスタのソース（又は第１
端子など）と、ドレイン（又は第２端子など）とを、区別して、技術的範囲を決定するこ
とができる。
または、別の表現方法として、例えば、「トランジスタのソース（又は第１端子など）は
、少なくとも第１の接続経路を介して、Ｘと電気的に接続され、前記第１の接続経路は、
第２の接続経路を有しておらず、前記第２の接続経路は、トランジスタを介した、トラン
ジスタのソース（又は第１端子など）とトランジスタのドレイン（又は第２端子など）と
の間の経路であり、前記第１の接続経路は、Ｚ１を介した経路であり、トランジスタのド
レイン（又は第２端子など）は、少なくとも第３の接続経路を介して、Ｙと電気的に接続
され、前記第３の接続経路は、前記第２の接続経路を有しておらず、前記第３の接続経路
は、Ｚ２を介した経路である。」と表現することができる。または、「トランジスタのソ
ース（又は第１端子など）は、少なくとも第１の接続経路によって、Ｚ１を介して、Ｘと
電気的に接続され、前記第１の接続経路は、第２の接続経路を有しておらず、前記第２の
接続経路は、トランジスタを介した接続経路を有し、トランジスタのドレイン（又は第２
端子など）は、少なくとも第３の接続経路によって、Ｚ２を介して、Ｙと電気的に接続さ
れ、前記第３の接続経路は、前記第２の接続経路を有していない。」と表現することがで
きる。または、「トランジスタのソース（又は第１端子など）は、少なくとも第１の電気
的パスによって、Ｚ１を介して、Ｘと電気的に接続され、前記第１の電気的パスは、第２
の電気的パスを有しておらず、前記第２の電気的パスは、トランジスタのソース（又は第
１端子など）からトランジスタのドレイン（又は第２端子など）への電気的パスであり、
トランジスタのドレイン（又は第２端子など）は、少なくとも第３の電気的パスによって
、Ｚ２を介して、Ｙと電気的に接続され、前記第３の電気的パスは、第４の電気的パスを
有しておらず、前記第４の電気的パスは、トランジスタのドレイン（又は第２端子など）
からトランジスタのソース（又は第１端子など）への電気的パスである。」と表現するこ
とができる。これらの例と同様な表現方法を用いて、回路構成における接続経路について
規定することにより、トランジスタのソース（又は第１端子など）と、ドレイン（又は第
２端子など）とを、区別して、技術的範囲を決定することができる。
なお、これらの表現方法は、一例であり、これらの表現方法に限定されない。ここで、Ｘ
、Ｙ、Ｚ１、Ｚ２は、対象物（例えば、装置、素子、回路、配線、電極、端子、導電膜、
層、など）であるとする。
なお、回路図上は独立している構成要素同士が電気的に接続しているように図示されてい
る場合であっても、１つの構成要素が、複数の構成要素の機能を併せ持っている場合もあ
る。例えば配線の一部が電極としても機能する場合は、一の導電膜が、配線の機能、及び
電極の機能の両方の構成要素の機能を併せ持っている。したがって、本明細書における電
気的に接続とは、このような、一の導電膜が、複数の構成要素の機能を併せ持っている場
合も、その範疇に含める。
ＢＧＥ１ バックゲート電極
ＢＧＥ２ バックゲート電極
ＢＧＥ４‐ＢＧＥ７ バックゲート電極
Ｃ１‐Ｃ３ 容量素子
ＣＧ１ 開口
ＣＧ２ 開口
ＣＧ４‐ＣＧ７ 開口
ＤＥ１‐ＤＥ８ ドレイン電極
ＥＬ１ 発光素子
Ｇ１ 信号
Ｇ２ 信号
ＧＥ１‐ＧＥ８ ゲート電極
ＧＬ 配線
ＧＬ１‐ＧＬ４ 配線
Ｌ１‐Ｌ５ 配線
Ｌａ１ チャネル長
Ｌａ２ チャネル長
Ｌｂ１ チャネル長
Ｍ１ トランジスタ
ＭＬ 配線
Ｎ１‐Ｎ３ ノード
ＯＳ１‐ＯＳ８ 酸化物半導体膜
Ｐ１‐Ｐ４ 期間
Ｓ１‐Ｓ５ スイッチ
ＳＥ１‐ＳＥ８ ソース電極
ＴＡ１‐ＴＡ４ トランジスタ
ＴＢ１ トランジスタ
ＴＢ２ トランジスタ
ＴＣ１ トランジスタ
ＴＤ１ トランジスタ
Ｗａ１ チャネル幅
Ｗａ２ チャネル幅
Ｗｂ１ チャネル幅
１０ 画素
２０ａ‐２０ｌ 画素
２１ａ‐２１ｌ 画素
２２ａ‐２２ｌ 画素
２３ａ‐２３ｌ 画素
３０ 基板
３１‐３３ 酸化物半導体膜
３４ 絶縁膜
３５ 絶縁膜
３５ａ 絶縁膜
３５ｂ 絶縁膜
３６ 絶縁膜
４０ 画素部
７０ トランジスタ
７０Ａ トランジスタ
７１ トランジスタ
７２ 基板
７３ 導電膜
７３ａ 導電膜
７３ｂ 導電膜
７４ 絶縁膜
７５ 半導体膜
７６ 絶縁膜
７７ 導電膜
７７ａ 導電膜
７７ｂ 導電膜
７８ 絶縁膜
７９ 絶縁膜
８０ 導電膜
８１ 導電膜
８２ チャネル形成領域
８３ ＬＤＤ領域
８４ 不純物領域
８５ 導電膜
８６ 半導体膜
８７ａ 導電膜
８７ｂ 導電膜
８８ 導電膜
８９ 導電膜
９０ チャネル形成領域
９１ 不純物領域
９３‐９６ 開口
１１０ 駆動回路
１２０ 駆動回路
４０１ 基板
４０５ 基板
４１０ 素子層
４１１ 素子層
４１２ 接着層
４１８ 接着層
４２０ 絶縁膜
４３２ 封止層
４４０ 絶縁膜
４６２ 基板
４６３ 剥離層
４６４ 剥離用接着剤
４６６ 仮支持基板
４６８ レーザ光
５０１ 基板
５０２ 導電膜
５０３ 絶縁膜
５０３ａ 絶縁膜
５０３ｂ 絶縁膜
５０４ 非晶質半導体膜
５０５ ニッケル含有層
５０６ 結晶性半導体膜
５０７ バリア層
５０８ ゲッタリングサイト
５０９ 半導体膜
５１０ 半導体膜
５１１ 絶縁膜
５１２ａ 導電膜
５１２ｂ 導電膜
５１４ マスク
５１５ 導電膜
５１５ａ 下層
５１５ｂ 上層
５１６ 導電膜
５１６ａ 下層
５１６ｂ 上層
５１７ 導電膜
５１７ａ 下層
５１７ｂ 上層
５１８ 導電膜
５１８ａ 下層
５１８ｂ 上層
５２０‐５２５ 不純物領域
５３０ 層間絶縁膜
５３１ トランジスタ
５３２ トランジスタ
５３３ 層間絶縁膜
５３４ 層間絶縁膜
５３５ 配線
５３８ 配線
５４０ 画素電極
５４１ 有機樹脂膜
５４２ 発光層
５４３ 陰極
５４４ 発光素子
５４５ 保護膜
１６０１ パネル
１６０２ 回路基板
１６０３ 接続部
１６０４ 画素部
１６０５ 駆動回路
１６０６ 駆動回路
１６０７ ＣＯＦテープ
１６０８ チップ
２０００ タッチパネル
２００１ タッチパネル
２５０１ 表示装置
２５０２ｔ トランジスタ
２５０３ｃ 容量素子
２５０３ｔ トランジスタ
２５０４ ゲート線駆動回路
２５０５ 画素
２５０９ ＦＰＣ
２５１０ 基板
２５１０ａ 絶縁層
２５１０ｂ 可撓性基板
２５１０ｃ 接着層
２５１１ 配線
２５１９ 端子
２５２１ 絶縁層
２５２８ 隔壁
２５５０ ＥＬ素子
２５６０ 封止層
２５６７ 着色層
２５６８ 遮光層
２５６９ 反射防止層
２５７０ 基板
２５７０ａ 絶縁層
２５７０ｂ 可撓性基板
２５７０ｃ 接着層
２５８０ 発光モジュール
２５９０ 基板
２５９１ 電極
２５９２ 電極
２５９３ 絶縁層
２５９４ 配線
２５９５ タッチセンサ
２５９７ 接着層
２５９８ 配線
２５９９ 接続層
２６０１ パルス電圧出力回路
２６０２ 電流検出回路
２６０３ 容量
２６１１‐２６１３ トランジスタ
２６２１ 電極
２６２２ 電極
５００１ 筐体
５００２ 表示部
５００３ 支持台
５１０１ 筐体
５１０２ 表示部
５１０３ 操作キー
５３０１ 筐体
５３０２ 筐体
５３０３ 表示部
５３０４ 表示部
５３０５ マイクロホン
５３０６ スピーカー
５３０７ 操作キー
５３０８ スタイラス
５６０１ 筐体
５６０２ 表示部
５７０１ 筐体
５７０２ 表示部
５９０１ 筐体
５９０２ 表示部
５９０３ カメラ
５９０４ スピーカー
５９０５ ボタン
５９０６ 外部接続部
５９０７ マイク

Claims (3)

  1. 第１乃至第５トランジスタと、
    第１及び第２容量素子と、
    発光素子と、
    第１乃至第８配線と、を有し、
    前記第１トランジスタは第１ゲート及び第２ゲートを有し、
    前記第１ゲートと前記第２ゲートとは、前記第１トランジスタのチャネル形成領域を間に介して、互いに重なる領域を有し、
    前記第１トランジスタのソース又はドレインの一方は、前記第３配線に電気的に接続され、
    前記第２トランジスタのソース又はドレインの一方は、前記第１配線に電気的に接続され、
    前記第２トランジスタのソース又はドレインの他方は、前記第１ゲートに電気的に接続され、
    前記第２トランジスタのゲートは、前記第６配線に電気的に接続され、
    前記第３トランジスタのソース又はドレインの一方は、前記第２配線に電気的に接続され、
    前記第３トランジスタのソース又はドレインの他方は、前記第２ゲートに電気的に接続され、
    前記第３トランジスタのゲートは、前記第７配線に電気的に接続され、
    前記第４トランジスタのソース又はドレインの一方は、前記第１ゲートに電気的に接続され、
    前記第４トランジスタのソース又はドレインの他方は、前記第１トランジスタのソース又はドレインの他方に電気的に接続され、
    前記第４トランジスタのゲートは、前記第７配線に電気的に接続され、
    前記第５トランジスタのソース又はドレインの一方は、前記第５配線に電気的に接続され、
    前記第５トランジスタのソース又はドレインの他方は、前記第１トランジスタのソース又はドレインの他方に電気的に接続され、
    前記第５トランジスタのゲートは、前記第８配線に電気的に接続され、
    前記第１容量素子の第１端子は、前記第１ゲートに電気的に接続され、
    前記第１容量素子の第２端子は、前記第１トランジスタのソース又はドレインの他方に電気的に接続され、
    前記第２容量素子の第１端子は、前記第１ゲートに電気的に接続され、
    前記第２容量素子の第２端子は、前記第２ゲートに電気的に接続され、
    前記発光素子の第１端子は、前記第１トランジスタのソース又はドレインの他方に電気的に接続され、
    前記発光素子の第２端子は、前記第４配線に電気的に接続される表示装置。
  2. 請求項１において、
    前記第１乃至第５トランジスタはｎチャネル型である表示装置。
  3. 請求項１又は請求項２において、
    前記チャネル形成領域は酸化物半導体を有することを特徴とする表示装置。
JP2020113860A 2015-05-05 2020-07-01 表示装置 Active JP6896918B2 (ja)

Priority Applications (2)

Application Number Priority Date Filing Date Title
JP2021096624A JP2021170111A (ja) 2015-05-05 2021-06-09 表示装置
JP2022205371A JP2023055690A (ja) 2015-05-05 2022-12-22 表示装置

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
JP2015094518 2015-05-05
JP2015094518 2015-05-05
JP2016092858A JP6727909B2 (ja) 2015-05-05 2016-05-03 表示装置

Related Parent Applications (1)

Application Number Title Priority Date Filing Date
JP2016092858A Division JP6727909B2 (ja) 2015-05-05 2016-05-03 表示装置

Related Child Applications (1)

Application Number Title Priority Date Filing Date
JP2021096624A Division JP2021170111A (ja) 2015-05-05 2021-06-09 表示装置

Publications (2)

Publication Number Publication Date
JP2020201487A JP2020201487A (ja) 2020-12-17
JP6896918B2 true JP6896918B2 (ja) 2021-06-30

Family

ID=57222873

Family Applications (4)

Application Number Title Priority Date Filing Date
JP2016092858A Active JP6727909B2 (ja) 2015-05-05 2016-05-03 表示装置
JP2020113860A Active JP6896918B2 (ja) 2015-05-05 2020-07-01 表示装置
JP2021096624A Withdrawn JP2021170111A (ja) 2015-05-05 2021-06-09 表示装置
JP2022205371A Withdrawn JP2023055690A (ja) 2015-05-05 2022-12-22 表示装置

Family Applications Before (1)

Application Number Title Priority Date Filing Date
JP2016092858A Active JP6727909B2 (ja) 2015-05-05 2016-05-03 表示装置

Family Applications After (2)

Application Number Title Priority Date Filing Date
JP2021096624A Withdrawn JP2021170111A (ja) 2015-05-05 2021-06-09 表示装置
JP2022205371A Withdrawn JP2023055690A (ja) 2015-05-05 2022-12-22 表示装置

Country Status (2)

Country Link
US (1) US9666655B2 (ja)
JP (4) JP6727909B2 (ja)

Families Citing this family (27)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2017010000A (ja) 2015-04-13 2017-01-12 株式会社半導体エネルギー研究所 表示装置
US10403204B2 (en) 2016-07-12 2019-09-03 Semiconductor Energy Laboratory Co., Ltd. Display device, display module, electronic device, and method for driving display device
EP3367374A1 (en) * 2017-02-28 2018-08-29 IMEC vzw An active matrix display and a method for threshold voltage compensation in an active matrix display
CN107358915B (zh) * 2017-08-11 2020-01-07 上海天马有机发光显示技术有限公司 一种像素电路、其驱动方法、显示面板及显示装置
CN107591127B (zh) 2017-10-13 2019-06-04 京东方科技集团股份有限公司 像素电路、阵列基板、有机电致发光显示面板及显示装置
JP7090412B2 (ja) 2017-10-30 2022-06-24 ソニーセミコンダクタソリューションズ株式会社 画素回路、表示装置、画素回路の駆動方法および電子機器
CN107767814B (zh) * 2017-11-27 2020-02-21 合肥鑫晟光电科技有限公司 像素电路、显示装置和双栅驱动晶体管
US11922859B2 (en) * 2018-05-17 2024-03-05 Semiconductor Energy Laboratory Co., Ltd. Display panel, display device, input/output device, and data processing device
CN109273490B (zh) * 2018-08-20 2020-11-24 武汉华星光电半导体显示技术有限公司 一种显示面板及其制备方法
CN112714960A (zh) * 2018-09-18 2021-04-27 夏普株式会社 显示装置
KR102616771B1 (ko) * 2019-01-17 2023-12-22 삼성디스플레이 주식회사 화소 회로
US20220101781A1 (en) 2019-01-29 2022-03-31 Osram Opto Semiconductors Gmbh Video wall, driver circuits, controls and method thereof
KR20210012100A (ko) * 2019-07-23 2021-02-03 삼성디스플레이 주식회사 디스플레이 장치
GB2587793B (en) * 2019-08-21 2023-03-22 Pragmatic Printing Ltd Electronic circuit comprising transistor and resistor
KR20210035936A (ko) * 2019-09-24 2021-04-02 삼성디스플레이 주식회사 화소 회로 및 이를 포함하는 표시 장치
JP7253796B2 (ja) * 2019-10-28 2023-04-07 株式会社Joled 画素回路、及び、表示装置
JPWO2021220141A1 (ja) 2020-05-01 2021-11-04
CN111952359B (zh) * 2020-07-03 2023-03-31 合肥维信诺科技有限公司 显示面板及显示设备
TW202211195A (zh) 2020-08-12 2022-03-16 日商半導體能源研究所股份有限公司 顯示裝置、其工作方法以及電子裝置
CN112175220B (zh) * 2020-09-03 2023-01-03 广东以色列理工学院 耐高温的改性聚丙烯薄膜及其制备方法和应用
KR20220034294A (ko) * 2020-09-10 2022-03-18 삼성디스플레이 주식회사 표시 장치 및 이의 제조 방법
US12051366B2 (en) * 2021-02-20 2024-07-30 Chengdu Boe Optoelectronics Technology Co., Ltd. Display panel including a shield electrode connected to a constant voltage line and display device
US12009432B2 (en) * 2021-03-05 2024-06-11 Semiconductor Energy Laboratory Co., Ltd. Transistor and display device
CN115602113A (zh) * 2021-07-08 2023-01-13 乐金显示有限公司（Kr） 像素电路和包括该像素电路的显示装置
KR20230009053A (ko) * 2021-07-08 2023-01-17 엘지디스플레이 주식회사 픽셀 회로와 이를 이용한 픽셀 구동 방법 및 표시장치
CN115116395A (zh) * 2022-07-15 2022-09-27 惠州华星光电显示有限公司 驱动电路、驱动方法及显示面板
CN115565482A (zh) * 2022-10-10 2023-01-03 深圳市华星光电半导体显示技术有限公司 补偿电路、驱动方法及显示面板

Family Cites Families (29)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2003195810A (ja) 2001-12-28 2003-07-09 Casio Comput Co Ltd 駆動回路、駆動装置及び光学要素の駆動方法
JP4734529B2 (ja) 2003-02-24 2011-07-27 奇美電子股▲ふん▼有限公司 表示装置
JP4257971B2 (ja) * 2003-03-27 2009-04-30 独立行政法人産業技術総合研究所 二重ゲート電界効果トランジスタのゲート信号印加方法
US8937580B2 (en) 2003-08-08 2015-01-20 Semiconductor Energy Laboratory Co., Ltd. Driving method of light emitting device and light emitting device
EP1995787A3 (en) 2005-09-29 2012-01-18 Semiconductor Energy Laboratory Co, Ltd. Semiconductor device having oxide semiconductor layer and manufacturing method therof
TWI442368B (zh) 2006-10-26 2014-06-21 Semiconductor Energy Lab 電子裝置，顯示裝置，和半導體裝置，以及其驅動方法
US9000441B2 (en) 2008-08-05 2015-04-07 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and display device
KR101799601B1 (ko) 2008-10-16 2017-11-20 가부시키가이샤 한도오따이 에네루기 켄큐쇼 발광 표시 장치
KR20160072845A (ko) 2008-10-24 2016-06-23 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 그 제조 방법
US8106400B2 (en) 2008-10-24 2012-01-31 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
JP5642447B2 (ja) 2009-08-07 2014-12-17 株式会社半導体エネルギー研究所 半導体装置
JP5663231B2 (ja) 2009-08-07 2015-02-04 株式会社半導体エネルギー研究所 発光装置
WO2011027701A1 (en) 2009-09-04 2011-03-10 Semiconductor Energy Laboratory Co., Ltd. Light-emitting device and method for manufacturing the same
WO2011027702A1 (en) 2009-09-04 2011-03-10 Semiconductor Energy Laboratory Co., Ltd. Light-emitting device and method for manufacturing the same
KR102528026B1 (ko) 2009-09-04 2023-05-03 가부시키가이샤 한도오따이 에네루기 켄큐쇼 발광 장치 및 발광 장치를 제작하기 위한 방법
KR101979327B1 (ko) 2009-09-16 2019-05-16 가부시키가이샤 한도오따이 에네루기 켄큐쇼 발광 장치 및 이의 제조 방법
KR102148664B1 (ko) 2009-11-06 2020-08-28 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 그 제작 방법
KR101857693B1 (ko) 2009-12-04 2018-05-14 가부시키가이샤 한도오따이 에네루기 켄큐쇼 표시 장치
JP5891492B2 (ja) * 2011-06-22 2016-03-23 株式会社Ｊｏｌｅｄ 表示素子、表示装置、及び、電子機器
KR20220135256A (ko) 2011-07-22 2022-10-06 가부시키가이샤 한도오따이 에네루기 켄큐쇼 발광 장치
JP6099336B2 (ja) 2011-09-14 2017-03-22 株式会社半導体エネルギー研究所 発光装置
JP5832399B2 (ja) 2011-09-16 2015-12-16 株式会社半導体エネルギー研究所 発光装置
TWI460705B (zh) * 2012-09-17 2014-11-11 Innocom Tech Shenzhen Co Ltd 顯示裝置及其調光方法
JP6406926B2 (ja) * 2013-09-04 2018-10-17 株式会社半導体エネルギー研究所 半導体装置
JP6570825B2 (ja) 2013-12-12 2019-09-04 株式会社半導体エネルギー研究所 電子機器
KR20220046701A (ko) * 2013-12-27 2022-04-14 가부시키가이샤 한도오따이 에네루기 켄큐쇼 발광 장치
KR102091485B1 (ko) * 2013-12-30 2020-03-20 엘지디스플레이 주식회사 유기 발광 표시 장치 및 그의 구동 방법
JP6360775B2 (ja) * 2014-10-29 2018-07-18 Ｋｙｂ株式会社 ロータの製造方法
JP2017010000A (ja) 2015-04-13 2017-01-12 株式会社半導体エネルギー研究所 表示装置

Also Published As

Publication number Publication date
US9666655B2 (en) 2017-05-30
JP2020201487A (ja) 2020-12-17
JP6727909B2 (ja) 2020-07-22
JP2023055690A (ja) 2023-04-18
JP2016212418A (ja) 2016-12-15
JP2021170111A (ja) 2021-10-28
US20160329392A1 (en) 2016-11-10

Similar Documents

Publication Publication Date Title
JP6896918B2 (ja) 表示装置
US10002972B2 (en) OLED display device comprising dual gate transistor
JP6570825B2 (ja) 電子機器
JP2020204780A (ja) 表示装置の駆動方法
JP6727794B2 (ja) 半導体装置
US9916791B2 (en) Display device, electronic device, and method for driving display device
JP7462391B2 (ja) 半導体装置
CN112997335A (zh) 半导体装置
JP2024099623A (ja) 半導体装置
JP7237859B2 (ja) 半導体装置の作製方法
CN112242448A (zh) 半导体装置
JP7297124B2 (ja) 発光装置
CN113519065A (zh) 半导体装置
KR20230056797A (ko) 반도체 장치의 제작 방법
JP2024138319A (ja) 表示装置
CN112514079B (en) Semiconductor device with a semiconductor device having a plurality of semiconductor chips
JP2018098291A (ja) 半導体装置、及び半導体装置の動作方法

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20200730

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20210414

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20210511

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20210609

R150 Certificate of patent or registration of utility model

Ref document number: 6896918

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250