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Description
ュファクチャ、又は組成物(コンポジション・オブ・マター)に関する。また、本発明の
一態様は、半導体装置、発光装置、蓄電装置、記憶装置、それらの駆動方法又はそれらの
製造方法に関する。特に、本発明の一態様は、酸化物半導体を含む半導体装置、表示装置
、又は発光装置に関する。
全般を指す。表示装置、電気光学装置、半導体回路及び電子機器は、半導体装置を有する
場合がある。
メーカーによって異なるが、通常、少なくとも発光素子と、画素へのビデオ信号の入力を
制御するトランジスタ(スイッチング用トランジスタ)と、該発光素子に供給する電流値
を制御するトランジスタ(駆動用トランジスタ)が各画素に設けられている。
作製工程において、半導体膜に一導電性を付与する不純物元素の添加などの工程を、一部
省略することができる。下記の特許文献1には、nチャネル型トランジスタのみで画素が
構成されている発光素子型ディスプレイについて、記載されている。
給する電流値を制御するトランジスタ(駆動用トランジスタ)のしきい値電圧のばらつき
が、発光素子の輝度に反映されやすい。上記しきい値電圧のばらつきが発光素子の輝度に
与える影響を防ぐための回路構成が、下記の特許文献2に記載されている。
タの数が多い。そのため、高精細化が難く、また、ボトムエミッション構造(トランジス
タが設けられた基板を介して、光を取り出す構造)の場合、発光素子の光がトランジスタ
に遮られ、開口率が小さくなってしまう。
らつきによる画素間の輝度のばらつきが抑えられる、表示装置の提供を課題の一つとする
。また、本発明の一態様は、高精細な表示装置の提供を課題の一つとする。また、本発明
の一態様は、開口率の高い表示装置の提供を課題の一つとする。
提供することを課題の一とする。
態様は、これらの課題の全て解決する必要はない。また、列記した以外の課題が、明細書
、図面、請求項などの記載から、自ずと明らかとなるものであり、これらの課題も、本発
明の一形態の課題となり得る。
装置である。トランジスタは第1ゲート及び第2ゲートを有する。第1ゲートと第2ゲー
トとは、トランジスタのチャネル形成領域を間に介して、互いに重なる領域を有すること
が好ましい。トランジスタの第1端子は第1電位が与えられる。第1容量素子の第1端子
は、第1ゲートに電気的に接続される。第1容量素子の第2端子は、トランジスタの第2
端子に電気的に接続される。第2容量素子の第1端子は、第1ゲートに電気的に接続され
る。第2容量素子の第2端子は、第2ゲートに電気的に接続される。発光素子の第1端子
は、トランジスタの第2端子に電気的に接続される。発光素子の第2端子は第2電位が与
えられる。
、発光素子と、第1乃至第5配線とを有する表示装置である。トランジスタは第1ゲート
及び第2ゲートを有する。第1ゲートと第2ゲートとは、トランジスタのチャネル形成領
域を間に介して、互いに重なる領域を有することが好ましい。トランジスタの第1端子は
、第3配線に電気的に接続される。第1スイッチは、第1配線と第1ゲートとの導通状態
を制御する機能を有する。第2スイッチは、第2配線と第2ゲートとの導通状態を制御す
る機能を有する。第3スイッチは、第1ゲートとトランジスタの第2端子との導通状態を
制御する機能を有する。第4スイッチは、第5配線とトランジスタの第2端子との導通状
態を制御する機能を有する。第1容量素子の第1端子は、第1ゲートに電気的に接続され
る。第1容量素子の第2端子は、トランジスタの第2端子に電気的に接続される。第2容
量素子の第1端子は、第1ゲートに電気的に接続される。第2容量素子の第2端子は、第
2ゲートに電気的に接続される。発光素子の第1端子は、トランジスタの第2端子に電気
的に接続される。発光素子の第2端子は、第4配線に電気的に接続される。
導体を有するトランジスタであることが好ましい。
、発光素子と、第1乃至第5配線と、を有する表示装置である。トランジスタは第1ゲー
ト及び第2ゲートを有する。第1ゲートと第2ゲートとは、トランジスタのチャネル形成
領域を間に介して、互いに重なる領域を有することが好ましい。トランジスタの第1端子
は、第3配線に電気的に接続される。第1スイッチは、第1配線と第1ゲートとの導通状
態を制御する機能を有する。第2スイッチは、第2配線と第2ゲートとの導通状態を制御
する機能を有する。第3スイッチは、第5配線とトランジスタの第2端子との導通状態を
制御する機能を有する。第1容量素子の第1端子は、第1ゲートに電気的に接続される。
第1容量素子の第2端子は、トランジスタの第2端子に電気的に接続される。第2容量素
子の第1端子は、第1ゲートに電気的に接続される。第2容量素子の第2端子は、第2ゲ
ートに電気的に接続される。発光素子の第1端子は、トランジスタの第2端子に電気的に
接続される。発光素子の第2端子は、第4配線に電気的に接続される。
導体を有するトランジスタであることが好ましい。
、発光素子と、第1乃至第4配線と、を有する表示装置である。トランジスタは第1ゲー
ト及び第2ゲートを有する。第1ゲートと第2ゲートとは、トランジスタのチャネル形成
領域を間に介して、互いに重なる領域を有することが好ましい。トランジスタの第1端子
は、第3配線に電気的に接続される。第1スイッチは、第1配線と第1ゲートとの導通状
態を制御する機能を有する。第2スイッチは、第2配線と第2ゲートとの導通状態を制御
する機能を有する。第3スイッチは、第1ゲートとトランジスタの第2端子との導通状態
を制御する機能を有する。第1容量素子の第1端子は、第1ゲートに電気的に接続される
。第1容量素子の第2端子は、トランジスタの第2端子に電気的に接続される。第2容量
素子の第1端子は、第1ゲートに電気的に接続される。第2容量素子の第2端子は、第2
ゲートに電気的に接続される。発光素子の第1端子は、トランジスタの第2端子に電気的
に接続される。発光素子の第2端子は、第4配線に電気的に接続される。
導体を有するトランジスタであることが好ましい。
、発光素子と、第1乃至第4配線と、を有する表示装置である。トランジスタは第1ゲー
ト及び第2ゲートを有する。第1ゲートと第2ゲートとは、トランジスタのチャネル形成
領域を間に介して、互いに重なる領域を有することが好ましい。トランジスタの第1端子
は、第3配線に電気的に接続される。第1スイッチは、第1配線と第1ゲートとの導通状
態を制御する機能を有する。第2スイッチは、第2配線と第2ゲートとの導通状態を制御
する機能を有する。第1容量素子の第1端子は、第1ゲートに電気的に接続される。第1
容量素子の第2端子は、トランジスタの第2端子に電気的に接続される。第2容量素子の
第1端子は、第1ゲートに電気的に接続される。第2容量素子の第2端子は、第2ゲート
に電気的に接続される。発光素子の第1端子は、トランジスタの第2端子に電気的に接続
される。発光素子の第2端子は、第4配線に電気的に接続される。
導体を有するトランジスタであることが好ましい。
キーのうちの少なくとも1つと、を有する電子機器である。
度のばらつきが抑えられる、表示装置の提供が可能になる。また、本発明の一態様により
、高精細な表示装置の提供が可能になる。本発明の一態様により、開口率の高い表示装置
の提供が可能になる。
供することが可能になる。
態様は、これらの効果の全てを有する必要はない。なお、これら以外の効果は、明細書、
図面、請求項などの記載から、自ずと明らかとなるものであり、明細書、図面、請求項な
どの記載から、これら以外の効果を抽出することが可能である。
る態様で実施することが可能であり、趣旨及びその範囲から逸脱することなくその形態及
び詳細を様々に変更し得ることは当業者であれば容易に理解される。従って、本発明は、
以下の実施の形態の記載内容に限定して解釈されるものではない。
。また、1つの実施の形態や実施例の中に、複数の構成例が示される場合は、互い構成例
を適宜組み合わせることが可能である。
場合がある。よって、必ずしもそのスケールに限定されない。なお図面は、理想的な例を
模式的に示したものであり、図面に示す形状または値などに限定されない。
を、「ソースまたはドレインの一方」(又は第1電極、又は第1端子)と表記し、ソース
とドレインとの他方を「ソースまたはドレインの他方」(又は第2電極、又は第2端子)
と表記している。これは、トランジスタのソースとドレインは、トランジスタの構造又は
動作条件等によって変わるためである。なおトランジスタのソースとドレインの呼称につ
いては、ソース(ドレイン)端子や、ソース(ドレイン)電極等、状況に応じて適切に言
い換えることができる。
ときのドレイン電流をいう。オン状態とは、特に断りがない場合、nチャネル型トランジ
スタでは、ゲートとソースの間の電圧差(VGS)がトランジスタのしきい値電圧(Vt
h)以上の状態、pチャネル型トランジスタでは、VGSがVth以下の状態をいう。例
えば、nチャネル型のトランジスタのオン電流とは、VGSがVth以上のときのドレイ
ン電流を言う場合がある。また、トランジスタのオン電流は、ドレインとソースの間の電
圧(VDS)に依存する場合がある。
ときのドレイン電流をいう。オフ状態とは、特に断りがない場合、nチャネル型トランジ
スタでは、VGSがVthよりも低い状態、pチャネル型トランジスタでは、VGSがV
thよりも高い状態をいう。例えば、nチャネル型のトランジスタのオフ電流とは、VG
SがVthよりも低いときのドレイン電流を言う場合がある。トランジスタのオフ電流は
、VGSに依存する場合がある。従って、トランジスタのオフ電流が10−21A未満で
ある、とは、トランジスタのオフ電流が10−21A未満となるVGSの値が存在するこ
とを言う場合がある。
フ電流は、特に記載がない場合、VDSの絶対値が0.1V、0.8V、1V、1.2V
、1.8V,2.5V,3V、3.3V、10V、12V、16V、または20Vにおけ
るオフ電流を表す場合がある。または、当該トランジスタが含まれる半導体装置等におい
て使用されるVDSにおけるオフ電流、を表す場合がある。
ル(又はGND)と呼ぶ場合がある。
本実施の形態では、本発明の一態様に係る表示装置の構成例について説明を行う。
図1に本発明の一様態に係る表示装置が有する画素の基本構成を示す。図1に示す画素1
0は、トランジスタM1と、容量素子C1と、容量素子C2と、発光素子EL1と、を有
する。
、トランジスタM1のチャネル形成領域を間に介して、互いに重なる領域を有する。また
、トランジスタM1はソースまたはドレインの一方として機能する第1端子と、ソースま
たはドレインの他方として機能する第2端子を有する。
コン、酸化物半導体(OS:Oxide Semiconductor)、有機半導体な
どを有することが好ましい。特に、チャネル形成領域にOSを有するトランジスタ(以下
、OSトランジスタ)は、製造工程による素子ごとのばらつきが少なく好ましい。
Organic Light Emitting Diode)などの、電流または電圧
によって輝度が制御される素子をその範疇に含んでいる。例えば、OLEDは、EL(E
lectroluminescence)層と、陽極と、陰極とを少なくとも有している
。EL層は陽極と陰極の間に設けられた単層または複数の層で構成されており、これらの
層の中に、発光性の物質を含む発光層を少なくとも含んでいる。EL層は、陰極と陽極間
の電位差が、発光素子EL1のしきい値電圧以上になったときに供給される電流により、
エレクトロルミネッセンスが得られる。以降、発光素子EL1の上記しきい値電圧をVE
Lと表記する。エレクトロルミネッセンスには、一重項励起状態から基底状態に戻る際の
発光(蛍光)と三重項励起状態から基底状態に戻る際の発光(リン光)とが含まれる。
他方が共通電極として機能する。図1では、発光素子EL1の陽極を画素電極として用い
、発光素子EL1の陰極を共通電極として用いた構成を例示している。
、第1ゲートに電気的に接続され、容量素子C1の第2端子は、トランジスタM1の第2
端子に電気的に接続される。容量素子C2の第1端子は、第1ゲートに電気的に接続され
、容量素子C2の第2端子は、第2ゲートに電気的に接続される。発光素子EL1の第1
端子(陽極)は、トランジスタM1の第2端子に電気的に接続され、発光素子EL1の第
2端子(陰極)には電位VCATが与えられる。
ATよりも高電位であることが好ましい。特に、トランジスタM1のしきい値電圧をVt
hと表すと、VANOは、VCATに、VELとVthを足し合わせた電圧よりも高いこ
とが好ましい。
Tが与えられると、第1ゲートに与えられる画像信号に従ってトランジスタM1のドレイ
ン電流の値が定まる。上記ドレイン電流が発光素子EL1に供給されることで、発光素子
EL1は発光の状態となる。
有する。すなわち、容量素子C1は、トランジスタM1の第1ゲートとソースとの電位差
を保持する機能を有する。また、容量素子C2は、第1ゲートと第2ゲートとの電位差を
保持する機能を有する。
に、トランジスタM1のしきい値電圧を補正し、異なる画素の間で、しきい値電圧がばら
つくことを防ぐ。また、画像信号に応じた電位が第2ゲートにも与えられることで、トラ
ンジスタM1は、Dual−Gate駆動を行い、オン電流を高めることが可能になる。
、同時に高電位(または低電位)が印加される状態をいう。
成例について説明を行う。
図2(A)に、本発明の一態様に係る表示装置が有する画素20aの構成例を示す。図2
(A)に示す画素20aは、トランジスタM1と、スイッチS1と、スイッチS2と、ス
イッチS3と、スイッチS4と、容量素子C1と、容量素子C2と、発光素子EL1とを
有する。画素20aは、画素10にスイッチS1乃至S4を追加したものである。また、
画素20aは、配線L1と、配線L2と、配線L3、配線L4及び配線L5に電気的に接
続されている。
ができる。或いは、スイッチS1乃至S4は、単数または複数のトランジスタに加えて、
容量素子を用いていても良い。
S2は、配線L2と第2ゲートとの導通状態を制御する機能を有する。スイッチS3は、
第1ゲートとトランジスタM1の第2端子との導通状態を制御する機能を有する。スイッ
チS4は、配線L5とトランジスタM1の第2端子との導通状態を制御する機能を有する
。
子EL1の第2端子は、配線L4に電気的に接続される。
イッチS1乃至S4をnチャネル型トランジスタに置き換えた場合の回路図を示している
。スイッチS1のゲートは、配線GL1に電気的に接続され、スイッチS2のゲートは、
配線GL2に電気的に接続され、スイッチS3のゲートは、配線GL2に電気的に接続さ
れ、スイッチS4のゲートは、配線GL3に電気的に接続される。配線GL1乃至GL3
にHレベルが与えられると、それぞれに接続されたスイッチはオン状態になり、配線GL
1乃至GL3にLレベルが与えられると、それぞれに接続されたスイッチはオフ状態にな
る。
ここで、オフ電流が低いとは、室温において、ソースとドレインとの間の電圧を3Vとし
、チャネル幅1μmあたりの規格化されたオフ電流が10×10−21A以下であること
をいう。スイッチS1乃至S4にオフ電流が低いトランジスタを用いることで、入力され
た画像情報を画素に保持し続けることが可能になり、静止画像を表示し続ける限りにおい
て、画像情報の書き換え頻度を減らし、表示装置の省電力化を図ることが可能になる。
バンドギャップ半導体(バンドギャップが2.2eV以上の半導体、例えば、炭化ケイ素
、窒化ガリウム、ダイヤモンドなど)を用いたトランジスタが挙げられる。
次に、画素20aの動作の一例について、図3乃至図5を用いて説明を行う。
る電位と、配線L3に与えられる電位のタイミングチャートを示す。図3に示すタイミン
グチャートは、期間P1乃至P4を有する。また、図4(A)は期間P1における画素2
0aの状態を、図4(B)は期間P2における画素20aの状態を、図4(C)は期間P
3における画素20aの状態を、それぞれ示したものである。なお、図4(A)乃至(C
)では、画素20aの動作を分かりやすく示すために、スイッチS1乃至S4を、それぞ
れスイッチとして図示している。
きい値電圧を0Vに固定する期間である。期間P3は、画素20aにデータを書き込む期
間である。期間P4は、画素20aが発光する期間である。
1端子との結節点をノードN1と示し、トランジスタM1の第2ゲートと、容量素子C2
の第2端子との結節点をノードN2と示し、トランジスタM1の第2端子と、容量素子C
1の第2端子と、発光素子EL1の第1端子との結節点をノードN3と示している。
1とノードN3との電位差)をVGSと表し、トランジスタM1の第2ゲートと第2端子
間の電位差(ノードN2とノードN3との電位差)をVBGSと表す。
えられ、配線L3に電位VANOが与えられ、配線L4に電位VCATが与えられ、配線
L5に電位V1が与えられる。
GL2にHレベルが与えられ、配線GL3にHレベルが与えられる。スイッチS2乃至ス
イッチS4はオンになり、スイッチS1はオフとなる(図4(A))。
N1及びN3にはV1が与えられ、ノードN2にはV0が与えられる。また、期間P1に
おいて、発光素子EL1を発光させないために、V1は十分に小さいことが好ましい。特
に、V1−VCATは、VEL(発光素子EL1のしきい値電圧)よりも小さいことが好
ましい。
用いて説明を行う。図5はVthのVBGS依存性を示している。VBGSが大きいほど
、Vthはマイナスにシフトすることがわかる。期間P1のVBGS=V0−V1におけ
るVthをVth1とする。Vth1を負の値とするために、V0−V1は十分に大きい
ことが好ましい。Vth1が負の値をとることで、トランジスタM1は、VGS=0Vに
おいて、オン状態をとる。
線GL1及びGL3にLレベルが与えられ、配線GL2にHレベルが与えられる。スイッ
チS1及びS4はオフになり、スイッチS2及びS3はオンとなる(図4(B))。
昇するにつれて、VBGSは小さくなり、図5より、トランジスタM1のVthはVth
1からプラスシフトする。容量素子C1により、VGSは0Vに保たれているため、Vt
h=0Vのとき、VGS=Vthとなり、トランジスタM1はオフ状態になり、ノードN
3の電位上昇は止まる。
立つ。
Vth=0の場合、VBGS=Vth0/αと表すことができる(図5)。
VCATは、Vth0/α+VELよりも小さい値であることが好ましい。
にHレベルが与えられ、配線GL2にLレベルが与えられる。スイッチS1及びS4はオ
ンになり、スイッチS2及びS3はオフになる。ノードN1は、スイッチS1を介してV
DATAが与えられ、ノードN3は、スイッチS4を介して再びV1が与えられる(図4
(C))。VGS=VDATA−V1となる。
る。従って、VBGS=VDATA+Vth0/α−V1となる。トランジスタM1は、
第1ゲート及び第2ゲートに、VDATAに依存した電位が与えられる。すなわち、トラ
ンジスタM1はDual−Gateで駆動される状態になる。Dual−Gateで駆動
されたトランジスタは、Single−Gateで駆動されるトランジスタと比べて、オ
ン電流が大きい。
発光を行う。配線GL1乃至GL3にLレベルが与えられ、スイッチS1乃至S4はオフ
になる。
素子EL1は、トランジスタM1のVthに依存しない発光を得ることが可能になる。ま
た、トランジスタM1は、Dual−Gate駆動を行うため、より大電流を流すことが
可能になる。
チャネル幅で大電流を流すことが可能になり、トランジスタM1の占有面積を小さくする
ことが可能になる。トランジスタM1の占有面積を小さくすることができれば、画素20
aの占有面積を小さくすることが可能になり、より高精細な表示装置を提供することが可
能になる。
ムエミッション構造の場合)、トランジスタM1の占有面積を小さくすることで、表示装
置の開口率を大きくすることが可能になり、より表示品位の高い表示装置を提供すること
が可能になる。
PIXを、外部回路に供給してもよい。外部回路は電流IPIXの値に応じて、補正信号
を配線L1に供給することが可能である。上記構成にすることで、画素20aは、トラン
ジスタM1のVthだけでなく、トランジスタM1の移動度に起因するばらつきを補正す
ることが可能になる。
示装置を提供することが可能になる。また、より高精細な表示装置を提供することが可能
になる。また、より開口率の高い表示装置を提供することが可能になる。また、より表示
品位の高い表示装置を提供することが可能になる。
図2(A)に示す画素20aは、スイッチS3を省略してもよい。その場合の構成例を図
6(A)に示す。
A)に示す画素21aは、トランジスタM1と、スイッチS1と、スイッチS2と、スイ
ッチS4と、容量素子C1と、容量素子C2と、発光素子EL1とを有する。また、画素
21aは、配線L1と、配線L2と、配線L3、配線L4及び配線L5に電気的に接続さ
れている。トランジスタM1は、第1ゲートと第2ゲートを有する。第1ゲートと第2ゲ
ートとは、トランジスタM1のチャネル形成領域を間に介して、互いに重なる領域を有す
る。
イッチS1、S2及びS4をnチャネル型トランジスタに置き換えた場合の回路図を示し
ている。スイッチS1のゲートは配線GL1に電気的に接続され、スイッチS2のゲート
は配線GL2に電気的に接続され、スイッチS4のゲートは配線GL3に電気的に接続さ
れる。
外に設定できる点で、図2に示す画素20aと異なる。その他の構成は、画素20aと同
一であり、画素20aの記載を参酌すればよい。
次に、画素21aの動作の一例について、図7乃至図8を用いて説明を行う。なお、図8
は、電位(または電位差)に、図4と共通の符号を用いることで、同じ電位(または電位
差)を表すことにする。
L3に与えられる電位のタイミングチャートを示す。図7に示すタイミングチャートは、
期間P1乃至P4を有する。また、図8(A)は期間P1における画素21aの状態を、
図8(B)は期間P2における画素21aの状態を、図8(C)は期間P3における画素
21aの状態を、それぞれ示している。なお、図8(A)乃至(C)では、画素21aの
動作を分かりやすく示すために、スイッチS1、S2及びS4を、それぞれスイッチとし
て図示している。
きい値電圧をV2−V1に固定する期間である。期間P3は、画素21aにデータを書き
込む期間である。期間P4は、画素21aが発光する期間である。
1端子と、容量素子C2の第1端子との結節点をノードN1と示し、トランジスタM1の
第2ゲートと、容量素子C2の第2端子との結節点をノードN2と示し、トランジスタM
1の第2端子と、容量素子C1の第2端子と、発光素子EL1の第1端子との結節点をノ
ードN3と示している。
、配線L4にVCATが与えられ、配線L5にV1が与えられる。
GL2にHレベルが与えられ、配線GL3にHレベルが与えられる。スイッチS1、S2
及びS4はオンになる(図8(A))。
えられ、ノードN2にV0が与えられ、ノードN3にV1が与えられる。このとき、VG
S=V2−V1、VBGS=V0−V1となる。またトランジスタM1のしきい値はVt
h1になる。
る。配線GL1及びGL3にLレベルが与えられ、配線GL2にHレベルが与えられる。
スイッチS1及びS4はオフになり、スイッチS2はオンとなる。ノードN2はV0が与
えられる(図8(B))。
1により、VGSはV2−V1に保たれているため、Vth=V2−V1のとき、VGS
=Vthとなり、トランジスタM1はオフ状態になり、ノードN3の電位上昇は止まる。
このときのVBGSは(Vth0−V2+V1)/αになる(図5、図8(B))。
にHレベルが与えられ、配線GL2にLレベルが与えられる。スイッチS1及びS4はオ
ンになり、スイッチS2はオフになる。ノードN1は、スイッチS1を介してVDATA
が与えられ、ノードN3は、スイッチS4を介して再びV1が与えられる。このとき、V
GS=VDATA−V1、VBGS=VDATA−V2+(Vth0−V2+V1)/α
となる(図8(C))。
れる。すなわち、トランジスタM1はDual−Gateで駆動される状態になる。
、発光素子EL1は、トランジスタM1のVthに依存しない発光を得ることが可能にな
る。また、トランジスタM1は、Dual−Gate駆動を行うため、より大電流を流す
ことが可能になる。
チャネル幅で大電流を流すことが可能になり、トランジスタM1の占有面積を小さくする
ことが可能になる。トランジスタM1の占有面積を小さくすることができれば、画素21
aの占有面積を小さくすることが可能になり、より高精細な表示装置を提供することが可
能になる。
1の占有面積を小さくすることで、表示装置の開口率を大きくすることが可能になり、よ
り表示品位の高い表示装置を提供することが可能になる。
PIXを、外部回路に供給してもよい。外部回路は電流IPIXの値に応じて、補正信号
を配線L1に供給することが可能である。上記構成にすることで、画素21aは、トラン
ジスタM1のVthだけでなく、トランジスタM1の移動度に起因するばらつきを補正す
ることが可能になる。
示装置を提供することが可能になる。また、より高精細な表示装置を提供することが可能
になる。また、より開口率の高い表示装置を提供することが可能になる。また、より表示
品位の高い表示装置を提供することが可能になる。
図2(A)に示す画素20aは、スイッチS4及び配線L5を省略してもよい。その場合
の構成例を図9(A)に示す。
(A)に示す画素22aは、トランジスタM1と、スイッチS1と、スイッチS2と、ス
イッチS3と、容量素子C1と、容量素子C2と、発光素子EL1とを有する。また、画
素22aは、配線L1と、配線L2と、配線L3及び配線L4に電気的に接続されている
。トランジスタM1は、第1ゲートと第2ゲートを有する。第1ゲートと第2ゲートとは
、トランジスタM1のチャネル形成領域を間に介して、互いに重なる領域を有する。
イッチS1乃至S3をnチャネル型トランジスタに置き換えた場合の回路図を示している
。スイッチS1のゲートは配線GL1に電気的に接続され、スイッチS2のゲートは配線
GL2に電気的に接続され、スイッチS3のゲートは配線GL3に電気的に接続される。
る。その他の構成は、画素20aと同一であり、画素20aの記載を参酌すればよい。
次に、画素22aの動作の一例について、図10及び図11を用いて説明を行う。なお、
図11は、電位(または電位差)に、図4または図8と共通の符号を用いることで、同じ
電位(または電位差)を表すことにする。
線L3に与えられる電位のタイミングチャートを示す。図10に示すタイミングチャート
は、期間P1乃至P4を有する。また、図11(A)は期間P1における画素22aの状
態を、図11(B)は期間P2における画素22aの状態を、図11(C)は期間P3に
おける画素22aの状態を、それぞれ示している。なお、図11(A)乃至(C)では、
画素22aの動作を分かりやすく示すために、スイッチS1乃至S3を、それぞれスイッ
チとして図示している。
きい値電圧を0Vに固定する期間である。期間P3は、画素22aにデータを書き込む期
間である。期間P4は、画素22aが発光する期間である。
第1端子との結節点をノードN1と示し、トランジスタM1の第2ゲートと、容量素子C
2の第2端子との結節点をノードN2と示し、トランジスタM1の第2端子と、容量素子
C1の第2端子と、発光素子EL1の第1端子との結節点をノードN3と示している。
れ、配線L4にVCATが与えられる。
GL2及びGL3にHレベルが与えられる。スイッチS1はオフになり、スイッチS2及
びS3はオンになる(図11(A))。
とノードN3は等電位になる。このときのノードN1及びN3の電位を電位V3とすると
、VGS=0V、VBGS=V0−V3となる。また、トランジスタM1のしきい値をV
th2とする。期間P1において、配線L3にVLを与えることで、トランジスタM1及
び発光素子EL1に電流が流れることを防ぐ。
線GL1及びGL3にLレベルが与えられ、配線GL2にHレベルが与えられる。スイッ
チS1及びS3はオフになり、スイッチS2はオンとなる。ノードN2はV0が与えられ
る。また、配線L3にはVANOが与えられる(図11(B))。
1により、VGSは0Vに保たれているため、Vth=0Vのとき、VGS=Vthとな
り、トランジスタM1はオフ状態になり、ノードN3の電位上昇は止まる。このときのV
BGSはVth0/αになる。
が与えられ、配線GL2及びGL3にLレベルが与えられる。スイッチS1はオンになり
、スイッチS2及びS3はオフになる。ノードN1は、スイッチS1を介してVDATA
が与えられる。このときのノードN3の電位をV4とすると、VGS=VDATA−V4
、VBGS=VDATA+Vth0/α−V4となる(図11(C))。
れる。すなわち、トランジスタM1はDual−Gateで駆動される状態になる。
素子EL1は、トランジスタM1のVthに依存しない発光を得ることが可能になる。ま
た、トランジスタM1は、Dual−Gate駆動を行うため、より大電流を流すことが
可能になる。
チャネル幅で大電流を流すことが可能になり、トランジスタM1の占有面積を小さくする
ことが可能になる。トランジスタM1の占有面積を小さくすることができれば、画素22
aの占有面積を小さくすることが可能になり、より高精細な表示装置を提供することが可
能になる。
1の占有面積を小さくすることで、表示装置の開口率を大きくすることが可能になり、よ
り表示品位の高い表示装置を提供することが可能になる。
示装置を提供することが可能になる。また、より高精細な表示装置を提供することが可能
になる。また、より開口率の高い表示装置を提供することが可能になる。また、より表示
品位の高い表示装置を提供することが可能になる。
図2(A)に示す画素20aは、スイッチS3、スイッチS4及び配線L5を省略しても
よい。その場合の回路図を図12(A)に示す。
12(A)に示す画素23aは、トランジスタM1と、スイッチS1と、スイッチS2と
、容量素子C1と、容量素子C2と、発光素子EL1とを有する。また、画素23aは、
配線L1と、配線L2と、配線L3及び配線L4に電気的に接続されている。トランジス
タM1は、第1ゲートと第2ゲートを有する。第1ゲートと第2ゲートとは、トランジス
タM1のチャネル形成領域を間に介して、互いに重なる領域を有する。
)のスイッチS1及びスイッチS2をnチャネル型トランジスタに置き換えた場合の回路
図を示している。スイッチS1のゲートは配線GL1に電気的に接続され、スイッチS2
のゲートは配線GL2に電気的に接続される。
素20aと異なる。その他の構成は、画素20aと同一であり、画素20aの記載を参酌
すればよい。
次に、画素23aの動作の一例について、図13及び図14を用いて説明を行う。なお、
図14は、電位(または電位差)に、図4、図8又は図11と共通の符号を用いることで
、同じ電位(または電位差)を表すことにする。
線L3に与えられる電位のタイミングチャートを示す。図13に示すタイミングチャート
は、期間P1乃至P4を有する。また、図14(A)は期間P1における画素23aの状
態を、図14(B)は期間P2における画素23aの状態を、図14(C)は期間P3に
おける画素23aの状態を、それぞれ示している。なお、図14(A)乃至(C)では、
画素23aの動作を分かりやすく示すために、スイッチS1及びS2を、それぞれスイッ
チとして図示している。
きい値電圧をV2−V5に固定する期間である。期間P3は、画素23aにデータを書き
込む期間である。期間P4は、画素23aが発光する期間である。
第1端子と、容量素子C2の第1端子との結節点をノードN1と示し、トランジスタM1
の第2ゲートと、容量素子C2の第2端子との結節点をノードN2と示し、トランジスタ
M1の第2端子と、容量素子C1の第2端子と、発光素子EL1の第1端子との結節点を
ノードN3と示している。
る。
られる。スイッチS1及びS2はオンになる(図14(A))。
えられる。ノードN1はV2が与えられ、ノードN2にV0が与えられる。このときのノ
ードN3の電位を電位V5とすると、VGS=V2−V5、VBGS=V0−V5となる
。また、トランジスタM1のしきい値をVth3とする。期間P1において、配線L3に
VLを与えることで、トランジスタM1及び発光素子EL1に電流が流れることを防ぐ。
る。配線GL1にLレベルが与えられ、配線GL2にHレベルが与えられる。スイッチS
1はオフになり、スイッチS2はオンとなる。ノードN2はV0が与えられる。また、配
線L3にはVANOが与えられる(図14(B))。
1により、VGSはV2−V5に保たれているため、Vth=V2−V5のとき、VGS
=Vthとなり、トランジスタM1はオフ状態になり、ノードN3の電位上昇は止まる。
このときのVBGSは(Vth0−V2+V5)/αになる。
が与えられ、配線GL2にLレベルが与えられる。スイッチS1はオンになり、スイッチ
S2はオフになる。ノードN1は、スイッチS1を介してVDATAが与えられる。この
ときのノードN3の電位をV6とすると、VGS=VDATA−V6、VBGS=VDA
TA−V2+V5+(Vth0−V2+V5)/α−V6となる(図14(C))。
れる。すなわち、トランジスタM1はDual−Gateで駆動される状態になる。
、発光素子EL1は、トランジスタM1のVthに依存しない発光を得ることが可能にな
る。また、トランジスタM1は、Dual−Gate駆動を行うため、より大電流を流す
ことが可能になる。
チャネル幅で大電流を流すことが可能になり、トランジスタM1の占有面積を小さくする
ことが可能になる。トランジスタM1の占有面積を小さくすることができれば、画素23
aの占有面積を小さくすることが可能になり、より高精細な表示装置を提供することが可
能になる。
1の占有面積を小さくすることで、表示装置の開口率を大きくすることが可能になり、よ
り表示品位の高い表示装置を提供することが可能になる。
示装置を提供することが可能になる。また、より高精細な表示装置を提供することが可能
になる。また、より開口率の高い表示装置を提供することが可能になる。また、より表示
品位の高い表示装置を提供することが可能になる。
上述の画素20a乃至23aは、トランジスタM1が有する第1ゲートと第2ゲートを入
れ替えてもよい。その場合の回路図を図15(A)乃至(D)に示す。図15(A)に示
す画素20bは画素20aに対応し、図15(B)に示す画素21bは画素21aに対応
し、図15(C)に示す画素22bは画素22aに対応し、図15(D)に示す画素23
bは画素23aに対応する。
る容量で代用することが可能である。その場合の回路図を図16(A)乃至(D)に示す
。図16(A)に示す画素20cは画素20aに対応し、図16(B)に示す画素21c
は画素21aに対応し、図16(C)に示す画素22cは画素22aに対応し、図16(
D)に示す画素23cは画素23aに対応する。
有するトランジスタを適用してもよい。その場合の回路図を図17(A)乃至(D)に示
す。図17(A)に示す画素20dは画素20aに対応し、図17(B)に示す画素21
dは画素21aに対応し、図17(C)に示す画素22dは画素22aに対応し、図17
(D)に示す画素23dは画素23aに対応する。スイッチS1乃至S4が有する第2の
ゲートは、それぞれ共通の電位V7が与えられていてもよい。上記構成にすることで、ス
イッチS1乃至S4は、しきい値電圧を制御することが可能になる。
を電気的に接続してもよい。その場合の回路図を図18(A)乃至(D)に示す。図18
(A)に示す画素20eは画素20dに対応し、図18(B)に示す画素21eは画素2
1dに対応し、図18(C)に示す画素22eは画素22dに対応し、図18(D)に示
す画素23eは画素23dに対応する。上記構成にすることで、スイッチS1乃至S4は
トランジスタのオン電流を向上させることが可能になる。
光素子EL1の陽極と陰極の位置を入れ替えてもよい。その場合の回路図を図19(A)
乃至(D)に示す。図19(A)に示す画素20fは画素20aに対応し、図19(B)
に示す画素21fは画素21aに対応し、図19(C)に示す画素22fは画素22aに
対応し、図19(D)に示す画素23fは画素23aに対応する。発光素子EL1の陽極
と陰極の位置を入れ替えたことで、配線L3にはVCATが与えられ、配線L4にはVA
NOが与えられることが好ましい。
との間に、スイッチS5を設けてもよい。その場合の回路図を図20(A)乃至(D)に
示す。図20(A)に示す画素20gは画素20aに対応し、図20(B)に示す画素2
1gは画素21aに対応し、図20(C)に示す画素22gは画素22aに対応し、図2
0(D)に示す画素23gは画素23aに対応する。図20(A)乃至(D)は、スイッ
チS5として、nチャネル型トランジスタを適用した場合を示している。スイッチS5の
ゲートは、配線GL4に電気的に接続されている。画素20g乃至23gは、スイッチS
5を設けることで、発光素子EL1に流れる電流を制御することが可能になる。
チS5を設けてもよい。その場合の回路図を図21(A)乃至(D)に示す。図21(A
)に示す画素20hは画素20aに対応し、図21(B)に示す画素21hは画素21a
に対応し、図21(C)に示す画素22hは画素22aに対応し、図21(D)に示す画
素23hは画素23aに対応する。図21(A)乃至(D)は、スイッチS5として、n
チャネル型トランジスタを適用した場合を示している。スイッチS5のゲートは、配線G
L4に電気的に接続されている。上記構成にすることで、画素20h乃至23hは、トラ
ンジスタM1及び発光素子EL1に流れる電流を制御することが可能になる。
との間にスイッチS5を設けてもよい。その場合の回路図を図22(A)乃至(D)に示
す。図22(A)に示す画素20iは画素20aに対応し、図22(B)に示す画素21
iは画素21aに対応し、図22(C)に示す画素22iは画素22aに対応し、図22
(D)に示す画素23iは画素23aに対応する。図22(A)乃至(D)は、スイッチ
S5として、nチャネル型トランジスタを適用した場合を示している。スイッチS5のゲ
ートは、配線GL4に電気的に接続されている。上記構成にすることで、画素20i乃至
23iは、トランジスタM1及び発光素子EL1に流れる電流を制御することが可能にな
る。
。その場合の回路図を図23(A)乃至(D)に示す。図23(A)に示す画素20jは
画素20aに対応し、図23(B)に示す画素21jは画素21aに対応し、図23(C
)に示す画素22jは画素22aに対応し、図23(D)に示す画素23jは画素23a
に対応する。上記構成にすることで、画素20j乃至23jは、発光素子EL1の第1端
子の電位を安定化させることが可能になる。
。その場合の回路図を図24(A)乃至(D)に示す。図24(A)に示す画素20kは
画素20aに対応し、図24(B)に示す画素21kは画素21aに対応し、図24(C
)に示す画素22kは画素22aに対応し、図24(D)に示す画素23kは画素23a
に対応する。画素20k及び22kにおいて、スイッチS3は、第1ゲートとトランジス
タM1の第1端子との導通状態を制御する機能を有する。また、画素20k乃至23kに
おいて、容量素子C1の第1端子は、第1ゲートに電気的に接続され、容量素子C1の第
2端子は、トランジスタM1の第1端子に電気的に接続される。発光素子EL1の陽極と
陰極の位置を入れ替えたことで、配線L3にはVCATが与えられ、配線L4にはVAN
Oが与えられることが好ましい。
よい。その場合の回路図を図25(A)乃至(D)に示す。図25(A)に示す画素20
lは画素20aに対応し、図25(B)に示す画素21lは画素21aに対応し、図25
(C)に示す画素22lは画素22aに対応し、図25(D)に示す画素23lは画素2
3aに対応する。画素20l及び22lにおいて、スイッチS3は、第1ゲートとトラン
ジスタM1の第1端子との導通状態を制御する機能を有する。また、画素20l乃至23
lにおいて、容量素子C1の第1端子は、第1ゲートに電気的に接続され、容量素子C1
の第2端子は、トランジスタM1の第1端子に電気的に接続される。
次いで、図26に、本発明の一態様に係る表示装置の、画素部の構成を一例として示す。
また、画素部40は、駆動回路110に接続された配線GL1乃至GL3と、駆動回路1
20に接続された配線L1乃至L3と、配線L4(図示せず)と、配線L5と、を有する
。なお、図26において、配線GL1乃至GL3は、1つの配線GLで表すことにする。
複数の各画素20aは、配線GL1の少なくとも一つと、配線GL2の少なくとも一つと
、配線GL3の少なくとも一つと、配線L1の少なくとも一つと、配線L2の少なくとも
一つと、配線L3の少なくとも一つと、配線L4の少なくとも一つと、配線L5の少なく
とも1つとに、それぞれ電気的に接続されている。
ができる。具体的に、図26に示す画素部40の場合、m行n列の画素20aがマトリク
ス状に電気的に接続されている。そして、配線GL[1]乃至GL[m]で示す複数の配
線GLと、配線L1[1]乃至L1[n]で示す複数の配線L1と、配線L2[1]乃至
L2[n]で示す複数の配線L2と、配線L3[1]乃至L3[n]で示す複数の配線L
3と、配線L5[1]乃至L5[n]で示す複数の配線L5が、画素部40内に配置され
ている場合を例示している。
は、本実施の形態で例示した全ての画素に対して、適用することが可能である。
本実施の形態では、上記実施の形態で説明した画素のトランジスタに適用可能な、チャネ
ル形成領域が酸化物半導体膜で形成されているトランジスタ(OSトランジスタ)、およ
びチャネル形成領域がシリコンで形成されているトランジスタ(Siトランジスタ)、を
一例に挙げて説明する。
まずOSトランジスタについて説明する。
ジスタ(TA1、TA2、TB1)の上面図(レイアウト図)と、それぞれの回路記号を
示す。図28は、トランジスタ(TA1、TA2、TB1)の断面図である。トランジス
タTA1のa1−a2線およびb1−b2線による断面図、トランジスタTA2のa3−
a4線およびb3−b4線による断面図、ならびにトランジスタTB1のa5−a6線、
b5−b6線による断面図を、図28(A)、図28(B)に示す。これらトランジスタ
のチャネル長方向の断面構造が、図28(A)に示され、同チャネル幅方向の断面構造が
図28(B)に示されている。
絶縁表面上に集積されており、これらのトランジスタは、同一の作製工程で作成すること
が可能である。なお、ここでは、デバイス構造の明瞭化のため、各トランジスタのゲート
(G)、ソース(S)、およびドレイン(D)への電位や電源の供給するための配線との
電気的な接続は省略している。
電極(G)とバックゲート電極(BG)を有するトランジスタである。ゲート電極は第1
のゲート電極に相当し、バックゲート電極が第2のゲート電極に相当する。トランジスタ
TA1、トランジスタTA2はバックゲート電極をゲート電極に接続した構造としている
。トランジスタTB1(図27(C))は、バックゲート電極を有さないトランジスタで
ある。図28に示すように、これらのトランジスタ(TA1、TA2、TB1)は、基板
30に形成されている。以下、図27、図28を参照して、これらのトランジスタの構成
を説明する。
トランジスタTA1は、ゲート電極GE1、ソース電極SE1、ドレイン電極DE1、バ
ックゲート電極BGE1、および酸化物半導体膜OS1を有する。
間の距離とする。また、OSトランジスタのチャネル幅は、酸化物半導体膜とゲート電極
が重なる領域でのソース電極またはドレイン電極の幅とする。トランジスタTA1のチャ
ネル長は、La1であり、チャネル幅はWa1である。
半導体膜OS1の上面および側面に接して一対の電極(SE1、DE1)が形成されてい
る。図27(A)に示すように、酸化物半導体膜OS1は、ゲート電極GE1および一対
の電極(SE1、DE1)と重ならない部分を有している。酸化物半導体膜OS1は、チ
ャネル長方向の長さがチャネル長La1よりも長く、かつチャネル幅方向の長さがチャネ
ル幅Wa1よりも長い。
を覆って、絶縁膜35が形成されている。絶縁膜35上にバックゲート電極BGE1が形
成されている。バックゲート電極BGE1は、酸化物半導体膜OS1およびゲート電極G
E1と重なるように設けられている。ここでは、一例として、ゲート電極GE1と同じ形
状で、同じ位置に配置されるようにバックゲート電極BGE1を設けている。バックゲー
ト電極BGE1は、絶縁膜34絶縁膜35および絶縁膜36を貫通する開口CG1におい
て、ゲート電極GE1に接している。この構造により、トランジスタTA1のゲート電極
とバックゲート電極が電気的に接続される。
オン電流を増加させることができる。バックゲート電極BGE1を設けることで、トラン
ジスタTA1の強度を向上させることができる。基板30の曲げ等の変形に対して、バッ
クゲート電極BGE1が補強部材となってトランジスタTA1を壊れにくくすることがで
きる。
3つの酸化物半導体膜31、32、33でなる3層構造としている。酸化物半導体膜OS
1を構成する酸化物半導体膜は、少なくとも1つ同じ金属元素を含む金属酸化物膜である
ことが好ましく、Inを含むことが特に好ましい。トランジスタの半導体膜を構成するこ
とが可能なInを含む金属酸化物としては、In−Ga酸化物膜、In−M−Zn酸化物
膜(MはAl、Ga、Y、Zr、La、Ce、またはNd)が代表的である。また、この
ような金属酸化物膜に他の元素や材料を添加した膜を用いることもできる。
た、酸化物半導体膜33は、後述するトランジスタTA2およびトランジスタTB1のチ
ャネル形成領域を構成する膜でもある。そのため、酸化物半導体膜33には、トランジス
タTA2およびトランジスタTB1に要求される電気的特性(例えば、電界効果移動度、
しきい値電圧など)に応じて、適切な組成の酸化物半導体膜を用いればよい。
とで、チャネル形成領域が絶縁膜34、35に接しないようにすることができる。また、
酸化物半導体膜31乃至33を少なくとも1つ同じ金属元素を含む金属酸化物膜とするこ
とで、酸化物半導体膜32と酸化物半導体膜31の界面、および酸化物半導体膜32と酸
化物半導体膜33の界面において、界面散乱が起こりにくくすることができる。これによ
り、トランジスタTA1の電界効果移動度をトランジスタTA2やトランジスタTB1よ
りも高くすることができる、また、オン状態でのドレイン電流(オン電流)を増加させる
ことができる。
トランジスタTA2は、ゲート電極GE2、ソース電極SE2、ドレイン電極DE2、バ
ックゲート電極BGE2、および酸化物半導体膜OS2を有する。バックゲート電極BG
E2は、絶縁膜34乃至絶縁膜36を貫通する開口CG2においてゲート電極GE2に接
している。トランジスタTA2は、トランジスタTA1の変形例であり、酸化物半導体膜
OS2が酸化物半導体膜33でなる単層構造である点でトランジスタTA1と異なり、そ
の他については同様である。ここでは、トランジスタTA2のチャネル長La2、チャネ
ル幅Wa2は、トランジスタTA1のチャネル長La1、チャネル幅Wa1と等しくなる
ようにしている。
トランジスタTB1は、ゲート電極GE3、ソース電極SE3、ドレイン電極DE3およ
び酸化物半導体膜OS3を有する。トランジスタTB1は、トランジスタTA2の変形例
である。トランジスタTA2と同様に、酸化物半導体膜OS3が酸化物半導体膜33でな
る単層構造である。トランジスタTA2とは、バックゲート電極を有していない点で異な
る。また、酸化物半導体膜OS3および電極(GE3、SE3、DE3)のレイアウトが
異なる。図27(C)に示すように、酸化物半導体膜OS3は、ゲート電極GE3と重な
っていない領域は、ソース電極SE3またはドレイン電極DE3の何れかと重なっている
。そのため、トランジスタTB1のチャネル幅Wb1は、酸化物半導体膜OS3の幅で決
定されている。チャネル長Lb1は、トランジスタTA2と同様、ソース電極SE3とド
レイン電極DE3間の距離で決定され、ここでは、トランジスタTA2のチャネル長La
2よりも長くしている。
絶縁膜34、絶縁膜35および絶縁膜36は、基板30のトランジスタTA1、TA2、
TB1が形成される領域全体に形成される膜である。絶縁膜34、絶縁膜35、および絶
縁膜36は、単層あるいは複数層の絶縁膜で形成される。絶縁膜34は、トランジスタT
A1、TA2、TB1のゲート絶縁膜を構成する膜である。また、絶縁膜35および絶縁
膜36は、トランジスタTA1、TA2、TB1のバックチャネル側のゲート絶縁膜を構
成する膜である。また、最上面の絶縁膜36は、基板30に形成されるトランジスタの保
護膜として機能するような材料で形成することが好ましい。絶縁膜36は適宜設ければよ
い。3層目の電極(BGE1)と2層目の電極(SE1、DE1)を絶縁するために、こ
れらの間に少なくとも1層絶縁膜が存在していればよい。
ることができる。これら絶縁膜34乃至絶縁膜36を構成する絶縁膜としては、酸化アル
ミニウム、酸化マグネシウム、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒
化シリコン、酸化ガリウム、酸化ゲルマニウム、酸化イットリウム、酸化ジルコニウム、
酸化ランタン、酸化ネオジム、酸化ハフニウムおよび酸化タンタル等でなる膜があげられ
る。また、これらの絶縁膜は、スパッタリング法、CVD法、MBE法、ALD法または
PLD法を用いて形成することができる。
ここでは、OSトランジスタの半導体膜を構成する酸化物半導体膜について説明する。酸
化物半導体膜OS1にように半導体膜を多層構造とする場合、これらを構成する酸化物半
導体膜は、少なくとも1つ同じ金属元素を含む金属酸化物膜であることが好ましく、In
を含むことが好ましい。
数比よりも小さくする。In−M−Zn酸化物膜(MはAl、Ga、Y、Zr、La、C
e、またはNd)の場合、Inの原子数比をMの原子数比よりも小さくする。この場合、
Znの原子数比が最も大きくなるようにすることができる。
数比よりも大きくする。In−M−Zn酸化物膜の場合、Inの原子数比をMの原子数比
よりも大きくする。In−M−Zn酸化物膜では、Inの原子数比がMおよびZnの原子
数比よりも大きくすることが好ましい。
数比と同じにする、または小さくする。In−M−Zn酸化物膜の場合、Inの原子数比
をMの原子数比と同じにする。この場合、Znの原子数比が、InおよびMよりも大きく
することができる。ここでは、酸化物半導体膜33は、トランジスタTA2、トランジス
タTB1のチャネル形成領域を構成する膜でもある。
ットの構成材料の原子数比等を調節することで可能である。また、CVD法で成膜する場
合は、原料ガスの流量比などを調節することで可能である。以下、酸化物半導体膜31乃
至33として、スパッタリング法でIn−M−Zn酸化物膜を形成する場合を例に、成膜
に使用されるターゲットについて述べる。これらの膜を成膜するために、In−M−Zn
酸化物でなるターゲットが用いられる。
z1とすると、x1/y1は、1/6以上1未満であることが好ましい。また、z1/y
1は、1/3以上6以下、さらには1以上6以下であることが好ましい。
:M:Zn=1:3:4、In:M:Zn=1:3:6、In:M:Zn=1:3:8、
In:M:Zn=1:4:4、In:M:Zn=1:4:5、In:M:Zn=1:4:
6、In:M:Zn=1:4:7、In:M:Zn=1:4:8、In:M:Zn=1:
5:5、In:M:Zn=1:5:6、In:M:Zn=1:5:7、In:M:Zn=
1:5:8、In:M:Zn=1:6:8等がある。
z2とすると、x2/y2は、1より大きく6以下であることが好ましい。また、z2/
y2は1より大きく6以下であることが好ましい。ターゲットの金属元素の原子数比の代
表例としては、In:M:Zn=2:1:1.5、In:M:Zn=2:1:2.3、I
n:M:Zn=2:1:3、In:M:Zn=3:1:2、In:M:Zn=3:1:3
、In:M:Zn=3:1:4等がある。
z3とすると、x3/y3は、1/6以上1以下であることが好ましい。また、z3/y
3は、1/3以上6以下、さらには1以上6以下であることが好ましい。ターゲットの金
属元素の原子数比の代表例としては、In:M:Zn=1:1:1、In:M:Zn=1
:1:1.2、In:M:Zn=1:3:2、In:M:Zn=1:3:4、In:M:
Zn=1:3:6、In:M:Zn=1:3:8、In:M:Zn=1:4:4、In:
M:Zn=1:4:5、In:M:Zn=1:4:6、In:M:Zn=1:4:7、I
n:M:Zn=1:4:8、In:M:Zn=1:5:5、In:M:Zn=1:5:6
、In:M:Zn=1:5:7、In:M:Zn=1:5:8、In:M:Zn=1:6
:8等がある。
Zn=x:y:zとした場合、1≦z/y≦6とすることで、In−M−Zn酸化物膜と
してCAAC−OS膜が形成されやすくなるため好ましい。なお、CAAC−OS膜につ
いては後述する。
えば、酸化物半導体膜31乃至33として、キャリア密度が1×1017個/cm3以下
、好ましくは1×1015個/cm3以下、さらに好ましくは1×1013個/cm3以
下の酸化物半導体膜を用いる。特に、酸化物半導体膜31乃至33として、キャリア密度
が、8×1011個/cm3未満、より好ましくは1×1011個/cm3未満、さらに
好ましくは1×1010個/cm3未満であり、且つ、1×10−9個/cm3以上の酸
化物半導体膜を用いることが好ましい。
体膜を用いることで、さらに優れた電気的特性を有するトランジスタを作製することがで
きる。ここでは、不純物濃度が低く、欠陥準位密度の低い(酸素欠損の少ない)ことを高
純度真性または実質的に高純度真性とよぶ。高純度真性または実質的に高純度真性である
酸化物半導体は、キャリア発生源が少ないため、キャリア密度を低くすることができる場
合がある。従って、当該酸化物半導体膜にチャネル領域が形成されるトランジスタは、し
きい値電圧がマイナスとなる電気的特性(ノーマリオンともいう。)になることが少ない
。また、高純度真性または実質的に高純度真性である酸化物半導体膜は、欠陥準位密度が
低いため、トラップ準位密度も低くなる場合がある。また、高純度真性または実質的に高
純度真性である酸化物半導体膜は、オフ電流が著しく小さく、チャネル幅が1×106μ
mでチャネル長が10μmの素子であっても、ソース電極とドレイン電極間の電圧(ドレ
イン電圧)が1Vから10Vの範囲において、オフ電流が、半導体パラメータアナライザ
の測定限界以下、すなわち1×10−13A以下という特性を得ることができる。従って
、当該酸化物半導体膜にチャネル領域が形成されるトランジスタは、電気的特性の変動が
小さく、信頼性の高いトランジスタとなる。不純物としては、水素、窒素、アルカリ金属
、またはアルカリ土類金属等がある。
素が脱離した格子(または酸素が脱離した部分)に酸素欠損が形成される。当該酸素欠損
に水素が入ることで、キャリアである電子が生成される場合がある。また、水素の一部が
金属原子と結合する酸素と結合することで、キャリアである電子を生成する場合がある。
従って、水素が含まれている酸化物半導体を用いたトランジスタはノーマリオン特性とな
りやすい。
いることが好ましい。具体的には、酸化物半導体膜31乃至33において、二次イオン質
量分析法(SIMS:Secondary Ion Mass Spectrometr
y)により得られる水素濃度を、5×1019atoms/cm3以下、より好ましくは
1×1019atoms/cm3以下、より好ましくは5×1018atoms/cm3
未満、より好ましくは1×1018atoms/cm3以下、より好ましくは5×101
7atoms/cm3以下、さらに好ましくは1×1016atoms/cm3以下とす
る。
膜中の酸素欠損が増加し、これらの膜がn型化してしまう。このため、酸化物半導体膜3
1乃至33におけるシリコンや炭素の濃度(二次イオン質量分析法により得られる濃度)
を、2×1018atoms/cm3以下、好ましくは2×1017atoms/cm3
以下とする。
カリ金属またはアルカリ土類金属の濃度を、1×1018atoms/cm3以下、好ま
しくは2×1016atoms/cm3以下にする。アルカリ金属およびアルカリ土類金
属は、酸化物半導体と結合するとキャリアを生成する場合があり、トランジスタのオフ電
流が増大してしまうことがある。このため、酸化物半導体膜31乃至33のアルカリ金属
またはアルカリ土類金属の濃度を低減することが好ましい。
リア密度が増加し、n型化しやすい。そのため窒素が含まれている酸化物半導体を用いた
トランジスタはノーマリオン特性となりやすいので、酸化物半導体膜31乃至33の窒素
含有量はできる限り低減されていることが好ましい、例えば、二次イオン質量分析法によ
り得られる窒素濃度を5×1018atoms/cm3以下にすることが好ましい。
ランジスタの半導体特性および電気的特性(電界効果移動度、しきい値電圧等)に応じて
適切な組成の酸化物半導体膜を用いればよい。また、必要とするトランジスタの半導体特
性および電気的特性を得るために、酸化物半導体膜31乃至33のキャリア密度や不純物
濃度、欠陥密度、金属元素と酸素の原子数比、原子間距離、密度等を適切なものとするこ
とが好ましい。
Nd)の原子数比よりもInの原子数比が大きい酸化物半導体膜32でチャネルが形成さ
れるため、電界効果移動度を高くすることができる。代表的には、その電界効果移動度は
、10cm2/Vsより大きく60cm2/Vs未満、好ましくは15cm2/Vs以上
50cm2/Vs未満である。そのため、アクティブマトリクス型表示装置の回路にトラ
ンジスタTA1を用いる場合は、高速動作が要求される駆動回路に好適である。
効果移動度を有するトランジスタTA1を駆動回路に設けることで、駆動周波数を高くす
ることができるため、より高精細な表示装置を実現することができる。
ランジスタTA1よりも電界効果移動度が低く、その大きさは、3cm2/Vs以上10
cm2/Vs以下程度である。トランジスタTA2、TB1は、酸化物半導体膜32を有
していないため、トランジスタTA1よりも光によって劣化しにくく、光照射によるオフ
電流の増大量が少ない。そのため、チャネル形成領域が酸化物半導体膜33で形成される
トランジスタTA2、TB1は光が照射されるような画素部に好適である。
較して、光が照射されるとオフ状態における電流が増大しやすい。トランジスタTA1が
遮光が十分できない画素部よりも光の影響が少ない周辺駆動回路に適している理由の1つ
である。また、もちろん、トランジスタTA2、TB1のような構成のトランジスタも、
駆動回路に設けることが可能である。
たが、これらに限られず、必要とするトランジスタの半導体特性および電気的特性に応じ
て、トランジスタの構成を変更すればよい。例えば、バックゲート電極の有無、酸化物半
導体膜の積層構造、酸化物半導体膜、ゲート電極、ソース電極およびドレイン電極の形状
や配置等を適宜変更することができる。
次に、酸化物半導体の構造について説明する。
置されている状態をいう。したがって、−5°以上5°以下の場合も含まれる。また、「
略平行」とは、二つの直線が−30°以上30°以下の角度で配置されている状態をいう
。また、「垂直」とは、二つの直線が80°以上100°以下の角度で配置されている状
態をいう。したがって、85°以上95°以下の場合も含まれる。また、「略垂直」とは
、二つの直線が60°以上120°以下の角度で配置されている状態をいう。
。
たは、酸化物半導体は、例えば、結晶性酸化物半導体と非晶質酸化物半導体とに分けられ
る。
Crystalline Oxide Semiconductor)、多結晶酸化物
半導体、微結晶酸化物半導体、非晶質酸化物半導体などがある。また、結晶性酸化物半導
体としては、単結晶酸化物半導体、CAAC−OS、多結晶酸化物半導体、微結晶酸化物
半導体などがある。
scope)によって、CAAC−OS膜の明視野像および回折パターンの複合解析像(
高分解能TEM像ともいう。)を観察することで複数の結晶部を確認することができる。
一方、高分解能TEM像によっても明確な結晶部同士の境界、即ち結晶粒界(グレインバ
ウンダリーともいう。)を確認することができない。そのため、CAAC−OS膜は、結
晶粒界に起因する電子移動度の低下が起こりにくいといえる。
結晶部において、金属原子が層状に配列していることを確認できる。金属原子の各層は、
CAAC−OS膜の膜を形成する面(被形成面ともいう。)または上面の凹凸を反映した
形状であり、CAAC−OS膜の被形成面または上面と平行に配列する。
ると、結晶部において、金属原子が三角形状または六角形状に配列していることを確認で
きる。しかしながら、異なる結晶部間で、金属原子の配列に規則性は見られない。
置を用いて構造解析を行うと、例えばInGaZnO4の結晶を有するCAAC−OS膜
のout−of−plane法による解析では、回折角(2θ)が31°近傍にピークが
現れる場合がある。このピークは、InGaZnO4の結晶の(009)面に帰属される
ことから、CAAC−OS膜の結晶がc軸配向性を有し、c軸が被形成面または上面に略
垂直な方向を向いていることが確認できる。
による解析では、2θが31°近傍のピークの他に、2θが36°近傍にもピークが現れ
る場合がある。2θが36°近傍のピークは、CAAC−OS膜中の一部に、c軸配向性
を有さない結晶が含まれることを示している。CAAC−OS膜は、2θが31°近傍に
ピークを示し、2θが36°近傍にピークを示さないことが好ましい。
シリコン、遷移金属元素などの酸化物半導体膜の主成分以外の元素である。特に、シリコ
ンなどの、酸化物半導体膜を構成する金属元素よりも酸素との結合力の強い元素は、酸化
物半導体膜から酸素を奪うことで酸化物半導体膜の原子配列を乱し、結晶性を低下させる
要因となる。また、鉄やニッケルなどの重金属、アルゴン、二酸化炭素などは、原子半径
(または分子半径)が大きいため、酸化物半導体膜内部に含まれると、酸化物半導体膜の
原子配列を乱し、結晶性を低下させる要因となる。なお、酸化物半導体膜に含まれる不純
物は、キャリアトラップやキャリア発生源となる場合がある。
半導体膜中の酸素欠損は、キャリアトラップとなることや、水素を捕獲することによって
キャリア発生源となることがある。
実質的に高純度真性と呼ぶ。高純度真性または実質的に高純度真性である酸化物半導体膜
は、キャリア発生源が少ないため、キャリア密度を低くすることができる。したがって、
当該酸化物半導体膜を用いたトランジスタは、しきい値電圧がマイナスとなる電気特性(
ノーマリオンともいう。)になることが少ない。また、高純度真性または実質的に高純度
真性である酸化物半導体膜は、キャリアトラップが少ない。そのため、当該酸化物半導体
膜を用いたトランジスタは、電気特性の変動が小さく、信頼性の高いトランジスタとなる
。なお、酸化物半導体膜のキャリアトラップに捕獲された電荷は、放出するまでに要する
時間が長く、あたかも固定電荷のように振る舞うことがある。そのため、不純物濃度が高
く、欠陥準位密度が高い酸化物半導体膜を用いたトランジスタは、電気特性が不安定とな
る場合がある。
の変動が小さい。
域と、明確な結晶部を確認することのできない領域と、を有する。微結晶酸化物半導体膜
に含まれる結晶部は、1nm以上100nm以下、または1nm以上10nm以下の大き
さであることが多い。特に、1nm以上10nm以下、または1nm以上3nm以下の微
結晶であるナノ結晶(nc:nanocrystal)を有する酸化物半導体膜を、nc
−OS(nanocrystalline Oxide Semiconductor)
膜と呼ぶ。また、nc−OS膜は、例えば、高分解能TEM像では、結晶粒界を明確に確
認できない場合がある。
3nm以下の領域)において原子配列に周期性を有する。また、nc−OS膜は、異なる
結晶部間で結晶方位に規則性が見られない。そのため、膜全体で配向性が見られない。し
たがって、nc−OS膜は、分析方法によっては、非晶質酸化物半導体膜と区別が付かな
い場合がある。例えば、nc−OS膜に対し、結晶部よりも大きい径のX線を用いるXR
D装置を用いて構造解析を行うと、out−of−plane法による解析では、結晶面
を示すピークが検出されない。また、nc−OS膜に対し、結晶部よりも大きいプローブ
径(例えば50nm以上)の電子線を用いる電子回折(制限視野電子回折ともいう。)を
行うと、ハローパターンのような回折パターンが観測される。一方、nc−OS膜に対し
、結晶部の大きさと近いか結晶部より小さいプローブ径の電子線を用いるナノビーム電子
回折を行うと、スポットが観測される。また、nc−OS膜に対しナノビーム電子回折を
行うと、円を描くように(リング状に)輝度の高い領域が観測される場合がある。また、
nc−OS膜に対しナノビーム電子回折を行うと、リング状の領域内に複数のスポットが
観測される場合がある。
ため、nc−OS膜は、非晶質酸化物半導体膜よりも欠陥準位密度が低くなる。ただし、
nc−OS膜は、異なる結晶部間で結晶方位に規則性が見られない。そのため、nc−O
S膜は、CAAC−OS膜と比べて欠陥準位密度が高くなる。
物半導体膜である。石英のような無定形状態を有する酸化物半導体膜が一例である。
lane法による解析では、結晶面を示すピークが検出されない。また、非晶質酸化物半
導体膜に対し、電子回折を行うと、ハローパターンが観測される。また、非晶質酸化物半
導体膜に対し、ナノビーム電子回折を行うと、スポットが観測されず、ハローパターンが
観測される。
を有する場合がある。そのような構造を有する酸化物半導体膜を、特に非晶質ライク酸化
物半導体(a−like OS:amorphous−like Oxide Semi
conductor)膜と呼ぶ。
る場合がある。また、高分解能TEM像において、明確に結晶部を確認することのできる
領域と、結晶部を確認することのできない領域と、を有する。a−like OS膜は、
TEMによる観察程度の微量な電子照射によって、結晶化が起こり、結晶部の成長が見ら
れる場合がある。一方、良質なnc−OS膜であれば、TEMによる観察程度の微量な電
子照射による結晶化はほとんど見られない。
EM像を用いて行うことができる。例えば、InGaZnO4の結晶は層状構造を有し、
In−O層の間に、Ga−Zn−O層を2層有する。InGaZnO4の結晶の単位格子
は、In−O層を3層有し、またGa−Zn−O層を6層有する、計9層がc軸方向に層
状に重なった構造を有する。よって、これらの近接する層同士の間隔は、(009)面の
格子面間隔(d値ともいう。)と同程度であり、結晶構造解析からその値は0.29nm
と求められている。そのため、高分解能TEM像における格子縞に着目し、格子縞の間隔
が0.28nm以上0.30nm以下である箇所においては、それぞれの格子縞がInG
aZnO4の結晶のa−b面に対応する。
体膜の組成がわかれば、該組成と同じ組成における単結晶の密度と比較することにより、
その酸化物半導体膜の構造を推定することができる。例えば、単結晶の密度に対し、a−
like OS膜の密度は78.6%以上92.3%未満となる。また、例えば、単結晶
の密度に対し、nc−OS膜の密度およびCAAC−OS膜の密度は92.3%以上10
0%未満となる。なお、単結晶の密度に対し密度が78%未満となる酸化物半導体膜は、
成膜すること自体が困難である。
数比]を満たす酸化物半導体膜において、菱面体晶構造を有する単結晶InGaZnO4
の密度は6.357g/cm3となる。よって、例えば、In:Ga:Zn=1:1:1
[原子数比]を満たす酸化物半導体膜において、a−like OS膜の密度は5.0g
/cm3以上5.9g/cm3未満となる。また、例えば、In:Ga:Zn=1:1:
1[原子数比]を満たす酸化物半導体膜において、nc−OS膜の密度およびCAAC−
OS膜の密度は5.9g/cm3以上6.3g/cm3未満となる。
単結晶を組み合わせることにより、所望の組成の単結晶に相当する密度を算出することが
できる。所望の組成の単結晶の密度は、組成の異なる単結晶を組み合わせる割合に対して
、加重平均を用いて算出すればよい。ただし、密度は、可能な限り少ない種類の単結晶を
組み合わせて算出することが好ましい。
晶酸化物半導体膜、CAAC−OS膜のうち、二種以上を有する積層膜であってもよい。
基板30としては、様々な基板を用いることができ、特定のものに限定されることはない
。基板30の一例としては、半導体基板(例えば単結晶基板またはシリコン基板)、SO
I基板、ガラス基板、石英基板、プラスチック基板、金属基板、ステンレス・スチル基板
、ステンレス・スチル・ホイルを有する基板、タングステン基板、タングステン・ホイル
を有する基板、可撓性基板、貼り合わせフィルム、繊維状の材料を含む紙、または基材フ
ィルムなどがある。ガラス基板の一例としては、バリウムホウケイ酸ガラス、アルミノホ
ウケイ酸ガラス、またはソーダライムガラスなどがある。可撓性基板、貼り合わせフィル
ム、基材フィルムなどの一例としては、以下のものがあげられる。例えば、ポリエチレン
テレフタレート(PET)、ポリエチレンナフタレート(PEN)、ポリエーテルサルフ
ォン(PES)に代表されるプラスチックがある。または、一例としては、アクリル等の
合成樹脂などがある。または、一例としては、ポリプロピレン、ポリエステル、ポリフッ
化ビニル、またはポリ塩化ビニルなどがある。または、一例としては、ポリアミド、ポリ
イミド、アラミド、エポキシ、無機蒸着フィルム、または紙類などがある。特に、半導体
基板、単結晶基板、またはSOI基板などを用いてトランジスタを製造することによって
、特性、サイズ、または形状などのばらつきが少なく、電流能力が高く、サイズの小さい
トランジスタを製造することができる。このようなトランジスタによって回路を構成する
と、回路の低消費電力化、または回路の高集積化を図ることができる。
。下地絶縁膜としては、酸化シリコン、酸化窒化シリコン、窒化シリコン、窒化酸化シリ
コン、酸化ガリウム、酸化ハフニウム、酸化イットリウム、酸化アルミニウム、酸化窒化
アルミニウム等がある。なお、下地絶縁膜として、窒化シリコン、酸化ガリウム、酸化ハ
フニウム、酸化イットリウム、酸化アルミニウム等を用いることで、基板30から不純物
(代表的にはアルカリ金属、水、水素等)が酸化物半導体膜OS1乃至OS3への拡散を
抑制することができる。
ゲート電極GE1乃至GE3は、単層の導電膜、または2つ以上の導電膜が積層された多
層構造の膜である。ゲート電極GE1乃至GE3として形成される導電膜は、アルミニウ
ム、クロム、銅、タンタル、チタン、モリブデン、タングステンから選ばれた金属元素、
または上述した金属元素を成分とする合金か、上述した金属元素を組み合わせた合金等を
用いて形成することができる。また、マンガン、ジルコニウムのいずれか一または複数か
ら選択された金属元素を用いてもよい。また、アルミニウムに、チタン、タンタル、タン
グステン、モリブデン、クロム、ネオジム、スカンジウムから選ばれた一または複数を組
み合わせた合金膜、もしくは窒化膜を用いてもよい。また、インジウム錫酸化物、酸化タ
ングステンを含むインジウム酸化物、酸化タングステンを含むインジウム亜鉛酸化物、酸
化チタンを含むインジウム酸化物、酸化チタンを含むインジウム錫酸化物、インジウム亜
鉛酸化物、酸化シリコンを含むインジウム錫酸化物等の透光性を有する導電性材料を適用
することもできる。
ことができる。ゲート電極GE1乃至GE3を2層構造とする場合は、例えば、アルミニ
ウム膜上にチタン膜を形成する、窒化チタン膜上にチタン膜を形成する、窒化チタン膜上
にタングステン膜を形成する、窒化タンタル膜または窒化タングステン膜上にタングステ
ン膜を形成すればよい。また、ゲート電極GE1乃至GE3を3層構造とする場合は、例
えば、チタン膜と、そのチタン膜上にアルミニウム膜を積層し、さらにその上にチタン膜
を形成すればよい。
ゲート電極GE1乃至GE3を形成する。
合には、WF6ガスとB2H6ガスを順次繰り返し導入して初期タングステン膜を形成し
、その後、WF6ガスとH2ガスを用いてタングステン膜を形成する。なお、B2H6ガ
スに代えてSiH4ガスを用いてもよい。
ンクジェット法等で行うことが可能である。
ゲート電極GE1乃至GE3を覆って、絶縁膜34を形成する。絶縁膜34は、単層の絶
縁膜あるいは2層以上の多層構造の絶縁膜である。絶縁膜34として形成される絶縁膜は
、酸化物絶縁膜、窒化物絶縁膜、酸化窒化絶縁膜、および窒化酸化絶縁膜等が挙げられる
。なお、本明細書において、酸化窒化物とは、窒素より酸素の含有量が多い材料であり、
窒化酸化物とは酸素より窒素の含有量が多い材料とする。
、窒化酸化シリコン、窒化シリコン、酸化アルミニウム、酸化ハフニウム、酸化ガリウム
またはGa−Zn系金属酸化物などでなる絶縁膜を形成することができる。また、このよ
うな絶縁膜として、ハフニウムシリケート(HfSiOx)、窒素が添加されたハフニウ
ムシリケート(HfSixOyNz)、窒素が添加されたハフニウムアルミネート(Hf
AlxOyNz)、酸化ハフニウム、酸化イットリウムなどのhigh−k材料でなる膜
を形成することができる。high−k材料を用いることでトランジスタのゲートリーク
を低減できる。
ート絶縁膜との界面特性を向上させるため、絶縁膜34において酸化物半導体膜OS1乃
至OS3と接する領域は酸化物絶縁膜あるいは酸化窒化絶縁膜で形成することが好ましい
。例えば、絶縁膜34の最上層の膜は、酸化シリコン膜あるいは酸化窒化シリコン膜とす
ればよい。
しくは10nm以上300nm以下であり、より好ましくは50nm以上250nm以下
である。
せるための電源装置は、RF電源装置、AC電源装置、DC電源装置等を適宜用いること
ができる。
ガスを適宜用いる。なお、希ガスおよび酸素の混合ガスの場合、希ガスに対して酸素のガ
ス比を高めることが好ましい。
選択すればよい。
度を150℃以上750℃以下、好ましくは150℃以上450℃以下、さらに好ましく
は200℃以上350℃以下とすることで、酸化物半導体膜31乃至33として、CAA
C−OS膜を形成することができる。
る。例えば、成膜室内に存在する不純物濃度(水素、水、二酸化炭素および窒素など)を
低減すればよい。また、成膜ガス中の不純物濃度を低減すればよい。具体的には、露点が
−80℃以下、好ましくは−100℃以下である成膜ガスを用いる。
を軽減すると好ましい。成膜ガス中の酸素割合は、30体積%以上が好ましく、100体
積%がより好ましい。
加熱処理を行うことで、酸化物半導体膜の水素濃度を2×1020atoms/cm3以
下、好ましくは5×1019atoms/cm3以下、より好ましくは1×1019at
oms/cm3以下、より好ましくは5×1018atoms/cm3未満、より好まし
くは1×1018atoms/cm3以下、より好ましくは5×1017atoms/c
m3以下、さらに好ましくは1×1016atoms/cm3以下とすることができる。
下で行うことで、後述するCAAC化率が、70%以上100%未満、好ましくは80%
以上100%未満、好ましくは90%以上100%未満、より好ましくは95%以上98
%以下である酸化物半導体膜を得ることができる。また、水素、水等の含有量が低減され
た酸化物半導体膜を得ることが可能である。すなわち、不純物濃度が低く、欠陥準位密度
の低い酸化物半導体膜を形成することができる。
aZnOX(X>0)膜を成膜する場合には、In(CH3)3ガスとO3ガスを順次繰
り返し導入してInO2層を形成し、その後、Ga(CH3)3ガスとO3ガスを用いて
GaO層を形成し、更にその後Zn(CH3)2ガスとO3ガスを用いてZnO層を形成
する。なお、これらの層の順番はこの例に限らない。また、これらのガスを混ぜてInG
aO2層やInZnO2層、GaInO層、ZnInO層、GaZnO層などの混合化合
物層を形成してもよい。なお、O3ガスに変えてAr等の不活性ガスでバブリングしたH
2Oガスを用いてもよいが、Hを含まないO3ガスを用いる方が好ましい。また、In(
CH3)3ガスに替えて、In(C2H5)3ガスを用いてもよい。また、Ga(CH3
)3ガスに替えて、Ga(C2H5)3ガスを用いてもよい。また、Zn(CH3)2ガ
スを用いてもよい。
る膜であり、その膜厚を3nm以上200nm以下とすることができる。それらの厚さは
、好ましくは3nm以上100nm以下であり、さらに好ましくは30nm以上50nm
以下である。酸化物半導体膜31の膜厚は例えば、3nm以上100nm以下とすること
ができ、好ましくは3nm以上30nm以下であり、より好ましくは3nm以上15nm
以下である。酸化物半導体膜31は、酸化物半導体膜32、酸化物半導体膜33よりも薄
く形成することが好ましい。
で成膜する。これらの成膜に用いられるターゲットの金属元素の原子数比(In:Ga:
Zn)は、例えば、酸化物半導体膜31は1:3:6であり、酸化物半導体膜32は3:
1:2であり、酸化物半導体膜33は、1:1:1.2または1:1:1とすることがで
きる。また、酸化物半導体膜31、32、33の厚さは、それぞれ、5nm、35nm、
35nmとすることができる。
ソース電極及びドレイン電極(SE1、DE1、SE2、DE2、SE3、DE3)はゲ
ート電極GE1乃至GE3と同様に形成することができる。
nmの銅−マンガン合金膜の順に、これらの膜をスパッタリング法により積層することで
、3層構造のソース電極及びドレイン電極を形成することができる。
絶縁膜35としては、2層構造の絶縁膜を形成することができる。ここでは、絶縁膜35
の1層目の膜を絶縁膜35aと呼び、2層目の膜を絶縁膜35bと呼ぶことにする。
み、且つ欠陥量の少ない酸化物絶縁膜を形成することができる。窒素を含み、且つ欠陥量
の少ない酸化物絶縁膜の代表例としては、酸化窒化シリコン膜、酸化窒化アルミニウム膜
等がある。
いてg値が2.037以上2.039以下の第1のシグナル、g値が2.001以上2.
003以下の第2のシグナル、およびg値が1.964以上1.966以下の第3のシグ
ナルが観測される。なお、第1のシグナルおよび第2のシグナルのスプリット幅、並びに
第2のシグナルおよび第3のシグナルのスプリット幅は、XバンドのESR測定において
約5mTである。また、g値が2.037以上2.039以下の第1のシグナル、g値が
2.001以上2.003以下の第2のシグナル、およびg値が1.964以上1.96
6以下である第3のシグナルのスピンの密度の合計が1×1018spins/cm3未
満であり、代表的には1×1017spins/cm3以上1×1018spins/c
m3未満である。
第1シグナル、g値が2.001以上2.003以下の第2のシグナル、およびg値が1
.964以上1.966以下の第3のシグナルは、窒素酸化物(NOx、xは0より大き
く2以下、好ましくは1以上2以下)起因のシグナルに相当する。窒素酸化物の代表例と
しては、一酸化窒素、二酸化窒素等がある。即ち、g値が2.037以上2.039以下
の第1のシグナル、g値が2.001以上2.003以下の第2のシグナル、およびg値
が1.964以上1.966以下である第3のシグナルのスピンの密度の合計が少ないほ
ど、酸化物絶縁膜に含まれる窒素酸化物の含有量が少ないといえる。
導体膜OS1乃至OS3との界面におけるキャリアのトラップを低減することが可能であ
る。この結果、トランジスタのしきい値電圧のシフトを低減することが可能であり、トラ
ンジスタの電気的特性の変動を低減することができる。
y Ion Mass Spectrometry)で測定される窒素濃度が6×102
0/cm3以下であることが好ましい。それは、トランジスタの作製工程中に絶縁膜35
aにおいて、窒素酸化物が生成されにくくなるからである。
D法により酸化窒化シリコン膜を形成することができる。この場合、原料ガスとしては、
シリコンを含む堆積性気体および酸化性気体を用いることが好ましい。シリコンを含む堆
積性気体の代表例としては、シラン、ジシラン、トリシラン、フッ化シラン等がある。酸
化性気体としては、一酸化二窒素、二酸化窒素等がある。
ましくは40倍以上80倍以下とし、処理室内の圧力を100Pa未満、好ましくは50
Pa以下とするCVD法を用いることで、絶縁膜35aとして、窒素を含み、且つ欠陥量
の少ない酸化物絶縁膜を形成することができる。
)を含む酸化物絶縁膜を用いて形成することができる。上記過剰酸素を含む酸化物絶縁膜
は、加熱により酸素の一部が脱離する。上記過剰酸素を含む酸化物絶縁膜は、TDS分析
にて、酸素原子に換算しての酸素の脱離量が1.0×1018atoms/cm3以上、
好ましくは3.0×1020atoms/cm3以上である。なお、上記TDS分析時に
おける膜の表面温度としては100℃以上700℃以下、または100℃以上500℃以
下の範囲が好ましい。
00nm以下の、酸化シリコン、酸化窒化シリコン等を用いることができる。絶縁膜35
bとして、過剰酸素含む酸化窒化シリコン膜を用いる場合、CVD法を用いて形成するこ
とができる。
うな条件で成膜を行うことができる。プラズマCVD装置の真空排気された処理室内に載
置された基板を180℃以上280℃以下、さらに好ましくは200℃以上240℃以下
に保持し、処理室に原料ガスを導入して処理室内における圧力を100Pa以上250P
a以下、さらに好ましくは100Pa以上200Pa以下とし、処理室内に設けられる電
極に0.17W/cm2以上0.5W/cm2以下、さらに好ましくは0.25W/cm
2以上0.35W/cm2以下の高周波電力を供給する。
る。さらに、好ましくは、酸素、水素、水、アルカリ金属、アルカリ土類金属等のブロッ
キング効果を有する。代表的には、窒化シリコンなどの窒化物絶縁膜を形成すればよい。
窒化シリコン膜の他、窒化酸化シリコン膜、窒化アルミニウム膜、窒化酸化アルミニウム
膜等も用いることができる。
る酸化物絶縁膜を設けてもよい。このような酸化物絶縁膜としては、酸化アルミニウム、
酸化窒化アルミニウム、酸化ガリウム、酸化窒化ガリウム、酸化イットリウム、酸化窒化
イットリウム、酸化ハフニウム、酸化窒化ハフニウム等がある。
nm以上200nm以下である。酸素、水素、水等に対してブロッキング効果を有する絶
縁膜36を形成することで、酸化物半導体膜31乃至33から外部への酸素の拡散を防ぎ
、また外部から酸化物半導体膜31乃至33への水素、水等の侵入を防ぐことができる。
む堆積性気体、窒素、およびアンモニアを原料ガスとして用いることが好ましい。これら
の原料ガスを用いることで、プラズマ中でアンモニアが解離し、活性種が発生する。当該
活性種が、シリコンを含む堆積性気体に含まれるシリコンおよび水素の結合、および窒素
の三重結合を切断する。この結果、シリコンおよび窒素の結合が促進され、シリコンおよ
び水素の結合が少なく、欠陥が少なく、緻密な窒化シリコン膜を形成することができる。
一方、原料ガスにおいて、窒素に対するアンモニアの量が多いと、シリコンを含む堆積性
気体および窒素それぞれの分解が進まず、シリコンおよび水素結合が残存してしまい、欠
陥が増大した、且つ粗な窒化シリコン膜が形成されてしまう。これらのため、原料ガスに
おいて、アンモニアに対する窒素の流量比を5以上50以下、好ましくは10以上50以
下とすることが好ましい。
150℃以上基板歪み点未満、好ましくは200℃以上450℃以下、更に好ましくは3
00℃以上450℃以下とする。当該加熱処理により、絶縁膜35の2層目を構成する酸
化物絶縁膜に含まれる酸素を、酸化物半導体膜31乃至33に移動させて、これらに含ま
れる酸素欠損を低減することができる。加熱処理は、例えば、窒素および酸素を含む混合
ガス雰囲気で、加熱温度350℃、加熱時間1時間とすればよい。
とを目的として加熱処理を行ってもよい。この加熱処理は、例えば、窒素および酸素を含
む混合ガス雰囲気で、加熱温度350℃、加熱時間1時間とすればよい。
バックゲート電極BGE1、BGE2はゲート電極GE1乃至GE3と同様に形成するこ
とができる。
図29(A)、(B)に、それぞれ、トランジスタTA3、トランジスタTA4の上面図
(レイアウト図)と、その回路記号を示す。図30(A)、(B)に、トランジスタTA
3のa7−a8線およびb7−b8線による断面図、並びにトランジスタTA4のa9−
a10線およびb9−b10線による断面図を示す。
ドレイン電極DE4、およびバックゲート電極BGE4を有する。トランジスタTA3は
、トランジスタTA1の変形例であり、バックゲート電極BGE4が、2つの開口CG4
、CG5において、ゲート電極GE4と接している点がトランジスタTA1と異なり、他
はトランジスタTA1と同様である。図30(B)に示すように、チャネル幅方向で、酸
化物半導体膜OS4がゲート電極GE4とバックゲート電極BGE4で囲まれており、ト
ランジスタTA3の強度をより向上させることができる。
ドレイン電極DE5、およびバックゲート電極BGE5を有する。トランジスタTA4は
、トランジスタTA2の変形例であり、バックゲート電極BGE5をゲート電極GE5と
接続せず、バックゲート電極BGE5をゲート電極GE5に異なる信号や電位を入力可能
としている。例えば、ゲート電極GE5にトランジスタTA4の導通状態を制御する信号
を入力し、バックゲート電極BGE5にトランジスタTA4のしきい値電圧を補正するよ
うな信号や電位を入力することが可能である。
図31(A)乃至(C)に、それぞれ、トランジスタTC1、トランジスタTB2、およ
びトランジスタTD1の上面図(レイアウト図)と、その回路記号を示す。図32(A)
、(B)に、トランジスタTC1のa11−a12線およびb11−b12線による断面
図、トランジスタTB2のa13−a14線およびb13−b14線による断面図、並び
にトランジスタTD1のa15−a16線およびb15−b16線による断面図を示す。
ドレイン電極DE6、およびバックゲート電極BGE6を有する。バックゲート電極BG
E6は開口CG6においてゲート電極GE6に接している。トランジスタTC1は、トラ
ンジスタTA1の変形例であり、酸化物半導体膜OS6が2層構造としている。酸化物半
導体膜OS6は、酸化物半導体膜32と酸化物半導体膜33とでなる。トランジスタTC
1もトランジスタTA1と同様に、チャネル形成領域が酸化物半導体膜32で構成される
トランジスタである。そのため、トランジスタTC1も、トランジスタTA1と同程度に
高い電界効果移動のトランジスタであり、代表的には、電界効果移動度が10cm2/V
sより大きく60cm2/Vs未満、好ましくは15cm2/Vs以上50cm2/Vs
未満のトランジスタである。よって、トランジスタTC1もトランジスタTA1と同様に
、駆動回路のような高速動作させるトランジスタに好適である。
ドレイン電極DE7、およびバックゲート電極BGE7を有する。バックゲート電極BG
E7は開口CG7においてゲート電極GE7に接している。トランジスタTB2は、トラ
ンジスタTB1の変形例であり、バックゲート電極BGE7を有する点でトランジスタT
B1と異なる。トランジスタTB2は、ゲート電極GE7と接続されたバックゲート電極
BGE7を有しているため、トランジスタTB1よりもオン電流が高く、また機械的な強
度が向上されている。
およびドレイン電極DE8を有する。トランジスタTD1は、トランジスタTB1の変形
例であり、酸化物半導体膜OS8全体がゲート電極GE8に重なっており、ゲート電極G
E8の端部の外側にある部分を有していない。このように、トランジスタTD1は、酸化
物半導体膜OS8がトランジスタTB1よりも光に曝されにくい構造となっているため、
画素部のトランジスタに好適である。
の断面図において、チャネル形成領域(活性層領域)が、上下のゲート電極の電界に電気
的に取り囲まれた構造を、s−channel(surrounded channel
)構造とよぶ。s−channel構造は、トランジスタのソース−ドレイン間に大電流
を流すことができ、トランジスタのオン電流を高くすることができる。
ランジスタごとのしきい値ばらつきが小さい。また、当該トランジスタは、NGBT(N
egative Gate Bias Temperature)ストレスやPGBT(
Positive Gate Bias Temperature)ストレスに対して強
い。また、当該トランジスタは、DIBL(Drain Induced Barrie
r Lowering)が抑制され、短チャネル効果の影響を受けにくい。また、当該ト
ランジスタは、ドレイン耐圧が高く、Id(ドレイン電流)−Vd(ドレイン電圧)特性
において、良好な飽和特性を示す。また、当該トランジスタは、良好なスイッチング特性
を有し、Id−Vg(ゲート電圧)特性において、サブスレッショルド係数が小さい。
スタには、トランジスタTA1、TA2、あるいはトランジスタTA3、TA4、TC1
のように、チャネル長を短くすることが好ましい。このようなトランジスタのチャネル長
は、2.5μm未満とすることが好ましい。例えば、2.2μm以下とすればよい。本実
施の形態のトランジスタでは、チャネル長はソース電極とドレイン電極間の距離で決定さ
れるため、チャネル長の最小値は、ソース電極及びドレイン電極となる導電膜を加工する
精度で制約される。本実施の形態のトランジスタでは、例えば、チャネル長は0.5μm
以上、あるいは1.0μm以上とすることができる。
本発明の一態様にかかる表示装置に用いられるトランジスタは、非晶質、微結晶、多結晶
または単結晶である、シリコンまたはゲルマニウムなどの半導体膜または半導体基板に、
チャネル形成領域を有していても良い。シリコンの薄膜を用いてトランジスタを形成する
場合、当該薄膜には、プラズマCVD法などの気相成長法若しくはスパッタリング法で作
製された非晶質シリコン、非晶質シリコンをレーザーアニールなどの処理により結晶化さ
せた多結晶シリコン、単結晶シリコンウェハに水素イオン等を注入して表層部を剥離した
単結晶シリコンなどを用いることができる。
のシリコン膜を用いたトランジスタの断面図を例示する。図33(A)、(B)では、n
チャネル型のトランジスタ70と、pチャネル型のトランジスタ71とを示す。
73と、導電膜73上の絶縁膜74と、絶縁膜74を間に介して導電膜73と重畳する半
導体膜75と、半導体膜75上の絶縁膜76と、絶縁膜76を間に介して半導体膜75と
重畳し、なおかつゲート電極として機能する導電膜77aおよび導電膜77bと、導電膜
77aおよび導電膜77b上の絶縁膜78と、絶縁膜78上の絶縁膜79と、絶縁膜78
および絶縁膜79に設けられた開口において半導体膜75に電気的に接続され、なおかつ
ソースまたはドレインとして機能する導電膜80および導電膜81とを有する。
よび導電膜77bは、絶縁膜76側から順に積層されている。また、半導体膜75は、導
電膜77bと重畳する位置にチャネル形成領域82と、チャネル形成領域82を間に挟む
ように位置する一対のLDD(Light Doped Drain)領域83と、チャ
ネル形成領域82、LDD領域83を間に挟むように位置する一対の不純物領域84とを
有する。一対の不純物領域84はソース領域またはドレイン領域として機能する。また、
LDD領域83、および不純物領域84は、n型の導電型を半導体膜75に付与する不純
物元素、例えば、ボロン(B)、アルミニウム(Al)、ガリウム(Ga)等が添加され
ている。
導電膜85と、導電膜85上の絶縁膜74と、絶縁膜74を間に介して導電膜85と重畳
する半導体膜86と、半導体膜86上の絶縁膜76と、絶縁膜76を間に介して半導体膜
86と重畳し、なおかつゲート電極として機能する導電膜87aおよび導電膜87bと、
導電膜87aおよび導電膜87b上の絶縁膜78と、絶縁膜78上の絶縁膜79と、絶縁
膜78および絶縁膜79に設けられた開口において半導体膜86に電気的に接続され、な
おかつソースまたはドレインとして機能する導電膜88および導電膜89とを有する。
よび導電膜87bは、絶縁膜76側から順に積層されている。また、半導体膜75は、導
電膜87bと重畳する位置にチャネル形成領域90と、チャネル形成領域90を間に挟む
ように位置する一対の不純物領域91とを有する。一対の不純物領域91はソース領域ま
たはドレイン領域として機能する。また、不純物領域91は、p型の導電型を半導体膜8
6に付与する不純物元素、例えば、リン(P)、ヒ素(As)等が添加されている。
結晶化方法として、レーザ光を用いたレーザ結晶化法、触媒元素を用いる結晶化法がある
。或いは、触媒元素を用いる結晶化法とレーザ結晶化法とを組み合わせて用いることもで
きる。また、基板72として石英のような耐熱性に優れている基板を用いる場合、電熱炉
を使用した熱結晶化方法、赤外光を用いたランプアニール結晶化法、触媒元素を用いる結
晶化法、950℃程度の高温アニールを組み合わせた結晶化法を用いても良い。
ト電極として機能する導電膜73を有する構成を示しているが、他の構成でもよい。例え
ば、図33(B)に図示するように、バックゲート電極として機能する導電膜73を省略
してもよい。また、図33(A)では、ゲート電極として機能する導電膜87a、87b
と、バックゲート電極として機能する導電膜85を有する構成を示しているが、他の構成
でもよい。例えば、図33(B)に図示するように、バックゲート電極として機能する導
電膜85を省略してもよい。なお図33(B)の構造は、OSトランジスタに適用可能で
ある。
る、トランジスタ70Aの上面図を示す。図34(B)は、トランジスタ70Aのチャネ
ル長方向を表すL1−L2線による断面図である。図34(C)は、トランジスタ70A
のチャネル幅方向を表すW1−W2線による断面図である。
開口93、開口94、開口95および開口96を示している。導電膜77は、ゲート電極
として機能する。導電膜73はバックゲート電極として機能する。図34(A)での説明
において、同じ符号を付した構成の詳細については、図33(A)での説明と同様である
ため、ここでは省略する。開口93、94は、半導体膜75と、導電膜80、導電膜81
とを接続するための開口である。開口95、96は、導電膜77と、導電膜73と電気的
に接続するための開口である。
て導電膜73と重畳する半導体膜75と、半導体膜75上の絶縁膜76と、絶縁膜76を
間に介して半導体膜75と重畳し、なおかつゲート電極として機能する導電膜77aおよ
び導電膜77bと、導電膜77aおよび導電膜77b上の絶縁膜78と、絶縁膜78上の
絶縁膜79と、絶縁膜78および絶縁膜79に設けられた開口93、94において半導体
膜75に電気的に接続され、なおかつソースまたはドレインとして機能する導電膜80お
よび導電膜81とを有する。図34(B)での説明において、同じ符号を付した構成の詳
細については、図33(A)での説明と同様であるため、ここでは省略する。
て導電膜73と重畳する半導体膜75と、半導体膜75上の絶縁膜76と、絶縁膜76を
間に介して半導体膜75と重畳し、なおかつゲート電極として機能する導電膜77aおよ
び導電膜77bと、導電膜77aおよび導電膜77b上の絶縁膜78と、絶縁膜78上の
絶縁膜79と、絶縁膜78および絶縁膜79に設けられた開口93、94において半導体
膜75に電気的に接続され、なおかつソースまたはドレインとして機能する導電膜80お
よび導電膜81とを有する。半導体膜75は、チャネル形成領域82と、一対のLDD領
域83と、一対の不純物領域84とを有する。一対の不純物領域84はソース領域または
ドレイン領域として機能する。図34(B)での説明において、同じ符号を付した構成の
詳細については、図33(A)での説明と同様であるため、ここでは省略する。
と、絶縁膜76と、開口95、96において導電膜73に電気的に接続された導電膜77
aおよび導電膜77bと、導電膜77aおよび導電膜77b上の絶縁膜78と、絶縁膜7
8上の絶縁膜79と、を有する。図34(C)での説明において、同じ符号を付した構成
の詳細については、図33(A)での説明と同様であるため、ここでは省略する。
電気的に接続された導電膜73によって、半導体膜75のチャネル形成領域82のチャネ
ル幅方向を電気的に取り囲むs−channel構造としている。s−channel構
造は、チャネル形成領域の上面、下面及び側面から、チャネル形成領域を包み込む構造と
することができる。そのため、オン電流を高めることができ、チャネル幅方向のサイズ縮
小を図ることができる。また、チャネル形成領域を導電膜で取り囲む構成とするため、チ
ャネル形成領域の遮光を容易に行うことができ、チャネル形成領域に意図しない光が照射
されることによる光励起を抑制することができる。
W1−W2方向での側端部における意図しない導電性の上昇による導通状態を抑制するこ
とができる。また半導体膜75内に添加した不純物元素の分布ばらつきの影響を小さくす
ることができる。
ート電極とを電気的に接続する構成としたが、別々の電圧とする構成も有効である。当該
構成は、特にnチャネル型のみで構成する回路に有効である。つまり、バックゲート電極
に電圧を印加することでトランジスタのしきい値電圧を制御できるため、しきい値電圧の
異なるED−MOSトランジスタでインバータ回路などのロジック回路を構成することが
できる。このようなロジック回路を、画素を駆動するための駆動回路に適用することで駆
動回路が占める面積を縮小することができるため、表示装置の狭額縁化を実現することが
できる。また、バックゲート電極の電圧をトランジスタがオフになるような電圧にするこ
とで、トランジスタをオフ状態にした際のオフ電流をより小さくすることができる。その
ため、表示装置のリフレッシュの頻度を少なくしても、書き込んだ電圧を保持し続けさせ
ることができる。そのため、書き込み回数を少なくすることによる表示装置の低消費電力
化を見込むことができる。
もできる。例えば、図35(A)乃至(C)に図34(A)乃至(C)とは異なる上面図
及び断面図を示す。
、ゲート電極となる導電膜77を単層で形成している点にある。また開口95,96の位
置を、よりチャネル形成領域82側に近づけた点にある。このようにすることで、チャネ
ル形成領域の上面、下面及び側面から、チャネル形成領域に向けて電界をかけやすくする
ことができる。また、当該構成としても、図34(A)乃至(C)と同様の効果を奏する
ことができる。
A)乃至(C)とは異なる上面図及び断面図を示す。
(C)に示す構成と異なる点は、バックゲート電極となる導電膜73を導電膜73aおよ
び導電膜73bで構成し、導電膜73bを導電膜73aで取り囲む構造としている点にあ
る。当該構成としても、図34(A)乃至(C)と同様の効果を奏することができる。
Cu))を用いた場合においても、可動性の元素が半導体膜に侵入し半導体膜が劣化する
ことを防止できる。
点材料であるタングステン(W)、モリブデン(Mo)、クロム(Cr)、チタン(Ti
)、タンタル(Ta)のいずれか、あるいはその合金(例えば、W‐Mo、Mo‐Cr、
Ta‐Mo)、あるいはその窒化物(例えば、窒化タングステン、窒化チタン、窒化タン
タル、TiSiNx)等を用いることができる。形成方法としてはスパッタ法、CVD法
等を用いることができる。また導電膜73bの材料としては、銅(Cu)が好ましいが、
低抵抗材料であれば特に限られない。例えば、銀(Ag)、アルミニウム(Al)、金(
Au)、及びそれらの合金等を用いることもできる。導電膜73bを形成する方法として
はスパッタ法が好ましいが、レジストマスクにダメージを与えない条件を選択することで
、CVD法を用いることもできる。
領域にシリコンを有するs−channelトランジスタは、オン電流が高く、トランジ
スタごとのしきい値ばらつきが小さい。また、当該トランジスタは、DIBLが抑制され
、短チャネル効果の影響を受けにくい。また、当該トランジスタは、インパクトイオンの
影響を受けにくく、ドレイン耐圧が高い。そのため、Id−Vd特性において、良好な飽
和特性を示す。また、当該トランジスタは、良好なスイッチング特性を有し、Id−Vg
(ゲート電圧)特性において、サブスレッショルド係数が小さい。
次いで、上述したトランジスタ、ここでは特に図33乃至36で説明したバックゲート電
極を有するトランジスタ、及び該トランジスタ上に設けた発光素子の断面図を示して、そ
の作製工程の一例を説明する。
能する導電膜502を設ける。導電膜502は、Al、W、Mo、Ti、Taから選ばれ
た一種又は複数種からなる導電性の材料で形成することができる。本実施の形態ではタン
グステンを用いたが、窒化タンタルの上にタングステンを積層したものを導電膜502と
して用いても良い。また、単層ではなく複数の層で構成されていても良い。
ガラス基板、石英基板、セラミック基板等を用いることができる。また、金属基板または
シリコン基板の表面に絶縁膜を形成したものを用いても良い。プラスチック等の可撓性を
有する合成樹脂からなる基板は、一般的に上記基板と比較して耐熱温度が低い傾向にある
が、作製工程における処理温度に耐え得るのであれば用いることが可能である。
a、絶縁膜503bを積層して設ける。絶縁膜503aは、一例として酸化窒化珪素膜を
用いる。絶縁膜503bは、一例として酸化珪素膜又は酸化窒化珪素膜を用いる。なお絶
縁膜503はこの構成に限定されず、単層の絶縁膜で形成されていても良いし、3層以上
の絶縁膜で形成されていても良い。また材料もこれに限定されない。
起因する凹凸を有している場合がある。この場合、凹凸を平坦化する工程を設けることが
望ましい。本実施の形態ではCMP(Chemical−Mechanical Pol
ishing)を用いて平坦化を行なう。
質半導体膜504は含有水素量にもよるが、好ましくは400乃至550℃で数時間加熱
して脱水素処理を行い、含有水素量を5atomic%以下として、結晶化の工程を行な
うことが望ましい。また、非晶質半導体膜をスパッタ法や蒸着法などの他の作製方法で形
成しても良いが、膜中に含まれる酸素、窒素などの不純物元素を十分低減させておくこと
が望ましい。
る。シリコンゲルマニウムを用いる場合、ゲルマニウムの濃度は0.01乃至4.5at
omic%程度であることが好ましい。
、これらの2つの膜を大気に曝すことなく連続して形成しても良い。連続成膜することに
よって、大気による表面の汚染を極力抑え、よって作製されるトランジスタの特性バラツ
キを低減させることができる。
乃至100ppmのニッケルを含む酢酸ニッケル溶液をスピナーで塗布した。なお、酢酸
ニッケル溶液の馴染みをよくするために、非晶質半導体膜504の表面をオゾン含有水溶
液で処理することで極薄い酸化膜を形成し、その酸化膜をフッ酸と過酸化水素水の混合液
でエッチングして清浄な表面を形成した後、再度オゾン含有水溶液で処理して極薄い酸化
膜を形成しておいても良い。半導体膜の表面は本来疎水性なので、このように酸化膜を形
成しておくことにより酢酸ニッケル溶液を均一に塗布することができる。以上が、図37
(A)の説明である。
ラズマ処理などを用いて添加するようにしても良い。
った。加熱処理を施すことで、ニッケル含有層505により結晶化が進行し、結晶性の高
められた結晶性半導体膜が形成される。
タルハライドランプ、キセノンアークランプ、カーボンアークランプ、高圧ナトリウムラ
ンプ、高圧水銀ランプなどを用いたRTA法を用いることができる。または、加熱した不
活性気体を用いるガス加熱方式のRTAを用いることも可能である。
0秒点灯させ、それを1乃至10回、好ましくは2乃至6回繰り返す。ランプ光源の発光
強度は任意なものとするが、非晶質半導体膜504が瞬間的には600乃至1000℃、
好ましくは650乃至750℃程度にまで加熱されるようにする。このような高温になっ
たとしても、半導体膜が瞬間的に加熱されるのみであり、基板501はそれ自身が歪んで
変形することはない。
℃にて1時間程度の加熱処理を行い、非晶質半導体膜504が含有する水素を放出させて
おく。そして、電熱炉を用いて窒素雰囲気中にて550℃以上600℃以下、好ましくは
580℃で4時間の加熱処理を行い、非晶質半導体膜504を結晶化させる。
、ゲルマニウム(Ge)、鉄(Fe)、パラジウム(Pd)、スズ(Sn)、鉛(Pb)
、コバルト(Co)、白金(Pt)、銅(Cu)、金(Au)といった元素を用いても良
い。
媒元素を用いる結晶化により、結晶性半導体膜506内には、触媒元素(ここではニッケ
ル)が平均的な濃度として1×1019/cm3を越える程度に残存しているものと考え
られる。触媒元素が残留しているとトランジスタの特性に悪影響を及ぼす可能性があるた
め、触媒元素濃度を低減させる工程を設ける必要がある。
ングする前に行なうゲッタリングの一例について説明する。まず、図37(B)に示すよ
うに結晶性半導体膜506の表面にバリア層507を形成する。バリア層507は、後に
ゲッタリングサイトを除去する際に、結晶性半導体膜506がエッチングされるのを防ぐ
ために設ける。
されるケミカルオキサイドをバリア層として用いても良い。また、硫酸、塩酸、硝酸など
と過酸化水素水を混合させた水溶液で処理しても同様にケミカルオキサイドを形成するこ
とができる。他には、酸化雰囲気中でのプラズマ処理する方法や、酸素含有雰囲気中での
紫外線照射によりオゾンを発生させて酸化処理を行なう方法等を用いても良い。また、ク
リーンオーブンを用い、200乃至350℃程度に加熱して薄い酸化膜を形成しバリア層
としても良い。或いは、プラズマCVD法やスパッタ法、蒸着法などで1乃至5nm程度
の酸化膜を堆積してバリア層としても良い。いずれにしても、ゲッタリング工程時に、触
媒元素がゲッタリングサイト側に移動できて、ゲッタリングサイトの除去工程時には、エ
ッチング液がしみこまない(結晶性半導体膜506をエッチング液から保護する)膜、例
えば、オゾン水で処理することにより形成されるケミカルオキサイド膜、酸化シリコン膜
(SiOx)、または多孔質膜を用いればよい。
ス元素を1×1020/cm3以上の濃度で含むゲッタリング用の半導体膜(代表的には
、非晶質シリコン膜)を25乃至250nmの厚さで形成する。後に除去されるゲッタリ
ングサイト508は結晶性半導体膜506とエッチングの選択比を大きくするため、密度
の低い膜を形成することが好ましい。
悪影響を及ぼすことはない。また、希ガス元素としてはヘリウム(He)、ネオン(Ne
)、アルゴン(Ar)、クリプトン(Kr)、キセノン(Xe)から選ばれた一種または
複数種を用いる。
ネスアニール法やRTA法で行なう。ファーネスアニール法で行なう場合には、窒素雰囲
気中にて450乃至600℃で0.5乃至12時間の加熱処理を行なう。また、RTA法
を用いる場合には、加熱用のランプ光源を1乃至60秒、好ましくは30乃至60秒点灯
させ、それを1乃至10回、好ましくは2乃至6回繰り返す。ランプ光源の発光強度は任
意なものとするが、半導体膜が瞬間的には600乃至1000℃、好ましくは700乃至
750℃程度にまで加熱されるようにする。
拡散により矢印に示すようにゲッタリングサイト508に移動する。従って、ゲッタリン
グは処理温度に依存し、より高温であるほど短時間でゲッタリングが進むことになる。
。エッチングの方法としては、ClF3によるプラズマを用いないドライエッチング、或
いはヒドラジンや、テトラメチルアンモニウムハイドロオキサイド(化学式 (CH3)
4NOH)を含む水溶液などアルカリ溶液によるウエットエッチングで行なうことができ
る。このとき、バリア層507はエッチングストッパーとして機能する。また、バリア層
507はその後フッ酸により除去する(図37(C))。
509、510を形成する(図37(D))。半導体膜509、510の膜厚は25乃至
100nm(好ましくは30乃至60nm)とする。次に、半導体膜509、510を覆
うように絶縁膜511を成膜する。絶縁膜511は、後にゲート電極として機能する電極
を形成するために行なうドライエッチングにおいて、その膜厚が10乃至40nm程度減
少するので、その減少分を考慮に入れて膜厚を設定するのが望ましい。具体的には40乃
至150nm(より好ましくは60乃至120nm)程度の厚さに絶縁膜511を成膜す
る。
る。本実施の形態では、絶縁膜511を単層の絶縁膜で構成しているが、2層以上の複数
の絶縁膜で構成されていても良い。また成膜方法は、プラズマCVD法、スパッタ法など
を用いることができる。例えば、プラズマCVD法を用い、酸化珪素で絶縁膜511を成
膜する場合、TEOS(Tetraethyl Orthosilicate)とO2を
混合したガスを用い、反応圧力40Pa、基板温度300乃至400℃、高周波(13.
56MHz)電力密度0.5乃至0.8W/cm2とし、成膜する。
伝導率が比較的高く、トランジスタで発生した熱を効率的に発散させることができる。ま
たアルミニウムの含まれない酸化珪素や酸化窒化珪素等を形成した後、窒化アルミニウム
を積層したものを絶縁膜511として用いても良い。
タルからなる導電膜512aを20乃至100nmの厚さで、タングステンからなる導電
膜512bを100乃至400nmの厚さで成膜する。具体的に、導電膜512aに用い
る窒化タンタルは、ターゲットに純度99.99%のTaを用い、チャンバー内の温度を
室温、Arの流量を50ml/min、N2の流量を10ml/min、チャンバー内の
圧力0.6Pa、成膜電力1kWとし、成膜速度約40nm/minで成膜した。また導
電膜512bに用いるタングステンは、ターゲットに純度99.99%のタングステンを
用い、チャンバー内の温度を230℃、Arの流量を100ml/min、チャンバー内
の圧力1.5Pa、成膜電力6kWとし、成膜速度約390nm/minで成膜した。
例について説明するが、導電膜は単層であっても良いし、また3層以上の複数の層で形成
されていても良い。また各導電層の材料は本実施の形態に示したものに限定されない。
記元素を主成分とする合金もしくは化合物で形成することができる。例えば1層目がタン
タルで2層目がタングステン、または1層目が窒化タンタルで2層目がアルミニウム、1
層目が窒化タンタルで2層目が銅といった組み合わせも考えられる。また1層目と2層目
のいずれか一方に銀とパラジウムと銅の合金を用いても良い。タングステン、アルミニウ
ムとシリコンの合金(Al−Si)、窒化チタンを順次積層した3層構造としてもよい。
タングステンの代わりに窒化タングステンを用いてもよいし、アルミニウムとシリコンの
合金(Al−Si)に代えてアルミニウムとチタンの合金膜(Al−Ti)を用いてもよ
いし、窒化チタンに代えてチタンを用いてもよい。ただし、複数の導電膜を成膜する場合
、エッチング後に各層の導電膜の、チャネル長方向における幅に差を持たせたいならば、
互いにエッチングの選択比のとれる材料を用いる。
bをエッチングする(第1のエッチング処理)。本実施の形態ではICP(Induct
ively Coupled Plasma:誘導結合型プラズマ)エッチング法を用い
て行なった。エッチングガスとしてCl2とCF4とO2を混合したガスを用い、チャン
バー内のエッチングガスの圧力を1.0Paとする。そして、コイル型の電極に500W
、13.56MHzの高周波(RF)電力を投入し、プラズマを生成する。また基板が載
置されたステージ(下部電極)に150W、13.56MHzの高周波(RF)電力を投
入し、これにより基板に自己バイアス電圧が印加される。その後、エッチングガスをCl
2とCF4に変更し、トータルの圧力を1.0Paとした。またコイル型の電極に500
Wの高周波(13.56MHz)電力を投入し、基板側(試料ステージ)には20Wの高
周波(13.56MHz)電力を投入した。
、導電膜512bであるタングステンのエッチングレートがほぼ等しくなり、共に同じ程
度エッチングされる。
状の導電膜515と、下層516aと上層516bとで構成された第1の形状の導電膜5
16とが形成される。なおこの第1のエッチング処理において、下層515a、516a
と上層515b、516bの側面がややテーパー状になる。また導電膜の残渣を残さない
ようにエッチングすると、第1の形状の導電膜515、516で覆われていない絶縁膜5
11の表面が、5乃至10nm程度またはそれ以上エッチングされることがある。
さくなったマスク514を用い、第1の形状の導電膜515、516をエッチング(第2
のエッチング処理)する。第2のエッチング処理でも第1のエッチング処理と同じくIC
Pエッチング法を用いる。エッチングガスはSF6、Cl2、O2を混合したガスを用い
、チャンバー内のエッチングガスの圧力を1.3Paとする。そして、コイル型の電極に
700W、13.56MHzの高周波電力を投入し、プラズマを生成する。また基板が載
置されたステージ(下部電極)に10W、13.56MHzの高周波電力を投入し、これ
により基板に自己バイアス電圧が印加される。
6において、タングステンのエッチングレートが増加し、また窒化タンタルのエッチング
レートが極端に低下するため、選択比をとることができる。
b)と、第2の形状の導電膜518(下層518a、上層518b)が形成される。上層
517b、518bのチャネル長方向における幅は、下層517a、518aの幅よりも
短くなっている。なお第2のエッチング処理によって、第2の形状の導電膜517、51
8で覆われていない絶縁膜511の表面が、5乃至10nm程度またはそれ以上エッチン
グされる。
、半導体膜509、510にn型の導電性を付与する不純物を添加する(第1のドーピン
グ処理)。ドーピングはイオン注入法で行なう。ドーピングは、ドーズ量を1×1013
乃至5×1014atoms/cm2、加速電圧を40乃至80kVとして行なう。n型
を付与する不純物元素は、ドナーとして機能するP、As、Sb等の5族原子やS、Te
、Se等の6族原子を用いるが、本実施の形態ではPを用いる。第1のドーピング処理に
より、自己整合的に不純物領域520、521が形成される。不純物領域520、521
は1×1018乃至1×1020atoms/cm3の濃度範囲でn型を付与する不純物
元素が添加されている。
処理は、加速電圧を50乃至100kVとし、ドーズ量を1×1015乃至1×1017
atoms/cm2とする。第1のドーピング処理および第2のドーピング処理により、
下層517a、518aと重なる不純物領域522、523と、不純物領域524、52
5とが形成される。不純物領域522、523は、1×1018乃至5×1019ato
ms/cm3の濃度範囲でn型を付与する不純物元素を添加され、不純物領域524、5
25は、1×1019乃至5×1021atoms/cm3の濃度範囲でn型を付与する
不純物元素が添加される。
領域522、523はLDD領域、不純物領域524、525はソース/ドレイン領域と
して機能する。
処理を1回のドーピング処理で済まし、低濃度不純物領域および高濃度不純物領域を形成
することも可能である。
518と覆って、層間絶縁膜530を成膜する(図39(A))。層間絶縁膜530は、
珪素を含む酸化珪素、窒化珪素、酸化窒化珪素などの絶縁膜を用いることができ、その厚
さは100乃至200nm程度とする。
理を行なう。この工程はファーネスアニール炉を用いる熱アニール法、レーザーアニール
法、またはラピッドサーマルアニール法(RTA法)を用いることができる。例えば熱ア
ニール法で活性化を行なう場合、酸素濃度が1ppm以下、好ましくは0.1ppm以下
の窒素雰囲気中で、400乃至700℃(好ましくは500乃至600℃)で行なう。さ
らに、3乃至100%の水素を含む雰囲気中で、300乃至450℃で1乃至12時間の
熱処理を行い、島状の半導体膜を水素化する工程を行なう。この工程は、熱的に励起こさ
れた水素によりダングリングボンドを終端する目的で行なわれる。水素化の他の手段とし
て、プラズマ水素化(プラズマにより励起こされた水素を用いる)を行っても良い。また
活性化処理は層間絶縁膜530を成膜する前に行っても良い。
できる。なお、本実施の形態において、トランジスタ531およびトランジスタ532は
nチャネル型トランジスタとして扱ったが、トランジスタ531またはトランジスタ53
2は、pチャネル型トランジスタとして扱ってもよい。その場合、第1のドーピング処理
および第2のドーピング処理において、p型の不純物をドーピングすればよい。または、
第1のドーピング処理および第2のドーピング処理を、1回のp型の不純物のドーピング
処理で済ましてもよい。p型を付与する不純物元素はBなどが挙げられる。不純物領域5
22、523は、1×1018乃至5×1019atoms/cm3の濃度範囲でp型を
付与する不純物元素が添加され、不純物領域524、525は、1×1019乃至5×1
021atoms/cm3の濃度範囲でp型を付与する不純物元素が添加されればよい。
てもよい。第1ドーピング処理を行った後、第2のエッチング処理で上層をチャネル長方
向において短くなるようにエッチングし、第2ドーピング処理を行うことで、不純物領域
522、523および不純物領域524、525を形成してもよい。
lectron Cyclotron Resonance:電子サイクロトロン共鳴)
エッチング法、RIEエッチング法、ヘリコン波エッチング法、ヘリカル共鳴エッチング
法、パルス変調エッチング法やその他のプラズマエッチング法を用いていても良い。
れない。触媒元素を用いて結晶化を行なった後に、より結晶性を高めるために、パルス発
振のレーザ光照射を行なうようにしても良い。また上述したゲッタリング工程は、本実施
の形態に示した方法に限定されない。その他の方法を用いて半導体膜中の触媒元素を低減
するようにしても良い。
。本実施の形態では、層間絶縁膜533を有機樹脂、例えば非感光性のアクリルを用いて
形成する。層間絶縁膜534は、水分や酸素などのOLEDの劣化を促進させる原因とな
る物質を、他の絶縁膜と比較して透過させにくい膜を用いる。代表的には、例えばDLC
膜、窒化炭素膜、RFスパッタ法で形成された窒化珪素膜等を用いるのが望ましい。
ッチングし、開口を形成する。そして、島状の半導体膜509、510とコンタクトを形
成する配線535乃至538を形成する。
ニングすることで、トランジスタ532の島状の半導体膜510に接続されている配線5
38に接続した、画素電極(陽極)540を形成する(図39(B))。画素電極540
に用いる透明導電膜は、ITO(インジウム錫酸化物)のみならず、酸化インジウムに2
乃至20%の酸化亜鉛(ZnO)を混合した透明導電膜を用いても良い。画素電極540
は、その表面が平坦化されるように、CMP法、ポリビニルアルコール系の多孔質体を用
いた拭浄で研磨しても良い。またCMP法を用いた研磨後に、画素電極540の表面に紫
外線照射、酸素プラズマ処理などを行ってもよい。
脂膜541は、画素電極540と重なる領域において開口を有するようにする。有機樹脂
膜541は、次に電界発光層を成膜する前に、吸着した水分や酸素等を除去するために真
空雰囲気下で加熱しておく。具体的には、100℃乃至200℃、0.5乃至1時間程度
、真空雰囲気下で加熱処理を行なう。望ましくは3×10−7Torr以下とし、可能で
あるならば3×10−8Torr以下とするのが最も望ましい。そして、有機樹脂膜54
1に真空雰囲気下で加熱処理を施した後に電界発光層を成膜する場合、成膜直前まで真空
雰囲気下に保つことで、信頼性をより高めることができる。
穴があかないように、丸みを帯びさせることが望ましい。具体的には、開口部における有
機樹脂膜541の断面が描いている曲線の曲率半径が、0.2乃至2μm程度であること
が望ましい。
を示している。感光性の有機樹脂には、光、電子、イオンなどのエネルギー線が露光され
た箇所が除去されるポジ型と、露光された箇所が残るネガ型とがある。本発明ではネガ型
の有機樹脂膜を用いても良い。また感光性のポリイミドを用いて有機樹脂膜541を形成
しても良い。
字状の断面形状となる。このとき開口部の上端部及び下端部における曲率半径は、0.2
乃至2μmとすることが望ましい。
、画素電極540と陰極が電界発光層に形成された穴においてショートするのを防ぐこと
ができる。また電界発光層の応力を緩和させることで、発光領域が減少するシュリンクと
よばれる不良を低減させることができ、信頼性を高めることができる。
層からなり、有機物のみならず無機物の層が含まれていても良い。
導電膜であれば公知の他の材料を用いることができる。例えば、Ca、Al、MgAg、
AlLi等が望ましい。
合っており、該重なり合っている部分が発光素子544に相当する。
45は層間絶縁膜534と同様に、水分や酸素などの発光素子の劣化を促進させる原因と
なる物質を、他の絶縁膜と比較して透過させにくい膜を用いる。代表的には、例えばDL
C膜、窒化炭素膜、RFスパッタ法で形成された窒化珪素膜等を用いるのが望ましい。ま
た上述した水分や酸素などの物質を透過させにくい膜と、該膜に比べて水分や酸素などの
物質を透過させやすい膜とを積層させて、保護膜として用いることも可能である。
しているが、光が基板とは反対側に向かうような構造の発光素子としても良い。
く、脱ガスの少ない保護フィルム(ラミネートフィルム、紫外線硬化樹脂フィルム等)や
透光性のカバー材でパッケージング(封入)することが好ましい。その際、カバー材の内
部を不活性雰囲気、あるいは内部に吸湿性材料(例えば酸化バリウム)を配置すると発光
素子を有する表示装置の信頼性が向上する。
ンジスタ上に設けた発光素子を同一基板上に形成することができる。
本実施の形態では、表示装置の作製方法の一例について図40乃至図42を用いて説明す
る。特に本実施の形態では、可撓性を有する表示装置の作製方法について説明する。
まず、基板462上に絶縁膜420を形成し、絶縁膜420上に第1の素子層410を形
成する(図40(A)参照)。第1の素子層410には、半導体素子が設けられている。
或いは、第1の素子層410には、半導体素子に加え、表示素子、または画素電極などの
表示素子の一部が設けられていても良い。
がある。例えば、ガラス基板、セラミック基板、石英基板、サファイア基板等を、基板4
62として用いてもよい。
ン膜、酸化窒化珪素膜、窒化珪素膜、窒化酸化シリコン膜等の絶縁膜を形成すると、ガラ
ス基板からの汚染を防止でき、好ましい。
脂、ポリアミド樹脂、ポリアミドイミド樹脂等の有機樹脂膜を用いることができる。中で
もポリイミド樹脂を用いると耐熱性が高いため好ましい。絶縁膜420として、例えば、
ポリイミド樹脂を用いる場合、該ポリイミド樹脂の膜厚は、3nm以上20μm以下、好
ましくは500nm以上2μm以下である。絶縁膜420として、ポリイミド樹脂を用い
る場合、スピンコート法、ディップコート法、ドクターブレード法等により形成すること
ができる。例えば、絶縁膜420としてポリイミド樹脂を用いる場合、ドクターブレード
法により、当該ポリイミド樹脂を用いた膜の一部を除去することで、所望の厚さを有する
絶縁膜420を得ることができる。
と好ましい。例えば、第1の素子層410に含まれる、無機材料を用いた絶縁膜または導
電膜は、成膜温度が150℃以上300℃以下、さらには200℃以上270℃以下で形
成されることが好ましい。また、第1の素子層410に含まれる、有機樹脂材料を用いた
絶縁膜等は、成膜温度が室温以上100℃以下で形成されると好ましい。
AC−OSを用いることが好ましい。当該トランジスタの酸化物半導体膜にCAAC−O
Sを用いると、例えば、表示装置を折り曲げる際に、チャネル形成領域にクラック等が入
りづらく、曲げに対する耐性を高めることが可能となる。
錫酸化物を用いると、表示装置を折り曲げる際に、当該導電膜にクラック等が入りづらく
なるため、好ましい。
し、基板462から絶縁膜420と第1の素子層410を剥離する。これにより、絶縁膜
420と第1の素子層410は、仮支持基板466側に設けられる(図40(B)参照)
。
金属基板などを用いることができる。また、本実施の形態の処理温度に耐えうる耐熱性を
有するプラスチック基板を用いてもよいし、フィルムのような可撓性基板を用いてもよい
。
させることが可能であるもののように、必要時に仮支持基板466と第1の素子層410
とを化学的もしくは物理的に分離することが可能な接着剤を用いる。
、基板462の絶縁膜420が形成されていない側、すなわち図40(B)に示す下方側
より絶縁膜420にレーザ光468を照射することで、絶縁膜420を脆弱化させること
で基板462と絶縁膜420を剥離することができる。また、上記レーザ光468の照射
エネルギー密度を調整することで、基板462と絶縁膜420の密着性が高い領域と、基
板462と絶縁膜420の密着性が低い領域を作り分けてから剥離してもよい。
て例示したが、これに限定されない。例えば、絶縁膜420と第1の素子層410との界
面で剥離してもよい。
0を剥離してもよい。または、絶縁膜420と第1の素子層410との界面に液体を浸透
させて絶縁膜420から第1の素子層410を剥離してもよい。上記液体としては、例え
ば、水、極性溶媒等を用いることができる。絶縁膜420を剥離する界面、具体的には基
板462と絶縁膜420との界面または絶縁膜420と第1の素子層410との界面に液
体を浸透させることによって、第1の素子層410に与えられる剥離に伴い発生する静電
気等の影響を抑制することができる。
C)参照)。
着剤464および仮支持基板466を取り外す(図40(D)参照)。
除去すると好ましい。
05と、第2の基板405上の接着層412と、接着層412上の絶縁膜440と、第2
の素子層411と、を形成する(図41(A)参照)。第2の素子層411には、半導体
素子が設けられている。或いは、第2の素子層411には、半導体素子に加え、表示素子
、または画素電極などの表示素子の一部が設けられていても良い。
は有機樹脂を用いて形成することができる。
素子層410と第2の素子層411と、を貼り合わせる(図41(B)参照)。
ては、可撓性を有する構成が好ましい。封止層432としては、例えば、ガラスフリット
などのガラス材料や、二液混合型の樹脂などの常温で硬化する硬化樹脂、光硬化性の樹脂
、熱硬化性の樹脂などの樹脂材料を用いることができる。
次いで、表示装置の別の作製方法について、図42を用いて説明する。なお、図42では
、絶縁膜420として無機絶縁膜を用いる構成について説明する。
形成し、絶縁膜420上に第1の素子層410を形成する(図42(A)参照)。
、ニッケル、コバルト、ジルコニウム、亜鉛、ルテニウム、ロジウム、パラジウム、オス
ミウム、イリジウム、シリコンから選択された元素、該元素を含む合金材料、または該元
素を含む化合物材料を含み、単層または積層された構造を用いることができる。また、シ
リコンを含む層の場合、該シリコンを含む層の結晶構造としては、非晶質、微結晶、多結
晶、単結晶のいずれでもよい。
。なお、塗布法は、スピンコーティング法、液滴吐出法、ディスペンス法を含む。
ブデンの混合物を含む層を形成することが好ましい。また、タングステンの酸化物もしく
は酸化窒化物を含む層、モリブデンの酸化物もしくは酸化窒化物を含む層、またはタング
ステンとモリブデンの混合物の酸化物もしくは酸化窒化物を含む層を形成してもよい。な
お、タングステンとモリブデンの混合物とは、例えば、タングステンとモリブデンの合金
に相当する。
層構造を形成する場合、タングステンを含む層を形成し、その上層に酸化物で形成される
絶縁層を形成することで、タングステン層と絶縁層との界面に、タングステンの酸化物を
含む層が形成されることを活用してもよい。また、タングステンを含む層の表面を、熱酸
化処理、酸素プラズマ処理、亜酸化窒素(N2O)プラズマ処理、オゾン水等の酸化力の
強い溶液での処理等を行ってタングステンの酸化物を含む層を形成してもよい。またプラ
ズマ処理や加熱処理は、酸素、窒素、亜酸化窒素単独、あるいは該ガスとその他のガスと
の混合気体雰囲気下で行ってもよい。上記プラズマ処理や加熱処理により、剥離層463
の表面状態を変えることにより、剥離層463と後に形成される絶縁膜420との密着性
を制御することが可能である。
リコン膜、酸化アルミニウム膜などの透湿性の低い無機絶縁膜を用いることができる。上
記無機絶縁膜は、例えば、スパッタリング法、PECVD法等を用いて形成することがで
きる。
し、剥離層463から絶縁膜420と第1の素子層410を剥離する。これにより、絶縁
膜420と第1の素子層410は、仮支持基板466側に設けられる(図42(B)参照
)。
、剥離層463と絶縁膜420との界面に金属酸化膜を含む層を形成した場合は、該金属
酸化膜を結晶化により脆弱化して、剥離層463から絶縁膜420を剥離することができ
る。また、剥離層463をタングステン膜で形成した場合は、アンモニア水と過酸化水素
水の混合溶液によりタングステン膜をエッチングしながら剥離を行ってもよい。
420を剥離してもよい。上記液体としては、例えば、水、極性溶媒等を用いることがで
きる。絶縁膜420を剥離する界面、具体的には剥離層463と絶縁膜420との界面に
液体を浸透させることによって、第1の素子層410に与えられる剥離に伴い発生する静
電気等の影響を抑制することができる。
参照)。
着剤464と仮支持基板466を取り除く(図42(D)参照)。
除去すると好ましい。
本実施の形態においては、本発明の一態様の表示装置、および該表示装置に入力装置を取
り付けた電子機器について、図43乃至図48を用いて説明を行う。
なお、本実施の形態において、電子機器の一例として、表示装置と、入力装置とを合わせ
たタッチパネル2000について説明する。また、入力装置の一例として、タッチセンサ
を用いる場合について説明する。
)において、明瞭化のため、タッチパネル2000の代表的な構成要素を示す。
(B)参照)。また、タッチパネル2000は、基板2510、基板2570、および基
板2590を有する。なお、基板2510、基板2570、および基板2590はいずれ
も可撓性を有する。ただし、基板2510、基板2570、および基板2590のいずれ
か一つまたは全てが可撓性を有さない構成としてもよい。
できる複数の配線2511を有する。複数の配線2511は、基板2510の外周部にま
で引き回され、その一部が端子2519を構成している。端子2519はFPC2509
(1)と電気的に接続する。
数の配線2598とを有する。複数の配線2598は、基板2590の外周部に引き回さ
れ、その一部は端子を構成する。そして、該端子はFPC2509(2)と電気的に接続
される。なお、図43(B)では明瞭化のため、基板2590の裏面側(基板2510と
対向する面側)に設けられるタッチセンサ2595の電極や配線等を実線で示している。
量方式としては、表面型静電容量方式、投影型静電容量方式等がある。
がある。相互容量方式を用いると同時多点検出が可能となるため好ましい。
を適用した構成である。
きる、様々なセンサを適用することができる。
。電極2591は、複数の配線2598のいずれかと電気的に接続し、電極2592は複
数の配線2598の他のいずれかと電気的に接続する。
四辺形が角部で接続される形状を有する。
置されている。
、電極2592と配線2594の交差部の面積ができるだけ小さくなる形状が好ましい。
これにより、電極が設けられていない領域の面積を低減でき、透過率のバラツキを低減で
きる。その結果、タッチセンサ2595を透過する光の輝度のバラツキを低減することが
できる。
る。例えば、複数の電極2591をできるだけ隙間が生じないように配置し、絶縁層を介
して電極2592を、電極2591と重ならない領域ができるように離間して複数設ける
構成としてもよい。このとき、隣接する2つの電極2592の間に、これらとは電気的に
絶縁されたダミー電極を設けると、透過率の異なる領域の面積を低減できるため好ましい
。
を構成する配線や電極に用いることのできる材料として、酸化インジウム、酸化錫、酸化
亜鉛等を有する透明導電膜(例えば、ITOなど)が挙げられる。また、タッチパネルを
構成する配線や電極に用いることのできる材料として、例えば、抵抗値が低い方が好まし
い。一例として、銀、銅、アルミニウム、カーボンナノチューブ、グラフェン、ハロゲン
化金属(ハロゲン化銀など)などを用いてもよい。さらに、非常に細くした(例えば、直
径が数ナノメール)複数の導電体を用いて構成されるような金属ナノワイヤを用いてもよ
い。または、導電体を網目状にした金属メッシュを用いてもよい。一例としては、Agナ
ノワイヤ、Cuナノワイヤ、Alナノワイヤ、Agメッシュ、Cuメッシュ、Alメッシ
ュなどを用いてもよい。例えば、タッチパネルを構成する配線や電極にAgナノワイヤを
用いる場合、可視光において透過率を89%以上、シート抵抗値を40Ω/cm2以上1
00Ω/cm2以下とすることができる。また、上述したタッチパネルを構成する配線や
電極に用いることのできる材料の一例である、金属ナノワイヤ、金属メッシュ、カーボン
ナノチューブ、グラフェンなどは、可視光において透過率が高いため、表示素子に用いる
電極(例えば、画素電極または共通電極など)として用いてもよい。
次に、図44(A)、(B)を用いて、表示装置2501の詳細について説明する。図4
4(A)、(B)は、図43(B)に示す一点鎖線X1−X2間の断面図に相当する。
と、該表示素子を駆動する画素回路とを有する。
用する場合について図示しているが、EL素子はこれに限定されない。例えば、図44(
B)に図示するように、隣接する画素毎に射出する光の色が異なるように、発光色が異な
るEL素子を画素毎に塗り分ける構成とすることもできる。以下の説明では、白色の光を
射出するEL素子を表示素子として適用する場合を一例として挙げて説明する。
2・day)以下、好ましくは10−6g/(m2・day)以下である可撓性を有する
材料を好適に用いることができる。または、基板2510の熱膨張率と、基板2570の
熱膨張率とが、およそ等しい材料を用いると好適である。例えば、線膨張率が1×10−
3/K以下、好ましくは5×10−5/K以下、より好ましくは1×10−5/K以下で
ある材料を好適に用いることができる。
板2510bと、絶縁層2510aおよび可撓性基板2510bを貼り合わせる接着層2
510cと、を有する積層体である。また、基板2570は、EL素子への不純物の拡散
を防ぐ絶縁層2570aと、可撓性基板2570bと、絶縁層2570aおよび可撓性基
板2570bを貼り合わせる接着層2570cと、を有する積層体である。
ィン、ポリアミド(ナイロン、アラミド等)、ポリイミド、ポリカーボネート、ポリウレ
タン、アクリル樹脂、エポキシ樹脂、もしくはシロキサン結合を有する樹脂を含む材料を
接着層に用いることができる。
、空気より大きい屈折率を有すると好ましい。また、図44(A)に示すように、封止層
2560側に光を取り出す場合は、封止層2560は光学素子を兼ねることができる。
により、基板2510、基板2570、封止層2560、およびシール材で囲まれた領域
にEL素子2550を有する構成とすることができる。なお、封止層2560として、不
活性気体(窒素やアルゴン等)を充填してもよい。また、当該不活性気体内に、乾燥材を
設けて、水分等を吸着させる構成としてもよい。また、上述のシール材としては、例えば
、エポキシ系樹脂やガラスフリットを用いるのが好ましい。また、シール材に用いる材料
としては、水分や酸素を透過しない材料を用いると好適である。
05は、発光モジュール2580と、EL素子2550と、EL素子2550に電力を供
給することができるトランジスタ2502tと、を有する。なお、トランジスタ2502
tは、画素回路の一部として機能する。
た、EL素子2550は、下部電極と、上部電極と、下部電極と上部電極との間にEL層
とを有する。
素子2550と着色層2567に接する。なお着色層2567は、発光色が異なるEL素
子を画素毎に塗り分けた場合、図44(B)に図示するように省略することも可能である
。
0が発する光の一部は着色層2567を透過して、図中に示す矢印の方向の発光モジュー
ル2580の外部に射出される。
2568は、着色層2567を囲むように設けられている。
ば、赤色の波長帯域の光を透過するカラーフィルタ、緑色の波長帯域の光を透過するカラ
ーフィルタ、青色の波長帯域の光を透過するカラーフィルタ、黄色の波長帯域の光を透過
するカラーフィルタなどを用いることができる。各カラーフィルタは、様々な材料を用い
て、印刷法、インクジェット法、フォトリソグラフィ技術を用いたエッチング方法などで
形成することができる。
スタ2502t等を覆う。なお、絶縁層2521は、画素回路に起因する凹凸を平坦化す
るための機能を有する。また、絶縁層2521に不純物の拡散を抑制できる機能を付与し
てもよい。これにより、不純物の拡散によるトランジスタ2502t等の信頼性の低下を
抑制できる。
0が有する下部電極には、該下部電極の端部に重なる隔壁2528が設けられる。なお、
基板2510と、基板2570との間隔を制御するスペーサを、隔壁2528上に形成し
てもよい。
を有する。なお、駆動回路を画素回路と同一の工程で同一基板上に形成することができる
。
た、配線2511上には、端子2519が設けられる。また、端子2519には、FPC
2509(1)が電気的に接続される。また、FPC2509(1)は、ビデオ信号、ク
ロック信号、スタート信号、リセット信号等を供給する機能を有する。なお、FPC25
09(1)にはプリント配線基板(PWB)が取り付けられていても良い。
に先の実施の形態に示すトランジスタを適用すればよい。本実施の形態で用いるトランジ
スタは、高純度化し結晶性が高い酸化物半導体膜を有する。該トランジスタは、オフ状態
における電流値(オフ電流値)を低くすることができる。よって、画像信号等の電気信号
の保持時間を長くすることができ、電源オン状態では書き込み間隔も長く設定できる。よ
って、リフレッシュ動作の頻度を少なくすることができるため、消費電力を抑制する効果
を奏する。なお、リフレッシュ動作の詳細については、後述する。
、高速駆動が可能である。例えば、このような高速駆動が可能なトランジスタを表示装置
2501に用いることで、画素回路のスイッチングトランジスタと、駆動回路に使用する
ドライバトランジスタを同一基板上に形成することができる。すなわち、別途駆動回路と
して、シリコンウェハ等により形成された半導体装置を用いる必要がないため、半導体装
置の部品点数を削減することができる。また、画素回路においても、高速駆動が可能なト
ランジスタを用いることで、高画質な画像を提供することができる。
次に、図45を用いて、タッチセンサ2595の詳細について説明する。図45は、図4
3(B)に示す一点鎖線X3−X4間の断面図に相当する。
2592と、電極2591および電極2592を覆う絶縁層2593と、隣り合う電極2
591を電気的に接続する配線2594とを有する。
を有する導電性材料としては、酸化インジウム、インジウム錫酸化物、インジウム亜鉛酸
化物、酸化亜鉛、ガリウムを添加した酸化亜鉛などの導電性酸化物を用いることができる
。なお、グラフェンを含む膜を用いることもできる。グラフェンを含む膜は、例えば膜状
に形成された酸化グラフェンを含む膜を還元して形成することができる。還元する方法と
しては、熱を加える方法等を挙げることができる。
後、フォトリソグラフィ法等の様々なパターニング技術により、不要な部分を除去して、
電極2591および電極2592を形成することができる。
シロキサン結合を有する樹脂の他、酸化シリコン、酸化窒化シリコン、酸化アルミニウム
などの無機絶縁材料を用いることもできる。
電極2591と電気的に接続する。透光性の導電性材料は、タッチパネルの開口率を高め
ることができるため、配線2594に好適に用いることができる。また、電極2591お
よび電極2592より導電性の高い材料は、電気抵抗を低減できるため配線2594に好
適に用いることができる。
。また、配線2594は電極2592と交差して設けられている。
対の電極2591を電気的に接続している。
必要はなく、0度を超えて90度未満の角度をなすように配置されてもよい。
配線2598の一部は、端子として機能する。配線2598としては、例えば、アルミニ
ウム、金、白金、銀、ニッケル、チタン、タングステン、クロム、モリブデン、鉄、コバ
ルト、銅、またはパラジウム等の金属材料や、該金属材料を含む合金材料を用いることが
できる。
を保護してもよい。
nductive Film)や、異方性導電ペースト(ACP:Anisotropi
c Conductive Paste)などを用いることができる。
次に、図46(A)を用いて、タッチパネル2000の詳細について説明する。図46(
A)は、図43(A)に示す一点鎖線X5−X6間の断面図に相当する。
と、図45で説明したタッチセンサ2595と、を貼り合わせた構成である。
た構成の他、接着層2597と、反射防止層2569と、を有する。
センサ2595が表示装置2501に重なるように、基板2590を基板2570に貼り
合わせている。また、接着層2597は、透光性を有すると好ましい。また、接着層25
97としては、熱硬化性樹脂、または紫外線硬化樹脂を用いることができる。例えば、ア
クリル系樹脂、ウレタン系樹脂、エポキシ系樹脂、またはシロキサン系樹脂を用いること
ができる。
えば円偏光板を用いることができる。
いて説明する。
ル2001は、図46(A)に示すタッチパネル2000と、表示装置2501に対する
タッチセンサ2595の位置が異なる。ここでは異なる構成について詳細に説明し、同様
の構成を用いることができる部分は、タッチパネル2000の説明を援用する。
素子2550は、トランジスタ2502tが設けられている側に光を射出する。これによ
り、EL素子2550が発する光の一部は、着色層2567を透過して、図中に示す矢印
の方向の発光モジュール2580の外部に射出される。
センサ2595を貼り合わせる。
2570のいずれか一方または双方を通して射出されればよい。
次に、タッチパネルの駆動方法の一例について、図47を用いて説明を行う。
A)では、パルス電圧出力回路2601、電流検出回路2602を示している。なお、図
47(A)では、パルス電圧が与えられる電極2621をX1−X6として、電流の変化
を検知する電極2622をY1−Y6として、それぞれ6本の配線で例示している。また
、図47(A)は、電極2621と、電極2622とが重畳することで形成される容量2
603を示している。なお、電極2621と電極2622とはその機能を互いに置き換え
てもよい。
路である。X1−X6の配線にパルス電圧が印加されることで、容量2603を形成する
電極2621と電極2622との間に電界が生じる。この電極間に生じる電界が遮蔽等に
より容量2603の相互容量に変化を生じさせることを利用して、被検知体の近接、また
は接触を検出することができる。
での電流の変化を検出するための回路である。Y1乃至Y6の配線では、被検知体の近接
、または接触がないと検出される電流値に変化はないが、検出する被検知体の近接、また
は接触により相互容量が減少する場合には電流値が減少する変化を検出する。なお電流の
検出は、積分回路等を用いて行えばよい。
力波形のタイミングチャートを示す。図47(B)では、1フレーム期間で各行列での被
検知体の検出を行うものとする。また図47(B)では、被検知体を検出しない場合(非
タッチ)と被検知体を検出する場合(タッチ)との2つの場合について示している。なお
Y1−Y6の配線については、検出される電流値に対応する電圧値とした波形を示してい
る。
6の配線での波形が変化する。被検知体の近接または接触がない場合には、X1−X6の
配線の電圧の変化に応じてY1−Y6の波形が一様に変化する。一方、被検知体が近接ま
たは接触する箇所では、電流値が減少するため、これに対応する電圧値の波形も変化する
。
ることができる。
また、図47(A)ではタッチセンサとして配線の交差部に容量2603のみを設けるパ
ッシブマトリクス型のタッチセンサの構成を示したが、トランジスタと容量とを有するア
クティブマトリクス型のタッチセンサとしてもよい。アクティブマトリクス型のタッチセ
ンサに含まれるセンサ回路の一例を図48に示す。
612と、トランジスタ2613とを有する。
圧VRESが与えられ、他方が容量2603の一方の電極およびトランジスタ2611の
ゲートと電気的に接続する。トランジスタ2611は、ソースまたはドレインの一方がト
ランジスタ2612のソースまたはドレインの一方と電気的に接続し、他方に電圧VSS
が与えられる。トランジスタ2612は、ゲートに信号G1が与えられ、ソースまたはド
レインの他方が配線MLと電気的に接続する。容量2603の他方の電極には電圧VSS
が与えられる。
スタ2613をオン状態とする電位が与えられることで、トランジスタ2611のゲート
が接続されるノードnに電圧VRESに対応した電位が与えられる。次に、信号G2とし
てトランジスタ2613をオフ状態とする電位が与えられることで、ノードnの電位が保
持される。
とに伴い、ノードnの電位がVRESから変化する。
ドnの電位に応じてトランジスタ2611に流れる電流、すなわち配線MLに流れる電流
が変化する。この電流を検出することにより、被検知体の近接または接触を検出すること
ができる。
の形態に示すトランジスタを適用することができる。とくにトランジスタ2613に先の
実施の形態に示すトランジスタを適用することにより、ノードnの電位を長期間に亘って
保持することが可能となり、ノードnにVRESを供給しなおす動作(リフレッシュ動作
)の頻度を減らすことができる。
本実施の形態では、上記実施の形態で説明した画素を有する表示装置の外観、および表示
装置を具備する電子機器の一例について説明する。
図49(A)は、表示装置の外観の一例を示す、斜視図である。図49(A)に示す表示
装置は、パネル1601と、コントローラ、電源回路、画像処理回路、画像メモリ、CP
Uなどが設けられた回路基板1602と、接続部1603とを有している。パネル160
1は、画素が複数設けられた画素部1604と、複数の画素を行ごとに選択する駆動回路
1605と、選択された行内の画素へのデータ電圧の入力を制御する駆動回路1606と
を有する。
1601に入力される。接続部1603には、FPC(Flexible Printe
d Circuit)などを用いることができる。FPCにチップを実装したものをCO
Fテープと呼び、COFテープを用いると、より小さい面積でより高密度の実装を行うこ
とができる。また、接続部1603にCOFテープを用いる場合、回路基板1602内の
一部の回路、或いはパネル1601が有する駆動回路1605や駆動回路1606の一部
などを別途用意したチップに形成しておき、COF(Chip On Film)法を用
いて当該チップをCOFテープに接続しておいても良い。
に示す。
ど)である。さらに、COFテープ1607に、CR部品も実装でき、回路基板1602
の面積縮小も図れる。フレキシブル基板の配線パターンは、実装するチップの端子に対応
して複数形成される。チップ1608は、ボンダー装置などにより、配線パターンを有す
るフレキシブル基板上に位置決めして配置し、熱圧着することによって実装される。
したが特に限定されない。1つのCOFテープ1607の片面または両面に複数列のチッ
プを実装することができるが、コスト削減のためには、実装するチップ数を少なくするた
め一列とすることが好ましく、さらに好ましくは1個とすることが望ましい。
次いで、表示装置を備えた電子機器について説明する。
体を備えた画像再生装置(代表的にはDVD:Digital Versatile D
isc等の記録媒体を再生し、その画像を表示しうるディスプレイを有する装置)に用い
ることができる。その他に、本発明の一態様に係る表示装置を用いることができる電子機
器として、携帯電話、携帯型ゲーム機、携帯情報端末、電子書籍端末、ビデオカメラ、デ
ジタルスチルカメラなどのカメラ、ゴーグル型ディスプレイ(ヘッドマウントディスプレ
イ)、ナビゲーションシステム、音響再生装置(カーオーディオ、デジタルオーディオプ
レイヤー等)、複写機、ファクシミリ、プリンター、プリンター複合機、現金自動預け入
れ払い機(ATM)、自動販売機などが挙げられる。これら電子機器の具体例を図50に
示す。
する。本発明の一態様に係る表示装置は、表示部5002に用いることができる。なお、
表示装置には、パーソナルコンピュータ用、TV放送受信用、広告表示用などの全ての情
報表示用表示装置が含まれる。
等を有する。本発明の一態様に係る表示装置は、表示部5102に用いることができる。
。本発明の一態様に係る表示装置に可撓性を有する基板を用いることで、曲面を有する筐
体5701に支持された表示部5702に、当該表示装置を用いることができ、フレキシ
ブルかつ軽くて使い勝手の良い表示装置を提供することができる。
表示部5304、マイクロホン5305、スピーカー5306、操作キー5307、スタ
イラス5308等を有する。本発明の一態様に係る表示装置は、表示部5303または表
示部5304に用いることができる。表示部5303または表示部5304に本発明の一
態様に係る表示装置を用いることで、ユーザーの使用感に優れ、品質の低下が起こりにく
い携帯型ゲーム機を提供することができる。なお、図50(D)に示した携帯型ゲーム機
は、2つの表示部5303と表示部5304とを有しているが、携帯型ゲーム機が有する
表示部の数は、これに限定されない。
の一態様に係る表示装置は、表示部5602に用いることができる。そして、可撓性を有
する基板を用いることで、表示装置に可撓性を持たせることができるので、フレキシブル
かつ軽くて使い勝手の良い電子書籍端末を提供することができる。
ピーカー5904、カメラ5903、外部接続部5906、操作用のボタン5905が設
けられている。表示部5902に、本発明の一態様に係る表示装置を用いることできる。
また、本発明の一態様に係る表示装置を、可撓性を有する基板に形成した場合、図50(
F)に示すような曲面を有する表示部5902に当該表示装置を適用することが可能であ
る。
置関係を、図面を参照して説明するために、便宜上用いている。構成同士の位置関係は、
各構成を描写する方向に応じて適宜変化する。そのため、配置を示す語句は、明細書で説
明した記載に限定されず、状況に応じて適切に言い換えることができる。
ブロックとして示している。しかしながら実際の回路等においては、構成要素を機能毎に
切り分けることが難しく、一つの回路に複数の機能が係わる場合や、複数の回路にわたっ
て一つの機能が関わる場合があり得る。そのため、ブロック図のブロックは、明細書で説
明した構成要素に限定されず、状況に応じて適切に言い換えることができる。
定するものではない。例えば、「電極」は「配線」の一部として用いられることがあり、
その逆もまた同様である。さらに、「電極」や「配線」の用語は、複数の「電極」や「配
線」が一体となって形成されている場合なども含む。
となる電位からの電位差のことであり、例えば基準となる電位をグラウンド電位(接地電
位)とすると、電圧を電位に言い換えることができる。グラウンド電位は必ずしも0Vを
意味するとは限らない。なお電位は相対的なものであり、基準となる電位によっては、配
線等に与える電位を変化させる場合がある。
に応じて、互いに入れ替えることが可能である。例えば、「導電層」という用語を、「導
電膜」という用語に変更することが可能な場合がある。または、例えば、「絶縁膜」とい
う用語を、「絶縁層」という用語に変更することが可能な場合がある。
状態)になり、電流を流すか流さないかを制御する機能を有するものをいう。または、ス
イッチとは、電流を流す経路を選択して切り替える機能を有するものをいう。
、スイッチは、電流を制御できるものであればよく、特定のものに限定されない。
OSトランジスタなど)、ダイオード(例えば、PNダイオード、PINダイオード、シ
ョットキーダイオード、MIM(Metal Insulator Metal)ダイオ
ード、MIS(Metal Insulator Semiconductor)ダイオ
ード、ダイオード接続のトランジスタなど)、又はこれらを組み合わせた論理回路などが
ある。
ランジスタのソースとドレインが電気的に短絡されているとみなせる状態をいう。また、
トランジスタの「非導通状態」とは、トランジスタのソースとドレインが電気的に遮断さ
れているとみなせる状態をいう。なおトランジスタを単なるスイッチとして動作させる場
合には、トランジスタの極性(導電型)は特に限定されない。
、MEMS(マイクロ・エレクトロ・メカニカル・システム)技術を用いたスイッチがあ
る。そのスイッチは、機械的に動かすことが可能な電極を有し、その電極が動くことによ
って、導通と非導通とを制御して動作する。
合は、XとYとが電気的に接続されている場合と、XとYとが機能的に接続されている場
合と、XとYとが直接接続されている場合とが、本明細書等に開示されているものとする
。したがって、所定の接続関係、例えば、図または文章に示された接続関係に限定されず
、図または文章に示された接続関係以外のものも、図または文章に記載されているものと
する。
、など)であるとする。
とする素子(例えば、スイッチ、トランジスタ、容量素子、インダクタ、抵抗素子、ダイ
オード、表示素子、発光素子、負荷など)が、XとYとの間に接続されていない場合であ
り、XとYとの電気的な接続を可能とする素子(例えば、スイッチ、トランジスタ、容量
素子、インダクタ、抵抗素子、ダイオード、表示素子、発光素子、負荷など)を介さずに
、XとYとが、接続されている場合である。
とする素子(例えば、スイッチ、トランジスタ、容量素子、インダクタ、抵抗素子、ダイ
オード、表示素子、発光素子、負荷など)が、XとYとの間に1個以上接続されることが
可能である。なお、スイッチは、オン・オフが制御される機能を有している。つまり、ス
イッチは、導通状態(オン状態)、または、非導通状態(オフ状態)になり、電流を流す
か流さないかを制御する機能を有している。または、スイッチは、電流を流す経路を選択
して切り替える機能を有している。なお、XとYとが電気的に接続されている場合は、X
とYとが直接的に接続されている場合を含むものとする。
とする回路(例えば、論理回路(インバータ、NAND回路、NOR回路など)、信号変
換回路(DA変換回路、AD変換回路、ガンマ補正回路など)、電位レベル変換回路(電
源回路(昇圧回路、降圧回路など)、信号の電位レベルを変えるレベルシフタ回路など)
、電圧源、電流源、切り替え回路、増幅回路(信号振幅または電流量などを大きく出来る
回路、オペアンプ、差動増幅回路、ソースフォロワ回路、バッファ回路など)、信号生成
回路、記憶回路、制御回路など)が、XとYとの間に1個以上接続されることが可能であ
る。なお、一例として、XとYとの間に別の回路を挟んでいても、Xから出力された信号
がYへ伝達される場合は、XとYとは機能的に接続されているものとする。なお、XとY
とが機能的に接続されている場合は、XとYとが直接的に接続されている場合と、XとY
とが電気的に接続されている場合とを含むものとする。
が電気的に接続されている場合(つまり、XとYとの間に別の素子又は別の回路を挟んで
接続されている場合)と、XとYとが機能的に接続されている場合(つまり、XとYとの
間に別の回路を挟んで機能的に接続されている場合)と、XとYとが直接接続されている
場合(つまり、XとYとの間に別の素子又は別の回路を挟まずに接続されている場合)と
が、本明細書等に開示されているものとする。つまり、電気的に接続されている、と明示
的に記載されている場合は、単に、接続されている、とのみ明示的に記載されている場合
と同様な内容が、本明細書等に開示されているものとする。
ず)、Xと電気的に接続され、トランジスタのドレイン(又は第2端子など)が、Z2を
介して(又は介さず)、Yと電気的に接続されている場合や、トランジスタのソース(又
は第1端子など)が、Z1の一部と直接的に接続され、Z1の別の一部がXと直接的に接
続され、トランジスタのドレイン(又は第2端子など)が、Z2の一部と直接的に接続さ
れ、Z2の別の一部がYと直接的に接続されている場合では、以下のように表現すること
が出来る。
子など)とは、互いに電気的に接続されており、X、トランジスタのソース(又は第1端
子など)、トランジスタのドレイン(又は第2端子など)、Yの順序で電気的に接続され
ている。」と表現することができる。または、「トランジスタのソース(又は第1端子な
ど)は、Xと電気的に接続され、トランジスタのドレイン(又は第2端子など)はYと電
気的に接続され、X、トランジスタのソース(又は第1端子など)、トランジスタのドレ
イン(又は第2端子など)、Yは、この順序で電気的に接続されている」と表現すること
ができる。または、「Xは、トランジスタのソース(又は第1端子など)とドレイン(又
は第2端子など)とを介して、Yと電気的に接続され、X、トランジスタのソース(又は
第1端子など)、トランジスタのドレイン(又は第2端子など)、Yは、この接続順序で
設けられている」と表現することができる。これらの例と同様な表現方法を用いて、回路
構成における接続の順序について規定することにより、トランジスタのソース(又は第1
端子など)と、ドレイン(又は第2端子など)とを、区別して、技術的範囲を決定するこ
とができる。
、少なくとも第1の接続経路を介して、Xと電気的に接続され、前記第1の接続経路は、
第2の接続経路を有しておらず、前記第2の接続経路は、トランジスタを介した、トラン
ジスタのソース(又は第1端子など)とトランジスタのドレイン(又は第2端子など)と
の間の経路であり、前記第1の接続経路は、Z1を介した経路であり、トランジスタのド
レイン(又は第2端子など)は、少なくとも第3の接続経路を介して、Yと電気的に接続
され、前記第3の接続経路は、前記第2の接続経路を有しておらず、前記第3の接続経路
は、Z2を介した経路である。」と表現することができる。または、「トランジスタのソ
ース(又は第1端子など)は、少なくとも第1の接続経路によって、Z1を介して、Xと
電気的に接続され、前記第1の接続経路は、第2の接続経路を有しておらず、前記第2の
接続経路は、トランジスタを介した接続経路を有し、トランジスタのドレイン(又は第2
端子など)は、少なくとも第3の接続経路によって、Z2を介して、Yと電気的に接続さ
れ、前記第3の接続経路は、前記第2の接続経路を有していない。」と表現することがで
きる。または、「トランジスタのソース(又は第1端子など)は、少なくとも第1の電気
的パスによって、Z1を介して、Xと電気的に接続され、前記第1の電気的パスは、第2
の電気的パスを有しておらず、前記第2の電気的パスは、トランジスタのソース(又は第
1端子など)からトランジスタのドレイン(又は第2端子など)への電気的パスであり、
トランジスタのドレイン(又は第2端子など)は、少なくとも第3の電気的パスによって
、Z2を介して、Yと電気的に接続され、前記第3の電気的パスは、第4の電気的パスを
有しておらず、前記第4の電気的パスは、トランジスタのドレイン(又は第2端子など)
からトランジスタのソース(又は第1端子など)への電気的パスである。」と表現するこ
とができる。これらの例と同様な表現方法を用いて、回路構成における接続経路について
規定することにより、トランジスタのソース(又は第1端子など)と、ドレイン(又は第
2端子など)とを、区別して、技術的範囲を決定することができる。
、Y、Z1、Z2は、対象物(例えば、装置、素子、回路、配線、電極、端子、導電膜、
層、など)であるとする。
る場合であっても、1つの構成要素が、複数の構成要素の機能を併せ持っている場合もあ
る。例えば配線の一部が電極としても機能する場合は、一の導電膜が、配線の機能、及び
電極の機能の両方の構成要素の機能を併せ持っている。したがって、本明細書における電
気的に接続とは、このような、一の導電膜が、複数の構成要素の機能を併せ持っている場
合も、その範疇に含める。
BGE2 バックゲート電極
BGE4‐BGE7 バックゲート電極
C1‐C3 容量素子
CG1 開口
CG2 開口
CG4‐CG7 開口
DE1‐DE8 ドレイン電極
EL1 発光素子
G1 信号
G2 信号
GE1‐GE8 ゲート電極
GL 配線
GL1‐GL4 配線
L1‐L5 配線
La1 チャネル長
La2 チャネル長
Lb1 チャネル長
M1 トランジスタ
ML 配線
N1‐N3 ノード
OS1‐OS8 酸化物半導体膜
P1‐P4 期間
S1‐S5 スイッチ
SE1‐SE8 ソース電極
TA1‐TA4 トランジスタ
TB1 トランジスタ
TB2 トランジスタ
TC1 トランジスタ
TD1 トランジスタ
Wa1 チャネル幅
Wa2 チャネル幅
Wb1 チャネル幅
10 画素
20a‐20l 画素
21a‐21l 画素
22a‐22l 画素
23a‐23l 画素
30 基板
31‐33 酸化物半導体膜
34 絶縁膜
35 絶縁膜
35a 絶縁膜
35b 絶縁膜
36 絶縁膜
40 画素部
70 トランジスタ
70A トランジスタ
71 トランジスタ
72 基板
73 導電膜
73a 導電膜
73b 導電膜
74 絶縁膜
75 半導体膜
76 絶縁膜
77 導電膜
77a 導電膜
77b 導電膜
78 絶縁膜
79 絶縁膜
80 導電膜
81 導電膜
82 チャネル形成領域
83 LDD領域
84 不純物領域
85 導電膜
86 半導体膜
87a 導電膜
87b 導電膜
88 導電膜
89 導電膜
90 チャネル形成領域
91 不純物領域
93‐96 開口
110 駆動回路
120 駆動回路
401 基板
405 基板
410 素子層
411 素子層
412 接着層
418 接着層
420 絶縁膜
432 封止層
440 絶縁膜
462 基板
463 剥離層
464 剥離用接着剤
466 仮支持基板
468 レーザ光
501 基板
502 導電膜
503 絶縁膜
503a 絶縁膜
503b 絶縁膜
504 非晶質半導体膜
505 ニッケル含有層
506 結晶性半導体膜
507 バリア層
508 ゲッタリングサイト
509 半導体膜
510 半導体膜
511 絶縁膜
512a 導電膜
512b 導電膜
514 マスク
515 導電膜
515a 下層
515b 上層
516 導電膜
516a 下層
516b 上層
517 導電膜
517a 下層
517b 上層
518 導電膜
518a 下層
518b 上層
520‐525 不純物領域
530 層間絶縁膜
531 トランジスタ
532 トランジスタ
533 層間絶縁膜
534 層間絶縁膜
535 配線
538 配線
540 画素電極
541 有機樹脂膜
542 発光層
543 陰極
544 発光素子
545 保護膜
1601 パネル
1602 回路基板
1603 接続部
1604 画素部
1605 駆動回路
1606 駆動回路
1607 COFテープ
1608 チップ
2000 タッチパネル
2001 タッチパネル
2501 表示装置
2502t トランジスタ
2503c 容量素子
2503t トランジスタ
2504 ゲート線駆動回路
2505 画素
2509 FPC
2510 基板
2510a 絶縁層
2510b 可撓性基板
2510c 接着層
2511 配線
2519 端子
2521 絶縁層
2528 隔壁
2550 EL素子
2560 封止層
2567 着色層
2568 遮光層
2569 反射防止層
2570 基板
2570a 絶縁層
2570b 可撓性基板
2570c 接着層
2580 発光モジュール
2590 基板
2591 電極
2592 電極
2593 絶縁層
2594 配線
2595 タッチセンサ
2597 接着層
2598 配線
2599 接続層
2601 パルス電圧出力回路
2602 電流検出回路
2603 容量
2611‐2613 トランジスタ
2621 電極
2622 電極
5001 筐体
5002 表示部
5003 支持台
5101 筐体
5102 表示部
5103 操作キー
5301 筐体
5302 筐体
5303 表示部
5304 表示部
5305 マイクロホン
5306 スピーカー
5307 操作キー
5308 スタイラス
5601 筐体
5602 表示部
5701 筐体
5702 表示部
5901 筐体
5902 表示部
5903 カメラ
5904 スピーカー
5905 ボタン
5906 外部接続部
5907 マイク
Claims (3)
- 第1乃至第5トランジスタと、
第1及び第2容量素子と、
発光素子と、
第1乃至第8配線と、を有し、
前記第1トランジスタは第1ゲート及び第2ゲートを有し、
前記第1ゲートと前記第2ゲートとは、前記第1トランジスタのチャネル形成領域を間に介して、互いに重なる領域を有し、
前記第1トランジスタのソース又はドレインの一方は、前記第3配線に電気的に接続され、
前記第2トランジスタのソース又はドレインの一方は、前記第1配線に電気的に接続され、
前記第2トランジスタのソース又はドレインの他方は、前記第1ゲートに電気的に接続され、
前記第2トランジスタのゲートは、前記第6配線に電気的に接続され、
前記第3トランジスタのソース又はドレインの一方は、前記第2配線に電気的に接続され、
前記第3トランジスタのソース又はドレインの他方は、前記第2ゲートに電気的に接続され、
前記第3トランジスタのゲートは、前記第7配線に電気的に接続され、
前記第4トランジスタのソース又はドレインの一方は、前記第1ゲートに電気的に接続され、
前記第4トランジスタのソース又はドレインの他方は、前記第1トランジスタのソース又はドレインの他方に電気的に接続され、
前記第4トランジスタのゲートは、前記第7配線に電気的に接続され、
前記第5トランジスタのソース又はドレインの一方は、前記第5配線に電気的に接続され、
前記第5トランジスタのソース又はドレインの他方は、前記第1トランジスタのソース又はドレインの他方に電気的に接続され、
前記第5トランジスタのゲートは、前記第8配線に電気的に接続され、
前記第1容量素子の第1端子は、前記第1ゲートに電気的に接続され、
前記第1容量素子の第2端子は、前記第1トランジスタのソース又はドレインの他方に電気的に接続され、
前記第2容量素子の第1端子は、前記第1ゲートに電気的に接続され、
前記第2容量素子の第2端子は、前記第2ゲートに電気的に接続され、
前記発光素子の第1端子は、前記第1トランジスタのソース又はドレインの他方に電気的に接続され、
前記発光素子の第2端子は、前記第4配線に電気的に接続される表示装置。 - 請求項1において、
前記第1乃至第5トランジスタはnチャネル型である表示装置。 - 請求項1又は請求項2において、
前記チャネル形成領域は酸化物半導体を有することを特徴とする表示装置。
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