KR20230056797A - 반도체 장치의 제작 방법 - Google Patents

반도체 장치의 제작 방법 Download PDF

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켄이치 오카자키
타카유키 오히데
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가부시키가이샤 한도오따이 에네루기 켄큐쇼
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Abstract

전기 특성이 양호한 반도체 장치를 제공한다. 전기 특성이 안정된 반도체 장치를 제공한다. 이하의 공정을 포함하는 방법으로 반도체 장치를 제작한다. 절연층 위에 금속 산화물을 포함하는 반도체막을 성막하는 제 1 공정. 반도체막 위에 도전막을 성막하는 제 2 공정. 도전막 위에 제 1 레지스트 마스크를 형성하고, 도전막을 에칭하여 제 1 도전층을 형성함과 함께, 제 1 도전층으로 덮이지 않는 반도체막의 상면을 노출시키는 제 3 공정. 그리고 제 1 도전층의 상면 및 측면을 덮으며 반도체막의 상면의 일부를 덮는 제 2 레지스트 마스크를 형성하고, 반도체막을 에칭하여 반도체층을 형성함과 함께, 반도체층으로 덮이지 않는 절연층의 상면을 노출시키는 제 4 공정.

Description

반도체 장치의 제작 방법{METHOD FOR FABRICATING SEMICONDUCTOR DEVIE}
본 발명의 일 형태는 반도체 장치 및 반도체 장치의 제작 방법에 관한 것이다. 본 발명의 일 형태는 트랜지스터 및 트랜지스터의 제작 방법에 관한 것이다. 본 발명의 일 형태는 표시 장치에 관한 것이다.
또한, 본 발명의 일 형태는 상기 기술분야에 한정되지 않는다. 본 명세서 등에서 개시(開示)하는 본 발명의 일 형태의 기술분야로서는 반도체 장치, 표시 장치, 발광 장치, 축전 장치, 기억 장치, 전자 기기, 조명 장치, 입력 장치, 입출력 장치, 이들의 구동 방법, 또는 이들의 제조 방법을 일례로서 들 수 있다. 반도체 장치란 반도체 특성을 이용함으로써 기능할 수 있는 장치 전반을 가리킨다.
트랜지스터에 적용 가능한 반도체 재료로서 금속 산화물을 사용한 산화물 반도체가 주목을 받고 있다. 예를 들어 특허문헌 1에서는, 복수의 산화물 반도체층을 적층시키고, 상기 복수의 산화물 반도체층에서 채널이 되는 산화물 반도체층이 인듐 및 갈륨을 포함하고, 또한 인듐의 비율을 갈륨의 비율보다 높게 함으로써 전계 효과 이동도(단순히 이동도 또는 μFE라고 하는 경우가 있음)를 높인 반도체 장치가 개시되어 있다.
반도체층에 사용할 수 있는 금속 산화물은 스퍼터링법 등을 사용하여 형성할 수 있기 때문에, 대형 표시 장치를 구성하는 트랜지스터의 반도체층에 사용할 수 있다. 또한, 다결정 실리콘이나 비정질 실리콘을 사용한 트랜지스터의 생산 설비의 일부를 개량하여 이용할 수 있기 때문에, 설비 투자를 억제할 수 있다. 또한, 금속 산화물을 사용한 트랜지스터는 비정질 실리콘을 사용한 경우에 비하여 전계 효과 이동도가 높기 때문에, 구동 회로가 제공된 고기능의 표시 장치를 실현할 수 있다.
또한, 특허문헌 2에는, 소스 영역 및 드레인 영역에 알루미늄, 붕소, 갈륨, 인듐, 타이타늄, 실리콘, 게르마늄, 주석, 및 납으로 이루어진 그룹 중 적어도 하나를 도펀트로서 포함하는 저저항 영역을 가지는 산화물 반도체막이 적용된 박막 트랜지스터가 개시되어 있다.
일본 공개특허공보 특개2014-7399호 일본 공개특허공보 특개2011-228622호 일본 공개특허공보 특개2012-160717호
본 발명의 일 형태는 전기 특성이 양호한 반도체 장치 및 그 제작 방법을 제공하는 것을 과제 중 하나로 한다. 또는 전기 특성이 안정된 반도체 장치 및 그 제작 방법을 제공하는 것을 과제 중 하나로 한다. 또는 본 발명의 일 형태는 신뢰성이 높은 표시 장치를 제공하는 것을 과제 중 하나로 한다.
또한, 이들 과제의 기재는 다른 과제의 존재를 방해하는 것이 아니다. 또한, 본 발명의 일 형태는 이들 과제 모두를 해결할 필요는 없다. 또한, 이들 외의 과제는 명세서, 도면, 청구항 등의 기재로부터 추출할 수 있다.
본 발명의 일 형태는, 반도체 장치의 제작 방법으로서, 절연층 위에 금속 산화물을 포함하는 반도체막을 성막하는 제 1 공정과, 상기 반도체막 위에 도전막을 성막하는 제 2 공정과, 상기 도전막 위에 제 1 레지스트 마스크를 형성하고, 상기 도전막을 에칭하여 제 1 도전층을 형성함과 함께, 상기 제 1 도전층으로 덮이지 않는 상기 반도체막의 상면을 노출시키는 제 3 공정과, 상기 제 1 도전층의 상면 및 측면을 덮으며 상기 반도체막의 상기 상면의 일부를 덮는 제 2 레지스트 마스크를 형성하고, 상기 반도체막을 에칭하여 반도체층을 형성함과 함께, 상기 반도체층으로 덮이지 않는 상기 절연층의 상면을 노출시키는 제 4 공정을 가지는, 반도체 장치의 제작 방법이다.
또한, 상기 도전막은 구리 또는 알루미늄을 포함하는 것이 바람직하다.
또한, 본 발명의 다른 일 형태는, 반도체 장치의 제작 방법으로서, 절연층 위에 금속 산화물을 포함하는 반도체막을 성막하는 제 1 공정과, 상기 반도체막 위에 제 1 도전막, 제 2 도전막, 및 제 3 도전막을 순차적으로 성막하는 제 2 공정과, 상기 제 3 도전막 위에 제 1 레지스트 마스크를 형성하고, 상기 제 3 도전막, 상기 제 2 도전막, 및 상기 제 1 도전막을 에칭하여 제 1 도전층을 형성함과 함께, 상기 제 1 도전층으로 덮이지 않는 상기 반도체막의 상면을 노출시키는 제 3 공정과, 상기 제 1 도전층의 상면 및 측면을 덮으며 상기 반도체막의 상기 상면의 일부를 덮는 제 2 레지스트 마스크를 형성하고, 상기 반도체막을 에칭하여 반도체층을 형성함과 함께, 상기 반도체층으로 덮이지 않는 상기 절연층의 상면을 노출시키는 제 4 공정을 가지는, 반도체 장치의 제작 방법이다.
또한, 상기에 있어서, 제 2 도전막은 구리 또는 알루미늄을 포함하고, 제 1 도전막 및 제 3 도전막은 제 2 도전막과 상이한 원소를 포함하는 것이 바람직하다. 또한, 제 1 도전막 및 제 2 도전막은 각각 독립적으로 타이타늄, 텅스텐, 몰리브데넘, 크로뮴, 탄탈럼, 아연, 인듐, 백금, 및 루테늄 중 어느 것을 포함하는 것이 바람직하다.
또한, 상기에 있어서, 제 3 공정에서의 에칭과 제 4 공정에서의 에칭은 웨트 에칭법으로 수행되는 것이 바람직하다.
또한, 상기에 있어서, 제 1 공정에서 반도체막은 제 1 금속 산화물막과 제 2 금속 산화물막을 순차적으로 성막함으로써 형성되는 것이 바람직하다. 이때, 제 2 금속 산화물막은 제 1 금속 산화물막보다 결정성이 높아지도록 형성되는 것이 바람직하다.
또한, 상기에 있어서, 제 1 공정 전의, 제 2 도전층을 형성하는 제 5 공정과, 제 5 공정과 제 1 공정 사이의, 제 2 도전층을 덮어 절연층을 형성하는 제 6 공정을 가지는 것이 바람직하다. 이때, 제 3 공정에서 제 2 도전층 위에서 서로 이격되는 한 쌍의 제 1 도전층을 형성하는 것이 바람직하다. 또한, 제 4 공정에서 제 2 레지스트 마스크는, 제 2 도전층과 중첩되는 위치에 한 쌍의 제 1 도전층과 중첩되는 한 쌍의 영역과, 이들 사이의 영역을 연결하는 영역을 가지도록 형성되는 것이 바람직하다.
또한, 본 발명의 다른 일 형태는, 제 1 도전층, 제 1 절연층, 반도체층, 및 한 쌍의 제 2 도전층을 가지는 반도체 장치이다. 제 1 절연층은 제 1 도전층을 덮어 제공되고, 반도체층은 제 1 절연층 위에 제공된다. 또한, 한 쌍의 제 2 도전층은 각각 반도체층 위에 제공되며, 제 1 도전층과 중첩되는 영역에서 이격되어 제공된다. 또한, 평면에서 보았을 때 제 2 도전층은 반도체층의 윤곽보다 내측에 제공된다. 또한, 반도체층에서, 제 1 도전층과 중첩되며 한 쌍의 제 2 도전층과 중첩되지 않는 영역의 채널 폭 방향의 폭이, 한 쌍의 제 2 도전층 중 한쪽에서 제 1 도전층과 중첩되는 부분의 채널 폭 방향의 폭보다 작다.
또한, 상기에 있어서, 반도체층은 제 1 도전층 측으로부터 순차적으로 제 1 금속 산화물막과 제 2 금속 산화물막이 적층된 적층 구조를 가지는 것이 바람직하다. 이때, 제 1 금속 산화물막은 제 2 금속 산화물막보다 결정성이 낮은 것이 바람직하다.
또한, 상기에 있어서, 제 2 도전층은 반도체층 측으로부터 제 1 도전막, 제 2 도전막, 및 제 3 도전막을 가지는 것이 바람직하다. 이때, 제 2 도전막은 구리, 은, 금, 또는 알루미늄을 포함하는 것이 바람직하다. 또한, 제 1 도전막 및 제 3 도전막은 제 2 도전막과 상이한 원소를 포함하며, 각각 독립적으로 타이타늄, 텅스텐, 몰리브데넘, 크로뮴, 탄탈럼, 아연, 인듐, 백금, 및 루테늄 중 어느 것을 포함하는 것이 바람직하다.
본 발명의 일 형태에 의하여 전기 특성이 양호한 반도체 장치 및 그 제작 방법을 제공할 수 있다. 또한, 전기 특성이 안정된 반도체 장치 및 그 제작 방법을 제공할 수 있다. 또한, 본 발명의 일 형태는 신뢰성이 높은 표시 장치를 제공할 수 있다.
또한, 이들 효과의 기재는 다른 효과의 존재를 방해하는 것이 아니다. 또한, 본 발명의 일 형태는 이들 효과 모두를 반드시 가질 필요는 없다. 또한, 이들 외의 효과는 명세서, 도면, 청구항 등의 기재로부터 추출할 수 있다.
도 1의 (A), (B), (C)는 트랜지스터의 구성예를 나타낸 것.
도 2의 (A), (B), (C)는 트랜지스터의 구성예를 나타낸 것.
도 3의 (A1), (A2), (B1), (B2), (C1), (C2)는 트랜지스터의 제작 방법을 설명하는 도면.
도 4의 (A1), (A2), (B1), (B2), (C1), (C2)는 트랜지스터의 제작 방법을 설명하는 도면.
도 5의 (A1), (A2), (B1), (B2), (C1), (C2)는 트랜지스터의 제작 방법을 설명하는 도면.
도 6의 (A), (B), (C)는 트랜지스터의 구성예를 나타낸 것.
도 7의 (A), (B), (C)는 트랜지스터의 구성예를 나타낸 것.
도 8의 (A), (B), (C), (D), (E)는 트랜지스터의 구성예를 나타낸 것.
도 9의 (A), (B), (C)는 표시 장치의 상면도.
도 10은 표시 장치의 단면도.
도 11은 표시 장치의 단면도.
도 12는 표시 장치의 단면도.
도 13은 표시 장치의 단면도.
도 14의 (A)는 표시 장치의 블록도. 도 14의 (B), (C)는 표시 장치의 회로도.
도 15의 (A), (C), (D)는 표시 장치의 회로도. 도 15의 (B)는 표시 장치의 타이밍 차트.
도 16의 (A), (B)는 표시 모듈의 구성예를 나타낸 것.
도 17의 (A), (B)는 전자 기기의 구성예를 나타낸 것.
도 18의 (A), (B), (C), (D)는 전자 기기의 구성예를 나타낸 것.
도 19의 (A)는 트랜지스터의 관찰 위치를 나타낸 개략도. 도 19의 (B)는 트랜지스터의 단면 관찰 이미지.
도 20의 (A), (B)는 트랜지스터의 전기 특성을 나타낸 것.
이하에서는, 실시형태에 대하여 도면을 참조하여 설명한다. 다만 실시형태는 많은 상이한 형태로 실시할 수 있고, 취지 및 그 범위에서 벗어남이 없이 그 형태 및 자세한 사항을 다양하게 변경할 수 있다는 것은 통상의 기술자라면 용이하게 이해할 수 있다. 따라서 본 발명은 이하의 실시형태의 기재 내용에 한정하여 해석되는 것은 아니다.
또한, 본 명세서에서 설명하는 각 도면에서 각 구성의 크기, 층의 두께, 또는 영역은 명료화를 위하여 과장되어 있는 경우가 있다.
또한, 본 명세서에서 사용하는 "제 1", "제 2", "제 3"이라는 서수사는 구성 요소의 혼동을 피하기 위하여 붙인 것이고, 수적으로 한정하는 것은 아니다.
또한, 본 명세서에서 "위에", "아래에" 등 배치를 나타내는 어구는 구성들의 위치 관계를 도면을 참조하여 설명하기 위하여 편의상 사용한 것이다. 또한, 구성들의 위치 관계는 각 구성을 묘사하는 방향에 따라 적절히 변화되는 것이다. 따라서 명세서에서 설명한 어구에 한정되지 않고, 상황에 따라 적절히 바꿔 말할 수 있다.
또한, 본 명세서 등에서 트랜지스터가 가지는 소스와 드레인의 기능은 트랜지스터의 극성이나, 회로 동작에서 전류의 방향이 변화되는 경우 등에는 서로 바뀔 수 있다. 그러므로 소스나 드레인이라는 용어는 서로 바꿔 사용할 수 있는 것으로 한다.
또한, 본 명세서 등에서 "전기적으로 접속"에는 "어떠한 전기적 작용을 가지는 것"을 통하여 접속되어 있는 경우가 포함된다. 여기서, "어떠한 전기적 작용을 가지는 것"은 접속 대상 간에서의 전기 신호의 주고받음을 가능하게 하는 것이면 특별히 제한을 받지 않는다. 예를 들어, "어떠한 전기적 작용을 가지는 것"에는 전극이나 배선뿐만 아니라, 트랜지스터 등의 스위칭 소자, 저항 소자, 인덕터, 커패시터, 기타 각종 기능을 가지는 소자 등이 포함된다.
또한, 본 명세서 등에서 "막"이라는 용어와 "층"이라는 용어는 서로 바꿀 수 있다. 예를 들어 "도전층"이나 "절연층"이라는 용어는 "도전막"이나 "절연막"이라는 용어와 서로 바꿀 수 있는 경우가 있다.
또한, 본 명세서 등에서는, 특별히 언급이 없는 경우, 오프 전류란 트랜지스터가 오프 상태(비도통 상태, 차단 상태라고도 함)일 때의 드레인 전류를 말한다. 오프 상태란 특별히 언급이 없는 경우, n채널형 트랜지스터에서는 게이트와 소스 간의 전압(Vgs)이 문턱 전압(Vth)보다 낮은(p채널형 트랜지스터에서는 Vth보다 높은) 상태를 말한다.
본 명세서 등에서 표시 장치의 일 형태인 표시 패널은 표시면에 화상 등을 표시(출력)하는 기능을 가지는 것이다. 따라서 표시 패널은 출력 장치의 일 형태이다.
또한, 본 명세서 등에서는, 표시 패널의 기판에 예를 들어 FPC(Flexible Printed Circuit) 또는 TCP(Tape Carrier Package) 등의 커넥터가 장착된 것, 혹은 기판에 COG(Chip On Glass) 방식 등에 의하여 IC가 실장된 것을 표시 패널 모듈, 표시 모듈, 또는 단순히 표시 패널 등이라고 부르는 경우가 있다.
또한, 본 명세서 등에서, 표시 장치의 일 형태인 터치 패널은 표시면에 화상 등을 표시하는 기능과, 표시면에 손가락이나 스타일러스 등의 피검지체가 접촉되거나, 가압하거나, 또는 근접되는 것 등을 검출하는 터치 센서로서의 기능을 가진다. 따라서 터치 패널은 입출력 장치의 일 형태이다.
터치 패널은 예를 들어 터치 센서를 가지는 표시 패널(또는 표시 장치), 터치 센서 기능을 가지는 표시 패널(또는 표시 장치)이라고도 부를 수 있다. 터치 패널은 표시 패널과 터치 센서 패널을 가지는 구성으로 할 수도 있다. 또는 표시 패널의 내부 또는 표면에 터치 센서로서의 기능을 가지는 구성으로 할 수도 있다.
또한, 본 명세서 등에서는 터치 패널의 기판에 커넥터나 IC가 실장된 것을 터치 패널 모듈, 표시 모듈, 또는 단순히 터치 패널 등이라고 부르는 경우가 있다.
(실시형태 1)
본 실시형태에서는 본 발명의 일 형태의 반도체 장치 및 그 제작 방법에 대하여 설명한다.
본 발명의 일 형태는 피형성면 위의 게이트 전극과, 게이트 전극 위의 게이트 절연층과, 게이트 절연층 위의 반도체층과, 반도체층의 상면에 접하는 한 쌍의 소스 전극 및 드레인 전극을 가지는 트랜지스터이다. 반도체층은 반도체 특성을 나타내는 금속 산화물(이하 산화물 반도체라고도 함)을 포함하여 구성되는 것이 바람직하다.
본 발명의 다른 일 형태는, 상기 트랜지스터의 제작 방법에 따른 것이다. 반도체층과, 소스 전극 및 드레인 전극은 이하의 방법으로 형성할 수 있다.
우선, 반도체층이 되는 반도체막을 게이트 절연층 위에 성막하고, 이어서 반도체막 위에 소스 전극 및 드레인 전극이 되는 도전막을 성막한다. 이어서, 도전막 위에 소스 전극 및 드레인 전극의 패턴에 대응하는 제 1 레지스트 마스크를 형성한 후, 도전막을 에칭하여 소스 전극 및 드레인 전극을 형성한다. 이때, 반도체막은 에칭되지 않고, 그 상면의 일부(소스 전극 및 드레인 전극과 중첩되지 않는 부분)가 노출된 상태가 된다. 또한, 게이트 절연층은 반도체막으로 덮여, 노출되지 않는 상태가 된다.
그 후, 반도체층이 되는 영역 위에 제 2 레지스트 마스크를 형성한다. 이때, 제 2 레지스트 마스크는, 반도체층이 되는 영역 위뿐만 아니라 소스 전극 및 드레인 전극의 상면 및 측면을 덮도록 형성된다. 이에 의하여, 소스 전극 및 드레인 전극의 표면(상면 및 측면)이 노출되지 않고, 제 2 레지스트 마스크로 보호된 상태로 반도체막의 에칭을 수행할 수 있다. 이와 같은 방법이라면, 반도체막을 에칭할 때 소스 전극 및 드레인 전극의 표면이 에칭 분위기에 노출되지 않기 때문에, 에칭 방법이나, 에칭에 사용하는 가스 또는 약액 등의 선택의 자유도를 높일 수 있다.
그런데 반도체층과, 소스 전극 및 드레인 전극을 형성하는 다른 방법으로서는, 반도체막을 섬 형상으로 가공하여 반도체층을 형성한 후에, 소스 전극 및 드레인 전극이 되는 도전막을 성막하는 방법이 있다. 그러나 이 방법은 섬 형상의 반도체층의 단부에 접하여 도전막을 성막하기 때문에, 상기 단부가 저저항화(n형화)하기 쉽다는 문제가 있다. 그 결과, 저항이 낮은 반도체층의 단부가 기생 채널로서 작용하여 누설 전류의 증대나 문턱 전압의 변동 등, 트랜지스터의 전기 특성에 악영향을 미치는 요인이 될 우려가 있다.
또한, 반도체층과, 소스 전극 및 드레인 전극의 형성 방법의 하나로서, 그레이톤 마스크 또는 하프톤 마스크를 사용한 방법이 있다. 이 방법은, 우선 반도체층, 그리고 소스 전극 및 드레인 전극의 패턴을 포함하는 레지스트 마스크를 형성하고, 반도체막 및 도전막을 한번에 에칭한다. 그 후, 레지스트 마스크의 일부를 애싱 등에 의하여 박막화하여 소스 전극 및 드레인 전극이 되는 영역 위에만 남겨지도록 레지스트 패턴을 축소한 다음에, 도전막을 에칭한다. 그러나 이 방법은, 게이트 절연층의 일부가 노출된 상태로 도전막이 에칭되기 때문에, 게이트 절연층의 노출된 일부가 에칭에 의하여 박막화하여, 게이트 절연층의 절연성이 저하될 우려가 있다. 또한, 게이트 절연층의 박막화로 인하여, 반도체층의 외주, 혹은 반도체층과 소스 전극 또는 드레인 전극이 적층된 부분의 외주에서의 단차가 커진다. 그러므로, 상기 단차부에서, 나중의 공정에서 형성하는 보호 절연층으로 충분히 피복할 수 없기 때문에 보호 절연층에 밀도가 낮은 영역(공동이라고도 함)이 형성되는 경우가 있어, 트랜지스터의 신뢰성이 저하될 우려가 있다.
또한, 특허문헌 3에는, 반도체막(특허문헌에서는 산화물 반도체층이라고 기재됨) 위의 소스 전극 및 드레인 전극을 형성한 후, 섬 형상의 레지스트 마스크를 형성하고, 섬 형상의 반도체층(특허문헌에서는 산화물 반도체층이라고 기재됨)을 형성하는 방법이 개시되어 있다. 그러나 이 방법으로는 반도체막을 에칭할 때, 소스 전극 및 드레인 전극의 상면이나 측면의 일부가 노출되어, 에칭 분위기에 노출된다. 그러므로, 소스 전극 및 드레인 전극의 박막화나 형상 불량 등이 발생하여 배선 저항이나 트랜지스터의 전기 특성의 편차 등의 문제가 생길 우려가 있다. 또한, 반도체막을 에칭할 때, 소스 전극 및 드레인 전극의 성분의 일부가 용출 또는 비산되어 반도체층의 표면에 부착되는 것으로 인하여 트랜지스터 특성이 악화될 우려가 있다.
한편, 본 발명의 일 형태에 따르면, 반도체막을 섬 형상으로 형성하기 전에 소스 전극 및 드레인 전극이 되는 도전막을 성막하기 때문에, 섬 형상의 반도체층의 단부가 저저항화되는 것을 방지할 수 있다. 이에 더하여, 도전막을 에칭할 때, 반도체막이 게이트 절연층을 덮은 상태이기 때문에, 게이트 절연층이 에칭 분위기에 노출되지 않아 박막화되지 않는다. 게다가, 반도체막을 에칭할 때, 소스 전극 및 드레인 전극의 상면 및 측면이 레지스트 마스크로 피복된 상태이기 때문에, 소스 전극 및 드레인 전극의 상면이나 측면이 에칭 분위기에 노출되지 않아, 소스 전극 및 드레인 전극의 박막화나 형상 불량에 더하여, 반도체층 표면의 오염 등의 발생을 방지할 수 있다. 이에 의하여 전기 특성이 양호하며, 신뢰성이 높은 트랜지스터를 실현할 수 있다.
또한, 본 발명의 일 형태에 따르면, 반도체막의 에칭에서 소스 전극 및 드레인 전극이 에칭 분위기에 노출되지 않기 때문에, 소스 전극 및 드레인 전극에 사용되는 도전막의 재료가 제한되지 않아, 저항이 더 낮은 재료를 적합하게 사용할 수 있다. 소스 전극 및 드레인 전극에는, 예를 들어 구리, 은, 금, 또는 알루미늄 등을 포함하는 저항이 매우 낮은 도전성 재료를 적합하게 사용할 수 있다.
또한, 반도체막을 에칭할 때 소스 전극 및 드레인 전극이 노출되지 않기 때문에, 반도체막의 에칭에는 웨트 에칭법을 적합하게 사용할 수 있다. 또한, 소스 전극 및 드레인 전극이 되는 도전막의 에칭에는 웨트 에칭법을 사용함으로써, 반도체막에서 특히 채널 형성 영역이 되는 부분에 대한 에칭시의 대미지를 저감할 수 있다. 도전막과 반도체막의 양쪽 모두를 웨트 에칭법으로 에칭함으로써, 높은 생산성으로 신뢰성이 높은 트랜지스터를 제작할 수 있다.
또한, 반도체막은, 결정성이 상이한 반도체막을 적층한 적층 구조로 하는 것이 바람직하다. 특히, 소스 전극 및 드레인 전극과 접하는 위쪽의 반도체막에는 결정성이 높은 반도체막을 적용함으로써, 소스 전극 및 드레인 전극이 되는 도전막을 에칭할 때 박막화되는 것을 억제할 수 있다. 또한, 아래쪽의 반도체막에 위쪽의 반도체막보다 결정성이 낮은 막을 사용함으로써, 높은 전계 효과 이동도를 나타내는 트랜지스터를 실현할 수 있다. 이때, 아래쪽의 반도체막은 주로 전류를 흘리는 부분이 되기 때문에, 아래쪽의 반도체막의 두께를 위쪽의 반도체막보다 두껍게 하는 것이 바람직하다.
이하에서는, 더 구체적인 예에 대하여 도면을 참조하여 설명한다.
[구성예]
이하에서는, 본 발명의 일 형태의 반도체 장치의 제작 방법을 사용하여 제작할 수 있는 트랜지스터의 구성예에 대하여 설명한다.
도 1의 (A)는 트랜지스터(100)를 포함하는 구성의 상면도이고, 도 1의 (B)는 도 1의 (A) 중에 나타낸 일점쇄선 A1-A2에서의 절단면의 단면도에 상당하고, 도 1의 (C)는 도 1의 (A) 중에 나타낸 일점쇄선 B1-B2에서의 절단면의 단면도에 상당한다. 트랜지스터(100)에서, 일점쇄선 A1-A2는 채널 길이 방향, 일점쇄선 B1-B2는 채널 폭 방향에 상당한다. 또한, 도 1의 (A)에서는 트랜지스터(100)의 구성 요소의 일부(게이트 절연층 등)를 생략하였다. 또한, 트랜지스터의 상면도에서는 이후의 도면에서도 도 1의 (A)와 마찬가지로 구성 요소의 일부를 생략하였다.
트랜지스터(100)는 기판(102) 위에 제공되고, 도전층(104), 절연층(106), 반도체층(108), 도전층(112a), 및 도전층(112b) 등을 가진다. 절연층(106)은 도전층(104)을 덮어 제공된다. 반도체층(108)은 절연층(106) 위에 제공된다. 도전층(112a) 및 도전층(112b)은 각각 반도체층(108)의 상면에 접하며, 도전층(104)과 중첩되는 반도체층(108) 위에서 이격되어 제공된다. 또한, 절연층(106), 도전층(112a), 도전층(112b), 및 반도체층(108)을 덮어 절연층(114)이 제공되고, 절연층(114) 위에 절연층(116)이 제공된다.
도전층(104)은 게이트 전극으로서 기능한다. 절연층(106)의 일부는 게이트 절연층으로서 기능한다. 도전층(112a)은 소스 전극 및 드레인 전극 중 한쪽으로서 기능하고, 도전층(112b)은 다른 쪽으로서 기능한다. 반도체층(108)에서, 도전층(104)과 중첩되며 도전층(112a)과 도전층(112b)에 끼워지는 영역은, 채널 형성 영역으로서 기능한다. 트랜지스터(100)는 반도체층(108)보다 피형성면 측에 게이트 전극이 제공된, 소위 보텀 게이트 트랜지스터이다. 여기서, 반도체층(108)에서 도전층(104) 측과 반대 측의 면을 백 채널 측의 면이라고 부르는 경우가 있다. 트랜지스터(100)는 반도체층(108)의 백 채널 측과 소스 전극 및 드레인 전극 사이에 보호층을 가지지 않는, 소위 채널 에치 구조의 트랜지스터이다.
반도체층(108)은 도전층(112a) 및 도전층(112b)과, 절연층(106) 사이에 제공된다. 그러므로, 도전층(112a) 및 도전층(112b)과, 절연층(106)은 접하지 않는 구성이다. 또한, 도 1의 (A)에 도시된 바와 같이 반도체층(108)은 평면에서 보았을 때, 도전층(112a) 및 도전층(112b)의 윤곽보다 외측으로 돌출된 부분을 가지는 것이 바람직하다.
또한, 도 1의 (A), (B), (C)에서는, 도전층(104)과 도전층(112a)이 교차되는 교차부(100x)를 도시하였다. 도전층(104)과 도전층(112a) 사이에는, 절연층(106) 및 반도체층(108)이 제공된다. 이와 같은 구성으로 함으로써, 반도체층(108)을 가지지 않는 경우에 비하여 도전층(104)과 도전층(112a) 사이의 기생 용량을 저감할 수 있다.
반도체층(108)은 피형성면 측(기판(102) 측)으로부터 순차적으로 반도체층(108a)과 반도체층(108b)이 적층된 적층 구조를 가진다. 반도체층(108a)과 반도체층(108b)은 모두 금속 산화물을 포함하는 것이 바람직하다. 또한, 백 채널 측에 위치하는 반도체층(108b)은 도전층(104) 측에 위치하는 반도체층(108a)보다 결정성이 높은 막인 것이 바람직하다. 이에 의하여, 도전층(112a) 및 도전층(112b)의 가공 시에 반도체층(108)의 일부가 에칭되어 소실되는 것을 억제할 수 있다.
예를 들어, 백 채널 측에 위치하는 반도체층(108b)에는, 후술하는 CAAC(c-axis aligned crystal) 구조를 가지는 금속 산화물막, nc(nano crystal) 구조를 가지는 금속 산화물막, 또는 CAAC 구조와 nc 구조가 혼재된 금속 산화물막을 사용하는 것이 바람직하다. 또한, 도전층(104) 측에 위치하는 반도체층(108a)에는 CAAC 구조를 가지는 금속 산화물막, nc 구조를 가지는 금속 산화물막, 또는 CAAC 구조와 nc 구조가 혼재된 금속 산화물막을 사용하는 것이 바람직하다. 바람직하게는 반도체층(108)을, nc 구조를 가지는 반도체층(108a)과 CAAC 구조를 가지는 반도체 장치(108b)의 적층 구조로 할 수 있다. 또한, nc 구조를 가지는 반도체층(108a)과 nc 구조를 가지는 반도체층(108b)의 적층 구조로 하여도 좋다. 이때, 반도체층(108b)에 반도체층(108a)보다 결정성이 높은 금속 산화물막을 사용하는 것이 바람직하다. 또한, 반도체층(108a) 및 반도체층(108b)에 적합하게 사용할 수 있는 금속 산화물의 기능 또는 재료의 구성에 대해서는 후술하는 CAC(Cloud-Aligned Composite)를 원용할 수 있다.
예를 들어, 반도체층(108)은 인듐과, M(M은 갈륨, 알루미늄, 실리콘, 붕소, 이트륨, 주석, 구리, 바나듐, 베릴륨, 타이타늄, 철, 니켈, 게르마늄, 지르코늄, 몰리브데넘, 란타넘, 세륨, 네오디뮴, 하프늄, 탄탈럼, 텅스텐, 또는 마그네슘에서 선택된 1종류 또는 복수 종류)과, 아연을 가지는 것이 바람직하다. 특히, M은 알루미늄, 갈륨, 이트륨, 또는 주석으로 하는 것이 바람직하다.
특히, 반도체층(108)으로서, 인듐, 갈륨, 및 아연을 포함하는 산화물을 사용하는 것이 바람직하다.
반도체층(108a), 반도체층(108b)은 서로 조성이 상이한 층, 결정성이 상이한 층, 또는 불순물 농도가 상이한 층을 사용하여도 좋다. 또한, 여기서는 반도체층(108)으로서, 반도체층(108a)과 반도체층(108b)의 적층 구조를 사용하였지만, 단층 구조로 하여도 좋고, 3층 이상의 적층 구조로 하여도 좋다.
도전층(112a) 및 도전층(112b)은 각각 피형성면 측으로부터 순차적으로 도전층(113a), 도전층(113b), 및 도전층(113c)이 적층된 적층 구조를 가진다.
도전층(113b)에는 도전층(113a) 및 도전층(113c)보다 저항이 낮은 재료를 사용하는 것이 바람직하다. 예를 들어 도전층(113b)으로서, 구리, 은, 금, 또는 알루미늄 등을 포함하는 저항이 낮은 도전성 재료를 사용하는 것이 바람직하다. 특히, 도전층(113b)이 구리 또는 알루미늄을 포함하는 것이 바람직하다. 이에 의하여, 도전층(112a) 및 도전층(112b)을 저항이 매우 낮은 것으로 할 수 있다.
또한, 도전층(113a) 및 도전층(113c)에는 각각 독립적으로 도전층(113b)과는 상이한 도전성 재료를 사용할 수 있다. 예를 들어, 도전층(113a) 및 도전층(113c)에는 각각 독립적으로 타이타늄, 텅스텐, 몰리브데넘, 크로뮴, 탄탈럼, 아연, 인듐, 백금, 또는 루테늄 등을 포함하는 도전성 재료를 사용하는 것이 바람직하다.
특히, 도전층(113a) 및 도전층(113c)에는 도전층(113b)보다 산화되기 어려운 재료를 사용하는 것이 바람직하다. 이와 같이, 구리나 알루미늄 등을 포함하는 도전층(113b)을 도전층(113a)과 도전층(113c) 사이에 끼움으로써, 도전층(113b)의 표면의 산화를 억제할 수 있다. 또한, 도전층(113b)의 원소가 주변의 층으로 확산되는 것을 억제할 수 있다. 특히, 반도체층(108)과 도전층(113b) 사이에 도전층(113a)을 제공함으로써, 도전층(113a)에 포함되는 금속 원소가 반도체층(108) 내로 확산되는 것을 방지할 수 있어, 신뢰성이 높은 트랜지스터(100)를 실현할 수 있다.
또한, 도전층(112a) 및 도전층(112b)의 구성은 3층 구조에 한정되지 않고, 구리, 은, 금, 또는 알루미늄을 포함하는 도전층을 포함하는 2층 구조 또는 4층 구조로 하여도 좋다. 예를 들어, 도전층(113a)과 도전층(113b)을 적층한 2층 구조로 하여도 좋고, 도전층(113b)과 도전층(113c)을 적층한 2층 구조로 하여도 좋다.
도전층(104)은 도전층(113a), 도전층(113b)에 사용할 수 있는 상술한 도전성 재료를 적절히 사용할 수 있다. 특히, 구리를 포함하는 도전성 재료를 사용하는 것이 바람직하다. 도전층(104)을 적층 구조로 하는 경우에는, 도전층(112a) 및 도전층(112b)과 마찬가지로, 저항이 낮은 도전층의 상부 또는 하부, 혹은 그 양쪽에 상기 도전층보다 산화되기 어려운 도전막을 사용하는 것이 바람직하다.
반도체층(108)과 접하는 절연층(106) 및 절연층(114)에는 산화물을 포함하는 절연성 재료를 사용하는 것이 바람직하다. 또한, 절연층(106)이나 절연층(114)을 적층 구조로 하는 경우에는 반도체층(108)과 접하는 층에 산화물을 포함하는 절연성 재료를 사용한다.
또한, 절연층(106)에는 질화 실리콘이나 질화 알루미늄 등의 질화 절연막을 사용하여도 좋다. 산화물을 포함하지 않는 절연성 재료를 사용하는 경우에는 절연층(106)의 상부에 산소를 첨가하는 처리를 수행하고, 산소를 포함하는 영역을 형성하는 것이 바람직하다. 산소를 첨가하는 처리로서는 예를 들어 산소를 포함하는 분위기하에서의 가열 처리 또는 플라즈마 처리나 이온 도핑 처리 등이 있다.
절연층(116)은 트랜지스터(100)를 보호하는 보호층으로서 기능한다. 절연층(116)은 질화 실리콘, 질화산화 실리콘, 산화 실리콘, 산화질화 실리콘, 산화 알루미늄, 질화 알루미늄 등의 무기 절연재료를 사용할 수 있다. 특히, 절연층(116)으로서 질화 실리콘이나 산화 알루미늄 등 산소를 확산시키기 어려운 재료를 사용함으로써, 제작 공정 중에 가해지는 열 등에 의하여 반도체층(108)이나 절연층(114)으로부터 이탈된 산소가 절연층(116)을 통하여 외부로 확산되는 것을 방지할 수 있어 바람직하다.
또한, 절연층(116)으로서, 평탄화막으로서 기능하는 유기 절연성 재료를 사용하여도 좋다. 또는, 절연층(116)으로서 무기 절연 재료를 포함하는 막과 유기 절연 재료를 포함하는 막의 적층막을 사용하여도 좋다.
또한, 반도체층(108)은 도전층(112a) 및 도전층(112b)과 접하는 부분 및 그 근방에 위치하고, 소스 영역 및 드레인 영역으로서 기능하는 한 쌍의 저저항 영역이 형성되어도 좋다. 상기 영역은 반도체층(108)의 일부이고, 채널 형성 영역보다 저항이 낮은 영역이다. 또한, 저저항 영역은 캐리어 밀도가 높은 영역, 또는 n형인 영역 등으로 바꿔 말할 수 있다. 또한, 반도체층(108)에서, 한 쌍의 저저항 영역에 끼워지며, 도전층(104)과 중첩되는 영역이 채널 형성 영역으로서 기능한다.
여기서, 도 1의(A)에서는, 도전층(104)과 중첩되는 영역에서, 반도체층(108)의 채널 폭 방향의 폭(WS)이 도전층(112a) 및 도전층(112b)의 채널 길이 방향의 폭(WM)보다 작은 경우의 예를 도시하였다. 바꿔 말하면 평면에서 보았을 때, 반도체층(108)에서 도전층(104)과 중첩되며 도전층(112a) 및 도전층(112b)과 중첩되지 않는 영역(즉, 채널 형성 영역)에서의 채널 폭 방향의 폭(WS)이 도전층(112a) 또는 도전층(112b)에서 도전층(104)과 중첩되는 부분의 채널 폭 방향의 폭(WM)보다 작다. 이와 같은 구성으로 함으로써, 트랜지스터(100)의 점유 면적을 작게할 수 있다.
또한, 트랜지스터(100)를 구성하는 각 층을 평면에서 보았을 때의 형상(레이아웃 패턴)은 상기에 한정되지 않고, 도 2의 (A), (B), 및 (C)에 도시된 바와 같이, 폭(WS)이 폭(WM)보다 큰 레이아웃 패턴으로 하여도 좋다.
이상이 구성예 1에 대한 설명이다.
[제작 방법의 예]
이하에서는, 본 발명의 일 형태의 반도체 장치의 제작 방법에 대하여, 도면을 참조하여 설명한다. 여기서는, 실시형태 1에서 예시한 트랜지스터(100)를 예로 들어 설명한다.
또한, 반도체 장치를 구성하는 박막(절연막, 반도체막, 도전막 등)은 스퍼터링법, 화학 기상 퇴적(CVD: Chemical Vapor Deposition)법, 진공 증착법, 펄스 레이저 퇴적(PLD: Pulse Laser Deposition)법, 원자층 퇴적(ALD: Atomic Layer Deposition)법 등을 사용하여 형성할 수 있다. CVD법으로서는 플라즈마 화학 기상 퇴적(PECVD: Plasma Enhanced CVD)법이나, 열 CVD법 등이 있다. 또한, 열 CVD법의 하나에 유기 금속 화학 기상 퇴적(MOCVD: Metal Organic CVD)법이 있다.
또한, 반도체 장치를 구성하는 박막(절연막, 반도체막, 도전막 등)은 스핀 코팅, 디핑(dipping), 스프레이 코팅, 잉크젯, 디스펜싱, 스크린 인쇄, 오프셋 인쇄, 닥터 나이프, 슬릿 코팅, 롤 코팅, 커튼 코팅, 나이프 코팅 등의 방법에 의하여 형성할 수 있다.
또한, 반도체 장치를 구성하는 박막을 가공할 때는 포토리소그래피법 등을 사용하여 가공할 수 있다. 그 외에 나노 임프린트법, 샌드블라스트법, 리프트 오프법 등에 의하여 박막을 가공하여도 좋다. 또한, 메탈 마스크 등의 차폐 마스크를 사용한 성막 방법에 의하여 섬 형상의 박막을 직접 형성하여도 좋다.
포토리소그래피법으로서는, 대표적으로 이하의 2개의 방법이 있다. 하나는 가공하고자 하는 박막 위에 레지스트 마스크를 형성하고 에칭 등에 의하여 상기 박막을 가공하고 레지스트 마스크를 제거하는 방법이다. 다른 하나는 감광성을 가지는 박막을 성막한 후에 노광, 현상을 수행하여 상기 박막을 원하는 형상으로 가공하는 방법이다.
포토리소그래피법에서 노광에 사용하는 광으로서는, 예를 들어 i선(파장 365nm), g선(파장 436nm), h선(파장 405nm), 또는 이들을 혼합시킨 광을 사용할 수 있다. 그 외에, 자외선이나 KrF 레이저 광, 또는 ArF 레이저 광 등을 사용할 수도 있다. 또한, 액침 노광 기술에 의하여 노광을 수행하여도 좋다. 또한, 노광에 사용하는 광으로서, 극단 자외광(EUV: Extreme Ultra-violet)이나 X선을 사용하여도 좋다. 또한, 노광에 사용하는 광 대신에, 전자 빔을 사용할 수도 있다. 극단 자외광, X선, 또는 전자 빔을 사용하면, 매우 미세한 가공을 수행할 수 있기 때문에 바람직하다. 또한, 전자 빔 등의 빔을 주사하여 노광을 수행하는 경우에는, 포토마스크가 필요하지 않다.
박막의 에칭에는 드라이 에칭법, 웨트 에칭법, 샌드블라스트법 등을 사용할 수 있다.
도 3의 (A1), (A2), (B1), (B2), (C1), (C2), 도 4의 (A1), (A2), (B1), (B2), (C1), (C2), 도 5의 (A1), (A2), (B1), (B2), (C1), (C2)는 트랜지스터(100)의 제작 방법을 설명하는 도면이다. 각 도면에서, 왼쪽에 나타낸 (A1), (B1), (C1)에는 상면 개략도를 도시하고, 오른쪽에 나타낸 (A2), (B2), (C2)에는 단면도를 도시하였다. 단면도에서, 일점쇄선보다 왼쪽에는 채널 길이 방향의 단면, 오른쪽에는 채널 폭 방향의 단면을 각각 나란히 도시하였다.
[도전층(104)의 형성]
기판(102) 위에 도전막을 형성하고, 상기 도전막 위에 리소그래피 공정에 의하여 레지스트마스크를 형성한 후, 도전막을 에칭함으로써 게이트 전극으로서 기능하는 도전층(104)을 형성한다(도 3의 (A1), (A2)).
[절연층(106)의 형성]
이어서, 도전층(104) 및 기판(102)을 덮는 절연층(106)을 형성한다(도 3의 (B1), (B2)). 절연층(106)은 예를 들어 PECVD법 등에 의하여 형성할 수 있다.
절연층(106)의 형성 후, 절연층(106)에 대하여 산소를 공급하는 처리를 수행하여도 좋다. 산소의 공급 방법으로서는, 절연층(106)에 대하여 이온 도핑법, 이온 주입법, 플라즈마 처리 등에 의하여, 산소 라디칼, 산소 원자, 산소 원자 이온, 산소 분자 이온 등을 공급한다.
또한, 절연층(106) 위에 산소의 이탈을 억제하는 막을 형성한 후, 상기 막을 통하여 절연층(106)에 산소를 첨가하여도 좋다. 상기 막은 산소를 첨가한 후에 제거하는 것이 바람직하다. 상술한 산소의 이탈을 억제하는 막으로서 인듐, 아연, 갈륨, 주석, 알루미늄, 크로뮴, 탄탈럼, 타이타늄, 몰리브데넘, 니켈, 철, 코발트, 및 텅스텐 중 하나 이상을 가지는 도전막 또는 반도체막을 사용할 수 있다.
또한, 절연층(106) 위에, 산소를 포함하는 분위기하에서 스퍼터링법 등에 의하여 금속 산화물막을 성막함으로써, 절연층(106) 내에 산소를 공급하여도 좋다. 예를 들어, 인듐, 아연, 주석, 갈륨, 알루미늄 등의 금속 원소를 포함하는 스퍼터링 타깃, 또는 이들의 산화물을 포함하는 스퍼터링 타깃을 사용한 스퍼터링법에 의하여, 금속 산화물막을 성막하는 것이 좋다. 그 후, 금속 산화물막을 제거하는 것이 바람직하다.
또한, 산소를 공급하는 처리 전에, 절연층(106)의 표면 및 막 내로부터 물이나 수소를 이탈시키기 위한 가열 처리를 수행하여도 좋다. 예를 들어, 질소 분위기하에서 300℃ 이상 도전층(104)의 내열 온도 미만, 바람직하게는 300℃ 이상 450℃ 이하의 온도에서 가열 처리를 수행할 수 있다.
[금속 산화물막의 형성]
이어서, 절연층(106) 위에 금속 산화물막(108af)과 금속 산화물막(108bf)을 적층하여 형성한다(도 3의 (C1), (C2)).
금속 산화물막(108af) 및 금속 산화물막(108bf)은 각각 금속 산화물 타깃을 사용한 스퍼터링법에 의하여 형성하는 것이 바람직하다.
또한, 금속 산화물막(108af) 및 금속 산화물막(108bf)을 성막할 때, 산소 가스 외에, 불활성 가스(예를 들어, 헬륨 가스, 아르곤 가스, 제논 가스 등)를 혼합시켜도 좋다. 또한, 금속 산화물막을 성막할 때의 성막 가스 전체에서 차지하는 산소 가스의 비율(이하, 산소 유량비라고도 함)로서는, 0% 이상 100% 이하의 범위로 할 수 있다.
산소 유량비를 낮게 하고, 결정성이 비교적 낮은 금속 산화물막으로 함으로써, 도전성이 높은 금속 산화물막을 얻을 수 있다. 한편, 산소 유량비를 높게하고, 결정성이 비교적 높은 금속 산화물막으로 함으로써, 에칭 내성이 높고, 전기적으로 안정된 금속 산화물막을 얻을 수 있다.
여기서는, 게이트 전극으로서 기능하는 도전층(104) 측에 위치하는 금속 산화물막(108af)을 결정성이 낮은 막으로 하고, 백 채널 측에 위치하는 금속 산화물막(108bf)을 결정성이 높은 막으로 함으로써, 신뢰성이 높고, 또한 전계 효과 이동도가 높은 트랜지스터를 실현할 수 있다.
예를 들어, 금속 산화물막(108af) 및 금속 산화물막(108bf)의 성막 조건으로서는, 기판 온도를 실온 이상 350℃ 이하, 바람직하게는 기판 온도를 실온 이상 200℃ 이하, 더 바람직하게는 기판 온도를 실온 이상 140℃ 이하로 하면 좋다. 금속 산화물막의 성막 시의 기판 온도를 예를 들어 실온 이상 140℃ 미만으로 하면 생산성이 높아지므로 바람직하다.
더 구체적으로는, 금속 산화물막(108af)의 성막 시의 산소 유량비를 0% 이상 50% 미만, 바람직하게는 0% 이상 30% 이하, 더 바람직하게는 0% 이상 20% 이하, 대표적으로는 10%로 한다. 또한, 금속 산화물막(108bf)의 성막 시의 산소 유량비를 50% 이상 100% 이하, 바람직하게는 60% 이상 100% 이하, 더 바람직하게는 80% 이상 100% 이하, 더 바람직하게는 90% 이상 100% 이하, 대표적으로는 100%로 한다. 또한, 금속 산화물막(108af)과 금속 산화물막(108bf)에서, 성막 시의 압력, 온도, 전력 등의 조건을 다르게 하여도 좋지만, 산소 유량비 이외의 조건을 같게하면 성막 공정에 걸리는 시간을 단축할 수 있어 바람직하다.
여기서, 금속 산화물막(108af)은, CAAC 구조를 가지는 금속 산화물막, nc 구조를 가지는 금속 산화물막, 또는 CAAC 구조와 nc 구조가 혼재된 금속 산화물막이 되도록, 성막 조건을 설정하는 것이 바람직하다. 한편, 금속 산화물막(108bf)은, 금속 산화물막(108af)보다 결정성이 높으며 CAAC 구조, 또는 CAAC 구조와 nc 구조가 혼재된 금속 산화물막이 되도록, 성막 조건을 설정하는 것이 바람직하다. 또한, 성막되는 금속 산화물막이 CAAC 구조가 되는 성막 조건, 및 nc 구조가 되는 성막 조건은, 각각 사용하는 스퍼터링 타깃의 조성에 따라 다르기 때문에, 그 조성에 따라 기판 온도나 산소 유량비 외에, 압력이나 전력 등을 적절히 설정하면 좋다. 이때, 상술한 바와 같이, 금속 산화물막(108af)과 금속 산화물막(108bf)은, 산소 유량비 외의 조건이 같은 조건에서 성막하는 것이 바람직하다.
또한, 금속 산화물막(108af)과 금속 산화물막(108bf)은 각각 상이한 조성의 막이어도 좋다. 이때, 금속 산화물막(108af)과 금속 산화물막(108bf)의 양쪽에 In-Ga-Zn 산화물을 사용한 경우, 금속 산화물막(108af)에 금속 산화물막(108bf)보다 In의 함유 비율이 높은 산화물 타깃을 사용하는 것이 바람직하다.
또한, 반도체층(108)을 단층 구조로 하는 경우에는, 금속 산화물막(108af) 및 금속 산화물막(108bf) 중 어느 한쪽의 형성 방법을 참작할 수 있다. 특히, 금속 산화물막(108af)의 형성 방법을 사용하는 것이 바람직하다.
[도전막의 형성]
이어서, 금속 산화물(108bf)의 상면을 덮어 도전막(113af), 도전막(113bf), 및 도전막(113cf)을 순차적으로 적층하여 형성한다(도 4의 (A1), (A2)).
도전막(113bf)은 나중에 도전층(113b)이 되는 막이고, 구리, 은, 금, 또는 알루미늄을 포함하는 것이 바람직하다. 또한, 도전막(113af) 및 도전막(113cf)은 각각, 나중에 도전층(113a), 도전층(113c)이 되는 막이고, 각각 독립적으로 타이타늄, 텅스텐, 몰리브데넘, 크로뮴, 탄탈럼, 아연, 인듐, 백금, 또는 루테늄 등을 포함하는 것이 바람직하다.
도전막(113af), 도전막(113bf), 및 도전막(113cf)은 스퍼터링법, 증착법, 또는 도금법 등의 성막 방법을 사용하여 형성하는 것이 바람직하다.
[도전층(112a), 도전층(112b)의 형성]
이어서, 도전막(113cf) 위에 레지스트 마스크(115)를 형성한다(도 4의 (B1), (B2)).
레지스트 마스크(115)는, 도 4의 (B1), (B2)에 도시된 바와 같이 도전층(112a) 및 도전층(112b)이 되는 영역 위에 제공된다. 구체적으로는, 도전층(104)과 중첩되는 영역이며, 금속 산화물막(108af), 금속 산화물막(108bf)의 에칭 후에 채널 형성 영역이 되는 부분과 중첩되는 영역에서 이격되도록 한 쌍의 레지스트 마스크(115)를 형성한다.
이어서, 도전막(113cf), 도전막(113bf), 및 도전막(113af)에서 레지스트 마스크(115)로 덮이지 않는 부분을 에칭에 의하여 제거함으로써, 도전층(112a)과 도전층(112b)을 형성한다. 그 후, 레지스트 마스크(115)를 제거한다(도 4의 (C1), (C2)).
에칭에는 드라이 에칭법 또는 웨트 에칭법 등을 사용할 수 있다. 특히, 웨트 에칭법을 사용하면 금속 산화물막(108bf)에 대한 에칭 시의 대미지를 저감할 수 있기 때문에 바람직하다.
또한, 도전막(113af)의 에칭 시에는, 절연층(106)을 금속 산화물막(108af) 및 금속 산화물막(108bf)으로 덮는 구성이다. 그러므로, 절연층(106)이 에칭될 우려가 없으므로, 나중의 반도체층(108)이나, 도전층(112a), 도전층(112b)의 외주부에서 절연층(106)이 박막화되는 것으로 인하여 큰 단차가 생기는 것을 방지할 수 있다. 또한, 도전막(113af) 등의 에칭 방법을 선택할 때, 절연층(106)에 대한 영향을 고려할 필요가 없기 때문에 공정의 자유도를 높일 수 있다.
[반도체층(108)의 형성]
이어서, 금속 산화물막(108bf), 도전층(112a), 및 도전층(112b) 위에 레지스트 마스크(117)를 형성한다(도 5의 (A1), (A2)).
여기서, 레지스트 마스크(117)는, 도전층(104)과 중첩되며, 도전층(112a)과 도전층(112b) 사이의 영역을 연결하는 부분, 즉, 나중의 반도체층(108)의 채널 형성 영역이 되는 부분 위에 제공된다. 또한, 레지스트 마스크(117)는 도 5의 (A1), (A2)에 도시된 바와 같이, 도전층(112a) 및 도전층(112b)의 상면 및 측면을 덮어 제공된다. 즉, 도전층(112a) 및 도전층(112b)의 외주부에서 레지스트 마스크(117)의 측면이 도전층(112a) 또는 도전층(112b)의 측면보다 외측에 위치하도록 형성한다. 바꿔 말하면, 레지스트 마스크(117)는 평면에서 보았을 때, 도전층(112a) 및 도전층(112b)을 덮도록 형성된다.
이어서, 금속 산화물막(108bf) 및 금속 산화물막(108af)에서 레지스트 마스크(117)로 덮이지 않는 영역을 에칭에 의하여 제거함으로써, 반도체층(108)(반도체층(108a) 및 반도체층(108b))을 형성한다. 그 후, 레지스트 마스크(117)를 제거한다(도 5의 (B1), (B2)).
금속 산화물막(108bf) 및 금속 산화물막(108af)의 에칭에는, 드라이 에칭법 또는 웨트 에칭법 등을 사용할 수 있다. 특히, 웨트 에칭법을 사용하면 절연층(106)에서 노출되는 부분이 박막화되는 것을 억제할 수 있기 때문에 바람직하다.
금속 산화물막(108bf) 및 금속 산화물막(108af)을 에칭할 때, 도전층(112a) 및 도전층(112b)의 상면 및 측면이 레지스트 마스크(117)로 덮인 상태이기 때문에, 이들이 에칭 분위기에 노출되지 않는다. 그러므로, 도전층(112a) 및 도전층(112b)이 박막화되는 것, 선폭이 축소되는 것 등을 방지할 수 있다. 또한, 도전층(112a) 및 도전층(112b)의 일부가 용출 또는 비산되는 것으로 인하여 반도체층(108)의 백 채널 측의 표면이 오염되는 것을 방지할 수 있기 때문에, 신뢰성이 높은 트랜지스터를 실현할 수 있다.
상기 도전막(113af) 등의 에칭과 금속 산화물막(108bf) 및 금속 산화물막(108af)의 에칭에, 각각 웨트 에칭법을 사용하는 경우, 상이한 에천트를 사용하여도 좋고 같은 에천트를 사용하여도 좋다. 같은 에천트를 사용하는 경우, 금속 산화물막(108bf) 및 금속 산화물막(108af)보다 도전막(113af)에 대한 에칭 속도가 빠른 에천트를 선택함으로써, 도전막(113af)을 에칭할 때 금속 산화물막(108bf)이 에칭되어 소실되는 것을 방지할 수 있다. 이때, 금속 산화물막(108bf)에 금속 산화물막(108af)보다 결정성이 높은 막을 적용함으로써, 도전막(113af)을 에칭할 때의 에칭 내성을 높일 수 있기 때문에 바람직하다. 또한, 이와 같은 에천트를 사용함으로써, 금속 산화물막(108bf) 및 금속 산화물막(108af)의 에칭 속도를 비교적 느리게 할 수 있기 때문에 반도체층(108)의 측면이 에칭되는 것으로 인하여 반도체층(108)의 단부가 도전층(112a) 또는 도전층(112b)의 단부보다 내측으로 후퇴하는 것을 방지할 수 있다. 그 결과, 나중에 형성하는 절연층(114)이나 절연층(116)의 단차 피복성을 높일 수 있어, 신뢰성이 높은 트랜지스터를 실현할 수 있다.
[절연층(114)의 형성]
이어서, 도전층(112a), 도전층(112b), 반도체층(108), 및 절연층(106)을 덮도록 절연층(114)을 형성한다.
절연층(114)은 예를 들어 산소를 포함하는 분위기하에서 성막하는 것이 바람직하다. 특히, 산소를 포함하는 분위기하에서 플라즈마 CVD법에 의하여 형성하는 것이 바람직하다. 이에 의하여, 결함이 적은 절연층(114)으로 할 수 있다.
절연층(114)으로서는 예를 들어 산화 실리콘막 또는 산화질화 실리콘막 등의 산화물막을 플라즈마 화학 기상 퇴적 장치(PECVD 장치 또는 단순히 플라즈마 CVD 장치라고 함)를 사용하여 형성하는 것이 바람직하다. 이 경우, 원료 가스로서는 실리콘을 포함하는 퇴적성 기체 및 산화성 기체를 사용하는 것이 바람직하다. 실리콘을 포함하는 퇴적성 기체의 대표적인 예로서는, 실레인, 다이실레인, 트라이실레인, 플루오린화 실레인 등이 있다. 산화성 기체로서는, 산소, 오존, 일산화 이질소, 이산화 질소 등이 있다.
또한, 절연층(114)으로서, 퇴적성 기체의 유량에 대한 산화성 기체의 유량을 20배보다 크고 100배 미만, 또는 40배 이상 80배 이하로 하고, 처리실 내의 압력을 100Pa 미만, 또는 50Pa 이하로 하는 PECVD 장치를 사용함으로써, 결함량이 적은 산화질화 실리콘막을 형성할 수 있다.
또한, 절연층(114)을 마이크로파를 사용한 PECVD법을 사용하여 형성하여도 좋다. 마이크로파란 300MHz부터 300GHz까지의 주파수 범위를 가리킨다. 마이크로파는 전자 온도가 낮고 전자 에너지가 작다. 또한, 공급된 전력에서 전자의 가속에 사용되는 비율이 적어, 더 많은 분자의 해리 및 전리에 사용될 수 있으므로, 밀도가 높은 플라즈마(고밀도 플라즈마)를 여기할 수 있다. 그러므로, 피성막면 및 퇴적물에 대한 플라즈마 대미지가 적어, 결함이 적은 절연층(114)을 형성할 수 있다.
여기서, 절연층(114)을 성막하기 전에, 산소를 포함하는 분위기하에서 플라즈마 처리를 수행함으로써 반도체층(108)에 산소를 공급하여도 좋다. 플라즈마 처리를 수행할 때 사용하는 가스로서는, 예를 들어 N2O(아산화 질소 또는 일산화 이질소), NO2(이산화 질소), NO(일산화 질소) 등의 질소 산화물, O2(산소), 또는 O3(오존) 등을 포함하는 가스를 사용하는 것이 바람직하다. 또한, 상술한 가스와 아르곤 등의 희가스를 포함하는 혼합 가스를 사용하는 것이 바람직하다.
상기 플라즈마 처리를 수행한 후, 기판(102)을 대기에 노출시키지 않고 연속적으로 성막을 수행하는 것이 바람직하다. 예를 들어, 플라즈마 처리는 절연층(114)의 성막 장치로 수행하는 것이 바람직하다. 이때, 플라즈마 처리는 절연층(114)을 성막하는 성막실 내에서 수행하는 것이 바람직하다. 또는, 게이트 밸브 등을 통하여 상기 성막실과 접속된 처리실에서 플라즈마 처리를 수행한 후, 대기에 노출시키지 않고 감압하에서, 절연층(114)의 성막실에 반송하는 구성으로 하여도 좋다. 또한, 플라즈마 처리와 절연층(114)의 성막을 같은 장치 내의 같은 성막실 내에서 연속적으로 수행하는 경우, 플라즈마 처리와 절연층(114)의 성막을 같은 온도에서 수행하는 것이 바람직하다.
또한, 절연층(114)의 형성 후에, 절연층(114)에 산소를 공급하는 처리를 수행하여도 좋다. 산소를 공급하는 처리는 상기 절연층(106)과 같은 방법을 사용할 수 있다.
[절연층(116)의 형성]
이어서, 절연층(114)을 덮도록 절연층(116)을 형성한다(도 5의 (C1), (C2)).
절연층(116)에는 절연층(114)보다 산소나 수소, 물 등을 확산시키기 어려운 절연막을 사용하는 것이 바람직하다. 절연층(116)은 산소를 확산시키기 어렵기 때문에, 반도체층(108) 내의 산소가 절연층(114)을 통하여 외부로 확산되는 것을 방지할 수 있다. 또한, 절연층(116)은 수소를 확산시키기 어렵기 때문에, 외부로부터 수소나 물 등이 반도체층(108) 등으로 확산되는 것을 방지할 수 있다.
이상의 공정에 의하여 트랜지스터(100)를 제작할 수 있다.
여기서, 예시된 트랜지스터의 제작 방법에 의하여, 게이트 절연층의 노출된 부분의 박막화를 억제할 수 있고, 보호 절연층의 단차 피복성이 향상되어 신뢰성이 높은 트랜지스터를 실현할 수 있다. 또한, 반도체층을 형성하기 위하여 에칭할 때, 소스 전극 및 드레인 전극의 상면 및 측면이 레지스트 마스크로 피복된 상태이기 때문에, 그 상면이나 측면이 에칭 분위기에 노출되지 않아, 소스 전극 및 드레인 전극의 박막화나 형상 불량에 더하여, 반도체층 표면의 오염 등의 발생을 방지할 수 있다. 이로써, 신뢰성이 매우 높은 트랜지스터를 실현할 수 있다.
이상이 트랜지스터의 제작 방법의 예에 대한 설명이다.
[구성예의 변형예]
이하에서는, 상기 구성예에서 예시한 트랜지스터의 변형예에 대하여 설명한다.
[변형예 1]
도 6의 (A)에 도시된 트랜지스터(100A)는, 반도체층(108)이 적층 구조를 가지지 않는 점에서 상기 구성예 1에서 예시한 트랜지스터(100)와 주로 상이하다.
반도체층(108)을 단층 구조로 함으로써 제작 공정을 간략화할 수 있어, 생산성을 향상시킬 수 있다. 이때, 반도체층(108)으로서는, 결정성을 가지는 금속 산화물막을 사용하는 것이 바람직하다.
[변형예 2]
도 6의 (B)에 도시된 트랜지스터(100B)는, 도전층(112a) 및 도전층(112b)이 적층 구조를 가지지 않는 점에서 상기 구성예 1에서 예시한 트랜지스터(100)와 상이하다.
도전층(112a) 및 도전층(112b)을 단층 구조로 함으로써, 생산성을 향상시킬 수 있다. 도전층(112a) 및 도전층(112b)으로서는, 상술한 도전층(113a) 또는 도전층(113b)에 사용할 수 있는 재료를 적절히 선택할 수 있다. 특히 구리, 은, 금, 또는 알루미늄 등을 포함하는 저항이 매우 낮은 도전성 재료를 적합하게 사용할 수 있다.
[변형예 3]
도 6의 (C)에 도시된 트랜지스터(100C)는, 반도체층(108), 그리고 도전층(112a) 및 도전층(112b)이 각각 적층 구조를 가지지 않는 점에서, 상기 구성예에서 예시한 트랜지스터(100)와 상이하다. 이와 같은 구성으로 함으로써 생산성을 더 높일 수 있다.
[변형예 4]
도 7의 (A), (B), (C)에 도시된 트랜지스터(100D)는, 도전층(120a) 및 도전층(120b)을 가지는 점에서 상기 구성예에서 예시한 트랜지스터(100)와 주로 상이하다.
도전층(120a) 및 도전층(120b)은 절연층(114) 위에 제공된다.
도전층(120a)은 반도체층(108) 및 도전층(104)과 중첩되는 영역을 가진다.
트랜지스터(100D)에서, 도전층(104)은 제 1 게이트 전극(보텀 게이트 전극이라고도 함)으로서의 기능을 가지고, 도전층(120a)은 제 2 게이트 전극(톱 게이트 전극이라고도 함)으로서의 기능을 가진다. 또한, 절연층(114)의 일부는 제 2 게이트 절연층으로서 기능한다.
또한, 도 7의 (C)에 도시된 바와 같이, 도전층(120a)은 절연층(114) 및 절연층(106)에 제공된 개구부(142a)를 통하여 도전층(104)과 전기적으로 접속되어도 좋다. 이에 의하여, 도전층(120a)과 도전층(104)에는 같은 전위를 공급할 수 있고, 트랜지스터(100D)의 온 전류를 높일 수 있다.
또한, 도 7의 (A), (C)에 도시된 바와 같이, 채널 폭 방향에서 도전층(104) 및 도전층(120a)은 반도체층(108)의 단부보다 외측으로 돌출되는 것이 바람직하다. 이때, 도 7의 (C)에 도시된 바와 같이, 반도체층(108)의 채널 폭 방향의 전체가 도전층(104) 및 도전층(120a)으로 덮인 구성이 된다.
이러한 구성으로 함으로써, 반도체층(108)을 한 쌍의 게이트 전극에 의하여 발생하는 전계로 전기적으로 둘러쌀 수 있다. 이때, 특히 도전층(104)과 도전층(120a)에 같은 전위를 공급하는 것이 바람직하다. 이에 의하여, 반도체층(108)에 채널을 유발시키기 위한 전계를 효과적으로 인가할 수 있기 때문에, 트랜지스터(100D)의 온 전류를 증대시킬 수 있다. 또한, 트랜지스터(100D)를 미세화할 수도 있다.
또한, 도전층(104)과 도전층(120a)이 접속되지 않는 구성으로 하여도 좋다. 이때, 한 쌍의 게이트 전극 중 한쪽에 정전위를 공급하고, 다른 쪽에 트랜지스터(100D)를 구동하기 위한 신호를 공급하여도 좋다. 이때, 전극 중 한쪽에 공급하는 전위에 의하여, 트랜지스터(100D)를 전극 중 다른 쪽으로 구동할 때의 문턱 전압을 제어할 수 있다.
도전층(120b)은 절연층(114)에 제공된 개구부(142b)를 통하여 도전층(112b)과 전기적으로 접속된다. 도전층(120b)은 배선이나 전극으로서 사용할 수 있다. 예를 들어, 표시 장치에 적용한 경우, 도전층(120b)을 화소 전극, 또는 트랜지스터(100D)와 화소 전극을 접속하기 위한 배선으로서 기능시킬 수 있다.
또한, 도 7의(A), (B), 및 (C)에서는, 도전층(120a) 및 도전층(120b)을 절연층(114)과 절연층(116) 사이에 제공하는 구성으로 하였지만, 절연층(116) 위에 제공하여도 좋다.
이상이 변형예에 대한 설명이다.
[응용예]
이하에서는, 상기 트랜지스터를 표시 장치의 화소에 적용하는 경우의 예에 대하여 설명한다.
도 8의 (A), (B), (C), (D), 및 (E)는 표시 장치의 부화소의 일부를 도시한 상면 개략도이다. 하나의 부화소는 적어도 하나의 트랜지스터와, 화소 전극으로서 기능하는 도전층(여기서는 도전층(120b))을 가진다. 또한, 여기서는 설명을 용이하게 하기 위하여, 부화소 중 일부의 구성의 예를 도시하였지만, 부화소에 적용하는 표시 소자의 종류나, 화소에 부가하는 기능 등에 따라, 다른 트랜지스터나 용량 소자 등을 적절히 제공할 수 있다.
도 8의 (A)에서, 도전층(104)의 일부는 게이트선(주사선이라고도 함)으로서 기능하고, 도전층(112a)의 일부는 소스선(비디오 신호선이라고도 함)으로서 기능하고, 도전층(112b)의 일부는 트랜지스터와 도전층(120b)을 전기적으로 접속하는 배선으로서 기능한다.
도 8의 (A)에서는, 도전층(104)은 일부가 돌출된 상면 형상을 가지고, 이 돌출된 부분 위에 반도체층(108)이 제공되고, 트랜지스터가 구성되어 있다.
도 8의 (B), (C)는 도전층(104)이 돌출된 부분을 가지지 않는 경우의 예를 도시한 것이다. 도 8의 (B)는 반도체층(108)의 채널 길이 방향과 도전층(104)의 연장 방향이 평행한 예이고, 도 8의 (C)는 이들이 직교하는 예이다.
도 8의 (D), (E)에서는, 도전층(112b)이 대략 원호상의 부분을 가지는 U자의 상면 형상을 가진다. 또한, 도전층(112a)과 도전층(112b)은 반도체층(108) 위에서 도전층(112a)과 도전층(112b)의 거리가 항상 같은 거리가 되도록 배치된다. 이와 같은 구성으로 함으로써, 트랜지스터의 채널 폭을 크게 할 수 있어, 더 큰 전류를 흘릴 수 있다.
또한, 본 발명의 일 형태의 트랜지스터는, 표시 장치뿐만 아니라 다양한 회로나 장치에 적용할 수 있다. 예를 들어, 연산 회로, 메모리 회로, 구동 회로, 및 인터페이스 회로 등, 전자 기기 등에 실장되는 IC칩 내의 각종 회로에 적합하게 사용할 수 있다. 또는, 액정 소자나 유기 EL 소자 등이 적용된 디스플레이 디바이스에서의 구동 회로 등에 적합하게 사용할 수 있다. 또한 터치 센서, 광학 센서, 생체 센서 등의 각종 센서 디바이스에서의 구동 회로 등에 적합하게 사용할 수 있다.
이상이 응용예에 대한 설명이다.
[반도체 장치의 구성 요소]
본 실시형태의 반도체 장치에 포함되는 구성 요소에 대하여 이하에서 자세히 설명한다.
[기판]
기판(102)의 재질 등에 큰 제한은 없지만, 적어도 나중의 열처리에 견딜 수 있을 정도의 내열성을 가질 필요가 있다. 예를 들어, 실리콘이나 탄소화 실리콘을 재료로 한 단결정 반도체 기판, 다결정 반도체 기판, 실리콘 게르마늄 등으로 이루어지는 화합물 반도체 기판, SOI 기판, 유리 기판, 세라믹 기판, 석영 기판, 사파이어 기판 등을 기판(102)으로서 사용하여도 좋다. 또한, 이들 기판 위에 반도체 소자가 제공된 것을 기판(102)으로서 사용하여도 좋다.
또한, 기판(102)으로서 가요성 기판을 사용하고, 가요성 기판 위에 직접 트랜지스터(100) 등을 형성하여도 좋다. 또는, 기판(102)과 트랜지스터(100) 등 사이에 박리층을 제공하여도 좋다. 박리층은 그 위에 반도체 장치를 일부 또는 전부 완성시킨 후, 기판(102)으로부터 분리하고 다른 기판에 전재(轉載)하기 위하여 사용할 수 있다. 이때 트랜지스터(100) 등은 내열성이 낮은 기판이나 가요성 기판에도 전재할 수 있다.
[절연층(106)]
절연층(106)으로서는, 예를 들어 산화물 절연막 또는 질화물 절연막을 단층으로 또는 적층하여 형성할 수 있다. 또한, 반도체층(108)과의 계면 특성을 향상시키기 위하여, 절연층(106)에서 적어도 반도체층(108)과 접하는 영역은 산화물 절연막으로 형성하는 것이 바람직하다. 또한, 절연층(106)에는 가열에 의하여 산소를 방출하는 막을 사용하는 것이 바람직하다.
절연층(106)으로서, 예를 들어 산화 실리콘, 산화질화 실리콘, 질화산화 실리콘, 질화 실리콘, 산화 알루미늄, 산화 하프늄, 산화 갈륨, 또는 Ga-Zn 산화물 등을 사용하면 좋고, 단층으로 또는 적층하여 제공할 수 있다.
또한, 절연층(106)에서 반도체층(108)과 접하는 측에 질화 실리콘막 등의 산화물막 외의 막을 사용한 경우, 반도체층(108)과 접하는 표면에 대하여 산소 플라즈마 처리 등의 전처리를 수행하여 상기 표면 또는 표면 근방을 산화시키는 것이 바람직하다.
[도전막]
게이트 전극으로서 기능하는 도전층(104) 및 도전층(120a), 배선으로서 기능하는 도전층(120b), 그리고 소스 전극 및 드레인 전극 중 한쪽으로서 기능하는 도전층(112a) 및 다른 쪽으로서 기능하는 도전층(112b) 등, 반도체 장치를 구성하는 도전막으로서는 크로뮴, 구리, 알루미늄, 금, 은, 아연, 몰리브데넘, 탄탈럼, 타이타늄, 텅스텐, 망가니즈, 니켈, 철, 코발트에서 선택된 금속 원소, 또는 상술한 금속 원소를 성분으로 하는 합금이나, 상술한 금속 원소를 조합한 합금 등을 사용하여 각각 형성할 수 있다.
특히, 도전층(112a), 도전층(112b)으로서는, 구리, 은, 금, 또는 알루미늄 등을 포함하는 저항이 낮은 도전성 재료를 사용하는 것이 바람직하다. 특히, 구리 또는 알루미늄은 양산성이 우수하므로 바람직하다.
또한, 반도체 장치를 구성하는 상기 도전막으로서, In-Sn 산화물, In-W 산화물, In-W-Zn 산화물, In-Ti 산화물, In-Ti-Sn 산화물, In-Zn 산화물, In-Sn-Si 산화물, In-Ga-Zn 산화물 등의 산화물 도전체 또는 금속 산화물막을 적용할 수도 있다.
여기서, 산화물 도전체(OC: Oxide Conductor)에 대하여 설명한다. 예를 들어, 반도체 특성을 가지는 금속 산화물에 산소 결손을 형성하고, 상기 산소 결손에 수소를 첨가하면 전도대 근방에 도너 준위가 형성된다. 이 결과, 금속 산화물은 도전성이 높아져 도전체화된다. 도전체화된 금속 산화물을 산화물 도전체라고 할 수 있다.
또한, 반도체 장치를 구성하는 상기 도전막으로서 상기 산화물 도전체(금속 산화물)를 포함하는 도전막과, 금속 또는 합금을 포함하는 도전막의 적층 구조로 하여도 좋다. 금속 또는 합금을 포함하는 도전막을 사용함으로써, 배선 저항을 낮게 할 수 있다. 이때, 게이트 절연막으로서 기능하는 절연층과 접하는 측에는 산화물 도전체를 포함하는 도전막을 적용하는 것이 바람직하다.
또한, 도전층(104), 도전층(112a), 도전층(112b)에는, Cu-X 합금막(X는 Mn, Ni, Cr, Fe, Co, Mo, Ta, 또는 Ti)을 적용하여도 좋다. Cu-X 합금막을 사용함으로써 웨트 에칭 프로세스로 가공할 수 있기 때문에 제조 비용을 억제할 수 있다.
[절연층(114), 절연층(116)]
반도체층(108) 위에 제공되는 절연층(114)으로서는, PECVD법, 스퍼터링법, ALD법 등에 의하여 형성된 산화 실리콘막, 산화질화 실리콘막, 산화 알루미늄막, 산화 하프늄막, 산화 이트륨막, 산화 지르코늄막, 산화 갈륨막, 산화 탄탈럼막, 산화 마그네슘막, 산화 란타넘막, 산화 세륨막, 및 산화 네오디뮴막 등을 1종류 이상 포함하는 절연층을 사용할 수 있다. 특히, 플라즈마 CVD법에 의하여 형성된 산화 실리콘막 또는 산화질화 실리콘막을 사용하는 것이 바람직하다. 또한 절연층(114)을 2층 이상의 적층 구조로 하여도 좋다.
보호층으로서 기능하는 절연층(116)으로서는, PECVD법, 스퍼터링법, ALD법 등에 의하여 형성된 질화산화 실리콘막, 질화 실리콘막, 질화 알루미늄막, 질화산화 알루미늄막 등을 1종류 이상 포함하는 절연층을 사용할 수 있다. 또한 절연층(116)을 2층 이상의 적층 구조로 하여도 좋다.
[반도체층]
반도체층(108)이 In-M-Zn 산화물인 경우, In-M-Zn 산화물을 성막하기 위하여 사용하는 스퍼터링 타깃은 In의 원자수비가 M의 원자수비 이상인 것이 바람직하다. 이러한 스퍼터링 타깃의 금속 원소의 원자수비로서, In:M:Zn=1:1:1, In:M:Zn=1:1:1.2, In:M:Zn=2:1:3, In:M:Zn=3:1:2, In:M:Zn=4:2:3, In:M:Zn=4:2:4.1, In:M:Zn=5:1:6, In:M:Zn=5:1:7, In:M:Zn=5:1:8, In:M:Zn=6:1:6, In:M:Zn=5:2:5 등을 들 수 있다.
또한, 스퍼터링 타깃으로서는, 다결정의 산화물을 포함하는 타깃을 사용하면, 결정성을 가지는 반도체층(108)을 형성하기 쉬워지므로 바람직하다. 또한, 성막되는 반도체층(108)의 원자수비는 상기 스퍼터링 타깃에 포함되는 금속 원소의 원자수비의 ±40%의 변동을 포함한다. 예를 들어, 반도체층(108)에 사용하는 스퍼터링 타깃의 조성이 In:Ga:Zn=4:2:4.1[원자수비]인 경우, 성막되는 반도체층(108)의 조성은 In:Ga:Zn=4:2:3[원자수비]의 근방이 되는 경우가 있다.
또한, 원자수비가 In:Ga:Zn=4:2:3 또는 그 근방이라고 기재되는 경우, In의 원자수비를 4로 하였을 때, Ga의 원자수비가 1 이상 3 이하이고, Zn의 원자수비가 2 이상 4 이하인 경우를 포함한다. 또한, 원자수비가 In:Ga:Zn=5:1:6 또는 그 근방이라고 기재되는 경우, In의 원자수비를 5로 하였을 때, Ga의 원자수비가 0.1보다 크고 2 이하이고, Zn의 원자수비가 5 이상 7 이하인 경우를 포함한다. 또한, 원자수비가 In:Ga:Zn=1:1:1 또는 그 근방이라고 기재되는 경우, In의 원자수비를 1로 하였을 때, Ga의 원자수비가 0.1보다 크고 2 이하이고, Zn의 원자수비가 0.1보다 크고 2 이하인 경우를 포함한다.
또한, 반도체층(108)은 에너지 갭이 2eV 이상, 바람직하게는 2.5eV 이상이다. 이와 같이, 실리콘보다 에너지 갭이 넓은 금속 산화물을 사용함으로써, 트랜지스터의 오프 전류를 저감할 수 있다.
또한, 반도체층(108)은 비단결정 구조인 것이 바람직하다. 비단결정 구조는, 예를 들어 후술하는 CAAC 구조, 다결정 구조, 미결정(microcrystalline) 구조, 또는 비정질 구조를 포함한다. 비단결정 구조에서, 비정질 구조는 결함 준위 밀도가 가장 높고, CAAC 구조는 결함 준위 밀도가 가장 낮다.
CAAC(c-axis aligned crystal)에 대하여 이하에서 설명한다. CAAC는 결정 구조의 일례를 나타낸다.
CAAC 구조는 복수의 나노 결정(최대 직경이 10nm 미만인 결정 영역)을 가지는 박막 등의 결정 구조의 하나이고, 각 나노 결정은 c축이 특정의 방향으로 배향하고, 또한 a축 및 b축은 배향성을 가지지 않고, 나노 결정들이 입계를 형성하지 않고 연속적으로 연결된다는 특징을 가지는 결정 구조이다. 특히, CAAC 구조를 가지는 박막은 각 나노 결정의 c축이 박막의 두께 방향, 피형성면의 법선 방향, 또는 박막의 표면의 법선 방향으로 배향하기 쉽다는 특징을 가진다.
CAAC-OS(Oxide Semiconductor)는 결정성이 높은 산화물 반도체이다. 한편, CAAC-OS에서는 명확한 결정립계를 확인할 수 없기 때문에, 결정립계에 기인하는 전자 이동도의 저하가 일어나기 어렵다고 할 수 있다. 또한, 산화물 반도체의 결정성은 불순물의 혼입이나 결함의 생성 등으로 인하여 저하하는 경우가 있기 때문에, CAAC-OS는 불순물이나 결함(산소 결손 등)이 적은 산화물 반도체라고도 할 수 있다. 따라서, CAAC-OS를 가지는 산화물 반도체는 물리적 성질이 안정적이다. 그러므로, CAAC-OS를 가지는 산화물 반도체는 열에 강하고, 신뢰성이 높다.
여기서, 결정학에서 단위 격자를 구성하는 a축, b축, 및 c축의 3개의 축(결정축)에 대하여 특이적인 축을 c축으로 한 단위 격자를 취하는 것이 일반적이다. 특히, 층상 구조를 가지는 결정에서는 층의 면 방향에 평행한 2개의 축을 a축 및 b축으로 하고, 층과 교차하는 축을 c축으로 하는 것이 일반적이다. 이와 같은 층상 구조를 가지는 결정의 대표적인 예로서 육방정계로 분류되는 그래파이트가 있고, 그 단위 격자의 a축 및 b축은 벽개(劈開)면에 평행하고, c축은 벽개면과 직교한다. 예를 들어, 층상 구조인 YbFe2O4형의 결정 구조를 가지는 InGaZnO4의 결정은 육방정계로 분류될 수 있고, 그 단위 격자의 a축 및 b축은 층의 면 방향에 평행하고, c축은 층(즉, a축 및 b축)과 직교한다.
미결정 구조를 가지는 산화물 반도체막(미결정 산화물 반도체막)은 TEM에 의한 관찰 이미지에서는 결정부를 명확히 확인할 수 없는 경우가 있다. 미결정 산화물 반도체막에 포함되는 결정부는 1nm 이상 100nm 이하, 또는 1nm 이상 10nm 이하의 크기인 경우가 많다. 특히, 1nm 이상 10nm 이하, 또는 1nm 이상 3nm 이하의 미결정인 나노 결정(nc: nanocrystal)을 가지는 산화물 반도체막을 nc-OS(nanocrystalline Oxide Semiconductor)막이라고 부른다. 또한 nc-OS막은 예를 들어 TEM에 의한 관찰 이미지에서는 결정립계를 명확히 확인할 수 없는 경우가 있다.
nc-OS막은 미소한 영역(예를 들어, 1nm 이상 10nm 이하의 영역, 특히 1nm 이상 3nm 이하의 영역)에서 원자 배열에 주기성을 가진다. 또한, nc-OS막은 상이한 결정부 사이에서 결정 방위에 규칙성이 보이지 않는다. 그러므로, 막 전체에서 배향성이 보이지 않는다. 따라서, nc-OS막은 분석 방법에 따라서는 비정질 산화물 반도체막과 구별할 수 없는 경우가 있다. 예를 들어, nc-OS막에 대하여, 결정부보다 큰 직경의 X선을 사용하는 XRD 장치를 사용하여 구조 해석을 수행하면, out-of-plane법에 의한 해석에서는, 결정면을 나타내는 피크가 검출되지 않는다. 또한, nc-OS막에 대하여, 결정부보다 큰 프로브 직경(예를 들어 50nm 이상)의 전자선을 사용하는 전자선 회절(제한 시야 전자선 회절이라고도 함)을 수행하면 헤일로(halo) 패턴과 같은 회절 패턴이 관측된다. 한편, nc-OS막에 대하여, 결정부의 크기에 가깝거나 결정부보다 작은 프로브 직경(예를 들어 1nm 이상 30nm 이하)의 전자선을 사용하는 전자선 회절(나노 빔 전자선 회절이라고도 함)을 수행하면, 원을 그리듯이(링 형상으로) 휘도가 높은 영역이 관측되고, 상기 링 형상의 영역 내에 복수의 스폿이 관측되는 경우가 있다.
nc-OS막은 비정질 산화물 반도체막보다 결함 준위 밀도가 낮다. 다만 nc-OS막은 상이한 결정부 사이에서 결정 방위에 규칙성이 보이지 않는다. 그러므로, nc-OS막은 CAAC-OS막에 비하여 결함 준위 밀도가 높아진다. 따라서, nc-OS막은 CAAC-OS막에 비하여 캐리어 밀도가 높고 전자 이동도가 높아지는 경우가 있다. 따라서, nc-OS막을 사용한 트랜지스터는 높은 전계 효과 이동도를 나타내는 경우가 있다.
nc-OS막은 CAAC-OS막과 비교하여 성막 시의 산소 유량비를 작게함으로써 형성할 수 있다. 또한, nc-OS막은 CAAC-OS막과 비교하여 성막 시의 기판 온도를 낮게 하는 것에 의해서도 형성할 수 있다. 예를 들어, nc-OS막은 기판 온도를 비교적 저온(예를 들어, 130℃ 이하의 온도)으로 한 상태, 또는 기판을 가열하지 않는 상태에서도 성막할 수 있기 때문에, 대형 유리 기판이나 수지 기판 등에 적합하고, 생산성을 높일 수 있다.
금속 산화물의 결정 구조의 일례에 대하여 설명한다. 또한, 이하에서는 In-Ga-Zn 산화물 타깃(In:Ga:Zn=4:2:4.1[원자수비])을 사용하여 스퍼터링법으로 성막된 금속 산화물을 일례로서 설명한다. 상기 타깃을 사용하여, 기판 온도를 100℃ 이상 130℃ 이하로 하고, 스퍼터링법에 의하여 형성한 금속 산화물은 nc(nano crystal) 구조 및 CAAC 구조 중 어느 한쪽의 결정 구조, 또는 이들이 혼재한 구조를 가지기 쉽다. 한편, 기판 온도를 실온(R.T.)으로 하고 스퍼터링법에 의하여 형성한 금속 산화물은 nc의 결정 구조를 가지기 쉽다. 또한, 여기서 실온(R.T.)은 기판을 의도적으로 가열하지 않는 경우의 온도를 포함한다.
[금속 산화물의 구성]
이하에서는, 본 발명의 일 형태에 개시되는 트랜지스터에 사용할 수 있는 CAC(Cloud-Aligned Composite)-OS의 구성에 대하여 설명한다.
또한, 본 명세서 등에서, CAAC(c-axis aligned crystal) 및 CAC(Cloud-Aligned Composite)라고 기재하는 경우가 있다. 또한, CAAC는 결정 구조의 일례를 나타내고, CAC는 기능 또는 재료의 구성의 일례를 나타낸다.
CAC-OS 또는 CAC-metal oxide는 재료의 일부에서는 도전성의 기능을 가지고, 재료의 일부에서는 절연성의 기능을 가지고, 재료 전체에서는 반도체로서의 기능을 가진다. 또한, CAC-OS 또는 CAC-metal oxide를 트랜지스터의 활성층에 사용하는 경우, 도전성의 기능은 캐리어가 되는 전자(또는 정공)를 흘리는 기능이고, 절연성의 기능은 캐리어가 되는 전자를 흘리지 않는 기능이다. 도전성의 기능과 절연성의 기능을 각각 상보적으로 작용시킴으로써, 스위칭시키는 기능(On/Off시키는 기능)을 CAC-OS 또는 CAC-metal oxide에 부여할 수 있다. CAC-OS 또는 CAC-metal oxide에서 각각의 기능을 분리시킴으로써, 양쪽의 기능을 최대한 높일 수 있다.
또한, CAC-OS 또는 CAC-metal oxide는 도전성 영역 및 절연성 영역을 가진다. 도전성 영역은 상술한 도전성의 기능을 가지고, 절연성 영역은 상술한 절연성의 기능을 가진다. 또한, 재료 내에서 도전성 영역과 절연성 영역은 나노 입자 레벨로 분리되어 있는 경우가 있다. 또한, 도전성 영역과 절연성 영역은 각각 재료 내에 편재하는 경우가 있다. 또한, 도전성 영역은 주변이 흐릿해져 클라우드상으로 연결되어 관찰되는 경우가 있다.
또한, CAC-OS 또는 CAC-metal oxide에서 도전성 영역과 절연성 영역은 각각 0.5nm 이상 10nm 이하, 바람직하게는 0.5nm 이상 3nm 이하의 크기로 재료 내에 분산되어 있는 경우가 있다.
또한, CAC-OS 또는 CAC-metal oxide는 상이한 밴드 갭을 가지는 성분으로 구성된다. 예를 들어, CAC-OS 또는 CAC-metal oxide는 절연성 영역에 기인하는 와이드 갭(wide gap)을 가지는 성분과, 도전성 영역에 기인하는 내로우 갭(narrow gap)을 가지는 성분으로 구성된다. 상기 구성의 경우, 캐리어를 흘릴 때 내로우 갭을 가지는 성분에서 주로 캐리어가 흐른다. 또한, 내로우 갭을 가지는 성분이 와이드 갭을 가지는 성분과 상보적으로 작용하고, 내로우 갭을 가지는 성분과 연동하여 와이드 갭을 가지는 성분에서도 캐리어가 흐른다. 이에 의하여 상기 CAC-OS 또는 CAC-metal oxide를 트랜지스터의 채널 형성 영역에 사용하는 경우, 트랜지스터의 온 상태에서 높은 전류 구동력, 즉 큰 온 전류 및 높은 전계 효과 이동도를 얻을 수 있다.
즉, CAC-OS 또는 CAC-metal oxide는 매트릭스 복합재(matrix composite) 또는 금속 매트릭스 복합재(metal matrix composite)라고 부를 수도 있다.
이상이 구성 요소에 대한 설명이다.
본 실시형태는 적어도 그 일부를 본 명세서 중에 기재하는 다른 실시형태와 적절히 조합하여 실시할 수 있다.
(실시형태 2)
본 실시형태에서는, 상술한 실시형태에서 예시한 트랜지스터를 가지는 표시 장치의 일례에 대하여 설명한다.
[구성예]
도 9의 (A)에 표시 장치(700)의 상면도를 도시하였다. 표시 장치(700)는 밀봉재(712)에 의하여 접합된 제 1 기판(701)과 제 2 기판(705)을 가진다. 또한 제 1 기판(701), 제 2 기판(705), 및 밀봉재(712)로 밀봉되는 영역에서, 제 1 기판(701) 위에 화소부(702), 소스 드라이버 회로부(704), 및 게이트 드라이버 회로부(706)가 제공된다. 또한 화소부(702)에는 복수의 표시 소자가 제공된다.
또한, 제 1 기판(701)에서 제 2 기판(705)과 중첩되지 않는 부분에, FPC(716)(FPC: Flexible printed circuit)가 접속되는 FPC 단자부(708)가 제공된다. FPC(716)에 의하여, FPC 단자부(708) 및 신호선(710)을 통하여 화소부(702), 소스 드라이버 회로부(704), 및 게이트 드라이버 회로부(706) 각각에 각종 신호 등이 공급된다.
게이트 드라이버 회로부(706)는 복수로 제공되어도 좋다. 또한, 게이트 드라이버 회로부(706) 및 소스 드라이버 회로부(704)는 각각 반도체 기판 등에 별도로 형성되고 패키징된 IC칩의 형태이어도 좋다. 상기 IC칩은 제 1 기판(701) 위 또는 FPC(716)에 실장할 수 있다.
화소부(702), 소스 드라이버 회로부(704), 및 게이트 드라이버 회로부(706)가 가지는 트랜지스터에 본 발명의 일 형태의 반도체 장치인 트랜지스터를 적용할 수 있다.
화소부(702)에 제공되는 표시 소자로서는 액정 소자, 발광 소자 등을 들 수 있다. 액정 소자로서는 투과형 액정 소자, 반사형 액정 소자, 반투과형 액정 소자 등을 사용할 수 있다. 또한, 발광 소자로서는 LED(Light Emitting Diode), OLED(Organic LED), QLED(Quantum-dot LED), 반도체 레이저 등의 자발광형 발광 소자를 들 수 있다. 또한, 셔터 방식 또는 광 간섭 방식의 MEMS(Micro Electro Mechanical Systems) 소자나, 마이크로캡슐 방식, 전기 영동 방식, 일렉트로 웨팅 방식, 또는 전자 분류체(電子粉流體, Electronic Liquid Powder)(등록 상표) 방식 등을 적용한 표시 소자 등을 사용할 수도 있다.
도 9의 (B)에 도시된 표시 장치(700A)는 제 1 기판(701) 대신에 가요성을 가지는 수지층(743)이 적용되고, 플렉시블 디스플레이로서 사용할 수 있는 표시 장치의 예이다.
표시 장치(700A)는 화소부(702)가 직사각 형상이 아니고 코너부가 원호 형상을 가진다. 또한, 도 9의 (B) 중의 영역(P1)에 도시된 바와 같이, 화소부(702) 및 수지층(743)의 일부가 잘라 내어진 노치부(notch portion)를 가진다. 한 쌍의 게이트 드라이버 회로부(706)는 화소부(702)를 사이에 두고 양측에 제공된다. 또한, 게이트 드라이버 회로부(706)는 화소부(702)의 코너부에서 원호 형상의 윤곽을 따라 제공된다.
수지층(743)은 FPC 단자부(708)가 제공된 부분이 돌출한 형상을 가진다. 또한, 수지층(743)의 FPC 단자부(708)를 포함한 일부는 도 9의 (B) 중의 영역(P2)에서 뒤쪽으로 접을 수 있다. 수지층(743)의 일부를 접음으로써 FPC(716)를 화소부(702)의 이면과 겹쳐 배치한 상태에서 표시 장치(700A)를 전자 기기에 실장할 수 있어 전자 기기의 크기 축소를 도모할 수 있다.
또한, 표시 장치(700A)에 접속되는 FPC(716)에는 IC(717)가 실장된다. IC(717)는 예를 들어 소스 드라이버 회로로서의 기능을 가진다. 이때, 표시 장치(700A)의 소스 드라이버 회로부(704)는 보호 회로, 버퍼 회로, 디멀티플렉서 회로 등 중 적어도 하나를 포함하는 구성으로 할 수 있다.
도 9의 (C)에 도시된 표시 장치(700B)는 대형 화면을 가지는 전자 기기에 적합하게 사용할 수 있는 표시 장치이다. 예를 들어, 텔레비전 장치, 모니터 장치, 퍼스널 컴퓨터(노트북형 또는 데스크톱형을 포함함), 태블릿 단말기, 디지털 사이니지 등에 적합하게 사용할 수 있다.
표시 장치(700B)는 복수의 소스 드라이버 IC(721)와, 한 쌍의 게이트 드라이버 회로부(722)를 가진다.
복수의 소스 드라이버 IC(721)는 각각 FPC(723)에 장착된다. 또한, 복수의 FPC(723)는 한쪽 단자가 기판(701)에, 다른 쪽 단자가 프린트 기판(724)에 각각 접속된다. FPC(723)를 접음으로써, 프린트 기판(724)을 화소부(702)의 이면에 배치하여 전자 기기에 실장할 수 있어, 전자 기기의 크기 축소를 도모할 수 있다.
한편, 게이트 드라이버 회로부(722)는 기판(701) 위에 형성된다. 이로써, 슬림 베젤의 전자 기기를 실현할 수 있다.
이와 같은 구성으로 함으로써, 대형이며 해상도가 높은 표시 장치를 실현할 수 있다. 예를 들어, 화면 크기가 대각 30인치 이상, 40인치 이상, 50인치 이상, 또는 60인치 이상의 표시 장치에도 적용할 수 있다. 또한, 해상도가 4K2K 또는 8K4K 등으로 매우 높은 표시 장치를 실현할 수 있다.
[단면 구성예]
이하에서는, 표시 소자로서 액정 소자 및 EL 소자를 사용하는 구성에 대하여 도 10 내지 도 13을 사용하여 설명한다. 또한, 도 10 내지 도 12는 각각 도 9의 (A)에 나타낸 일점쇄선 Q-R에서의 단면도이다. 또한, 도 13은 도 9의 (B)에 도시된 표시 장치(700A) 중의 일점쇄선 S-T에서의 단면도이다. 도 10 및 도 11은 표시 소자로서 액정 소자를 사용한 구성이고, 도 12 및 도 13은 EL 소자를 사용한 구성이다.
[표시 장치의 공통 부분에 관한 설명]
도 10 내지 도 13에 도시된 표시 장치는 리드 배선부(711)와, 화소부(702)와, 소스 드라이버 회로부(704)와, FPC 단자부(708)를 가진다. 리드 배선부(711)는 신호선(710)을 가진다. 화소부(702)는 트랜지스터(750) 및 용량 소자(790)를 가진다. 소스 드라이버 회로부(704)는 트랜지스터(752)를 가진다. 도 11에는 용량 소자(790)가 없는 경우를 도시하였다.
트랜지스터(750) 및 트랜지스터(752)에는 실시형태 1에서 예시한 트랜지스터를 적용할 수 있다.
본 실시형태에서 사용하는 트랜지스터는 고순도화되고 산소 결손의 형성이 억제된 산화물 반도체막을 가진다. 상기 트랜지스터는 오프 전류를 낮게 할 수 있다. 따라서, 화상 신호 등의 전기 신호의 유지 시간을 길게 할 수 있고, 화상 신호 등의 기록 간격도 길게 설정할 수 있다. 그러므로, 리프레시 동작의 빈도를 줄일 수 있기 때문에 소비전력을 저감시키는 효과를 가진다.
또한, 본 실시형태에서 사용하는 트랜지스터는, 비교적 높은 전계 효과 이동도를 얻을 수 있기 때문에, 고속 구동이 가능하다. 예를 들어, 이와 같은 고속 구동이 가능한 트랜지스터를 표시 장치에 사용함으로써, 화소부의 스위칭 트랜지스터와 구동 회로부에 사용되는 드라이버 트랜지스터를 동일 기판 위에 형성할 수 있다. 즉, 실리콘 웨이퍼 등으로 형성된 구동 회로를 적용하지 않는 구성도 가능하기 때문에 표시 장치의 부품 점수를 삭감할 수 있다. 또한, 화소부에서도, 고속 구동이 가능한 트랜지스터를 사용함으로써, 고화질의 화상을 제공할 수 있다.
도 10, 도 12, 및 도 13에 도시된 용량 소자(790)는 트랜지스터(750)가 가지는 게이트 전극과 동일한 막을 가공하여 형성된 하부 전극과, 소스 전극 또는 드레인 전극과 동일한 도전막을 가공하여 형성된 상부 전극을 가진다. 또한, 하부 전극과 상부 전극 사이에는, 트랜지스터(750)의 게이트 절연층으로서 기능하는 절연막의 일부가 제공된다. 즉, 용량 소자(790)는 한 쌍의 전극 사이에 유전체막으로서 기능하는 절연막이 끼워진 적층형의 구조이다.
또한, 트랜지스터(750), 트랜지스터(752), 및 용량 소자(790) 위에는 평탄화 절연막(770)이 제공된다.
화소부(702)가 가지는 트랜지스터(750)와, 소스 드라이버 회로부(704)가 가지는 트랜지스터(752)에는 상이한 구조의 트랜지스터를 사용하여도 좋다. 예를 들어, 이들 중 어느 한쪽에 톱 게이트형 트랜지스터를 적용하고 다른 한쪽에 보텀 게이트형 트랜지스터를 적용한 구성으로 하여도 좋다. 또한, 상기 게이트 드라이버 회로부(706)에 대해서도 소스 드라이버 회로부(704)와 마찬가지이다.
신호선(710)은 트랜지스터(750, 752)의 소스 전극 및 드레인 전극 등과 같은 도전막으로 형성된다. 이때, 구리 원소를 포함하는 재료 등 저항이 낮은 재료를 사용하면, 배선 저항에 기인하는 신호 지연 등이 적고 대화면 표시가 가능하게 되므로 바람직하다.
FPC 단자부(708)는 일부가 접속 전극으로서 기능하는 배선(760), 이방성 도전막(780), 및 FPC(716)를 가진다. 배선(760)은 이방성 도전막(780)을 통하여 FPC(716)가 가지는 단자와 전기적으로 접속된다. 여기서는 배선(760)은 트랜지스터(750, 752)의 소스 전극 및 드레인 전극 등과 같은 도전막으로 형성된다.
제 1 기판(701) 및 제 2 기판(705)으로서는 예를 들어 유리 기판 또는 플라스틱 기판 등 가요성을 가지는 기판을 사용할 수 있다. 제 1 기판(701)에 가요성을 가지는 기판을 사용하는 경우에는, 제 1 기판(701)과 트랜지스터(750) 등 사이에 물이나 수소에 대한 배리어성을 가지는 절연층을 제공하는 것이 바람직하다.
또한, 제 2 기판(705) 측에는 차광막(738)과, 착색막(736)과, 이들과 접하는 절연막(734)이 제공된다.
[액정 소자를 사용하는 표시 장치의 구성예]
도 10에 도시된 표시 장치(700)는 액정 소자(775)를 가진다. 액정 소자(775)는 도전층(772), 도전층(774), 및 이들 사이의 액정층(776)을 가진다. 도전층(774)은 제 2 기판(705) 측에 제공되고, 공통 전극으로서의 기능을 가진다. 또한, 도전층(772)은 트랜지스터(750)가 가지는 소스 전극 또는 드레인 전극과 전기적으로 접속된다. 도전층(772)은 평탄화 절연막(770) 위에 형성되고 화소 전극으로서 기능한다.
도전층(772)에는 가시광에 대하여 투광성을 가지는 재료, 또는 반사성을 가지는 재료를 사용할 수 있다. 투광성을 가지는 재료로서는 예를 들어 인듐, 아연, 주석 등을 포함하는 산화물 재료를 사용하면 좋다. 반사성을 가지는 재료로서 예를 들어 알루미늄, 은 등을 포함하는 재료를 사용하면 좋다.
도전층(772)에 반사성을 가지는 재료를 사용하면, 표시 장치(700)는 반사형 액정 표시 장치가 된다. 한편, 도전층(772)에 투광성을 가지는 재료를 사용하면, 투과형 액정 표시 장치가 된다. 반사형 액정 표시 장치의 경우, 시인 측에 편광판을 제공한다. 한편, 투과형 액정 표시 장치의 경우, 액정 소자를 끼우도록 한 쌍의 편광판을 제공한다.
도 11에 도시된 표시 장치(700)는 횡전계 방식(예를 들어 FFS 모드)의 액정 소자(775)를 사용한 예를 나타낸 것이다. 도전층(772) 위에 절연층(773)을 개재(介在)하여 공통 전극으로서 기능하는 도전층(774)이 제공된다. 도전층(772)과 도전층(774) 사이에 생기는 전계에 의하여 액정층(776)의 배향 상태를 제어할 수 있다.
도 11에서 도전층(774), 절연층(773), 도전층(772)의 적층 구조로 유지 용량을 구성할 수 있다. 그러므로, 용량 소자를 별도로 제공할 필요가 없으므로 개구율을 높일 수 있다.
또한, 도 10 및 도 11에는 도시하지 않았지만, 액정층(776)과 접하는 배향막을 제공하는 구성으로 하여도 좋다. 또한, 편광 부재, 위상차 부재, 반사 방지 부재 등의 광학 부재(광학 기판), 및 백라이트, 사이드 라이트 등의 광원을 적절히 제공할 수 있다.
액정층(776)에는 서모트로픽 액정, 저분자 액정, 고분자 액정, 고분자 분산형 액정(PDLC: Polymer Dispersed Liquid Crystal), 고분자 네트워크형 액정(PNLC: Polymer Network Liquid Crystal), 강유전성 액정, 반강유전성 액정 등을 사용할 수 있다. 또한, 횡전계 방식을 채용하는 경우, 배향막을 사용하지 않는 블루상을 나타내는 액정을 사용하여도 좋다.
또한, 액정 소자의 모드로서는 TN(Twisted Nematic) 모드, VA(Vertical Alignment) 모드, IPS(In-Plane-Switching) 모드, FFS(Fringe Field Switching) 모드, ASM(Axially Symmetric aligned Micro-cell) 모드, OCB(Optical Compensated Birefringence) 모드, ECB(Electrically Controlled Birefringence) 모드, 게스트 호스트 모드 등을 사용할 수 있다.
또한, 액정층(776)에 고분자 분산형 액정이나, 고분자 네트워크형 액정 등을 사용한, 산란형 액정을 사용할 수도 있다. 이때, 착색막(736)을 제공하지 않고 흑백 표시를 수행하는 구성으로 하여도 좋고, 착색막(736)을 사용하여 컬러 표시를 수행하는 구성으로 하여도 좋다.
또한, 액정 소자의 구동 방법으로서 계시 가법 혼색법에 의거하여 컬러 표시를 수행하는 시간 분할 표시 방식(필드 시퀀셜 구동 방식이라고도 함)을 적용하여도 좋다. 이 경우, 착색막(736)을 제공하지 않는 구성으로 할 수 있다. 시간 분할 표시 방식을 사용한 경우, 예를 들어 R(적색), G(녹색), B(청색) 각각의 색을 나타내는 부화소(subpixel)를 제공할 필요가 없기 때문에, 화소의 개구율을 향상시키거나, 정세도를 높일 수 있다는 등의 이점이 있다.
[발광 소자를 사용하는 표시 장치]
도 12에 도시된 표시 장치(700)는 발광 소자(782)를 가진다. 발광 소자(782)는 도전층(772), EL층(786), 및 도전막(788)을 가진다. 또한, EL층(786)은 유기 화합물 또는 퀀텀닷(quantum dot) 등의 무기 화합물을 가진다.
유기 화합물에 사용할 수 있는 재료로서는, 형광성 재료 또는 인광성 재료 등을 들 수 있다. 또한, 퀀텀닷에 사용할 수 있는 재료로서는 콜로이드상 퀀텀닷 재료, 합금형 퀀텀닷 재료, 코어 셸형 퀀텀닷 재료, 코어형 퀀텀닷 재료 등을 들 수 있다.
도 12에 도시된 표시 장치(700)에는 평탄화 절연막(770) 위에 도전층(772)의 일부를 덮는 절연막(730)이 제공된다. 여기서, 발광 소자(782)는 투광성의 도전막(788)을 가지는 톱 이미션형 발광 소자이다. 또한, 발광 소자(782)는 도전층(772) 측으로 광을 사출하는 보텀 이미션 구조나, 도전층(772) 측과 도전막(788) 측의 양쪽으로 광을 사출하는 듀얼 이미션 구조로 하여도 좋다.
또한, 착색막(736)은 발광 소자(782)와 중첩되는 위치에 제공되고, 차광막(738)은 절연막(730)과 중첩되는 위치, 리드 배선부(711), 및 소스 드라이버 회로부(704)에 제공된다. 또한, 착색막(736) 및 차광막(738)은 절연막(734)으로 덮여 있다. 또한, 발광 소자(782)와 절연막(734) 사이는 밀봉막(732)으로 충전되어 있다. 또한, EL층(786)을 화소마다 섬 형상으로 또는 화소 열마다 줄무늬 형상으로 형성하는 경우, 즉 개별 도포하여 형성하는 경우에는, 착색막(736)을 제공하지 않는 구성으로 하여도 좋다.
도 13에는 플렉시블 디스플레이에 적합하게 적용할 수 있는 표시 장치의 구성을 도시하였다. 도 13은 도 12에 도시된 표시 장치(700A) 중의 일점쇄선 S-T에서의 단면도이다.
도 13에 도시된 표시 장치(700A)는 도 12에 도시된 기판(701) 대신에 지지 기판(745), 접착층(742), 수지층(743), 및 절연층(744)이 적층된 구성을 가진다. 트랜지스터(750)나 용량 소자(790) 등은 수지층(743) 위에 제공된 절연층(744) 위에 제공된다.
지지 기판(745)은 유기 수지나 유리 등을 포함하고, 가요성을 가질 정도로 얇은 기판이다. 수지층(743)은 폴리이미드나 아크릴 등의 유기 수지를 포함하는 층이다. 절연층(744)은 산화 실리콘, 산화질화 실리콘, 질화 실리콘 등의 무기 절연막을 포함한다. 수지층(743)과 지지 기판(745)은 접착층(742)에 의하여 접합된다. 수지층(743)은 지지 기판(745)보다 얇은 것이 바람직하다.
또한, 도 13에 도시된 표시 장치(700)는 도 12에 도시된 기판(705) 대신에 보호층(740)을 가진다. 보호층(740)은 밀봉막(732)과 접합된다. 보호층(740)으로서는 유리 기판이나 수지 필름 등을 사용할 수 있다. 또한, 보호층(740)으로서는 편광판, 산란판 등의 광학 부재나, 터치 센서 패널 등의 입력 장치, 또는 이들을 2개 이상 적층한 구성을 적용하여도 좋다.
또한, 발광 소자(782)가 가지는 EL층(786)은 절연막(730) 및 도전층(772) 위에 섬 형상으로 제공된다. EL층(786)을 부화소마다 발광색이 상이하게 되도록 구분하여 형성함으로써, 착색막(736)을 사용하지 않고 컬러 표시를 실현할 수 있다. 또한, 발광 소자(782)를 덮어 보호층(741)이 제공된다. 보호층(741)은 발광 소자(782)로 물 등의 불순물이 확산되는 것을 방지하는 기능을 가진다. 보호층(741)에는 무기 절연막을 사용하는 것이 바람직하다. 또한, 무기 절연막과 유기 절연막을 각각 하나 이상 포함하는 적층 구조로 하는 것이 더 바람직하다.
또한, 도 13에 접을 수 있는 영역(P2)을 도시하였다. 영역(P2)은 지지 기판(745), 접착층(742) 외에, 절연층(744) 등의 무기 절연막이 제공되지 않은 부분을 가진다. 또한, 영역(P2)에서는, 배선(760)을 덮어 수지층(746)이 제공된다. 접을 수 있는 영역(P2)에 무기 절연막을 제공하지 않고, 또한 금속 또는 합금을 포함하는 도전층과 유기 재료를 포함하는 층만을 적층한 구성으로 함으로써, 접었을 때 크랙이 생기는 것을 방지할 수 있다. 또한, 영역(P2)에 지지 기판(745)을 제공하지 않는 것에 의하여, 표시 장치(700A)의 일부를 매우 작은 곡률 반경으로 접을 수 있다.
[표시 장치에 입력 장치를 제공하는 구성예]
또한, 도 10 내지 도 13에 도시된 표시 장치(700)에 입력 장치를 제공하여도 좋다. 상기 입력 장치로서는 예를 들어 터치 센서 등이 있다.
예를 들어, 센서의 방식으로서는, 정전 용량 방식, 저항막 방식, 표면 탄성파 방식, 적외선 방식, 광학 방식, 감압 방식 등 다양한 방식을 사용할 수 있다. 또는 이들 중 2개 이상을 조합하여 사용하여도 좋다.
또한, 터치 패널의 구성에는 입력 장치를 한 쌍의 기판 내측에 형성하는 소위 인셀형 터치 패널, 입력 장치를 표시 장치(700) 위에 형성하는 소위 온셀형 터치 패널, 또는 표시 장치(700)에 접합하여 사용하는 소위 아웃셀형 터치 패널 등이 있다.
본 실시형태에서 예시한 구성예 및 이들에 대응하는 도면 등은 적어도 그 일부를 다른 구성예 또는 도면 등과 적절히 조합하여 실시할 수 있다.
본 실시형태는 적어도 그 일부를 본 명세서 중에 기재하는 다른 실시형태와 적절히 조합하여 실시할 수 있다.
(실시형태 3)
본 실시형태에서는 본 발명의 일 형태의 반도체 장치를 가지는 표시 장치에 대하여 도 14의 (A), (B), 및 (C)를 사용하여 설명한다.
도 14의 (A)에 도시된 표시 장치는 화소부(502)와, 구동 회로부(504)와, 보호 회로(506)와, 단자부(507)를 가진다. 또한, 보호 회로(506)를 제공하지 않은 구성으로 하여도 좋다.
화소부(502)나 구동 회로부(504)가 가지는 트랜지스터에 본 발명의 일 형태의 트랜지스터를 적용할 수 있다. 또한, 보호 회로(506)에도 본 발명의 일 형태의 트랜지스터를 적용하여도 좋다.
화소부(502)는 X행 Y열(X, Y는 각각 독립적으로 2 이상의 자연수임)로 배치된 복수의 표시 소자를 구동시키는 복수의 화소 회로(501)를 가진다.
구동 회로부(504)는 게이트선(GL_1 내지 GL_X)에 주사 신호를 출력하는 게이트 드라이버(504a), 데이터선(DL_1 내지 DL_Y)에 데이터 신호를 공급하는 소스 드라이버(504b) 등의 구동 회로를 가진다. 게이트 드라이버(504a)는 적어도 시프트 레지스터를 가지는 구성으로 하면 좋다. 또한, 소스 드라이버(504b)는 예를 들어 복수의 아날로그 스위치 등을 사용하여 구성된다. 또한, 시프트 레지스터 등을 사용하여 소스 드라이버(504b)를 구성하여도 좋다.
단자부(507)란 외부의 회로로부터 표시 장치에 전원, 제어 신호, 및 화상 신호 등을 입력하기 위한 단자가 제공된 부분을 말한다.
보호 회로(506)는 그 자체가 접속되는 배선에 일정한 범위 외의 전위가 공급되었을 때, 상기 배선과 다른 배선을 도통 상태로 하는 회로이다. 도 14의 (A)에 도시된 보호 회로(506)는 예를 들어 게이트 드라이버(504a)와 화소 회로(501) 사이의 배선인 주사선(GL), 또는 소스 드라이버(504b)와 화소 회로(501) 사이의 배선인 데이터선(DL) 등의 각종 배선에 접속된다.
또한, 게이트 드라이버(504a)와 소스 드라이버(504b)는 각각 화소부(502)와 같은 기판 위에 제공되어도 좋고, 게이트 드라이버 회로 또는 소스 드라이버 회로가 별도로 형성된 기판(예를 들어, 단결정 반도체막 또는 다결정 반도체막으로 형성된 구동 회로 기판)을 COG나 TAB(Tape Automated Bonding)에 의하여 기판에 실장하는 구성으로 하여도 좋다.
또한, 도 14의 (A)에 도시된 복수의 화소 회로(501)는, 예를 들어 도 14의 (B), (C)에 나타낸 구성으로 할 수 있다.
도 14의 (B)에 도시된 화소 회로(501)는 액정 소자(570)와, 트랜지스터(550)와, 용량 소자(560)를 가진다. 또한, 화소 회로(501)에는 데이터선(DL_n), 주사선(GL_m), 전위 공급선(VL) 등이 접속된다.
액정 소자(570)의 한 쌍의 전극 중 한쪽의 전위는 화소 회로(501)의 사양에 따라 적절히 설정된다. 액정 소자(570)는 기록되는 데이터에 따라 배향 상태가 설정된다. 또한, 복수의 화소 회로(501) 각각이 가지는 액정 소자(570)의 한 쌍의 전극 중 한쪽에 공통 전위(커먼 전위)를 공급하여도 좋다. 또한, 각 행의 화소 회로(501)의 액정 소자(570)의 한 쌍의 전극 중 한쪽에 상이한 전위를 공급하여도 좋다.
또한, 도 14의 (C)에 도시된 화소 회로(501)는 트랜지스터(552, 554)와, 용량 소자(562)와, 발광 소자(572)를 가진다. 또한, 화소 회로(501)에는 데이터선(DL_n), 주사선(GL_m), 전위 공급선(VL_a), 전위 공급선(VL_b) 등이 접속된다.
또한, 전위 공급선(VL_a) 및 전위 공급선(VL_b) 중 한쪽에는 고전원 전위(VDD)가 공급되고, 다른 쪽에는 저전원 전위(VSS)가 공급된다. 트랜지스터(554)의 게이트에 공급되는 전위에 따라 발광 소자(572)를 흐르는 전류가 제어됨으로써, 발광 소자(572)로부터의 발광 휘도가 제어된다.
본 실시형태에서 예시한 구성예 및 이들에 대응하는 도면 등은 적어도 그 일부를 다른 구성예 또는 도면 등과 적절히 조합하여 실시할 수 있다.
본 실시형태는 적어도 그 일부를 본 명세서 중에 기재하는 다른 실시형태와 적절히 조합하여 실시할 수 있다.
(실시형태 4)
이하에서는, 화소에 표시되는 계조를 보정하기 위한 메모리를 가지는 화소 회로와, 이를 가지는 표시 장치에 대하여 설명한다. 실시형태 1에서 예시한 트랜지스터는, 이하에서 예시하는 화소 회로에 사용되는 트랜지스터에 적용할 수 있다.
[회로 구성]
도 15의 (A)에 화소 회로(400)의 회로도를 나타내었다. 화소 회로(400)는 트랜지스터(M1), 트랜지스터(M2), 용량 소자(C1), 및 회로(401)를 가진다. 또한,화소 회로(400)에는 배선(S1), 배선(S2), 배선(G1), 및 배선(G2)이 접속된다.
트랜지스터(M1)에서는 게이트가 배선(G1)과 접속되고, 소스 및 드레인 중 한쪽이 배선(S1)과 접속되고, 다른 쪽이 용량 소자(C1)의 한쪽 전극과 접속된다. 트랜지스터(M2)는 게이트가 배선(G2)과 접속되고, 소스 및 드레인 중 한쪽이 배선(S2)과 접속되고, 다른 쪽이 용량 소자(C1)의 다른 쪽 전극 및 회로(401)와 접속된다.
회로(401)는 적어도 하나의 표시 소자를 포함하는 회로이다. 표시 소자로서는 다양한 소자를 사용할 수 있지만, 대표적으로는 유기 EL 소자나 LED 소자 등의 발광 소자, 액정 소자, 또는 MEMS 소자 등을 적용할 수 있다.
트랜지스터(M1)와 용량 소자(C1)를 접속하는 노드를 N1이라고 나타내고, 트랜지스터(M2)와 회로(401)를 접속하는 노드를 N2라고 나타낸다.
화소 회로(400)는 트랜지스터(M1)를 오프 상태로 함으로써 노드(N1)의 전위를 유지할 수 있다. 또한, 트랜지스터(M2)를 오프 상태로 함으로써 노드(N2)의 전위를 유지할 수 있다. 또한, 트랜지스터(M2)를 오프 상태로 한 상태로 트랜지스터(M1)를 통하여 노드(N1)에 소정의 전위를 기록함으로써, 용량 소자(C1)를 통한 용량 결합에 의하여 노드(N1)의 전위의 변위에 따라 노드(N2)의 전위를 변화시킬 수 있다.
여기서, 트랜지스터(M1), 트랜지스터(M2) 중 한쪽 또는 양쪽에, 실시형태 1에서 예시한 산화물 반도체가 적용된 트랜지스터를 적용할 수 있다. 그러므로, 매우 낮은 오프 전류에 의하여, 노드(N1) 및 노드(N2)의 전위를 장기간에 걸쳐 유지할 수 있다. 또한, 각 노드의 전위를 유지하는 기간이 짧은 경우(구체적으로는 프레임주파수가 30Hz 이상인 경우 등)에는, 실리콘 등의 반도체를 적용한 트랜지스터를 사용하여도 좋다.
[구동 방법의 예]
이어서, 도 15의 (B)를 사용하여 화소 회로(400)의 동작 방법의 일례를 설명한다. 도 15의 (B)는 화소 회로(400)의 동작에 따른 타이밍 차트이다. 또한, 여기서는 설명을 용이하게 하기 위하여 배선 저항 등의 각종 저항, 트랜지스터나 배선 등의 기생 용량, 및 트랜지스터의 문턱 전압 등의 영향은 고려하지 않는다.
도 15의 (B)에 나타낸 동작에서는, 1프레임 기간을 기간 T1과 기간 T2로 나눈다. 기간 T1은 노드(N2)에 전위를 기록하는 기간이고, 기간 T2는 노드(N1)에 전위를 기록하는 기간이다.
[기간 T1]
기간 T1에서는, 배선(G1)과 배선(G2)의 양쪽에 트랜지스터를 온 상태로 하는 전위를 공급한다. 또한, 배선(S1)에는 고정 전위인 전위(Vref)를 공급하고, 배선(S2)에는 제 1 데이터 전위(Vw)를 공급한다.
노드(N1)에는 트랜지스터(M1)를 통하여 배선(S1)으로부터 전위(Vref)가 공급된다. 또한, 노드(N2)에는 트랜지스터(M2)를 통하여 제 1 데이터 전위(Vw)가 공급된다. 따라서, 용량 소자(C1)에는 전위차(Vw-Vref)가 유지된 상태가 된다.
[기간 T2]
이어서, 기간 T2에서는, 배선(G1)에 트랜지스터(M1)를 온 상태로 하는 전위를 공급하고, 배선(G2)에 트랜지스터(M2)를 오프 상태로 하는 전위를 공급한다. 또한, 배선(S1)에는 제 2 데이터 전위(Vdata)를 공급한다. 배선(S2)은 소정의 정전위가 공급되거나, 또는 부유 상태가 되어도 좋다.
노드(N1)에는 트랜지스터(M1)를 통하여 제 2 데이터 전위(Vdata)가 공급된다. 이때, 용량 소자(C1)에 의한 용량 결합에 의하여, 제 2 데이터 전위(Vdata)에 따라 노드(N2)의 전위가 전위(dV)만큼 변화된다. 즉, 회로(401)에는 제 1 데이터 전위(Vw)와 전위(dV)를 합한 전위가 입력된다. 또한, 도 15의 (B)에서는 dV를 양의 값으로 나타내었지만, 음의 값이어도 좋다. 즉, 전위(Vdata)가 전위(Vref)보다 낮아도 좋다.
여기서, 전위(dV)는 용량 소자(C1)의 용량값과 회로(401)의 용량값에 의하여 대략 결정된다. 용량 소자(C1)의 용량값이 회로(401)의 용량값보다 충분히 큰 경우, 전위(dV)는 제 2 데이터 전위(Vdata)에 가까운 전위가 된다.
이와 같이, 화소 회로(400)에서는 2종류의 데이터 신호를 조합함으로써, 표시 소자를 포함한 회로(401)에 공급되는 전위를 생성할 수 있기 때문에, 화소 회로(400) 내에서 계조의 보정을 수행할 수 있다.
또한, 화소 회로(400)에서는 배선(S1) 및 배선(S2)에 공급 가능한 최대 전위를 넘는 전위를 생성할 수도 있다. 예를 들어, 발광 소자를 사용한 경우에는, 하이 다이내믹 레인지(HDR) 표시 등을 수행할 수 있다. 또한, 액정 소자를 사용한 경우에는, 오버드라이브 구동 등을 실현할 수 있다.
[적용예]
[액정 소자를 사용한 예]
도 15의 (C)에 나타낸 화소 회로(400LC)는 회로(401LC)를 가진다. 회로(401LC)는 액정 소자(LC)와 용량 소자(C2)를 가진다.
액정 소자(LC)는 한쪽 전극이 노드(N2) 및 용량 소자(C2)의 한쪽 전극에 접속되고, 다른 쪽 전극이 전위(Vcom2)가 공급되는 배선에 접속된다. 용량 소자(C2)는 다른 쪽 전극이 전위(Vcom1)가 공급되는 배선에 접속된다.
용량 소자(C2)는 유지 용량으로서 기능한다. 또한, 용량 소자(C2)는 불필요하면 생략할 수 있다.
화소 회로(400LC)에서는 액정 소자(LC)에 높은 전압을 공급할 수 있기 때문에, 예를 들어 오버드라이브 구동에 의하여 고속 표시를 실현하는 것, 구동 전압이 높은 액정 재료를 적용하는 것 등이 가능하다. 또한, 배선(S1) 또는 배선(S2)에 보정 신호를 공급함으로써, 사용 온도나 액정 소자(LC)의 열화 상태 등에 따라 계조를 보정할 수도 있다.
[발광 소자를 사용한 예]
도 15의 (D)에 도시된 화소 회로(400EL)는 회로(401EL)를 가진다. 회로(401EL)는 발광 소자(EL), 트랜지스터(M3), 및 용량 소자(C2)를 가진다.
트랜지스터(M3)는 게이트가 노드(N2) 및 용량 소자(C2)의 한쪽 전극에 접속되고, 소스 및 드레인 중 한쪽이 전위(VH)가 공급되는 배선에 접속되고, 다른 쪽이 발광 소자(EL)의 한쪽 전극에 접속된다. 용량 소자(C2)는 다른 쪽 전극이 전위(Vcom)가 공급되는 배선에 접속된다. 발광 소자(EL)는 다른 쪽 전극이 전위(VL)가 공급되는 배선에 접속된다.
트랜지스터(M3)는 발광 소자(EL)에 공급되는 전류를 제어하는 기능을 가진다. 용량 소자(C2)는 유지 용량으로서 기능한다. 용량 소자(C2)는 불필요하면 생략할 수 있다.
또한, 여기서는 발광 소자(EL)의 양극 측이 트랜지스터(M3)에 접속되는 구성을 나타내었지만, 음극 측에 트랜지스터(M3)를 접속하여도 좋다. 이때, 전위(VH)와 전위(VL)의 값을 적절히 변경할 수 있다.
화소 회로(400EL)에서는 트랜지스터(M3)의 게이트에 높은 전위를 공급함으로써 발광 소자(EL)에 큰 전류를 흘릴 수 있기 때문에, 예를 들어 HDR 표시 등을 실현할 수 있다. 또한, 배선(S1) 또는 배선(S2)에 보정 신호를 공급함으로써 트랜지스터(M3)나 발광 소자(EL)의 전기 특성의 편차를 보정할 수도 있다.
또한, 도 15의 (C), (D)에서 예시한 회로에 한정되지 않고, 트랜지스터나 용량 소자 등을 별도로 추가한 구성으로 하여도 좋다.
본 실시형태는 적어도 그 일부를 본 명세서 중에 기재하는 다른 실시형태와 적절히 조합하여 실시할 수 있다.
(실시형태 5)
본 실시형태에서는 본 발명의 일 형태를 사용하여 제작할 수 있는 표시 모듈에 대하여 설명한다.
도 16의 (A)에 나타낸 표시 모듈(6000)은 상부 커버(6001)와 하부 커버(6002) 사이에 FPC(6005)가 접속된 표시 장치(6006), 프레임(6009), 프린트 기판(6010), 및 배터리(6011)를 가진다.
예를 들어, 본 발명의 일 형태를 사용하여 제작된 표시 장치를 표시 장치(6006)에 사용할 수 있다. 표시 장치(6006)에 의하여 소비전력이 매우 낮은 표시 모듈을 실현할 수 있다.
상부 커버(6001) 및 하부 커버(6002)는 표시 장치(6006)의 크기에 맞추어 형상이나 치수를 적절히 변경할 수 있다.
표시 장치(6006)는 터치 패널로서의 기능을 가져도 좋다.
프레임(6009)은 표시 장치(6006)의 보호 기능, 프린트 기판(6010)의 동작에 의하여 발생하는 전자기파를 차단하는 기능, 방열판으로서의 기능 등을 가져도 좋다.
프린트 기판(6010)은 전원 회로, 비디오 신호 및 클록 신호를 출력하기 위한 신호 처리 회로, 배터리 제어 회로 등을 가진다. 전원 회로에 전력을 공급하는 전원은, 배터리(6011)를 사용한 전원이어도 좋다.
도 16의 (B)는 광학식 터치 센서를 가지는 표시 모듈(6000)의 단면 개략도이다.
표시 모듈(6000)은 프린트 기판(6010)에 제공된 발광부(6015) 및 수광부(6016)를 가진다. 또한, 상부 커버(6001)와 하부 커버(6002)로 둘러싸인 영역에 한 쌍의 도광부(도광부(6017a), 도광부(6017b))를 가진다.
표시 장치(6006)는 프레임(6009)을 개재하여 프린트 기판(6010)이나 배터리(6011)와 중첩하여 제공된다. 표시 장치(6006)와 프레임(6009)은 도광부(6017a), 도광부(6017b)에 고정된다.
발광부(6015)로부터 방출된 광(6018)은 도광부(6017a)를 통하여 표시 장치(6006) 상부를 경유하고 도광부(6017b)를 통하여 수광부(6016)에 도달한다. 예를 들어, 손가락이나 스타일러스 등의 피검지체에 의하여 광(6018)이 차단됨으로써 터치 조작을 검출할 수 있다.
발광부(6015)는 예를 들어 표시 장치(6006)의 인접한 2변을 따라 복수로 제공된다. 수광부(6016)는 발광부(6015)와 대향하는 위치에 복수로 제공된다. 이로써, 터치 조작이 수행된 위치의 정보를 취득할 수 있다.
발광부(6015)에는 예를 들어 LED 소자 등의 광원을 사용할 수 있고, 특히 적외선을 발하는 광원을 사용하는 것이 바람직하다. 수광부(6016)에는 발광부(6015)가 발하는 광을 받고 전기 신호로 변환하는 광전 소자를 사용할 수 있다. 바람직하게는, 적외선을 수광 가능한 포토다이오드를 사용할 수 있다.
광(6018)을 투과시키는 도광부(6017a), 도광부(6017b)를 사용함으로써, 발광부(6015)와 수광부(6016)를 표시 장치(6006) 아래쪽에 배치할 수 있어, 외광이 수광부(6016)에 도달하여 터치 센서가 오동작하는 것을 억제할 수 있다. 특히, 가시광을 흡수하고 적외선을 투과시키는 수지를 사용하면 터치 센서의 오동작을 더 효과적으로 억제할 수 있다.
본 실시형태는 적어도 그 일부를 본 명세서 중에 기재하는 다른 실시형태와 적절히 조합하여 실시할 수 있다.
(실시형태 6)
본 실시형태에서는 본 발명의 일 형태의 표시 장치를 적용할 수 있는 전자 기기의 예에 대하여 설명한다.
도 17의 (A)에 도시된 전자 기기(6500)는 스마트폰으로서 사용할 수 있는 휴대 정보 단말기이다.
전자 기기(6500)는 하우징(6501)에, 표시부(6502), 전원 버튼(6503), 버튼(6504), 스피커(6505), 마이크로폰(6506), 카메라(6507), 및 광원(6508) 등을 가진다. 표시부(6502)는 터치 패널 기능을 가진다.
표시부(6502)에 본 발명의 일 형태의 표시 장치를 적용할 수 있다.
도 17의 (B)는 하우징(6501)의 마이크로폰(6506) 측의 단부를 포함한 단면 개략도이다.
하우징(6501)의 표시면 측에는 투광성을 가지는 보호 부재(6510)가 제공되고, 하우징(6501)과 보호 부재(6510)로 둘러싸인 공간 내에 표시 패널(6511), 광학 부재(6512), 터치 센서 패널(6513), 프린트 기판(6517), 배터리(6518) 등이 배치된다.
보호 부재(6510)에는 표시 패널(6511), 광학 부재(6512), 및 터치 센서 패널(6513)이 도시하지 않은 접착층에 의하여 고정되어 있다.
또한, 표시부(6502)보다 외측의 영역에서 표시 패널(6511)의 일부가 접혀 있다. 또한, 이 접힌 부분에 FPC(6515)가 접속된다. FPC(6515)에는 IC(6516)가 실장되어 있다. 또한 FPC(6515)는 프린트 기판(6517)에 제공된 단자에 접속된다.
표시 패널(6511)에는 본 발명의 일 형태의 플렉시블 디스플레이 패널을 적용할 수 있다. 그러므로, 매우 가벼운 전자 기기를 실현할 수 있다. 또한, 표시 패널(6511)이 매우 얇기 때문에 전자 기기의 두께를 얇게 하면서 대용량 배터리(6518)를 탑재할 수도 있다. 또한, 표시 패널(6511)의 일부를 접어 화소부의 이면에 FPC(6515)와의 접속부를 배치함으로써 슬림 베젤의 전자 기기를 실현할 수 있다.
본 실시형태는 적어도 그 일부를 본 명세서 중에 기재하는 다른 실시형태와 적절히 조합하여 실시할 수 있다.
(실시형태 7)
본 실시형태에서는, 본 발명의 일 형태를 사용하여 제작된 표시 장치를 가지는 전자 기기에 대하여 설명한다.
이하에서 예시하는 전자 기기는 표시부에 본 발명의 일 형태의 표시 장치를 가진다. 따라서, 높은 해상도가 실현된 전자 기기이다. 또한, 높은 해상도와 큰 화면이 양립된 전자 기기로 할 수 있다.
본 발명의 일 형태의 전자 기기의 표시부에는, 예를 들어 풀 하이비전, 4K2K, 8K4K, 16K8K, 또는 그 이상의 해상도를 가지는 영상을 표시할 수 있다.
전자 기기로서는, 예를 들어 텔레비전 장치, 노트북형 퍼스널 컴퓨터, 모니터 장치, 디지털 사이니지, 파칭코기, 게임기 등 비교적 큰 화면을 가지는 전자 기기 외에, 디지털 카메라, 디지털 비디오 카메라, 디지털 액자, 휴대 전화기, 휴대용 게임기, 휴대 정보 단말기, 음향 재생 장치 등이 있다.
본 발명의 일 형태가 적용된 전자 기기는 가옥 또는 빌딩의 내벽 또는 외벽, 자동차 등의 내장 또는 외장 등의 평면 또는 곡면을 따라 제공할 수 있다.
도 18의 (A)에 텔레비전 장치의 일례를 도시하였다. 텔레비전 장치(7100)는 하우징(7101)에 표시부(7500)가 제공되어 있다. 여기서는 스탠드(7103)로 하우징(7101)을 지지한 구성을 도시하였다.
도 18의 (A)에 도시된 텔레비전 장치(7100)의 조작은 하우징(7101)이 가지는 조작 스위치나, 별체의 리모트 컨트롤러(7111)로 수행할 수 있다. 또는 표시부(7500)에 터치 패널을 적용하고 이를 터치함으로써 텔레비전 장치(7100)를 조작하여도 좋다. 리모트 컨트롤러(7111)는 조작 버튼 외에 표시부를 가져도 좋다.
또한, 텔레비전 장치(7100)는 텔레비전 방송의 수신기나, 네트워크 접속을 위한 통신 장치를 가져도 좋다.
도 18의 (B)에 노트북형 퍼스널 컴퓨터(7200)를 도시하였다. 노트북형 퍼스널 컴퓨터(7200)는 하우징(7211), 키보드(7212), 포인팅 디바이스(7213), 외부 접속 포트(7214) 등을 가진다. 하우징(7211)에 표시부(7500)가 포함된다.
도 18의 (C), (D)에 디지털 사이니지(Digital Signage: 전자 간판)의 일례를 도시하였다.
도 18의 (C)에 도시된 디지털 사이니지(7300)는 하우징(7301), 표시부(7500), 및 스피커(7303) 등을 가진다. 또한 LED 램프, 조작 키(전원 스위치 또는 조작 스위치를 포함함), 접속 단자, 각종 센서, 마이크로폰 등을 가질 수 있다.
또한, 도 18의 (D)는 원기둥 모양의 기둥(7401)에 장착된 디지털 사이니지(7400)이다. 디지털 사이니지(7400)는 기둥(7401)의 곡면을 따라 제공된 표시부(7500)를 가진다.
표시부(7500)가 넓을수록 한번에 제공할 수 있는 정보량을 늘릴 수 있고, 또한 사람의 눈에 띄기 쉽기 때문에, 예를 들어 광고의 선전 효과를 높이는 효과가 있다.
표시부(7500)에 터치 패널을 적용하여 사용자가 조작할 수 있는 구성으로 하는 것이 바람직하다. 이로써, 광고 용도뿐만 아니라, 노선 정보나 교통 정보, 상업 시설의 안내 정보 등, 사용자가 요구하는 정보를 제공하기 위한 용도로 사용할 수도 있다.
또한, 도 18의 (C), (D)에 나타낸 바와 같이, 디지털 사이니지(7300) 또는 디지털 사이니지(7400)는 사용자가 소유하는 스마트폰 등의 정보 단말기(7311)와 무선 통신에 의하여 연계할 수 있는 것이 바람직하다. 예를 들어, 표시부(7500)에 표시되는 광고의 정보를 정보 단말기(7311)의 화면에 표시하거나 정보 단말기(7311)를 조작함으로써, 표시부(7500)의 표시를 전환할 수 있다.
또한, 디지털 사이니지(7300) 또는 디지털 사이니지(7400)가, 정보 단말기(7311)를 조작 수단(컨트롤러)으로 한 게임을 실행하게 할 수도 있다. 이에 의하여, 불특정 다수의 사용자가 동시에 게임에 참여하여 즐길 수 있다.
도 18의 (A) 내지 (D)의 표시부(7500)에 본 발명의 일 형태의 표시 장치를 적용할 수 있다.
본 실시형태의 전자 기기는 표시부를 가지는 구성으로 하였지만, 표시부를 가지지 않는 전자 기기에도 본 발명의 일 형태를 적용할 수 있다.
본 실시형태는 적어도 그 일부를 본 명세서 중에 기재하는 다른 실시형태와 적절히 조합하여 실시할 수 있다.
(실시예)
본 실시예에서는, 본 발명의 일 형태의 트랜지스터를 제작하고, 그 단면 관찰과 전기 특성의 평가를 수행하였다.
[시료의 제작]
여기서는, 시료 A와 비교 시료의 2종류의 시료를 제작하였다. 시료 A는, 반도체층이 되는 금속 산화물막 위에 소스 전극 및 드레인 전극을 형성한 후에, 금속 산화물막을 에칭하여 반도체층을 형성한 시료이다. 또한, 비교 시료는, 섬 형상의 반도체층을 형성한 후에 소스 전극 및 드레인 전극이 되는 도전막을 성막하고, 이를 가공하여 소스 전극 및 드레인 전극을 형성한 시료이다.
[시료 A]
유리 기판 위의 제 1 게이트 전극으로서, 두께가 약 100nm인 텅스텐막을 사용하였다. 또한, 게이트 전극을 덮는 게이트 절연층으로서, 두께가 약 400nm인 질화 실리콘막과 두께가 약 5nm인 산화질화 실리콘막을 사용하였다.
이어서, 게이트 절연층 위에, 스퍼터링법에 의하여 두께가 약 20nm인 제 1 금속 산화물막과 두께가 약 15nm인 제 2 금속 산화물막을 적층하여 형성하였다. 제 1 금속 산화물막 및 제 2 금속 산화물막은 각각 스퍼터링 타깃으로서 In:Ga:Zn=4:2:4.1[원자수비]인 금속 산화물 타깃을 사용하였다.
이어서, 소스 전극 및 드레인 전극을 형성하였다. 우선, 스퍼터링법에 의하여, 두께가 약 50nm인 텅스텐막, 두께가 약 30nm인 제 1 타이타늄막, 두께가 약 200nm인 구리막을 각각 성막하였다. 이어서, 레지스트 마스크를 형성한 후, 구리막만을 웨트 에칭법에 의하여 에칭하였다. 그 후, 구리막 및 노출된 제 1 타이타늄막 위에, 스퍼터링법에 의하여 두께가 약 100nm인 제 2 타이타늄막을 성막하였다. 이때, 구리막은 제 1 타이타늄막 및 제 2 타이타늄막으로 둘러싸인 구성이다. 다음으로, 구리막의 단부보다 외측의 영역에서, 제 2 타이타늄막, 제 1 타이타늄막, 및 텅스텐막을 SF6 가스 및 O2 가스를 사용한 드라이 에칭법에 의하여 에칭하고, 이어서 SF6 가스 및 BCl3 가스를 사용한 드라이 에칭법에 의하여, 도전막의 에칭 잔사를 제거하면서 제 2 금속 산화물막의 상면 근방을 얇게 에칭하였다. 이에 의하여, 구리막이 2층의 타이타늄막으로 덮인 구성을 가지는 소스 전극 및 드레인 전극을 얻었다.
그 후, 소스 전극 및 드레인 전극과, 반도체층이 되는 부분을 덮도록 레지스트 마스크를 형성하였다. 레지스트 마스크는 소스 전극 및 드레인 전극의 상면 및 측면을 덮도록 형성하였다. 이어서, 상기 레지스트 마스크를 사용하여 제 1 금속 산화물막과 제 2 금속 산화물막을 에칭함으로써, 반도체층을 형성하면서 게이트 절연층의 일부를 노출시켰다. 에칭은 질산, 아세트산, 및 인산을 포함하는 수용액을 사용한 웨트 에칭법에 의하여 수행하였다.
이어서, 제 1 보호층으로서 두께가 약 400nm인 산화질화 실리콘막을 PECVD법에 의하여 성막하고, 질소 분위기하에 있어서 350℃에서 1시간 동안 가열 처리를 수행하였다. 이어서, 제 2 보호층으로서 두께가 약 100nm인 질화 실리콘막과, 두께가 약 30nm인 산화질화 실리콘막을 PECVD법에 의하여 적층하여 성막하였다.
이어서, 제 1 게이트 전극에 도달하는 개구를 형성한 후, 두께가 약 100nm이고 실리콘을 포함하는 인듐 주석 산화물막을 성막하고, 이를 가공하여 제 2 게이트 전극을 형성하였다. 여기서, 제 2 게이트 전극은 개구를 통하여 제 1 게이트 전극과 전기적으로 접속되었다.
마지막으로, 평탄화층으로서 두께가 약 1.5μm인 아크릴막을 형성한 후, 질소 분위기하에 있어서 250℃에서 1시간 동안 가열 처리를 수행하였다.
이상의 공정에 의하여, 유리 기판 위에 트랜지스터를 가지는 시료 A를 얻었다.
[비교 시료]
우선, 상기와 마찬가지로 제 1 게이트 전극 및 게이트 절연층을 형성하였다. 이어서, 제 1 게이트 절연층 위에 제 1 금속 산화물막과 제 2 금속 산화물막을 적층하여 성막하고, 그 일부를 에칭하여 섬 형상의 반도체층을 형성하면서, 게이트 절연층의 일부를 노출시켰다.
이어서, 반도체층 및 게이트 절연층 위에 상기와 마찬가지로 소스 전극 및 드레인 전극이 되는 도전막을 성막하고, 그 일부를 에칭하여 소스 전극 및 드레인 전극을 형성하였다.
이후의 공정은 상기를 원용할 수 있다. 즉, 제 1 보호층, 제 2 보호층, 제 2 게이트 전극, 및 평탄화층을 순차적으로 형성하였다. 또한 제 2 보호층에는 두께가 약 100nm인 질화 실리콘막을 단층으로 사용하였다.
이상의 공정에 의하여, 유리 기판 위에 트랜지스터를 가지는 비교 시료를 얻었다.
[단면 관찰]
제작한 시료 A 및 비교 시료에 대하여, 그 단면을 주사 투과 전자 현미경(STEM: Scanning Transmission Electron Microscopy)으로 관찰하였다.
도 19의 (A)에, 단면 관찰을 수행한 부분을 설명하기 위한 개략도를 나타내었다. 도 19의 (A)에서는, 소스 전극(S), 드레인 전극(D), 제 1 게이트 전극(G), 및 반도체층(OS)의 위치 관계를 나타내었다. 관찰 부분(P)은 제 1 게이트 전극(G) 위에 위치하는 소스 전극(S)의 단부를 포함하는 영역이고, 텅스텐막과 2층의 타이타늄막이 적층된 부분을 나타낸 것이다. 또한 관찰 부분(Q)은 제 1 게이트 전극(G) 위에 위치하는 반도체층(OS)의 단부를 포함하는 영역이다.
도 19의 (B)에, 상기 관찰 부분의 단면 관찰 이미지를 나타내었다. 관찰 부분(P)에서는, 시료 A와 비교 시료에 큰 차이는 확인되지 않고, 양호한 형상인 것을 확인할 수 있었다. 한편, 관찰 부분(Q)에서 시료 A는 게이트 절연층(GI)의 노출된 영역이 거의 에칭되지 않았지만, 비교 시료는 반도체층(OS)으로 덮이지 않는 부분의 게이트 절연층(GI)이 에칭되어 박막화된 것을 확인할 수 있었다.
또한, 비교 시료에서는, 보호 절연층(PA)이 반도체층(OS)의 단부에서의 단차를 피복할 수 없어, 보호 절연층(PA) 내에 반도체층(OS)에 도달하는 저밀도 영역(공동)이 형성된 것을 확인할 수 있었다. 한편, 시료 A에서 보호 절연층(PA)은 반도체층(OS) 및 게이트 절연층(GI)을 양호하게 피복하고, 저밀도 영역은 확인되지 않았다.
비교 시료에서의 게이트 절연층의 형상 불량은, 소스 전극 및 드레인 전극의 에칭 시(구체적으로는, 타이타늄막 및 텅스텐막의 에칭 시)에, 반도체층이 에칭되기 어려운 조건을 우선하였기 때문에, 노출되어 있는 게이트 절연층이 에칭된 것이 요인이라고 추정된다.
한편, 시료 A에서는 소스 전극 및 드레인 전극의 에칭 시에 게이트 절연층이 노출되지 않는 상태이고, 반도체층의 형성을 위한 에칭 시에 게이트 절연층이 에칭되기 어려운 웨트 에칭법을 사용할 수 있기 때문에, 비교 시료와 같은 게이트 절연층의 형상 불량은 확인되지 않고, 양호한 형상으로 가공할 수 있는 것을 알 수 있다.
[트랜지스터의 Id-Vg 특성]
이어서, 위에서 제작한 트랜지스터의 Id-Vg 특성을 측정하였다.
트랜지스터의 Id-Vg 특성의 측정 조건으로서는, 제 1 게이트 전극에 인가하는 전압(이하 게이트 전압(Vg)이라고도 함) 및 제 2 게이트 전극에 인가하는 전압(게이트 전압(Vbg)이라고도 함)을 -15V에서 +20V까지 0.25V의 스텝으로 인가하였다. 또한 소스 전극에 인가하는 전압(이하 소스 전압(Vs)이라고도 함)을 0V(comm)로 하고, 드레인 전극에 인가하는 전압(이하 드레인 전압(Vd)이라고도 함)을 0.1V 및 20V로 하였다.
또한, 여기서는 프레셔 쿠커 시험(PCT: Pressure Cooker Test)의 전후에서 Id-Vg 특성을 측정하였다. PCT 시험은 온도 130℃, 습도 85%, 압력 0.2MPa의 조건에서, 시료 A 및 비교 시료를 12시간 동안 유지하였다.
도 20의 (A)에 시료 A의 Id-Vg 특성을 나타내고, 도 20의 (B)에 비교 시료의 Id-Vg 특성을 나타내었다. 각 도면에서, PCT 시험 전의 결과를 실선으로 나타내고, 시험 후의 결과를 파선으로 나타내었다.
도 20의 (A)에 나타낸 바와 같이, 시료 A는 PCT 시험 전후에서 특성의 변화가 거의 확인되지 않고, 양호한 신뢰성을 나타내는 것을 확인할 수 있었다. 또한, PCT 시험 전후에서 노멀리 오프인 양호한 전기 특성을 나타내는 것을 확인할 수 있었다.
한편, 비교 시료는 도 20의 (B)에 나타낸 바와 같이, PCT 시험 전의 특성은 양호하지만, PCT 시험 후에는 오프 전류가 증대하고 문턱 전압이 마이너스 측으로 대폭 변동하는 특성을 나타내었다. 이는, 상술한 바와 같이 보호 절연층에, 반도체층에 도달하는 저밀도 영역이 형성되기 때문에, PCT 시험에서 수분이 이 부분을 통하여 반도체층으로 확산된 결과라고 추정된다.
상기로부터, 본 발명의 일 형태의 제작 방법에 의하여 제작된 트랜지스터는, 전기 특성이 양호하고 신뢰성이 매우 높다는 것을 확인할 수 있었다.
100, 100A, 100B, 100C, 100D: 트랜지스터, 100x: 교차부, 102: 기판, 104: 도전층, 106: 절연층, 108: 반도체층, 108a, 108b: 반도체층, 108af, 108bf: 금속 산화물막, 112a, 112b: 도전층, 113a, 113b, 113c: 도전층, 113af, 113bf, 113cf: 도전막, 114, 116: 절연층, 115, 117: 레지스트 마스크, 120a, 120b: 도전층, 142a, 142b: 개구부

Claims (7)

  1. 반도체 장치의 제작 방법으로서,
    절연층 위에 금속 산화물을 포함하는 반도체막을 성막하는 제 1 공정과,
    상기 반도체막 위에 도전막을 성막하는 제 2 공정과,
    상기 도전막 위에 제 1 레지스트 마스크를 형성하고, 상기 도전막을 에칭하여 제 1 도전층을 형성함과 함께, 상기 제 1 도전층으로 덮이지 않는 상기 반도체막의 상면을 노출시키는 제 3 공정과,
    상기 제 1 도전층의 상면 및 측면을 덮으며 상기 반도체막의 상기 상면의 일부를 덮는 제 2 레지스트 마스크를 형성하고, 상기 반도체막을 에칭하여 반도체층을 형성함과 함께, 상기 반도체층으로 덮이지 않는 상기 절연층의 상면을 노출시키는 제 4 공정을 가지는, 반도체 장치의 제작 방법.
  2. 반도체 장치의 제작 방법으로서,
    절연층 위에 금속 산화물을 포함하는 반도체막을 성막하는 제 1 공정과,
    상기 반도체막 위에 제 1 도전막, 제 2 도전막, 및 제 3 도전막을 순차적으로 성막하는 제 2 공정과,
    상기 제 3 도전막 위에 제 1 레지스트 마스크를 형성하고, 상기 제 3 도전막, 상기 제 2 도전막, 및 상기 제 1 도전막을 에칭하여 제 1 도전층을 형성함과 함께, 상기 제 1 도전층으로 덮이지 않는 상기 반도체막의 상면을 노출시키는 제 3 공정과,
    상기 제 1 도전층의 상면 및 측면을 덮으며 상기 반도체막의 상기 상면의 일부를 덮는 제 2 레지스트 마스크를 형성하고, 상기 반도체막을 에칭하여 반도체층을 형성함과 함께, 상기 반도체층으로 덮이지 않는 상기 절연층의 상면을 노출시키는 제 4 공정을 가지는, 반도체 장치의 제작 방법.
  3. 제 1 항에 있어서,
    상기 도전막은 구리 또는 알루미늄을 포함하는, 반도체 장치의 제작 방법.
  4. 제 2 항에 있어서,
    상기 제 2 도전막은 구리 또는 알루미늄을 포함하고,
    상기 제 1 도전막 및 상기 제 3 도전막은 상기 제 2 도전막과 상이한 원소를 포함하며, 각각 독립적으로 타이타늄, 텅스텐, 몰리브데넘, 크로뮴, 탄탈럼, 아연, 인듐, 백금, 및 루테늄 중 어느 것을 포함하는, 반도체 장치의 제작 방법.
  5. 제 1 항 내지 제 4 항 중 어느 한 항에 있어서,
    상기 제 3 공정에서의 에칭과 상기 제 4 공정에서의 에칭은 웨트 에칭법으로 수행되는, 반도체 장치의 제작 방법.
  6. 제 1 항 내지 제 4 항 중 어느 한 항에 있어서,
    상기 제 1 공정에서 상기 반도체막은 제 1 금속 산화물막과 제 2 금속 산화물막을 순차적으로 성막함으로써 형성되고,
    상기 제 2 금속 산화물막은 상기 제 1 금속 산화물막보다 결정성이 높아지도록 형성되는, 반도체 장치의 제작 방법.
  7. 제 1 항 내지 제 4 항 중 어느 한 항에 있어서,
    상기 제 1 공정 전의, 제 2 도전층을 형성하는 제 5 공정과,
    상기 제 5 공정과 상기 제 1 공정 사이의, 상기 제 2 도전층을 덮어 상기 절연층을 형성하는 제 6 공정을 가지고,
    상기 제 3 공정에서 상기 제 2 도전층 위에서 서로 이격되는 한 쌍의 상기 제 1 도전층을 형성하고,
    상기 제 4 공정에서 상기 제 2 레지스트 마스크는, 상기 제 2 도전층과 중첩되는 위치에 한 쌍의 상기 제 1 도전층과 중첩되는 한 쌍의 영역과, 이들 사이의 영역을 연결하는 영역을 가지도록 형성되는, 반도체 장치의 제작 방법.
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