CN112242448A - 半导体装置 - Google Patents

半导体装置 Download PDF

Info

Publication number
CN112242448A
CN112242448A CN202010692943.0A CN202010692943A CN112242448A CN 112242448 A CN112242448 A CN 112242448A CN 202010692943 A CN202010692943 A CN 202010692943A CN 112242448 A CN112242448 A CN 112242448A
Authority
CN
China
Prior art keywords
layer
insulating film
film
insulating
metal oxide
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN202010692943.0A
Other languages
English (en)
Inventor
岛行德
大野正胜
重信匠
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Semiconductor Energy Laboratory Co Ltd
Original Assignee
Semiconductor Energy Laboratory Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Semiconductor Energy Laboratory Co Ltd filed Critical Semiconductor Energy Laboratory Co Ltd
Publication of CN112242448A publication Critical patent/CN112242448A/zh
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02225—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
    • H01L21/0226—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process
    • H01L21/02263—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase
    • H01L21/02271—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase deposition by decomposition or reaction of gaseous or vapour phase compounds, i.e. chemical vapour deposition
    • H01L21/02274—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase deposition by decomposition or reaction of gaseous or vapour phase compounds, i.e. chemical vapour deposition in the presence of a plasma [PECVD]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78603—Thin film transistors, i.e. transistors with a channel being at least partly a thin film characterised by the insulating substrate or support
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H01L21/02123—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon
    • H01L21/02126—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon the material containing Si, O, and at least one of H, N, C, F, or other non-metal elements, e.g. SiOC, SiOC:H or SiONC
    • H01L21/0214—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon the material containing Si, O, and at least one of H, N, C, F, or other non-metal elements, e.g. SiOC, SiOC:H or SiONC the material being a silicon oxynitride, e.g. SiON or SiON:H
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H01L21/02123—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon
    • H01L21/02164—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon the material being a silicon oxide, e.g. SiO2
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H01L21/02172—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing at least one metal element, e.g. metal oxides, metal nitrides, metal oxynitrides or metal carbides
    • H01L21/02175—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing at least one metal element, e.g. metal oxides, metal nitrides, metal oxynitrides or metal carbides characterised by the metal
    • H01L21/02178—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing at least one metal element, e.g. metal oxides, metal nitrides, metal oxynitrides or metal carbides characterised by the metal the material containing aluminium, e.g. Al2O3
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/02521—Materials
    • H01L21/02565—Oxide semiconducting materials not being Group 12/16 materials, e.g. ternary compounds
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/1222—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or crystalline structure of the active layer
    • H01L27/1225—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or crystalline structure of the active layer with semiconductor materials not belonging to the group IV of the periodic table, e.g. InGaZnO
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42384—Gate electrodes for field effect devices for field-effect transistors with insulated gate for thin film field effect transistors, e.g. characterised by the thickness or the shape of the insulator or the dimensions, the shape or the lay-out of the conductor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/4908—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET for thin film semiconductor, e.g. gate of TFT
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/51—Insulating materials associated therewith
    • H01L29/511—Insulating materials associated therewith with a compositional variation, e.g. multilayer structures
    • H01L29/513—Insulating materials associated therewith with a compositional variation, e.g. multilayer structures the variation being perpendicular to the channel plane
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66969—Multistep manufacturing processes of devices having semiconductor bodies not comprising group 14 or group 13/15 materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78606—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device
    • H01L29/78618—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device characterised by the drain or the source properties, e.g. the doping structure, the composition, the sectional shape or the contact structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78645—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with multiple gate
    • H01L29/78648—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with multiple gate arranged on opposing sides of the channel
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/7869—Thin film transistors, i.e. transistors with a channel being at least partly a thin film having a semiconductor body comprising an oxide semiconductor material, e.g. zinc oxide, copper aluminium oxide, cadmium stannate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78696—Thin film transistors, i.e. transistors with a channel being at least partly a thin film characterised by the structure of the channel, e.g. multichannel, transverse or longitudinal shape, length or width, doping structure, or the overlap or alignment between the channel and the gate, the source or the drain, or the contacting structure of the channel
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42384—Gate electrodes for field effect devices for field-effect transistors with insulated gate for thin film field effect transistors, e.g. characterised by the thickness or the shape of the insulator or the dimensions, the shape or the lay-out of the conductor
    • H01L2029/42388—Gate electrodes for field effect devices for field-effect transistors with insulated gate for thin film field effect transistors, e.g. characterised by the thickness or the shape of the insulator or the dimensions, the shape or the lay-out of the conductor characterised by the shape of the insulating material

Abstract

提供一种电特性良好的半导体装置。提供一种可靠性高的半导体装置。提供一种电特性稳定的半导体装置。半导体装置包括第一绝缘层、第二绝缘层、半导体层以及第一导电层。半导体层、第二绝缘层以及第一导电层依次层叠在第一绝缘层上。第一绝缘层具有依次层叠有第一绝缘膜、第二绝缘膜以及第三绝缘膜的叠层结构。第二绝缘层包含氧化物。第三绝缘膜具有接触于半导体层的部分。第一绝缘膜包含硅及氮。第二绝缘膜包含硅、氮及氧。第三绝缘膜包含硅及氧。半导体层包含铟及氧。

Description

半导体装置
技术领域
本发明的一个方式涉及半导体装置及其制造方法。本发明的一个方式涉及显示装置。
注意，本发明的一个方式不局限于上述技术领域。作为本说明书等所公开的本发明的一个方式的技术领域的例子，可以举出半导体装置、显示装置、发光装置、蓄电装置、存储装置、电子设备、照明装置、输入装置、输入输出装置、这些装置的驱动方法或这些装置的制造方法。半导体装置是指能够通过利用半导体特性而工作的所有装置。
背景技术
作为可用于晶体管的半导体材料，使用金属氧化物的氧化物半导体受到瞩目。例如，专利文献1公开了如下半导体装置：层叠有多个氧化物半导体层，在该多个氧化物半导体层中，被用作沟道的氧化物半导体层包含铟及镓，并且铟的比例比镓的比例高，使得场效应迁移率(有时，简称为迁移率或μFE)得到提高的半导体装置。
由于能够用于半导体层的金属氧化物可以利用溅射法等形成，所以可以被用于构成大型显示装置的晶体管的半导体层。此外，因为可以将使用多晶硅或非晶硅的晶体管的生产设备的一部分改良而利用，所以还可以抑制设备投资。此外，与使用非晶硅的晶体管相比，使用金属氧化物的晶体管具有高场效应迁移率，所以可以实现设置有驱动电路的高性能的显示装置。
[专利文献1]日本专利申请公开第2014-7399号公报
发明内容
本发明的一个方式的目的之一是提供一种电特性良好的半导体装置。本发明的一个方式的目的之一是提供一种可靠性高的半导体装置。本发明的一个方式的目的之一是提供一种电特性稳定的半导体装置。本发明的一个方式的目的之一是提供一种可靠性高的显示装置。
注意，这些目的的记载不妨碍其他目的的存在。注意，本发明的一个方式并不需要实现所有上述目的。此外，可以从说明书、附图、权利要求书等的记载抽取上述以外的目的。
本发明的一个方式是一种半导体装置，包括第一绝缘层、第二绝缘层、半导体层以及第一导电层。半导体层、第二绝缘层以及第一导电层依次层叠在第一绝缘层上。第一绝缘层具有依次层叠有第一绝缘膜、第二绝缘膜以及第三绝缘膜的叠层结构。第二绝缘层包含氧化物。半导体层包含铟及氧。第三绝缘膜具有接触于半导体层的部分。第一绝缘膜包含硅及氮。第三绝缘膜包含硅及氧。第二绝缘膜包含硅、氮及氧。第二绝缘膜中的氧含量多于第一绝缘膜中的氧含量且少于第三绝缘膜中的氧含量。第二绝缘膜中的氮含量少于第一绝缘膜中的氮含量且多于第三绝缘膜中的氮含量。
在上述结构中，半导体层优选包含M(M为选自铝、镓、钇和锡中的一种或多种)以及锌。此时，半导体层优选具有铟的含有率高于M的含有率的区域。
本发明的另一个方式是一种半导体装置，包括第一绝缘层、第二绝缘层、半导体层以及第一导电层。半导体层、第二绝缘层以及第一导电层依次层叠在第一绝缘层上。第一绝缘层具有依次层叠有第一绝缘膜、第二绝缘膜以及第三绝缘膜的叠层结构。半导体层具有依次层叠有第一金属氧化物膜以及第二金属氧化物膜的叠层结构。第二绝缘层包含氧化物。第一金属氧化物膜以及第二金属氧化物膜都包含铟及氧。第二绝缘层具有接触于第二金属氧化物膜的部分。第三绝缘膜具有接触于第一金属氧化物膜的部分。第一绝缘膜包含硅及氮。第三绝缘膜包含硅及氧。第二绝缘膜包含硅、氮及氧。第二绝缘膜中的氧含量多于第一绝缘膜中的氧含量且少于第三绝缘膜中的氧含量。第二绝缘膜中的氮含量少于第一绝缘膜中的氮含量且多于第三绝缘膜中的氮含量。
在上述结构中，优选还包括第二导电层。此时，第一绝缘层位于第二导电层与半导体层之间。另外，第二导电层具有与半导体层及第一导电层重叠的区域。另外，第一绝缘膜具有接触于第二导电层的部分。
在上述结构中，第二绝缘膜的厚度优选比第一绝缘膜的厚度厚，第二绝缘膜的厚度优选比第三绝缘膜的厚度厚。
在上述结构中，第二绝缘膜的厚度优选为第一绝缘膜的厚度的2倍以上且20倍以下。另外，第二绝缘膜的厚度优选为第三绝缘膜的厚度的2倍以上且20倍以下。另外，第二绝缘膜的厚度优选为第一绝缘层的总厚度的50％以上且95％以下。
在上述结构中，第二绝缘层优选具有依次层叠有第四绝缘膜、第五绝缘膜以及第六绝缘膜的叠层结构。此时，第四绝缘膜具有接触于半导体层的区域。另外，第四绝缘膜、第五绝缘膜以及第六绝缘膜优选都包含氧化物。
在上述结构中，第一金属氧化物膜优选包含镓及锌，第二金属氧化物膜优选包含镓及锌。此时，第二金属氧化物膜优选具有与第一金属氧化物膜相比铟的含有率高且镓的含有率低的区域。
另外，在上述结构中，第一金属氧化物膜优选包含镓及锌，第二金属氧化物膜优选不包含镓。
在上述结构中，优选在第二绝缘层与第一导电层之间包括金属氧化物层。此时，金属氧化物层优选包含选自铝、铪、锡、铟、镓和锌中的一种以上的元素。
根据本发明的一个方式，可以提供一种电特性良好的半导体装置。此外，可以提供一种可靠性高的半导体装置。此外，可以提供一种电特性稳定的半导体装置。此外，可以提供一种可靠性高的显示装置。
注意，这些效果的记载不妨碍其他效果的存在。另外，本发明的一个方式并不需要具有所有上述效果。另外，可以从说明书、附图、权利要求书等的记载抽取上述以外的效果。
附图说明
图1A及图1B是示出晶体管的结构实例的图；
图2A及图2B是示出晶体管的结构实例的图；
图3A及图3B是示出晶体管的结构实例的图；
图4A至图4C是示出晶体管的结构实例的图；
图5A至图5C是示出晶体管的结构实例的图；
图6A至图6C是示出晶体管的结构实例的图；
图7A至图7C是示出晶体管的结构实例的图；
图8A至图8D是示出晶体管的结构实例的图；
图9A至图9D是示出晶体管的结构实例的图；
图10A至图10D是示出晶体管的结构实例的图；
图11A至图11E是说明晶体管的制造方法的图；
图12A至图12D是说明晶体管的制造方法的图；
图13A及图13B是说明晶体管的制造方法的图；
图14A至图14D是说明晶体管的制造方法的图；
图15A至图15C是显示装置的俯视图；
图16是显示装置的截面图；
图17是显示装置的截面图；
图18是显示装置的截面图；
图19是显示装置的截面图；
图20A是显示装置的方框图，图20B及图20C是显示装置的电路图；
图21A、图21C及图21D是显示装置的电路图，图21B是时序图；
图22A及图22B是示出显示模块的结构实例的图；
图23A及图23B是示出电子设备的结构实例的图；
图24A至图24E是示出电子设备的结构实例的图；
图25A至图25G是示出电子设备的结构实例的图；
图26A至图26D是示出电子设备的结构实例的图；
图27A至图27F是示出TDS分析结果的图；
图28A至图28D是示出晶体管的Id-Vg特性的图；
图29是示出晶体管的可靠性测试结果的图。
具体实施方式
以下，参照附图对实施方式进行说明。但是，实施方式可以以多个不同方式来实施，所属技术领域的普通技术人员可以很容易地理解一个事实，就是其方式和详细内容可以被变换为各种各样的形式而不脱离本发明的宗旨及其范围。因此，本发明不应该被解释为仅限定在以下所示的实施方式所记载的内容中。
在本说明书所说明的附图中，为便于清楚地说明，有时夸大表示各构成要素的大小、层的厚度或区域。
本说明书等所使用的“第一”、“第二”、“第三”等序数词是为了避免构成要素的混淆而附加的，而不是为了在数目方面上进行限定的。
在本说明书等中，为了方便起见，使用“上”、“下”等表示配置的词句以参照附图说明构成要素的位置关系。此外，构成要素的位置关系根据描述各结构的方向适当地改变。因此，不局限于说明书中所说明的词句，根据情况可以适当地换词句。
此外，在本说明书等中，在采用晶体管的极性不同的晶体管或电路工作中的电流方向变化的情况等下，晶体管所包括的源极及漏极的功能有时相互调换。因此，“源极”和“漏极”可以相互调换。
注意，在本说明书等中，晶体管的沟道长度方向是指与以最短距离连接源区域和漏区域的直线平行的方向中的一个。也就是说，沟道长度方向相当于在晶体管处于开启状态时流过半导体层中的电流的方向之一。此外，沟道宽度方向是指与该沟道长度方向正交的方向。此外，根据晶体管的结构及形状，沟道长度方向及沟道宽度方向有时不限于一个方向。
在本说明书等中，“电连接”包括通过“具有某种电作用的元件”连接的情况。在此，“具有某种电作用的元件”只要可以进行连接对象间的电信号的授受，就对其没有特别的限制。例如，“具有某种电作用的元件”不仅包括电极和布线，而且还包括晶体管等的开关元件、电阻元件、电感器、电容器、其他具有各种功能的元件等。
此外，在本说明书等中，可以将“膜”和“层”相互调换。例如，有时可以将“导电层”变换为“导电膜”。此外，例如，有时可以将“绝缘层”变换为“绝缘膜”。
此外，在本说明书等中，在没有特别的说明的情况下，关态电流(off-statecurrent)是指晶体管处于关闭状态(也称为非导通状态、遮断状态)时的漏极电流。在没有特别的说明的情况下，在n沟道晶体管中，关闭状态是指栅极与源极间的电压Vgs低于阈值电压Vth(p沟道型晶体管中Vgs高于Vth)的状态。
在本说明书等中，显示装置的一个方式的显示面板是指能够在显示面显示(输出)图像等的面板。因此，显示面板是输出装置的一个方式。
此外，在本说明书等中，有时将在显示面板的衬底上安装有例如FPC(FlexiblePrinted Circuit：柔性印刷电路)或TCP(Tape Carrier Package：载带封装)等连接器的结构或在衬底上以COG(Chip On Glass：玻璃覆晶封装)方式等直接安装IC(IntegratedCircuit：集成电路)的结构称为显示面板模块或显示模块，或者也简称为显示面板等。
注意，在本说明书等中，显示装置的一个方式的触摸面板具有如下功能：在显示面显示图像等的功能；以及检测出手指或触屏笔等被检测体接触、按压或靠近显示面的作为触摸传感器的功能。因此，触摸面板是输入输出装置的一个方式。
触摸面板例如也可以称为具有触摸传感器的显示面板(或显示装置)、具有触摸传感器功能的显示面板(或显示装置)。触摸面板也可以包括显示面板及触摸传感器面板。或者，也可以具有在显示面板内部或表面具有触摸传感器的功能的结构。
此外，在本说明书等中，有时将在触摸面板的衬底上安装有连接器或IC的结构称为触摸面板模块、显示模块，或者简称为触摸面板等。
实施方式1
在本实施方式中，对本发明的一个方式的半导体装置及其制造方法进行说明。尤其是，在本实施方式中，作为半导体装置的一个例子对在形成沟道的半导体层中使用氧化物半导体的晶体管进行说明。
[结构实例1]
<结构实例1-1>
图1A是晶体管10的沟道长度方向的截面示意图。
晶体管10包括绝缘层103、半导体层108、绝缘层110、金属氧化物层114、导电层112。绝缘层110被用作栅极绝缘层。导电层112被用作栅电极。
当作为导电层112使用包含金属或合金的导电膜时，可以抑制电阻，所以是优选的。注意，也可以作为导电层112使用包含氧化物的导电膜。
金属氧化物层114具有对绝缘层110中供应氧的功能。此外，当作为导电层112使用包含容易氧化的金属或合金的导电膜时，也可以使金属氧化物层114被用作防止因绝缘层110中的氧导致导电层112被氧化的阻挡层。注意，也可以通过在形成导电层112之前去除金属氧化物层114，使导电层112与绝缘层110接触。注意，不需要时也可以不设置金属氧化物层114。
与半导体层108接触的绝缘层110优选具有氧化物绝缘膜。此外，绝缘层110更优选具有含有超过化学计量组成的氧的区域。换言之，绝缘层110优选是能够释放氧的绝缘膜。例如，通过在氧气氛下形成绝缘层110；通过对形成后的绝缘层110在氧气氛下进行热处理、等离子体处理等；或者通过在绝缘层110上在氧气氛下形成氧化物膜等，可以将氧供应到绝缘层110中。
绝缘层110例如可以利用溅射法、化学气相沉积(CVD：Chemical VaporDeposition)法、真空蒸镀法、脉冲激光沉积(PLD：Pulsed Laser Deposition)法、原子层沉积(ALD：Atomic Layer Deposition)法等形成。作为CVD法有等离子体增强化学气相沉积(PECVD：Plasma Enhanced CVD)法、热CVD法等。
尤其是，绝缘层110优选利用PECVD法形成。
半导体层108包含示出半导体特性的金属氧化物(以下，也称为氧化物半导体)。半导体层108优选至少包含铟及氧。通过半导体层108包含铟的氧化物，可以提高载流子迁移率。例如可以实现与使用非晶硅的情况相比能够流过大电流的晶体管。
半导体层108的与导电层112重叠的区域被用作沟道形成区域。此外，半导体层108优选夹着沟道形成区域包括一对低电阻区域108n。低电阻区域108n为其载流子浓度比沟道形成区域高的区域，并被用作源区域及漏区域。
低电阻区域108n也可以说是与沟道形成区域相比低电阻的区域、载流子浓度高的区域、氧空位量多的区域、氢浓度高的区域或者杂质浓度高的区域。
绝缘层103具有层叠有绝缘膜103a、绝缘膜103b及绝缘膜103c的叠层结构。绝缘膜103c与半导体层108接触。
绝缘层103优选被用作抑制杂质从被形成面一侧扩散到半导体层108等的阻挡层。绝缘层103优选满足如下特征中的至少一个，更优选满足如下特征的全部：低应力，不容易 释放氢及水，不容易扩散氢及水。
在绝缘层103所包括的三个绝缘膜中，位于最靠近于被形成面一侧的绝缘膜103a 优选使用含氮的绝缘膜。另一方面，与半导体层108接触的绝缘膜103c优选使用含氧的绝缘膜。绝缘层103所包括的三个绝缘膜优选利用等离子体CVD装置以不接触于大气的方式连续地形成。
绝缘膜103a优选为能够防止来自这些膜的下方的杂质的扩散的致密膜。优选的 是，绝缘膜103a能够阻挡包含在绝缘膜103a的被形成面一侧的构件(例如，衬底等)中的金 属元素、氢及水等。因此，绝缘膜103a可以使用在与绝缘膜103b相比沉积速度更低的条件下形成的绝缘膜。
作为绝缘膜103a，例如可以使用氮化硅膜、氮氧化硅膜、氮化铝膜、氮化铪膜等含氮的绝缘膜。尤其是，作为绝缘膜103a，优选使用利用等离子体CVD装置形成的致密氮化硅膜。通过使用这种含氮的绝缘膜，即使厚度薄也可以适当地抑制从被形成面一侧的杂质的扩散。
注意，在本说明书中，“氧氮化物”是指在其组成中氧含量多于氮含量的材料，而“氮氧化物”是指在其组成中氮含量多于氧含量的材料。例如，在记载为“氧氮化硅”时指在其组成中氧含量多于氮含量的材料，而在记载为“氮氧化硅”时指在其组成中氮含量多于氧含量的材料。
另外，在本说明书中，当记载有各自包含相同元素的氧氮化物和氮氧化物时，氧氮化物包含满足如下条件中的一方或双方的材料：与氮氧化物相比氧含量多；与氮氧化物相比氮含量少。同样地，氮氧化物包含满足如下条件中的一方或双方的材料：与氧氮化物相比氧含量少；与氧氮化物相比氮含量多。例如，当记载有氧氮化硅和氮氧化硅时，氧氮化硅包含与氮氧化硅相比氧含量多且氮含量少的材料。同样地，氮氧化硅包含与氧氮化硅相比氧含量少且氮含量多的材料。
接触于半导体层108的绝缘膜103c优选使用包含氧化物的绝缘膜形成。尤其是，作为绝缘膜103c优选使用氧化物膜。另外，作为绝缘膜103c，优选使用水等杂质不容易吸附到其表面的致密的绝缘膜。此外，优选使用其缺陷尽可能少且水或氢等杂质得到减少的绝缘膜。
绝缘膜103c更优选具有含有超过化学计量组成的氧的区域。换言之，绝缘膜103c 优选为通过加热能够释放氧的绝缘膜。例如，通过在氧气氛下形成绝缘膜103c，对形成后的绝缘膜103c在氧气氛下进行加热处理、等离子体处理等或者在绝缘膜103c上在氧气氛下形成氧化物膜等，可以将氧供应到绝缘膜103c中。或者，也可以在将通过加热能够释放氧的绝缘膜形成在绝缘膜103c上之后进行加热处理来从该绝缘膜对绝缘膜103c中供应氧。
另外，当在包含氧的气氛下利用溅射法形成成为半导体层108的金属氧化物膜时，可以对绝缘膜103c中供应氧。并且，通过在形成成为半导体层的金属氧化物膜之后进行加热处理，可以将绝缘膜103c中的氧供应到该金属氧化物膜中，而可以降低金属氧化物膜中的氧空位。
作为绝缘膜103c，例如可以使用包含氧化硅膜、氧氮化硅膜、氮氧化硅膜、氧化铝膜、氧化铪膜、氧化钇膜、氧化锆膜、氧化镓膜、氧化钽膜、氧化镁膜、氧化镧膜、氧化铈膜和氧化钕膜中的一种以上的绝缘层。尤其是，作为绝缘膜103c优选使用氧化硅膜或氧氮化硅膜。
作为位于绝缘膜103a与绝缘膜103c之间的绝缘膜103b，优选使用应力小且以沉积速度高的条件形成的绝缘膜。例如，绝缘膜103b的应力优选小于绝缘膜103a及绝缘膜103c。另外，与绝缘膜103a及绝缘膜103c相比，绝缘膜103b优选为以沉积速度高的条件形成的膜。
作为绝缘膜103b，优选使用尽可能不释放氢或水的绝缘膜。通过使用这种绝缘膜，可以防止因加热处理或工序中所施加的热等而从绝缘膜103b经由绝缘膜103c对半导体层108扩散氢或水，而可以降低半导体层108的沟道形成区域中的载流子浓度。
再者，作为绝缘膜103b优选使用不容易吸收氧的绝缘膜。换言之，优选使用不容易扩散氧的绝缘膜。由此，在进行用来从绝缘膜103c对半导体层108(或者成为半导体层108的金属氧化物膜)供应氧的加热处理时，可以抑制因氧从绝缘膜103c扩散到绝缘膜103b一侧而减少供应到半导体层108的氧量。
作为绝缘膜103b，例如可以使用包含氮氧化硅膜、氮化硅膜、氧化铝膜、氧化铪膜、氮化铝膜和氮化铪膜中的一种以上的绝缘层。尤其是，作为绝缘膜103b优选使用氮氧化硅膜或氮化硅膜。
在构成绝缘层103的绝缘膜103a、绝缘膜103b及绝缘膜103c中，优选使绝缘膜103b的厚度最厚。此外，可以考虑绝缘层103所需的相对介电常数的值及绝缘层103所需的绝缘耐压的性能等并根据各绝缘膜的相对介电常数的值及各绝缘膜的厚度来决定绝缘层103的厚度(总厚度)。也就是说，可以在满足上述需求的范围内彼此调整各绝缘膜的厚度。
尤其是，绝缘膜103b优选厚于绝缘膜103a。通过使绝缘膜103b厚于绝缘膜103a，即使将通过加热容易释放氢的膜用作绝缘膜103a，也可以减少有可能到达绝缘膜103c的氢量。另外，通过使绝缘膜103a薄于绝缘膜103b，可以相对地使绝缘膜103a的体积小，因此可以减少绝缘膜103a可释放的氢量本身。
另外，绝缘膜103b优选厚于绝缘膜103c。当绝缘膜103c过厚时，在进行对绝缘膜103c中供应氧的处理的情况下通过加热不释放而留在绝缘膜103c中的氧量较多，其结果是，可供应到半导体层108(或者成为半导体层108的金属氧化物膜)的氧量有可能减少。因此，通过使绝缘膜103c薄于绝缘膜103b(使绝缘膜103c的体积小于绝缘膜103b)，可以使加热后留在绝缘膜103c中的氧量降低。其结果是，可以使在供应到绝缘膜103c的氧中的供应到半导体层108的氧所占的比率增高，因此可以有效地增加供应到半导体层108中的氧量。
另外，通过在沉积速度高的条件下形成厚度最厚的绝缘膜103b，在沉积速度低的条件下形成薄于绝缘膜103b的绝缘膜103a及绝缘膜103c而使其成为致密膜，可以在维持可靠性的情况下缩短绝缘层103的成膜时间，而可以提高生产率。
在此，作为绝缘膜103a优选使用至少包含硅及氮的绝缘膜，典型地使用氮化硅膜或氮氧化硅膜。另外，作为绝缘膜103b优选使用至少包含硅、氮及氧的绝缘膜，典型地使用氮氧化硅膜或氧氮化硅膜。另外，作为绝缘膜103c优选使用至少包含硅及氧的绝缘膜，典型地使用氧化硅膜或氧氮化硅膜。此时，绝缘膜103b所包含的氧量优选多于绝缘膜103a且少于绝缘膜103c。再者，绝缘膜103b所包含的氮量优选少于绝缘膜103a且多于绝缘膜103c。
可以利用二次离子质谱分析技术(SIMS：Secondary Ion Mass Spectrometry)、X 射线光电子能谱技术(XPS：X-ray Photoelectron Spectroscopy)等分析技术分析出绝缘 膜103a、绝缘膜103b及绝缘膜103c所包含的氧及氮的含量。在膜中的目的元素的含有率高(例如为0.5atoms/cm3以上或1atoms/cm3以上)时，优选采用XPS进行分析。另一方面，在膜中的目的元素的含有率低(例如为0.5atoms/cm3以下或1atoms/cm3以下)时，优选采用SIMS进行分析。在比较膜中的元素含量时，更优选采用SIMS和XPS的双方分析技术进行复合分析。
绝缘膜103b的厚度优选为绝缘膜103a的厚度的2倍以上，更优选为3倍以上，进一步优选为5倍以上，且为20倍以下，优选为15倍以下。另外，绝缘膜103b的厚度优选为绝缘膜103c的厚度的2倍以上，更优选为3倍以上，进一步优选为5倍以上，且为20倍以下，优选为15倍以下。注意，上述的上限值及下限值可以任意地组合。
另外，在将绝缘层103整体的厚度(也称为总厚度)设定为100％时，绝缘膜103b的厚度可以为34％以上，优选为40％以上，更优选为50％以上，进一步优选为60％以上，更进一步优选为70％以上，还进一步优选为80％以上，且为95％以下或者90％以下。相对于绝缘层103的总厚度的绝缘膜103b的厚度的比率越高，越可以提高生产率。
绝缘膜103a的厚度优选尽可能薄，例如可以为5nm以上，优选为8nm以上，更优选为10nm以上，进一步优选为15nm以上，且为50nm以下，优选为40nm以下，更优选为30nm以下，进一步优选为20nm以下。注意，上述的上限值及下限值可以任意地组合。典型的是，该厚度优选为15nm以上且50nm以下或者15nm以上20nm以下。
绝缘膜103c的厚度也优选尽可能薄，例如可以为5nm以上，优选为8nm以上，更优选为10nm以上，进一步优选为15nm以上，且为50nm以下，优选为40nm以下，更优选为30nm以下，进一步优选为20nm以下。注意，上述的上限值及下限值可以任意地组合。典型的是，该厚度优选为15nm以上且50nm以下或者15nm以上20nm以下。
绝缘膜103a及绝缘膜103c的每一个优选尽可能薄，非常重要的是绝缘膜103a及绝缘膜103c能够根据成膜装置的性能以偏差小的条件形成。因此，作为绝缘膜103a及绝缘膜103c，优选分别选择在其偏差十分小的最低限度的厚度。
作为绝缘膜103b的厚度，从以满足所需的相对介电常数及耐压等物性值的方式决定的绝缘层103的总厚度减去绝缘膜103a的厚度和绝缘膜103c的厚度即可。例如，绝缘膜103b优选为20nm以上、50nm以上、100nm以上、150nm以上或200nm以上，且为500nm以下、400nm以下或350nm以下的厚度。注意，上述的上限值及下限值可以任意地组合。
另外，在绝缘膜103a、绝缘膜103b及绝缘膜103c中，绝缘膜103b有可能是与其他两个绝缘膜相比膜密度小的膜。因此，在绝缘层103的截面中的透射电子显微镜(TEM：Transmission Electron Microscopy)图像等中，有时由于上述膜密度的差异，绝缘膜103a、绝缘膜103b及绝缘膜103c作为对比度的差异被观察而可以将它们区别。尤其是，即使将利用等离子体CVD法形成的氮化硅膜或氮氧化硅膜各自用于绝缘膜103a及绝缘膜103b，有时也可以确认绝缘膜103a和绝缘膜103b的边界。注意，在它们的组成或密度类似的情况等下，有时其边界不清楚。
对用于半导体层108的半导体材料的结晶性没有特别的限制，可以使用非晶半导体、单晶半导体或者单晶半导体以外的具有结晶性的半导体(微晶半导体、多晶半导体或其一部分具有结晶区域的半导体)。当使用单晶半导体或具有结晶性的半导体时可以抑制晶体管的特性劣化，所以是优选的。
晶体管的半导体层优选使用金属氧化物(也称为氧化物半导体)。此外，晶体管的半导体层也可以包含硅。作为硅，可以举出非晶硅、结晶硅(低温多晶硅、单晶硅等)等。
当作为半导体层108使用金属氧化物时，例如半导体层108优选包含铟、M(M为选自镓、铝、硅、硼、钇、锡、铜、钒、铍、钛、铁、镍、锗、锆、钼、镧、铈、钕、铪、钽、钨和镁中的一种或多种)和锌。尤其是，M优选为选自铝、镓、钇和锡中的一种或多种。
尤其是，作为半导体层，优选使用包含铟(In)、镓(Ga)及锌(Zn)的氧化物(也记为IGZO)。
另外，作为半导体层，也可以使用除了铟、镓及锌以外还包含铝、硅、硼、钇、锡、铜、钒、铍、钛、铁、镍、锗、锆、钼、镧、铈、钕、铪、钽、钨和镁中的一种以上的氧化物。尤其是，在作为半导体层使用除了铟、镓及锌以外还包含锡、铝或硅的氧化物的情况下，可以实现具有高场效应迁移率的晶体管，所以是优选的。
当半导体层为In-M-Zn氧化物时，优选用来形成In-M-Zn氧化物的溅射靶材中的相对于M的In原子个数比为1以上。作为这种溅射靶材的金属元素的原子个数比，可以举出In：M：Zn＝1：1：1、In：M：Zn＝1：1：1.2、In：M：Zn＝2：1：3、In：M：Zn＝3：1：2、In：M：Zn＝4：2：3、In：M：Zn＝4：2：4.1、In：M：Zn＝5：1：3、In：M：Zn＝10：1：3、In：M：Zn＝5：1：6、In：M：Zn＝5：1：7、In：M：Zn＝5：1：8、In：M：Zn＝6：1：6、In：M：Zn＝5：2：5等。注意，在上述中，当作为元素M包含两种以上的元素时，上述原子个数比中的M的比例对应于该两种以上的金属元素的原子个数的总和。
作为溅射靶材优选使用含有多晶氧化物的靶材，由此可以易于形成具有结晶性的半导体层。注意，所形成的半导体层的原子个数比分别包含上述溅射靶材中的金属元素的原子个数比的±40％范围的变动。例如，在被用于半导体层的溅射靶材的组成为In：M：Zn＝4：2：4.1[原子个数比]时，所形成的半导体层的组成有时为In：M：Zn＝4：2：3[原子个数比]或其附近。
当记载为原子个数比为In：M：Zn＝4：2：3或其附近时包括如下情况：In的原子个数比为4时，M的原子个数比为1以上且3以下，Zn的原子个数比为2以上且4以下。此外，当记载为原子个数比为In：M：Zn＝5：1：6或其附近时包括如下情况：In为5时，M大于0.1且为2以下，Zn为5以上且7以下。此外，当记载为原子个数比为In：M：Zn＝1：1：1或其附近时包括如下情况：In为1时，M大于0.1且为2以下，Zn大于0.1且为2以下。
这里，对半导体层108的组成进行说明。半导体层108优选至少包括包含铟及氧的金属氧化物。此外，半导体层108还可以包含锌。半导体层108也可以包含镓。
这里，半导体层108的组成给晶体管10的电特性及可靠性带来很大的影响。例如，通过增加半导体层108中的铟的含量，可以提高载流子迁移率，因此可以实现场效应迁移率高的晶体管。
这里，作为评价晶体管的可靠性的指标之一，有保持对栅极施加的电场的栅极偏置应力测试(GBT：Gate Bias Stress Test)。其中，相对于源极电位及漏极电位，对栅极施加正电位的状态下在高温下保持的测试称为PBTS(Positive Bias Temperature Stress)测试，对栅极施加负电位的状态下在高温下保持的测试称为NBTS(Negative BiasTemperature Stress)测试。此外，将在照射白色LED光等的光的状态下进行的PBTS测试及NBTS测试分别称为PBTIS(Positive Bias Temperature Illumination Stress)测试及NBTIS(Negative Bias Temperature Illumination Stress)测试。
尤其是，在使用氧化物半导体的n型晶体管中，使晶体管处于开启状态(流过电流的状态)时对栅极施加正电位，因此PBTS测试的阈值电压的变动量为着眼于晶体管的可靠性指标的很重要的因素之一。
这里，作为半导体层108的组成，使用不包含镓或镓的含有率低的金属氧化物膜，由此可以减少PBTS测试中的阈值电压的变动量。此外，在包含镓时，作为半导体层108的组成，优选使镓的含量比铟的含量小。由此，可以实现可靠性高的晶体管。
作为PBTS测试中的阈值电压的变动的原因之一，可以举出在半导体层和栅极绝缘层的界面或界面附近的缺陷态。缺陷态密度越大，PBTS测试中的劣化越显著。通过减少半导体层的与栅极绝缘层接触的部分的镓的含量，可以抑制该缺陷态的生成。
通过不包含镓或减少镓的含量可以抑制PBTS劣化的理由例如为如下。包含在半导体层108中的镓与其他金属元素(例如铟或锌)相比更容易吸引氧。因此，在包含更多的镓的金属氧化物膜与包含氧化物的绝缘层110的界面，通过镓与绝缘层110中的过剩氧键合，容易产生载流子(这里是电子)陷阱位点(trap site)。因此，当对栅极施加正电位时，在半导体层与栅极绝缘层的界面载流子被俘获，阈值电压会变动。
更具体而言，在作为半导体层108使用In-Ga-Zn氧化物的情况下，可以将In的原子个数比大于Ga的原子个数比的金属氧化物膜用于半导体层108。更优选使用Zn的原子个数比大于Ga的原子个数比的金属氧化物膜。换言之，将金属元素的原子个数比满足In＞Ga且Zn＞Ga的金属氧化物膜用于半导体层108。
例如，作为半导体层108，可以使用金属元素的原子个数比为In：Ga：Zn＝2：1：3、In：Ga：Zn＝3：1：2、In：Ga：Zn＝4：2：3、In：Ga：Zn＝4：2：4.1、In：Ga：Zn＝5：1：3、In：Ga：Zn＝10：1：3、In：Ga：Zn＝5：1：6、In：Ga：Zn＝5：1：7、In：Ga：Zn＝5：1：8、In：Ga：Zn＝6：1：6、In：Ga：Zn＝5：2：5及其附近的金属氧化物膜。
在作为半导体层108使用包含铟及镓的金属氧化物膜时，包含在金属氧化物中的相对于金属元素的原子个数的镓的原子个数的比率(原子个数比)大于0且小于50％，优选为0.05％以上且30％以下，更优选为0.1％以上且15％以下，进一步优选为0.1％以上且5％以下。注意，在半导体层108包含镓时，不容易产生氧空位。
作为半导体层108，也可以使用不包含镓的金属氧化物膜。例如，可以将In-Zn氧化物用于半导体层108。此时，当提高包含在金属氧化物膜中的相对于金属元素的原子个数的In的原子个数比时，可以提高晶体管的场效应迁移率。另一方面，当提高包含在金属氧化物中的相对于金属元素的原子个数的Zn的原子个数比时，金属氧化物膜具有高结晶性，因此晶体管的电特性的变动得到抑制，可以提高可靠性。此外，作为半导体层108可以使用氧化铟等的不包含镓及锌的金属氧化物膜。通过使用不包含镓的金属氧化物膜，尤其是可以使PBTS测试中的阈值电压的变动极为小。
例如，可以将包含铟及锌的氧化物用于半导体层108。此时，可以使用金属元素的原子个数比例如为In：Zn＝2：3、In：Zn＝4：1或其附近的金属氧化物膜。
在本发明的一个方式的晶体管10中，作为半导体层108使用镓的含量小的金属氧化物膜或不包含镓的金属氧化物膜，作为与半导体层108的顶面接触的绝缘层110，使用通过给半导体层108带来的损伤得到降低的成膜方法形成的膜。因此，可以降低半导体层108与绝缘层110的界面的缺陷态密度，由此晶体管10可以具有高可靠性。
虽然说明镓作为例子，但是相同的内容也可以应用于使用元素M(M为铝、硅、硼、钇、锡、铜、钒、铍、钛、铁、镍、锗、锆、钼、镧、铈、钕、铪、钽、钨和镁中的一种或多种)代替镓的情况。尤其是，M优选为镓、铝、钇和锡中的一种或多种。
尤其是，作为半导体层108优选使用In的原子个数比高于元素M的原子个数比的金属氧化物膜。此外，优选使用Zn的原子个数比高于元素M的原子个数比的金属氧化物膜。
作为半导体层108优选使用具有结晶性的金属氧化物膜。例如，可以使用具有后面说明的CAAC(c-axis aligned crystal)结构、nc(nano crystal)结构、多晶结构、微晶结构等的金属氧化物膜。通过将具有结晶性的金属氧化物膜用于半导体层108，可以降低半导体层108中的缺陷态密度，由此可以实现可靠性高的半导体装置。
半导体层108具有越高的结晶性，该膜中的缺陷态密度越低。另一方面，通过使用结晶性低的金属氧化物膜，可以实现能够流过大电流的晶体管。
在利用溅射法形成金属氧化物膜时，形成膜时的衬底温度(载物台温度)越高，金属氧化物膜的结晶性可以越提高。相对于在形成膜中使用的成膜气体整体的氧气体的流量比例(也称为氧流量比)越高，金属氧化物膜的结晶性越提高。如此，可以通过衬底温度及成膜气体中的氧流量比控制所形成的金属氧化物膜的结晶性。
<结构实例1-2>
图1B是晶体管10A的截面示意图。晶体管10A与上述晶体管10的不同之处主要在于导电 层106的存在。
导电层106包括隔着绝缘层103与半导体层108、绝缘层110、金属氧化物层114及导电层112重叠的区域。导电层106被用作第一栅电极(也称为背栅电极)。绝缘层103被用作第一栅极绝缘层。此时，导电层112被用作第二栅电极(也称为顶栅电极)，绝缘层110被用作第二栅极绝缘层。
例如，在对导电层112及导电层106施加相同的电位时，可以增大在处于开启状态的晶体管10A中流过的电流。此外，在晶体管10A中，可以对导电层112和导电层106中的一个供应控制阈值电压的电位，对导电层112和导电层106中的另一个供应控制晶体管10A的开启/关闭状态的电位。另外，通过将导电层112和导电层106中的一个电连接到源极，可以使晶体管10A的电特性稳定。
绝缘层103具有从导电层106一侧层叠有绝缘膜103a、绝缘膜103b及绝缘膜103c的叠层结构。绝缘膜103a与导电层106接触。绝缘膜103c与半导体层108接触。
被用作第一栅极绝缘层的绝缘层103优选满足如下特征中的至少一个，更优选满足如下特征的全部：耐压高，低应力，不容易释放氢及水，缺陷少，抑制包含在导电层106中的金属元素的扩散。
绝缘膜103a优选为防止来自这些膜的下方的杂质的扩散的致密膜。绝缘膜103a优选能够阻挡包含在导电层106中的金属元素。因此，绝缘膜103a可以使用在与绝缘膜103b和 绝缘膜103c中的任一方或双方相比沉积速度更低的条件下形成的绝缘膜。
<结构实例1-3>
图2A是晶体管10B的截面示意图。晶体管10B与上述晶体管10的不同之处主要在于半导体层108的结构。
晶体管10B所包括的半导体层108具有从绝缘层103一侧层叠有半导体层108a及半导体层108b的叠层结构。半导体层108a及半导体层108b的每一个优选使用金属氧化物膜。
注意，为了方便起见，半导体层108a所包括的低电阻区域及半导体层108b所包括的低电阻区域总称为低电阻区域108n，以相同的阴影线示出。实际上，由于半导体层108a和半导体层108b的组成等不同，所以有时低电阻区域108n的电阻率、载流子浓度、氧空位量、氢浓度或杂质浓度等不同。
半导体层108b与半导体层108a的顶面及绝缘层110的底面接触。作为半导体层108b，可以使用上述结构实例1-1所示的能够用于半导体层108的金属氧化物膜。
另一方面，半导体层108a可以使用M的原子个数比高于半导体层108b的金属氧化物膜。尤其是，优选将包含铟、镓及锌且镓的原子个数比高于半导体层108b的金属氧化物膜用于半导体层108a。
镓与氧的键合力高于铟，因此在镓的原子个数比高的金属氧化物膜用于半导体层108a时，不容易形成氧空位。因在半导体层108a中存在很多氧空位导致晶体管的电特性及可靠性的下降。因此，当作为半导体层108a使用镓的原子个数比高于半导体层108b的金属氧化物膜时，可以实现电特性良好且可靠性高的晶体管10B。
具体而言，半导体层108a可以使用包含铟、镓及锌且具有镓的原子个数比高于半导体层108b且铟的原子个数比低于半导体层108b的区域的金属氧化物膜形成。换言之，半导体层108b可以使用包括与半导体层108a相比铟的原子个数比高且镓的原子个数比低的区域的金属氧化物膜。
作为半导体层108a，优选使用包括锌的原子个数比等于半导体层108b的区域或者锌的原子个数比低于半导体层108b的区域的金属氧化物膜。
例如，作为半导体层108a，可以使用金属元素的原子个数比为In：Ga：Zn＝1：1：1、In：Ga：Zn＝1：3：2、In：Ga：Zn＝1：3：4、In：Ga：Zn＝1：3：6、In：Ga：Zn＝2：2：1或其附近的金属氧化物膜。
典型的是，作为半导体层108a优选使用金属元素的原子个数比为In：Ga：Zn＝1：1：1或其附近的金属氧化物膜，作为半导体层108b优选使用金属元素的原子个数比为In：Ga：Zn＝4：2：3、In：Ga：Zn＝5：1：6或其附近的金属氧化物膜。
或者，优选将不包含镓的金属氧化物膜用于半导体层108b。例如，优选将包含铟及锌的氧化物用于半导体层108b。此时，可以使用金属元素的原子个数比例如为In：Zn＝2：3、In：Zn＝4：1或其附近的金属氧化物膜。
当作为半导体层108a使用不容易产生氧空位的金属氧化物膜时，可以降低上述NBTIS测试中的劣化。
在图2A所示的晶体管10B中作为位于绝缘层103一侧的半导体层108a使用镓的含量较大的金属氧化物膜，由此降低半导体层108中的氧空位。再者，作为位于绝缘层110一侧的半导体层108b使用镓的含有率低或不包含镓的金属氧化物膜，由此半导体层108与绝缘层110的界面缺陷密度得到降低。因此，晶体管10B具有极高的电特性及极高的可靠性。
这里，半导体层108b优选形成为比半导体层108a薄。即使半导体层108b例如为0.5nm以上且10nm以下的极薄的膜，也可以降低与绝缘层110的界面缺陷密度。另一方面，使不容易产生氧空位的半导体层108a相对厚，由此可以实现更高的可靠性的晶体管。
例如，半导体层108a的厚度可以为半导体层108b的厚度的1.5倍以上且20倍以下，优选为2倍以上且15倍以下，更优选为3倍以上且10倍以下。半导体层108b的厚度优选为0.5nm以上且30nm以下，优选为1nm以上且20nm以下，更优选为2nm以上且10nm以下。
作为半导体层108a及半导体层108b的每一个优选使用上述具有结晶性的金属氧化物膜。作为半导体层108a及半导体层108b的双方可以使用结晶性高的金属氧化物膜或结晶性低的金属氧化物膜。或者，半导体层108a及半导体层108b也可以具有不同的结晶性。例如，半导体层108a的结晶性可以比半导体层108b高，或者半导体层108b的结晶性可以比半导体层108a高。用于半导体层108a及半导体层108b的每一个的金属氧化物膜的结晶性可以基于所要求的晶体管的电特性及可靠性以及沉积装置等的规格决定。
<结构实例1-4>
图2B是晶体管10C的截面示意图。晶体管10C是对上述结构实例1-3(图2A)所示的晶体管10B包括上述结构实例1-2(图1B)所示的晶体管10A所包括的导电层106的例子。
通过采用这种结构，可以实现具有良好的电特性及极高的可靠性的晶体管。
〈结构实例1-5〉
图3A是晶体管10D的截面示意图。晶体管10D与上述晶体管10的不同之处主要在于绝缘层110的结构。
绝缘层110具有从绝缘层103一侧依次层叠有绝缘膜110a、绝缘膜110b及绝缘膜110c的叠层结构。绝缘膜110a具有与半导体层108的沟道形成区域接触的区域。绝缘膜110c具有与金属氧化物层114接触的区域。绝缘膜110b位于绝缘膜110a与绝缘膜110c之间。
绝缘膜110a、绝缘膜110b及绝缘膜110c优选分别为包含氧化物的绝缘膜。此时，绝缘膜110a、绝缘膜110b及绝缘膜110c优选在同一沉积装置中连续形成。
作为绝缘膜110a、绝缘膜110b及绝缘膜110c，例如可以使用包含氧化硅膜、氧氮化硅膜、氮氧化硅膜、氧化铝膜、氧化铪膜、氧化钇膜、氧化锆膜、氧化镓膜、氧化钽膜、氧化镁膜、氧化镧膜、氧化铈膜和氧化钕膜中的一种以上的绝缘层。
与半导体层108接触的绝缘层110优选具有氧化物绝缘膜的叠层结构。此外，绝缘层110更优选具有含有超过化学计量组成的氧的区域。换言之，绝缘层110包含能够释放氧的绝缘膜。例如，通过在氧气氛下形成绝缘层110；通过形成绝缘层110之后在氧气氛下进行 热处理；通过形成绝缘层110之后在氧气氛下进行等离子体处理等；或者通过在绝缘层110 上在氧气氛下形成氧化物膜等，可以将氧供应到绝缘层110中。此外，在上述供应氧的各处理中，既可以使用氧化气体(例如，一氧化二氮、臭氧等)而代替氧，也可以除了氧之外还使用该氧化气体。
例如可以利用溅射法、CVD法、真空蒸镀法、PLD法、ALD法等形成绝缘膜110a、绝缘膜110b及绝缘膜110c。作为CVD法有等离子体CVD法、热CVD法等。
尤其是，优选利用等离子体CVD法形成绝缘膜110a、绝缘膜110b及绝缘膜110c。
绝缘膜110a由于形成于半导体层108上，所以优选为尽可能在不给半导体层108带来损伤的条件下形成的膜。例如，可以在沉积速度(也称为沉积率)充分低的条件下形成。
例如，在作为绝缘膜110a利用等离子体CVD法形成氧氮化硅膜时，通过在低功率的条件下形成，可以使给半导体层108带来的损伤极小。
作为用于氧氮化硅膜的形成的成膜气体例如可以使用包含硅烷、乙硅烷等含硅的沉积气体以及氧、臭氧、一氧化二氮、二氧化氮等氧化气体的源气体。此外，除了源气体以外也可以包含氩、氦或氮等稀释气体。
例如，通过减小相对于成膜气体的总流量的沉积气体的流量的比例(以下，简称为流量比)，可以降低沉积速度，因此可以形成致密且缺陷少的膜。
绝缘膜110b优选为在其沉积速度比绝缘膜110a高的条件下形成的膜。由此，可以提高生产率。
例如，当采用与绝缘膜110a相比增加沉积气体的流量比的条件时，绝缘膜110b可以在提高沉积速度的条件下形成。
绝缘膜110c优选为其表面缺陷得到降低且不容易吸附水等包含在大气中的杂质的极为致密的膜。例如，与绝缘膜110a同样地，可以在沉积速度充分低的条件下形成。
由于绝缘膜110c形成于绝缘膜110b上，所以与绝缘膜110a相比在形成绝缘膜110c时给半导体层108带来的影响很小。因此，绝缘膜110c可以与绝缘膜110a相比在高功率的条件下形成。通过降低沉积气体的流量比且在较高的功率下形成，可以实现致密且其表面缺陷得到降低的膜。
换言之，可以将在绝缘膜110b的沉积速度最高且绝缘膜110a、绝缘膜110c的沉积速度依次降低的条件下形成的叠层膜用于绝缘层110。此外，在绝缘层110中，在湿蚀刻或干蚀刻的同一条件下，绝缘膜110b的蚀刻速度最高，绝缘膜110a、绝缘膜110c的蚀刻速度依次降低。
绝缘膜110b的厚度优选形成为比绝缘膜110a及绝缘膜110c厚。通过使沉积速度最快的绝缘膜110b形成得厚，可以缩短绝缘层110的形成工序所需要的时间。
这里，由于绝缘膜110a与绝缘膜110b的边界及绝缘膜110b与绝缘膜110c的边界有时不清楚，所以在图3A等中以虚线表示这些边界。注意，由于绝缘膜110a与绝缘膜110b的膜密度不同，所以有时在绝缘层110的截面的透射电子显微镜图像等中，以对比度的不同而可以观察到这些边界。同样地，有时以对比度的不同而可以观察到绝缘膜110b和绝缘膜110c的边界。
在本发明的一个方式的晶体管10D中，作为半导体层108优选使用镓的含量小的金属氧化物膜或不包含镓的金属氧化物膜。并且，作为与半导体层108的顶面接触的绝缘膜110a，优选使用通过给半导体层108带来的损伤得到降低的沉积方法形成的膜。因此，可以降低半导体层108与绝缘层110的界面的缺陷态密度，由此晶体管10D可以具有高可靠性。
〈结构实例1-6〉
图3B是晶体管10E的截面示意图。晶体管10E是对上述结构实例1-5(图3A)所示的晶体 管10D设置上述结构实例1-2(图1B)所示的晶体管10A所包括的导电层106的例子。
通过采用这种结构，可以实现具有良好的电特性及极高的可靠性的晶体管。
此外，结构实例1-5所示的晶体管10D及结构实例1-6所示的晶体管10E也可以包括结构实例1-3所示的晶体管10B所包括的具有叠层结构的半导体层108。由此，可以实现电特性良好且可靠性高的晶体管。
[结构实例2]
以下，对更具体的晶体管的结构实例进行说明。
〈结构实例2-1〉
图4A是晶体管100的俯视图。图4B是沿着图4A所示的点划线A1-A2切断的截面图，图4C是沿着图4A所示的点划线B1-B2切断的截面图。注意，在图4A中，省略晶体管100的构成要素的一部分(栅极绝缘层等)。点划线A1-A2方向相当于沟道长度方向，点划线B1-B2方向相当于沟道宽度方向。在后面的晶体管的俯视图中也与图4A同样地省略构成要素的一部分。
晶体管100设置在衬底102上，并包括绝缘层103、半导体层108、绝缘层110、金属氧化物层114、导电层112、绝缘层118等。岛状的半导体层108设置在绝缘层103上。绝缘层110以与绝缘层103的顶面及半导体层108的顶面及侧面接触的方式设置。金属氧化物层114及导电层112依次设置在绝缘层110上，并具有与半导体层108重叠的部分。绝缘层118以覆盖绝缘层110的顶面、金属氧化物层114的侧面及导电层112的顶面的方式设置。
绝缘层103具有从衬底102一侧层叠有绝缘膜103a、绝缘膜103b及绝缘膜103c的叠层结构。绝缘层110具有从半导体层108一侧层叠有绝缘膜110a、绝缘膜110b及绝缘膜110c的叠层结构。
如图4A及图4B所示，晶体管100也可以在绝缘层118上包括导电层120a及导电层120b。导电层120a及导电层120b被用作源电极及漏电极。导电层120a及导电层120b通过设置在绝缘层118及绝缘层110中的开口部141a及开口部141b与低电阻区域108n电连接。
导电层112的一部分被用作栅电极。绝缘层110的一部分被用作栅极绝缘层。晶体管100是在半导体层108上设置有栅电极的所谓顶栅晶体管。
导电层112及金属氧化物层114加工为具有大致一致的顶面形状。
在本说明书等中，“顶面形状大致一致”是指叠层中的每一个层的边缘的至少一部分重叠。例如，是指上层及下层的一部或全部通过同一的掩模图案被加工的情况。但是，实际上有边缘不重叠的情况，例如，上层位于下层的内侧或者上层位于下层的外侧，这种情况也可以说“顶面形状大致一致”。
位于绝缘层110与导电层112之间的金属氧化物层114被用作防止绝缘层110所包含的氧扩散到导电层112一侧的阻挡膜。再者，金属氧化物层114还被用作防止导电层112所包含的氢或水扩散到绝缘层110一侧的阻挡膜。金属氧化物层114例如优选使用至少与绝缘层110相比不容易使氧及氢透过的材料。
借助于金属氧化物层114，即使将如铝或铜等容易抽吸氧的金属材料用于导电层112，也可以防止氧从绝缘层110扩散到导电层112。此外，即使导电层112包含氢，也可以防止氢从导电层112通过绝缘层110扩散到半导体层108。其结果是，可以使半导体层108的沟道形成区域中的载流子密度极低。
作为金属氧化物层114，可以使用绝缘材料或导电材料。当金属氧化物层114具有绝缘性时，该金属氧化物层114被用作栅极绝缘层的一部分。另一方面，当金属氧化物层114具有导电性时，该金属氧化物层114被用作栅电极的一部分。
尤其是，作为金属氧化物层114，优选使用其介电常数比氧化硅高的绝缘材料。尤其是，优选使用氧化铝膜、氧化铪膜或铝酸铪膜等，因为可以降低驱动电压。
作为金属氧化物层114，例如可以使用氧化铟、铟锡氧化物(ITO)或含有硅的铟锡氧化物(ITSO)等导电氧化物。尤其是，优选使用包含铟的导电氧化物，因为其导电性高。
此外，作为金属氧化物层114，优选使用包含一个以上的与半导体层108相同的元素的氧化物材料。尤其是，优选使用可应用于上述半导体层108的氧化物半导体材料。此时，通过使用利用与半导体层108相同的溅射靶材而形成的金属氧化物膜作为金属氧化物层114，可以共用设备，所以这是优选的。
此外，金属氧化物层114优选利用溅射装置形成。例如，在利用溅射装置形成氧化物膜时，通过在包含氧气体的气氛下形成该氧化物膜，可以适当地对绝缘层110或半导体层108中添加氧。
另外，也可以在形成可用于金属氧化物层114的金属氧化物膜并对绝缘层110及半导体层108供应氧之后去除该金属氧化物膜。另外，在不需要时也可以不设置金属氧化物层114或可用于金属氧化物层114的金属氧化物膜。
半导体层108包括与导电层112重叠的区域及夹着该区域的一对低电阻区域108n。半导体层108的与导电层112重叠的区域被用作晶体管100的沟道形成区域。一对低电阻区域108n被用作晶体管100的源区域及漏区域。
此外，低电阻区域108n也可以说是与沟道形成区域相比电阻更低的区域、载流子浓度更高的区域、氧空位密度更高的区域、杂质浓度更高的区域或呈现n型的区域。
半导体层108的低电阻区域108n也可以是包含杂质元素的区域。作为该杂质元素，例如，可以举出氢、硼、碳、氮、氟、磷、硫、砷、铝或稀有气体元素等。作为稀有气体元素的典型例子，也可以包含氦、氖、氩、氪及氙等。特别是，优选包含硼或磷。此外，也可以包含这些元素中的两种以上。
如后面说明，可以以导电层112为掩模通过绝缘层110对低电阻区域108n添加杂质。
低电阻区域108n优选包含杂质浓度为1×1019atoms/cm3以上且1×1023atoms/cm3以下，优选为5×1019atoms/cm3以上且5×1022atoms/cm3以下，更优选为1×1020atoms/cm3以上且1×1022atoms/cm3以下的区域。
例如，可以利用二次离子质谱分析技术(SIMS：Secondary Ion MassSpectrometry)、X射线光电子能谱技术(XPS：X-ray Photoelectron Spectroscopy)等分析技术分析出低电阻区域108n所包含的杂质的浓度。在利用XPS分析技术的情况下，通过组合来自表面一侧或背面一侧的离子溅射和XPS分析，可以得知深度方向上的浓度分布。
此外，低电阻区域108n中的杂质元素优选在被氧化的状态下存在。例如，作为杂质元素，优选使用硼、磷、镁、铝、硅等容易被氧化的元素。这种容易被氧化的元素可以在与半导体层108中的氧键合而被氧化了的状态下稳定地存在，因此，即使在后面的工序中被施加高温(例如为400℃以上、600℃以上、800℃以上)，也可以抑制脱离。此外，杂质元素夺取半导体层108中的氧，由此在低电阻区域108n中产生很多氧空位。该氧空位与膜中的氢键合而成为载流子供给源，使得低电阻区域108n成为极低电阻状态。
例如，在使用硼作为杂质元素的情况下，包含在低电阻区域108n中的硼以与氧键合的状态存在。通过在XPS分析中观察到起因于B2O3键合的光谱峰可以确认这一点。此外，在XPS分析中，观察不到起因于硼元素单独存在的状态的光谱峰或者其峰强度极小到埋在观察到检测下限附近的背景噪声中的程度。
绝缘层110包括与半导体层108的沟道形成区域接触的区域，即与导电层112重叠的区域。此外，绝缘层110包括与半导体层108的低电阻区域108n接触且不与导电层112重叠的区域。
绝缘层110的与低电阻区域108n重叠的区域有时包含上述杂质元素。此时，与低电阻区域108n同样地，绝缘层110中的杂质元素也优选在与氧键合的状态下存在。这种容易被氧化的元素可以在与绝缘层110中的氧键合而被氧化了的状态下稳定地存在，因此，即使在后面的工序中被施加高温，也可以抑制脱离。尤其是，在绝缘层110中含有能够通过加热脱离的氧(也称为过剩氧)的情况下，该过剩氧与杂质元素键合而被稳定化，由此可以抑制氧从绝缘层110供应给低电阻区域108n。此外，由于包含被氧化的杂质元素的绝缘层110的一部分中不容易扩散氧，所以抑制氧从绝缘层110的上方通过该绝缘层110供应给低电阻区域108n，也可以防止低电阻区域108n的高电阻化。
绝缘层118被用作保护晶体管100的保护层。作为绝缘层110，例如可以使用氧化物或氮化物等无机绝缘材料。更具体而言，可以使用氧化硅、氧氮化硅、氮化硅、氮氧化硅、氧化铝、氧氮化铝、氮化铝、氧化铪、铝酸铪等无机绝缘材料。
〈结构实例2-2〉
图5A是晶体管100A的俯视图，图5B是晶体管100A的沟道长度方向的截面图，图5C是晶体管100A的沟道宽度方向的截面图。
晶体管100A与结构实例2-1的不同之处主要在于在衬底102与绝缘层103之间包括导电层106。导电层106包括与半导体层108及导电层112重叠的区域。
在晶体管100A中，导电层112被用作第二栅电极(也称为顶栅电极)，导电层106被用作第一栅电极(也称为底栅电极)。此外，绝缘层110的一部分被用作第二栅极绝缘层，绝缘层103的一部分被用作第一栅极绝缘层。
半导体层108的与导电层112及导电层106中的至少一个重叠的部分被用作沟道形成区域。下面，为了便于说明，有时将半导体层108的与导电层112重叠的部分称为沟道形成区域，但是实际上有时沟道还形成在不与导电层112重叠而与导电层106重叠的部分(包括低电阻区域108n的部分)。
此外，如图5C所示，导电层106可以通过设置在金属氧化物层114、绝缘层110以及绝缘层103中的开口部142电连接到导电层112。由此，可以对导电层106和导电层112供应同一电位。
作为导电层106，可以使用与导电层112、导电层120a或导电层120b相同的材料。尤其是，当将包含铜的材料用于导电层106时，可以降低布线电阻，所以是优选的。
此外，如图5A及图5C所示，优选在沟道宽度方向上导电层112及导电层106突出到半导体层108端部的外侧。此时，如图5C所示，导电层112及导电层106隔着绝缘层110及绝缘层103覆盖整个半导体层108的沟道宽度方向。
通过采用上述结构，可以利用由一对栅电极产生的电场电围绕半导体层108。此时，尤其优选对导电层106和导电层112供应同一电位。由此，可以有效地施加用来感生半导体层108中的沟道的电场，而可以增大晶体管100A的通态电流。因此，可以实现晶体管100A的微型化。
此外，导电层112也可以不与导电层106连接。此时，可以对一对栅电极中的一个供应固定电位，对另一个供应用来驱动晶体管100A的信号。此时，可以通过利用供应给一个栅电极的电位控制用另一个栅电极驱动晶体管100A时的阈值电压。
另外，导电层106也可以与导电层120a或导电层120b电连接。此时，采用导电层120a或导电层120b通过设置有绝缘层118、绝缘层110及绝缘层103中的开口部电连接到导电层106的结构即可。
〈结构实例2-3〉
图6A是晶体管100B的俯视图，图6B是晶体管100B的沟道长度方向的截面图，图6C是晶体管100B的沟道宽度方向的截面图。
晶体管100B与结构实例2-1所示的晶体管100的不同之处主要在于绝缘层110的结构及绝缘层116的存在。
绝缘层110加工为具有与导电层112及金属氧化物层114的顶面形状大致一致的顶面形状。绝缘层110例如可以通过使用用来加工导电层112及金属氧化物层114的抗蚀剂掩模形成。
绝缘层116以与半导体层108的不由导电层112、金属氧化物层114及绝缘层110覆盖的顶面及侧面接触的方式设置。绝缘层116以覆盖绝缘层103的顶面、绝缘层110的侧面、金属氧化物层114的侧面及导电层112的顶面及侧面的方式设置。
绝缘层116具有使低电阻区域108n低电阻化的功能。绝缘层116使用通过形成绝缘层116时或形成之后进行加热对低电阻区域108n中供应杂质的绝缘膜形成。或者，可以使用通过在形成绝缘层116时或形成之后进行加热，能够在低电阻区域108n中产生氧空位的绝缘膜形成。
例如，作为绝缘层116，可以使用被用作对低电阻区域108n供应杂质的供应源的绝缘膜。此时，绝缘层116优选为通过加热释放氢的膜。当这种绝缘层116以与半导体层108接触的方式形成，可以对低电阻区域108n供应氢等杂质，由此可以使低电阻区域108n低电阻化。
绝缘层116优选为使用包含氢元素等杂质元素的成膜气体形成的膜。此外，绝缘层 116的沉积温度越低，越可以有效地对半导体层108供应很多杂质元素。绝缘层116的沉积温度例如可以为200℃以上且500℃以下，优选为220℃以上且450℃以下，更优选为230℃以上且400℃以下。
当在进行加热的同时在减压下形成绝缘层116时，可以促进从半导体层108中的成为低电阻区域108n的区域脱离氧。当对形成很多氧空位的半导体层108供应氢等杂质时，提高低电阻区域108n中的载流子密度，可以进一步有效地使低电阻区域108n低电阻化。
作为绝缘层116，例如可以适当地使用氮化硅、氮氧化硅、氧氮化硅、氮化铝、氮氧化铝等含氮化物的绝缘膜。尤其是，氮化硅具有对氢及氧的阻挡性，因此可以防止从外部向半导体层的氢的扩散及从半导体层向外部的氧的脱离的双方，由此可以实现可靠性高的晶体管。
绝缘层116可以为具有吸收半导体层108中的氧且产生氧空位的功能的绝缘膜。尤其是，作为绝缘层116例如优选使用氮化铝等金属氮化物。
此外，在使用金属氮化物的情况下，优选使用铝、钛、钽、钨、铬或钌的氮化物。例如，特别优选包含铝或钛。例如，关于利用使用铝作为溅射靶材且使用包含氮的气体作为成膜气体的反应性溅射法形成的氮化铝膜，通过适当地控制相对于成膜气体的总流量的氮气的流量比，可以形成兼具极高绝缘性及对氢或氧的极高阻挡性的膜。因此，通过与半导体层接触地设置包含这种金属氮化物的绝缘膜，不但可以实现半导体层的低电阻化而且还可以有效地防止氧从半导体层脱离或者氢扩散到半导体层。
在使用氮化铝作为金属氮化物的情况下，包含该氮化铝的绝缘层的厚度优选为5nm以上。就算是这么薄的膜，也可以兼具对氢及氧的高阻挡性及使半导体层低电阻化的功能。此外，对该绝缘层的厚度没有限制，但是考虑到生产率，优选为500nm以下，更优选为200nm以下，进一步优选为50nm以下。
在使用氮化铝膜作为绝缘层116的情况下，优选使用其组成式满足AlNx(x为大于0且2以下的实数，x优选为大于0.5且1.5以下的实数)的膜。因此，可以形成具有高绝缘性及高热传导率的膜，由此可以提高在驱动晶体管100B时产生的热的散热性。
或者，作为绝缘层116，可以使用氮化铝钛膜、氮化钛膜等。
由于这种绝缘层116以与低电阻区域108n接触的方式设置，因此绝缘层116吸收低电阻区域108n中的氧，可以在低电阻区域108n中产生氧空位。此外，当形成这种绝缘层116之后进行加热处理时，可以在低电阻区域108n中形成更多的氧空位，可以进一步降低电阻。在作为绝缘层116使用包含金属氧化物的膜的情况下，绝缘层116吸收半导体层108中的氧，由此有时在绝缘层116与低电阻区域108n之间形成包括包含在绝缘层116中的金属元素(例如铝)的氧化物的层。
这里，在作为半导体层108使用含铟的金属氧化物膜的情况下，有时在低电阻区域108n的绝缘层116一侧的界面附近形成析出氧化铟的区域或铟浓度高的区域。由此，可以形成极低的电阻的低电阻区域108n。这种区域例如有时通过X射线光电子能谱(XPS：X-rayPhotoelectron Spectroscopy)等分析法观察。
注意，虽然在此示出将绝缘层116用作使半导体层108的一部分低电阻化的膜的例子，但是也可以通过将绝缘层118接触于半导体层108的一部分来使半导体层108的一部分低电阻化。也就是说，也可以采用不设置绝缘层116的结构。此时，作为接触于半导体层108的一部分的绝缘层118，也可以使用氧化硅膜、氧氮化硅膜等包含氧化物的绝缘膜。
〈结构实例2-4〉
图7A是晶体管100C的俯视图，图7B是晶体管100C的沟道长度方向的截面图，图7C是晶体管100C的沟道宽度方向的截面图。
晶体管100C是对结构实例2-3所示的晶体管100B设置结构实例2-2所示的被用作第一栅电极的导电层106的例子。
通过采用这种结构，可以实现通态电流高的晶体管。或者，可以提供能够控制阈值电压的晶体管。
[结构实例2的变形例1]
虽然在上述结构实例2-1至2-4中半导体层108为单层，但是半导体层108优选具有层叠半导体层108a及半导体层108b的叠层结构。
图8A所示的晶体管100_a是结构实例2-1所示的晶体管100的半导体层108具有叠层结构的例子。在图8A中，在点划线的左侧示出沟道长度方向的截面，在点划线的右侧示出沟道宽度方向的截面。
同样地，图8B所示的晶体管100A_a、图8C所示的晶体管100B_a及图8D所示的晶体管100C_a为晶体管100A、晶体管100B及晶体管100C的半导体层108的每一个具有叠层结构的例子。
[结构实例2的变形例2]
如上所述，可以在氧供应给绝缘层110之后去除位于绝缘层110与导电层112之间的金属氧化物层114。或者，也可以采用不使用金属氧化物层114的结构。
图9A所示的晶体管100_b为去除了或不使用图8A所示的晶体管100_a中的金属氧 化物层114的例子。
同样地，图9B所示的晶体管100A_b、图9C所示的晶体管100B_b及图9D所示的晶体 管100C_b分别为去除了或不使用晶体管100A_a、晶体管100B_a及晶体管100C_a中的金属氧 化物层114的例子。
[结构实例2的变形例3]
如上所述，晶体管100B及晶体管100C也可以采用不设置绝缘层116而绝缘层118接触于半导体层108的一部分的结构。
图10A所示的晶体管100B_c及图10B所示的晶体管100C_c分别是在晶体管100B及晶体管100C中不设置绝缘层116的例子。另外，图10C所示的晶体管100B_d及图10D所示的晶体管100C_d各自是不包括绝缘层116及金属氧化物层114的例子。
[制造方法实例1]
以下，对本发明的一个方式的晶体管的制造方法的例子进行说明。这里，以结构实例2-2所示的晶体管100A为例进行说明。
构成半导体装置的薄膜(绝缘膜、半导体膜、导电膜等)可以利用溅射法、化学气相沉积(CVD：Chemical Vapor Deposition)法、真空蒸镀法、脉冲激光沉积(PLD：PulsedLaser Deposition)法、原子层沉积(ALD：Atomic Layer Deposition)法等形成。作为CVD法有等离子体增强化学气相沉积(PECVD：Plasma Enhanced CVD)法、热CVD法等。此外，作为热CVD法之一，有有机金属化学气相沉积(MOCVD：Metal Organic CVD)法。
此外，构成半导体装置的薄膜(绝缘膜、半导体膜、导电膜等)可以利用旋涂法、浸渍法、喷涂法、喷墨法、分配器法、丝网印刷法、胶版印刷法、刮刀(doctor knife)法、狭缝式涂布法、辊涂法、帘式涂布法、刮刀式涂布法等方法形成。
此外，当对构成半导体装置的薄膜进行加工时，可以利用光刻法等进行加工。除了上述方法以外，还可以利用纳米压印法、喷砂法、剥离法等对薄膜进行加工。此外，可以利用金属掩模等遮蔽掩模的形成方法直接形成岛状的薄膜。
光刻法典型地有如下两种方法。一个是在要进行加工的薄膜上形成抗蚀剂掩模，通过蚀刻等对该薄膜进行加工，并去除抗蚀剂掩模的方法。另一个是在形成感光性薄膜之后，进行曝光及显影来将该薄膜加工为所希望的形状的方法。
在光刻法中，作为用于曝光的光，例如可以使用i线(波长为365nm)、g线(波长为436nm)、h线(波长为405nm)或将这些光混合而成的光。此外，还可以使用紫外光、KrF激光或ArF激光等。此外，也可以利用液浸曝光技术进行曝光。作为用于曝光的光，也可以使用极紫外光(EUV：Extreme Ultra-Violet)或X射线。此外，也可以使用电子束代替用于曝光的光。当使用极紫外光、X射线或电子束时，可以进行极其微细的加工，所以是优选的。此外，在通过电子束等光束的扫描进行曝光时，不需要光掩模。
作为薄膜的蚀刻方法，可以利用干蚀刻法、湿蚀刻法及喷砂法等。
图11A至图13B各自示出晶体管100A的制造工序的各阶段的沟道长度方向及沟道宽度方向的截面。
〈导电层106的形成>
在衬底102上形成导电膜，对其进行蚀刻加工形成被用作栅电极的导电层106(图11A)。
此时，如图11A所示，导电层106的端部优选以具有锥形形状的方式进行加工。由此，可以提高接着形成的绝缘层103的台阶覆盖性。
当将成为导电层106的导电膜使用含铜的导电膜时，可以减少布线电阻。例如在制造大型显示装置或分辨率高的显示装置的情况下优选使用含铜的导电膜。即使作为导电层106使用含铜的导电膜，也可以由绝缘层103抑制铜扩散到半导体层108一侧，由此可以得到可靠性高的晶体管。
<绝缘层103的形成>
接着，以覆盖衬底102及导电层106的方式形成绝缘层103(图11B)。绝缘层103可以利用PECVD法、ALD法、溅射法等形成。
这里，绝缘层103通过层叠绝缘膜103a、绝缘膜103b及绝缘膜103c形成。
尤其是，构成绝缘层103的各绝缘膜优选利用PECVD法形成。关于绝缘层103的形成方法可以参照上述结构实例1的记载。
在形成绝缘层103之后，也可以对绝缘层103进行氧供应处理。例如，可以在氧气氛下进行等离子体处理或加热处理等。或者，也可以利用等离子体离子掺杂法或离子注入法对绝缘层103供应氧。
〈半导体层108的形成〉
接着，在绝缘层103上形成金属氧化物膜108f(图11C)。
金属氧化物膜108f优选通过使用金属氧化物靶材的溅射法形成。
金属氧化物膜108f优选为缺陷尽可能少的致密的膜。金属氧化物膜108f优选为高纯度的膜，其中尽可能降低氢及水等杂质。尤其是，作为金属氧化物膜108f，优选使用具有结晶性的金属氧化物膜。
在形成金属氧化物膜时，也可以混合氧气体和惰性气体(例如，氦气体、氩气体、氙气体等)。注意，在形成金属氧化物膜时的成膜气体整体中所占的氧气体的比例(以下，也称为氧流量比)越高，金属氧化物膜的结晶性可以越高，可以实现具有高可靠性的晶体管。另一方面，氧流量比越低，金属氧化物膜的结晶性越低，可以实现通态电流(on-statecurrent)高的晶体管。
在形成金属氧化物膜时，随着衬底温度变高，可以形成结晶性更高的致密的金属氧化物膜。另一方面，随着衬底温度变低，可以形成结晶性更低且导电性更高的金属氧化物膜。
金属氧化物膜在衬底温度为室温以上且250℃以下，优选为室温以上且200℃以下，更优选为室温以上且140℃以下的条件下形成。例如，衬底温度优选为室温以上且低于140℃，由此可以提高生产性。通过在衬底温度为室温或不进行意图性的加热的状态下形成金属氧化物膜时，可以降低结晶性。
在形成金属氧化物膜108f之前，优选进行用来脱离在绝缘层103的表面吸附的水、氢、有机物等的处理和对绝缘层103供应氧的处理中的至少一个。例如，可以在减压气氛下以70℃以上且200℃以下的温度进行加热处理。或者，也可以进行含氧的气氛下的等离子体处理。或者，通过进行包含一氧化二氮(N2O)等含氧化性气体的气氛下的等离子体处理，也可以将氧供应给绝缘层103。当进行使用一氧化二氮气体的等离子体处理时，可以适当地去除绝缘层103的表面的有机物且可以将氧供应给绝缘层103。优选的是，在这种处理之后，以不使绝缘层103的表面暴露于大气的方式连续地形成金属氧化物膜108f。
注意，在半导体层108具有层叠多个半导体层的叠层结构的情况下，优选的是，在形成下方的金属氧化物膜之后，以不使其表面暴露于大气的方式连续地形成上方的金属氧化物膜。
接着，通过部分地蚀刻金属氧化物膜108f，形成岛状的半导体层108(图11D)。
金属氧化物膜108f通过湿蚀刻法及/或干蚀刻法进行加工。此时，有时不与半导体层108重叠的绝缘层103的一部分被蚀刻来变薄。例如，有时通过蚀刻消失绝缘层103的绝缘膜103c，露出绝缘膜103b的表面。
这里，优选在形成金属氧化物膜108f或将金属氧化物膜108f加工为半导体层108 之后进行加热处理。通过加热处理，可以去除包含在金属氧化物膜108f或半导体层108中或附着在金属氧化物膜108f或半导体层108的表面的氢或水。此外，通过加热处理，有时金属氧化物膜108f或半导体层108的膜质得到提高(例如，缺陷的降低、结晶性的提高等)。
此外，通过加热处理，可以将氧从绝缘层103供应给金属氧化物膜108f或半导体层108。此时，更优选的是，在加工成半导体层108之前进行加热处理。
典型的是，可以在150℃以上且低于衬底的应变点、200℃以上且500℃以下、250℃以上且450℃以下、300℃以上且450℃以下的温度下进行加热处理。
加热处理可以在含稀有气体或氮的气氛下进行。或者，在该气氛中进行加热处理，然后在含氧的气氛中进行加热处理。或者，也可以在干燥空气气氛中进行加热。优选的是，在上述加热处理的气氛中尽可能不包含氢或水等。该加热处理可以使用电炉或RTA(RapidThermal Anneal：气体快速热退火)装置等。通过使用RTA装置，可以缩短加热处理时间。
注意，该加热处理并不一定需要进行。在该工序中不需要进行加热处理，也可以将在后面的工序中进行的加热处理用作在该工序中的加热处理。有时，在后面的工序中的高温下的处理(例如，膜形成工序)等可以用作该工序中的加热处理。
〈绝缘层110的形成>
接着，以覆盖绝缘层103及半导体层108的方式形成绝缘层110(图11E)。
这里，绝缘层110通过层叠绝缘膜110a、绝缘膜110b及绝缘膜110c形成。
尤其是，优选包括在绝缘层110中的各绝缘膜通过PECVD法形成。作为包括在绝缘层110中的各绝缘膜的形成方法，可以参照上述结构实例1的记载。
优选的是，在形成绝缘层110之前对半导体层108的表面进行等离子体处理。通过该等离子体处理，可以降低附着在半导体层108的表面的水等杂质。因此，可以降低半导体层108与绝缘层110的界面的杂质，可以实现具有高可靠性的晶体管。在半导体层108的形成到绝缘层110的形成中半导体层108的表面暴露于大气的情况下，等离子体处理是尤其优选的。等离子体处理可以在氧、臭氧、氮、一氧化二氮或氩等的气氛下进行。等离子体处理与绝缘层110的形成优选以不暴露于大气的方式连续地进行。
在形成绝缘层110之后，优选进行加热处理。通过加热处理，可以去除包含在绝缘层110中或吸附到其表面的氢或水。同时，可以降低绝缘层110中的缺陷。
加热处理的条件可以参照上述记载。
注意，该加热处理并不一定需要进行。在该工序中不需要进行加热处理，也可以将在后面的工序中进行的加热处理用作在该工序中的加热处理。有时，在后面的工序中的高温下的处理(例如，膜形成工序)等可以用作该工序中的加热处理。
〈金属氧化物膜114f的形成>
接着，在绝缘层110上形成金属氧化物膜114f(图12A)。
金属氧化物膜114f例如优选在包含氧的气氛下形成。尤其是，优选在包含氧的气氛下利用溅射法形成。由此，可以在形成金属氧化物膜114f时对绝缘层110供应氧。另外，也可以在形成金属氧化物膜114f时对半导体层108供应氧。
在与上述半导体层108同样通过使用包含金属氧化物的氧化物靶材的溅射法形成金属氧化物膜114f的情况下，可以援用上述记载。
例如，作为金属氧化物膜114f的形成条件，可以作为成膜气体使用氧，通过使用金属靶材的反应性溅射法形成金属氧化物膜。在作为金属靶材例如使用铝的情况下，可以形成氧化铝膜。
当形成金属氧化物膜114f时，引入到沉积装置的沉积室内的成膜气体的总流量中的氧流量的比率(氧流量比)或沉积室内的氧分压越高，越可以增大供应给绝缘层110中的氧量。氧流量比或氧分压例如为50％以上且100％以下，优选为65％以上且100％以下，更优选为80％以上且100％以下，进一步优选为90％以上且100％以下。尤其是，优选将氧流量比设定为100％，来使沉积室中的氧分压尽量接近于100％。
如此，通过在包含氧的气氛下利用溅射法形成金属氧化物膜114f，可以当形成金属氧化物膜114f时在对绝缘层110供应氧的同时防止氧从绝缘层110脱离。其结果是，可以将极多的氧封闭在绝缘层110中。
在形成金属氧化物膜114f之后，优选进行加热处理。通过加热处理，可以将包含在绝缘层110中的氧供应给半导体层108。当在金属氧化物膜114f覆盖绝缘层110的状态下进行加热时，可以防止从绝缘层110向外部脱离氧，可以将多量的氧供应给半导体层108。因此，可以降低半导体层108中的氧空位，因此实现可靠性高的晶体管。
加热处理的条件可以参照上述记载。
注意，该加热处理并不一定需要进行。在该工序中不需要进行加热处理，也可以将在后面的工序中进行的加热处理用作在该工序中的加热处理。有时，在后面的工序中的高温下的处理(例如，膜形成工序)等可以用作该工序中的加热处理。
在金属氧化物膜114f的形成或该加热处理之后，也可以去除金属氧化物膜114f。
〈开口部142的形成>
接着，通过对金属氧化物膜114f、绝缘层110及绝缘层103部分地进行蚀刻，形成到达导电层106的开口部142(图12B)。由此，可以使导电层106与后面形成的导电层112通过开口部142电连接。
<导电层112、金属氧化物层114的形成>
接着，在金属氧化物膜114f上形成将成为导电层112的导电膜112f(图12C)。
作为导电膜112f，优选使用低电阻的金属或低电阻的合金材料。优选的是，导电膜112f使用不容易释放氢且不容易扩散氢的材料形成。此外，作为导电膜112f优选使用不容易氧化的材料。
例如，导电膜112f优选通过使用包含金属或合金的溅射靶材的溅射法形成。
例如，导电膜112f优选为包括不容易氧化且不容易扩散氢的导电膜和低电阻的导电膜的叠层膜。
接着，通过对导电膜112f及金属氧化物膜114f部分地进行蚀刻，形成导电层112及金属氧化物层114。优选使用相同的抗蚀剂掩模对导电膜112f及金属氧化物膜114f进行加工。或者，也可以通过使用被蚀刻过的导电层112作为硬掩模，对金属氧化物膜114f进行蚀刻。
尤其是，作为导电膜112f及金属氧化物膜114f的蚀刻，优选使用湿蚀刻。
由此，可以形成顶面形状大致一致的导电层112及金属氧化物层114。
像这样，当在绝缘层110不被蚀刻而覆盖半导体层108的顶面及侧面以及绝缘层103时，可以防止在蚀刻导电膜112f等时半导体层108以及绝缘层103的一部分被蚀刻而变薄。
<杂质元素的供应处理>
接着，以导电层112为掩模进行通过绝缘层110对半导体层108供应(也称为添加或注入)杂质元素140的处理(图12D)。由此，可以在半导体层108的不被导电层112覆盖的区域中形成低电阻区域108n。此时，优选以在半导体层108的与导电层112重叠的区域中尽可能不供应杂质元素140的方式根据作为掩模的导电层112等的材料及厚度等决定杂质元素140的供应处理的条件。由此，可以在半导体层108的与导电层112重叠的区域中形成杂质浓度得到充分降低的沟道形成区域。
杂质元素140的供应可以适当地使用等离子体掺杂法或离子注入法。通过使用这些方法，可以根据离子加速电压及剂量等以高准确度控制深度方向上的浓度轮廓。通过使用等离子体掺杂法，可以提高生产率。此外，通过使用利用质量分离的离子注入法，可以提高被供应的杂质元素的纯度。
在杂质元素140的供应处理中，优选以半导体层108与绝缘层110的界面、半导体层108中接近该界面的部分或者绝缘层110中接近该界面的部分成为最高浓度的方式控制处理条件。由此，可以将具有最合适的浓度的杂质元素140通过一次的处理供应到半导体层108及绝缘层110的双方。
作为杂质元素140，可以举出氢、硼、碳、氮、氟、磷、硫、砷、铝、镁、硅或稀有气体等。作为稀有气体的典型例，可以举出氦、氖、氩、氪及氙等。尤其是，优选使用硼、磷、铝、镁或硅。
作为杂质元素140的源气体，可以使用包含上述杂质元素的气体。当供应硼时，典型地可以使用B2H6气体或BF3气体等。此外，当供应磷时，典型地可以使用PH3气体等。此外，也可以使用由稀有气体稀释这些源气体的混合气体。
除了上述以外，作为源气体，可以使用CH4、N2、NH3、AlH3、AlCl3、SiH4、Si2H6、F2、HF、H2、(C5H5)2Mg以及稀有气体等。此外，离子源不局限于气体，也可以使用对固体或液体加热而被汽化了的。
通过根据绝缘层110及半导体层108的组成、密度、厚度等设定加速电压或剂量等的条件，可以控制杂质元素140的添加。
当使用离子注入法或等离子体离子掺杂法添加硼时，加速电压例如可以为5kV以上且100kV以下，优选为7kV以上且70kV以下，更优选为10kV以上且50kV以下。此外，剂量例如可以为1×1013ions/cm2以上且1×1017ions/cm2以下，优选为1×1014ions/cm2以上且5×1016ions/cm2以下，更优选为1×1015ions/cm2以上且3×1016ions/cm2以下。
此外，当使用离子注入法或等离子体离子掺杂法添加磷离子时，加速电压例如可以为10kV以上且100kV以下，优选为30kV以上且90kV以下，更优选为40kV以上且80kV以下。此外，剂量例如可以为1×1013ions/cm2以上且1×1017ions/cm2以下，优选为1×1014ions/cm2以上且5×1016ions/cm2以下，更优选为1×1015ions/cm2以上且3×1016ions/cm2以下。
注意，杂质元素140的供应方法不局限于此，例如也可以进行等离子体处理或利用因加热而引起的热扩散的处理等。在采用等离子体处理法的情况下，通过首先在包含所添加的杂质元素的气体气氛下产生等离子体，再进行等离子体处理，可以添加杂质元素。作为产生上述等离子体的装置，可以使用干蚀刻装置、灰化装置、等离子体CVD装置或高密度等离子体CVD装置等。
在本发明的一个方式中，可以将杂质元素140通过绝缘层110供应到半导体层108。由此，即使在半导体层108具有结晶性的情况下，也可以抑制在供应杂质元素140时半导体层108受到的损伤，因此可以抑制结晶性损失。由此，适合用于由结晶性降低导致电阻增大等的情况。
<绝缘层118的形成>
接着，以覆盖绝缘层110、金属氧化物层114及导电层112的方式形成绝缘层118(图13A)。
在沉积温度过高的情况下通过等离子体CVD法形成绝缘层118时，包含在低电阻区域108n等的杂质有可能扩散到包括半导体层108的沟道形成区域的周围部或低电阻区域108n的电阻上升。因此，绝缘层118的沉积温度考虑到这些因素来决定。
例如，绝缘层118优选在沉积温度为150℃以上且400℃以下，优选为180℃以上且360℃以下，更优选为200℃以上且250℃以下的条件下形成。通过以低温形成绝缘层118，即使是沟道长度短的晶体管，也可以具有良好的电特性。
也可以在形成绝缘层118之后进行加热处理。通过该加热处理，有时可以使低电阻区域108n更稳定且低电阻。例如，通过加热处理，可以使杂质元素140适当地扩散而局部性地被均匀化，来得到具有理想的杂质元素的浓度梯度的低电阻区域108n。注意，当加热处理的温度过高(例如为500℃以上)时，杂质元素140扩散到沟道形成区域内，这可能导致晶体管的电特性或可靠性的降低。
加热处理的条件可以参照上述记载。
注意，该加热处理并不一定需要进行。在该工序中不需要进行加热处理，也可以将在后面的工序中进行的加热处理用作在该工序中的加热处理。有时，在后面的工序中的高温下的处理(例如，膜形成工序)等可以用作该工序中的加热处理。
〈开口部141a、开口部141b的形成〉
接着，通过对绝缘层118及绝缘层110部分地进行蚀刻，形成到达低电阻区域108n的开口部141a及开口部141b。
〈导电层120a、导电层120b的形成〉
接着，以覆盖开口部141a及开口部141b的方式在绝缘层118上形成导电膜，将该导电膜加工为所希望的形状，来形成导电层120a及导电层120b(图13B)。
通过上述工序，可以制造晶体管100A。例如，在将晶体管100A应用于显示装置的像素的情况下，后面可以追加形成保护绝缘层、平坦化层、像素电极和布线中的一个以上的工序。
以上是制造方法实例1的说明。
注意，在制造结构实例2-1所示的晶体管100的情况下，可以省略上述制造方法实例1中的导电层106的形成工序及开口部142的形成工序。晶体管100和晶体管100A可以通过同一工序形成在同一衬底上。
[制造方法实例2]
以下对其一部分的工序与上述制造方法实例1不同的例子进行说明。这里，以上述结构实例2-4所示的晶体管100C为例进行说明。
注意，以下省略与上述制造方法实例1相同的工序而详细地说明不同的工序。
首先，如上述制造方法实例1相同地，依次形成导电层106、绝缘层103、半导体层108、绝缘层110、金属氧化物膜114f及导电膜112f。图14A是该阶段的截面图。
接着，对导电膜112f及金属氧化物膜114f部分地进行蚀刻形成导电层112及金属氧化物层114，还对绝缘层110部分地进行蚀刻，由此使半导体层108的一部分露出(图14B)。由此，可以形成顶面形状大致一致的导电层112、金属氧化物层114及绝缘层110。
绝缘层110优选使用用来蚀刻导电膜112f的抗蚀剂掩模进行蚀刻。绝缘层110可以与导电膜112f、金属氧化物膜114f的蚀刻在同一工序中进行蚀刻或者可以在对导电膜112f及金属氧化物膜114f进行蚀刻之后以不同的蚀刻方法进行蚀刻。
例如，通过使用相同的蚀刻剂的湿蚀刻对导电膜112f及金属氧化物膜114f进行蚀刻，然后可以通过干蚀刻法对绝缘层110进行蚀刻。尤其是，当通过干蚀刻法对导电膜112f及金属氧化物膜114f进行加工时，因包含金属的反应生成物的产生导致半导体层108及绝缘层110被污染。因此，在对绝缘层110进行蚀刻之前，优选通过湿蚀刻法对导电膜112f及金属氧化物膜114f进行加工。
根据蚀刻条件，有时导电层112、金属氧化物层114及绝缘层110的端部不一致。例如，有时导电层112及金属氧化物层114中的至少一个的端部位于绝缘层110的端部的内侧或外侧。
在绝缘层110的蚀刻中，有时被露出的半导体层108的一部分被蚀刻而薄膜化。此时，半导体层108有时具有低电阻区域108n的厚度比沟道形成区域的厚度薄的形状。
此外，在绝缘层110的蚀刻中，有时不被半导体层108覆盖的绝缘层103的一部分被蚀刻而薄膜化。例如有时绝缘层103的绝缘膜103c消失。
接着，与半导体层108的露出的部分接触地形成绝缘层116，接着形成绝缘层118(图14C)。通过形成绝缘层116，半导体层108的露出的部分的电阻降低，由此形成低电阻区域108n。
作为绝缘层116，可以使用释放具有使半导体层108低电阻化的功能的杂质元素的绝缘膜。尤其是，优选使用能够释放氢的氮化硅膜、氮氧化硅膜、氧氮化硅膜等无机绝缘膜。此时，通过使用含氢的成膜气体的等离子体CVD法，可以在形成绝缘层116时也对半导体层108供应氢，所以是优选的。
例如，在作为绝缘层116使用氮化硅的情况下，优选采用使用硅烷等的含硅的气体、氨或一氧化二氮等的含氮的气体的混合气体作为成膜气体的PECVD法。此时，优选的是形成的氮化硅膜包含氢。由此，通过绝缘层116中的氢扩散到半导体层108，可以容易使半导体层108的一部分低电阻化。
或者，可以使用具有在半导体层108中产生氧空位的功能的绝缘膜。尤其是，优选使用含金属氮化物的绝缘膜。例如，优选采用使用含金属的溅射靶材且作为成膜气体使用氮气体及为稀释气体的稀有气体等的混合气体的反应性溅射法。由此，通过控制成膜气体的流量比，可以容易控制绝缘层116的膜质。
例如，在作为绝缘层116使用通过使用铝靶材的反应性溅射形成的氮化铝膜的情况下，相对于成膜气体的总流量的氮气体的流量为30％以上且100％以下，优选为40％以上且100％以下，更优选为50％以上且100％以下。
这里，绝缘层116及绝缘层118优选以不暴露于大气的方式连续地形成。
注意，在以接触于半导体层108的方式设置绝缘层118的情况下，省略上述绝缘层116的形成工序即可。
在绝缘层116的形成或绝缘层118的形成之后，也可以进行加热处理。通过加热处理，可以促进低电阻区域108n的低电阻化。
加热处理的条件可以参照上述记载。
注意，该加热处理并不一定需要进行。在该工序中不需要进行加热处理，也可以将在后面的工序中进行的加热处理用作在该工序中的加热处理。有时，在后面的工序中的高温下的处理(例如，膜形成工序)等可以用作该工序中的加热处理。
接着，在绝缘层118及绝缘层116中形成到达低电阻区域108n的开口部141a及开口部141b。
接着，与制造方法实例1同样地，在绝缘层118上形成导电层120a及导电层120b(图14D)。
通过上述工序，可以制造晶体管100C。
注意，在制造结构实例2-3所示的晶体管100B的情况下，可以省略上述制造方法实例2中的导电层106的形成工序及开口部142的形成工序。晶体管100B及晶体管100C可以通过同一工序形成在同一衬底上。
[半导体装置的构成要素]
以下，对包括在本实施方式的半导体装置中的构成要素进行说明。
<衬底〉
虽然对衬底102的材料等没有特别的限制，但是至少需要具有能够承受后续的加热处理的耐热性。例如，可以使用以硅或碳化硅为材料的单晶半导体衬底或多晶半导体衬底、硅锗等化合物半导体衬底、SOI衬底、玻璃衬底、陶瓷衬底、石英衬底、蓝宝石衬底等作为衬底102。此外，也可以将在上述衬底上设置有半导体元件的衬底用作衬底102。
此外，作为衬底102，也可以使用柔性衬底，并且在柔性衬底上直接形成半导体装置等。或者，也可以在衬底102与半导体装置等之间设置剥离层。当剥离层上制造半导体装置的一部分或全部，然后将其从衬底102分离并转置到其他衬底上时可以使用剥离层。此时，也可以将半导体装置等转置到耐热性低的衬底或柔性衬底上。
〈导电膜〉
作为用作栅电极的导电层112及导电层106、用作源电极和漏电极中的一个的导电层120a及用作另一个的导电层120b，可以使用选自铬、铜、铝、金、银、锌、钼、钽、钛、钨、锰、镍、铁、钴的金属元素或以上述金属元素为成分的合金或者组合上述金属元素的合金等来分别形成。
此外，作为导电层112、导电层106、导电层120a以及导电层120b，可以使用In-Sn氧化物、In-W氧化物、In-W-Zn氧化物、In-Ti氧化物、In-Ti-Sn氧化物、In-Zn氧化物、In-Sn-Si氧化物、In-Ga-Zn氧化物等的氧化物导电体或者金属氧化物。
这里，对氧化物导电体(OC：Oxide Conductor)进行说明。例如，通过在具有半导体特性的金属氧化物中形成氧空位并对该氧空位添加氢来在导带附近形成施主能级。由此，金属氧化物的导电性增高变为导电体，也可以将变为导电体的金属氧化物称为氧化物导电体。
此外，作为导电层112等，也可以采用含有上述氧化物导电体(金属氧化物)的导电膜、含有金属或合金的导电膜的叠层结构。通过使用含有金属或合金的导电膜，可以降低布线电阻。这里，优选作为用作栅极绝缘膜的绝缘层接触的一侧使用含有氧化物导电体的导电膜。
此外，导电层112、导电层106、导电层120a、导电层120b尤其优选包含选自上述金属元素中的钛、钨、钽和钼中的任一个或多个。尤其是，优选使用氮化钽膜。该氮化钽膜具有导电性，并对铜、氧或氢具有高阻挡性，且从氮化钽膜本身释放的氢少，由此可以作为与半导体层108接触的导电膜或半导体层108附近的导电膜适合地使用氮化钽膜。
〈半导体层〉
当半导体层108为In-M-Zn氧化物时，作为用来形成In-M-Zn氧化物的溅射靶材中的金属元素的原子个数比，可以举出In：M：Zn＝1：1：1、In：M：Zn＝1：1：1.2、In：M：Zn＝1：3：2、In：M：Zn＝1：3：4、In：M：Zn＝1：3：6、In：M：Zn＝2：2：1、In：M：Zn＝2：1：3、In：M：Zn＝3：1：2、In：M：Zn＝4：2：3、In：M：Zn＝4：2：4.1、In：M：Zn＝5：1：3、In：M：Zn＝10：1：3、In：M：Zn＝5：1：6、In：M：Zn＝5：1：7、In：M：Zn＝5：1：8、In：M：Zn＝6：1：6、In：M：Zn＝5：2：5等。注意，在上述中，当作为元素M包含两种以上的元素时，上述原子个数比中的M的比例对应于该两种以上的金属元素的原子个数的总和。
此外，作为溅射靶材优选使用含有多晶氧化物的靶材，由此可以易于形成具有结晶性的半导体层108，所以是优选的。注意，所形成的半导体层108的原子个数比分别包含上述溅射靶材中的金属元素的原子个数比的±40％的范围内。例如，在被用于半导体层108的溅射靶材的组成为In：Ga：Zn＝4：2：4.1[原子个数比]时，所形成的半导体层108的组成有时为In：Ga：Zn＝4：2：3[原子个数比]或其附近。
注意，当记载为原子个数比为In：Ga：Zn＝4：2：3或其附近时包括如下情况：In为4时，Ga为1以上且3以下，Zn为2以上且4以下。此外，当记载为原子个数比为In：Ga：Zn＝5：1：6或其附近时包括如下情况：In比为5时，Ga大于0.1且为2以下，Zn为5以上且为7以下。此外，当记载为原子个数比为In：Ga：Zn＝1：1：1或其附近时包括如下情况：In为1时，Ga大于0.1且为2以下，Zn大于0.1且为2以下。
此外，半导体层108的能隙为2eV以上，优选为2.5eV以上。如此，通过使用能隙比硅宽的金属氧化物，可以减少晶体管的关态电流。
此外，半导体层108优选具有非单晶结构。非单晶结构例如包括后述的CAAC结构、多晶结构、微晶结构或非晶结构。在非单晶结构中，非晶结构的缺陷态密度最高，CAAC结构的缺陷态密度最低。
下面对CAAC(c-axis aligned crystal)进行说明。CAAC表示结晶结构的一个例子。
CAAC结构是指包括多个纳米晶(最大直径小于10nm的结晶区域)的薄膜等的结晶结构之一，具有如下特征：各纳米晶的c轴在特定方向上取向，其a轴及b轴不具有取向性，纳米晶彼此不形成晶界而连续地连接。尤其是，在具有CAAC结构的薄膜中，各纳米晶的c轴容易在薄膜的厚度方向、被形成面的法线方向或者薄膜表面的法线方向上取向。
CAAC-OS(Oxide Semiconductor：氧化物半导体)是结晶性高的氧化物半导体。在CAAC-OS中观察不到明确的晶界，因此不容易发生起因于晶界的电子迁移率的下降。此外，氧化物半导体的结晶性有时因杂质的混入或缺陷的生成等而降低，因此可以说CAAC-OS是杂质或缺陷(氧空位等)少的氧化物半导体。因此，包含CAAC-OS的氧化物半导体的物理性质稳定。因此，包含CAAC-OS的氧化物半导体具有高耐热性及高可靠性。
在此，在晶体学的单位晶格中，一般以构成单位晶格的a轴、b轴、c轴这三个轴(晶轴)中较特殊的轴为c轴。尤其是，在具有层状结构的结晶中，一般来说，与层的面方向平行的两个轴为a轴及b轴，与层交叉的轴为c轴。作为这种具有层状结构的结晶的典型例子，有分类为六方晶系的石墨，其单位晶格的a轴及b轴平行于劈开面，c轴正交于劈开面。例如，为层状结构的具有YbFe2O4型结晶结构的InGaZnO4的结晶可分类为六方晶系，其单位晶格的a轴及b轴平行于层的面方向，c轴正交于层(即，a轴及b轴)。
具有微晶结构的氧化物半导体膜(微晶氧化物半导体膜)在利用TEM观察到的图像中有时不能明确地确认到结晶部。微晶氧化物半导体膜中含有的结晶部的尺寸大多为1nm以上且100nm以下或1nm以上且10nm以下。尤其是，将具有尺寸为1nm以上且10nm以下或1nm以上且3nm以下的微晶的纳米晶体(nc：nanocrystal)的氧化物半导体膜称为nc-OS(nanocrystalline Oxide Semiconductor：纳米晶氧化物半导体)膜。例如，在使用TEM观察nc-OS膜时，有时不能明确地确认到晶界。
在nc-OS膜中，微小的区域(例如1nm以上且10nm以下的区域，特别是1nm以上且3nm以下的区域)中的原子排列具有周期性。此外，nc-OS膜在不同的结晶部之间观察不到晶体取向的规律性。因此，在膜整体中观察不到取向性。所以，有时nc-OS膜在某些分析方法中与非晶氧化物半导体膜没有差别。例如，在通过其中利用使用其束径比结晶部大的X射线的XRD装置的out-of-plane法对nc-OS膜进行结构分析时，检测不出表示结晶面的峰值。此外，在使用其束径比结晶部大(例如，50nm以上)的电子射线获得的nc-OS膜的电子衍射图案(也称为选区电子衍射图案)中，观察到光晕图案。另一方面，在对nc-OS膜进行使用其电子束径接近结晶部的大小或者比结晶部小(例如，1nm以上且30nm以下)的电子射线的电子衍射(也称为纳米束电子衍射)时，观察到亮度高的呈圈状的区域，有时该环状区域内观察到多个斑点。
nc-OS膜比非晶氧化物半导体膜的缺陷态密度低。但是，nc-OS膜在不同的结晶部之间观察不到晶体取向的规律性。所以，nc-OS膜的缺陷态密度比CAAC-OS膜高。因此，nc-OS膜有时具有比CAAC-OS膜高的载流子密度及电子迁移率。所以，使用nc-OS膜的晶体管有时具有较高的场效应迁移率。
nc-OS膜可以以比CAAC-OS膜形成时更小的氧流量比形成。此外，nc-OS膜可以以比CAAC-OS膜形成时更低的衬底温度形成。例如，nc-OS膜可以在衬底温度为较低的低温(例如130℃以下的温度)的状态或不对衬底进行加热的状态下形成，因此适用于大型玻璃衬底、树脂衬底等，可以提高生产率。
下面，对金属氧化物的结晶结构的一个例子进行说明。使用In-Ga-Zn氧化物靶材(In：Ga：Zn＝4：2：4.1[原子个数比])在衬底温度为100℃以上且130℃以下的条件下利用溅射法形成的金属氧化物易于具有nc(nano crystal)结构和CAAC结构中的任一方的结晶结构或其混在的结构。在衬底温度为室温(R.T.)的条件下形成的金属氧化物易于具有nc结晶结构。注意，这里的室温(R.T.)是指包括对衬底不进行意图性的加热时的温度。
[金属氧化物的构成]
以下，对可用于在本发明的一个方式中公开的晶体管的CAC(Cloud-AlignedComposite)-OS的构成进行说明。
注意，CAAC(c-axis aligned crystal)是指结晶结构的一个例子，CAC(Cloud-Aligned Composite)是指功能或材料构成的一个例子。
CAC-OS或CAC-metal oxide在材料的一部分中具有导电性的功能，在材料的另一部分中具有绝缘性的功能，作为材料的整体具有半导体的功能。此外，在将CAC-OS或CAC-metal oxide用于晶体管的活性层的情况下，导电性的功能是使被用作载流子的电子(或空穴)流过的功能，绝缘性的功能是不使被用作载流子的电子流过的功能。通过导电性的功能和绝缘性的功能的互补作用，可以使CAC-OS或CAC-metal oxide具有开关功能(控制开启/关闭的功能)。通过在CAC-OS或CAC-metal oxide中使各功能分离，可以最大限度地提高各功能。
此外，CAC-OS或CAC-metal oxide包括导电性区域及绝缘性区域。导电性区域具有上述导电性的功能，绝缘性区域具有上述绝缘性的功能。此外，在材料中，导电性区域和绝缘性区域有时以纳米粒子级分离。此外，导电性区域和绝缘性区域有时在材料中不均匀地分布。此外，有时导电性区域被观察为其边缘模糊且以云状连接。
在CAC-OS或CAC-metal oxide中，有时导电性区域及绝缘性区域以0.5nm以上且10nm以下，优选为0.5nm以上且3nm以下的尺寸分散在材料中。
此外，CAC-OS或CAC-metal oxide由具有不同带隙的成分构成。例如，CAC-OS或CAC-metal oxide由具有起因于绝缘性区域的宽隙的成分及具有起因于导电性区域的窄隙的成分构成。在该结构中，当使载流子流过时，载流子主要在具有窄隙的成分中流过。此外，具有窄隙的成分与具有宽隙的成分互补作用，与具有窄隙的成分联动地在具有宽隙的成分中载流子流过。因此，在将上述CAC-OS或CAC-metal oxide用于晶体管的沟道形成区域时，在晶体管的导通状态中可以得到高电流驱动力，即大通态电流及高场效应迁移率。
就是说，也可以将CAC-OS或CAC-metal oxide称为基质复合材料(matrixcomposite)或金属基质复合材料(metal matrix composite)。
以上是金属氧化物的构成的说明。
本实施方式所示的结构实例及对应于这些例子的附图等的至少一部分可以与其他结构实例或附图等适当地组合而实施。
本实施方式的至少一部分可以与本说明书所记载的其他实施方式适当地组合而实施。
实施方式2
在本实施方式中，对包括上述实施方式所示的晶体管的显示装置的一个例子进行说明。
[结构实例]
图15A示出显示装置700的俯视图。显示装置700包括利用密封剂712贴合在一起的第一衬底701和第二衬底705。在被第一衬底701、第二衬底705及密封剂712密封的区域中，第一衬底701上设置有像素部702、源极驱动电路部704及栅极驱动电路部706。像素部702设置有多个显示元件。
此外，第一衬底701的不与第二衬底705重叠的部分中设置有与FPC716连接的FPC端子部708。利用FPC716通过FPC端子部708及信号线710分别对像素部702、源极驱动电路部704及栅极驱动电路部706提供各种信号等。
可以设置多个栅极驱动电路部706。此外，栅极驱动电路部706及源极驱动电路部704分别另行形成在半导体衬底等上，也可以采用被封装的IC芯片的方式。该IC芯片可以安装在第一衬底701上或安装到FPC716。
像素部702、源极驱动电路部704及栅极驱动电路部706包括的晶体管可以使用为本发明的一个方式的半导体装置的晶体管。
作为设置在像素部702中的显示元件，可以举出液晶元件、发光元件等。作为液晶元件，可以采用透射型液晶元件、反射型液晶元件、半透射型液晶元件等。此外，作为发光元件可以举出LED(Light Emitting Diode：发光二极管)、OLED(Organic LED：有机发光二极管)、QLED(Quantum-dot LED：量子点发光二极管)、半导体激光等自发光性的发光元件。此外，可以使用快门方式或光干涉方式的MEMS(Micro Electro Mechanical Systems：微电子机械系统)元件或采用微囊方式、电泳方式、电润湿方式或电子粉流体(注册商标)方式等的显示元件等。
图15B所示的显示装置700A是使用具有柔性的树脂层743代替第一衬底701的能够用作柔性显示器的显示装置的例子。
显示装置700A的像素部702不是矩形而是角部具有圆弧形的形状。此外，如图15B中的区域P1所示，像素部702及树脂层743的一部分具有切断的缺口部。一对栅极驱动电路部706夹着像素部702设置在两侧。栅极驱动电路部706在像素部702的角部沿着圆弧形的轮廓内侧设置。
树脂层743的设置有FPC端子部708的部分突出。树脂层743的包括FPC端子部708的一部分可以沿着图15B中的区域P2折到背面。通过将树脂层743的一部分折到背面，可以在FPC716与像素部702的背面重叠配置的状态下将显示装置700A安装到电子设备，由此可以节省电子设备的空间。
与显示装置700A连接的FPC716安装有IC717。IC717例如具有源极驱动电路的功能。这里，显示装置700A中的源极驱动电路部704可以采用至少包括保护电路、缓冲器电路、解复用器电路等中的一种的结构。
图15C所示的显示装置700B是适用于具有大画面的电子设备的显示装置。例如，适用于电视装置、显示器装置、个人计算机(包括笔记本型或台式)、平板终端、数字标牌等。
显示装置700B包括多个源极驱动器IC721和一对栅极驱动电路部722。
多个源极驱动器IC721分别安装在FPC723上。此外，多个FPC723的一个端子与第一衬底701连接，另一个端子与印刷电路板724连接。通过使FPC723弯曲，可以将印刷电路板724配置在像素部702的背面，安装在电子设备中，而可以减小用来设置电子设备的空间。
另一方面，栅极驱动电路部722形成在第一衬底701上。由此，可以实现窄边框的电子设备。
通过采用上述结构，可以实现大型且高清晰显示装置。例如，可以实现屏幕尺寸为对角线30英寸以上、40英寸以上、50英寸以上或60英寸以上的显示装置。此外，可以实现4K2K、8K4K等极为高分辨率的显示装置。
[截面结构实例]
下面参照图16至图19对作为显示元件使用液晶元件及EL元件的结构进行说明。图16至图18是分别沿着图15A所示的显示装置700中的点划线Q-R的截面图。图19是沿着图15B所示的显示装置700A中的点划线S-T的截面图。图16及图17是作为显示元件使用液晶元件的结构，图18及图19是使用EL元件的结构。
〈显示装置的相同部分的说明>
图16至图19所示的显示装置包括引绕布线部711、像素部702、源极驱动电路部704及FPC端子部708。引绕布线部711包括信号线710。像素部702包括晶体管750及电容器790。源极驱动电路部704包括晶体管752。图17示出不包括电容器790的情况。
晶体管750及晶体管752可以使用实施方式1所示的晶体管。
本实施方式使用的晶体管包括高度纯化且氧空位的形成被抑制的氧化物半导体膜。该晶体管可以具有低关态电流。因此，可以延长图像信号等电信号的保持时间，可以延长图像信号等的写入间隔。因此，可以降低刷新工作的频度，由此可以发挥降低功耗的效果。
此外，在本实施方式中使用的晶体管能够得到较高的场效应迁移率，因此能够进行高速驱动。例如，通过将这种能够进行高速驱动的晶体管用于显示装置，可以在同一衬底上形成像素部的开关晶体管及用于驱动电路部的驱动晶体管。即，可以采用不采用由硅片等形成的驱动电路的结构，由此可以减少显示装置的构件数。此外，通过在像素部中也使用能够进行高速驱动的晶体管，可以提供高质量的图像。
图16、图18及图19所示的电容器790包括通过对与晶体管750包括的第一栅电极为同一膜的膜进行加工形成的下部电极以及通过对与半导体层相同的金属氧化物进行加工形成的上部电极。上部电极与晶体管750的源区域或漏区域同样地被低电阻化。此外，在下部电极与上部电极之间设置有用作晶体管750的第一栅极绝缘层的绝缘膜的一部分。也就是说，电容器790具有在一对电极间夹有用作电介质膜的绝缘膜的叠层结构。此外，上部电极电连接于通过对与晶体管的源电极及漏电极相同的膜进行加工形成的布线。
此外，晶体管750、晶体管752及电容器790上设置有平坦化绝缘膜770。
此外，像素部702所包括的晶体管750与源极驱动电路部704所包括的晶体管752也可以使用不同结构的晶体管。例如，可以采用其中一方使用顶栅极型晶体管而另一方使用底栅极型晶体管的结构。注意，与源极驱动电路部704同样，在上述栅极驱动电路部706中可以使用与晶体管750相同的结构或不同的结构的晶体管。
信号线710与晶体管750及晶体管752的源电极及漏电极等由同一导电膜形成。这里，优选使用含有铜元素的材料等低电阻材料，由此可以减少起因于布线电阻的信号延迟等，从而可以实现大屏幕显示。
FPC端子部708包括其一部分用作连接电极的布线760、各向异性导电膜780及FPC716。布线760通过各向异性导电膜780与FPC716的端子电连接。在此，布线760是由与晶体管750及晶体管752的源电极及漏电极等为同一导电膜的膜形成。
作为第一衬底701及第二衬底705，例如可以使用玻璃衬底或塑料衬底等具有柔性的衬底。当作为第一衬底701使用具有柔性的衬底时，优选在第一衬底701与晶体管750等之间设置对水或氢具有阻挡性的绝缘层。
此外，第二衬底705一侧设置有遮光膜738、着色膜736以及与它们接触的绝缘膜734。
<使用液晶元件的显示装置的结构实例>
图16所示的显示装置700包括液晶元件775。液晶元件775包括导电层772、导电层774以及导电层772与导电层774之间的液晶层776。导电层774设置在第二衬底705一侧，用作公共电极。此外，导电层772与晶体管750所包括的源电极或漏电极电连接。导电层772形成在平坦化绝缘膜770上，用作像素电极。
导电层772可以使用对可见光具有透光性的材料或具有反射性的材料。作为透光性材料，例如，可以使用含有铟、锌、锡等的氧化物材料。作为反射性材料，例如，可以使用含有铝、银等材料。
当作为导电层772使用反射性材料时，显示装置700为反射型液晶显示装置。当作为导电层772使用透光性材料时，显示装置700为透射型液晶显示装置。当为反射型液晶显示装置的情况下，在观看侧设置偏振片。当为透射型液晶显示装置的情况下，以夹着液晶元件的方式设置一对偏振片。
图17所示的显示装置700示出使用横向电场方式(例如，FFS模式)的液晶元件775的例子。导电层772上隔着绝缘层773设置有用作公共电极的导电层774。可以通过导电层772与导电层774间产生的电场控制液晶层776的取向状态。
在图17中，可以以导电层774、绝缘层773、导电层772的叠层结构构成存储电容器。因此，不需要另外设置电容器，可以提高开口率。
此外，虽然图16及图17中没有进行图示，也可以采用设置与液晶层776接触的取向膜。此外，可以适当地设置偏振构件、相位差构件、抗反射构件等的光学构件(光学衬底)及背光、侧光等光源。
液晶层776可以使用热致液晶、低分子液晶、高分子液晶、高分子分散型液晶(PDLC：Polymer Dispersed Liquid Crystal)、高分子网络型液晶(PNLC：Polymer NetworkLiquid Crystal)、铁电液晶、反铁电液晶等。此外，在采用横向电场方式的情况下，也可以使用不需要取向膜的呈现蓝相的液晶。
此外，作为液晶元件的模式，可以采用TN(Twisted Nematic：扭曲向列)模式、VA(Vertical Alignment：垂直取向)模式、IPS(In-Plane-Switching：平面内转换)模式、FFS(Fringe Field Switching：边缘电场转换)模式、ASM(Axially Symmetric alignedMicro-cell：轴对称排列微单元)模式、OCB(Optically Compensated Birefringence：光学补偿弯曲)模式、ECB(Electrically Controlled Birefringence：电控双折射)模式、宾主模式等。
此外，液晶层776可以采用使用高分子分散型液晶、高分子网络型液晶等的散乱型液晶。此时，可以采用不设置着色膜736进行黑白色显示的结构，也可以采用使用着色膜736进行彩色显示的结构。
此外，作为液晶元件的驱动方法，可以应用利用继时加法混色法进行彩色显示的分时显示方式(也称为场序制列驱动方式)。在该情况下，可以采用不设置着色膜736的结构。当采用分时显示方式的情况下，例如无需设置分别呈现R(红色)、G(绿色)、B(蓝色)的子像素，因此具有可以提高像素的开口率、清晰度等优点。
<使用发光元件的显示装置>
图18所示的显示装置700包括发光元件782。发光元件782包括导电层772、EL层786及导电膜788。EL层786包括有机化合物或无机化合物等发光材料。
作为发光材料，可以举出荧光材料、磷光材料、热活化延迟荧光(Thermallyactivated delayed fluorescence：TADF)材料、无机化合物(量子点材料等)等。
图18所示的显示装置700在平坦化绝缘膜770上设置有覆盖导电层772的一部分的绝缘膜730。在此，发光元件782包括透光性导电膜788为顶部发射型发光元件。此外，发光元件782也可以采用从导电层772侧射出光的底部发射结构或者从导电层772一侧及导电膜788一侧的双方射出光的双面发射结构。
此外，着色膜736设置在与发光元件782重叠的位置，遮光膜738设置在引绕布线部711及源极驱动电路部704中的与绝缘膜730重叠的位置。此外，着色膜736及遮光膜738由绝缘膜734覆盖。此外，发光元件782与绝缘膜734之间由密封膜732充填。此外，当通过在各像素中将EL层786形成为岛状或者在各像素列中将EL层786形成为条状，也就是说，通过分开涂布来形成EL层786时，也可以采用不设置着色膜736的结构。
图19示出适用于柔性显示器的显示装置的结构。图19是沿着图15B所示的显示装置700A中的点划线S-T的截面图。
图19所示的显示装置700A采用支撑第一衬底745、粘合层742、树脂层743及绝缘层744的叠层结构代替图18所示的衬底701。晶体管750、电容器790等设置在设置在树脂层743上的绝缘层744上。
支撑衬底745是包含有机树脂、玻璃等的具有柔性的薄衬底。树脂层743是包含聚酰亚胺树脂、丙烯酸树脂等的有机树脂的层。绝缘层744包含氧化硅、氧氮化硅、氮化硅等的无机绝缘膜。树脂层743与支撑衬底745通过粘合层742贴合在一起。树脂层743优选比支撑衬底745薄。
此外，图19所示的显示装置700A包括保护层740代替图18所示的第二衬底705。保护层740与密封膜732贴合在一起。保护层740可以使用玻璃衬底、树脂薄膜等。此外，保护层740也可以使用偏振片、散射板等光学构件、触摸传感器面板等输入装置或上述两个以上的叠层结构。
此外，发光元件782包括的EL层786在绝缘膜730及导电层772上以岛状设置。通过以各子像素中的EL层786的发光色都不同的方式分开形成EL层786，可以在不使用着色膜736的情况下实现彩色显示。此外，覆盖发光元件782设置有保护层741。保护层741可以防止水等杂质扩散到发光元件782中。保护层741优选使用无机绝缘膜。此外，更优选的是采用无机绝缘膜和有机绝缘膜各为一个以上的叠层结构。
此外，图19中示出能够折叠的区域P2。区域P2中包括不设置有支撑衬底745、粘合层742以及绝缘层744等无机绝缘膜的部分。此外，在区域P2中，覆盖布线760设置有树脂层746。通过尽可能不在能够折叠的区域P2中设置无机绝缘膜而采用仅层叠含有金属或合金的导电层、含有有机材料的层的结构，可以防止在使其弯曲时产生裂缝。此外，通过不在区域P2设置支撑衬底745，可以使显示装置700A的一部分以极小的曲率半径弯曲。
<在显示装置中设置输入装置的结构实例>
此外，也可以对图16至图19所示的显示装置700或显示装置700A设置输入装置。作为该输入装置，例如，可以举出触摸传感器等。
例如，作为传感器的方式，可以利用静电电容式、电阻膜式、表面声波式、红外线式、光学式、压敏式等各种方式。此外，可以组合使用上述方式中的两个以上。
此外，触摸面板有如下结构：输入装置形成在一对衬底之间的所谓的In-Cell型触摸面板；输入装置形成在显示装置700上的所谓的On-Cell型触摸面板；将输入装置与显示装置700贴合的所谓的Out-Cell型触摸面板；等等。
本实施方式所示的结构实例及对应于这些例子的附图等的至少一部分可以与其他结构实例或附图等适当地组合而实施。
本实施方式的至少一部分可以与本说明书所记载的其他实施方式适当地组合而实施。
实施方式3
在本实施方式中参照图20A至图20C对包括本发明的一个方式的半导体装置的显示装置进行说明。
图20A所示的显示装置包括像素部502、驱动电路部504、保护电路506及端子部507。注意，也可以采用不设置保护电路506的结构。
对像素部502或驱动电路部504所包括的晶体管可以使用本发明的一个方式的晶体管。此外，也可以对保护电路506使用本发明的一个方式的晶体管。
像素部502包括配置为X行Y列(X、Y为分别独立的2以上的自然数)的多个像素电路501。各像素电路501都包括驱动显示元件的电路。
驱动电路部504包括对栅极线GL_1至栅极线GL_X输出扫描信号的栅极驱动器504a、对数据线DL_1至数据线DL_Y供应数据信号的源极驱动器504b等的驱动电路。栅极驱动器504a采用至少包括移位寄存器的结构即可。此外，源极驱动器504b例如由多个模拟开关等构成。此外，也可以由移位寄存器等构成源极驱动器504b。
端子部507是指设置有用来从外部的电路对显示装置输入电源、控制信号及图像信号等的端子的部分。
保护电路506是在自身所连接的布线被供应一定的范围之外的电位时使该布线与其他布线之间处于导通状态的电路。图20A所示的保护电路506例如与栅极驱动器504a和像素电路501之间的布线的栅极线GL、或者与源极驱动器504b和像素电路501之间的布线的数据线DL等的各种布线连接。另外，在图20A中，为了区别保护电路506和像素电路501而对保护电路506附加阴影线。
此外，既可以采用栅极驱动器504a及源极驱动器504b各自设置在与像素部502相 同的衬底上的结构，又可以采用形成有栅极驱动电路或源极驱动电路的衬底(例如，使用单 晶半导体或多晶半导体形成的驱动电路板)以COG或TAB(Tape Automated Bonding：卷带自 动结合)安装于设置有像素部502的衬底的结构。
此外，图20B及图20C示出可用于像素电路501的像素电路的结构的一个例子。
图20B所示的像素电路501包括液晶元件570、晶体管550及电容器560。此外，与像素电路501连接有数据线DL_n、栅极线GL_m及电位供应线VL等。
根据像素电路501的规格适当地设定液晶元件570的一对电极中的一个电极的电位。根据被写入的数据设定液晶元件570的取向状态。此外，也可以对多个像素电路501的每一个所具有的液晶元件570的一对电极中的一个电极供应公共电位。此外，也可以对各行的像素电路501的每一个所具有的液晶元件570的一对电极中的一个电极供应不同的电位。
此外，图20C所示的像素电路501包括晶体管552、晶体管554、电容器562以及发光元件572。此外，与像素电路501连接有数据线DL_n、栅极线GL_m、电位供应线VL_a及电位供应线VL_b等。
此外，电位供应线VL_a和电位供应线VL_b中的一个被施加高电源电位VDD，电位供应线VL_a和电位供应线VL_b中的另一个被施加低电源电位VSS。根据晶体管554的栅极被施加的电位，流过发光元件572中的电流被控制，从而来自发光元件572的发光亮度被控制。
本实施方式所示的结构实例及对应于这些例子的附图等的至少一部分可以与其他结构实例或附图等适当地组合而实施。
本实施方式的至少一部分可以与本说明书所记载的其他实施方式适当地组合而实施。
实施方式4
下面对备有用来校正像素所显示的灰度的存储器的像素电路以及具有该像素电路的显示装置进行说明。实施方式1中例示出的晶体管可以用于下文中例示出的像素电路所使用的晶体管。
[电路结构]
图21A示出像素电路400的电路图。像素电路400包括晶体管M1、晶体管M2、电容器C1及电路401。此外，像素电路400连接有布线S1、布线S2、布线G1及布线G2。
晶体管M1的栅极与布线G1连接，源极和漏极中的一个与布线S1连接，源极和漏极中的另一个与电容器C1的一个电极连接。晶体管M2的栅极与布线G2连接，源极和漏极中的一个与布线S2连接，源极和漏极中的另一个与电容器C1的另一个电极及电路401连接。
电路401至少包括一个显示元件。显示元件可以使用各种各样的元件，典型地有有机EL元件或LED元件等发光元件、液晶元件或MEMS元件等。
将连接晶体管M1与电容器C1的节点记作节点N1，将连接晶体管M2与电路401的节点记作节点N2。
像素电路400通过使晶体管M1变为关闭状态可以保持节点N1的电位。此外，通过使晶体管M2变为关闭状态可以保持节点N2的电位。此外，通过在晶体管M2处于关闭状态的状态下通过晶体管M1对节点N1写入规定的电位，由于通过电容器C1的电容耦合，可以使节点N2的电位对应节点N1的电位变化而发生改变。
在此，作为晶体管M1、晶体管M2中的一方或双方可以使用实施方式1中例示出的使用氧化物半导体的晶体管。由于该晶体管具有极低的关态电流，因此可以长时间地保持节点N1或节点N2的电位。此外，当各节点的电位保持期间较短时(具体而言，帧频为30Hz以上时等)也可以采用使用了硅等半导体的晶体管。
[驱动方法例]
接着，参照图21B对像素电路400的工作方法的一个例子进行说明。图21B是像素电路400的工作的时序图。注意，这里为了便于说明，不考虑布线电阻等各种电阻、晶体管或布线等的寄生电容及晶体管的阈值电压等的影响。
在图21B所示的工作中，将1个帧期间分为期间T1和期间T2。期间T1是对节点N2写入电位的期间，期间T2是对节点N1写入电位的期间。
<期间T1>
在期间T1，对布线G1和布线G2的双方供给使晶体管变为导通状态的电位。此外，对布线S1提供为固定电位的电位Vref，对布线S2提供第一数据电位Vw。
节点N1通过晶体管M1从布线S1被供给电位Vref。此外，节点N2通过晶体管M2从布线S2被供给第一数据电位Vw。因此，电容器C1变为保持电位差Vw-Vref的状态。
<期间T2>
接着，在期间T2，布线G1被供应使晶体管M1变为导通状态的电位，布线G2被供应使晶体管M2变为关闭状态的电位，布线S1被提供第二数据电位Vdata。此外，可以对布线S2提供预定的恒电位或使成为浮动状态。
节点N1通过晶体管M1从布线S1被供应第二数据电位Vdata。此时，由于通过电容器C1的电容耦合，对应第二数据电位Vdata节点N2的电位发生变化，其变化量为电位dV。也就是说，电路401被输入将第一数据电位Vw和电位dV加在一起的电位。注意，虽然图21B示出电位dV为正的值，但是其也可以为负的值。也就是说，第二数据电位Vdata也可以比电位Vref低。
这里，电位dV基本由电容器C1的电容值及电路401的电容值决定。当电容器C1的电容值充分大于电路401的电容值时，电位dV成为接近第二数据电位Vdata的电位。
如上所述，由于像素电路400可以组合两种数据信号生成供应给包括显示元件的电路401的电位，所以可以在像素电路400内进行灰度校正。
此外，像素电路400可以生成超过可对与布线S1及布线S2连接的源极驱动器供给的最大电位的电位。例如，在使用发光元件的情况下，可以进行高动态范围(HDR)显示等。此外，在使用液晶元件的情况下，可以实现过驱动等。
[应用例]
<使用液晶元件的例子>
图21C所示的像素电路400LC包括电路401LC。电路401LC包括液晶元件LC及电容器C2。
液晶元件LC的一个电极与节点N2及电容器C2的一个电极连接，另一个电极与被供应电位Vcom2的布线连接。电容器C2的另一个电极与被供应电位Vcom1的布线连接。
电容器C2用作存储电容器。此外，当不需要时可以省略电容器C2。
由于像素电路400LC可以对液晶元件LC提供高电压，所以例如可以通过过驱动实现高速显示，可以采用驱动电压高的液晶材料等。此外，通过对布线S1或布线S2提供校正信号，可以根据使用温度或液晶元件LC的劣化状态等进行灰度校正。
<使用发光元件的例子>
图21D所示的像素电路400EL包括电路401EL。电路401EL包括发光元件EL、晶体管M3及电容器C2。
晶体管M3的栅极与节点N2及电容器C2的一个电极连接，源极和漏极中的一个与被供应电位VH的布线连接，源极和漏极中的另一个与发光元件EL的一个电极连接。电容器C2的另一个电极与被供应电位Vcom的布线连接。发光元件EL的另一个电极与被供应电位VL的布线连接。
晶体管M3具有控制对发光元件EL供应的电流的功能。电容器C2用作存储电容器。不需要时也可以省略电容器C2。
此外，虽然这里示出发光元件EL的阳极一侧与晶体管M3连接的结构，但是也可以采用阴极一侧与晶体管M3连接的结构。当采用阴极一侧与晶体管M3连接的结构时，可以适当地改变电位VH与电位VL的值。
像素电路400EL可以通过对晶体管M3的栅极施加高电位使大电流流过发光元件EL，所以可以实现HDR显示等。此外，通过对布线S1或布线S2提供校正信号可以对晶体管M3及发光元件EL的电特性偏差进行校正。
此外，不局限于图21C及图21D所示的电路，也可以采用另外附加晶体管或电容器等的结构。
本实施方式的至少一部分可以与本说明书所记载的其他实施方式适当地组合而实施。
实施方式5
在本实施方式中，对可以使用本发明的一个方式制造的显示模块进行说明。
图22A所示的显示模块6000在上盖6001与下盖6002之间包括与FPC6005连接的显示装置6006、框架6009、印刷电路板6010及电池6011。
例如，可以将使用本发明的一个方式制造的显示装置用作显示装置6006。通过利用显示装置6006，可以实现功耗极低的显示模块。
上盖6001及下盖6002可以根据显示装置6006的尺寸适当地改变其形状或尺寸。
显示装置6006也可以具有作为触摸面板的功能。
框架6009具有保护显示装置6006的功能、遮断因印刷电路板6010的工作而产生的电磁波的功能以及散热板的功能等。
印刷电路板6010具有电源电路以及用来输出视频信号及时钟信号的信号处理电路、电池控制电路等。
图22B是具备光学触摸传感器的显示模块6000的截面示意图。
显示模块6000包括设置在印刷电路板6010上的发光部6015及受光部6016。此外，由上盖6001与下盖6002围绕的区域设置有一对导光部(导光部6017a、导光部6017b)。
显示装置6006隔着框架6009与印刷电路板6010、电池6011重叠。显示装置6006及框架6009固定在导光部6017a、导光部6017b。
从发光部6015发射的光6018经过导光部6017a、显示装置6006的顶部及导光部6017b到达受光部6016。例如，当光6018被指头或触屏笔等被检测体阻挡时，可以检测触摸操作。
例如，多个发光部6015沿着显示装置6006的相邻的两个边设置。多个受光部6016配置在与发光部6015对置的位置。由此，可以取得触摸操作的位置的信息。
作为发光部6015例如可以使用LED元件等光源，尤其是，优选使用发射红外线的光源。作为受光部6016可以使用接收发光部6015所发射的光且将其转换为电信号的光电元件。优选使用能够接收红外线的光电二极管。
通过使用使光6018透过的导光部6017a及导光部6017b，可以将发光部6015及受光部6016配置在显示装置6006中的下侧，可以抑制外光到达受光部6016而导致触摸传感器的错误工作。尤其优选使用吸收可见光且透过红外线的树脂，由此可以更有效地抑制触摸传感器的错误工作。
本实施方式的至少一部分可以与本说明书所记载的其他实施方式适当地组合而实施。
实施方式6
在本实施方式中对能够使用本发明的一个方式的显示装置的电子设备的例子进行说明。
图23A所示的电子设备6500是可以用作智能手机的便携式信息终端设备。
电子设备6500的外壳6501中包括显示部6502、电源按钮6503、按钮6504、扬声器6505、麦克风6506、照相机6507及光源6508等。显示部6502具有触摸面板功能。
显示部6502可以使用本发明的一个方式的显示装置。
图23B是包括外壳6501的麦克风6506一侧的端部的截面示意图。
外壳6501的显示面一侧设置有具有透光性的保护构件6510，被外壳6501及保护构件6510包围的空间内设置有显示面板6511、光学构件6512、触摸传感器面板6513、印刷电路板6517、电池6518等。
显示面板6511、光学构件6512及触摸传感器面板6513使用没有图示的粘合层固定到保护构件6510。
此外，在显示部6502外侧的区域中，显示面板6511的一部分被折叠。此外，该被折叠的部分与FPC6515连接。FPC6515安装有IC6516。此外，FPC6515与设置于印刷电路板6517的端子连接。
显示面板6511可以使用本发明的一个方式的柔性显示器面板。由此，可以实现极轻量的电子设备。此外，由于显示面板6511极薄，所以可以在抑制电子设备的厚度的情况下搭载大容量的电池6518。此外，通过折叠显示面板6511的一部分以在像素部的背面设置与FPC6515的连接部，可以实现窄边框的电子设备。
本实施方式的至少一部分可以与本说明书所记载的其他实施方式适当地组合而实施。
实施方式7
在本实施方式中对包括使用本发明的一个方式制造的显示装置的电子设备进行说明。
以下所例示的电子设备是在显示部中包括本发明的一个方式的显示装置的电子设备，因此是可以实现高清晰的电子设备。此外，可以同时实现高清晰及大屏幕的电子设备。
在本发明的一个方式的电子设备的显示部上例如可以显示具有全高清、4K2K、8K4K、16K8K或更高的分辨率的影像。
作为电子设备，例如除了电视装置、笔记本型个人计算机、显示器装置、数字标牌、弹珠机、游戏机等大型的具有比较大的屏幕的电子设备之外，还可以举出数码相机、数码摄像机、数码相框、移动电话机、便携式游戏机、便携式信息终端、声音再现装置等。
使用了本发明的一个方式的电子设备可以沿着房屋或楼的内壁或外壁、汽车等的内部装饰或外部装饰等的平面或曲面组装。
图24A是安装有取景器8100的照相机8000的外观图。
照相机8000包括外壳8001、显示部8002、操作按钮8003、快门按钮8004等。此外，照相机8000安装有可装卸的镜头8006。
在照相机8000中，镜头8006和外壳也可以被形成为一体。
照相机8000通过按下快门按钮8004或者触摸用作触摸面板的显示部8002，可以进行成像。
外壳8001包括具有电极的嵌入器，除了可以与取景器8100连接以外，还可以与闪光灯装置等连接。
取景器8100包括外壳8101、显示部8102以及按钮8103等。
外壳8101通过嵌合到照相机8000的嵌入器的嵌入器装到照相机8000。取景器8100可以将从照相机8000接收的图像等显示到显示部8102上。
按钮8103被用作电源按钮等。
本发明的一个方式的显示装置可以用于照相机8000的显示部8002及取景器8100的显示部8102。此外，也可以在照相机8000中内置有取景器。
图24B是头戴显示器8200的外观图。
头戴显示器8200包括安装部8201、透镜8202、主体8203、显示部8204以及电缆8205等。此外，在安装部8201中内置有电池8206。
通过电缆8205，将电力从电池8206供应到主体8203。主体8203具备无线接收器等，能够将所接收的图像信息等显示到显示部8204上。此外，主体8203具有相机，由此可以利用使用者的眼球及眼睑的动作作为输入方法。
此外，也可以对安装部8201的被使用者接触的位置设置多个电极，以检测出根据使用者的眼球的动作而流过电极的电流，由此实现识别使用者的视线的功能。此外，还可以具有根据流过该电极的电流监视使用者的脉搏的功能。安装部8201可以具有温度传感器、压力传感器、加速度传感器等各种传感器，也可以具有将使用者的生物信息显示在显示部8204上的功能或与使用者的头部的动作同步地使显示在显示部8204上的图像变化的功能。
可以将本发明的一个方式的显示装置用于显示部8204。
图24C、图24D及图24E是头戴显示器8300的外观图。头戴显示器8300包括外壳8301、显示部8302、带状固定工具8304以及一对透镜8305。
使用者可以通过透镜8305看到显示部8302上的显示。优选的是，弯曲配置显示部8302。因为使用者可以感受高真实感。此外，通过透镜8305分别看到显示在显示部8302的不同区域上的图像，来可以进行利用视差的三维显示等。此外，本发明的一个方式不局限于设置有一个显示部8302的结构，也可以设置两个显示部8302以对使用者的一对眼睛分别配置两个不同的显示部。
可以将本发明的一个方式的显示装置用于显示部8302。因为包括本发明的一个方式的半导体装置的显示装置具有极高的分辨率，所以即使如图24E那样地使用透镜8305放大，也可以不使使用者看到像素而可以显示现实感更高的影像。
图25A至图25G所示的电子设备包括外壳9000、显示部9001、扬声器9003、操作键9005(包括电源开关或操作开关)、连接端子9006、传感器9007(该传感器具有测量如下因素的功能：力、位移、位置、速度、加速度、角速度、转速、距离、光、液、磁、温度、化学物质、声音、时间、硬度、电场、电流、电压、电力、辐射线、流量、湿度、倾斜度、振动、气味或红外线)、麦克风9008等。
图25A至图25G所示的电子设备具有各种功能。例如，可以具有如下功能：将各种信息(静态图像、动态图像、文字图像等)显示在显示部上的功能；触摸面板的功能；显示日历、日期或时间等的功能；通过利用各种软件(程序)控制处理的功能；进行无线通信的功能；读出储存在存储介质中的程序或数据来处理的功能；等。注意，电子设备的功能不局限于上述功能，而可以具有各种功能。电子设备可以包括多个显示部。此外，也可以在该电子设备中设置照相机等而使其具有如下功能：拍摄静态图像或动态图像来将所拍摄的图像储存在存储介质(外部存储介质或内置于照相机的存储介质)中的功能；将所拍摄的图像显示在显示部上的功能；等。
下面，详细地说明图25A至图25G所示的电子设备。
图25A是示出电视装置9100的立体图。可以将例如是50英寸以上或100英寸以上的大型显示部9001组装到电视装置9100。
图25B是示出便携式信息终端9101的立体图。便携式信息终端9101例如可以用作智能手机。便携式信息终端9101也可以设置有扬声器9003、连接端子9006、传感器9007等。此外，便携式信息终端9101可以将文字或图像信息显示在其多个面上。图25B示出显示三个图标9050的例子。此外，也可以将由虚线矩形表示的信息9051显示在显示部9001的另一个面上。作为信息9051的一个例子，可以举出提示收到电子邮件、SNS或电话等的信息；电子邮件或SNS等的标题；发送者姓名；日期；时间；电池余量；以及天线接收信号强度等。或者，可以在显示有信息9051的位置上显示图标9050等。
图25C是示出便携式信息终端9102的立体图。便携式信息终端9102具有将信息显示在显示部9001的三个以上的面上的功能。在此，示出信息9052、信息9053、信息9054分别显示于不同的面上的例子。例如，使用者也可以在将便携式信息终端9102放在上衣口袋里的状态下确认显示在能够从便携式信息终端9102的上方观察到的位置上的信息9053。使用者可以确认到该显示而无需从口袋里拿出便携式信息终端9102，由此能够判断例如是否接电话。
图25D是示出手表型便携式信息终端9200的立体图。此外，显示部9001的显示面被弯曲，能够在所弯曲的显示面上进行显示。例如，通过与可进行无线通信的耳麦相互通信，便携式信息终端9200可以进行免提通话。此外，便携式信息终端9200包括连接端子9006，可以与其他信息终端进行数据的交换或者进行充电。此外，充电工作也可以利用无线供电进行。
图25E至图25G是示出能够折叠的便携式信息终端9201的立体图。此外，图25E是便携式信息终端9201为展开状态的立体图，图25G是便携式信息终端9201为折叠状态的立体图，并且图25F是便携式信息终端9201为从图25E和图25G中的一个状态变为另一个状态的中途的状态的立体图。便携式信息终端9201在折叠状态下可携带性好，在展开状态下因为具有无缝拼接的较大的显示区域而其显示的一览性优异。便携式信息终端9201所包括的显示部9001由铰链9055所连接的三个外壳9000来支撑。例如，可以以1mm以上且150mm以下的曲率半径使显示部9001弯曲。
图26A示出电视装置的一个例子。电视装置7100的显示部7500被组装在框体7101中。在此示出利用支架7103支撑框体7101的结构。
可以通过利用框体7101所具备的操作开关或另外提供的遥控操作机7111进行图26A所示的电视装置7100的操作。此外，也可以将触摸面板应用于显示部7500，通过用手指等触摸显示部7500可以进行电视装置7100的操作。此外，遥控操作机7111也可以除了具备操作按钮以外还具备显示部。
此外，电视装置7100也可以具备电视广播的接收机或用来连接到通信网络的通信设备。
图26B示出笔记型个人计算机7200。笔记型个人计算机7200包括框体7211、键盘7212、指向装置7213、外部连接端口7214等。在框体7211中组装有显示部7500。
图26C及图26D示出数字标牌(Digital Signage)的一个例子。
图26C所示的数字标牌7300包括框体7301、显示部7500及扬声器7303等。此外，还可以包括LED灯、操作键(包括电源开关或操作开关)、连接端子、各种传感器以及麦克风等。
此外，图26D示出设置于圆柱状柱子7401上的数字标牌7400。数字标牌7400包括沿着柱子7401的曲面设置的显示部7500。
显示部7500越大，一次能够提供的信息量越多，并且容易吸引人的注意，由此例如可以提高广告宣传效果。
优选将触摸面板用于显示部7500，使得使用者能够操作。由此，不仅可以用于广告，还可以用于提供路线信息或交通信息、商用设施的指南等使用者需要的信息。
如图26C和图26D所示，数字标牌7300或数字标牌7400优选通过无线通信可以与使用者所携带的智能手机等信息终端设备7311联动。例如，显示在显示部7500上的广告的信息可以显示在信息终端设备7311的屏幕，并且通过操作信息终端设备7311，可以切换显示部7500的显示。
此外，可以在数字标牌7300或数字标牌7400上以信息终端设备7311为操作单元(控制器)执行游戏。由此，不特定多个使用者可以同时参加游戏，享受游戏的乐趣。
本发明的一个方式的显示装置可以应用于图26A至图26D所示的显示部7500。
虽然本实施方式的电子设备采用具有显示部的结构，但是本发明的一个实施方式也可以用于不具有显示部的电子设备。
本实施方式的至少一部分可以与本说明书所记载的其他实施方式适当地组合而实施。
实施例1
下面，对制造形成有可用于本发明的一个方式的晶体管的绝缘膜的样品并利用热脱附谱分析法(TDS：Thermal Desorption Spectrometry)评价从绝缘膜的氢脱离量及绝缘膜的氧透过性的结果进行说明。
[实施例1-1]
<样品的制造>
首先，作为绝缘膜，在玻璃衬底上利用等离子体CVD法形成厚度约为100nm的氮氧化硅膜。在此，制造使绝缘膜的形成条件不同的三个样品(样品A1至样品A3)。
样品A1的氮氧化硅膜以如下条件形成：硅烷气体、氮气体、氨气体及一氧化二氮气体的流量分别为150sccm、5000sccm、100sccm、100sccm；压力为200Pa；成膜功率为2000W；衬底温度为350℃。
样品A2及样品A3的氮氧化硅膜以将上述样品A1的成膜条件下的一氧化二氮气体的流量分别为500sccm、1000sccm的条件形成。
通过上述工序，制造在玻璃衬底上形成有绝缘膜的样品A1至样品A3。
<TDS分析>
对上述样品A1至A3分别进行TDS分析。TDS分析以30℃/min.的升温速度进行。
图27A至图27C分别示出样品(记为Sample)A1至A3的TDS分析结果。图27A至图27C示出相当于氢分子的质荷比(M/z)为2时的结果。横轴示出衬底温度(Sub.Temp.)，纵轴示出检测强度(Intensity)。另外，在各附图中还示出每单位体积的脱离量的定量值。
在各样品中，可以确认从绝缘膜的氢分子的脱离量小。另外，可以确认到如下：成膜时的一氧化二氮气体的流量越多，氢分子的脱离量越低。
[实施例1-2]
下面，制造将氮氧化硅膜形成在通过加热释放氧的氧氮化硅膜上的样品，利用TDS分析评价该氮氧化硅膜的氧透过性。
<样品的制造>
首先，在玻璃衬底上利用等离子体CVD法形成厚度约为100nm的氧氮化硅膜。
接着,通过在利用溅射法将金属氧化物膜形成于氧氮化硅膜上之后进行氧自由基处理，对氧氮化硅膜供应氧。然后，通过蚀刻去除金属氧化物膜。
接着，在氧氮化硅膜上利用等离子体CVD法形成厚度约为100nm的氮氧化硅膜。在此，制造使氮氧化硅膜的成膜条件不同的三个样品(样品B1至样品B3)。
以与上述样品A1、样品A2及样品A3同样的条件分别形成样品B1、样品B2及样品B3的氮氧化硅膜。
通过上述工序，制造将氮氧化硅膜形成在通过加热释放氧的氧氮化硅膜上的样品。
<TDS分析>
图27D至图27F分别示出样品B1至样品B3的TDS分析结果。图27D至图27F示出相当于氢分子的质荷比为32时的结果。另外，在各附图中，还示出每单位体积的脱离量的定量值。另外，在各附图中，以虚线表示不形成氮氧化硅膜时的氧氮化硅膜的TDS分析结果。
在各样品中，可以确认通过形成氮氧化硅膜可以抑制氧分子的脱离。也就是说，可知氮氧化硅膜具有氧阻挡性。尤其是，可以确认成膜时的一氧化二氮气体的流量最少的样品B1表示较高的氧阻挡性。
如上所述可知，本实施例中制造的氮氧化硅膜的氢脱离量非常少，并且该氮氧化硅膜具有氧阻挡性。通过将这种氮氧化硅膜应用于实施方式1所示的绝缘层103，尤其应用于绝缘膜103a，可以实现可靠性较高的晶体管。
实施例2
下面，对制造使作为半导体层的被形成面的绝缘层的结构不同的晶体管并评价其电特性及可靠性的结果进行说明。
[样品的制造]
作为所制造的晶体管的结构，可以援用实施方式1所例示的晶体管100C。
首先，利用溅射法在玻璃衬底上形成厚度大约为100nm的钨膜，对其进行加工得到第一栅电极。
接着，形成第一栅极绝缘层。在此，制造使第一栅极绝缘层的结构不同的四个样品(样品C1至C4)。
作为样品C1至样品C3的第一栅极绝缘层，采用厚度约为30nm的氮化硅膜、厚度约为280nm的氮氧化硅膜以及厚度约为20nm的氧氮化硅膜的叠层结构。
氮化硅膜以如下条件形成：硅烷气体、氮气体及氨气体的流量分别为290sccm、2000sccm、2000sccm；压力为200Pa；成膜功率为3000W；衬底温度为350℃。
氧氮化硅膜以如下条件形成：硅烷气体及一氧化二氮气体的流量分别为100sccm、4000sccm；压力为200Pa；成膜功率为2000W；衬底温度为350℃。
以与上述实施例1-1所说明的样品A1同样的条件形成样品C1的氮氧化硅膜。以与样品A2同样地条件形成样品C2的氮氧化硅膜。以与样品A3同样的条件形成样品C3的氮氧化硅膜。
作为样品C4的第一栅极绝缘层，采用厚度约为200nm的第一氮化硅膜、厚度约为100nm的第二氮化硅膜以及厚度约为20nm的氧氮化硅膜的叠层结构。
以与上述样品C1等中的氮化硅膜同样的条件形成第一氮化硅膜。
第二氮化硅膜以如下条件形成：硅烷气体、氮气体及氨气体的流量分别为150sccm、5000sccm、100sccm；压力为200Pa；成膜功率为2000W；衬底温度为350℃。
以与上述样品C1等中的氧氮化硅膜同样的条件形成氧氮化硅膜。
接着，在第一栅极绝缘层上形成厚度约为30nm的金属氧化物膜，且对该金属氧化物膜进行加工来得到半导体层。该金属氧化物膜通过使用金属元素的原子个数比为In：Ga：Zn＝1：1：1的溅射靶材的溅射法形成。然后，以370℃进行1小时的加热处理。
接着，通过等离子体CVD法形成成为第二栅极绝缘层的厚度约为140nm的氧氮化硅膜。
接着，作为成为第二栅电极的导电膜，通过溅射法形成厚度约为20nm的铟锌氧化物膜、厚度约为100nm的铜膜及厚度约为30nm的铟锌氧化物膜。然后，加工各导电膜及氧氮化硅膜而得到第二栅电极及第二栅极绝缘层。
接着，作为覆盖晶体管的保护绝缘层，利用等离子体CVD法形成厚度约为300nm的氧氮化硅膜。然后，对保护绝缘层部分地进行蚀刻来形成开口，通过溅射法形成钼膜，然后对其进行加工得到源电极及漏电极。然后，作为平坦膜形成厚度大约为1.5μm的丙烯酸树脂膜，在氮气氛下以250℃的温度进行一小时的加热处理。
通过上述工序，得到包括形成在玻璃衬底上的晶体管的样品C1至C4。
[晶体管的Id-Vg特性]
接着，测量上面制造的样品C1至样品C4的晶体管的Id-Vg特性。
晶体管的Id-Vg特性在如下条件下进行测量。对栅电极施加的电压(以下也称为栅极电压(VG))以从-15V到+20V每隔0.25V的方式施加。此外，将施加到源电极的电压(以下也称为源极电压(VS))设定为0V(comm)，将施加到漏电极的电压(以下也称为漏极电压(VD))设定为0.1V和10V。
在此测量对第一栅电极及第二栅电极分别施加相同栅极电压时的Id-Vg特性。
此外，所测量的各晶体管为具有2μm的设计沟道长度、3μm的设计沟道宽度的双栅结构的晶体管。每个样品的测量个数为20。
图28A至图28D示出样品C1至样品C4的Id-Vg特性。在各附图中示出漏极电压为0.1V时的Id-Vg特性及漏极电压为10V时的Id-Vg特性。
如图28A至图28D所示，可以确认在每个样品中都能够得到偏差小的良好电特性。
[可靠性评价]
接着，为了评价上述晶体管的可靠性，进行GBT测试。在GBT测试中，将形成有晶体管的衬底保持为60℃，对晶体管的源极和漏极施加0V的电压，对栅极施加20V或-20V的电压，并保持该状态1小时。这里，尤其示出PBTS测试。
图29示出PBTS测试后的样品C1至样品C4的阈值电压的变动量(ΔVth)。图29示出各样品中的如下情况：对第一栅电极和第二栅电极施加相同应力(Dual Stress)；对仅第二栅电极施加应力(Top Stress)；以及对仅第一栅电极施加应力(Bottom Stress)。
从图29可知，样品C1、样品C2及样品C3的阈值电压的变动量低于样品C4。从此可以确认：通过将氮氧化硅膜用于第一栅极绝缘层，可以实现可靠性高的晶体管。
另外，在比较样品C1、样品C2及样品C3的Bottom Stress的结果时，有阈值电压的变动量依次小的倾向。从此结果及上述实施例1-1的结果可以估计为：通过作为氮氧化硅膜采用氢释放量更少的膜，可以抑制阈值电压的变动。
如上所述可知，通过将不容易释放氢且不容易扩散氧的氮氧化硅膜用作第一栅极绝缘层，可以实现特性不均匀少、电特性良好且可靠性高的晶体管。

Claims (15)

1.一种半导体装置，包括：
第一绝缘层；
第二绝缘层；
半导体层；以及
第一导电层，
其中，所述半导体层、所述第二绝缘层以及所述第一导电层依次层叠在所述第一绝缘层上，
所述第一绝缘层具有依次层叠有第一绝缘膜、第二绝缘膜以及第三绝缘膜的叠层结构，
所述第二绝缘层包含氧化物，
所述半导体层包含铟及氧，
所述第三绝缘膜具有接触于所述半导体层的部分，
所述第一绝缘膜包含硅及氮，
所述第三绝缘膜包含硅及氧，
所述第二绝缘膜包含硅、氮及氧，
所述第二绝缘膜中的氧含量多于所述第一绝缘膜中的氧含量且少于所述第三绝缘膜中的氧含量，
并且，所述第二绝缘膜中的氮含量少于所述第一绝缘膜中的氮含量且多于所述第三绝缘膜中的氮含量。
2.根据权利要求1所述的半导体装置，还包括：
第二导电层，
其中所述第一绝缘层位于所述第二导电层与所述半导体层之间，
所述第二导电层具有与所述半导体层及所述第一导电层重叠的区域，
并且所述第一绝缘膜具有接触于所述第二导电层的部分。
3.根据权利要求1所述的半导体装置，
其中所述第二绝缘膜的厚度比所述第一绝缘膜的厚度厚，
并且所述第二绝缘膜的厚度比所述第三绝缘膜的厚度厚。
4.根据权利要求1所述的半导体装置，
其中所述第二绝缘膜的厚度为所述第一绝缘膜的厚度的2倍以上且20倍以下，
所述第二绝缘膜的厚度为所述第三绝缘膜的厚度的2倍以上且20倍以下，
并且所述第二绝缘膜的厚度为所述第一绝缘层的总厚度的50％以上且95％以下。
5.根据权利要求1所述的半导体装置，
其中所述第二绝缘层具有依次层叠有第四绝缘膜、第五绝缘膜以及第六绝缘膜的叠层结构，
所述第四绝缘膜具有接触于所述半导体层的区域，
并且所述第四绝缘膜、所述第五绝缘膜以及所述第六绝缘膜都包含氧化物。
6.根据权利要求1所述的半导体装置，
其中所述半导体层包含M以及锌，
所述M为选自铝、镓、钇和锡中的一种或多种，
并且所述半导体层具有铟含有率高于M含有率的区域。
7.根据权利要求1所述的半导体装置，还包括：
所述第二绝缘层与所述第一导电层之间的金属氧化物层，
其中所述金属氧化物层包含选自铝、铪、锡、铟、镓和锌中的一种以上的元素。
8.一种半导体装置，包括：
第一绝缘层；
第二绝缘层；
半导体层；以及
第一导电层，
其中，所述半导体层、所述第二绝缘层以及所述第一导电层依次层叠在所述第一绝缘层上，
所述第一绝缘层具有依次层叠有第一绝缘膜、第二绝缘膜以及第三绝缘膜的叠层结构，
所述半导体层具有依次层叠有第一金属氧化物膜以及第二金属氧化物膜的叠层结构，
所述第二绝缘层包含氧化物，
所述第一金属氧化物膜以及所述第二金属氧化物膜都包含铟及氧，
所述第二绝缘层具有接触于所述第二金属氧化物膜的部分，
所述第三绝缘膜具有接触于所述第一金属氧化物膜的部分，
所述第一绝缘膜包含硅及氮，
所述第三绝缘膜包含硅及氧，
所述第二绝缘膜包含硅、氮及氧，
所述第二绝缘膜中的氧含量多于所述第一绝缘膜中的氧含量且少于所述第三绝缘膜中的氧含量，
并且，所述第二绝缘膜中的氮含量少于所述第一绝缘膜中的氮含量且多于所述第三绝缘膜中的氮含量。
9.根据权利要求8所述的半导体装置，还包括：
第二导电层，
其中所述第一绝缘层位于所述第二导电层与所述半导体层之间，
所述第二导电层具有与所述半导体层及所述第一导电层重叠的区域，
并且所述第一绝缘膜具有接触于所述第二导电层的部分。
10.根据权利要求8所述的半导体装置，
其中所述第二绝缘膜的厚度比所述第一绝缘膜的厚度厚，
并且所述第二绝缘膜的厚度比所述第三绝缘膜的厚度厚。
11.根据权利要求8所述的半导体装置，
其中所述第二绝缘膜的厚度为所述第一绝缘膜的厚度的2倍以上且20倍以下，
所述第二绝缘膜的厚度为所述第三绝缘膜的厚度的2倍以上且20倍以下，
并且所述第二绝缘膜的厚度为所述第一绝缘层的总厚度的50％以上且95％以下。
12.根据权利要求8所述的半导体装置，
其中所述第二绝缘层具有依次层叠有第四绝缘膜、第五绝缘膜以及第六绝缘膜的叠层结构，
所述第四绝缘膜具有接触于所述半导体层的区域，
并且所述第四绝缘膜、所述第五绝缘膜以及所述第六绝缘膜都包含氧化物。
13.根据权利要求8所述的半导体装置，
其中所述第一金属氧化物膜包含镓及锌，
所述第二金属氧化物膜包含镓及锌，
并且所述第二金属氧化物膜具有与所述第一金属氧化物膜相比铟含有率高且镓含有率低的区域。
14.根据权利要求8所述的半导体装置，
其中所述第一金属氧化物膜包含镓及锌，
并且所述第二金属氧化物膜不包含镓。
15.根据权利要求8所述的半导体装置，还包括：
所述第二绝缘层与所述第一导电层之间的金属氧化物层，
其中所述金属氧化物层包含选自铝、铪、锡、铟、镓和锌中的一种以上的元素。
CN202010692943.0A 2019-07-19 2020-07-17 半导体装置 Pending CN112242448A (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2019133334 2019-07-19
JP2019-133334 2019-07-19

Publications (1)

Publication Number Publication Date
CN112242448A true CN112242448A (zh) 2021-01-19

Family

ID=74171497

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202010692943.0A Pending CN112242448A (zh) 2019-07-19 2020-07-17 半导体装置

Country Status (5)

Country Link
US (3) US11211501B2 (zh)
JP (1) JP2021019197A (zh)
KR (1) KR20210010333A (zh)
CN (1) CN112242448A (zh)
TW (1) TW202111767A (zh)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11211501B2 (en) * 2019-07-19 2021-12-28 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2013180040A1 (en) 2012-05-31 2013-12-05 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
US9590109B2 (en) * 2013-08-30 2017-03-07 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
CN106784014A (zh) * 2016-12-23 2017-05-31 京东方科技集团股份有限公司 薄膜晶体管及其制作方法、显示基板、显示装置
US11069816B2 (en) * 2017-09-01 2021-07-20 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and display device
WO2019186315A1 (ja) * 2018-03-29 2019-10-03 株式会社半導体エネルギー研究所 半導体装置、および半導体装置の作製方法
US11211501B2 (en) * 2019-07-19 2021-12-28 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device

Also Published As

Publication number Publication date
US11799034B2 (en) 2023-10-24
US11211501B2 (en) 2021-12-28
US20210020782A1 (en) 2021-01-21
KR20210010333A (ko) 2021-01-27
US20230420571A1 (en) 2023-12-28
JP2021019197A (ja) 2021-02-15
TW202111767A (zh) 2021-03-16
US20220093802A1 (en) 2022-03-24

Similar Documents

Publication Publication Date Title
JP7462391B2 (ja) 半導体装置
JP7344707B2 (ja) 半導体装置の作製方法
WO2020089726A1 (ja) 半導体装置
CN111480217A (zh) 半导体装置
JP2023118763A (ja) 半導体装置の作製方法
JP2023017043A (ja) 半導体装置
JP2023166508A (ja) 半導体装置の作製方法
JP7237859B2 (ja) 半導体装置の作製方法
WO2020089733A1 (ja) 半導体装置
JP2024037777A (ja) 半導体装置の作製方法
US20230420571A1 (en) Semiconductor device
CN113519065A (zh) 半导体装置
CN114207832A (zh) 半导体装置及半导体装置的制造方法
WO2020074993A1 (ja) 半導体装置
WO2020012276A1 (ja) 半導体装置
TW202410452A (zh) 半導體裝置

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination