JP7229995B2 - 半導体装置の作製方法 - Google Patents

半導体装置の作製方法 Download PDF

Info

Publication number
JP7229995B2
JP7229995B2 JP2020503384A JP2020503384A JP7229995B2 JP 7229995 B2 JP7229995 B2 JP 7229995B2 JP 2020503384 A JP2020503384 A JP 2020503384A JP 2020503384 A JP2020503384 A JP 2020503384A JP 7229995 B2 JP7229995 B2 JP 7229995B2
Authority
JP
Japan
Prior art keywords
film
layer
conductive
semiconductor
metal oxide
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
JP2020503384A
Other languages
English (en)
Other versions
JPWO2019166907A5 (ja
JPWO2019166907A1 (ja
Inventor
安孝 中澤
健一 岡崎
貴之 大出
来 佐藤
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Semiconductor Energy Laboratory Co Ltd
Original Assignee
Semiconductor Energy Laboratory Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Semiconductor Energy Laboratory Co Ltd filed Critical Semiconductor Energy Laboratory Co Ltd
Publication of JPWO2019166907A1 publication Critical patent/JPWO2019166907A1/ja
Publication of JPWO2019166907A5 publication Critical patent/JPWO2019166907A5/ja
Application granted granted Critical
Publication of JP7229995B2 publication Critical patent/JP7229995B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/45—Ohmic electrodes
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09F—DISPLAYING; ADVERTISING; SIGNS; LABELS OR NAME-PLATES; SEALS
    • G09F9/00—Indicating arrangements for variable information in which the information is built-up on a support by selection or combination of individual elements
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09F—DISPLAYING; ADVERTISING; SIGNS; LABELS OR NAME-PLATES; SEALS
    • G09F9/00—Indicating arrangements for variable information in which the information is built-up on a support by selection or combination of individual elements
    • G09F9/30—Indicating arrangements for variable information in which the information is built-up on a support by selection or combination of individual elements in which the desired character or characters are formed by combining individual elements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/1222—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or crystalline structure of the active layer
    • H01L27/1225—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or crystalline structure of the active layer with semiconductor materials not belonging to the group IV of the periodic table, e.g. InGaZnO
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/1259—Multistep manufacturing methods
    • H01L27/127—Multistep manufacturing methods with a particular formation, treatment or patterning of the active layer specially adapted to the circuit arrangement
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/1259—Multistep manufacturing methods
    • H01L27/1288—Multistep manufacturing methods employing particular masking sequences or specially adapted masks, e.g. half-tone mask
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66969—Multistep manufacturing processes of devices having semiconductor bodies not comprising group 14 or group 13/15 materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/7869—Thin film transistors, i.e. transistors with a channel being at least partly a thin film having a semiconductor body comprising an oxide semiconductor material, e.g. zinc oxide, copper aluminium oxide, cadmium stannate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78696—Thin film transistors, i.e. transistors with a channel being at least partly a thin film characterised by the structure of the channel, e.g. multichannel, transverse or longitudinal shape, length or width, doping structure, or the overlap or alignment between the channel and the gate, the source or the drain, or the contacting structure of the channel
    • G—PHYSICS
    • G02—OPTICS
    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
    • G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour 
    • G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on liquid crystals, e.g. single liquid crystal display cells
    • G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
    • G02F1/136—Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
    • G02F1/1362—Active matrix addressed cells
    • G02F1/1368—Active matrix addressed cells in which the switching element is a three-electrode device
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78645—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with multiple gate
    • H01L29/78648—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with multiple gate arranged on opposing sides of the channel
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K59/00—Integrated devices, or assemblies of multiple devices, comprising at least one organic light-emitting element covered by group H10K50/00
    • H10K59/10—OLED displays
    • H10K59/12—Active-matrix OLED [AMOLED] displays
    • H10K59/121—Active-matrix OLED [AMOLED] displays characterised by the geometry or disposition of pixel elements
    • H10K59/1213—Active-matrix OLED [AMOLED] displays characterised by the geometry or disposition of pixel elements the pixel elements being TFTs

Description

本発明の一態様は、半導体装置、及び半導体装置の作製方法に関する。本発明の一態様は、トランジスタ、及びトランジスタの作製方法に関する。本発明の一態様は、表示装置に関する。
なお、本発明の一態様は、上記の技術分野に限定されない。本明細書等で開示する本発明の一態様の技術分野としては、半導体装置、表示装置、発光装置、蓄電装置、記憶装置、電子機器、照明装置、入力装置、入出力装置、それらの駆動方法、又はそれらの製造方法、を一例として挙げることができる。半導体装置は、半導体特性を利用することで機能しうる装置全般を指す。
トランジスタに適用可能な半導体材料として、金属酸化物を用いた酸化物半導体が注目されている。例えば、特許文献１では、複数の酸化物半導体層を積層し、当該複数の酸化物半導体層の中で、チャネルとなる酸化物半導体層がインジウム及びガリウムを含み、且つインジウムの割合をガリウムの割合よりも大きくすることで、電界効果移動度（単に移動度、またはμＦＥと言う場合がある）を高めた半導体装置が開示されている。
半導体層に用いることのできる金属酸化物は、スパッタリング法などを用いて形成できるため、大型の表示装置を構成するトランジスタの半導体層に用いることができる。また、多結晶シリコンや非晶質シリコンを用いたトランジスタの生産設備の一部を改良して利用することが可能であるため、設備投資を抑えられる。また、金属酸化物を用いたトランジスタは、非晶質シリコンを用いた場合に比べて高い電界効果移動度を有するため、駆動回路を設けた高機能の表示装置を実現できる。
また、特許文献２には、ソース領域およびドレイン領域に、アルミニウム、ホウ素、ガリウム、インジウム、チタン、シリコン、ゲルマニウム、スズ、および鉛からなる群のうちの少なくとも一種をドーパントとして含む低抵抗領域を有する酸化物半導体膜が適用された薄膜トランジスタが開示されている。
特開２０１４－７３９９号公報 特開２０１１－２２８６２２号公報 特開２０１２－１６０７１７号公報
本発明の一態様は、電気特性の良好な半導体装置、及びその作製方法を提供することを課題の一とする。または、電気特性の安定した半導体装置、およびその作製方法を提供することを課題の一とする。または、本発明の一態様は、信頼性の高い表示装置を提供することを課題の一とする。
なお、これらの課題の記載は、他の課題の存在を妨げるものではない。なお、本発明の一態様は、これらの課題の全てを解決する必要はないものとする。なお、これら以外の課題は、明細書、図面、請求項などの記載から抽出することが可能である。
本発明の一態様は、絶縁層上に金属酸化物を含む半導体膜を成膜する第１の工程と、半導体膜上に導電膜を成膜する第２の工程と、導電膜上に第１のレジストマスクを形成し、導電膜をエッチングして第１の導電層を形成するとともに、第１の導電層に覆われない半導体膜の上面を露出させる第３の工程と、第１の導電層の上面及び側面を覆い、且つ半導体膜の上面の一部を覆う第２のレジストマスクを形成し、半導体膜をエッチングして半導体層を形成するとともに、半導体層に覆われない絶縁層の上面を露出させる第４の工程と、を有する、半導体装置の作製方法である。
また、上記導電膜は、銅またはアルミニウムを含むことが好ましい。
また、本発明の他の一態様は、絶縁層上に金属酸化物を含む半導体膜を成膜する第１の工程と、半導体膜上に第１の導電膜、第２の導電膜、及び第３の導電膜を順に成膜する第２の工程と、第３の導電膜上に第１のレジストマスクを形成し、第３の導電膜、第２の導電膜、及び第１の導電膜をエッチングして第１の導電層を形成するとともに、第１の導電層に覆われない半導体膜の上面を露出させる第３の工程と、第１の導電層の上面及び側面を覆い、且つ半導体膜の上面の一部を覆う第２のレジストマスクを形成し、半導体膜をエッチングして半導体層を形成するとともに、半導体層に覆われない絶縁層の上面を露出させる第４の工程と、を有する、半導体装置の作製方法。
また、上記において、第２の導電膜は、銅またはアルミニウムを含み、第１の導電膜及び第３の導電膜は、第２の導電膜とは異なる元素を含むことが好ましい。さらに、第１の導電膜及び第２の導電膜は、それぞれ独立に、チタン、タングステン、モリブデン、クロム、タンタル、亜鉛、インジウム、白金、及びルテニウムのうちのいずれかを含むことが好ましい。
また、上記において、第３の工程におけるエッチングと、第４の工程におけるエッチングとは、それぞれウェットエッチング法により行われることが好ましい。
また、上記において、第１の工程において、半導体膜は、第１の金属酸化物膜と、第２の金属酸化物膜とを順に成膜することにより形成することが好ましい。このとき、第２の金属酸化物膜は、第１の金属酸化物膜より結晶性が高くなるように形成することが好ましい。
また、上記において、第１の工程より前に、第２の導電層を形成する第５の工程と、第５の工程と第１の工程の間に、第２の導電層を覆って絶縁層を形成する第６の工程と、を有することが好ましい。このとき、第３の工程において、第２の導電層上で離間する一対の第１の導電層を形成することが好ましい。また、第４の工程において、第２のレジストマスクは、第２の導電層と重畳する位置に、一対の第１の導電層のそれぞれと重畳する一対の領域と、これらの間の領域を繋ぐ領域と、を有するように形成することが好ましい。
また、本発明の他の一態様は、第１の導電層、第１の絶縁層、半導体層、及び一対の第２の導電層を有する半導体装置である。第１の絶縁層は第１の導電層を覆って設けられ、半導体層は第１の絶縁層上に設けられる。また一対の第２の導電層は、それぞれ半導体層上に設けられ、且つ、第１の導電層と重畳する領域で離間して設けられている。また、平面視において、第２の導電層は半導体層の輪郭よりも内側に設けられる。さらに、半導体層の、第１の導電層と重畳し、且つ一対の第２の導電層と重畳しない領域のチャネル幅方向の幅が、一対の第２の導電層の一方の、第１の導電層と重畳する部分のチャネル幅方向の幅よりも小さい。
また、上記において、半導体層は、第１の導電層側から順に、第１の金属酸化物膜と、第２の金属酸化物膜とが積層された積層構造を有することが好ましい。このとき、第１の金属酸化物膜は、第２の金属酸化物膜よりも結晶性が低いことが好ましい。
また、上記において、第２の導電層は、半導体層側から第１の導電膜、第２の導電膜、及び第３の導電膜を有することが好ましい。このとき、第２の導電膜は、銅、銀、金、またはアルミニウムを含むことが好ましい。さらに、第１の導電膜及び第３の導電膜は、第２の導電膜とは異なる元素を含み、且つ、それぞれ独立に、チタン、タングステン、モリブデン、クロム、タンタル、亜鉛、インジウム、白金、及びルテニウムのうちのいずれかを含むことが好ましい。
本発明の一態様によれば、電気特性の良好な半導体装置、及びその作製方法を提供できる。また、電気特性の安定した半導体装置、およびその作製方法を提供できる。また、本発明の一態様は、信頼性の高い表示装置を提供できる。
なお、これらの効果の記載は、他の効果の存在を妨げるものではない。なお、本発明の一態様は、必ずしも、これらの効果の全てを有する必要はない。なお、これら以外の効果は、明細書、図面、請求項などの記載から抽出することが可能である。
（Ａ）、（Ｂ）、（Ｃ）トランジスタの構成例。 （Ａ）、（Ｂ）、（Ｃ）トランジスタの構成例。 （Ａ１）、（Ａ２）、（Ｂ１）、（Ｂ２）、（Ｃ１）、（Ｃ２）トランジスタの作製方法を説明する図。 （Ａ１）、（Ａ２）、（Ｂ１）、（Ｂ２）、（Ｃ１）、（Ｃ２）トランジスタの作製方法を説明する図。 （Ａ１）、（Ａ２）、（Ｂ１）、（Ｂ２）、（Ｃ１）、（Ｃ２）トランジスタの作製方法を説明する図。 （Ａ）、（Ｂ）、（Ｃ）トランジスタの構成例。 （Ａ）、（Ｂ）、（Ｃ）トランジスタの構成例。 （Ａ）、（Ｂ）、（Ｃ）、（Ｄ）、（Ｅ）トランジスタの構成例。 （Ａ）、（Ｂ）、（Ｃ）表示装置の上面図。 表示装置の断面図。 表示装置の断面図。 表示装置の断面図。 表示装置の断面図。 （Ａ）表示装置のブロック図。（Ｂ）、（Ｃ）表示装置の回路図。 （Ａ）、（Ｃ）、（Ｄ）表示装置の回路図。（Ｂ）表示装置のタイミングチャート。 （Ａ）、（Ｂ）表示モジュールの構成例。 （Ａ）、（Ｂ）電子機器の構成例。 （Ａ）、（Ｂ）、（Ｃ）、（Ｄ）電子機器の構成例。 （Ａ）トランジスタの観察位置を示す概略図。（Ｂ）トランジスタの断面観察像。 （Ａ）、（Ｂ）トランジスタの電気特性。
以下、実施の形態について図面を参照しながら説明する。ただし、実施の形態は多くの異なる態様で実施することが可能であり、趣旨及びその範囲から逸脱することなくその形態及び詳細を様々に変更し得ることは当業者であれば容易に理解される。従って、本発明は、以下の実施の形態の記載内容に限定して解釈されるものではない。
また、本明細書で説明する各図において、各構成の大きさ、層の厚さ、または領域は、明瞭化のために誇張されている場合がある。
また、本明細書にて用いる「第１」、「第２」、「第３」という序数詞は、構成要素の混同を避けるために付したものであり、数的に限定するものではない。
また、本明細書において、「上に」、「下に」などの配置を示す語句は、構成同士の位置関係を、図面を参照して説明するために、便宜上用いている。また、構成同士の位置関係は、各構成を描写する方向に応じて適宜変化するものである。従って、明細書で説明した語句に限定されず、状況に応じて適切に言い換えることができる。
また、本明細書等において、トランジスタが有するソースとドレインの機能は、トランジスタの極性や、回路動作において電流の方向が変化する場合などには入れ替わることがある。このため、ソースやドレインの用語は、入れ替えて用いることができるものとする。
また、本明細書等において、「電気的に接続」には、「何らかの電気的作用を有するもの」を介して接続されている場合が含まれる。ここで、「何らかの電気的作用を有するもの」は、接続対象間での電気信号の授受を可能とするものであれば、特に制限を受けない。例えば、「何らかの電気的作用を有するもの」には、電極や配線をはじめ、トランジスタなどのスイッチング素子、抵抗素子、インダクタ、キャパシタ、その他の各種機能を有する素子などが含まれる。
また、本明細書等において、「膜」という用語と、「層」という用語とは、互いに入れ替えることが可能である。例えば、「導電層」や「絶縁層」という用語は、「導電膜」や「絶縁膜」という用語に相互に交換することが可能な場合がある。
また、本明細書等において、特に断りがない場合、オフ電流とは、トランジスタがオフ状態（非導通状態、遮断状態、ともいう）にあるときのドレイン電流をいう。オフ状態とは、特に断りがない場合、ｎチャネル型トランジスタでは、ゲートとソースの間の電圧Ｖｇｓがしきい値電圧Ｖｔｈよりも低い（ｐチャネル型トランジスタでは、Ｖｔｈよりも高い）状態をいう。
本明細書等において、表示装置の一態様である表示パネルは表示面に画像等を表示（出力）する機能を有するものである。したがって表示パネルは出力装置の一態様である。
また、本明細書等では、表示パネルの基板に、例えばＦＰＣ（Ｆｌｅｘｉｂｌｅ Ｐｒｉｎｔｅｄ Ｃｉｒｃｕｉｔ）もしくはＴＣＰ（Ｔａｐｅ Ｃａｒｒｉｅｒ Ｐａｃｋａｇｅ）などのコネクターが取り付けられたもの、または基板にＣＯＧ（Ｃｈｉｐ Ｏｎ Ｇｌａｓｓ）方式等によりＩＣが実装されたものを、表示パネルモジュール、表示モジュール、または単に表示パネルなどと呼ぶ場合がある。
なお、本明細書等において、表示装置の一態様であるタッチパネルは表示面に画像等を表示する機能と、表示面に指やスタイラスなどの被検知体が触れる、押圧する、または近づくことなどを検出するタッチセンサとしての機能と、を有する。したがってタッチパネルは入出力装置の一態様である。
タッチパネルは、例えばタッチセンサ付き表示パネル（または表示装置）、タッチセンサ機能つき表示パネル（または表示装置）とも呼ぶことができる。タッチパネルは、表示パネルとタッチセンサパネルとを有する構成とすることもできる。または、表示パネルの内部または表面にタッチセンサとしての機能を有する構成とすることもできる。
また、本明細書等では、タッチパネルの基板に、コネクターやＩＣが実装されたものを、タッチパネルモジュール、表示モジュール、または単にタッチパネルなどと呼ぶ場合がある。
（実施の形態１）
本実施の形態では、本発明の一態様の半導体装置、及びその作製方法について説明する。
本発明の一態様は、被形成面上に、ゲート電極と、ゲート電極上にゲート絶縁層と、ゲート絶縁層上に半導体層と、半導体層の上面に接する一対のソース電極及びドレイン電極と、を有するトランジスタである。半導体層は、半導体特性を示す金属酸化物（以下、酸化物半導体ともいう）を含んで構成されることが好ましい。
本発明の他の一態様は、上記トランジスタの作製方法に係るものである。半導体層とソース電極及びドレイン電極とは、以下の方法により形成することができる。
まず、半導体層となる半導体膜をゲート絶縁層上に成膜し、続けて半導体膜上に、ソース電極及びドレイン電極となる導電膜を成膜する。続いて、導電膜上に、ソース電極及びドレイン電極のパターンに対応する第１のレジストマスクを形成した後、導電膜をエッチングしてソース電極及びドレイン電極を形成する。このとき、半導体膜はエッチングされずに、その上面の一部（ソース電極及びドレイン電極と重ならない部分）が露出した状態となる。また、ゲート絶縁層は、半導体膜に覆われ、露出しない状態となる。
その後、半導体層となる領域上に、第２のレジストマスクを形成する。このとき、第２のレジストマスクは、半導体層となる領域上だけでなく、ソース電極及びドレイン電極の上面及び側面を覆うように形成する。これにより、ソース電極及びドレイン電極の表面（上面及び側面）が露出せず、第２のレジストマスクで保護された状態で、半導体膜のエッチングを行うことができる。このような方法により、半導体膜のエッチング時に、ソース電極及びドレイン電極の表面がエッチング雰囲気に曝されることがないため、エッチング手法や、エッチングに用いるガスまたは薬液などの選択の自由度を高めることが可能となる。
ところで、半導体層とソース電極及びドレイン電極とを形成する他の方法としては、半導体膜を島状に加工して半導体層を形成した後に、ソース電極及びドレイン電極となる導電膜を成膜する方法がある。しかしながらこの方法では、島状の半導体層の端部に接して導電膜を成膜するため、当該端部が低抵抗化（ｎ型化）しやすいといった問題がある。その結果、低抵抗な半導体層の端部が寄生チャネルとして作用し、リーク電流の増大や、しきい値電圧のシフトなど、トランジスタの電気特性に悪影響を及ぼす要因となる恐れがある。
また、半導体層とソース電極及びドレイン電極の形成方法の一つに、グレートーンマスクまたはハーフトーンマスクを用いた手法がある。この方法では、まず半導体層ならびにソース電極及びドレイン電極のパターンを包含するレジストマスクを形成して、半導体膜及び導電膜を一括でエッチングする。その後、レジストマスクの一部をアッシング等により薄膜化してソース電極及びドレイン電極となる領域上にのみ残すようにレジストパターンを縮小したのち、導電膜をエッチングする。しかしながらこの手法では、ゲート絶縁層の一部が露出した状態で導電膜のエッチングが行われるため、ゲート絶縁層の露出した一部がエッチングにより薄膜化し、ゲート絶縁層の絶縁性が低下する恐れがある。さらに、ゲート絶縁層の薄膜化により、半導体層の外縁、または半導体層及びソース電極またはドレイン電極が積層された部分の外縁における段差が大きくなってしまう。そのため、当該段差部において、後の工程で形成する保護絶縁層が十分に被覆できずに、保護絶縁層に低密度な領域（鬆ともいう）が形成される場合があり、トランジスタの信頼性の低下につながる恐れがある。
また、特許文献３には、半導体膜（特許文献では酸化物半導体層と記載）上のソース電極及びドレイン電極を形成した後に、島状のレジストマスクを形成して、島状の半導体層（特許文献では酸化物半導体層と記載）を形成する方法が開示されている。しかしながらこの手法では、半導体膜のエッチングの際に、ソース電極及びドレイン電極の上面や側面の一部が露出し、エッチング雰囲気に曝されることとなる。そのため、ソース電極及びドレイン電極の薄膜化や形状不良などが生じ、配線抵抗や、トランジスタの電気特性がばらつくなどの不具合が生じる恐れがある。また半導体膜のエッチングの際に、ソース電極及びドレイン電極の成分の一部が溶出または飛散して半導体層の表面に付着することで、トランジスタ特性の悪化を招く恐れがある。
一方、本発明の一態様によれば、半導体膜を島状に形成する前にソース電極及びドレイン電極となる導電膜を成膜するため、島状の半導体層の端部が低抵抗化してしまうことを防ぐことができる。さらには、導電膜のエッチングの際には、半導体膜がゲート絶縁層を覆った状態であるため、ゲート絶縁層がエッチング雰囲気に曝されることなく、薄膜化してしまうことがない。さらには、半導体膜のエッチングの際に、ソース電極及びドレイン電極の上面及び側面がレジストマスクに被覆された状態であるため、ソース電極及びドレイン電極の上面や側面がエッチング雰囲気に曝されることなく、ソース電極及びドレイン電極の薄膜化や形状不良に加えて、半導体層の表面の汚染等が生じてしまうことを防ぐことができる。これにより、電気特性が良好で、且つ、信頼性の高いトランジスタを実現できる。
また、本発明の一態様によれば、半導体膜のエッチングにソース電極及びドレイン電極がエッチング雰囲気に曝されないため、ソース電極及びドレイン電極に用いる導電膜の材料が制限されることなく、より低抵抗な材料を好適に用いることができる。ソース電極及びドレイン電極には、例えば銅、銀、金、またはアルミニウム等を含む、極めて低抵抗な導電性材料を好適に用いることができる。
また、半導体膜のエッチングの際に、ソース電極及びドレイン電極が露出しないため、半導体膜のエッチングにはウェットエッチング法を好適に用いることができる。また、ソース電極及びドレイン電極となる導電膜のエッチングにはウェットエッチング法を用いることで、半導体膜の、特にチャネル形成領域となる部分へのエッチング時のダメージを低減することができる。導電膜と半導体膜の両方をウェットエッチング法でエッチングすることで、生産性高く、信頼性の高いトランジスタを作製することができる。
また、半導体膜として、結晶性の異なる半導体膜を積層した積層構造とすることが好ましい。特に、ソース電極及びドレイン電極と接する上側の半導体膜には、結晶性の高い半導体膜を適用することで、ソース電極及びドレイン電極となる導電膜のエッチング時に薄膜化してしまうことを抑制することができる。さらに、下側の半導体膜には上側の半導体膜よりも結晶性の低い膜を用いることで、高い電界効果移動度を示すトランジスタを実現できる。このとき、下側の半導体膜が、主に電流を流す部分となるため、下側の半導体膜の厚さを、上側の半導体膜よりも厚くすることが好ましい。
以下では、より具体的な例について、図面を参照して説明する。
［構成例］
以下では、本発明の一態様の半導体装置の作製方法を用いて作製できる、トランジスタの構成例について説明する。
図１（Ａ）は、トランジスタ１００を含む構成の上面図であり、図１（Ｂ）は、図１（Ａ）中に示す一点鎖線Ａ１－Ａ２における切断面の断面図に相当し、図１（Ｃ）は、図１（Ａ）中に示す一点鎖線Ｂ１－Ｂ２における切断面の断面図に相当する。トランジスタ１００において、一点鎖線Ａ１－Ａ２はチャネル長方向、一点鎖線Ｂ１－Ｂ２はチャネル幅方向に相当する。なお、図１（Ａ）において、トランジスタ１００の構成要素の一部（ゲート絶縁層等）を省略している。また、トランジスタの上面図においては、以降の図面においても図１（Ａ）と同様に、構成要素の一部を省略する。
トランジスタ１００は基板１０２上に設けられ、導電層１０４、絶縁層１０６、半導体層１０８、導電層１１２ａ、及び導電層１１２ｂ等を有する。絶縁層１０６は導電層１０４を覆って設けられている。半導体層１０８は、絶縁層１０６上に設けられている。導電層１１２ａ及び導電層１１２ｂは、それぞれ半導体層１０８の上面に接し、且つ、導電層１０４と重畳する半導体層１０８上で離間して設けられている。また、絶縁層１０６、導電層１１２ａ、導電層１１２ｂ、及び半導体層１０８を覆って絶縁層１１４が設けられ、絶縁層１１４上に絶縁層１１６が設けられている。
導電層１０４は、ゲート電極として機能する。絶縁層１０６の一部は、ゲート絶縁層として機能する。導電層１１２ａは、ソース電極またはドレイン電極の一方として機能し、導電層１１２ｂはその他方として機能する。半導体層１０８の、導電層１０４と重畳し、且つ導電層１１２ａと導電層１１２ｂに挟まれる領域は、チャネル形成領域として機能する。トランジスタ１００は、半導体層１０８よりも被形成面側にゲート電極が設けられた、いわゆるボトムゲート型のトランジスタである。ここで、半導体層１０８の導電層１０４側とは反対側の面をバックチャネル側の面と呼ぶことがある。トランジスタ１００は、半導体層１０８のバックチャネル側と、ソース電極及びドレイン電極との間に保護層を有さない、いわゆるチャネルエッチ構造のトランジスタである。
半導体層１０８は、導電層１１２ａ及び導電層１１２ｂと絶縁層１０６との間に設けられている。そのため、導電層１１２ａ及び導電層１１２ｂと、絶縁層１０６とは接しない構成となっている。また、図１（Ａ）に示すように、半導体層１０８は平面視において、導電層１１２ａ及び導電層１１２ｂの輪郭よりも外側に突出した部分を有していることが好ましい。
また図１（Ａ）、（Ｂ）、（Ｃ）では、導電層１０４と導電層１１２ａとが交差する交差部１００ｘを示している。導電層１０４と導電層１１２ａとの間には、絶縁層１０６及び半導体層１０８が設けられている。このような構成とすることで、半導体層１０８を有さない場合に比べて、導電層１０４と導電層１１２ａとの間の寄生容量を低減することができる。
半導体層１０８は、被形成面側（基板１０２側）から順に半導体層１０８ａと、半導体層１０８ｂとが積層された積層構造を有する。半導体層１０８ａと半導体層１０８ｂとは、共に金属酸化物を含むことが好ましい。また、バックチャネル側に位置する半導体層１０８ｂは、導電層１０４側に位置する半導体層１０８ａよりも結晶性の高い膜であることが好ましい。これにより、導電層１１２ａ及び導電層１１２ｂの加工時に、半導体層１０８の一部がエッチングされ、消失してしまうことを抑制することができる。
例えば、バックチャネル側に位置する半導体層１０８ｂには、後述するＣＡＡＣ（ｃ－ａｘｉｓ ａｌｉｇｎｅｄ ｃｒｙｓｔａｌ）構造を有する金属酸化物膜、ｎｃ（ｎａｎｏ ｃｒｙｓｔａｌ）構造を有する金属酸化物膜、またはＣＡＡＣ構造とｎｃ構造とが混在した金属酸化物膜を用いることが好ましい。また、導電層１０４側に位置する半導体層１０８ａには、ＣＡＡＣ構造を有する金属酸化物膜、ｎｃ構造を有する金属酸化物膜、またはＣＡＡＣ構造とｎｃ構造とが混在した金属酸化物膜を用いることが好ましい。好適には、半導体層１０８を、ｎｃ構造を有する半導体層１０８ａと、ＣＡＡＣ構造を有する半導体装置１０８ｂの積層構造とすることができる。また、ｎｃ構造を有する半導体層１０８ａと、ｎｃ構造を有する半導体層１０８ｂの積層構造としてもよい。このとき、半導体層１０８ｂに、半導体層１０８ａよりも結晶性の高い金属酸化物膜を用いることが好ましい。なお、半導体層１０８ａ及び半導体層１０８ｂに好適に用いることのできる金属酸化物の機能、または材料の構成については、後述するＣＡＣ（Ｃｌｏｕｄ－Ａｌｉｇｎｅｄ Ｃｏｍｐｏｓｉｔｅ）を援用することができる。
例えば半導体層１０８は、インジウムと、Ｍ（Ｍは、ガリウム、アルミニウム、シリコン、ホウ素、イットリウム、スズ、銅、バナジウム、ベリリウム、チタン、鉄、ニッケル、ゲルマニウム、ジルコニウム、モリブデン、ランタン、セリウム、ネオジム、ハフニウム、タンタル、タングステン、またはマグネシウムから選ばれた一種または複数種）と、亜鉛と、を有すると好ましい。特にＭはアルミニウム、ガリウム、イットリウム、またはスズとすることが好ましい。
特に、半導体層１０８として、インジウム、ガリウム、及び亜鉛を含む酸化物を用いることが好ましい。
半導体層１０８ａ、半導体層１０８ｂは、互いに組成の異なる層、結晶性の異なる層、または不純物濃度の異なる層を用いてもよい。また、ここでは半導体層１０８として、半導体層１０８ａと半導体層１０８ｂの積層構造を用いたが、単層構造としてもよいし、３層以上の積層構造としてもよい。
導電層１１２ａ及び導電層１１２ｂは、それぞれ被形成面側から順に、導電層１１３ａ、導電層１１３ｂ、及び導電層１１３ｃが積層された積層構造を有する。
導電層１１３ｂには、導電層１１３ａ及び導電層１１３ｃよりも低抵抗な材料を用いることが好ましい。例えば、導電層１１３ｂとして、銅、銀、金、またはアルミニウム等を含む、低抵抗な導電性材料を用いることが好ましい。特に、導電層１１３ｂが銅またはアルミニウムを含むことが好ましい。これにより、導電層１１２ａ及び導電層１１２ｂを極めて低抵抗なものとすることができる。
また、導電層１１３ａ及び導電層１１３ｃは、それぞれ独立に、導電層１１３ｂとは異なる導電性材料を用いることができる。例えば、導電層１１３ａ及び導電層１１３ｃは、それぞれ独立に、チタン、タングステン、モリブデン、クロム、タンタル、亜鉛、インジウム、白金、またはルテニウム等を含む導電性材料を用いることが好ましい。
特に、導電層１１３ａ及び導電層１１３ｃには、導電層１１３ｂよりも酸化しにくい材料を用いることが好ましい。このように、銅やアルミニウム等を含む導電層１１３ｂを、導電層１１３ａと導電層１１３ｃとで挟むことにより、導電層１１３ｂの表面の酸化を抑制することができる。また、導電層１１３ｂの元素が周辺の層に拡散することを抑制することができる。特に半導体層１０８と導電層１１３ｂとの間に導電層１１３ａを設けることで、導電層１１３ａに含まれる金属元素が半導体層１０８中に拡散することを防ぐことができ、信頼性の高いトランジスタ１００を実現できる。
なお、導電層１１２ａ及び導電層１１２ｂの構成は３層構造に限られず、銅、銀、金、またはアルミニウムを含む導電層を含む２層構造、または４層構造としてもよい。例えば、導電層１１３ａと導電層１１３ｂとを積層した２層構造としてもよいし、導電層１１３ｂと導電層１１３ｃとを積層した２層構造としてもよい。
導電層１０４は、導電層１１３ａ、導電層１１３ｂに用いることのできる上述の導電性材料を適宜用いることができる。特に、銅を含む導電性材料を用いることが好ましい。導電層１０４を積層構造とする場合には、導電層１１２ａ及び導電層１１２ｂと同様に、低抵抗な導電層の上部または下部、またはその両方に、当該導電層よりも酸化しにくい導電膜を用いることが好ましい。
半導体層１０８と接する絶縁層１０６及び絶縁層１１４には、酸化物を含む絶縁性材料を用いることが好ましい。また、絶縁層１０６や絶縁層１１４を積層構造とする場合には、半導体層１０８と接する層に、酸化物を含む絶縁性材料を用いる。
また、絶縁層１０６には窒化シリコンや窒化アルミニウムなどの窒化絶縁膜を用いてもよい。酸化物を含まない絶縁性材料を用いる場合には、絶縁層１０６の上部に酸素を添加する処理を施し、酸素を含む領域を形成することが好ましい。酸素を添加する処理としては、例えば酸素を含む雰囲気下における加熱処理またはプラズマ処理や、イオンドーピング処理などがある。
絶縁層１１６は、トランジスタ１００を保護する保護層として機能する。絶縁層１１６は、窒化シリコン、窒化酸化シリコン、酸化シリコン、酸化窒化シリコン、酸化アルミニウム、窒化アルミニウムなどの無機絶縁材料を用いることができる。特に、絶縁層１１６として、窒化シリコンや酸化アルミニウムなどの酸素を拡散しにくい材料を用いることで、作製工程中にかかる熱などにより半導体層１０８や絶縁層１１４から脱離した酸素が絶縁層１１６を介して外部に拡散してしまうことを防ぐことができるため好ましい。
また、絶縁層１１６として平坦化膜として機能する有機絶縁性材料を用いてもよい。または、絶縁層１１６として無機絶縁材料を含む膜と、有機絶縁材料を含む膜の積層膜を用いてもよい。
また、半導体層１０８は、導電層１１２ａ及び導電層１１２ｂと接する部分及びその近傍に位置し、ソース領域及びドレイン領域として機能する一対の低抵抗領域が形成されていてもよい。当該領域は、半導体層１０８の一部であり、チャネル形成領域よりも低抵抗な領域である。また低抵抗領域は、キャリア密度が高い領域、またはｎ型である領域などと言い換えることができる。また半導体層１０８において、一対の低抵抗領域に挟まれ、且つ、導電層１０４と重なる領域が、チャネル形成領域として機能する。
ここで、図１（Ａ）では、導電層１０４と重畳する領域において、半導体層１０８のチャネル幅方向の幅ＷＳが、導電層１１２ａ及び導電層１１２ｂのチャネル長方向の幅ＷＭよりも小さい場合の例を示している。言い換えると、平面視において、半導体層１０８の導電層１０４と重畳し、且つ導電層１１２ａ及び導電層１１２ｂとは重畳しない領域（すなわち、チャネル形成領域）における、チャネル幅方向の幅ＷＳが、導電層１１２ａまたは導電層１１２ｂの、導電層１０４と重畳する部分のチャネル幅方向の幅ＷＭよりも小さい。このような構成とすることで、トランジスタ１００の占有面積を小さくすることができる。
なお、トランジスタ１００を構成する各層の平面視における形状（レイアウトパターン）は上記に限られず、図２（Ａ）、図２（Ｂ）、及び図２（Ｃ）に示すように、幅ＷＳが幅ＷＭよりも大きいレイアウトパターンにしてもよい。
以上が構成例１についての説明である。
［作製方法例］
以下では、本発明の一態様の半導体装置の作製方法について、図面を参照して説明する。ここでは、実施の形態１で例示したトランジスタ１００を例に挙げて説明する。
なお、半導体装置を構成する薄膜（絶縁膜、半導体膜、導電膜等）は、スパッタリング法、化学気相堆積（ＣＶＤ：Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法、真空蒸着法、パルスレーザー堆積（ＰＬＤ：Ｐｕｌｓｅ Ｌａｓｅｒ Ｄｅｐｏｓｉｔｉｏｎ）法、原子層堆積（ＡＬＤ：Ａｔｏｍｉｃ Ｌａｙｅｒ Ｄｅｐｏｓｉｔｉｏｎ）法等を用いて形成することができる。ＣＶＤ法としては、プラズマ化学気相堆積（ＰＥＣＶＤ：Ｐｌａｓｍａ Ｅｎｈａｎｃｅｄ ＣＶＤ）法や、熱ＣＶＤ法などがある。また、熱ＣＶＤ法のひとつに、有機金属化学気相堆積（ＭＯＣＶＤ：Ｍｅｔａｌ Ｏｒｇａｎｉｃ ＣＶＤ）法がある。
また、半導体装置を構成する薄膜（絶縁膜、半導体膜、導電膜等）は、スピンコート、ディップ、スプレー塗布、インクジェット、ディスペンス、スクリーン印刷、オフセット印刷、ドクターナイフ、スリットコート、ロールコート、カーテンコート、ナイフコート等の方法により形成することができる。
また、半導体装置を構成する薄膜を加工する際には、フォトリソグラフィ法等を用いて加工することができる。それ以外に、ナノインプリント法、サンドブラスト法、リフトオフ法などにより薄膜を加工してもよい。また、メタルマスクなどの遮蔽マスクを用いた成膜方法により、島状の薄膜を直接形成してもよい。
フォトリソグラフィ法としては、代表的には以下の２つの方法がある。一つは、加工したい薄膜上にレジストマスクを形成して、エッチング等により当該薄膜を加工し、レジストマスクを除去する方法である。もう一つは、感光性を有する薄膜を成膜した後に、露光、現像を行って、当該薄膜を所望の形状に加工する方法である。
フォトリソグラフィ法において、露光に用いる光は、例えばｉ線（波長３６５ｎｍ）、ｇ線（波長４３６ｎｍ）、ｈ線（波長４０５ｎｍ）、またはこれらを混合させた光を用いることができる。そのほか、紫外線やＫｒＦレーザ光、またはＡｒＦレーザ光等を用いることもできる。また、液浸露光技術により露光を行ってもよい。また、露光に用いる光として、極端紫外光（ＥＵＶ：Ｅｘｔｒｅｍｅ Ｕｌｔｒａ－ｖｉｏｌｅｔ）やＸ線を用いてもよい。また、露光に用いる光に換えて、電子ビームを用いることもできる。極端紫外光、Ｘ線または電子ビームを用いると、極めて微細な加工が可能となるため好ましい。なお、電子ビームなどのビームを走査することにより露光を行う場合には、フォトマスクは不要である。
薄膜のエッチングには、ドライエッチング法、ウェットエッチング法、サンドブラスト法などを用いることができる。
図３（Ａ１）、図３（Ａ２）、図３（Ｂ１）、図３（Ｂ２）、図３（Ｃ１）、図３（Ｃ２）、図４（Ａ１）、図４（Ａ２）、図４（Ｂ１）、図４（Ｂ２）、図４（Ｃ１）、図４（Ｃ２）、図５（Ａ１）、図５（Ａ２）、図５（Ｂ１）、図５（Ｂ２）、図５（Ｃ１）、及び図５（Ｃ２）、は、トランジスタ１００の作製方法を説明する図である。各図において、左側に示す（Ａ１）、（Ｂ１）、（Ｃ１）には上面概略図を示し、右側に示す（Ａ２）、（Ｂ２）、（Ｃ２）には断面図を示している。断面図において、一点鎖線よりも左側にはチャネル長方向の断面を、右側にはチャネル幅方向の断面をそれぞれ並べて示している。
〔導電層１０４の形成〕
基板１０２上に導電膜を形成し、当該導電膜上にリソグラフィ工程によりレジストマスクを形成した後、導電膜をエッチングすることにより、ゲート電極として機能する導電層１０４を形成する（図３（Ａ１）、（Ａ２））。
〔絶縁層１０６の形成〕
続いて、導電層１０４及び基板１０２を覆う絶縁層１０６を形成する（図３（Ｂ１）、（Ｂ２））。絶縁層１０６は、例えばＰＥＣＶＤ法などにより形成することができる。
絶縁層１０６の形成後、絶縁層１０６に対して酸素を供給する処理を行ってもよい。酸素の供給方法としては、絶縁層１０６に対してイオンドーピング法、イオン注入法、プラズマ処理等により、酸素ラジカル、酸素原子、酸素原子イオン、酸素分子イオン等を供給する。
また、絶縁層１０６上に酸素の脱離を抑制する膜を形成した後、該膜を介して絶縁層１０６に酸素を添加してもよい。該膜は、酸素を添加した後に除去することが好ましい。上述の酸素の脱離を抑制する膜として、インジウム、亜鉛、ガリウム、錫、アルミニウム、クロム、タンタル、チタン、モリブデン、ニッケル、鉄、コバルト、またはタングステンの１以上を有する導電膜あるいは半導体膜を用いることができる。
また、絶縁層１０６上に、酸素を含む雰囲気下にてスパッタリング法などにより、金属酸化物膜を成膜することで、絶縁層１０６中に酸素を供給してもよい。例えば、インジウム、亜鉛、スズ、ガリウム、アルミニウム等の金属元素を含むスパッタリングターゲット、またはこれらの酸化物を含むスパッタリングターゲットを用いたスパッタリング法により、金属酸化物膜を成膜するとよい。その後、金属酸化物膜を除去することが好ましい。
また、酸素を供給する処理の前に、絶縁層１０６の表面及び膜中から水や水素を脱離させるための加熱処理を行ってもよい。例えば、窒素雰囲気下で３００℃以上導電層１０４の耐熱温度未満、好ましくは３００℃以上４５０℃以下の温度で加熱処理を行うことができる。
〔金属酸化物膜の形成〕
続いて、絶縁層１０６上に金属酸化物膜１０８ａｆと金属酸化物膜１０８ｂｆを積層して形成する（図３（Ｃ１）、（Ｃ２））。
金属酸化物膜１０８ａｆ及び金属酸化物膜１０８ｂｆは、それぞれ金属酸化物ターゲットを用いたスパッタリング法により形成することが好ましい。
また、金属酸化物膜１０８ａｆ及び金属酸化物膜１０８ｂｆを成膜する際に、酸素ガスの他に、不活性ガス（例えば、ヘリウムガス、アルゴンガス、キセノンガスなど）を混合させてもよい。なお、金属酸化物膜を成膜する際の成膜ガス全体に占める酸素ガスの割合（以下、酸素流量比ともいう）としては、０％以上１００％以下の範囲とすることができる。
酸素流量比を低くし、結晶性が比較的低い金属酸化物膜とすることで、導電性の高い金属酸化物膜を得ることができる。一方、酸素流量比を高くし、結晶性が比較的高い金属酸化物膜とすることで、エッチング耐性が高く、電気的に安定した金属酸化物膜を得ることができる。
ここでは、ゲート電極として機能する導電層１０４側に位置する金属酸化物膜１０８ａｆを結晶性の低い膜とし、バックチャネル側に位置する金属酸化物膜１０８ｂｆを結晶性の高い膜とすることで、信頼性が高く、且つ電界効果移動度の高いトランジスタを実現できる。
例えば、金属酸化物膜１０８ａｆ及び金属酸化物膜１０８ｂｆの成膜条件としては、基板温度を室温以上３５０℃以下、好ましくは基板温度を室温以上２００℃以下、より好ましくは基板温度を室温以上１４０℃以下とすればよい。金属酸化物膜の成膜時の基板温度を、例えば、室温以上１４０℃未満とすると、生産性が高くなり好ましい。
より具体的には、金属酸化物膜１０８ａｆの成膜時の酸素流量比を、０％以上５０％未満、好ましくは０％以上３０％以下、より好ましくは０％以上２０％以下、代表的には１０％とする。また金属酸化物膜１０８ｂｆの成膜時の酸素流量比を、５０％以上１００％以下、好ましくは６０％以上１００％以下、より好ましくは８０％以上１００％以下、さらに好ましくは９０％以上１００％以下、代表的には１００％とする。また、金属酸化物膜１０８ａｆと金属酸化物膜１０８ｂｆとで、成膜時の圧力、温度、電力等の条件を異ならせてもよいが、酸素流量比以外の条件を同じとすることで、成膜工程にかかる時間を短縮することができるため好ましい。
ここで、金属酸化物膜１０８ａｆは、ＣＡＡＣ構造を有する金属酸化物膜、ｎｃ構造を有する金属酸化物膜、またはＣＡＡＣ構造とｎｃ構造とが混在した金属酸化物膜となるように、成膜条件を設定することが好ましい。一方、金属酸化物膜１０８ｂｆは、金属酸化物膜１０８ａｆよりも結晶性が高く、且つ、ＣＡＡＣ構造、またはＣＡＡＣ構造とｎｃ構造とが混在した金属酸化物膜となるように、成膜条件を設定することが好ましい。なお、成膜される金属酸化物膜がＣＡＡＣ構造となる成膜条件、及びｎｃ構造となる成膜条件は、それぞれ使用するスパッタリングターゲットの組成によって異なるため、その組成に応じて、基板温度や酸素流量比の他、圧力や電力などを適宜設定すればよい。このとき、上述のように、金属酸化物膜１０８ａｆと、金属酸化物膜１０８ｂｆとで、酸素流量比以外の条件を同じとした条件で成膜することが好ましい。
なお、金属酸化物膜１０８ａｆと金属酸化物膜１０８ｂｆとは、それぞれ異なる組成の膜であってもよい。このとき、金属酸化物膜１０８ａｆ及び金属酸化物膜１０８ｂｆの両方に、Ｉｎ－Ｇａ－Ｚｎ酸化物を用いた場合、金属酸化物膜１０８ａｆに、金属酸化物膜１０８ｂｆよりもＩｎの含有割合の高い酸化物ターゲットを用いることが好ましい。
なお、半導体層１０８を単層構造とする場合には、金属酸化物膜１０８ａｆまたは金属酸化物膜１０８ｂｆのいずれか一方の形成方法を参酌することができる。特に、金属酸化物膜１０８ａｆの形成方法を用いることが好ましい。
〔導電膜の形成〕
続いて、金属酸化物膜１０８ｂｆの上面を覆って、導電膜１１３ａｆ、導電膜１１３ｂｆ、及び導電膜１１３ｃｆを順に積層して形成する（図４（Ａ１）、（Ａ２））。
導電膜１１３ｂｆは、後に導電層１１３ｂとなる膜であり、銅、銀、金、またはアルミニウムを含むことが好ましい。また、導電膜１１３ａｆ及び導電膜１１３ｃｆはそれぞれ、後に導電層１１３ａ、導電層１１３ｃとなる膜であり、それぞれ独立にチタン、タングステン、モリブデン、クロム、タンタル、亜鉛、インジウム、白金、またはルテニウム等を含むことが好ましい。
導電膜１１３ａｆ、導電膜１１３ｂｆ、及び導電膜１１３ｃｆは、スパッタリング法、蒸着法、またはめっき法等の成膜方法を用いて形成することが好ましい。
〔導電層１１２ａ、導電層１１２ｂの形成〕
続いて、導電膜１１３ｃｆ上にレジストマスク１１５を形成する（図４（Ｂ１）、（Ｂ２））。
レジストマスク１１５は、図４（Ｂ１）、（Ｂ２）に示すように、導電層１１２ａ及び導電層１１２ｂとなる領域上に設ける。具体的には、導電層１０４と重なる領域であって、且つ、金属酸化物膜１０８ａｆ、金属酸化物膜１０８ｂｆのエッチング後にチャネル形成領域となる部分と重なる領域で離間するように、一対のレジストマスク１１５を形成する。
続いて、導電膜１１３ｃｆ、導電膜１１３ｂｆ、及び導電膜１１３ａｆの、レジストマスク１１５に覆われない部分をエッチングにより除去することで、導電層１１２ａと導電層１１２ｂとを形成する。その後、レジストマスク１１５を除去する（図４（Ｃ１）、（Ｃ２））。
エッチングは、ドライエッチング法またはウェットエッチング法等を用いることができる。特に、ウェットエッチング法を用いることで、金属酸化物膜１０８ｂｆへのエッチング時のダメージを低減できるため好ましい。
また、導電膜１１３ａｆのエッチング時には、絶縁層１０６を金属酸化物膜１０８ａｆ及び金属酸化物膜１０８ｂｆで覆う構成となっている。そのため、絶縁層１０６がエッチングされてしまう恐れがなく、後の半導体層１０８や導電層１１２ａ、導電層１１２ｂの外縁部において、絶縁層１０６が薄膜化することによって、大きな段差が生じることを防ぐことができる。また、導電膜１１３ａｆ等のエッチング方法を選択する際に、絶縁層１０６への影響を考慮する必要がないため、プロセスの自由度を高めることができる。
〔半導体層１０８の形成〕
続いて、金属酸化物膜１０８ｂｆ、導電層１１２ａ、及び導電層１１２ｂ上に、レジストマスク１１７を形成する（図５（Ａ１）、（Ａ２））。
ここで、レジストマスク１１７は、導電層１０４と重畳し、且つ導電層１１２ａと導電層１１２ｂとの間の領域を繋ぐ部分、すなわち、後の半導体層１０８のチャネル形成領域となる部分上に設ける。さらに、レジストマスク１１７は、図５（Ａ１）、（Ａ２）に示すように、導電層１１２ａ及び導電層１１２ｂの上面及び側面を覆って設ける。すなわち、導電層１１２ａ及び導電層１１２ｂの外縁部において、レジストマスク１１７の側面が、導電層１１２ａまたは導電層１１２ｂの側面よりも外側に位置するように形成する。言い換えると、レジストマスク１１７は、平面視において、導電層１１２ａ及び導電層１１２ｂを包含するように形成する。
続いて、金属酸化物膜１０８ｂｆ及び金属酸化物膜１０８ａｆの、レジストマスク１１７に覆われていない領域をエッチングにより除去することで、半導体層１０８（半導体層１０８ａ及び半導体層１０８ｂ）を形成する。その後、レジストマスク１１７を除去する（図５（Ｂ１）、（Ｂ２））。
金属酸化物膜１０８ｂｆ及び金属酸化物膜１０８ａｆのエッチングは、ドライエッチング法またはウェットエッチング法等を用いることができる。特に、ウェットエッチング法を用いることで、絶縁層１０６の露出する部分が薄膜化してしまうことを抑制できるため好ましい。
金属酸化物膜１０８ｂｆ及び金属酸化物膜１０８ａｆのエッチングの際、導電層１１２ａ及び導電層１１２ｂの上面及び側面がレジストマスク１１７に覆われた状態であるため、これらがエッチング雰囲気に曝されることがない。そのため、導電層１１２ａ及び導電層１１２ｂが薄膜化すること、線幅が縮小することなどを防ぐことができる。また、導電層１１２ａ及び導電層１１２ｂの一部が溶出または飛散することによる、半導体層１０８のバックチャネル側の表面の汚染を防ぐことができるため、信頼性の高いトランジスタを実現できる。
上記導電膜１１３ａｆ等のエッチングと、金属酸化物膜１０８ｂｆ及び金属酸化物膜１０８ａｆのエッチングとに、それぞれウェットエッチング法を用いる場合、異なるエッチャントを用いてもよいし、同じエッチャントを用いてもよい。同じエッチャントを用いる場合、金属酸化物膜１０８ｂｆ及び金属酸化物膜１０８ａｆよりも導電膜１１３ａｆに対するエッチング速度の速いエッチャントを選択することで、導電膜１１３ａｆのエッチング時に金属酸化物膜１０８ｂｆがエッチングされ消失してしまうことを防ぐことができる。このとき、金属酸化物膜１０８ｂｆに金属酸化物膜１０８ａｆよりも結晶性の高い膜を適用することで、導電膜１１３ａｆのエッチング時のエッチング耐性を高くすることができるため好ましい。また、このようなエッチャントを用いることで、金属酸化物膜１０８ｂｆ及び金属酸化物膜１０８ａｆのエッチング速度を比較的遅くすることができるため、半導体層１０８の側面がエッチングされることで、半導体層１０８の端部が導電層１１２ａまたは導電層１１２ｂの端部よりも内側に後退してしまうことを防ぐことができる。その結果、後に形成する絶縁層１１４や絶縁層１１６の段差被覆性を高めることができ、信頼性の高いトランジスタを実現できる。
〔絶縁層１１４の形成〕
続いて、導電層１１２ａ、導電層１１２ｂ、半導体層１０８、及び絶縁層１０６を覆うように、絶縁層１１４を形成する。
絶縁層１１４は、例えば酸素を含む雰囲気下で成膜することが好ましい。特に、酸素を含む雰囲気下でプラズマＣＶＤ法により形成することが好ましい。これにより、欠陥の少ない絶縁層１１４とすることができる。
絶縁層１１４としては、例えば酸化シリコン膜または酸化窒化シリコン膜などの酸化物膜を、プラズマ化学気相堆積装置（ＰＥＣＶＤ装置、または単にプラズマＣＶＤ装置という）を用いて形成することが好ましい。この場合、原料ガスとしては、シリコンを含む堆積性気体及び酸化性気体を用いることが好ましい。シリコンを含む堆積性気体の代表例としては、シラン、ジシラン、トリシラン、フッ化シラン等がある。酸化性気体としては、酸素、オゾン、一酸化二窒素、二酸化窒素等がある。
また、絶縁層１１４として、堆積性気体の流量に対する酸化性気体の流量を２０倍より大きく１００倍未満、または４０倍以上８０倍以下とし、処理室内の圧力を１００Ｐａ未満、または５０Ｐａ以下とするＰＥＣＶＤ装置を用いることで、欠陥量の少ない酸化窒化シリコン膜を形成することができる。
また、絶縁層１１４を、マイクロ波を用いたＰＥＣＶＤ法を用いて形成してもよい。マイクロ波とは３００ＭＨｚから３００ＧＨｚの周波数域を指す。マイクロ波は、電子温度が低く、電子エネルギーが小さい。また、供給された電力において、電子の加速に用いられる割合が少なく、より多くの分子の解離及び電離に用いられることが可能であり、密度の高いプラズマ（高密度プラズマ）を励起することができる。このため、被成膜面及び堆積物へのプラズマダメージが少なく、欠陥の少ない絶縁層１１４を形成することができる。
ここで、絶縁層１１４の成膜前に、酸素を含む雰囲気下でプラズマ処理を行なうことで、半導体層１０８に酸素を供給してもよい。プラズマ処理を行なう際に用いるガスとしては、例えばＮ２Ｏ（亜酸化窒素または一酸化二窒素）、ＮＯ２（二酸化窒素）、ＮＯ（一酸化窒素）などの窒素酸化物、Ｏ２（酸素）、またはＯ３（オゾン）等を含むガスを用いることが好ましい。また、上述したガスと、アルゴンなどの希ガスとを含む混合ガスを用いることが好ましい。
上記プラズマ処理を行った後、基板１０２を大気に曝すことなく連続して成膜を行うことが好ましい。例えば、プラズマ処理は、絶縁層１１４の成膜装置で行うことが好ましい。このとき、プラズマ処理は、絶縁層１１４を成膜する成膜室内で行うことが好ましい。または、ゲートバルブ等を介して当該成膜室と接続された処理室でプラズマ処理を行った後、大気に曝すことなく減圧下にて、絶縁層１１４の成膜室に搬送する構成としてもよい。また、プラズマ処理と絶縁層１１４の成膜を、同じ装置内の同じ成膜室内で連続して行う場合、プラズマ処理と絶縁層１１４の成膜を、同じ温度で行うことが好ましい。
また、絶縁層１１４の形成後に、絶縁層１１４に酸素を供給する処理を行ってもよい。酸素を供給する処理は、上記絶縁層１０６と同様の方法を用いることができる。
〔絶縁層１１６の形成〕
続いて、絶縁層１１４を覆うように絶縁層１１６を形成する（図５（Ｃ１）、（Ｃ２））。
絶縁層１１６は、絶縁層１１４よりも酸素や水素、水等が拡散しにくい絶縁膜を用いることが好ましい。絶縁層１１６が酸素を拡散しにくいことで、半導体層１０８中の酸素が絶縁層１１４を介して外部に拡散することを防ぐことができる。また、絶縁層１１６が水素を拡散しにくいことで、外部から水素や水等が半導体層１０８等に拡散することを防ぐことができる。
以上の工程により、トランジスタ１００を作製することができる。
ここで例示したトランジスタの作製方法によれば、ゲート絶縁層の露出した部分の薄膜化を抑制することができ、保護絶縁層の段差被覆性が向上し、信頼性の高いトランジスタを実現できる。また、半導体層を形成するためのエッチングの際に、ソース電極及びドレイン電極の上面及び側面がレジストマスクに被覆された状態であるため、その上面や側面がエッチング雰囲気に曝されることなく、ソース電極及びドレイン電極の薄膜化や形状不良に加えて、半導体層の表面の汚染等が生じてしまうことを防ぐことができる。これにより、極めて信頼性の高いトランジスタを実現できる。
以上が、トランジスタの作製方法例についての説明である。
［構成例の変形例］
以下では、上記構成例で例示したトランジスタの変形例について説明する。
〔変形例１〕
図６（Ａ）に示すトランジスタ１００Ａは、主に半導体層１０８が積層構造を有していない点で、上記構成例１で例示したトランジスタ１００と相違している。
半導体層１０８を単層構造とすることで、作製工程を簡略化でき、生産性を向上させることができる。このとき、半導体層１０８としては、結晶性を有する金属酸化物膜を用いることが好ましい。
〔変形例２〕
図６（Ｂ）に示すトランジスタ１００Ｂは、導電層１１２ａ及び導電層１１２ｂが積層構造を有していない点で、上記構成例１で例示したトランジスタ１００と相違している。
導電層１１２ａ及び導電層１１２ｂを単層構造とすることで、生産性を向上させることができる。導電層１１２ａ及び導電層１１２ｂとしては、上述した導電層１１３ａまたは導電層１１３ｂに用いることのできる材料を適宜選択することができる。特に、銅、銀、金、またはアルミニウム等を含む、極めて低抵抗な導電性材料を好適に用いることができる。
〔変形例３〕
図６（Ｃ）に示すトランジスタ１００Ｃは、半導体層１０８、ならびに導電層１１２ａ及び導電層１１２ｂが、それぞれ積層構造を有していない点で、上記構成例で例示したトランジスタ１００と相違している。このような構成とすることで、より生産性を高めることができる。
〔変形例４〕
図７（Ａ）、（Ｂ）、（Ｃ）に示すトランジスタ１００Ｄは、主に導電層１２０ａ及び導電層１２０ｂを有している点で、上記構成例で例示したトランジスタ１００と相違している。
導電層１２０ａ及び導電層１２０ｂは、絶縁層１１４上に設けられている。
導電層１２０ａは、半導体層１０８及び導電層１０４と重畳する領域を有する。
トランジスタ１００Ｄにおいて、導電層１０４は、第１のゲート電極（ボトムゲート電極ともいう）としての機能を有し、導電層１２０ａは、第２のゲート電極（トップゲート電極ともいう）としての機能を有する。また、絶縁層１１４の一部は、第２のゲート絶縁層として機能する。
また、図７（Ｃ）に示すように、導電層１２０ａは、絶縁層１１４及び絶縁層１０６に設けられた開口部１４２ａを介して、導電層１０４と電気的に接続されていてもよい。これにより、導電層１２０ａと導電層１０４には同じ電位を与えることができ、トランジスタ１００Ｄのオン電流を高めることができる。
また、図７（Ａ）、（Ｃ）に示すように、チャネル幅方向において、導電層１０４及び導電層１２０ａが、半導体層１０８の端部よりも外側に突出していることが好ましい。このとき、図７（Ｃ）に示すように、半導体層１０８のチャネル幅方向の全体が、導電層１０４及び導電層１２０ａに覆われた構成となる。
このような構成とすることで、半導体層１０８を一対のゲート電極によって生じる電界で、電気的に取り囲むことができる。このとき特に、導電層１０４と導電層１２０ａに同じ電位を与えることが好ましい。これにより、半導体層１０８にチャネルを誘起させるための電界を効果的に印加できるため、トランジスタ１００Ｄのオン電流を増大させることができる。また、トランジスタ１００Ｄを微細化することもできる。
なお、導電層１０４と導電層１２０ａとを接続しない構成としてもよい。このとき、一対のゲート電極の一方には定電位を与え、他方にトランジスタ１００Ｄを駆動するための信号を与えてもよい。このとき、一方の電極に与える電位により、トランジスタ１００Ｄを他方の電極で駆動する際のしきい値電圧を制御することができる。
導電層１２０ｂは、絶縁層１１４に設けられた開口部１４２ｂを介して、導電層１１２ｂと電気的に接続されている。導電層１２０ｂは、配線や電極として用いることができる。例えば、表示装置に適用した場合、導電層１２０ｂを画素電極、またはトランジスタ１００Ｄと画素電極とを接続するための配線として機能させることができる。
なお、図７（Ａ）、図７（Ｂ）、及び図７（Ｃ）では、導電層１２０ａ及び導電層１２０ｂを絶縁層１１４と絶縁層１１６との間に設ける構成としたが、絶縁層１１６上に設けてもよい。
以上が変形例についての説明である。
［応用例］
以下では、上記トランジスタを表示装置の画素に適用する場合の例について説明する。
図８（Ａ）、図８（Ｂ）、図８（Ｃ）、図８（Ｄ）、及び図８（Ｅ）は、表示装置の副画素の一部を示した上面概略図である。１つの副画素は、少なくとも１つのトランジスタと、画素電極として機能する導電層（ここでは導電層１２０ｂ）とを有する。なお、ここでは説明を容易にするため、副画素の一部の構成の例を示しているが、副画素に適用する表示素子の種類や、画素に付加する機能等に応じて、他のトランジスタや容量素子等を適宜設けることができる。
図８（Ａ）において、導電層１０４の一部はゲート線（走査線ともいう）として機能し、導電層１１２ａの一部はソース線（ビデオ信号線ともいう）として機能し、導電層１１２ｂの一部はトランジスタと導電層１２０ｂとを電気的に接続する配線として機能する。
図８（Ａ）では、導電層１０４は一部が突出した上面形状を有し、この突出した部分の上に、半導体層１０８が設けられ、トランジスタが構成されている。
図８（Ｂ）、（Ｃ）は、導電層１０４が突出した部分を有さない場合の例を示している。図８（Ｂ）は、半導体層１０８のチャネル長方向と導電層１０４の延伸方向とが平行な例であり、図８（Ｃ）は、これらが直交する例である。
図８（Ｄ）、（Ｅ）は、導電層１１２ｂが概略円弧状の部分を有するＵ字の上面形状を有している。また導電層１１２ａと導電層１１２ｂとは、半導体層１０８上において、導電層１１２ａと導電層１１２ｂの距離が常に等距離になるように、配置されている。このような構成とすることで、トランジスタのチャネル幅を大きくすることが可能で、より大きな電流を流すことができる。
なお、本発明の一態様のトランジスタは、表示装置だけでなく、様々な回路や装置に適用することができる。例えば演算回路、メモリ回路、駆動回路、及びインターフェース回路など、電子機器等に実装されるＩＣチップ内の各種回路に好適に用いることができる。または、液晶素子や有機ＥＬ素子などが適用されたディスプレイデバイスにおける駆動回路などに好適に用いることができる。また、タッチセンサ、光学センサ、生体センサ等の各種センサデバイスにおける駆動回路などに好適に用いることができる。
以上が、応用例についての説明である。
［半導体装置の構成要素］
以下では、本実施の形態の半導体装置に含まれる構成要素について、詳細に説明する。
〔基板〕
基板１０２の材質などに大きな制限はないが、少なくとも、後の熱処理に耐えうる程度の耐熱性を有している必要がある。例えば、シリコンや炭化シリコンを材料とした単結晶半導体基板、多結晶半導体基板、シリコンゲルマニウム等の化合物半導体基板、ＳＯＩ基板、ガラス基板、セラミック基板、石英基板、サファイア基板等を、基板１０２として用いてもよい。また、これらの基板上に半導体素子が設けられたものを、基板１０２として用いてもよい。
また、基板１０２として、可撓性基板を用い、可撓性基板上に直接、トランジスタ１００等を形成してもよい。または、基板１０２とトランジスタ１００等の間に剥離層を設けてもよい。剥離層は、その上に半導体装置を一部あるいは全部完成させた後、基板１０２より分離し、他の基板に転載するために用いることができる。その際、トランジスタ１００等は耐熱性の劣る基板や可撓性の基板にも転載できる。
〔絶縁層１０６〕
絶縁層１０６としては、例えば、酸化物絶縁膜または窒化物絶縁膜を単層または積層して形成することができる。なお、半導体層１０８との界面特性を向上させるため、絶縁層１０６において少なくとも半導体層１０８と接する領域は酸化物絶縁膜で形成することが好ましい。また、絶縁層１０６には、加熱により酸素を放出する膜を用いることが好ましい。
絶縁層１０６として、例えば酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、酸化アルミニウム、酸化ハフニウム、酸化ガリウムまたはＧａ－Ｚｎ酸化物などを用いればよく、単層または積層で設けることができる。
また、絶縁層１０６の半導体層１０８に接する側に窒化シリコン膜などの酸化物膜以外の膜を用いた場合、半導体層１０８と接する表面に対して酸素プラズマ処理などの前処理を行い、当該表面、または表面近傍を酸化することが好ましい。
〔導電膜〕
ゲート電極として機能する導電層１０４及び導電層１２０ａ、配線として機能する１２０ｂ、並びにソース電極またはドレイン電極の一方として機能する導電層１１２ａ及び、他方として機能する導電層１１２ｂなど、半導体装置を構成する導電膜としては、クロム、銅、アルミニウム、金、銀、亜鉛、モリブデン、タンタル、チタン、タングステン、マンガン、ニッケル、鉄、コバルトから選ばれた金属元素、または上述した金属元素を成分とする合金か、上述した金属元素を組み合わせた合金等を用いてそれぞれ形成することができる。
特に、導電層１１２ａ、導電層１１２ｂとしては、銅、銀、金、またはアルミニウム等を含む、低抵抗な導電性材料を用いることが好ましい。特に銅またはアルミニウムは量産性に優れるため好ましい。
また、半導体装置を構成する上記導電膜として、Ｉｎ－Ｓｎ酸化物、Ｉｎ－Ｗ酸化物、Ｉｎ－Ｗ－Ｚｎ酸化物、Ｉｎ－Ｔｉ酸化物、Ｉｎ－Ｔｉ－Ｓｎ酸化物、Ｉｎ－Ｚｎ酸化物、Ｉｎ－Ｓｎ－Ｓｉ酸化物、Ｉｎ－Ｇａ－Ｚｎ酸化物等の酸化物導電体または金属酸化物膜を適用することもできる。
ここで、酸化物導電体（ＯＣ：ＯｘｉｄｅＣｏｎｄｕｃｔｏｒ）について説明を行う。例えば、半導体特性を有する金属酸化物に酸素欠損を形成し、該酸素欠損に水素を添加すると、伝導帯近傍にドナー準位が形成される。この結果、金属酸化物は、導電性が高くなり導電体化する。導電体化された金属酸化物を、酸化物導電体ということができる。
また、半導体装置を構成する上記導電膜として、上記酸化物導電体（金属酸化物）を含む導電膜と、金属または合金を含む導電膜の積層構造としてもよい。金属または合金を含む導電膜を用いることで、配線抵抗を小さくすることができる。このとき、ゲート絶縁膜として機能する絶縁層と接する側には酸化物導電体を含む導電膜を適用することが好ましい。
また、導電層１０４、導電層１１２ａ、導電層１１２ｂには、Ｃｕ－Ｘ合金膜（Ｘは、Ｍｎ、Ｎｉ、Ｃｒ、Ｆｅ、Ｃｏ、Ｍｏ、Ｔａ、またはＴｉ）を適用してもよい。Ｃｕ－Ｘ合金膜を用いることで、ウエットエッチングプロセスで加工できるため、製造コストを抑制することが可能となる。
〔絶縁層１１４、絶縁層１１６〕
半導体層１０８上に設けられる絶縁層１１４としては、ＰＥＣＶＤ法、スパッタリング法、ＡＬＤ法などにより形成された、酸化シリコン膜、酸化窒化シリコン膜、酸化アルミニウム膜、酸化ハフニウム膜、酸化イットリウム膜、酸化ジルコニウム膜、酸化ガリウム膜、酸化タンタル膜、酸化マグネシウム膜、酸化ランタン膜、酸化セリウム膜および酸化ネオジム膜等を一種以上含む絶縁層を用いることができる。特に、プラズマＣＶＤ法により形成された酸化シリコン膜または酸化窒化シリコン膜を用いることが好ましい。なお、絶縁層１１４を２層以上の積層構造としてもよい。
保護層として機能する絶縁層１１６としては、ＰＥＣＶＤ法、スパッタリング法、ＡＬＤ法等により形成された、窒化酸化シリコン膜、窒化シリコン膜、窒化アルミニウム膜、窒化酸化アルミニウム膜等を一種以上含む絶縁層を用いることができる。なお、絶縁層１１６を、２層以上の積層構造としてもよい。
〔半導体層〕
半導体層１０８がＩｎ－Ｍ－Ｚｎ酸化物の場合、Ｉｎ－Ｍ－Ｚｎ酸化物を成膜するために用いるスパッタリングターゲットは、Ｉｎの原子数比がＭの原子数比以上であることが好ましい。このようなスパッタリングターゲットの金属元素の原子数比として、Ｉｎ：Ｍ：Ｚｎ＝１：１：１、Ｉｎ：Ｍ：Ｚｎ＝１：１：１．２、Ｉｎ：Ｍ：Ｚｎ＝２：１：３、Ｉｎ：Ｍ：Ｚｎ＝３：１：２、Ｉｎ：Ｍ：Ｚｎ＝４：２：３、Ｉｎ：Ｍ：Ｚｎ＝４：２：４．１、Ｉｎ：Ｍ：Ｚｎ＝５：１：６、Ｉｎ：Ｍ：Ｚｎ＝５：１：７、Ｉｎ：Ｍ：Ｚｎ＝５：１：８、Ｉｎ：Ｍ：Ｚｎ＝６：１：６、Ｉｎ：Ｍ：Ｚｎ＝５：２：５等が挙げられる。
また、スパッタリングターゲットとしては、多結晶の酸化物を含むターゲットを用いると、結晶性を有する半導体層１０８を形成しやすくなるため好ましい。なお、成膜される半導体層１０８の原子数比は、上記のスパッタリングターゲットに含まれる金属元素の原子数比のプラスマイナス４０％の変動を含む。例えば、半導体層１０８に用いるスパッタリングターゲットの組成がＩｎ：Ｇａ：Ｚｎ＝４：２：４．１［原子数比］の場合、成膜される半導体層１０８の組成は、Ｉｎ：Ｇａ：Ｚｎ＝４：２：３［原子数比］の近傍となる場合がある。
なお、原子数比がＩｎ：Ｇａ：Ｚｎ＝４：２：３またはその近傍と記載する場合、Ｉｎの原子数比を４としたとき、Ｇａの原子数比が１以上３以下であり、Ｚｎの原子数比が２以上４以下である場合を含む。また、原子数比がＩｎ：Ｇａ：Ｚｎ＝５：１：６またはその近傍であると記載する場合、Ｉｎの原子数比を５としたときに、Ｇａの原子数比が０．１より大きく２以下であり、Ｚｎの原子数比が５以上７以下である場合を含む。また、原子数比がＩｎ：Ｇａ：Ｚｎ＝１：１：１またはその近傍であると記載する場合、Ｉｎの原子数比を１としたときに、Ｇａの原子数比が０．１より大きく２以下であり、Ｚｎの原子数比が０．１より大きく２以下である場合を含む。
また、半導体層１０８は、エネルギーギャップが２ｅＶ以上、好ましくは２．５ｅＶ以上である。このように、シリコンよりもエネルギーギャップの広い金属酸化物を用いることで、トランジスタのオフ電流を低減することができる。
また、半導体層１０８は、非単結晶構造であると好ましい。非単結晶構造は、例えば、後述するＣＡＡＣ構造、多結晶構造、微結晶構造、または非晶質構造を含む。非単結晶構造において、非晶質構造は最も欠陥準位密度が高く、ＣＡＡＣ構造は最も欠陥準位密度が低い。
以下では、ＣＡＡＣ（ｃ－ａｘｉｓ ａｌｉｇｎｅｄ ｃｒｙｓｔａｌ）について説明する。ＣＡＡＣは結晶構造の一例を表す。
ＣＡＡＣ構造とは、複数のナノ結晶（最大径が１０ｎｍ未満である結晶領域）を有する薄膜などの結晶構造の一つであり、各ナノ結晶はｃ軸が特定の方向に配向し、かつａ軸及びｂ軸は配向性を有さずに、ナノ結晶同士が粒界を形成することなく連続的に連結しているといった特徴を有する結晶構造である。特にＣＡＡＣ構造を有する薄膜は、各ナノ結晶のｃ軸が、薄膜の厚さ方向、被形成面の法線方向、または薄膜の表面の法線方向に配向しやすいといった特徴を有する。
ＣＡＡＣ－ＯＳ（Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）は結晶性の高い酸化物半導体である。一方、ＣＡＡＣ－ＯＳは、明確な結晶粒界を確認することはできないため、結晶粒界に起因する電子移動度の低下が起こりにくいといえる。また、酸化物半導体の結晶性は不純物の混入や欠陥の生成などによって低下する場合があるため、ＣＡＡＣ－ＯＳは不純物や欠陥（酸素欠損など）の少ない酸化物半導体ともいえる。従って、ＣＡＡＣ－ＯＳを有する酸化物半導体は、物理的性質が安定する。そのため、ＣＡＡＣ－ＯＳを有する酸化物半導体は熱に強く、信頼性が高い。
ここで、結晶学において、単位格子を構成するａ軸、ｂ軸、及びｃ軸の３つの軸（結晶軸）について、特異的な軸をｃ軸とした単位格子を取ることが一般的である。特に層状構造を有する結晶では、層の面方向に平行な２つの軸をａ軸及びｂ軸とし、層に交差する軸をｃ軸とすることが一般的である。このような層状構造を有する結晶の代表的な例として、六方晶系に分類されるグラファイトがあり、その単位格子のａ軸及びｂ軸は劈開面に平行であり、ｃ軸は劈開面に直交する。例えば層状構造であるＹｂＦｅ２Ｏ４型の結晶構造をとるＩｎＧａＺｎＯ４の結晶は六方晶系に分類することができ、その単位格子のａ軸及びｂ軸は層の面方向に平行となり、ｃ軸は層（すなわちａ軸及びｂ軸）に直交する。
微結晶構造を有する酸化物半導体膜（微結晶酸化物半導体膜）は、ＴＥＭによる観察像では、明確に結晶部を確認することができない場合がある。微結晶酸化物半導体膜に含まれる結晶部は、１ｎｍ以上１００ｎｍ以下、または１ｎｍ以上１０ｎｍ以下の大きさであることが多い。特に、１ｎｍ以上１０ｎｍ以下、または１ｎｍ以上３ｎｍ以下の微結晶であるナノ結晶（ｎｃ：ｎａｎｏｃｒｙｓｔａｌ）を有する酸化物半導体膜を、ｎｃ－ＯＳ（ｎａｎｏｃｒｙｓｔａｌｌｉｎｅ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）膜と呼ぶ。また、ｎｃ－ＯＳ膜は、例えば、ＴＥＭによる観察像では、結晶粒界を明確に確認できない場合がある。
ｎｃ－ＯＳ膜は、微小な領域（例えば、１ｎｍ以上１０ｎｍ以下の領域、特に１ｎｍ以上３ｎｍ以下の領域）において原子配列に周期性を有する。また、ｎｃ－ＯＳ膜は、異なる結晶部間で結晶方位に規則性が見られない。そのため、膜全体で配向性が見られない。従って、ｎｃ－ＯＳ膜は、分析方法によっては、非晶質酸化物半導体膜と区別が付かない場合がある。例えば、ｎｃ－ＯＳ膜に対し、結晶部よりも大きい径のＸ線を用いるＸＲＤ装置を用いて構造解析を行うと、ｏｕｔ－ｏｆ－ｐｌａｎｅ法による解析では、結晶面を示すピークが検出されない。また、ｎｃ－ＯＳ膜に対し、結晶部よりも大きいプローブ径（例えば５０ｎｍ以上）の電子線を用いる電子線回折（制限視野電子線回折ともいう。）を行うと、ハローパターンのような回折パターンが観測される。一方、ｎｃ－ＯＳ膜に対し、結晶部の大きさと近いか結晶部より小さいプローブ径（例えば１ｎｍ以上３０ｎｍ以下）の電子線を用いる電子線回折（ナノビーム電子線回折ともいう。）を行うと、円を描くように（リング状に）輝度の高い領域が観測され、当該リング状の領域内に複数のスポットが観測される場合がある。
ｎｃ－ＯＳ膜は、非晶質酸化物半導体膜よりも欠陥準位密度が低い。ただし、ｎｃ－ＯＳ膜は、異なる結晶部間で結晶方位に規則性が見られない。そのため、ｎｃ－ＯＳ膜は、ＣＡＡＣ－ＯＳ膜と比べて欠陥準位密度が高くなる。従って、ｎｃ－ＯＳ膜はＣＡＡＣ－ＯＳ膜と比べて、キャリア密度が高く、電子移動度が高くなる場合がある。従って、ｎｃ－ＯＳ膜を用いたトランジスタは、高い電界効果移動度を示す場合がある。
ｎｃ－ＯＳ膜は、ＣＡＡＣ－ＯＳ膜と比較して、成膜時の酸素流量比を小さくすることで形成することができる。また、ｎｃ－ＯＳ膜は、ＣＡＡＣ－ＯＳ膜と比較して、成膜時の基板温度を低くすることでも形成することができる。例えば、ｎｃ－ＯＳ膜は、基板温度を比較的低温（例えば１３０℃以下の温度）とした状態、または基板を加熱しない状態でも成膜することができるため、大型のガラス基板や、樹脂基板などに適しており、生産性を高めることができる。
金属酸化物の結晶構造の一例について説明する。なお、以下では、Ｉｎ－Ｇａ－Ｚｎ酸化物ターゲット（Ｉｎ：Ｇａ：Ｚｎ＝４：２：４．１［原子数比］）を用いて、スパッタリング法にて成膜された金属酸化物を一例として説明する。上記ターゲットを用いて、基板温度を１００℃以上１３０℃以下として、スパッタリング法により形成した金属酸化物は、ｎｃ（ｎａｎｏ ｃｒｙｓｔａｌ）構造及びＣＡＡＣ構造のいずれか一方の結晶構造、またはこれらが混在した構造をとりやすい。一方、基板温度を室温（Ｒ．Ｔ．）として、スパッタリング法により形成した金属酸化物は、ｎｃの結晶構造をとりやすい。なお、ここでいう室温（Ｒ．Ｔ．）とは、基板を意図的に加熱しない場合の温度を含む。
［金属酸化物の構成］
以下では、本発明の一態様で開示されるトランジスタに用いることができるＣＡＣ（Ｃｌｏｕｄ－Ａｌｉｇｎｅｄ Ｃｏｍｐｏｓｉｔｅ）－ＯＳの構成について説明する。
なお、本明細書等において、ＣＡＡＣ（ｃ－ａｘｉｓ ａｌｉｇｎｅｄ ｃｒｙｓｔａｌ）、及びＣＡＣ（Ｃｌｏｕｄ－Ａｌｉｇｎｅｄ Ｃｏｍｐｏｓｉｔｅ）と記載する場合がある。なお、ＣＡＡＣは結晶構造の一例を表し、ＣＡＣは機能、または材料の構成の一例を表す。
ＣＡＣ－ＯＳまたはＣＡＣ－ｍｅｔａｌ ｏｘｉｄｅとは、材料の一部では導電性の機能と、材料の一部では絶縁性の機能とを有し、材料の全体では半導体としての機能を有する。なお、ＣＡＣ－ＯＳまたはＣＡＣ－ｍｅｔａｌ ｏｘｉｄｅを、トランジスタの活性層に用いる場合、導電性の機能は、キャリアとなる電子（またはホール）を流す機能であり、絶縁性の機能は、キャリアとなる電子を流さない機能である。導電性の機能と、絶縁性の機能とを、それぞれ相補的に作用させることで、スイッチングさせる機能（Ｏｎ／Ｏｆｆさせる機能）をＣＡＣ－ＯＳまたはＣＡＣ－ｍｅｔａｌ ｏｘｉｄｅに付与できる。ＣＡＣ－ＯＳまたはＣＡＣ－ｍｅｔａｌ ｏｘｉｄｅにおいて、それぞれの機能を分離させることで、双方の機能を最大限に高めることができる。
また、ＣＡＣ－ＯＳまたはＣＡＣ－ｍｅｔａｌ ｏｘｉｄｅは、導電性領域、及び絶縁性領域を有する。導電性領域は、上述の導電性の機能を有し、絶縁性領域は、上述の絶縁性の機能を有する。また、材料中において、導電性領域と、絶縁性領域とは、ナノ粒子レベルで分離している場合がある。また、導電性領域と、絶縁性領域とは、それぞれ材料中に偏在する場合がある。また、導電性領域は、周辺がぼけてクラウド状に連結して観察される場合がある。
また、ＣＡＣ－ＯＳまたはＣＡＣ－ｍｅｔａｌ ｏｘｉｄｅにおいて、導電性領域と、絶縁性領域とは、それぞれ０．５ｎｍ以上１０ｎｍ以下、好ましくは０．５ｎｍ以上３ｎｍ以下のサイズで材料中に分散している場合がある。
また、ＣＡＣ－ＯＳまたはＣＡＣ－ｍｅｔａｌ ｏｘｉｄｅは、異なるバンドギャップを有する成分により構成される。例えば、ＣＡＣ－ＯＳまたはＣＡＣ－ｍｅｔａｌ ｏｘｉｄｅは、絶縁性領域に起因するワイドギャップを有する成分と、導電性領域に起因するナローギャップを有する成分と、により構成される。当該構成の場合、キャリアを流す際に、ナローギャップを有する成分において、主にキャリアが流れる。また、ナローギャップを有する成分が、ワイドギャップを有する成分に相補的に作用し、ナローギャップを有する成分に連動してワイドギャップを有する成分にもキャリアが流れる。このため、上記ＣＡＣ－ＯＳまたはＣＡＣ－ｍｅｔａｌ ｏｘｉｄｅをトランジスタのチャネル形成領域に用いる場合、トランジスタのオン状態において高い電流駆動力、つまり大きなオン電流、及び高い電界効果移動度を得ることができる。
すなわち、ＣＡＣ－ＯＳまたはＣＡＣ－ｍｅｔａｌ ｏｘｉｄｅは、マトリックス複合材（ｍａｔｒｉｘ ｃｏｍｐｏｓｉｔｅ）、または金属マトリックス複合材（ｍｅｔａｌ ｍａｔｒｉｘ ｃｏｍｐｏｓｉｔｅ）と呼称することもできる。
以上が構成要素についての説明である。
本実施の形態は、少なくともその一部を本明細書中に記載する他の実施の形態と適宜組み合わせて実施することができる。
（実施の形態２）
本実施の形態では、先の実施の形態で例示したトランジスタを有する表示装置の一例について説明する。
［構成例］
図９（Ａ）に、表示装置７００の上面図を示す。表示装置７００は、シール材７１２により貼り合された第１の基板７０１と第２の基板７０５を有する。また第１の基板７０１、第２の基板７０５、及びシール材７１２で封止される領域において、第１の基板７０１上に画素部７０２、ソースドライバ回路部７０４、及びゲートドライバ回路部７０６が設けられる。また画素部７０２には、複数の表示素子が設けられる。
また、第１の基板７０１の第２の基板７０５と重ならない部分に、ＦＰＣ７１６（ＦＰＣ：Ｆｌｅｘｉｂｌｅ ｐｒｉｎｔｅｄ ｃｉｒｃｕｉｔ）が接続されるＦＰＣ端子部７０８が設けられている。ＦＰＣ７１６によって、ＦＰＣ端子部７０８及び信号線７１０を介して、画素部７０２、ソースドライバ回路部７０４、及びゲートドライバ回路部７０６のそれぞれに各種信号等が供給される。
ゲートドライバ回路部７０６は、複数設けられていてもよい。また、ゲートドライバ回路部７０６及びソースドライバ回路部７０４は、それぞれ半導体基板等に別途形成され、パッケージされたＩＣチップの形態であってもよい。当該ＩＣチップは、第１の基板７０１上、またはＦＰＣ７１６に実装することができる。
画素部７０２、ソースドライバ回路部７０４及びゲートドライバ回路部７０６が有するトランジスタに、本発明の一態様の半導体装置であるトランジスタを適用することができる。
画素部７０２に設けられる表示素子としては、液晶素子、発光素子などが挙げられる。液晶素子としては、透過型の液晶素子、反射型の液晶素子、半透過型の液晶素子などを用いることができる。また、発光素子としては、ＬＥＤ（Ｌｉｇｈｔ Ｅｍｉｔｔｉｎｇ Ｄｉｏｄｅ）、ＯＬＥＤ（Ｏｒｇａｎｉｃ ＬＥＤ）、ＱＬＥＤ（Ｑｕａｎｔｕｍ－ｄｏｔ ＬＥＤ）、半導体レーザなどの、自発光性の発光素子が挙げられる。また、シャッター方式または光干渉方式のＭＥＭＳ（Ｍｉｃｒｏ Ｅｌｅｃｔｒｏ Ｍｅｃｈａｎｉｃａｌ Ｓｙｓｔｅｍｓ）素子や、マイクロカプセル方式、電気泳動方式、エレクトロウェッティング方式、または電子粉流体（登録商標）方式等を適用した表示素子などを用いることもできる。
図９（Ｂ）に示す表示装置７００Ａは、第１の基板７０１に換えて、可撓性を有する樹脂層７４３が適用され、フレキシブルディスプレイとして用いることのできる表示装置の例である。
表示装置７００Ａは、画素部７０２が矩形形状でなく、角部が円弧状の形状を有している。また、図９（Ｂ）中の領域Ｐ１に示すように、画素部７０２、及び樹脂層７４３の一部が切りかかれた切欠き部を有する。一対のゲートドライバ回路部７０６は、画素部７０２を挟んで両側に設けられる。またゲートドライバ回路部７０６は、画素部７０２の角部において、円弧状の輪郭に沿って設けられている。
樹脂層７４３は、ＦＰＣ端子部７０８が設けられる部分が突出した形状を有している。また樹脂層７４３のＦＰＣ端子部７０８を含む一部は、図９（Ｂ）中の領域Ｐ２で裏側に折り返すことができる。樹脂層７４３の一部を折り返すことで、ＦＰＣ７１６を画素部７０２の裏側に重ねて配置した状態で、表示装置７００Ａを電子機器に実装することができ、電子機器の省スペース化を図ることができる。
また表示装置７００Ａに接続されるＦＰＣ７１６には、ＩＣ７１７が実装されている。ＩＣ７１７は、例えばソースドライバ回路としての機能を有する。このとき、表示装置７００Ａにおけるソースドライバ回路部７０４は、保護回路、バッファ回路、デマルチプレクサ回路等の少なくとも一を含む構成とすることができる。
図９（Ｃ）に示す表示装置７００Ｂは、大型の画面を有する電子機器に好適に用いることのできる表示装置である。例えばテレビジョン装置、モニタ装置、パーソナルコンピュータ（ノート型またはデスクトップ型を含む）、タブレット端末、デジタルサイネージなどに好適に用いることができる。
表示装置７００Ｂは、複数のソースドライバＩＣ７２１と、一対のゲートドライバ回路部７２２を有する。
複数のソースドライバＩＣ７２１は、それぞれＦＰＣ７２３に取り付けられている。また、複数のＦＰＣ７２３は、一方の端子が基板７０１に、他方の端子がプリント基板７２４にそれぞれ接続されている。ＦＰＣ７２３を折り曲げることで、プリント基板７２４を画素部７０２の裏側に配置して、電子機器に実装することができ、電子機器の省スペース化を図ることができる。
一方、ゲートドライバ回路部７２２は、基板７０１上に形成されている。これにより、狭額縁の電子機器を実現できる。
このような構成とすることで、大型で且つ高解像度の表示装置を実現できる。例えば画面サイズが対角３０インチ以上、４０インチ以上、５０インチ以上、または６０インチ以上の表示装置にも適用することができる。また、解像度が４Ｋ２Ｋ、または８Ｋ４Ｋなどといった極めて高解像度の表示装置を実現することができる。
［断面構成例］
以下では、表示素子として液晶素子及びＥＬ素子を用いる構成について、図１０乃至図１３を用いて説明する。なお、図１０乃至図１２は、それぞれ図９（Ａ）に示す一点鎖線Ｑ－Ｒにおける断面図である。また図１３は、図９（Ｂ）に示した表示装置７００Ａ中の一点鎖線Ｓ－Ｔにおける断面図である。図１０及び図１１は、表示素子として液晶素子を用いた構成であり、図１２及び図１３は、ＥＬ素子を用いた構成である。
〔表示装置の共通部分に関する説明〕
図１０乃至図１３に示す表示装置は、引き回し配線部７１１と、画素部７０２と、ソースドライバ回路部７０４と、ＦＰＣ端子部７０８と、を有する。引き回し配線部７１１は、信号線７１０を有する。画素部７０２は、トランジスタ７５０及び容量素子７９０を有する。ソースドライバ回路部７０４は、トランジスタ７５２を有する。図１１では、容量素子７９０が無い場合を示している。
トランジスタ７５０及びトランジスタ７５２は、実施の形態１で例示したトランジスタを適用できる。
本実施の形態で用いるトランジスタは、高純度化し、酸素欠損の形成を抑制した酸化物半導体膜を有する。該トランジスタは、オフ電流を低くできる。よって、画像信号等の電気信号の保持時間を長くでき、画像信号等の書き込み間隔も長く設定できる。よって、リフレッシュ動作の頻度を少なくできるため、消費電力を低減する効果を奏する。
また、本実施の形態で用いるトランジスタは、比較的高い電界効果移動度が得られるため、高速駆動が可能である。例えば、このような高速駆動が可能なトランジスタを表示装置に用いることで、画素部のスイッチングトランジスタと、駆動回路部に使用するドライバトランジスタを同一基板上に形成することができる。すなわち、シリコンウェハ等により形成された駆動回路を適用しない構成も可能であり、表示装置の部品点数を削減することができる。また、画素部においても、高速駆動が可能なトランジスタを用いることで、高画質な画像を提供することができる。
図１０、図１２、及び図１３に示す容量素子７９０は、トランジスタ７５０が有するゲート電極と同一の膜を加工して形成される下部電極と、ソース電極またはドレイン電極と同一の導電膜を加工して形成される上部電極と、を有する。また、下部電極と上部電極との間には、トランジスタ７５０のゲート絶縁層として機能する絶縁膜の一部が設けられる。すなわち、容量素子７９０は、一対の電極間に誘電体膜として機能する絶縁膜が挟持された積層型の構造である。
また、トランジスタ７５０、トランジスタ７５２、及び容量素子７９０上には平坦化絶縁膜７７０が設けられている。
画素部７０２が有するトランジスタ７５０と、ソースドライバ回路部７０４が有するトランジスタ７５２とは、異なる構造のトランジスタを用いてもよい。例えば、いずれか一方にトップゲート型のトランジスタを適用し、他方にボトムゲート型のトランジスタを適用した構成としてもよい。なお、上記ゲートドライバ回路部７０６についてもソースドライバ回路部７０４と同様である。
信号線７１０は、トランジスタ７５０、７５２のソース電極及びドレイン電極等と同じ導電膜で形成されている。このとき、銅元素を含む材料等の低抵抗な材料を用いると、配線抵抗に起因する信号遅延等が少なく、大画面での表示が可能となるため好ましい。
ＦＰＣ端子部７０８は、一部が接続電極として機能する配線７６０、異方性導電膜７８０、及びＦＰＣ７１６を有する。配線７６０は、異方性導電膜７８０を介してＦＰＣ７１６が有する端子と電気的に接続される。ここでは、配線７６０は、トランジスタ７５０、７５２のソース電極及びドレイン電極等と同じ導電膜で形成されている。
第１の基板７０１及び第２の基板７０５としては、例えばガラス基板、またはプラスチック基板等の可撓性を有する基板を用いることができる。第１の基板７０１に可撓性を有する基板を用いる場合には、第１の基板７０１とトランジスタ７５０等との間に、水や水素に対するバリア性を有する絶縁層を設けることが好ましい。
また、第２の基板７０５側には、遮光膜７３８と、着色膜７３６と、これらに接する絶縁膜７３４と、が設けられる。
〔液晶素子を用いる表示装置の構成例〕
図１０に示す表示装置７００は、液晶素子７７５を有する。液晶素子７７５は、導電層７７２、導電層７７４、及びこれらの間に液晶層７７６を有する。導電層７７４は、第２の基板７０５側に設けられ、共通電極としての機能を有する。また、導電層７７２は、トランジスタ７５０が有するソース電極またはドレイン電極と電気的に接続される。導電層７７２は、平坦化絶縁膜７７０上に形成され、画素電極として機能する。
導電層７７２には、可視光に対して透光性の材料、または反射性の材料を用いることができる。透光性の材料としては、例えば、インジウム、亜鉛、スズ等を含む酸化物材料を用いるとよい。反射性の材料としては、例えば、アルミニウム、銀等を含む材料を用いるとよい。
導電層７７２に反射性の材料を用いると、表示装置７００は反射型の液晶表示装置となる。一方、導電層７７２に透光性の材料を用いると、透過型の液晶表示装置となる。反射型の液晶表示装置の場合、視認側に偏光板を設ける。一方、透過型の液晶表示装置の場合、液晶素子を挟むように一対の偏光板を設ける。
図１１に示す表示装置７００は、横電界方式（例えば、ＦＦＳモード）の液晶素子７７５を用いる例を示す。導電層７７２上に絶縁層７７３を介して、共通電極として機能する導電層７７４が設けられる。導電層７７２と導電層７７４との間に生じる電界によって、液晶層７７６の配向状態を制御することができる。
図１１において、導電層７７４、絶縁層７７３、導電層７７２の積層構造により保持容量を構成することができる。そのため、別途容量素子を設ける必要がなく、開口率を高めることができる。
また、図１０及び図１１には図示しないが、液晶層７７６と接する配向膜を設ける構成としてもよい。また、偏光部材、位相差部材、反射防止部材などの光学部材（光学基板）、及びバックライト、サイドライトなどの光源を適宜設けることができる。
液晶層７７６には、サーモトロピック液晶、低分子液晶、高分子液晶、高分子分散型液晶（ＰＤＬＣ：Ｐｏｌｙｍｅｒ Ｄｉｓｐｅｒｓｅｄ Ｌｉｑｕｉｄ Ｃｒｙｓｔａｌ）、高分子ネットワーク型液晶（ＰＮＬＣ：Ｐｏｌｙｍｅｒ Ｎｅｔｗｏｒｋ Ｌｉｑｕｉｄ Ｃｒｙｓｔａｌ）、強誘電性液晶、反強誘電性液晶等を用いることができる。また、横電界方式を採用する場合、配向膜を用いないブルー相を示す液晶を用いてもよい。
また、液晶素子のモードとしては、ＴＮ（Ｔｗｉｓｔｅｄ Ｎｅｍａｔｉｃ）モード、ＶＡ（Ｖｅｒｔｉｃａｌ Ａｌｉｇｎｍｅｎｔ）モード、ＩＰＳ（Ｉｎ－Ｐｌａｎｅ－Ｓｗｉｔｃｈｉｎｇ）モード、ＦＦＳ（Ｆｒｉｎｇｅ Ｆｉｅｌｄ Ｓｗｉｔｃｈｉｎｇ）モード、ＡＳＭ（Ａｘｉａｌｌｙ Ｓｙｍｍｅｔｒｉｃ ａｌｉｇｎｅｄ Ｍｉｃｒｏ－ｃｅｌｌ）モード、ＯＣＢ（Ｏｐｔｉｃａｌ Ｃｏｍｐｅｎｓａｔｅｄ Ｂｉｒｅｆｒｉｎｇｅｎｃｅ）モード、ＥＣＢ（Ｅｌｅｃｔｒｉｃａｌｌｙ Ｃｏｎｔｒｏｌｌｅｄ Ｂｉｒｅｆｒｉｎｇｅｎｃｅ）モード、ゲストホストモードなどを用いることができる。
また、液晶層７７６に高分子分散型液晶や、高分子ネットワーク型液晶などを用いた、散乱型の液晶を用いることもできる。このとき、着色膜７３６を設けずに白黒表示を行う構成としてもよいし、着色膜７３６を用いてカラー表示を行う構成としてもよい。
また、液晶素子の駆動方法として、継時加法混色法に基づいてカラー表示を行う、時間分割表示方式（フィールドシーケンシャル駆動方式ともいう）を適用してもよい。その場合、着色膜７３６を設けない構成とすることができる。時間分割表示方式を用いた場合、例えばＲ（赤色）、Ｇ（緑色）、Ｂ（青色）のそれぞれの色を呈する副画素を設ける必要がないため、画素の開口率を向上させることや、精細度を高められるなどの利点がある。
〔発光素子を用いる表示装置〕
図１２に示す表示装置７００は、発光素子７８２を有する。発光素子７８２は、導電層７７２、ＥＬ層７８６、及び導電膜７８８を有する。ＥＬ層７８６は、有機化合物、または量子ドットなどの無機化合物を有する。
有機化合物に用いることのできる材料としては、蛍光性材料または燐光性材料などが挙げられる。また、量子ドットに用いることのできる材料としては、コロイド状量子ドット材料、合金型量子ドット材料、コア・シェル型量子ドット材料、コア型量子ドット材料、などが挙げられる。
図１２に示す表示装置７００には、平坦化絶縁膜７７０上に導電層７７２の一部を覆う絶縁膜７３０が設けられる。ここで、発光素子７８２は透光性の導電膜７８８を有し、トップエミッション型の発光素子である。なお、発光素子７８２は、導電層７７２側に光を射出するボトムエミッション構造や、導電層７７２側及び導電膜７８８側の双方に光を射出するデュアルエミッション構造としてもよい。
また、着色膜７３６は発光素子７８２と重なる位置に設けられ、遮光膜７３８は絶縁膜７３０と重なる位置、引き回し配線部７１１、及びソースドライバ回路部７０４に設けられている。また、着色膜７３６及び遮光膜７３８は、絶縁膜７３４で覆われている。また、発光素子７８２と絶縁膜７３４の間は封止膜７３２で充填されている。なお、ＥＬ層７８６を画素毎に島状または画素列毎に縞状に形成する、すなわち塗り分けにより形成する場合においては、着色膜７３６を設けない構成としてもよい。
図１３には、フレキシブルディスプレイに好適に適用できる表示装置の構成を示している。図１３は、図１２に示した表示装置７００Ａ中の一点鎖線Ｓ－Ｔにおける断面図である。
図１３に示す表示装置７００Ａは、図１２で示した基板７０１に換えて、支持基板７４５、接着層７４２、樹脂層７４３、及び絶縁層７４４が積層された構成を有する。トランジスタ７５０や容量素子７９０等は、樹脂層７４３上に設けられた絶縁層７４４上に設けられている。
支持基板７４５は、有機樹脂やガラス等を含み、可撓性を有する程度に薄い基板である。樹脂層７４３は、ポリイミドやアクリルなどの有機樹脂を含む層である。絶縁層７４４は、酸化シリコン、酸化窒化シリコン、窒化シリコン等の無機絶縁膜を含む。樹脂層７４３と支持基板７４５とは、接着層７４２によって貼りあわされている。樹脂層７４３は、支持基板７４５よりも薄いことが好ましい。
また、図１３に示す表示装置７００は、図１２で示した基板７０５に換えて保護層７４０を有する。保護層７４０は、封止膜７３２と貼りあわされている。保護層７４０としては、ガラス基板や樹脂フィルムなどを用いることができる。また、保護層７４０として、偏光板、散乱板などの光学部材や、タッチセンサパネルなどの入力装置、またはこれらを２つ以上積層した構成を適用してもよい。
また、発光素子７８２が有するＥＬ層７８６は、絶縁膜７３０及び導電層７７２上に島状に設けられている。ＥＬ層７８６を、副画素毎に発光色が異なるように作り分けることで、着色膜７３６を用いずにカラー表示を実現することができる。また、発光素子７８２を覆って、保護層７４１が設けられている。保護層７４１は発光素子７８２に水などの不純物が拡散することを防ぐ機能を有する。保護層７４１は、無機絶縁膜を用いることが好ましい。また、無機絶縁膜と有機絶縁膜をそれぞれ一以上含む積層構造とすることがより好ましい。
また、図１３では、折り曲げ可能な領域Ｐ２を示している。領域Ｐ２では、支持基板７４５、接着層７４２のほか、絶縁層７４４等の無機絶縁膜が設けられていない部分を有する。また、領域Ｐ２において、配線７６０を覆って樹脂層７４６が設けられている。折り曲げ可能な領域Ｐ２に無機絶縁膜を設けず、且つ、金属または合金を含む導電層と、有機材料を含む層のみを積層した構成とすることで、曲げた際にクラックが生じることを防ぐことができる。また、領域Ｐ２に支持基板７４５を設けないことで、極めて小さい曲率半径で、表示装置７００Ａの一部を曲げることができる。
〔表示装置に入力装置を設ける構成例〕
また、図１０乃至図１３に示す表示装置７００に入力装置を設けてもよい。当該入力装置としては、例えば、タッチセンサ等が挙げられる。
例えばセンサの方式としては、静電容量方式、抵抗膜方式、表面弾性波方式、赤外線方式、光学方式、感圧方式など様々な方式を用いることができる。または、これら２つ以上を組み合わせて用いてもよい。
なお、タッチパネルの構成は、入力装置を一対の基板の内側に形成する、所謂インセル型のタッチパネル、入力装置を表示装置７００上に形成する、所謂オンセル型のタッチパネル、または表示装置７００に貼り合わせて用いる、所謂アウトセル型のタッチパネルなどがある。
本実施の形態で例示した構成例、及びそれらに対応する図面等は、少なくともその一部を他の構成例、または図面等と適宜組み合わせて実施することができる。
本実施の形態は、少なくともその一部を本明細書中に記載する他の実施の形態と適宜組み合わせて実施することができる。
（実施の形態３）
本実施の形態では、本発明の一態様の半導体装置を有する表示装置について、図１４（Ａ）、図１４（Ｂ）、及び図１４（Ｃ）を用いて説明を行う。
図１４（Ａ）に示す表示装置は、画素部５０２と、駆動回路部５０４と、保護回路５０６と、端子部５０７と、を有する。なお、保護回路５０６は、設けない構成としてもよい。
画素部５０２や駆動回路部５０４が有するトランジスタに、本発明の一態様のトランジスタを適用することができる。また保護回路５０６にも、本発明の一態様のトランジスタを適用してもよい。
画素部５０２は、Ｘ行Ｙ列（Ｘ、Ｙはそれぞれ独立に２以上の自然数）に配置された複数の表示素子を駆動する複数の画素回路５０１を有する。
駆動回路部５０４は、ゲート線ＧＬ＿１乃至ＧＬ＿Ｘに走査信号を出力するゲートドライバ５０４ａ、データ線ＤＬ＿１乃至ＤＬ＿Ｙにデータ信号を供給するソースドライバ５０４ｂなどの駆動回路を有する。ゲートドライバ５０４ａは、少なくともシフトレジスタを有する構成とすればよい。またソースドライバ５０４ｂは、例えば複数のアナログスイッチなどを用いて構成される。また、シフトレジスタなどを用いてソースドライバ５０４ｂを構成してもよい。
端子部５０７は、外部の回路から表示装置に電源、制御信号、及び画像信号等を入力するための端子が設けられた部分をいう。
保護回路５０６は、自身が接続する配線に一定の範囲外の電位が与えられたときに、該配線と別の配線とを導通状態にする回路である。図１４（Ａ）に示す保護回路５０６は、例えば、ゲートドライバ５０４ａと画素回路５０１の間の配線である走査線ＧＬ、またはソースドライバ５０４ｂと画素回路５０１の間の配線であるデータ線ＤＬ等の各種配線に接続される。
また、ゲートドライバ５０４ａとソースドライバ５０４ｂは、それぞれ画素部５０２と同じ基板上に設けられていてもよいし、ゲートドライバ回路またはソースドライバ回路が別途形成された基板（例えば、単結晶半導体膜または多結晶半導体膜で形成された駆動回路基板）をＣＯＧやＴＡＢ（Ｔａｐｅ Ａｕｔｏｍａｔｅｄ Ｂｏｎｄｉｎｇ）によって基板に実装する構成としてもよい。
また、図１４（Ａ）に示す複数の画素回路５０１は、例えば、図１４（Ｂ）、（Ｃ）に示す構成とすることができる。
図１４（Ｂ）に示す画素回路５０１は、液晶素子５７０と、トランジスタ５５０と、容量素子５６０と、を有する。また画素回路５０１には、データ線ＤＬ＿ｎ、走査線ＧＬ＿ｍ、電位供給線ＶＬ等が接続されている。
液晶素子５７０の一対の電極の一方の電位は、画素回路５０１の仕様に応じて適宜設定される。液晶素子５７０は、書き込まれるデータにより配向状態が設定される。なお、複数の画素回路５０１のそれぞれが有する液晶素子５７０の一対の電極の一方に共通の電位（コモン電位）を与えてもよい。また、各行の画素回路５０１の液晶素子５７０の一対の電極の一方に異なる電位を与えてもよい。
また、図１４（Ｃ）に示す画素回路５０１は、トランジスタ５５２、５５４と、容量素子５６２と、発光素子５７２と、を有する。また画素回路５０１には、データ線ＤＬ＿ｎ、走査線ＧＬ＿ｍ、電位供給線ＶＬ＿ａ、電位供給線ＶＬ＿ｂ等が接続されている。
なお、電位供給線ＶＬ＿ａ及び電位供給線ＶＬ＿ｂの一方には、高電源電位ＶＤＤが与えられ、他方には、低電源電位ＶＳＳが与えられる。トランジスタ５５４のゲートに与えられる電位に応じて、発光素子５７２に流れる電流が制御されることにより、発光素子５７２からの発光輝度が制御される。
本実施の形態で例示した構成例、及びそれらに対応する図面等は、少なくともその一部を他の構成例、または図面等と適宜組み合わせて実施することができる。
本実施の形態は、少なくともその一部を本明細書中に記載する他の実施の形態と適宜組み合わせて実施することができる。
（実施の形態４）
以下では、画素に表示される階調を補正するためのメモリを備える画素回路と、これを有する表示装置について説明する。実施の形態１で例示したトランジスタは、以下で例示する画素回路に用いられるトランジスタに適用することができる。
［回路構成］
図１５（Ａ）に、画素回路４００の回路図を示す。画素回路４００は、トランジスタＭ１、トランジスタＭ２、容量Ｃ１、及び回路４０１を有する。また画素回路４００には、配線Ｓ１、配線Ｓ２、配線Ｇ１、及び配線Ｇ２が接続される。
トランジスタＭ１は、ゲートが配線Ｇ１と、ソース及びドレインの一方が配線Ｓ１と、他方が容量Ｃ１の一方の電極と、それぞれ接続する。トランジスタＭ２は、ゲートが配線Ｇ２と、ソース及びドレインの一方が配線Ｓ２と、他方が容量Ｃ１の他方の電極、及び回路４０１と、それぞれ接続する。
回路４０１は、少なくとも一の表示素子を含む回路である。表示素子としては様々な素子を用いることができるが、代表的には有機ＥＬ素子やＬＥＤ素子などの発光素子、液晶素子、またはＭＥＭＳ素子等を適用することができる。
トランジスタＭ１と容量Ｃ１とを接続するノードをＮ１、トランジスタＭ２と回路４０１とを接続するノードをＮ２とする。
画素回路４００は、トランジスタＭ１をオフ状態とすることで、ノードＮ１の電位を保持することができる。また、トランジスタＭ２をオフ状態とすることで、ノードＮ２の電位を保持することができる。また、トランジスタＭ２をオフ状態とした状態で、トランジスタＭ１を介してノードＮ１に所定の電位を書き込むことで、容量Ｃ１を介した容量結合により、ノードＮ１の電位の変位に応じてノードＮ２の電位を変化させることができる。
ここで、トランジスタＭ１、トランジスタＭ２のうちの一方または両方に、実施の形態１で例示した、酸化物半導体が適用されたトランジスタを適用することができる。そのため極めて低いオフ電流により、ノードＮ１及びノードＮ２の電位を長期間に亘って保持することができる。なお、各ノードの電位を保持する期間が短い場合（具体的には、フレーム周波数が３０Ｈｚ以上である場合等）には、シリコン等の半導体を適用したトランジスタを用いてもよい。
［駆動方法例］
続いて、図１５（Ｂ）を用いて、画素回路４００の動作方法の一例を説明する。図１５（Ｂ）は、画素回路４００の動作に係るタイミングチャートである。なおここでは説明を容易にするため、配線抵抗などの各種抵抗や、トランジスタや配線などの寄生容量、及びトランジスタのしきい値電圧などの影響は考慮しない。
図１５（Ｂ）に示す動作では、１フレーム期間を期間Ｔ１と期間Ｔ２とに分ける。期間Ｔ１はノードＮ２に電位を書き込む期間であり、期間Ｔ２はノードＮ１に電位を書き込む期間である。
〔期間Ｔ１〕
期間Ｔ１では、配線Ｇ１と配線Ｇ２の両方に、トランジスタをオン状態にする電位を与える。また、配線Ｓ１には固定電位である電位Ｖｒｅｆを供給し、配線Ｓ２には第１データ電位Ｖｗを供給する。
ノードＮ１には、トランジスタＭ１を介して配線Ｓ１から電位Ｖｒｅｆが与えられる。また、ノードＮ２には、トランジスタＭ２を介して第１データ電位Ｖｗが与えられる。したがって、容量Ｃ１には電位差Ｖｗ－Ｖｒｅｆが保持された状態となる。
〔期間Ｔ２〕
続いて期間Ｔ２では、配線Ｇ１にはトランジスタＭ１をオン状態とする電位を与え、配線Ｇ２にはトランジスタＭ２をオフ状態とする電位を与える。また、配線Ｓ１には第２データ電位Ｖｄａｔａを供給する。配線Ｓ２には所定の定電位を与える、またはフローティングとしてもよい。
ノードＮ１には、トランジスタＭ１を介して第２データ電位Ｖｄａｔａが与えられる。このとき、容量Ｃ１による容量結合により、第２データ電位Ｖｄａｔａに応じてノードＮ２の電位が電位ｄＶだけ変化する。すなわち、回路４０１には、第１データ電位Ｖｗと電位ｄＶを足した電位が入力されることとなる。なお、図１５（Ｂ）ではｄＶが正の値であるように示しているが、負の値であってもよい。すなわち、電位Ｖｄａｔａが電位Ｖｒｅｆより低くてもよい。
ここで、電位ｄＶは、容量Ｃ１の容量値と、回路４０１の容量値によって概ね決定される。容量Ｃ１の容量値が回路４０１の容量値よりも十分に大きい場合、電位ｄＶは第２データ電位Ｖｄａｔａに近い電位となる。
このように、画素回路４００は、２種類のデータ信号を組み合わせて表示素子を含む回路４０１に供給する電位を生成することができるため、画素回路４００内で階調の補正を行うことが可能となる。
また画素回路４００は、配線Ｓ１及び配線Ｓ２に供給可能な最大電位を超える電位を生成することも可能となる。例えば発光素子を用いた場合では、ハイダイナミックレンジ（ＨＤＲ）表示等を行うことができる。また、液晶素子を用いた場合では、オーバードライブ駆動等を実現できる。
［適用例］
〔液晶素子を用いた例〕
図１５（Ｃ）に示す画素回路４００ＬＣは、回路４０１ＬＣを有する。回路４０１ＬＣは、液晶素子ＬＣと、容量Ｃ２とを有する。
液晶素子ＬＣは、一方の電極がノードＮ２及び容量Ｃ２の一方の電極と、他方の電極が電位Ｖｃｏｍ２が与えられる配線と接続する。容量Ｃ２は、他方の電極が電位Ｖｃｏｍ１が与えられる配線と接続する。
容量Ｃ２は保持容量として機能する。なお、容量Ｃ２は不要であれば省略することができる。
画素回路４００ＬＣは、液晶素子ＬＣに高い電圧を供給することができるため、例えばオーバードライブ駆動により高速な表示を実現すること、駆動電圧の高い液晶材料を適用することなどができる。また、配線Ｓ１または配線Ｓ２に補正信号を供給することで、使用温度や液晶素子ＬＣの劣化状態等に応じて階調を補正することもできる。
〔発光素子を用いた例〕
図１５（Ｄ）に示す画素回路４００ＥＬは、回路４０１ＥＬを有する。回路４０１ＥＬは、発光素子ＥＬ、トランジスタＭ３、及び容量Ｃ２を有する。
トランジスタＭ３は、ゲートがノードＮ２及び容量Ｃ２の一方の電極と、ソース及びドレインの一方が電位ＶＨが与えられる配線と、他方が発光素子ＥＬの一方の電極と、それぞれ接続される。容量Ｃ２は、他方の電極が電位Ｖｃｏｍが与えられる配線と接続する。発光素子ＥＬは、他方の電極が電位ＶＬが与えられる配線と接続する。
トランジスタＭ３は、発光素子ＥＬに供給する電流を制御する機能を有する。容量Ｃ２は保持容量として機能する。容量Ｃ２は不要であれば省略することができる。
なお、ここでは発光素子ＥＬのアノード側がトランジスタＭ３と接続する構成を示しているが、カソード側にトランジスタＭ３を接続してもよい。そのとき、電位ＶＨと電位ＶＬの値を適宜変更することができる。
画素回路４００ＥＬは、トランジスタＭ３のゲートに高い電位を与えることで、発光素子ＥＬに大きな電流を流すことができるため、例えばＨＤＲ表示などを実現することができる。また、また、配線Ｓ１または配線Ｓ２に補正信号を供給することで、トランジスタＭ３や発光素子ＥＬの電気特性のばらつきの補正を行うこともできる。
なお、図１５（Ｃ）、（Ｄ）で例示した回路に限られず、別途トランジスタや容量などを追加した構成としてもよい。
本実施の形態は、少なくともその一部を本明細書中に記載する他の実施の形態と適宜組み合わせて実施することができる。
（実施の形態５）
本実施の形態では、本発明の一態様を用いて作製することができる表示モジュールについて説明する。
図１６（Ａ）に示す表示モジュール６０００は、上部カバー６００１と下部カバー６００２との間に、ＦＰＣ６００５が接続された表示装置６００６、フレーム６００９、プリント基板６０１０、及びバッテリー６０１１を有する。
例えば、本発明の一態様を用いて作製された表示装置を、表示装置６００６に用いることができる。表示装置６００６により、極めて消費電力の低い表示モジュールを実現することができる。
上部カバー６００１及び下部カバー６００２は、表示装置６００６のサイズに合わせて、形状や寸法を適宜変更することができる。
表示装置６００６はタッチパネルとしての機能を有していてもよい。
フレーム６００９は、表示装置６００６の保護機能、プリント基板６０１０の動作により発生する電磁波を遮断する機能、放熱板としての機能等を有していてもよい。
プリント基板６０１０は、電源回路、ビデオ信号及びクロック信号を出力するための信号処理回路、バッテリー制御回路等を有する。電源回路に電力を供給する電源としては、バッテリー６０１１による電源であってもよい。
図１６（Ｂ）は、光学式のタッチセンサを備える表示モジュール６０００の断面概略図である。
表示モジュール６０００は、プリント基板６０１０に設けられた発光部６０１５及び受光部６０１６を有する。また、上部カバー６００１と下部カバー６００２により囲まれた領域に一対の導光部（導光部６０１７ａ、導光部６０１７ｂ）を有する。
表示装置６００６は、フレーム６００９を間に介してプリント基板６０１０やバッテリー６０１１と重ねて設けられている。表示装置６００６とフレーム６００９は、導光部６０１７ａ、導光部６０１７ｂに固定されている。
発光部６０１５から発せられた光６０１８は、導光部６０１７ａにより表示装置６００６の上部を経由し、導光部６０１７ｂを通って受光部６０１６に達する。例えば指やスタイラスなどの被検知体により、光６０１８が遮られることにより、タッチ操作を検出することができる。
発光部６０１５は、例えば表示装置６００６の隣接する２辺に沿って複数設けられる。受光部６０１６は、発光部６０１５と対向する位置に複数設けられる。これにより、タッチ操作がなされた位置の情報を取得することができる。
発光部６０１５は、例えばＬＥＤ素子などの光源を用いることができ、特に、赤外線を発する光源を用いることが好ましい。受光部６０１６は、発光部６０１５が発する光を受光し、電気信号に変換する光電素子を用いることができる。好適には、赤外線を受光可能なフォトダイオードを用いることができる。
光６０１８を透過する導光部６０１７ａ、導光部６０１７ｂにより、発光部６０１５と受光部６０１６とを表示装置６００６の下側に配置することができ、外光が受光部６０１６に到達してタッチセンサが誤動作することを抑制できる。特に、可視光を吸収し、赤外線を透過する樹脂を用いると、タッチセンサの誤動作をより効果的に抑制できる。
本実施の形態は、少なくともその一部を本明細書中に記載する他の実施の形態と適宜組み合わせて実施することができる。
（実施の形態６）
本実施の形態では、本発明の一態様の表示装置を適用可能な、電子機器の例について説明する。
図１７（Ａ）に示す電子機器６５００は、スマートフォンとして用いることのできる携帯情報端末機である。
電子機器６５００は、筐体６５０１に、表示部６５０２、電源ボタン６５０３、ボタン６５０４、スピーカ６５０５、マイク６５０６、カメラ６５０７、及び光源６５０８等を有する。表示部６５０２はタッチパネル機能を備える。
表示部６５０２に、本発明の一態様の表示装置を適用することができる。
図１７（Ｂ）は、筐体６５０１のマイク６５０６側の端部を含む断面概略図である。
筐体６５０１の表示面側には透光性を有する保護部材６５１０が設けられ、筐体６５０１と保護部材６５１０に囲まれた空間内に、表示パネル６５１１、光学部材６５１２、タッチセンサパネル６５１３、プリント基板６５１７、バッテリー６５１８等が配置されている。
保護部材６５１０には、表示パネル６５１１、光学部材６５１２、及びタッチセンサパネル６５１３が図示しない接着層により固定されている。
また、表示部６５０２よりも外側の領域において、表示パネル６５１１の一部が折り返されている。また、当該折り返された部分に、ＦＰＣ６５１５が接続されている。ＦＰＣ６５１５には、ＩＣ６５１６が実装されている。またＦＰＣ６５１５は、プリント基板６５１７に設けられた端子に接続されている。
表示パネル６５１１には本発明の一態様のフレキシブルディスプレイパネルを適用することができる。そのため、極めて軽量な電子機器を実現できる。また、表示パネル６５１１が極めて薄いため、電子機器の厚さを抑えつつ、大容量のバッテリー６５１８を搭載することもできる。また、表示パネル６５１１の一部を折り返して、画素部の裏側にＦＰＣ６５１５との接続部を配置することにより、狭額縁の電子機器を実現できる。
本実施の形態は、少なくともその一部を本明細書中に記載する他の実施の形態と適宜組み合わせて実施することができる。
（実施の形態７）
本実施の形態では、本発明の一態様を用いて作製された表示装置を備える電子機器について説明する。
以下で例示する電子機器は、表示部に本発明の一態様の表示装置を備えるものである。したがって、高い解像度が実現された電子機器である。また高い解像度と、大きな画面が両立された電子機器とすることができる。
本発明の一態様の電子機器の表示部には、例えばフルハイビジョン、４Ｋ２Ｋ、８Ｋ４Ｋ、１６Ｋ８Ｋ、またはそれ以上の解像度を有する映像を表示させることができる。
電子機器としては、例えば、テレビジョン装置、ノート型のパーソナルコンピュータ、モニタ装置、デジタルサイネージ、パチンコ機、ゲーム機などの比較的大きな画面を備える電子機器の他、デジタルカメラ、デジタルビデオカメラ、デジタルフォトフレーム、携帯電話機、携帯型ゲーム機、携帯情報端末、音響再生装置、などが挙げられる。
本発明の一態様が適用された電子機器は、家屋やビルの内壁または外壁、自動車等の内装または外装等が有する平面または曲面に沿って組み込むことができる。
図１８（Ａ）にテレビジョン装置の一例を示す。テレビジョン装置７１００は、筐体７１０１に表示部７５００が組み込まれている。ここでは、スタンド７１０３により筐体７１０１を支持した構成を示している。
図１８（Ａ）に示すテレビジョン装置７１００の操作は、筐体７１０１が備える操作スイッチや、別体のリモコン操作機７１１１により行うことができる。または、表示部７５００にタッチパネルを適用し、これに触れることでテレビジョン装置７１００を操作してもよい。リモコン操作機７１１１は、操作ボタンの他に表示部を有していてもよい。
なお、テレビジョン装置７１００は、テレビ放送の受信機や、ネットワーク接続のための通信装置を有していてもよい。
図１８（Ｂ）に、ノート型パーソナルコンピュータ７２００を示す。ノート型パーソナルコンピュータ７２００は、筐体７２１１、キーボード７２１２、ポインティングデバイス７２１３、外部接続ポート７２１４等を有する。筐体７２１１に、表示部７５００が組み込まれている。
図１８（Ｃ）、（Ｄ）に、デジタルサイネージ（Ｄｉｇｉｔａｌ Ｓｉｇｎａｇｅ：電子看板）の一例を示す。
図１８（Ｃ）に示すデジタルサイネージ７３００は、筐体７３０１、表示部７５００、及びスピーカ７３０３等を有する。さらに、ＬＥＤランプ、操作キー（電源スイッチ、または操作スイッチを含む）、接続端子、各種センサ、マイクロフォン等を有することができる。
また、図１８（Ｄ）は円柱状の柱７４０１に取り付けられたデジタルサイネージ７４００である。デジタルサイネージ７４００は、柱７４０１の曲面に沿って設けられた表示部７５００を有する。
表示部７５００が広いほど、一度に提供できる情報量を増やすことができ、また人の目につきやすいため、例えば広告の宣伝効果を高める効果を奏する。
表示部７５００にタッチパネルを適用し、使用者が操作できる構成とすると好ましい。これにより、広告用途だけでなく、路線情報や交通情報、商用施設の案内情報など、使用者が求める情報を提供するための用途にも用いることができる。
また、図１８（Ｃ）、（Ｄ）に示すように、デジタルサイネージ７３００またはデジタルサイネージ７４００は、ユーザが所持するスマートフォン等の情報端末機７３１１と無線通信により連携可能であることが好ましい。例えば、表示部７５００に表示される広告の情報を情報端末機７３１１の画面に表示させることや、情報端末機７３１１を操作することで、表示部７５００の表示を切り替えることができる。
また、デジタルサイネージ７３００またはデジタルサイネージ７４００に、情報端末機７３１１を操作手段（コントローラ）としたゲームを実行させることもできる。これにより、不特定多数のユーザが同時にゲームに参加し、楽しむことができる。
図１８（Ａ）乃至（Ｄ）における表示部７５００に、本発明の一態様の表示装置を適用することができる。
本実施の形態の電子機器は表示部を有する構成としたが、表示部を有さない電子機器にも本発明の一態様を適用することができる。
本実施の形態は、少なくともその一部を本明細書中に記載する他の実施の形態と適宜組み合わせて実施することができる。
本実施例では、本発明の一態様のトランジスタを作製し、その断面観察と、電気特性の評価を行った。
［試料の作製］
ここでは、試料Ａと、比較試料の２種類の試料を作製した。試料Ａは、半導体層となる金属酸化物膜上にソース電極及びドレイン電極を形成した後に、金属酸化物膜をエッチングして半導体層を形成した試料である。また、比較試料は、島状の半導体層を形成した後にソース電極及びドレイン電極となる導電膜を成膜し、これを加工してソース電極及びドレイン電極を形成した試料である。
〔試料Ａ〕
ガラス基板上の第１のゲート電極として、厚さ約１００ｎｍのタングステン膜を用いた。またゲート電極を覆うゲート絶縁層として、厚さ約４００ｎｍの窒化シリコン膜と、厚さ約５ｎｍの酸化窒化シリコン膜を用いた。
続いて、ゲート絶縁層上に、スパッタリング法により厚さ約２０ｎｍの第１の金属酸化物膜と、厚さ約１５ｎｍの第２の金属酸化物膜を積層して形成した。第１の金属酸化物膜及び第２の金属酸化物膜は、それぞれスパッタリングターゲットとして、Ｉｎ：Ｇａ：Ｚｎ＝４：２：４．１［原子数比］である金属酸化物ターゲットを用いた。
続いて、ソース電極及びドレイン電極を形成した。まず、スパッタリング法により、厚さ約５０ｎｍのタングステン膜、厚さ約３０ｎｍの第１のチタン膜、厚さ約２００ｎｍの銅膜をそれぞれ成膜した。続いて、レジストマスクを形成した後、銅膜のみをウェットエッチング法によりエッチングした。その後、銅膜及び露出した第１のチタン膜上に、スパッタリング法により厚さ約１００ｎｍの第２のチタン膜を成膜した。このとき、銅膜は第１のチタン膜及び第２のチタン膜で囲われた構成である。続いて、銅膜の端部よりも外側の領域で、第２のチタン膜、第１のチタン膜、及びタングステン膜をＳＦ６ガス及びＯ２ガスを用いたドライエッチング法によりエッチングし、続けてＳＦ６ガス及びＢＣｌ３ガスを用いたドライエッチング法により、導電膜のエッチング残渣を除去するとともに、第２の金属酸化物膜の上面近傍を薄くエッチングした。これにより、銅膜が２層のチタン膜で覆われた構成を有するソース電極及びドレイン電極を得た。
その後、ソース電極及びドレイン電極と、半導体層となる部分を覆うようにレジストマスクを形成した。レジストマスクは、ソース電極及びドレイン電極の上面及び側面を覆うように形成した。続いて、当該レジストマスクを用いて、第１の金属酸化物膜と第２の金属酸化物膜をエッチングし、半導体層を形成するとともに、ゲート絶縁層の一部を露出させた。エッチングは、硝酸、酢酸及びリン酸を含む水溶液を用いたウェットエッチング法により行った。
続いて、第１の保護層として、厚さ約４００ｎｍの酸化窒化シリコン膜をＰＥＣＶＤ法により成膜し、窒素雰囲気下にて３５０℃、１時間の加熱処理を行なった。続いて、第２の保護層として、厚さ約１００ｎｍの窒化シリコン膜と、厚さ約３０ｎｍの酸化窒化シリコン膜をＰＥＣＶＤ法により積層して成膜した。
続いて、第１のゲート電極に達する開口を形成した後、厚さ約１００ｎｍのシリコンを含むインジウムスズ酸化物膜を成膜し、これを加工して第２のゲート電極を形成した。ここで第２のゲート電極は、開口を介して第１のゲート電極と電気的に接続させた。
最後に、平坦化層として厚さ約１．５μｍのアクリル膜を形成した後、窒素雰囲気下にて２５０℃、１時間の加熱処理を行なった。
以上の工程により、ガラス基板上にトランジスタを有する試料Ａを得た。
〔比較試料〕
まず、上記と同様に第１のゲート電極及びゲート絶縁層を形成した。続いて、第１のゲート絶縁層上に第１の金属酸化物膜と第２の金属酸化物膜を積層して成膜し、その一部をエッチングして島状の半導体層を形成するとともに、ゲート絶縁層の一部を露出させた。
続いて、半導体層及びゲート絶縁層上に、上記と同様にソース電極及びドレイン電極となる導電膜を成膜し、その一部をエッチングしてソース電極及びドレイン電極を形成した。
以降の工程は、上記を援用できる。すなわち、第１の保護層、第２の保護層、第２のゲート電極、及び平坦化層を順に形成した。なお第２の保護層は、厚さ約１００ｎｍの窒化シリコン膜を単層で用いた。
以上の工程により、ガラス基板上にトランジスタを有する比較試料を得た。
［断面観察］
作製した試料Ａ及び比較試料について、その断面を走査透過電子顕微鏡（ＳＴＥＭ：Ｓｃａｎｎｉｎｇ Ｔｒａｎｓｍｉｓｓｉｏｎ Ｅｌｅｃｔｒｏｎ Ｍｉｃｒｏｓｃｏｐｙ）により観察した。
図１９（Ａ）に、断面観察を行った箇所を説明するための概略図を示す。図１９（Ａ）では、ソース電極（Ｓ）、ドレイン電極（Ｄ）、第１のゲート電極（Ｇ）、及び半導体層（ＯＳ）の位置関係を示している。観察箇所Ｐは、第１のゲート電極（Ｇ）上に位置するソース電極（Ｓ）の端部を含む領域であり、タングステン膜と、２層のチタン膜が積層された部分を示している。また、観察箇所Ｑは、第１のゲート電極（Ｇ）上に位置する半導体層（ＯＳ）の端部を含む領域である。
図１９（Ｂ）に、上記の観察箇所の断面観察像を示している。観察箇所Ｐにおいては、試料Ａと比較試料に大きな違いは見られず、良好な形状であることが確認できた。一方、観察箇所Ｑにおいては、試料Ａは、ゲート絶縁層（ＧＩ）の露出した領域はほとんどエッチングされていないのに対し、比較試料では、半導体層（ＯＳ）に覆われない部分のゲート絶縁層（ＧＩ）がエッチングされ、薄膜化していることが確認できる。
さらに比較試料では、保護絶縁層（ＰＡ）が半導体層（ＯＳ）の端部における段差を被覆できず、保護絶縁層（ＰＡ）中に半導体層（ＯＳ）に達する低密度な領域（鬆）が形成されていることが確認できる。一方、試料Ａでは、保護絶縁層（ＰＡ）は半導体層（ＯＳ）及びゲート絶縁層（ＧＩ）を良好に被覆しており、低密度な領域は見られない。
比較試料におけるゲート絶縁層の形状不良は、ソース電極及びドレイン電極のエッチング時（具体的には、チタン膜及びタングステン膜のエッチング時）に、半導体層がエッチングされにくい条件を優先したために、露出しているゲート絶縁層がエッチングされてしまったことが要因であると推察される。
一方、試料Ａでは、ソース電極及びドレイン電極のエッチング時にはゲート絶縁層は露出しない状態であり、また半導体層の形成のためのエッチング時にはゲート絶縁層がエッチングされにくいウェットエッチング法を用いることが可能なため、比較試料のようなゲート絶縁層の形状不良は見られず、良好な形状で加工できていることが分かる。
［トランジスタのＩｄ－Ｖｇ特性］
続いて、上記で作製したトランジスタのＩｄ－Ｖｇ特性を測定した。
トランジスタのＩｄ－Ｖｇ特性の測定条件としては、第１のゲート電極に印加する電圧（以下、ゲート電圧（Ｖｇ）ともいう）、及び第２のゲート電極に印加する電圧（ゲート電極Ｖｂｇともいう）を、－１５Ｖから＋２０Ｖまで０．２５Ｖの刻みで印加した。また、ソース電極に印加する電圧（以下、ソース電圧（Ｖｓ）ともいう）を０Ｖ（ｃｏｍｍ）とし、ドレイン電極に印加する電圧（以下、ドレイン電圧（Ｖｄ）ともいう）を、０．１Ｖ及び２０Ｖとした。
また、ここでは、プレッシャークッカー試験（ＰＣＴ：Ｐｒｅｓｓｕｒｅ Ｃｏｏｋｅｒ Ｔｅｓｔ）の前後でＩｄ－Ｖｇ特性を測定した。ＰＣＴ試験は、温度１３０℃、湿度８５％、圧力０．２ＭＰａの条件で、試料Ａおよび比較試料を１２時間保持した。
図２０（Ａ）に試料Ａの、図２０（Ｂ）に比較試料のＩｄ－Ｖｇ特性を示す。各図において、ＰＣＴ試験前の結果を実線で、試験後の結果を破線で示している。
図２０（Ａ）に示すように試料Ａでは、ＰＣＴ試験前後でほとんど特性の変化が見られておらず、良好な信頼性を示すことが確認できた。また、ＰＣＴ試験前後でノーマリーオフである良好な電気特性を示すことが確認できた。
一方、比較試料では、図２０（Ｂ）に示すように、ＰＣＴ試験前の特性は良好なものの、ＰＣＴ試験後ではオフ電流が増大し、しきい値電圧が大幅にマイナス側にシフトした特性を示している。これは、上述のように、保護絶縁層に、半導体層に達する低密度な領域が形成されているため、ＰＣＴ試験で水分がこの部分を介して半導体層に拡散した結果であると推察される。
以上のことから、本発明の一態様の作製方法により作製したトランジスタは、良好な電気特性と、極めて高い信頼性を有することが確認できた。
１００、１００Ａ～Ｄ：トランジスタ、１００ｘ：交差部、１０２：基板、１０４：導電層、１０６：絶縁層、１０８：半導体層、１０８ａ、ｂ：半導体層、１０８ａｆ、ｂｆ：金属酸化物膜、１１２ａ、ｂ：導電層、１１３ａ～ｃ：導電層、１１３ａｆ～ｃｆ：導電膜、１１４、１１６：絶縁層、１１５、１１７：レジストマスク、１２０ａ、ｂ：導電層、１４２ａ、ｂ：開口部

Claims (7)

  1. 絶縁層上に金属酸化物を含む半導体膜を成膜する第１の工程と、
    前記半導体膜上に導電膜を成膜する第２の工程と、
    前記導電膜上に第１のレジストマスクを形成し、前記導電膜をエッチングして第１の導電層を形成するとともに、前記第１の導電層に覆われない前記半導体膜の上面を露出させる第３の工程と、
    前記第１の導電層の上面及び側面を覆い、且つ前記半導体膜の前記上面の一部を覆う第２のレジストマスクを形成し、前記半導体膜をエッチングして半導体層を形成するとともに、前記半導体層に覆われない前記絶縁層の上面を露出させる第４の工程と、を有する、
    半導体装置の作製方法。
  2. 絶縁層上に金属酸化物を含む半導体膜を成膜する第１の工程と、
    前記半導体膜上に第１の導電膜、第２の導電膜、及び第３の導電膜を順に成膜する第２の工程と、
    前記第３の導電膜上に第１のレジストマスクを形成し、前記第３の導電膜、前記第２の導電膜、及び前記第１の導電膜をエッチングして第１の導電層を形成するとともに、前記第１の導電層に覆われない前記半導体膜の上面を露出させる第３の工程と、
    前記第１の導電層の上面及び側面を覆い、且つ前記半導体膜の前記上面の一部を覆う第２のレジストマスクを形成し、前記半導体膜をエッチングして半導体層を形成するとともに、前記半導体層に覆われない前記絶縁層の上面を露出させる第４の工程と、を有する、
    半導体装置の作製方法。
  3. 請求項１において、
    前記導電膜は、銅またはアルミニウムを含む、
    半導体装置の作製方法。
  4. 請求項２において、
    前記第２の導電膜は、銅またはアルミニウムを含み、
    前記第１の導電膜及び前記第３の導電膜は、前記第２の導電膜とは異なる元素を含み、且つ、それぞれ独立に、チタン、タングステン、モリブデン、クロム、タンタル、亜鉛、インジウム、白金、及びルテニウムのうちのいずれかを含む、
    半導体装置の作製方法。
  5. 請求項１乃至請求項４のいずれか一において、
    前記第３の工程におけるエッチングと、前記第４の工程におけるエッチングとは、それぞれウェットエッチング法により行われる、
    半導体装置の作製方法。
  6. 請求項１乃至請求項５のいずれか一において、
    前記第１の工程において、前記半導体膜は、第１の金属酸化物膜と、第２の金属酸化物膜とを順に成膜することにより形成し、
    前記第２の金属酸化物膜は、前記第１の金属酸化物膜より結晶性が高くなるように形成する、
    半導体装置の作製方法。
  7. 請求項１乃至請求項６のいずれか一において、
    前記第１の工程より前に、第２の導電層を形成する第５の工程と、
    前記第５の工程と前記第１の工程の間に、前記第２の導電層を覆って前記絶縁層を形成する第６の工程と、を有し、
    前記第３の工程において、前記第２の導電層上で離間する一対の前記第１の導電層を形成し、
    前記第４の工程において、前記第２のレジストマスクは、前記第２の導電層と重畳する位置に、一対の前記第１の導電層のそれぞれと重畳する一対の領域と、これらの間の領域を繋ぐ領域と、を有するように形成する、
    半導体装置の作製方法。
JP2020503384A 2018-03-02 2019-02-18 半導体装置の作製方法 Active JP7229995B2 (ja)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
JP2018037230 2018-03-02
JP2018037230 2018-03-02
PCT/IB2019/051279 WO2019166907A1 (ja) 2018-03-02 2019-02-18 半導体装置、及びその作製方法

Publications (3)

Publication Number Publication Date
JPWO2019166907A1 JPWO2019166907A1 (ja) 2021-03-04
JPWO2019166907A5 JPWO2019166907A5 (ja) 2022-02-25
JP7229995B2 true JP7229995B2 (ja) 2023-02-28

Family

ID=67804857

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2020503384A Active JP7229995B2 (ja) 2018-03-02 2019-02-18 半導体装置の作製方法

Country Status (6)

Country Link
US (2) US11349006B2 (ja)
JP (1) JP7229995B2 (ja)
KR (1) KR20200138224A (ja)
CN (1) CN111742397A (ja)
TW (2) TW202333242A (ja)
WO (1) WO2019166907A1 (ja)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN111524915B (zh) * 2020-04-28 2022-07-12 深圳市华星光电半导体显示技术有限公司 薄膜晶体管器件及其制作方法

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2015072448A (ja) 2013-09-06 2015-04-16 株式会社Ｊｏｌｅｄ 表示装置
JP2017204641A (ja) 2016-05-09 2017-11-16 株式会社半導体エネルギー研究所 半導体装置および当該半導体装置を有する表示装置

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI770659B (zh) * 2008-07-31 2022-07-11 日商半導體能源研究所股份有限公司 半導體裝置及半導體裝置的製造方法
US9082857B2 (en) 2008-09-01 2015-07-14 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device comprising an oxide semiconductor layer
KR101667909B1 (ko) * 2008-10-24 2016-10-28 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체장치의 제조방법
JP4752967B2 (ja) * 2009-01-27 2011-08-17 カシオ計算機株式会社 多層膜の形成方法及び表示パネルの製造方法
JP5708910B2 (ja) 2010-03-30 2015-04-30 ソニー株式会社 薄膜トランジスタおよびその製造方法、並びに表示装置
US9437743B2 (en) 2010-10-07 2016-09-06 Semiconductor Energy Laboratory Co., Ltd. Thin film element, semiconductor device, and method for manufacturing the same
US8536571B2 (en) 2011-01-12 2013-09-17 Semiconductor Energy Laboratory Co., Ltd. Manufacturing method of semiconductor device
US8921948B2 (en) 2011-01-12 2014-12-30 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
KR101934977B1 (ko) 2011-08-02 2019-03-19 삼성디스플레이 주식회사 박막 트랜지스터 표시판 및 그 제조 방법
WO2013180040A1 (en) 2012-05-31 2013-12-05 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
WO2019123109A1 (ja) * 2017-12-22 2019-06-27 株式会社半導体エネルギー研究所 半導体装置

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2015072448A (ja) 2013-09-06 2015-04-16 株式会社Ｊｏｌｅｄ 表示装置
JP2017204641A (ja) 2016-05-09 2017-11-16 株式会社半導体エネルギー研究所 半導体装置および当該半導体装置を有する表示装置

Also Published As

Publication number Publication date
US11349006B2 (en) 2022-05-31
TWI802651B (zh) 2023-05-21
US20200357893A1 (en) 2020-11-12
TW201939617A (zh) 2019-10-01
TW202333242A (zh) 2023-08-16
US20230197824A1 (en) 2023-06-22
KR20230056797A (ko) 2023-04-27
WO2019166907A1 (ja) 2019-09-06
CN111742397A (zh) 2020-10-02
JPWO2019166907A1 (ja) 2021-03-04
KR20200138224A (ko) 2020-12-09

Similar Documents

Publication Publication Date Title
JP7462391B2 (ja) 半導体装置
WO2020089726A1 (ja) 半導体装置
JP7242633B2 (ja) 半導体装置、および半導体装置の作製方法
JP7462087B2 (ja) 半導体装置
JP2023168348A (ja) 半導体装置の作製方法
JP7237859B2 (ja) 半導体装置の作製方法
JP2023166508A (ja) 半導体装置の作製方法
KR102637201B1 (ko) 반도체 장치의 제작 방법
WO2020089733A1 (ja) 半導体装置
JP2024037777A (ja) 半導体装置の作製方法
US20230197824A1 (en) Semiconductor device and fabrication method thereof
TW202111767A (zh) 半導體裝置
KR102660589B1 (ko) 반도체 장치의 제작 방법
KR20210129114A (ko) 반도체 장치
US20240014218A1 (en) Semiconductor device and method of fabricating the semiconductor device
US11610998B2 (en) Semiconductor device
JP7275112B2 (ja) 半導体装置

Legal Events

Date Code Title Description
A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20220216

A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20220216

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20230124

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20230215

R150 Certificate of patent or registration of utility model

Ref document number: 7229995

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150