KR102148664B1 - 반도체 장치 및 그 제작 방법 - Google Patents

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준 고야마
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가부시키가이샤 한도오따이 에네루기 켄큐쇼
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    • H01L29/78609—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device for preventing leakage current

Abstract

본 발명의 일 실시형태의 목적은 높은 표시 품질 및 높은 신뢰성을 가진 반도체 장치를 제작하는 것이며, 이것은 스위칭 소자들로서 양호한 전기적 특성들 및 높은 신뢰성을 가진 트랜지스터들을 사용하여, 하나의 기판 위에 화소부 및 고속 동작이 가능한 구동 회로부를 포함한다. 각각이 하나의 표면 측 상에 결정 영역을 포함하는 산화물 반도체 층이 활성층으로서 사용되는, 두 종류들의 트랜지스터들이 구동 회로부 및 화소부에 형성된다. 상기 트랜지스터들의 전기적 특성들은 채널의 위치를 결정하는 게이트 전극층의 위치를 선택함으로써 선택될 수 있다. 따라서, 하나의 기판 위에 화소부 및 고속 동작이 가능한 구동 회로부를 포함한 반도체 장치가 제작될 수 있다.

Description

반도체 장치 및 그 제작 방법{SEMICONDUCTOR DEVICE AND MANUFACTURING METHOD THEREOF}
본 발명은 반도체 장치 및 그 제작 방법에 관한 것이다.
본 명세서에서, 반도체 장치는 반도체 특성들을 이용함으로써 기능할 수 있는 모든 유형들의 장치들을 의미하며, 및 액정 표시 장치 및 발광 장치, 반도체 회로, 및 전자 기기와 같은 전기-광학 장치가 모두 반도체 장치들이다.
최근에, 절연 표면을 가진 기판 위에 형성된 반도체 막을 사용함으로써 트랜지스터를 형성하기 위한 기술이 관심을 끌고 있다. 트랜지스터들은 IC들 및 전기-광학 장치들과 같은 광범위한 전자 디바이스들에 적용되고 있으며, 화상 표시 장치들에서 스위칭 소자들로서 사용되는 트랜지스터들이 특히 긴급하게 개발되고 있다.
금속 산화물들은 반도체 특성들을 가진 재료들로서 알려져 있다. 반도체 특성들을 가진 상기 금속 산화물들의 예들은 산화 텅스텐, 산화 주석, 산화 인듐, 산화 아연 등이다. 채널 형성 영역이 반도체 특성들을 가진 이러한 금속 산화물을 사용하여 형성되는 트랜지스터들이 이미 알려져 있다(특허 문헌 1 및 특허 문헌 2).
더욱이, 산화물 반도체들을 포함한 상기 트랜지스터들은 높은 전계-효과 이동도를 가진다. 따라서, 상기 트랜지스터를 사용하여, 표시 장치에서 구동 회로 등이 형성될 수 있다.
일본 공개 특허 출원 번호 제2007-123861호 일본 공개 특허 출원 번호 제2007-96055호
절연 표면 위에 복수의 상이한 회로들을 형성하는 경우에, 예를 들면, 하나의 기판 위에 화소부 및 구동 회로를 형성하는 경우에, 높은 온/오프 비와 같은 뛰어난 스위칭 특성들이 상기 화소부를 위해 사용된 트랜지스터에 요구되는 반면, 높은 동작 속도가 상기 구동 회로를 위해 사용된 트랜지스터에 요구된다. 특히, 표시가 고정세화 될수록 표시 이미지의 기록 시간은 단축된다. 그러므로, 상기 구동 회로를 위해 사용된 상기 트랜지스터가 고속으로 동작하는 것이 바람직하다. 상기 표시 품질은 개구율을 증가시킴으로써 향상될 수 있으며, 높은 개구율 및 높은 화질은 서로 모순된다.
본 발명의 일 실시형태의 목적은 스위칭 소자들로서 양호한 전기적 특성들 및 높은 신뢰성을 갖는 트랜지스터들을 사용하여, 하나의 기판 위에 고속 동작이 가능한 구동 회로 및 화소부를 포함하는, 높은 표시 품질 및 높은 신뢰성을 갖는 반도체 장치를 제작하는 것이다.
본 발명의 일 실시형태는 트랜지스터를 포함한 구동 회로부 및 하나의 트랜지스터를 포함하는 화소부가 하나의 기판 위에 형성되는 반도체 장치 및 그 제작 방법에 관한 것이다. 상기 반도체 장치에서, 각각이 하나의 표면 측상에(표층부(superficial portion)에) 결정 영역을 포함하는 산화물 반도체 층을 포함하는 두 종류들의 트랜지스터들이 형성된다. 상기 채널의 위치는 상기 게이트 전극층의 위치를 선택함으로써 선택된다. 상세하게는, 예를 들면, 다음의 구성이 이용될 수 있다.
본 발명의 일 실시형태의 반도체 장치는 하나의 기판 위에 제 1 트랜지스터를 포함한 화소부 및 제 2 트랜지스터를 포함한 구동 회로부를 포함한다. 상기 제 1 트랜지스터는 상기 기판 위의 제 1 게이트 전극층, 상기 제 1 게이트 전극층 위에서 게이트 절연층으로서 기능하는 제 1 절연층, 상기 제 1 절연층 위에서, 상기 제 1 산화물 반도체 층의 표층부에 나노결정들을 포함한 결정 영역을 포함하는 제 1 산화물 반도체 층, 각각이 상기 제 1 산화물 반도체 층의 일부와 중첩하는 제 1 소스 전극층 및 제 1 드레인 전극층, 및 상기 제 1 소스 전극층 및 상기 제 1 드레인 전극층 위에 있고 상기 제 1 산화물 반도체 층의 일부와 접하는 제 2 절연층을 포함한다. 상기 제 2 트랜지스터는 상기 기판 위의 상기 제 1 절연층, 상기 제 1 절연층 위에서, 제 2 산화물 반도체 층의 표층부에 나노결정들을 포함한 결정 영역을 포함하는 상기 제 2 산화물 반도체 층, 각각이 상기 제 2 산화물 반도체 층의 일부와 중첩하는 제 2 소스 전극층 및 제 2 드레인 전극층, 상기 제 2 소스 전극층 및 상기 제 2 드레인 전극층 위에 있고, 상기 제 2 산화물 반도체 층의 일부와 접하는 상기 제 2 절연층, 및 상기 제 2 절연층 위의 제 2 게이트 전극층을 포함한다.
상술된 반도체 장치에서, 상기 결정 영역들 각각은 c-축들이 상기 제 1 산화물 반도체 층의 표면 또는 상기 제 2 산화물 반도체 층의 표면에 수직인 방향으로 배향되는 나노결정들을 포함한다.
상술된 반도체 장치는 상기 제 2 산화물 반도체 층과 상기 제 2 소스 전극 층 사이에 산화물 도전층, 및 상기 제 2 산화물 반도체 층과 상기 제 2 드레인 전극층 사이에 산화물 도전층을 더 포함할 수 있다.
상술된 반도체 장치에서, 상기 제 2 트랜지스터는 바람직하게는 상기 구동 회로부에서의 시프트 레지스터에 사용된다.
상기 산화물 반도체 층으로서, 4원계 금속 산화물인 In-Sn-Ga-Zn-O-계 산화물 반도체 층; 3원계 금속 산화물인 In-Ga-Zn-O-계 산화물 반도체 층, In-Sn-Zn-O-계 산화물 반도체 층, In-Al-Zn-O-계 산화물 반도체 층, Sn-Ga-Zn-O-계 산화물 반도체 층, Al-Ga-Zn-O-계 산화물 반도체 층, 또는 Sn-Al-Zn-O-계 산화물 반도체 층; 또는 2원계 금속 산화물인 In-Zn-O-계 산화물 반도체 층, Sn-Zn-O-계 산화물 반도체 층, Al-Zn-O-계 산화물 반도체 층, Zn-Mg-O-계 산화물 반도체 층, Sn-Mg-O-계 산화물 반도체 층, 또는 In-Mg-O-계 산화물 반도체 층; 또는 In-O-계 산화물 반도체 층, Sn-O-계 산화물 반도체 층, 또는 Zn-O-계 산화물 반도체 층이 사용될 수 있다. 또한, SiO2가 상기 산화물 반도체 층에 포함될 수 있다.
상기 산화물 반도체 층으로서, InMO3(ZnO)m(m>0)으로 표현된 박막이 사용될 수 있다. 여기에서, M은 Ga, Al, Mn, 및 Co로부터 선택된 하나 이상의 금속 원소들을 나타낸다. 예를 들면, M은 Ga, Ga 및 Al, Ga 및 Mn, Ga 및 Co 등일 수 있다. 그것의 구성 화학식이 InMO3(ZnO)m(m>0)(여기서, 적어도 Ga가 M으로서 포함된다)으로 표현되는 산화물 반도체는 상기 In-Ga-Zn-O-계 산화물 반도체로서 불리우며, 그 박막은 또한 In-Ga-Zn-O-계 막으로서 불리운다.
상기 산화물 반도체 층으로서, RTA(고속 열 어닐링) 방법 등에 의해 단시간에 고온으로 탈수화 또는 탈수소화가 되는 것이 사용된다. 이러한 가열 단계를 통해, 상기 산화물 반도체 층의 표층부가 나노결정들을 포함하는 미결정 그룹으로 형성된 결정 영역을 포함하게 되며, 상기 산화물 반도체 층의 나머지는 비정질이 되거나 또는 비정질 및 미결정들의 혼합물로 형성되게 되며, 여기에서 비정질 영역에는 미결정들이 흩어져 있거나 또는 미결정 그룹으로 형성된다.
본 발명의 일 실시형태인 트랜지스터의 사용으로, 반도체 장치는 하나의 기판 위에 구동 회로부 및 화소부를 형성하고, EL 소자, 액정 소자, 전기영동 소자 등을 사용함으로써 제작될 수 있다.
본 명세서에서 게이트 전극층은 게이트 전극뿐만 아니라 게이트 배선의 일부 또는 모두를 나타낸다는 것을 주의하자. 상기 게이트 배선은 적어도 하나의 트랜지스터의 게이트 전극을 또 다른 전극 또는 또 다른 배선으로 전기적으로 접속하기 위한 배선이며, 예를 들면, 표시 장치의 주사선을 포함한다.
또한, 소스 전극층은 소스 전극뿐만 아니라 소스 배선의 일부 또는 모두를 나타낸다. 상기 소스 배선은 적어도 하나의 트랜지스터의 소스 전극을 또 다른 전극 또는 또 다른 배선에 전기적으로 접속하기 위한 배선이다. 표시 장치에서의 신호선은 소스 전극에 전기적으로 접속되는 경우에, 예를 들면, 상기 소스 배선에 신호선을 포함한다.
또한, 드레인 전극은 드레인 전극뿐만 아니라 드레인 배선의 일부 또는 모두를 나타낸다. 상기 드레인 배선은 적어도 하나의 트랜지스터의 드레인 전극을 또 다른 전극 또는 또 다른 배선에 전기적으로 접속하기 위한 배선이다. 표시 장치에서 신호선은 예를 들면 드레인 전극에 전기적으로 접속되는 경우에, 상기 드레인 배선에 신호선을 포함한다.
본 명세서, 청구항들, 도면들 등에서, 트랜지스터의 소스 및 드레인은 상기 트랜지스터의 상기 구조, 상기 동작 조건 등에 의존하여 교환할 수 있기 때문에, 어느 것이 상기 소스 또는 상기 드레인인지를 정의하는 것은 어려운 일이다. 그러므로, 본 명세서, 상기 청구항들, 상기 도면들 등에서, 상기 소스 및 상기 드레인으로부터 임의로 선택된 하나의 단자는 상기 소스 및 상기 드레인 중 하나로서 칭하여지는 반면, 다른 단자는 상기 소스 및 상기 드레인 중 다른 하나로서 칭하여진다.
본 명세서에서 발광 장치는 화상 표시 디바이스, 발광 디바이스, 또는 광원(조명 장치를 포함한)을 나타낸다는 것을 주의하자. 게다가, 상기 발광 장치는 그것의 카테고리에 다음의 모듈들 중 임의의 것을 포함한다: FPC(flexible printed circuit), TAB(tape automatedbonding)테이프, 또는 TCP(tape carrier package)와 같은 커넥터가 발광 장치에 부착되는 모듈; 그것의 단부에 인쇄 배선 보드를 갖춘 TCP 또는 TAB 테이프를 가진 모듈; 및 발광 소자가 COG(chip on glass) 방법에 의해 형성되는 기판 위에 직접 장착된 IC(integrated circuit)를 가진 모듈.
"제 1" 및 "제 2"와 같은 서수들은 편리함을 위해 사용된다는 것을 주의하자. 그러므로, 그것들은 단계들의 순서, 층들의 적층 순서, 및 본 발명을 특정하는 특별한 명칭들을 나타내지 않는다.
본 발명의 일 실시형태를 가지고, 고속 동작이 가능한 구동 회로부 및 화소부가 하나의 기판 위에 형성되는 반도체 장치가 제작될 수 있다.
도 1a 내지 도 1e는 본 발명의 일 실시형태를 도시한 단면적 프로세스 뷰.
도 2a 내지 도 2d는 본 발명의 일 실시형태를 도시한 단면적 프로세스 뷰.
도 3a 내지 도 3c는 시프트 레지스터의 구조를 도시한 회로도.
도 4a 및 도 4b는 각각 상기 시프트 레지스터의 동작의 회로도 및 타이밍 차트.
도 5a 내지 도 5d는 펄스 출력 회로의 동작을 도시한 다이어그램.
도 6a 내지 도 6d는 펄스 출력 회로의 동작을 도시한 다이어그램.
도 7a 및 도 7b는 각각 펄스 출력 회로의 동작을 도시한 다이어그램.
도 8a 및 도 8b는 반도체 장치들의 블록도.
도 9a 및 도 9b는 신호선 구동 회로의 구조를 도시한 도면.
도 10a1 및 도 10b1은 단면도들이고 도 10a2 및 도 10b2는 본 발명의 일 실시형태를 도시한 평면도.
도 11a1 및 도 11a2 단면도들이고 도 11b는 본 발명의 일 실시형태를 도시한 평면도.
도 12는 본 발명의 일 실시형태를 도시한 단면도.
도 13은 본 발명의 일 실시형태를 도시한 단면도.
도 14는 반도체 장치에서 화소의 동등 회로를 도시한 도면.
도 15a 내지 도 15c는 각각 본 발명의 일 실시형태를 도시한 단면도.
도 16a 및 도 16b는 본 발명의 일 실시형태를 도시한 각각 단면도 및 평면도.
도 17a 및 도 17b는 각각 전자 페이퍼의 사용 모드의 일 예를 도시한 도면.
도 18은 전자 책 판독기의 일 예를 도시한 외부도.
도 19a 및 도 19b는 각각 텔레비전 장치 및 디지털 포토 프레임의 예들을 도시한 외부도.
도 20a 및 도 20b는 게임 머신들의 예들을 도시한 외부도.
도 21a 및 도 21b는 이동 전화들의 예들을 도시한 외부도.
도 22는 산화물 반도체가 사용되는 역 스태거드 트랜지스터의 횡단면도.
도 23a는 상기 소스의 전위 및 상기 드레인의 전위가 동일한(VD = 0) 경우에 도 22에 도시된 A-A'를 따르는 에너지 대역도(개략도)를 도시하며, 도 23b는 상기 소스에 대해 양의 전위가 상기 드레인에 인가되는(VD > 0) 경우에 도 22에 도시된 A-A'를 따르는 에너지 대역도(개략도)를 도시한 도면.
도 24는 진공 레벨 및 금속의 일함수(φM) 사이, 및 상기 산화물 반도체의 전자 친화도(χ) 및 진공 레벨 사이의 관계를 도시한 도면.
도 25는 상기 게이트 전극이 0 V인 경우에 도 22에 도시된 B-B'를 따르는 에너지 대역도(개략도)를 도시한 도면.
도 26a는 양의 전위(VG > 0)가 게이트(GE1)에 인가되는 경우에 도 22에 도시된 B-B'를 따르는 에너지 대역도(개략도)를 도시하며, 도 26b는 음의 전위(VG < 0)가 상기 게이트(GE1)에 인가되는 경우에 도 22에 도시된 B-B'를 따르는 에너지 대역도(개략도)를 도시한 도면.
이하에서, 본 발명의 실시형태들이 첨부한 도면들을 참조하여 상세히 설명될 것이다. 그러나, 본 발명은 다음의 설명에 제한되지 않으며, 이 기술분야의 숙련자들에 의해 본 명세서에 개시된 모드들 및 상세들이 다양한 방식들로 변경될 수 있음이 쉽게 이해될 것이다. 그러므로, 본 발명은 이하의 상기 실시형태들의 설명에 제한되는 것으로 해석되지 않는다. 공통 부분들 및 유사한 기능을 가진 부분들은 본 명세서에서의 도면들에 동일한 참조 부호로 나타내어지며 그 설명은 생략될 수 있음을 주의하자.
(실시형태 1)
이 실시형태에서, 각각이 본 발명의 일 실시형태인 반도체 장치 및 상기 반도체 장치의 제작 방법은 도 1a 내지 도 1e를 참조하여 설명될 것이다. 도 1e는 하나의 기판 위에 제작된 상이한 구조들을 갖는 두 개의 트랜지스터들(440, 450)의 단면 구조의 일 예를 도시한다. 도 1e에 도시된 상기 트랜지스터(440)는 채널-에칭된 구조로 불리우는 보텀-게이트 구조를 가지며, 상기 트랜지스터(450)는 톱-게이트 구조를 가진다.
하나의 화소에 배치된 상기 트랜지스터(440)는 절연 표면을 가진 기판(400) 위에 게이트 전극층(451), 게이트 절연층으로서 기능하는 제 1 절연층(402), 채널 형성 영역을 포함하는 산화물 반도체 층(404b), 소스 전극층(455c), 및 드레인 전극층(455d)을 포함한다. 상기 트랜지스터(440)를 커버하고 상기 산화물 반도체 층(404b)의 일부와 접하는 제 2 절연층(428)이 제공된다.
비록, 상기 화소에 배치된 상기 트랜지스터(440)가 여기에서 단일-게이트 구조를 갖지만, 상기 트랜지스터(440)는 게이트 전극층이 절연막을 개재하여 채널 형성 영역 위에 제공되고 또 다른 게이트 전극층이 절연막을 개재하여 상기 채널 형성 영역 아래에 제공되는 다중-게이트 구조 또는 이중-게이트 구조를 필요한 대로 가질 수 있다.
상기 소스 전극층(455c) 및 상기 드레인 전극층(455d)은 상기 소스 전극층(455c)의 일부와 상기 드레인 전극층(455d)의 일부가 상기 산화물 반도체 층(404b))과 중첩하도록 상기 산화물 반도체 층(404b) 위에 제공된다. 상기 산화물 반도체 층(404b)은 상기 제 1 절연층(402)을 개재하여 상기 게이트 전극층(451)과 중첩한다. 상기 화소에 배치된 상기 트랜지스터(440)의 상기 채널 형성 영역은 상기 산화물 반도체 층(404b)에서의 영역이며, 이것은 상기 소스 전극층(455c)과 접하는 영역 및 상기 드레인 전극층(455d)과 접하는 영역 사이에 위치되고, 상기 제 1 절연층(402)과 접하며, 상기 게이트 전극층(451)과 중첩한다.
높은 개구율을 가진 반도체 장치는 상기 트랜지스터(440)에 상기 게이트 전극층(451), 상기 소스 전극층(455c), 및 상기 드레인 전극층(455d)이 투광성 도전막을 사용하여 형성될 때 실현될 수 있다. 투광성 재료로서, 가시광을 투과하는 도전 재료, 예를 들면, In-Sn-O-계 산화물 도전 재료, In-Sn-Zn-O-계 산화물 도전 재료, In-Al-Zn-O-계 산화물 도전 재료, Sn-Ga-Zn-O-계 산화물 도전 재료, Al-Ga-Zn-O-계 산화물 도전 재료, Sn-Al-Zn-O-계 산화물 도전 재료, In-Zn-O-계 산화물 도전 재료, Sn-Zn-O-계 산화물 도전 재료, Al-Zn-O-계 산화물 도전 재료, In-O-계 산화물 도전 재료, Sn-O-계 산화물 도전 재료, 또는 Zn-O-계 산화물 도전 재료가 이용될 수 있다. 스퍼터링 방법을 사용하는 경우에, 성막은 상기 투광성 도전막이 SiOX (X>0)를 포함할 수 있고 비정질이도록 2 wt% 이상 20 wt% 이하의 SiO2를 포함한 타겟을 사용하여 수행될 수 있다.
구동 회로부에 배치된 상기 트랜지스터(450)는 절연 표면을 가진 상기 기판(400) 위에, 상기 제 1 절연층(402), 채널 형성 영역을 포함한 산화물 반도체 층(404a), 소스 전극층(455a), 드레인 전극층(455b), 게이트 절연층으로서 기능하는 상기 제 2 절연층(428), 및 게이트 전극층(421)을 포함한다.
상기 트랜지스터(450)(이들 층들과 동일한 층들에 형성된 배선을 포함한)의 상기 게이트 전극층(421), 상기 소스 전극층(455a), 및 상기 드레인 전극층(455b)은 Al, Cu,Cr,Ta, Ti, Mo, 또는 W와 같은 금속 재료 또는 상기 금속 재료를 포함한 합금 재료를 사용하여 형성된다. 또한, Cr, Ta, Ti, Mo, 또는 W와 같은 고-융점 금속의 층이 Al, Cu등의금속 층의 한 측 또는 양 측들 위에 적층되는 구조가 이용될 수 있다. 더욱이, Si, Ti, Ta, W, Mo, Cr, Nd, Sc, 또는 Y와 같은 Al 막에 힐록들(hillocks) 또는 위스커(whisker)의 생성을 방지하는 원소가 부가되는 Al 재료가 사용될 수 있어서, 내열성에서의 개선을 이끈다.
상기 소스 전극 및 상기 드레인 전극(이들 층들과 동일한 층에 형성된 배선을 포함하는)은 도전성 금속 산화물을 사용하여 형성될 수 있다. 도전성 금속 산화물로서, 산화 인듐(In2O3), 산화 주석(SnO2), 산화 아연(ZnO), 산화 인듐 및 산화 주석의 합금(In2O3-SnO2, ITO로 약기됨), 산화 인듐 및 산화 아연의 합금(In2O3-ZnO), 또는 실리콘 또는 산화 실리콘이 부가되는 상기 금속 산화물 재료가 사용될 수 있다.
상기 소스 전극층(455a) 및 상기 드레인 전극층(455b)은 상기 소스 전극층(455a)의 일부와 상기 드레인 전극층(455b)의 일부가 상기 산화물 반도체 층(404a)과 중첩하도록 상기 산화물 반도체 층(404a) 위에 제공된다. 상기 산화물 반도체 층(404a)은 상기 제 2 절연층(428)을 개재하여 상기 게이트 전극층(421)과 중첩한다. 상기 구동 회로부에 배치된 상기 트랜지스터(450)의 상기 채널 형성 영역은 상기 산화물 반도체 층(404a)의 상기 소스 전극층(455a)과 접하는 영역 및 상기 산화물 반도체 층(404a)의 상기 드레인 전극층(455b)과 접하는 영역 사이에 위치되며, 상기 제 2 절연층(428)과 접하고, 상기 게이트 전극층(421)과 중첩한다.
상기 산화물 반도체 층으로서, 4원계 금속 산화물인 In-Sn-Ga-Zn-O-계 산화물 반도체 층; 3원계 금속 산화물들인 In-Ga-Zn-O-계 산화물 반도체 층, In-Sn-Zn-O-계 산화물 반도체 층, In-Al-Zn-O-계 산화물 반도체 층, Sn-Ga-Zn-O-계 산화물 반도체 층, Al-Ga-Zn-O-계 산화물 반도체 층, 또는 Sn-Al-Zn-O-계 산화물 반도체 층; 또는 2원계 금속 산화물인 In-Ga-O-계 산화물 반도체 층, Sn-Zn-O-계 산화물 반도체 층, Al-Zn-O-계 산화물 반도체 층, Zn-Mg-O-계 산화물 반도체 층, Sn-Mg-O-계 산화물 반도체 층, 또는 In-Mg-O-계 산화물 반도체 층; 또는 In-O-계 산화물 반도체 층, Sn-O-계 산화물 반도체 층, 또는 Zn-O-계 산화물 반도체 층이 사용될 수 있다. 또한, SiO2가 상기 산화물 반도체 층에 포함될 수 있다.
상기 산화물 반도체 층으로서, InMO3(ZnO)m(m>0)으로 표현된 박막이 사용될 수 있다. 여기에서, M은 Ga, Al, Mn, 및 Co로부터 선택된 하나 이상의 금속 원소들을 나타낸다. 예를 들면, M은 Ga, Ga 및 Al, Ga 및 Mn, Ga 및 Co 등일 수 있다. 그것의 구성 화학식이 InMO3(ZnO)m(m>0)(여기서, 적어도 Ga가 M으로서 포함된다)으로 표현되는 산화물 반도체는 상기 In-Ga-Zn-O-계 산화물 반도체로서 불리우며, 그 박막은 또한 In-Ga-Zn-O-계 막으로서 불리운다.
상기 산화물 반도체 층으로서, RTA(고속 열 어닐링) 방법 등에 의해 단시간에 고온으로 탈수화 또는 탈수소화가 되는 것이 사용된다. 이러한 가열 프로세스는 상기 산화물 반도체 층의 표층부가 1 nm 이상 20nm 이하의 입자 크기를 갖는 소위 나노결정들을 포함한 결정 영역을 갖게 하며, 상기 산화물 반도체 층의 나머지는 비정질이거나 또는 비정질 영역에 미결정들이 흩어져 있는 비정질 및 미결정들의 혼합물로 형성된다. 상기 나노결정의 상술된 크기는 단지 예이며, 본 발명은 상기 범위에 제한되는 것으로서 해석되지 않는다는 것을 주의하자.
이러한 구조를 갖는 산화물 반도체 층을 사용함으로써, 나노결정들을 포함한 조밀한 결정 영역이 상기 표층부에 존재하기 때문에 상기 표층부로의 수분의 진입 또는 표층부로부터 산소의 제거에 의해 야기되는 n-형으로의 변화로 인한 전기 특성들의 열화가 방지된다. 상기 보텀-게이트 트랜지스터(440)에서, 상기 산화물 반도체 층의 상기 표층부는 상기 채널에 대향하는 측 상에 위치되며, 따라서 상기 산화물 반도체 층이 n-형으로 변경되는 것을 방지하는 것은 또한 기생 채널의 생성의 억제에 효과적이다. 더욱이, 도전성이 상기 결정 영역으로 인해 증가되는 상기 표층부 및 상기 소스 전극층 또는 상기 드레인 전극 층 사이의 접 저항이 감소될 수 있다.
상기 산화물 반도체 층의 상기 표층부에서의 상기 결정 영역은 c-축들이 상기 산화물 반도체 층의 표면에 실질적으로 수직인 방향으로 배향되는 결정 입자들을 포함한다. 예를 들면, In-Ga-Zn-O-계 산화물 반도체 재료를 사용하는 경우에, 상기 결정 영역에서 In2Ga2ZnO7의 상기 결정 입자들의 상기 c-축들은 상기 산화물 반도체 층의 상기 표면에 실질적으로 수직인 방향으로 배향된다. 예를 들면, In-Ga-Zn-O-계 산화물 반도체 재료가 상기 산화물 반도체 층을 위해 사용되는 경우에, 나노결정들은 In2Ga2ZnO7의 상기 결정 입자들의 c-축들은 기판 평면(또는 상기 산화물 반도체 층의 상기 표면)에 실질적으로 수직인 방향으로 배열되며, 그에 의해 상기 트랜지스터에서 전류의 상기 방향은 In2Ga2ZnO7의 상기 결정 입자들의 b-축들 방향(또는 a-축들 방향)이다.
상기 결정 영역은 상기 결정 입자들과 다른 부분을 포함할 수 있다는 것을 주의하자. 상기 결정 입자들의 상기 결정 구조는 상기 구조에 제한되지 않으며, 상기 결정 영역은 또 다른 구조의 결정 입자들을 포함할 수 있다. 예를 들면, In-Ga-Zn-O-계 산화물 반도체 재료를 사용하는 경우에, InGaZnO4의 결정 입자들은 In2Ga2ZnO7의 상기 결정 입자들 외에 포함될 수 있다.
이하에서, 하나의 기판 위에 상기 트랜지스터(440) 및 상기 트랜지스터(450)의 제작 프로세스가 도 1a 내지 도 1e를 참조하여 기술될 것이다.
먼저, 도전막은 절연 표면을 가진 상기 기판(400) 위에 형성되며 제 1 포토리소그래피 단계가 수행되어, 상기 게이트 전극층(451)이 형성되도록 한다. 이때, 에칭이 바람직하게는 상기 게이트 전극층(451)의 적어도 하나의 단부가 단절되는 것을 방지하기 위해 테이퍼링되도록 수행된다.
레지스트 마스크가 잉크-젯 방법에 의해 형성될 수 있다는 것을 주의하자. 잉크-젯 방법에 의한 상기 레지스트 마스크의 형성은 포토마스크를 요구하지 않으며, 그러므로 제작 비용은 감소될 수 있다. 말할 필요도 없이, 잉크-젯 방법은 제 1 포토리소그래피 단계뿐만 아니라 또 다른 포토리소그래피 단계에 적용될 수 있다.
상기 기판(400)으로서, 다음 기판들 중 임의의 것이 사용될 수 있다; 퓨전 프로세스 또는 플로팅 프로세스에 의해 바륨 보로실리케이트 유리, 알루미노보로실리케이트 유리, 알루미노실리케이트 유리 등을 사용하여 형성된 무알칼리 유리 기판; 세라믹 기판들; 이러한 제작 프로세스의 프로세스 온도를 견디기에 충분한 내열성을 가진 플라스틱 기판들 등. 대안적으로, 상기 기판 위에 절연막이 제공되는 스테인레스 스틸 합금 기판과 같은 금속 기판이 또한 사용될 수 있다.
상기 유리 기판으로서, 세라믹 기판, 석영 기판, 또는 사파이어 기판과 같은 절연체로 형성된 기판이 사용될 수 있다. 대안적으로, 결정화된 유리 등이 사용될 수 있다.
상기 화소부의 상기 개구율을 향상시키기 위해 투광성 산화물 도전층을 사용하여 상기 게이트 전극층(451)을 형성하는 것이 바람직하다. 예를 들면, 산화 인듐, 산화 아연 및 산화 주석 합금, 산화 인듐 및 산화 아연 합금, 산화 아연, 산화 아연 알루미늄, 산화질화 아연 알루미늄, 산화 아연 갈륨 등이 상기 산화물 도전층을 위해 사용될 수 있다.
상기 게이트 전극층(451)을 형성하기 위한 상기 도전막으로서, Al, Cr, Ta, Ti, Mo, 및 W로부터 선택된 하나의 원소, 성분으로서 상기 원소를 포함하는 합금, 또는 상기 원소들 중 임의의 것을 결합하여 포함하는 합금을 포함한 막, 상기 막을 포함한 적층 막 등이 사용될 수 있다.
하지막으로서 작용하는 절연층이 상기 기판(400) 및 상기 게이트 전극층(451) 사이에 제공될 수 있다. 상기 하지막은 상기 기판(400)으로부터 불순물 원소의 확산을 방지하는 기능을 가지며, 질화 실리콘막, 산화 실리콘막, 질화산화 실리콘막, 및 산화질화 실리콘막 중 하나 이상을 포함한 단층 구조 또는 적층 구조를 갖도록 형성될 수 있다.
다음으로, 상기 제 1 절연층(402)은 상기 게이트 전극층(451) 위에 형성된다. 상기 제 1 절연층(402)으로서, CVD 방법, 스퍼터링 방법 등에 의해 형성된 산화 실리콘, 산화질화 실리콘, 질화산화 실리콘, 질화 실리콘, 산화 알루미늄, 산화 탄탈 등의 임의의 것의 단층막 또는 적층막이 사용될 수 있다. 상기 제 1 절연층(402)의 두께는 50 nm 이상 250 nm 이하이다. 상기 제 1 절연층(402)은 상기 트랜지스터(440)에서 게이트 절연층으로서 기능하고 또한 트랜지스터(450)에서 하지 절연층으로서 기능한다는 것을 주의하자.
상기 제 1 절연층(402)은 또한 고-밀도 플라즈마 장치를 사용하여 형성될 수 있다. 여기에서, 고-밀도 플라즈마 장치는 1×1011/㎤ 이상의 플라즈마 밀도를 실현할 수 있는 장치를 나타낸다. 예를 들면, 플라즈마는 상기 제 1 절연층(402)을 형성하기 위해 3 kW 내지 6 kW의 마이크로파 전력을 인가함으로써 생성된다.
모노실란 가스(SiH4), 아산화질소(N2O), 및 희가스가 절연층이 유리 기판과 같은 절연 표면을 가진 기판 위에 형성되도록 10 Pa 내지 30 Pa 이하의 압력으로 고-밀도 플라즈마를 형성하기 위해 소스 가스로서 챔버에 도입된다. 그 후, 상기 모노실란 가스의 공급이 중단되며, 아산화질소(N2O) 및 희가스가 상기 절연층의 표면상에서 플라즈마 처리를 수행하기 위해 상기 대기에 노출하지 않고 도입될 수 있다. 아산화질소(N2O) 및 희가스를 도입함으로써 상기 절연층의 상기 표면에 수행된 상기 플라즈마 처리는 적어도 상기 절연층의 상기 형성 후에 수행된다. 상기 프로세스 순서를 통해 형성된 상기 절연층은 작은 두께를 가지며 그것이 예를 들면 100 nm 미만의 두께를 가질지라도 그 신뢰성이 보장될 수 있는 절연층이다.
상기 제 1 절연층(402)을 형성할 때, 상기 챔버에 도입되는 모노실란 가스(SiH4) 대 아산화질소(N2O)의 유량비는 1:10 내지 1:200의 범위에 있다. 또한, 상기 챔버에 도입되는 희가스로서, 헬륨, 아르곤, 크립톤, 크세논 등이 사용될 수 있다. 특히, 바람직하게는 가격이 비싸지 않은 아르곤이 사용된다.
또한, 상기 고-밀도 플라즈마 장치를 사용하여 형성된 상기 절연층은 균일한 두께를 가질 수 있고, 상기 절연층은 뛰어난 단차 피복성을 갖는다. 또한, 상기 고-밀도 플라즈마 장치로 얇은 절연막의 두께가 정확하게 제어될 수 있다.
상기 프로세스 순서를 통해 형성된 상기 절연층은 종래의 평행-판 PCVD 장치를 사용하여 형성된 상기 절연층과 크게 상이하다. 상기 프로세스 순서를 통해 형성된 상기 절연층의 상기 에칭 레이트는 상기 동일한 에천트를 갖는 상기 에칭 레이트들이 서로 비교되는 경우에 상기 종래의 평행-판 PCVD 장치를 사용하여 형성된 상기 절연층보다 10% 이상 또는 20% 이상만큼 낮다. 따라서, 상기 고-밀도 플라즈마 장치를 사용하여 형성된 상기 절연층은 조밀한 막(dense film)이라고 말할 수 있다.
대안적으로, 유기 실란을 사용한 CVD 방법에 의해 형성된 산화 실리콘층은 상기 제 1 절연층(402)으로서 사용될 수 있다. 유기 실란 가스로서, 테트라에톡시실란(TEOS)(화학식: Si(OC2H5)4), 테트라메틸실란(TMS)(화학식: Si(CH3)4), 테트라메틸시클로테트라실록산(TMCTS), 옥타메틸시클로테트라실록산(OMCTS), 헥사메틸디실라잔(HMDS), 트리에톡시실란(화학식: SiH(OC2H5)3), 또는 트리스디메틸아미노실란(화학식: SiH(N(CH3)2)3)과 같은 실리콘-함유 화합물이 사용될 수 있다.
대안적으로, 상기 제 1 절연층(402)은 알루미늄, 이트륨, 또는 하프늄의 산화물, 질화물, 산화질화물, 및 질화 산화물 중 한 종류; 또는 상기 중 적어도 둘 이상의 종류들을 포함한 화합물을 사용하여 형성될 수 있다.
본 명세서에서, 산화질화물은 질소 원자들보다 많은 산소 원자들을 포함하는 물질을 나타내며 질화 산화물은 산소 원자들보다 많은 질소 원자들을 포함하는 물질을 나타낸다. 예를 들면, "산화질화 실리콘막"은 질소 원자들보다 많은 산소 원자들을 포함하고, 그것들이 러더퍼드 후방 산란 분석법(Rutherford backscattering spectrometry; RBS) 및 수소 전방 산란법(hydrogen forward scattering; HFS)에 의해 측정될 때, 각각 50 원자% 내지 70 원자%, 0.5 원자% 내지 15 원자%, 25 원자% 내지 35 원자%, 및 0.1 원자% 내지 10 원자%의 범위에 있는 농도로 산소, 질소, 실리콘, 및 수소를 포함하는 막을 의미한다. 또한, "질화산화 실리콘막"은 산소 원자들보다 많은 질소 원자들을 포함하고, 그것들이 RBS 및 HFS에 의해 측정될 때, 각각 5 원자% 내지 30 원자%, 20 원자% 내지 55 원자%, 25 원자% 내지 35 원자%, 및 10 원자% 내지 30 원자%의 범위에 있는 농도로 산소, 질소, 실리콘, 및 수소를 포함하는 막을 의미한다. 질소, 산소, 실리콘, 및 수소의 퍼센티지들은 상기 산화질화 실리콘막 또는 상기 질화산화 실리콘막에 포함된 원자들의 총 수가 100 원자%로서 정의될 때 상기 주어진 범위들 내에 속한다는 것을 주의하자.
다음으로, 상기 제 1 절연층(402) 위에, 산화물 반도체 막(403)은 5 nm 이상 200 nm 이하, 바람직하게는 10 nm 이상 20 nm 이하의 두께로 형성된다(도 1a 참조).
상기 산화물 반도체 막(403)이 형성되기 전에, 상기 제 1 절연층(402)의 표면 상의 먼지는 바람직하게는 아르곤 가스가 도입되고 플라즈마가 생성되는 역 스퍼터링에 의해 제거된다는 것을 주의하자. 상기 역 스퍼터링은 타겟 측으로의 전압의 인가 없이, RF 전원이 표면을 개질하기 위해 상기 기판의 부근에 플라즈마를 생성하기 위해 아르곤 분위기에서 기판 측으로의 전압의 인가를 위해 사용되는 방법을 나타낸다. 아르곤 분위기 대신에, 질소 분위기, 헬륨 분위기 등이 사용될 수 있다는 것을 주의하자. 대안적으로, 산소, N2O 등이 부가되는 아르곤 분위기가 사용될 수 있다. 또한 대안적으로, Cl2, CF4 등이 부가되는 아르곤 분위기가 사용될 수 있다. 상기 역 스퍼터링 이후에, 상기 산화물 반도체 막은 대기에 노출하지 않고 형성되며, 그에 의해 먼지 또는 수분이 상기 제 1 절연층(402) 및 상기 산화물 반도체 막(403) 사이의 계면(interface)에 부착되는 것으로부터 방지될 수 있다.
상기 산화물 반도체 막으로서, 다음의 산화물 반도체 막들 중 임의의 것이 사용될 수 있다. In-Ga-Zn-O-계 산화물 반도체 막; In-Sn-Zn-O-계 산화물 반도체 막; In-Al-Zn-O-계 산화물 반도체 막; Sn-Ga-Zn-O-계 산화물 반도체 막; Al-Ga-Zn-O-계 산화물 반도체 막; Sn-Al-Zn-O-계 산화물 반도체 막; In-Zn-O-계 산화물 반도체 막; Sn-Zn-O-계 산화물 반도체 막; Al-Zn-O-계 산화물 반도체 막; In-O-계 산화물 반도체 막; Sn-O-계 산화물 반도체 막; Zn-O-계 산화물 반도체 막. 상기 산화물 반도체 막은 희가스(대표적으로 아르곤) 분위기, 산소 분위기, 또는 희가스(대표적으로 아르곤)와 산소의 분위기에서 스퍼터링 방법을 사용하여 형성될 수 있다. 스퍼터링 방법을 사용하는 경우에, 성막이 2 wt% 이상 10 wt% 이하의 SiO2를 포함한 타겟을 사용하여 수행될 수 있으며, 결정화를 억제하는 SiOx(x>0)가 상기 산화물 반도체 막에 포함될 수 있다.
여기에서, 성막은 다음의 조건들 하에서 In, Ga, 및 Zn(In2O3:Ga2O3:ZnO = 1:1:1 [분자비] 또는 In2O3:Ga2O3:ZnO= 1:1:2 [분자비]의 구성비)을 포함하는 산화물 반도체를 형성하기 위한 타겟을 사용하여 수행된다: 기판과 타겟 간의 거리는 100 mm이고, 압력은 0.6 Pa이고, 직류(DC) 전원은 0.5 kW이며, 분위기는 산소이다(산소 유량비 100%). 펄스 직류(DC) 전원은 성막시 생성된 가루 물질들(또한 파티클들 또는 먼지라고 하는)이 감소될 수 있고 상기 막 두께 분포가 균일할 수 있기 때문에 바람직하다는 것을 주의하자. 이 실시형태에서, 상기 산화물 반도체 막으로서, 15 nm의 두께를 가진 In-Ga-Zn-O-계 막은 In-Ga-Zn-O-계 산화물 반도체를 형성하기 위한 타겟을 사용하여 스퍼터링 방법에 의해 형성된다.
상기 산화물 반도체 막은 바람직하게는 5 nm 이상 30 nm 이하의 두께를 가진다. 상기 산화물 반도체 막의 적절한 두께는 상기 재료에 의존하여 변화하며, 그러므로 상기 두께는 상기 재료에 의존하여 적절하게 결정될 수 있다는 것을 주의하자.
또한, 상기 산화물 반도체 막은 상기 제 1 절연층(402) 위에 연속하여 형성되는 것이 바람직하다. 본 명세서에서 사용된 상기 멀티-챔버 스퍼터링 장치에는 실리콘 또는 산화 실리콘(인공 석영들)의 상기 타겟, 및 산화물 반도체 막을 형성하기 위한 상기 타겟이 제공된다. 산화물 반도체 막을 형성하기 위한 상기 타겟이 제공된 상기 성막실은 배기 수단으로서 적어도 크라이오펌프를 갖추고 있다. 터보 분자 펌프는 상기 크라이오펌프 대신에 사용될 수 있으며, 콜드 트랩은 수분 등이 흡착될 수 있도록 상기 터보 분자 펌프의 주입구 위에 제공될 수 있다는 것을 주의하자.
상기 크라이오펌프를 사용하여 배기되는 상기 성막실로부터, 수소 원자, H2O와 같은 수소 원자를 포함한 화합물, 탄소 원자, 탄소 원자를 포함한 화합물 등이 제거되고, 그에 의해 상기 성막실에 형성된 상기 산화물 반도체 막에서의 불순물의 농도는 감소될 수 있다.
상기 산화물 반도체 막은 상기 기판이 가열되는 상태에서 형성될 수 있다. 이때, 상기 기판은 100℃ 이상 600℃ 이하, 바람직하게는 200℃ 이상 400℃ 이하로 가열된다. 성막 동안 상기 기판을 가열함으로써, 상기 산화물 반도체 막에서의 상기 불순물 농도는 감소될 수 있다.
스퍼터링 방법의 예들은 고-주파수 전원이 스퍼터링 전원으로서 사용되는 RF 스퍼터링 방법, 직류 전원이 사용되는 DC 스퍼터링 방법, 및 바이어스가 펄싱된 방식으로 인가되는 펄스 DC 스퍼터링 방법을 포함한다. RF 스퍼터링 방법은 절연막을 형성하는 경우에 주로 사용되며, DC 스퍼터링 방법은 금속 도전막을 형성하는 경우에 주로 사용된다.
또한, 복수의 상이한 재료들의 타겟들이 설치될 수 있는 다중-소스 스퍼터링 장치가 또한 존재한다. 상기 다중-소스 스퍼터링 장치를 가지고, 상이한 재료들의 막들이 동일한 챔버에서 적층되도록 성막될 수 있거나 또는 복수의 종류들의 재료들의 막이 상기 동일한 챔버에서 방전에 의해 동시에 형성될 수 있다.
게다가, 상기 챔버 내부에 자석 기구(magnet system)가 제공되고 마그네트론 스퍼터링(magnetron sputtering)을 위해 사용되는 스퍼터링 장치, 및 글로 방전 없이 마이크로파들을 사용하여 생성된 플라즈마가 사용되는 ECR 스퍼터링을 위해 사용된 스퍼터링 장치가 존재한다.
더욱이, 스퍼터링을 사용한 성막 방법으로서, 타겟 물질 및 스퍼터링 가스가 그것의 얇은 화합물 막을 형성하기 위해 성막 동안 서로 화학적으로 반응되는 반응성 스퍼터링 방법, 및 성막 동안 전압이 또한 기판에 인가되는 바이어스 스퍼터링 방법이 또한 존재한다.
다음으로, 제 2 포토리소그래피 단계를 통해, 레지스트 마스크가 형성된다. 그 후, 상기 In-Ga-Zn-O-계 막이 에칭된다. 에칭시, 시트르산 또는 옥살산과 같은 유기산이 예를 들면 에천트로서 사용될 수 있다. 상기 산화물 반도체 층(404a, 404b)의 상기 단부들이 테이퍼 형상들을 갖도록 에칭을 수행함으로써, 단차 형상으로 인한 배선의 파손이 방지될 수 있다. 여기에서 에칭은 웨트 에칭에 제한되지 않으며 드라이 에칭이 또한 사용될 수 있다는 것을 주의하자.
다음으로, 상기 산화물 반도체 층들(404a, 404b)의 탈수화 또는 탈수소화가 수행된다. 먼저, 상기 탈수화 또는 탈수소화를 위한 열 처리가 대략 1분 내지 10분 동안 500℃ 이상 750℃ 이하의 온도로(또는 유리 기판의 변형점 이하의 온도), 바람직하게는 대략 3분 이상 6분 이하 동안 650℃로 RTA 처리를 통해 불활성 가스 분위기에서 저항 가열, 램프 조사 등의 사용으로 수행될 수 있다. RTA 방법으로 탈수화 또는 탈수소화가 단시간에 수행될 수 있으며, 그러므로, 심지어 유리 기판의 상기 변형점 초과 온도에서도 처리가 수행될 수 있다. 열 처리의 상기 타이밍은 이러한 타이밍에 제한되지 않으며, 예를 들면 포토리소그래피 단계 또는 성막 단계 전 및 후에 복수 회 수행될 수 있다는 것을 주의하자.
본 명세서에서, 질소 또는 희가스와 같은 불활성 가스의 대기에서의 열 처리는 탈수화 또는 탈수소화를 위한 열 처리로서 불리운다. 본 명세서에서, 탈수소화는 상기 열 처리에 의해 H2의 형태로의 제거만을 나타내지 않으며, 탈수화 또는 탈수소화는 또한 편리함을 위해 H, OH 등의 제거를 나타낸다.
상기 온도는, 상기 산화물 반도체 층으로의 물 또는 수소의 진입이 방지되도록 상기 공기로 노출되는 것으로부터 방지된 상기 산화물 반도체 층을 갖고, 상기 탈수화 또는 탈수소화를 위해 사용된 동일한 노(furnace)에서 상기 산화물 반도체 층이 탈수화되거나 또는 탈수소화되는 상기 가열 온도 T로부터 감소되는 것이 중요하다. 트랜지스터가 산화물 반도체 층을 산소-결핍 상태에 있는 저-저항 산화물 반도체 층, 즉, 탈수화 또는 탈수소화를 통해 n-형(예로서, n--type 또는 n+-형) 산화물 반도체 층으로 변경함으로써, 및 산소의 공급을 통해 상기 저-저항 산화물 반도체 층을 고-저항 산화물 반도체 층으로 변경함으로써 획득되는 i-형 산화물 반도체 층을 사용하여 형성될 때, 상기 트랜지스터의 상기 임계 전압은 양(positive)이 될 수 있으며, 따라서 소위 노멀리-오프(normally-off) 특성들을 갖는 스위칭 소자가 실현될 수 있다. 표시 장치의 트랜지스터에서의 채널은 가능한 한 0 V에 가까운 양의 임계 전압에서 형성되는 것이 바람직하다. 상기 트랜지스터의 상기 임계 전압이 음(negative)이라면, 그것은 노멀리 온되는 경향이 있으며, 달리 말하면, 전류가 상기 게이트 전압이 0 V일 때조차 상기 소스 전극 및 상기 드레인 전극 사이에 흐른다. 활성 매트릭스 표시 장치에서, 회로에 포함된 트랜지스터의 전기적 특성들이 중요하며, 상기 표시 장치의 성능은 상기 전기적 특성들에 의존한다. 특히, 상기 트랜지스터의 상기 전기적 특성들의 경우, 상기 임계 전압(Vth)이 중요하다. 상기 임계 전압 값이 크거나 또는 상기 전계 효과 이동도가 높을 때조차 마이너스 측 상에 있을 경우에, 상기 회로를 제어하는 것은 어려운 일이다. 트랜지스터가 높은 임계 전압 값 및 상기 임계 전압의 큰 절대 값을 가지는 경우에, 상기 트랜지스터는 트랜지스터로서 스위칭 기능을 수행할 수 없고 트랜지스터가 낮은 전압으로 구동될 때 부하가 될 수 있다. n-채널 트랜지스터의 경우에, 양의 전압이 게이트 전압으로서 인가된 후에만, 채널이 형성되고 드레인 전류가 흐르는 것이 바람직하다. 구동 전압이 올라가지 않는 경우 채널이 형성되지 않는 트랜지스터 및 음의 전압이 인가될 때조차 채널이 형성되고 드레인 전류가 흐르는 트랜지스터는 회로에 사용된 트랜지스터에 적합하지 않다.
게다가, 상기 온도가 상기 가열 온도(T)로부터 감소될 때, 상기 가스 분위기는 상기 온도가 상기 가열 온도(T)로 상승될 때 사용된 것과 상이한 가스 분위기로 스위칭될 수 있다. 예를 들면, 냉각은 상기 탈수화 또는 상기 탈수소화를 위해 사용되는 동일한 노를 사용하고 상기 대기에 노출하지 않고 고-순도 산소 가스, 고-순도 N2O 가스, 또는 초-건조 공기(-40℃ 이하, 바람직하게는 -60℃ 이하의 이슬점을 갖는)로 상기 노를 채움으로써 수행된다.
상기 제 1 열 처리에서, 물, 수소 등이 상기 분위기에 포함되지 않는 것이 바람직하다. 대안적으로, 열 처리 장치에 도입되는 불활성 가스의 상기 순도는 바람직하게는 6N(99.9999%) 이상, 보다 바람직하게는 7N(99.99999%) 이상(즉, 상기 불순물 농도는 1 ppm 이하, 바람직하게는 0.1 ppm 이하) 이다.
열 처리가 불활성 가스 분위기 하에서 수행되는 경우에, 산화물 반도체 층은 저-저항 산화물 반도체 층, 즉 n-형(예로서, n--형) 산화물 반도체 층이 되도록 상기 열 처리에 의해 산소-결핍 산화물 반도체 층으로 변화된다. 그 후, 상기 산화물 반도체 층의 상기 산소-결핍 부분은 상기 산화물 반도체 층과 접하는 산화물 절연층의 상기 형성에 의해 보상된다. 따라서, 상기 산화물 반도체 층은 i-형이게 되며, 즉, 상기 산화물 반도체 층은 고-저항 산화물 반도체 층으로 변화된다. 따라서, 양호한 전기적 특성들을 갖는 매우 신뢰성 있는 트랜지스터를 형성하는 것이 가능하다.
상기 조건들 하에서 충분히 탈수화되거나 또는 탈수소화된 상기 산화물 반도체 층에서, 수분의 배출을 보여주는 스펙트럼에서의 두 개의 피크들의 대략 250℃ 이상 및 300℃ 이하의 적어도 하나의 피크가 상기 탈수화되거나 또는 탈수소화된 산화물 반도체 층의 상기 온도가 450℃로 증가될 때조차 열 탈착 분석법(thermal desorption spectroscopy; TDS)에서 검출되지 않는다.
상기 산화물 반도체 층(404a) 및 상기 산화물 반도체 층(404b)은 각각 상기 산화물 반도체 막(403)이 형성되는 상기 단계에서 많은 댕글링 결합들(dangling bonds)을 갖는 비정질 층이라는 것을 주의하자. 상기 탈수화 또는 탈수소화를 위한 제 1 가열 단계를 통해, 서로에게 가깝게 존재하는 댕글링 결합들이 결합되며, 따라서 상기 산화물 반도체 층들은 질서화된 비정질 구조를 가질 수 있다. 상기 질서화가 진행될 때, 상기 산화물 반도체 층들(404a, 404b)은 비정질 영역에 미결정들이 흩어져 있는 비정질 및 미결정들의 혼합물 또는 비정질로 형성된다. 나노결정들을 포함한 결정 영역(405a) 및 나노결정들을 포함한 결정 영역(405b)은 상기 산화물 반도체 층(404a) 및 상기 산화물 반도체 층(404b)의 표층부들에 형성된다(도 1b). 상기 산화물 반도체 층(404a) 및 상기 산화물 반도체 층(404b)의 나머지는 비정질이 되거나 또는 비정질 영역에 미결정들이 흩어져 있는 비정질 및 미결정들의 혼합물로 형성된다. 상기 결정 영역(405a) 및 상기 결정 영역(405b)은 각각 상기 산화물 반도체 층(404a) 및 상기 산화물 반도체 층(404b)의 일부이며, 이하에서 상기 "상기 산화물 반도체 층(404a)" 및 "상기 산화물 반도체 층(404b)"은 각각 상기 결정 영역(405a) 및 상기 결정 영역(405b)을 포함한다는 것을 주의하자. 여기에서, 상기 미결정은 일반적으로 미결정이라 불리우는 미결정 입자보다 작은 1 nm 이상 20nm 이하의 입자 크기를 갖는 소위 나노 결정이다.
c-축들이 상기 층의 표면에 수직인 방향으로 배향되는 나노결정들이 상기 결정 영역들(405a, 405b)에서 형성되는 것이 바람직하다. 상기 경우에서, 상기 결정의 긴 축은 상기 c-축 방향에 있고 상기 짧은-축 방향에서의 크기는 1 nm 이상 20 nm 이하의 것이 바람직하다.
상기 결정 영역이 상기 단계들의 순서에 의존하는 상기 산화물 반도체 층의 측 표면 부분에 형성되지 않으며, 이러한 경우에, 상기 결정 영역은 상기 측면부를 제외하고 단지 표층부에만 형성된다는 것을 주의하자. 그러나, 상기 측면부의 상기 면적은 작으며, 전기적 특성들의 열화를 억제하는 상기 효과가 또한 상기 경우에서 유지될 수 있다.
상기 제 1 열 처리 후 상기 산화물 반도체 층들(404a, 404b)은 바람직하게는 1×1018 /㎤ 이상의 캐리어 농도를 가진 상기 성막 직후 상기 캐리어 농도로부터 증가된 캐리어 농도를 가진 산소-결핍 산화물 반도체 층들이며, 즉 상기 저-저항 산화물 반도체 층들(404a, 404b)이 형성된다.
상기 제 1 열 처리의 상기 조건들 또는 재료에 의존하여, 상기 게이트 전극층(421)이 결정화될 수 있고, 몇몇 경우들에서, 미결정 막 또는 다결정 막으로 변화될 수 있다. 예를 들면, 인듐 주석 산화물이 상기 게이트 전극층(421)을 위해 사용되는 경우에, 상기 게이트 전극층은 1시간 동안 450℃로 상기 제 1 열 처리에 의해 결정화되는 반면, 산화 실리콘을 포함한 인듐 주석 산화물이 상기 게이트 전극층(421)을 위해 사용되는 경우에, 상기 게이트 전극층은 쉽게 결정화될 수 없다.
상기 산화물 반도체 층들을 위한 상기 제 1 열 처리는 상기 산화물 반도체 막이 상기 섬-형상 산화물 반도체 층들로 가공되기 전에 수행될 수 있다. 상기 경우에서, 상기 제 1 열 처리 후, 상기 기판은 상기 가열 장치 밖으로 꺼내어지며, 상기 섬-형상 산화물 반도체 층들을 형성하기 위해 포토리소그래피 단계를 겪는다.
그 후, 도시되지는 않았지만, 상기 게이트 전극층을 나중에 기술되는 상기 소스 전극 층 또는 상기 드레인 전극층에 접속하기 위한 개구(또한 콘택트 홀로서 불리우는)가 상기 제 1 절연층(402)에 형성된다. 상기 콘택트 홀은 포토리소그래피 기술, 잉크-젯 방법 등에 의해 상기 제 1 절연층(402) 위에 마스크를 형성함으로써 형성되며, 그 후 상기 마스크를 사용하여 상기 제 1 절연층(402)을 선택적으로 에칭한다. 상기 콘택트 홀은 상기 제 1 절연층(402)의 형성 후 및 상기 산화물 반도체 막(403)의 형성 전에 형성될 수 있다는 것을 주의하자.
그 후, W, Ta, Mo, Ti, Cr 등의 도전막 또는 상술된 원소들의 임의의 것의 결합을 포함한 합금 등의 도전막이 상기 산화물 반도체 층들(404a, 404b) 위에서 스퍼터링 방법, 진공 성막 방법 등에 의해 100 nm 이상 500 nm 이하, 바람직하게는 200 nm 이상 300 nm 이하의 두께로 형성된다. 상기 도전막은 상술된 원소를 포함한 단층에 제한되지 않으며, 2개 이상의 층들을 가질 수 있다. 그러나, 상기 도전막의 재료는 바람직하게는 나중에 수행되는 적어도 제 2 열 처리를 견딜 수 있는 내열성을 가진다.
또한, 인듐, 주석, 또는 아연 중 임의의 것을 포함한 투명 도전성 산화물은 상기 도전막을 위해 사용될 수 있다. 예를 들면, 바람직하게 산화 인듐(In2O3) 또는 산화 인듐-산화 주석 합금(In2O3-SnO2, ITO로 약기됨)이 사용된다. 대안적으로, 산화 실리콘과 같은 절연성 산화물이 부가되는 투명 도전성 산화물이 사용될 수 있다. 투명 도전성 산화물이 상기 도전막을 위해 사용될 때, 상기 표시 장치의 상기 개구율이 향상될 수 있다.
상기 산화물 반도체 층들(404a, 404b)과 접하는 상기 도전막을 위해, 높은 산소 친화도를 가진 금속을 포함한 재료가 바람직하다. 높은 산소 친화도를 가진 상기 금속으로서, 티타늄(Ti), 망간(Mn), 마그네슘(Mg), 지르코늄(Zr), 베릴륨(Be), 및 토륨(Th)으로부터 선택된 하나 이상의 재료들이 바람직하다. 이 실시형태에서, 티타늄 막이 사용된다.
상기 산화물 반도체 층 및 높은 산소 친화도를 가진 상기 도전막이 서로 접하여 형성될 때, 상기 계면 부근의 상기 캐리어 밀도는 증가되고 저-저항 영역이 형성되며, 그에 의해 상기 산화물 반도체 및 상기 도전막 간의 상기 접 저항이 감소될 수 있다. 이것은 높은 산소 친화도를 가진 상기 도전막이 상기 산화물 반도체 층으로부터 산소를 추출하기 때문이며, 따라서 상기 산화물 반도체 층에 과도한 양의 금속을 포함하는 층(이러한 층은 복합층으로 불리운다) 및 산화된 도전막 중 하나 또는 둘 모두가 상기 산화물 반도체 층 및 상기 도전막 사이의 상기 계면에 형성된다. 예를 들면, In-Ga-Zn-O-계 산화물 반도체 층이 티타늄 막과 접하는 구성에서, 몇몇 경우들에서 인듐-과잉 층 및 산화 티타늄층이 상기 산화물 반도체 층이 상기 티타늄 막과 접하는 상기 계면의 부근에 형성된다. 다른 경우들에서, 상기 인듐-과잉 층 및 상기 산화 티타늄층 중 하나가 상기 산화물 반도체 층이 상기 티타늄 막과 접하는 상기 계면의 부근에 형성된다. 산소-결핍 In-Ga-Zn-O-계 산화물 반도체 층인 상기 인듐-과잉 층이 높은 전기 도전성을 가지며, 그러므로 상기 산화물 반도체 층과 상기 도전막 사이의 상기 접 저항이 감소될 수 있다.
도전성을 갖는 산화 티타늄층은 상기 산화물 반도체 층과 접하는 상기 도전막으로서 사용될 수 있다는 것을 주의하자. 상기 경우에, 상기 In-Ga-Zn-O-계 산화물 반도체 층이 상기 산화 티타늄막과 접하는 구조에서, 인듐-과잉 층이 상기 산화물 반도체 층이 상기 산화 티타늄막과 접하는 상기 계면의 부근에 형성될 수 있다.
상기 도전막의 형성 방법으로서, 아크 방전 이온 도금 방법 또는 스프레이 방법이 이용될 수 있다. 대안적으로, 상기 도전막은 스크린 인쇄 방법, 잉크-젯 방법 등을 사용하여 은, 금, 구리 등의 도전 나노페이스트(nanopaste)를 토출시킴으로써 및 상기 나노페이스트를 베이킹함(bake)으로서 형성될 수 있다.
그 후, 마스크가 포토리소그래피 방법, 잉크-젯 방법 등에 의해 상기 도전막 위에 형성되고, 상기 도전막은 상기 마스크를 사용하여 에칭되며, 따라서 상기 소스 전극층들(455a, 455c) 및 상기 드레인 전극층들(455b, 455d)이 형성된다(도 1c). 이 실시형태에서, 200-nm-두께의 Ti 막이 상기 도전막으로서 스퍼터링 방법에 의해 형성되며, 상기 도전막은 상기 소스 전극층들(455a, 455c) 및 상기 드레인 전극층들(455b, 455d)을 형성하기 위해 레지스트 마스크를 사용하여 웨트 에칭 방법 또는 드라이 에칭 방법에 의해 선택적으로 에칭된다.
다음으로, 상기 소스 전극층들(455a, 455c), 상기 드레인 전극층들(455b, 455d), 및 상기 노출된 산화물 반도체 층들(404a, 404b)을 커버하는 상기 제 2 절연층(428)이 형성된다(도 1d). 상기 제 2 절연층(428)으로서, 산화 실리콘막, 산화질화 실리콘막, 산화 알루미늄막, 또는 산화 탄탈막과 같은 산화물 절연막이 사용될 수 있다. 상기 제 2 절연층(482)은 상기 트랜지스터(450)에서 게이트 절연층으로서 기능한다는 것을 주의하자.
상기 트랜지스터(450)의 게이트 절연층으로서 기능하는 상기 제 2 절연층(428)은 적층 구조를 갖도록 형성될 수 있다. 적층 구조를 가진 상기 제 2 절연층을 형성하는 경우에, 산화 실리콘막, 산화질화 실리콘막, 산화 알루미늄막, 또는 산화 탄탈막과 같은 산화물 절연막이 제 1 층(상기 산화물 반도체 층과 접하는 층)으로서 형성되며, 산화물에 대한 제한 없이, 질화산화 실리콘, 질화 실리콘, 산화 알루미늄, 또는 산화 탄탈과 같은 상기 제 1 절연층(402)과 유사한 재료를 포함한 막이 제 2(또는 그 이상) 층으로서 형성될 수 있다.
상기 제 2 절연층(428)이 스퍼터링 방법 등, 즉 수분 또는 수소와 같은 불순물들이 상기 산화물 절연막으로 혼합되지 않는 방법을 사용하여 적절하게 형성될 수 있다. 이 실시형태에서, 산화 실리콘막은 스퍼터링 방법에 의해 상기 제 2 절연층으로서 형성된다. 상기 성막에서 상기 기판 온도는 실온 이상 300℃보다 낮거나 또는 동일할 수 있으며, 이 실시형태에서, 성막시 상기 기판 온도는 100℃이다. 상기 성막에서 물 또는 수소와 같은 불순물들의 진입을 방지하기 위해, 상기 성막 전에 2분 이상 10분 이하 동안 150℃ 이상 350℃ 이하의 온도로 감소된 압력 하에서 프리-베이킹(pre-baking)을 수행하고 상기 대기에 노출하지 않고 제 2 절연층을 형성하는 것이 바람직하다. 상기 산화 실리콘막은 희가스(대표적으로, 아르곤) 분위기, 산소 분위기, 또는 희가스(대표적으로, 아르곤)와 산소의 혼합 분위기 하에서 스퍼터링 방법에 의해 형성될 수 있다. 타겟으로서, 산화 실리콘 타겟 또는 실리콘 타겟이 사용될 수 있다. 예를 들면, 실리콘 타겟의 사용으로, 산화 실리콘막이 산소 및 희가스의 대기에서 스퍼터링 방법에 의해 형성될 수 있다. 상기 저-저항 산화물 반도체 층과 접하여 형성되는 상기 산화물 절연막이 바람직하게는 수분, 수소 이온, 및 OH-와 같은 불순물들을 포함하지 않고 밖으로부터 이러한 불순물들의 진입을 차단하는 무기 절연막을 사용하여 수행된다.
이 실시형태에서, 성막은 기판과 타겟 간의 거리(T-S 거리)가 89 mm이고, 압력이 0.4 Pa이고, 직류(DC) 전력이 6 kW이며, 산소 분위기(산소 유량비 100%)인 조건들 하에서 6N의 순도를 가진 주상 다결정(columnar polycrystalline), 붕소-도핑된 실리콘 타겟(0.01 Ωㆍ㎝의 저항도를 가진)을 사용한 펄스 DC 스퍼터링 방법에 의해 수행된다. 상기 막 두께는 300 nm이다.
다음으로, 제 2 열 처리는 불활성-가스 분위기 또는 질소 분위기(바람직하게는 200℃ 이상 400℃ 이하, 예를 들면 250℃ 이상 350℃ 이하의 온도로)에서 수행된다. 예를 들면, 상기 제 2 열 처리는 1시간 동안 250℃로 질소 분위기에서 수행된다. 대안적으로, RTA 처리는 상기 제 1 열 처리에서처럼 단시간 동안 고온으로 수행될 수 있다. 상기 제 2 열 처리에서, 가열은 상기 산화물 절연층 및 상기 산화물 반도체 층이 서로 접하는 상태에서 수행된다. 상기 제 2 열 처리에 의해, 그 저항이 상기 제 1 열 처리에 의해 감소되고 상기 산소-결핍 부분들이 보상되는 상기 산화물 반도체 층들(404a, 404b)에 산소가 공급되며, 따라서 상기 산화물 반도체 층들이 고-저항 산화물 반도체 층들로 변화될 수 있다(i-형 산화물 반도체 층들).
이 실시형태에서, 상기 제 2 열 처리는 상기 산화 실리콘막의 형성 후에 수행되지만, 상기 열 처리의 상기 타이밍은 그것이 상기 산화 실리콘막의 성막 후인 한 상기 산화 실리콘막의 형성 직후인 상기 타이밍에 제한되지 않는다.
다음으로, 포토리소그래피 단계에 의해, 레지스트 마스크가 형성되며, 상기 제 2 절연층(428)이 상기 드레인 전극층(455d)에 도달하는 콘택트 홀을 형성하도록 에칭된다. 상기 도전막은 상기 제 2 절연층(428) 위에 형성되며, 그 후 상기 도전막은 포토리소그래피 단계를 겪게 되어, 게이트 전극층(421) 및 나중 단계에서 화소 전극층에 접속되는 상기 접속 전극층(442)이 형성된다(도 1e). 상기 도전막으로서, Al, Cr, Cu,Ta,Ti, Mo, 및 W로부터 선택된 하나의 원소를 포함한 단층 막 또는 상기 막을 포함한 적층 막이 사용될 수 있다. 상기 드레인 전극층(455d) 및 상기 화소 전극층이 직접 접속되는 경우에, 상기 접속 전극층(442)이 생략될 수 있다.
비록 도시되지는 않았지만, 이 단계에서, 도전층은 상기 산화물 반도체 층(404b)의 상기 채널 형성 영역과 중첩하는 위치에 형성될 수 있다. 상기 산화물 반도체 층(404b)의 상기 채널 형성 영역과 중첩하는 위치에서의 상기 도전층은 상기 트랜지스터의 신뢰성을 증가시킬 수 있다. 상세하게는, 상기 트랜지스터(440)의 신뢰성을 검사하기 위한 바이어스-열 스트레스 테스트(이하에서는 BT 테스트로서 불리우는)에서, 상기 BT 테스트의 전 및 후 사이의 상기 트랜지스터의 임계 전압에서의 시프트의 양이 감소될 수 있다. 상기 도전층의 전위는 상기 게이트 전극층(451)과 동일하거나 또는 상이할 수 있다. 상기 도전층은 또한 상기 제 2 게이트 전극층으로서 기능할 수 있다. 상기 도전층의 상기 전위는 GND, 0V이거나, 또는 플로팅 상태에 있을 수 있다.
보호 절연층이 상기 트랜지스터들(440, 450)을 커버하도록 형성될 수 있다는 것을 주의하자. 상기 보호 절연층은 질화 실리콘막, 질화산화 실리콘막, 질화 알루미늄막 등을 사용하여 형성된다.
평탄화 절연층은 상기 트랜지스터들(440, 450) 위에 형성될 수 있다. 상기 평탄화 절연층은 아크릴 수지, 폴리이미드, 벤조사이클로부텐, 폴리아미드, 또는 에폭시 수지와 같은 내열성 유기 재료로 형성될 수 있다. 이러한 유기 재료들 외에, 저-유전 상수 재료(low-k 재료), 실록산-계 수지, PSG(인 유리), BPSG(인붕소 유리) 등을 사용하는 것이 또한 가능하다. 상기 평탄화 절연층은 이들 재료들로 형성된 복수의 절연막들을 적층함으로써 형성될 수 있다. 또한, 컬러 필터가 평탄화 절연층으로서 사용될 수 있다.
상기 절연층(402) 또는 상기 제 2 절연층(428)을 포함한 유전체가 상기 게이트 전극층(451)과 동일한 단계에 의해 동일한 재료를 사용하여 형성될 수 있는 용량 배선 및 상기 게이트 전극층(421)과 동일한 단계에 의해 상기 동일한 재료를 사용하여 형성될 수 있는 용량 전극 사이에 배열되는 저장 용량 소자가 상기 동일한 기판 위에 형성될 수 있다. 상기 트랜지스터(440) 및 상기 저장 용량 소자는 화소부를 형성하기 위해 각각의 화소들에 대응하는 매트릭스로 배열되며, 상기 트랜지스터(450)를 포함한 상기 구동 회로부는 상기 화소부의 주변에 배열된다. 이러한 식으로, 활성 매트릭스 표시 장치를 형성하기 위한 상기 기판들 중 하나가 획득될 수 있다.
또한, 표시 장치가 상기 트랜지스터들(440, 450)을 사용하여 제작되는 경우에, 상기 구동 트랜지스터의 상기 소스 전극층에 전기적으로 접속되는 전원 공급선이 제공된다. 상기 전원 공급선은 상기 게이트 배선과 교차하고 금속 도전막을 사용하여 형성된 상기 접속 전극층(442)과 동일한 단계에 의해 상기 동일한 재료를 사용하여 형성된다.
더욱이, 발광 장치가 제작되는 경우에, 상기 발광 소자의 일 전극은 상기 구동 트랜지스터의 상기 소스 전극층 또는 상기 드레인 전극층에 전기적으로 접속되며, 상기 발광 소자의 다른 전극에 전기적으로 접속되는 공통 전위선이 제공된다. 상기 공통 전위선은 동일한 재료를 사용하여 및 금속 도전막을 사용하여 형성된 상기 접속 전극층(442)과 동일한 프로세스를 통해 형성된다. 대안적으로, 상기 공통 전위선은 상기 게이트 전극층(451)과 동일한 단계에 의해 동일한 재료를 사용하여 형성된다.
상기 트랜지스터들이 상술된 방식으로 제작될 때, 상기 산화물 반도체 층들(404a, 404b)의 상기 수소 농도는 감소되며 상기 트랜지스터들의 상기 오프-상태 전류는 1×10-13 A 이하이다. 뛰어난 특성들을 갖는 상기 트랜지스터들은 상기 수소 농도가 충분히 감소되는 상기 정제된 산화물 반도체 층들(404a, 404b)을 인가함으로써 획득될 수 있다.
탄화 실리콘(예로서, 4H-SiC)은 산화물 반도체에 비교될 수 있는 반도체 재료이다. 산화물 반도체와 4H-SiC 사이에 몇몇 공통성들이 있다. 상기 캐리어 밀도는 상기 산화물 반도체 및 4H-SiC 사이에 공통성들의 일 예이다. 실온에서의 페르미-디랙 분포(Fermi-Dirac distribution)에 따르면, 산화물 반도체의 상기 소수 캐리어 밀도가 대략 10-7/㎤이 되도록 추정된다. 이러한 상기 소수 캐리어 밀도의 값은 6.7×10-11/㎤인 4H-SiC와 유사하게 매우 작다. 상기 산화물 반도체의 상기 소수 캐리어 밀도는 실리콘의 진성 캐리어 밀도(대략 1.4×10-10/㎤)와 비교될 때, 산화물 반도체의 상기 소수 캐리어 밀도가 상당히 낮다는 것이 잘 이해될 수 있다.
또한, 상기 산화물 반도체의 상기 에너지 대역 갭은 3.0 eV 내지 3.5 eV이고, 4H-Sic의 상기 에너지 대역 갭은 3.26 eV이다. 그러므로, 산화물 반도체는 마찬가지로 넓은 대역-갭 반도체인 탄화 실리콘과 공통점을 가진다.
다른 한편으로, 산화물 반도체 및 탄화 실리콘 사이에 주요한 차이, 즉, 상기 프로세스 온도가 존재한다. 일반적으로, 탄화 실리콘에서 도펀트를 활성화하기 위한 프로세스는 1500℃ 내지 2000℃의 열 처리를 요구한다. 이러한 높은 온도에서, 탄화 실리콘과 다른 재료를 사용한 반도체 기판, 반도체 소자 등은 손상되며, 따라서 탄화 실리콘과 다른 반도체 재료를 사용한 반도체 소자 위에 탄화 실리콘을 사용한 반도체 소자를 형성하는 것은 어려운 일이다. 다른 한편으로, 산화물 반도체는 300℃ 내지 500℃(상기 유리 전이 온도 이하, 최대 대략 700℃로) 열 처리를 통해 제작될 수 있다. 그러므로, 또 다른 반도체 재료를 사용하여 집적 회로를 형성한 후 산화물 반도체를 사용하는 반도체 소자를 형성하는 것이 가능하다.
산화물 반도체를 사용한 경우에, 유리 기판과 같은 낮은 내열성을 가진 기판을 사용하는 것이 가능하다는 이점이 있으며, 이것은 탄화 실리콘이 사용되는 상기 경우와 상이하다. 게다가, 산화물 반도체는 에너지 비용이 탄화 실리콘을 사용하는 상기 경우와 비교할 때 충분히 감소될 수 있도록 고온 열 처리 없이 제작될 수 있다.
일반적으로, 산화물 반도체는 n-형 반도체이지만, 그러나 본 발명의 일 실시형태에서, 불순물 특히 물 또는 수소는 i-형 산화물 반도체가 획득되도록 제거된다. 이 점에서, 상기 개시된 발명의 일 실시형태는 불순물이 첨가된 실리콘과 같은 i-형 반도체와 상이하기 때문에 신규한 기술적 아이디어를 포함한다고 말할 수 있다.
<산화물 반도체를 포함한 트랜지스터의 도전 메커니즘>
산화물 반도체를 포함한 트랜지스터의 상기 도전 메커니즘이 도 22, 도 23a와 도 23b, 도 24, 도 25, 및 도 26a와 도 26b를 참조하여 기술될 것이다. 다음의 설명은 단지 고려사항이며 본 발명의 타당성을 부정하지 않는다는 것을 주의하자.
도 22는 산화물 반도체를 포함한 역 스태거드 트랜지스터의 단면도이다. 산화물 반도체 층(OS)은 게이트 절연막(GI)을 개재하여 게이트 전극(GE1) 위에 제공되며, 소스 전극(S) 및 드레인 전극(D)은 상기 산화물 반도체 층 위에 제공된다. 더욱이, 백 게이트(GE2)가 절연층을 개재하여 상기 소스 전극 및 상기 드레인 전극 위에 제공된다.
도 23a 및 도 23b는 도 22에서의 A-A'를 따르는 에너지 대역도들(개략도들)이다. 도 23a는 상기 소스 및 상기 드레인 사이의 상기 전압이 0(VD=0, 상기 소스의 전위 및 상기 드레인의 전위가 동일하다)인 경우를 도시한다. 도 23b는 양의 전위가 상기 소스에 대하여 상기 드레인에 인가되는(VD > 0) 경우를 도시한다.
도 25 및 도 26a와 도 26b는 도 22에서의 B-B'를 따르는 에너지 대역도들(개략도들)이다. 도 25는 상기 게이트 전압이 0V인 경우를 도시한다. 도 26a는 양의 전위(VG > 0)가 상기 게이트(GE1)에 인가되는 상태, 즉 상기 트랜지스터가 상기 소스 및 상기 드레인 사이에 캐리어들(전자들)이 흐르는 온(ON) 상태에 있는 경우를 도시한다. 도 26b는 음의 전위(VG < 0)가 상기 게이트(GE1)에 인가되는 상태, 즉 상기 트랜지스터가 오프(OFF) 상태(소수 캐리어들이 흐르지 않는)에 있는 경우를 도시한다.
상기 산화물 반도체가 대략 50 nm의 두께를 갖고 상기 정제된 산화물 반도체에서의 상기 도너 농도가 1×1018/㎤ 이하인 상태에서, 공핍층은 오프 상태에서 상기 전체 산화물 반도체로 확장한다. 즉, 상기 트랜지스터는 완전한 공핍 트랜지스터로서 간주될 수 있다.
도 24는 상기 진공 레벨 및 상기 금속의 일함수(φM) 간의 관계 및 상기 진공 레벨 및 상기 산화물 반도체의 전자 친화도(χ) 간의 관계를 도시한다.
종래의 산화물 반도체는 일반적으로 n-형이며, 상기 경우에서 상기 페르미 준위(Ef)는 상기 도전 대역에 더 가깝게 위치되고 상기 대역 갭의 중간에 위치되는 상기 진성 페르미 준위(Ei)로부터 멀어진다. 상기 산화물 반도체에 포함된 수소의 일부는 도너를 형성하며 산화물 반도체가 n-형 산화물 반도체가 되게 하는 인자일 수 있다는 것이 알려져 있음을 주의하자.
다른 한편으로, 본 발명의 산화물 반도체는 상기 산화물 반도체로부터 n-형 불순물이 수소를 제거하고 상기 산화물 반도체의 주요 성분들이 아닌 불순물이 가능한 한 그 안에 포함되는 것을 방지하도록 상기 산화물 반도체를 정제함으로써 획득되는 진성(i-형) 또는 실질적으로 진성 산화물 반도체이다. 달리 말하면, 특징은 정제된 i-형(진성) 반도체 또는 그것에 가까운 반도체가 불순물을 부가함으로써가 아닌 수소 또는 물과 같은 불순물을 가능한 한 제거함으로써 획득된다는 것이다. 이것은 상기 페르미 준위(Ef)가 상기 진성 페르미 준위(Ei)와 동일한 레벨에 있게 한다.
상기 산화물 반도체의 상기 대역 갭(Eg)은 3.15 eV인 경우에, 전자 친화도(χ)는 4.3 eV이라고 한다. 상기 소스 및 드레인 전극들을 형성하기 위해 사용된 티타늄(Ti)의 상기 일함수는 상기 산화물 반도체의 상기 전자 친화도(χ)와 실질적으로 동일하다. 상기 경우에, 전자들을 위한 쇼트키 장벽(Schottky barrier)은 상기 금속 및 상기 산화물 반도체 사이의 계면에서 형성되지 않는다.
달리 말하면, 상기 산화물 반도체의 상기 전자 친화도(χ) 및 금속의 상기 일함수(φM)가 서로 동일하고 상기 금속 및 상기 산화물 반도체가 서로 접하는 경우에, 도 23a에 도시된 바와 같은 에너지 대역도(개략도)가 획득된다.
도 23b에서, 검은 원들(●)은 전자들을 나타낸다. 점선은 양의 전압이 드레인에 제공되는 상태(VD > 0)에서 전압이 게이트(VG = 0)에 인가되지 않을 때 전자들의 움직임을 나타내며, 실선은 양의 전압이 드레인에 제공되는 상기 상태에서(VD > 0), 양의 전압이 게이트에 인가될 때(VG > 0) 전자들의 움직임을 나타낸다. 양의 전압이 상기 게이트에 인가되는 경우에(VG > 0), 상기 드레인으로의 양의 전위의 인가시, 전자는 상기 배리어(h) 위에 상기 산화물 반도체로 주입되고 상기 드레인을 향해 흐른다. 상기 경우에, 상기 배리어(h)의 높이는 상기 게이트 전압 및 상기 드레인 전압에 의존하여 변하며; 양의 전압이 상기 게이트에 인가되고(VG > 0) 양의 드레인 전압이 인가되는 경우에, 상기 배리어(h)의 상기 높이는 전압이 인가되지 않는 도 23a에서의 상기 배리어의 높이, 즉 상기 대역 갭(Eg)의 1/2보다 작다. 전압이 상기 게이트에 인가되지 않는 경우에, 캐리어(전자)는 높은 포텐셜 장벽으로 인해 전극으로부터 상기 산화물 반도체 층으로 주입되지 않아, 전류가 흐르지 않으며, 이는 오프 상태를 의미한다. 다른 한편으로, 양의 전압이 상기 게이트에 인가될 때, 포텐셜 장벽이 감소되며 전류가 흐르는 온 상태가 도시된다.
이때 상기 산화물 반도체로 주입된 상기 전자는 도 26a에 도시된 바와 같이 상기 산화물 반도체에 흐른다. 도 26b에서, 음의 전위가 상기 게이트(GE1)에 인가될 때, 소수 캐리어들인 홀들의 수는 실질적으로 0이며, 따라서 상기 전류의 값은 가능한 0에 가까운 값이 된다.
상술된 바와 같이, 산화물 반도체는 진성(i-형) 반도체가 되거나 또는 상기 산화물 반도체의 주요 성분들이 아닌 불순물들을 가능한 한 포함하지 않도록 정제됨으로써 실질적으로 진성 반도체가 되게 한다. 그러므로, 상기 게이트 절연막 및 상기 산화물 반도체 간의 계면 특성들은 명백해지며, 상기 계면 특성들 및 상기 벌크 특성들을 개별적으로 고려하는 것이 필요하다. 그러므로, 상기 산화물 반도체와의 양호한 계면을 형성할 수 있는 게이트 절연막을 사용하는 것이 필요하다. 예를 들면, 상기 VHF 대역으로부터 상기 마이크로파 대역까지의 전원 주파수에서 생성된 고-밀도 플라즈마를 사용한 CVD 방법에 의해 형성되는 절연막 및 스퍼터링 방법에 의해 형성된 절연막을 사용하는 것이 바람직하다.
상기 산화물 반도체는 정제되며 상기 산화물 반도체와 상기 게이트 절연막 사이의 상기 계면이 양호할 때, 심지어 상기 박막 트랜지스터가 1×104 ㎛의 채널 폭 및 3㎛의 채널 길이를 가질 때조차, 실온에서 10-13 A 이하의 오프-상태 전류 및 0.1 V/dec의 서브스레스홀드 값(subthreshold value; S 값)(게이트 절연막의 두께 : 100 nm)이 주로 예상된다.
상술된 바와 같이, 상기 산화물 반도체는 상기 산화물 반도체의 주요 성분들이 아닌 상기 산화물 반도체에 포함되는 불순물들의 양을 최소화하도록 정제되며, 그에 의해 상기 트랜지스터의 양호한 동작이 획득될 수 있다.
이 실시형태에서, 상기 트랜지스터(450)의 상기 채널 형성 영역은 상기 소스 전극층(455a)과 접하는 상기 산화물 반도체 층(404a)에서의 영역, 및 상기 드레인 전극층(455b)과 접하는 상기 산화물 반도체 층(404a)에서의 영역 사이에 위치되고; 상기 제 2 절연층(428)과 접하며, 상기 게이트 전극층(421)과 중첩하는 영역이다. 상기 트랜지스터(450)의 상기 산화물 반도체 층에서, 상기 제 1 절연층(402)과 접하는 영역은 비정질이거나 또는 비정질 및 미결정들의 혼합물로 형성되며, 상기 제 2 절연층(428)과 접하는 표층부는 결정 영역을 포함한다. 따라서, 상기 채널 형성 영역은 또한 상기 산화물 반도체 층(404a)의 상기 결정 영역이며, c-축들이 상기 산화물 반도체 층(404a)의 상기 표면에 실질적으로 수직인 방향으로 배향되는 결정 입자들을 포함한다. 예를 들면, In-Ga-Zn-O-계 산화물 반도체 재료를 사용하는 경우에, 나노결정들은 결정 입자들의 c-축들이 상기 기판 평면(또는 상기 산화물 반도체 층의 표면)에 수직인 방향으로 배향되도록 배열되며, 그에 의해 상기 트랜지스터(450)에서 전류의 상기 방향은 결정 입자들의 b-축들 방향(또는 a-축들 방향)이다. 그러므로, 상기 트랜지스터(450)의 높은 동적 특성들(온 특성들 또는 주파수 특성들(f 특성들로서 불리우는))이 실현되며, 상기 트랜지스터(450)는 예를 들면 고속 동작이 요구되는 구동 회로부에 적절하게 사용된다.
상기 트랜지스터(440)의 상기 채널 형성 영역은 상기 소스 전극층(455c)과 접하는 상기 산화물 반도체 층(404b)에서의 영역, 및 상기 드레인 전극층(455d)과 접하는 상기 산화물 반도체 층(404b)에서의 영역 사이에 위치되고; 상기 제 1 절연층(402)과 접하며; 상기 게이트 전극층(451)과 중첩하는 영역이다. 불순물의 제거로 인해 i형이 되거나 또는 실질적으로 i-형(정제되는 산화물 반도체 층)이 되는 상기 산화물 반도체 층에서, 캐리어 농도가 억제된다는 것을 주의하자. 또한, 나노결정들을 포함한 조밀한 결정 영역은 상기 산화물 반도체 층의 채널 형성 영역에 대향하는 측 상에 존재하고, 따라서 상기 표층부로부터의 수분의 진입 또는 산소의 제거의 의해 야기되는 n-형으로의 변화가 방지될 수 있다. 그러므로, 상기 산화물 반도체 층을 포함한 상기 트랜지스터(440)는 매우 작은 오프-상태 전류 및 뛰어난 신뢰성을 가지며, 따라서 누설 전류의 감소가 요구되는 화소부를 위한 트랜지스터로서 유리하게 사용될 수 있다.
상술된 방식으로, 구동 회로부 및 화소부에서, 각각이 하나의 표면 측 상에서(표층부에서) 결정 영역을 포함한 산화물 반도체 층이 활성층으로서 사용되는 두 종류들의 트랜지스터들이 형성된다. 그러므로, 상기 트랜지스터들의 전기 특성들은 상기 채널의 상기 위치를 결정하는 상기 게이트 전극층의 상기 위치를 선택함으로써 선택될 수 있다. 또한, 하나의 기판 위에 고속 동작이 가능한 구동 회로부 및 화소부를 포함한 반도체 장치가 제작될 수 있다.
이 실시형태는 상기 다른 실시형태들 중 임의의 것과 적절하게 결합하여 구현될 수 있다는 것을 주의하자.
(실시형태 2)
이 실시형태에서, 실시형태 1과 상이한, 반도체 장치 및 그 제작 방법의 일 실시형태가 도 2a 내지 도 2d를 참조하여 설명될 것이다. 이 실시형태에서, 실시형태 1에 설명된 것과 동일한 부분들 또는 그것과 유사한 기능들을 갖는 부분들 및 단계들에 대해, 실시형태 1이 참조될 수 있으며, 반복적인 설명은 생략된다.
먼저, 실시형태 1의 도 1a 및 도 1b에 도시된 상기 프로세스에 따라, 상기 게이트 전극층(451), 상기 제 1 절연층(402), 및 상기 섬-형상 산화물 반도체 층들(404a, 404b)이 절연 표면을 가진 상기 기판(400) 위에 형성된다(도 2a 참조). 도 2a에 도시된 상기 산화물 반도체 층들(404a, 404b)의 상기 표층부들은 나노결정들을 포함한 상기 결정 영역들(405a, 405b)이 되도록 상기 제 1 열 처리에 의해 결정화된다. 상기 산화물 반도체 층들(404a, 404b)에서의 상기 영역의 나머지는 비정질이거나, 또는 비정질 영역에 미결정들이 흩어져 있는 비정질 및 미결정들의 혼합물로 형성된다. 상기 결정 영역들(405a, 405b)은 각각 상기 산화물 반도체 층들(404a, 404b)의 일부이며, 이하에서는 상기 산화물 반도체 층들(404a, 404b)이 상기 결정 영역들(405a, 405b)을 포함한 부분들을 나타낸다는 것을 주의하자.
상기 제 1 열 처리 후 상기 산화물 반도체 층들(404a, 404b)은 상기 성막 직후 상기 캐리어 농도로부터 증가된 캐리어 농도를 가진, 바람직하게는 1×1018 /㎤ 이상의 캐리어 농도를 가진 산소-결핍 산화물 반도체 층들이며, 즉, 저-저항 산화물 반도체 층들(404a, 404b)이 형성된다.
상기 제 1 열 처리의 상기 조건들 또는 재료들에 의존하여, 상기 게이트 전극층(451)이 결정화될 수 있고, 몇몇 경우들에서 미결정 막 또는 다결정 막으로 변화될 수 있다. 예를 들면, 인듐 주석 산화물이 상기 게이트 전극층(451)을 위해 사용되는 경우에, 상기 게이트 전극층은 1시간 동안 450℃에서 상기 제 1 열 처리에 의해 결정화되는 반면, 산화 실리콘을 포함한 인듐 주석 산화물은 상기 게이트 전극층(451)을 위해 사용되며, 상기 게이트 전극층은 쉽게 결정화되지 않는다.
다음으로, 비록 도시되지는 않았지만, 상기 게이트 전극층 및 나중에 설명될 상기 소스 또는 드레인 전극층 사이의 접속을 위한 개구(또한 콘택트 홀로서 불리우는)가 상기 제 1 절연층(402)에 형성된다. 상기 콘택트 홀은 포토리소그래피 기술, 잉크-젯 방법 등에 의해 상기 제 1 절연층(402) 위에 마스크가 형성되는 방식으로 형성되며, 상기 제 1 절연층(402)은 상기 마스크를 사용하여 선택적으로 에칭된다. 상기 콘택트 홀은 상기 제 1 절연층(402)의 형성 후 및 상기 산화물 반도체 막(403)의 형성 전에 형성될 수 있다는 것을 주의하자.
그 후, 산화물 도전층(480) 및 금속 도전막(482)이 상기 제 1 절연층(402) 및 상기 산화물 반도체 층들(404a, 404b) 위에 적층된다. 스퍼터링 방법을 사용함으로써, 상기 산화물 도전층(480) 및 상기 금속 도전막(482)이 상기 대기에 노출하지 않고 연속하여 형성될 수 있다(도 2b 참조).
상기 산화물 도전층(480)은 상기 게이트 전극층(451)에 적용될 수 있는 상기 상술된 재료들 가운데 가시광에 대한 투광성을 갖는 도전 재료를 사용하여 형성되는 것이 바람직하다. 이 실시형태에서, 산화 실리콘을 포함한 인듐 주석 산화물이 사용된다.
상기 금속 도전막(482)의 재료로서, Ti, Mo, W, Al, Cr, Cu,및Ta로부터 선택된 하나의 원소, 성분으로서 이들 원소들 중 임의의 것을 포함한 합금, 이들 원소들을 결합하여 포함하는 합금 등이 사용된다. 상기 금속 도전막은 상술된 원소를 포함한 단층 구조에 제한되지 않으며, 둘 이상의 층들을 포함한 적층 구조를 가질 수 있다. 상기 도전막은 스퍼터링 방법, 진공 성막 방법(예로서, 전자 빔 성막 방법 등), 아크 방전 이온 도금 방법, 또는 스프레이 방법에 의해 형성된다. 이 실시형태에서, 스퍼터링 방법에 의해 형성된 티타늄 막이 사용된다.
다음으로, 포토리소그래피 단계에 의해, 레지스트 마스크가 형성되며, 상기 금속 도전막(482)이 선택적으로 에칭되어, 구동 회로부에 배치되는 트랜지스터(470)의 소스 전극층(484a) 및 드레인 전극층(484b)이 형성되도록 한다. 그 후, 상기 레지스트 마스크가 제거된다. 상기 금속 도전막(482)은 화소부에 배치되는 트랜지스터(460) 위에 남겨진 임의의 부분 없이 에칭된다.
다음으로, 포토리소그래피 단계에 의해, 레지스트 마스크가 형성되며, 상기 산화물 도전층(480)이 선택적으로 에칭된다. 따라서, 구동 회로부에 배치된 상기 트랜지스터(470)의 상기 소스 전극층(484a)과 중첩하는 산화물 도전층(486a) 및 상기 드레인 전극층(484b)과 중첩하는 산화물 도전층(486b)이 형성되며, 상기 화소부에 배치된 상기 트랜지스터(460)의 소스 전극층(486c) 및 드레인 전극층(486d)이 형성된다. 그 후, 상기 레지스트 마스크가 제거된다(도 2c 참조).
여기에서, 인산, 아세트산, 및 질산을 포함한 혼합 산이 상기 산화물 도전층(480)의 에칭을 위해 사용된다. 예를 들면, 72.3%의 인산, 9.8%의 아세트산, 2.0%의 질산, 15.9%의 물을 포함한 혼합 산이 사용될 수 있다. 상기 산화물 도전층(480) 및 상기 산화물 반도체 층들(404a, 404b)의 구성들이 서로 유사하기 때문에, 에칭 선택비(etching selectivity)는 많은 경우들에서 낮다. 그러나, 이 실시형태에서 상기 산화물 도전층들(산화 실리콘을 포함한 인듐 주석 산화물)은 비정질이며, 나노결정들의 결정 그룹이 상기 산화물 반도체 층들(상기 In-Ga-Zn-O-계 막)의 상기 표층부들에 형성되며, 따라서 비교적 높은 에칭 선택비가 획득될 수 있다. 상술된 혼합 산을 사용하는 경우에, 상기 산화물 도전층의 상기 에칭 레이트는 18.6 nm/초였던 반면, 나노 결정들을 포함한 결정 그룹이 형성되는 상기 산화물 반도체 층의 상기 에칭 레이트는 4.0 nm/초였다. 그러므로, 상기 산화물 도전층이 제어된 시간으로 상기 혼합 산을 사용하여 에칭되는 경우에, 상기 산화물 도전층 아래 제공된 상기 산화물 반도체 층들의 상기 표층에서 나노결정들을 포함한 상기 결정군은 에칭되지 않고 남겨질 수 있다.
상기 산화물 반도체 층과 상기 소스 및 드레인 전극층들 간에 상기 산화물 도전층들을 제공함으로써, 접 저항이 감소될 수 있으며, 따라서 고속 동작이 가능한 트랜지스터가 실현될 수 있다. 이 실시형태에서, 상기 구동 회로부에 배치된 상기 트랜지스터(470)에서, 상기 소스 전극층(484a) 및 상기 산화물 반도체 층(404a) 사이에 제공된 상기 산화물 도전층(486a)은 소스 전극으로서 기능하며, 상기 드레인 전극층(484b) 및 상기 산화물 도전층(404a) 사이에 제공된 상기 산화물 도전층(486b)은 드레인 전극으로서 기능하며, 이것은 주변 회로(구동 회로)의 주파수 특성들을 향상시키는데 효과적이다.
한편, 상기 화소부에 배치된 상기 트랜지스터(460)의 상기 소스 전극층(486c) 및 상기 드레인 전극층(486d)은 상기 투광성 산화물 도전층을 사용하여 형성되며, 따라서 개구율이 향상될 수 있다.
다음으로, 상기 소스 전극층들(484a, 486c), 상기 드레인 전극층들(484b, 486d), 및 상기 노출된 산화물 반도체 층들(404a, 404b)을 커버하는 상기 제 2 절연층들(428)이 형성된다. 상기 제 2 절연층(428)이 산화 실리콘막, 산화질화 실리콘막, 산화 알루미늄막, 또는 산화 탄탈막과 같은 산화물 절연층을 사용하여 형성될 수 있다. 상기 제 2 절연층(428)은 상기 트랜지스터(470)의 게이트 절연층으로서 기능한다.
상기 트랜지스터(470)의 게이트 절연층으로서 기능하는 상기 제 2 절연층(428)은 적층 구조를 갖도록 형성될 수 있다. 적층 구조를 가진 상기 제 2 절연층(428)을 형성하는 경우에, 산화 실리콘막, 산화질화 실리콘막, 산화 알루미늄막, 또는 산화 탄탈막과 같은 산화물 절연층은 제 1 층(상기 산화물 반도체 층과 접하는 층)으로서 형성되며, 산화물로 한정하지 않고, 질화산화 실리콘, 질화 실리콘, 산화 알루미늄, 또는 산화 탄탈과 같은 상기 제 1 절연층(402)과 유사한 재료를 포함한 막이 제 2(또는 그 이상의) 층으로서 형성될 수 있다.
상기 제 2 절연층(428)은 스퍼터링 방법과 같이 물 또는 수소와 같은 불순물들이 상기 산화물 절연막으로 혼합되지 않는 방법을 적절하게 사용하여 형성될 수 있다. 이 실시형태에서, 산화 실리콘막은 상기 제 2 절연층으로서 스퍼터링 방법에 의해 형성된다. 성막에서 상기 기판 온도는 실온 이상 300℃ 이하일 수 있으며, 이 실시형태에서는 100℃이다. 상기 성막에서 물 또는 수소와 같은 불순물들의 진입을 방지하기 위해, 바람직하게는 프리-베이킹이 상기 대기에 노출하지 않고 상기 제 2 절연층을 형성하기 위해 상기 성막 전에 2분 이상 및 10분 이하 동안 150℃ 이상 350℃ 이하의 온도로 감소된 압력 하에서 수행된다. 스퍼터링 방법에 의한 상기 산화 실리콘막의 형성은 희가스(대표적으로, 아르곤) 분위기, 산소 분위기, 또는 희가스(대표적으로, 아르곤)와 산소를 포함한 대기에서 수행될 수 있다. 타겟으로서, 산화 실리콘 타겟 또는 실리콘 타겟이 사용될 수 있다. 예를 들면, 산화 실리콘막이 산소 및 희가스의 대기에서 실리콘 타겟의 사용으로 스퍼터링 방법에 의해 형성될 수 있다. 상기 저-저항 산화물 반도체 층들과 접하여 형성된 상기 산화물 절연막은 물, 수소 이온, 및 OH-와 같은 불순물들을 포함하지 않고 상기 외부로부터 이러한 불순물들의 진입을 차단하는 무기 절연막을 사용하여 형성되는 것이 바람직하다.
이 실시형태에서, 상기 성막은, 기판과 타겟 간의 거리(T-S 거리)가 89 mm이고, 압력이 0.4 Pa이고, 직류(DC) 전원이 6 kW이며, 산소 분위기(산소 유량비 100%)인 상기 조건들 하에서, 붕소로 도핑되고 6N의 순도를 가진 주상 다결정 실리콘 타겟(저항도가 0.01Ωㆍ㎝이다)을 사용한 펄스 DC 스퍼터링 방법에 의해 수행된다. 상기 그것의 막 두께는 300 nm이다.
그 후, 제 2 열 처리가 불활성 가스 분위기 또는 질소 가스 분위기(바람직하게는 200℃ 이상 400℃ 이하의 온도로, 예를 들면 250℃ 이상 350℃ 이하)에서 수행된다. 예를 들면, 상기 제 2 열 처리는 1시간 동안 250℃로 질소 분위기에서 수행된다. 대안적으로, 상기 제 1 열 처리와 같이 단시간 동안 고온으로 RTA 처리를 수행할 수 있다. 상기 제 2 열 처리는 상기 산화물 절연층 및 상기 산화물 반도체 층이 서로 접하는 상태에서 수행된다. 상기 제 2 열 처리에 의해, 산소는 상기 제 1 열 처리에 의해 감소된 저항을 가진 상기 산화물 반도체 층들(404a, 404b)에 공급되며, 따라서, 상기 산소-결손 부분들이 보상될 수 있고 상기 산화물 반도체 층들(404a, 404b)이 더 높은 저항을 가질 수 있다(i-형 반도체 층들이 된다).
상기 제 2 열 처리가 이 실시형태에서 상기 산화 실리콘막의 형성 후 수행되지만, 상기 제 2 열 처리는 상기 산화 실리콘막의 상기 형성 후 언제든지 수행될 수 있다. 상기 제 2 열 처리의 상기 타이밍은 상기 산화 실리콘막의 상기 형성 직후에 제한되지 않는다.
다음으로, 포토리소그래피 단계에 의해, 레지스트 마스크가 형성되며, 상기 제 2 절연층(428)이 상기 드레인 전극층(486d)에 도달하는 콘택트 홀을 형성하도록 에칭된다. 도전막은 상기 제 2 절연층(428) 위에 형성되며, 그 후 상기 도전막은 포토리소그래피 단계를 겪게 되고, 따라서 나중 단계에서 화소 전극층에 접속되는 상기 접속 전극층(442) 및 상기 게이트 전극층(421)이 형성된다(도 2d). 상기 도전막으로서, Al, Cr, Cu,Ta,Ti, Mo, 및 W로부터 선택된 하나의 원소를 포함한 단층 막 또는 상기 막을 포함한 적층 막이 사용될 수 있다. 상기 드레인 전극층(486d) 및 상기 화소 전극층이 직접 접속되는 경우에, 상기 접속 전극층(442)은 생략될 수 있다.
비록 도시되지는 않았지만, 이 단계에서, 도전층은 상기 산화물 반도체 층(404b)의 상기 채널 형성 영역과 중첩하는 위치에 형성될 수 있다. 상기 산화물 반도체 층(404b)의 상기 채널 형성 영역과 중첩하는 위치에서의 상기 도전층은 상기 트랜지스터(460)의 신뢰성을 향상시킬 수 있다. 상세하게는, 트랜지스터의 신뢰성을 검사하기 위한 BT 테스트에서, 상기 BT 테스트의 전과 후 사이에 상기 트랜지스터의 임계 전압에서의 시프트의 양은 감소될 수 있다. 상기 도전층의 상기 전위는 상기 게이트 전극층(451)의 것과 동일하거나 또는 그것과 상이할 수 있다. 상기 도전층은 또한 제 2 게이트 전극층으로서 기능할 수 있다. 대안적으로, 상기 도전층의 상기 전위는 GND, 0V이거나, 또는 플로팅 상태에 있을 수 있다.
이 실시형태에서, 상기 트랜지스터(470)의 상기 채널 형성 영역은 상기 산화물 도전층(486a)과 접하는 상기 산화물 반도체 층(404a)에서의 영역, 및 상기 산화물 도전층(486b)과 접하는 상기 산화물 반도체 층(404a)에서의 영역 사이에 위치되고; 상기 제 2 절연층(428)과 접하며; 상기 게이트 전극층(421)과 중첩하는 영역이다. 상기 트랜지스터(470)의 상기 산화물 반도체 층에서, 상기 제 1 절연층(402)과 접하는 영역은 비정질이거나, 또는 비정질 및 미결정들의 혼합물로 형성되며, 상기 제 2 절연층(428)과 접하는 표층부는 결정 영역을 포함한다. 따라서, 상기 채널 형성 영역은 또한 상기 산화물 반도체 층(404a)의 상기 결정 영역이며, c-축들이 상기 산화물 반도체 층(404a)의 상기 표면에 실질적으로 수직인 방향으로 배향되는 결정 입자들을 포함한다. 예를 들면, In-Ga-Zn-O-계 산화물 반도체 재료를 사용하는 경우에, 결정 입자들의 c-축들이 상기 기판 평면(또는 상기 산화물 반도체 층의 표면)에 수직인 방향으로 배향되도록 나노결정들이 배열되며, 그에 의해 상기 트랜지스터(470)에서 전류의 상기 방향은 결정 입자들의 b-축들 방향(또는 a-축들 방향)이다. 그러므로, 상기 트랜지스터(470)의 높은 동적 특성들(온 특성들 또는 주파수 특성들(f 특성들로서 불리우는))이 실현되며, 상기 트랜지스터(470)는 예를 들면 고속 동작이 요구되는 구동 회로부에 적절히 사용된다.
상기 트랜지스터(470)에서, 상기 소스 전극층(484a) 및 상기 산화물 반도체 층(404a) 사이에 제공된 상기 산화물 도전층(486a)은 소스 영역으로서 기능하고, 상기 드레인 전극층(484b) 및 상기 산화물 반도체 층(404a) 사이에 제공된 상기 산화물 도전층(486b)은 드레인 영역으로서 기능하며, 이것은 주변 회로(구동 회로)의 주파수 특성들을 향상시키는데 효과적이다.
상기 트랜지스터(460)의 상기 채널 형성 영역은 상기 소스 전극층(486c)과 접하는 상기 산화물 반도체 층(404b)에서의 영역, 및 상기 드레인 전극층(486d)과 접하는 상기 산화물 반도체 층(404b)에서의 영역 사이에 위치되고; 상기 제 1 절연층(402)과 접하며; 상기 게이트 전극층(451)과 중첩하는 영역이다. 불순물의 제거로 인해 i-형이 되거나 또는 실질적으로 i-형(정제되는 산화물 반도체 층)이 되는 상기 산화물 반도체 층에서, 상기 캐리어 농도가 억제된다는 것을 주의하자. 또한, 나노결정들을 포함한 조밀한 결정 영역이 상기 산화물 반도체 층의 채널 형성 영역에 대향하는 측 상에 존재하며, 따라서, 상기 표층부로부터의 수분의 진입 또는 산소의 제거에 의해 야기되는 n-형으로의 변화가 방지될 수 있다. 그러므로, 상기 산화물 반도체 층을 포함한 상기 트랜지스터(460)는 매우 작은 오프-상태 전류 및 뛰어난 신뢰성을 가지며, 따라서 누설 전류의 감소가 요구되는 화소부를 위한 트랜지스터로서 유리하게 사용될 수 있다.
또한, 상기 트랜지스터(460)에서, 상기 게이트 전극층(451), 상기 소스 전극층(486c), 및 상기 드레인 전극층(486d)이 투광성 도전층을 사용하여 형성되며, 그에 의해 상기 개구율이 향상될 수 있다.
상술된 방식으로, 구동 회로부 및 화소부에서, 각각이 하나의 표면 측상에(표층부에서) 결정 영역을 포함한 산화물 반도체 층이 활성층으로서 사용되는 두 종류들의 트랜지스터들이 형성된다. 그러므로, 상기 트랜지스터들의 전기적 특성들은 상기 채널의 위치를 결정하는 상기 게이트 전극층의 상기 위치를 선택함으로써 선택될 수 있다. 또한, 하나의 기판 위에 고속 동작이 가능한 구동 회로부 및 화소부를 포함한 반도체 장치가 제작될 수 있다.
이 실시형태는 상기 다른 실시형태들 중 임의의 것과 적절하게 결합하여 구현될 수 있다는 것을 주의하자.
(실시형태 3)
이 실시형태에서, 상기 트랜지스터들과 동일한 기판 위에 제공된 단자부의 구조의 일 예가 도 10a1 내지 도 10b2를 참조하여 설명될 것이다. 도 10a1 내지 도 10b2에서, 도 1a 내지 도 1e의 것과 공통인 성분들이 동일한 참조 부호들을 유지한다.
도 10a1 및 도 10a2 각각은 상기 게이트 배선의 상기 단자부의 단면도 및 상면도를 도시한다. 도 10a1은 도 10a2의 선(C1-C2)을 따라 취해진 상기 단면도이다. 도 10a1에서, 상기 제 2 절연층(428) 위에 형성된 도전층(415)은 입력 단자로서 기능하는 접속을 위한 단자 전극이다. 더욱이, 도 10a1의 단자부에서, 상기 트랜지스터(440)의 상기 게이트 배선과 동일한 재료를 사용하여 형성된 제 1 단자(411) 및 상기 소스 배선과 동일한 재료를 사용하여 형성된 접속 전극(412)은 상기 제 1 절연층(402)을 개재하여 서로 중첩하며, 서로 도통하도록 서로 직접 접한다. 또한, 상기 접속 전극(412) 및 상기 도전층(415)은 서로 도통하도록 상기 제 2 절연층(428)에 형성된 콘택트 홀을 통해 서로 직접 접한다.
도 10b1 및 도 10b2 각각은 소스 배선 단자부의 단면도 및 평면도이다. 도 10b1은 도 10b2의 선(C3-C4)을 따라 취해진 상기 단면도이다. 도 10b1에서, 상기 제 2 절연층(428) 위에 형성된 도전층(418)은 입력 단자로서 기능하는 접속을 위한 단자 전극이다. 또한, 도 10b1의 단자부에서, 상기 트랜지스터(440)의 상기 게이트 배선과 동일한 재료를 사용하여 형성된 전극층(416)은 아래에 위치되며 상기 제 1 절연층(402)을 개재하여 상기 소스 배선에 전기적으로 접속된 제 2 단자(414)와 중첩한다. 상기 전극층(416)은 상기 제 2 단자(414)에 전기적으로 접속되지 않으며, 잡음 또는 정전기를 방지하기 위한 용량 소자가 상기 전극층(416)의 상기 전위가 플로팅, GND, 또는 0V와 같이, 상기 제 2 단자(414)의 것과 상이한 전위로 설정되는 경우에 형성될 수 있다. 상기 제 2 단자(414)는 상기 도전층(418)에 전기적으로 접속되며, 상기 제 2 절연층(428)은 그 사이에 제공된다.
복수의 게이트 배선들, 소스 배선들, 공통 전위선들, 및 전원선들이 상기 화소 밀도에 의존하여 제공된다. 상기 단자부에서, 상기 게이트 배선과 동일한 전위의 복수의 제 1 단자들, 상기 소스 배선과 동일한 전위의 복수의 제 2 단자들, 상기 전원선과 동일한 전위의 복수의 제 3 단자들, 상기 공통 전위선과 동일한 전위의 복수의 제 4 단자들 등이 배열된다. 상기 단자들 각각의 수에 대한 특별한 제한은 없으며, 이러한 단자들의 수는 전문가에 의해 적절하게 결정될 수 있다. 상기 단자부에서의 상기 접속은 도 10a1 내지 도 10b2에 도시된 상기 구조들에 제한되지 않는다는 것을 주의하자.
이 실시형태는 상기 다른 실시형태들 중 임의의 것과 자유롭게 결합될 수 있다.
(실시형태 4)
이 실시형태에서, 본 발명의 일 실시형태에 따른 반도체 장치이고, 하나의 기판 위에 두 종류들의 트랜지스터들을 사용하고 복수의 펄스 출력 회로들을 접속함으로써 시프트 레지스터를 추가로 형성하는 상기 펄스 출력 회로를 제작하는 일 예가 도 3a 내지 도 3c 및 도 4 및 도 4b를 참조하여 설명될 것이다.
트랜지스터는 게이트, 드레인, 및 소스의 적어도 3개의 단자들을 갖는 소자임을 주의하자. 상기 트랜지스터는 드레인 영역 및 소스 영역 사이에 채널 영역을 가지며, 전류는 상기 드레인 영역, 상기 채널 영역, 및 상기 소스 영역을 통해 흐를 수 있다. 여기에서, 상기 트랜지스터의 상기 소스 및 상기 드레인은 상기 트랜지스터의 상기 구조, 상기 동작 조건 등에 의존하여 변할 수 있기 때문에, 어느 것이 소스 또는 드레인인지를 정의하는 것은 어려운 일이다. 그러므로, 소스 및 드레인으로서 기능하는 영역들은 몇몇 경우들에서 상기 소스 및 상기 드레인으로 불리우지 않는다. 이러한 경우에, 예를 들면, 상기 소스 및 상기 드레인 중 하나는 제 1 단자로 불리울 수 있으며, 다른 하나는 제 2 단자로서 불리울 수 있다.
도 3a는 시프트 레지스터의 구성을 도시한다. 상기 시프트 레지스터는 제 1 내지 내지 제 N 펄스 출력 회로들(10_1 내지 10_N(N은 3 이상의 자연수이다)을 포함한다.
상기 제 1 내지 제 N 펄스 출력 회로들(10_1 내지 10_N)은 제 1 배선(11), 제 2 배선(12), 제 3 배선(13), 및 제 4 배선(14)에 접속된다. 제 1 클록 신호(CK1), 제 2 클록 신호(CK2), 제 3 클록 신호(CK3), 및 제 4 클록 신호(CK4)는 각각 상기 제 1 배선(11), 상기 제 2 배선(12), 상기 제 3 배선(13), 및 상기 제 4 배선(14)으로부터 공급된다.
클록 신호(CK)는 일정한 간격들로 H 레벨(또한 H 신호 또는 고전원 전위 레벨로서 불리우는) 및 L 레벨(또한 L 신호 또는 저전원 전위 레벨로서 불리우는) 사이를 오가는(alternate) 신호임을 주의하자. 여기에서, 상기 제 1 내지 제 4 클록 신호들(CK1 내지 CK4)은 순차적으로 1/4 주기만큼 지연된다. 이 실시형태에서, 상기 펄스 출력 회로들의 구동 등은 상기 제 1 내지 제 4 클록 신호들(CK1 내지 CK4)로 제어된다. 상기 클록 신호는 또한 상기 클록 신호가 입력되는 구동 회로에 의존하는 몇몇 경우들에서 GCK 또는 SCK로서 불리우며, 상기 클록 신호는 다음 설명에서 CK로서 불리운다.
상기 제 1 내지 제 N 펄스 출력 회로들(10_1 내지 10_N)은 제 1 입력 단자(21), 제 2 입력 단자(22), 제 3 입력 단자(23), 제 4 입력 단자(24), 제 5 입력 단자(25), 제 1 출력 단자(26), 및 제 2 출력 단자(27)를 포함한다(도 3b 참조). 비록 도시되지는 않았지만, 상기 제 1 내지 제 N 펄스 출력 회로들(10_1 내지 10_N)의 각각은 전원선(51), 전원선(52), 및 전원선(53)에 접속된다.
상기 펄스 출력 회로들 각각의 상기 제 1 입력 단자(21), 상기 제 2 입력 단자(22), 및 상기 제 3 입력 단자(23)는 상기 제 1 내지 제 4 배선들(11 내지 14) 중 임의의 것에 전기적으로 접속된다. 예를 들면, 도 3a에서의 상기 제 1 펄스 출력 회로(10_1)에서, 상기 제 1 입력 단자(21)는 상기 제 1 배선(11)에 전기적으로 접속되고, 상기 제 2 입력 단자(22)는 상기 제 2 배선(12)에 전기적으로 접속되며, 상기 제 3 입력 단자(23)는 상기 제 3 배선(13)에 전기적으로 접속된다. 상기 제 2 펄스 출력 회로(10_2)에서, 상기 제 1 입력 단자(21)는 상기 제 2 배선(12)에 전기적으로 접속되고, 상기 제 2 입력 단자(22)는 상기 제 3 배선(13)에 전기적으로 접속되며, 상기 제 3 입력 단자(23)는 상기 제 4 배선(14)에 전기적으로 접속된다.
시작 펄스(SP1)(제 1 시작 펄스)는 제 5 배선(15)으로부터 상기 제 1 펄스 출력 회로(10_1)에 입력된다. 상기 제 2 또는 후속 단계의 상기 제 n 펄스 출력 회로(10_n)(n은 2 이상 N 이하의 자연수이다)에 대해, 상기 이전 단계의 상기 펄스 출력 회로로부터의 신호(이러한 신호는 이전-단계 신호(OUT(n-1))로서 불리운다)(n은 2 이상의 자연수이다)가 입력된다.
또한, 상기 제 3 펄스 출력 회로(10_3)로부터의 신호가 상기 제 3 펄스 출력 회로(10_3)의 2단계 전인 상기 제 1 펄스 출력 회로(10_1)로 입력된다. 유사한 방식으로, 상기 제 n 펄스 출력 회로(10_n)의 2단계 후인 상기 제 (n+2) 펄스 출력 회로(10_(n+2))로부터의 신호는 상기 제 2 또는 후속 단계에서 상기 제 n 펄스 출력 회로(10_n)에 입력된다. 그러므로, 각 단계에서 상기 펄스 출력 회로로부터, 상기 펄스 출력 회로 다음 단계에서 및/또는 2단계 전의 펄스 출력 회로로 입력될 제 1 출력 신호(OUT(1)(SR) 내지 OUT(N)(SR)) 및 또 다른 배선으로의 전기 접속을 위한 제 2 출력 신호(OUT(1) 내지 OUT(N)) 등이 출력된다.
즉, 상기 제 1 펄스 출력 회로(10_1)에서, 상기 제 1 클록 신호(CK1)는 상기 제 1 입력 단자(21)로 입력되고, 상기 제 2 클록 신호(CK2)는 상기 제 2 입력 단자(22)로 입력되고, 상기 제 3 클록 신호(CK3)는 상기 제 3 입력 단자(23)로 입력되고, 시작 펄스는 상기 제 4 입력 단자(24)로 입력되고, 후속-단계 신호(OUT(3))는 상기 제 5 입력 단자(25)로 입력되고, 상기 제 1 출력 신호(OUT(1)(SR))는 상기 제 1 출력 단자(26)로부터 출력되며, 상기 제 2 출력 신호(OUT(1))는 상기 제 2 출력 단자(27)로부터 출력된다.
도 3a에 도시된 바와 같이, 상기 후속-단계 신호(OUT(n+2))는 상기 시프트 레지스터의 마지막 두 개의 단계들(10_N-1, 10_N)에 입력되지 않는다. 예를 들면, 제 6 배선(16)으로부터의 제 2 시작 펄스(SP2) 및 제 7 배선(17)으로부터의 제 3 시작 펄스(SP3)는 각각 상기 펄스 출력 회로들(10_N-1, 10_N)로 입력될 수 있다. 대안적으로, 상기 시프트 레지스터에 부가적으로 생성되는 신호가 입력될 수 있다. 예를 들면, 상기 화소부로의 펄스들의 출력에 기여하지 않는 제 (N+1) 펄스 출력 회로(10_(N+1)) 및 제 (N+2) 펄스 출력 회로(10_(N+2))(이러한 회로들은 또한 더미 단계들로서 불리운다)는 상기 제 2 시작 펄스(SP2) 및 상기 제 3 시작 펄스(SP3)에 대응하는 신호들이 상기 더미 단계들에서 생성되도록 제공될 수 있다.
다음으로, 본 발명의 일 실시형태의 펄스 출력 회로의 구조가 도 3c를 참조하여 설명될 것이다.
상기 제 1 내지 제 N 펄스 출력 회로들(10_1 내지 10_N)은 상기 전원선(51), 상기 전원선(52), 및 상기 전원선(53)에 접속된다. 제 1 고전원 전위(VDD), 제 2 고전원 전위(VCC), 및 저전원 전위(VSS)가 각각 상기 전원선(51), 상기 전원선(52), 및 상기 전원선(53)을 통해 공급된다. 여기에서, 상기 전원선들(51 내지 53)의 상기 전원 전위들의 관계는 예를 들면 다음과 같다: 상기 제 1 고전원 전위(VDD)는 상기 제 2 고전원 전위(VCC)보다 높거나 동일하며, 상기 제 2 고전원 전위(VCC)는 상기 저전원 전위(VSS)보다 높다. 상기 전원선(51)의 상기 전위(VDD)보다 낮은 상기 전원선(52)의 상기 전위(VCC)를 만듦으로써, 트랜지스터의 게이트 전극에 인가된 전위는 낮아질 수 있고, 상기 트랜지스터의 임계 전압에서의 시프트가 감소될 수 있으며, 상기 트랜지스터의 열화가 상기 트랜지스터의 동작시 역 효과 없이 억제될 수 있다.
상기 제 1 내지 제 4 클록 신호들(CK1 내지 CK4) 각각은 일정한 간격들로 H 레벨 및 L 레벨 사이를 오가며; 상기 H 레벨에 있는 상기 클록 신호는 VDD이고 상기 L 레벨에 있는 상기 클록 신호는 VSS이다.
상기 제 1 내지 제 N 펄스 출력 회로들(10_1 내지 10_N) 각각은 제 1 내지 제 11 트랜지스터들(31 내지 41)을 포함한다(도 3c 참조). 이 실시형태에서, 펄스 출력 회로는 하나의 기판 위에 두 종류들의 트랜지스터들을 형성함으로써 형성된다. 이 실시형태에서 예시되는 상기 시프트 레지스터에 포함된 상기 제 1 내지 제 N 펄스 출력 회로들(10_1 내지 10_N)은 동일한 구성을 가지며, 상기 제 1 펄스 출력 회로(10_1)의 상기 구조 및 동작이 여기에 설명된다.
상기 제 1 펄스 출력 회로(10_1)는 제 1 내지 제 11 트랜지스터들(31 내지 41)을 포함한다. 상기 제 1 내지 제 11 트랜지스터들(31 내지 41)은 각각 정제된 산화물 반도체 층을 포함한 n-채널 트랜지스터들이다. 특히, 여기에서, 감소된 캐리어 농도를 가진 정제된 산화물 반도체 층이 채널 형성 영역을 위해 사용되는, 양의 임계 전압 및 매우 작은 오프-상태 전류를 가진 보텀-게이트 트랜지스터가 상기 제 2 트랜지스터(32) 및 상기 제 5 트랜지스터(35)로서 이용된다.
상기 보텀-게이트 트랜지스터는 또한 펄스 출력 회로 및 복수의 이러한 펄스 출력 회로들을 접속함으로써 형성된 시프트 레지스터에 대해, 신호들이 상기 외부로부터 게이트 전극에 직접 입력되는 트랜지스터들에 적절하다는 것을 주의하자. 예를 들면, 상기 제 1 펄스 출력 회로(10_1)의 경우에서, 상기 보텀-게이트 트랜지스터는 시작 펄스가 상기 외부로부터 입력되는 상기 제 4 입력 단자(24)에 접속되는 상기 제 1 트랜지스터(31) 및 상기 제 5 트랜지스터(35)에 적절히 적용될 수 있다. 상기 보텀-게이트 구조는 상기 게이트와 상기 소스 사이에 및 상기 게이트와 상기 드레인 사이에 높은 내전압을 가지며, 그러므로 정전기와 같은 비정상적인 입력에 의해 야기되는 상기 트랜지스터의 임계값에서의 상기 시프트와 같은 문제점들이 감소될 수 있다.
상기 제 3 트랜지스터(33), 상기 제 6 트랜지스터(36), 상기 제 10 트랜지스터(40), 및 상기 제 11 트랜지스터(41)로서, 각각이 정제된 산화물 반도체 층의 표층부에 형성된 결정 영역이 채널 형성 영역으로서 사용되는, 높은 전계-효과 이동도 및 뛰어난 f 특성들을 가진 톱-게이트 트랜지스터들이 사용된다.
상기 톱-게이트 트랜지스터들 및 상기 보텀-게이트 트랜지스터들은 실시형태 1 및 실시형태 2에 설명된 상기 톱-게이트 트랜지스터들(450, 470) 및 상기 보텀-게이트 트랜지스터들(440, 460)을 제작하기 위한 상기 방법들에 따라 제작될 수 있으며, 그것의 상기 제작 방법의 설명은 이 실시형태에서 생략된다.
상기 제 1 트랜지스터(31), 상기 제 4 트랜지스터(34), 상기 제 7 내지 제 9 트랜지스터들(37 내지 39)은 톱-게이트 구조 또는 보텀-게이트 구조 중 하나를 가질 수 있지만, 이 실시형태에서는 보텀-게이트 구조를 가진다.
도 3c에서, 상기 제 1 트랜지스터(31)의 제 1 단자는 상기 전원선(51)에 전기적으로 접속되고, 상기 제 1 트랜지스터(31)의 제 2 단자는 상기 제 9 트랜지스터(39)의 제 1 단자에 전기적으로 접속되며, 상기 제 1 트랜지스터(31)의 게이트 전극은 상기 제 4 입력 단자(24)에 전기적으로 접속된다. 상기 제 2 트랜지스터(32)의 제 1 단자는 상기 전원선(53)에 전기적으로 접속되고, 상기 제 2 트랜지스터(32)의 제 2 단자는 상기 제 9 트랜지스터(39)의 상기 제 1 단자에 전기적으로 접속되며, 상기 제 2 트랜지스터(32)의 게이트 전극은 상기 제 4 트랜지스터(34)의 게이트 전극에 전기적으로 접속된다. 상기 제 3 트랜지스터(33)의 제 1 단자는 상기 제 1 입력 단자(21)에 전기적으로 접속되며, 상기 제 3 트랜지스터(33)의 제 2 단자는 상기 제 1 출력 단자(26)에 전기적으로 접속된다. 상기 제 4 트랜지스터(34)의 제 1 단자는 상기 전원선(53)에 전기적으로 접속되며, 상기 제 4 트랜지스터(34)의 제 2 단자는 상기 제 1 출력 단자(26)에 전기적으로 접속된다. 상기 제 5 트랜지스터(35)의 제 1 단자는 상기 전원선(53)에 전기적으로 접속되며, 상기 제 5 트랜지스터(35)의 제 2 단자는 상기 제 2 트랜지스터(32)의 상기 게이트 전극 및 상기 제 4 트랜지스터(34)의 상기 게이트 전극에 전기적으로 접속되며, 상기 제 5 트랜지스터(35)의 게이트 전극은 상기 제 4 입력 단자(24)에 전기적으로 접속된다. 상기 제 6 트랜지스터(36)의 제 1 단자는 상기 전원선(52)에 전기적으로 접속되고, 상기 제 5 트랜지스터(36)의 제 2 단자는 상기 제 2 트랜지스터(32)의 상기 게이트 전극 및 상기 제 4 트랜지스터(34)의 상기 게이트 전극에 전기적으로 접속되며, 상기 제 6 트랜지스터(36)의 게이트 전극은 상기 제 5 입력 단자(25)에 전기적으로 접속된다. 상기 제 7 트랜지스터(37)의 제 1 단자는 상기 전원선(52)에 전기적으로 접속되고, 상기 제 7 트랜지스터(37)의 제 2 단자는 상기 제 8 트랜지스터(38)의 제 2 단자에 전기적으로 접속되며, 상기 제 7 트랜지스터(37)의 게이트 전극은 상기 제 3 입력 단자(23)에 전기적으로 접속된다. 상기 제 8 트랜지스터(38)의 제 1 단자는 상기 제 2 트랜지스터(32)의 상기 게이트 전극 및 상기 제 4 트랜지스터(34)의 상기 게이트 전극에 전기적으로 접속되며, 상기 제 8 트랜지스터(38)의 상기 게이트 전극은 상기 제 2 입력 단자(22)에 전기적으로 접속된다. 상기 제 9 트랜지스터(39)의 상기 제 1 단자는 상기 제 1 트랜지스터(31)의 상기 제 2 단자 및 상기 제 2 트랜지스터(32)의 상기 제 2 단자에 전기적으로 접속되고, 상기 제 9 트랜지스터(39)의 제 2 단자는 상기 제 3 트랜지스터(33)의 게이트 전극 및 상기 제 10 트랜지스터(40)의 게이트 전극에 전기적으로 접속되며, 상기 제 9 트랜지스터(39)의 게이트 전극은 상기 전원선(52)에 전기적으로 접속된다. 상기 제 10 트랜지스터(40)의 제 1 단자는 상기 제 1 입력 단자(21)에 전기적으로 접속되고, 상기 제 10 트랜지스터(40)의 제 2 단자는 상기 제 2 출력 단자(27)에 전기적으로 접속되며, 상기 제 10 트랜지스터(40)의 상기 게이트 전극은 상기 제 9 트랜지스터(39)의 상기 제 2 단자에 전기적으로 접속된다. 상기 제 11 트랜지스터(41)의 제 1 단자는 상기 전원선(53)에 전기적으로 접속되고, 상기 제 11 트랜지스터(41)의 제 2 단자는 상기 제 2 출력 단자(27)에 전기적으로 접속되며, 상기 제 11 트랜지스터(41)의 게이트 전극은 상기 제 2 트랜지스터(32)의 상기 게이트 전극 및 상기 제 4 트랜지스터(34)의 상기 게이트 전극에 전기적으로 접속된다.
도 3c에서, 상기 제 3 트랜지스터(33)의 상기 게이트 전극, 상기 제 10 트랜지스터(40)의 상기 게이트 전극, 및 상기 제 9 트랜지스터(39)의 상기 제 2 단자가 접속되는 포인트는 노드 A로서 불리운다. 또한, 상기 제 2 트랜지스터(32)의 상기 게이트 전극, 상기 제 4 트랜지스터(34)의 상기 게이트 전극, 상기 제 5 트랜지스터(35)의 상기 제 2 단자, 상기 제 6 트랜지스터(36)의 상기 제 2 단자, 상기 제 8 트랜지스터(38)의 상기 제 1 단자, 및 상기 제 11 트랜지스터(41)의 상기 게이트 전극이 접속되는 포인트는 노드 B로서 불리운다. 상기 노드 B에 전기적으로 접속된 하나의 전극을 갖는 용량 소자가 상기 노드 B의 전위를 유지하기 위해 부가적으로 제공될 수 있다. 상세하게는, 상기 노드 B에 전기적으로 접속된 하나의 전극 및 상기 전원선(53)에 전기적으로 접속된 다른 전극을 갖는 용량 소자가 제공될 수 있다.
다음으로, 도 4a에 도시된 펄스 출력 회로의 동작이 도 4b, 도 5a 내지 도 5d, 도 6a 내지 도 6d, 및 도 7a 및 도 7b를 참조하여 설명될 것이다. 상세하게는, 상기 펄스 출력 회로의 동작은 별개의 기간들로 설명될 것이다: 도 4b의 타이밍 차트에서 제 1 기간(61), 제 2 기간(62), 제 3 기간(63), 제 4 기간(64), 및 제 5 기간(65). 도 5a 내지 도 5d 및 도 6a 내지 도 6d에서, 실선으로 표시된 트랜지스터들은 온 상태(도통 상태)에 있으며, 파선으로 표시된 트랜지스터들은 오프 상태(비-도통 상태)에 있다.
여기에서, 상기 제 1 펄스 출력 회로(10_1)의 출력이 설명된다. 상기 제 1 펄스 출력 회로(10_1)의 상기 제 1 입력 단자(21)는 상기 제 1 클록 신호(CK1)가 공급되는 상기 제 1 배선(11)에 전기적으로 접속되고, 상기 제 2 입력 단자(22)는 상기 제 2 클록 신호(CK2)가 공급되는 상기 제 2 배선(12)에 전기적으로 접속되며, 상기 제 3 입력 단자(23)는 상기 제 3 클록 신호(CK3)가 공급되는 상기 제 3 배선(13)에 전기적으로 접속된다.
다음의 설명에서, 상기 제 1 내지 제 11 트랜지스터들(31 내지 41)은 n-채널 트랜지스터들이고 상기 게이트-소스 전압(Vgs)이 상기 임계 전압(Vth)을 초과할 때 턴온된다.
또한, 단순함을 위해, 여기에서 VSS가 0인 가정 하에서 설명이 이루어지지만, 그러나 본 발명은 이에 제한되지 않는다. VDD와 VCC 간의 차이 및 VCC와 VSS 간의 차이(다음 관계가 만족되는 경우에: VDD > VCC)는 각각 상기 트랜지스터들의 상기 임계 전압들보다 높다, 즉 이러한 차이들은 상기 트랜지스터들이 온 상태(도통 상태)에 있게 할 수 있다. 상기 전원선(52)의 상기 전위가 상기 전원선(51)의 상기 전위보다 낮을 때, 상기 제 2 트랜지스터(43), 상기 제 4 트랜지스터(34), 상기 제 9 트랜지스터(39), 및 상기 제 11 트랜지스터(41)의 상기 게이트 전극들에 인가된 전위는 낮게 억제될 수 있고, 상기 펄스 출력 회로에서 상기 제 2 트랜지스터(32), 상기 제 4 트랜지스터(34), 상기 제 9 트랜지스터(39), 및 상기 제 11 트랜지스터(41)의 상기 임계값의 상기 시프트가 감소될 수 있으며, 열화가 억제될 수 있다.
제 1 기간(61)에서, 상기 제 1 시작 펄스(SP1)는 H 레벨로 변화하며, 따라서 상기 제 1 시작 펄스(SP1)가 입력되는 상기 제 1 펄스 출력 회로(10_1)의 상기 제 4 입력 단자(24)에 전기적으로 접속되는 상기 제 1 트랜지스터(31) 및 상기 제 5 트랜지스터(35)가 도통 상태로 변한다. 상기 제 3 클록 신호(CK3)가 또한 H 레벨에 있기 때문에, 상기 제 7 트랜지스터(37)가 또한 턴 온된다. 게다가, 상기 제 2 고전원 전위(VCC)가 상기 제 9 트랜지스터(39)의 상기 게이트에 인가되어, 그에 의해 상기 제 9 트랜지스터(39)를 턴 온한다(도 5a 참조).
이때, 상기 제 1 트랜지스터(31) 및 상기 제 9 트랜지스터(39)가 온이기 때문에, 상기 노드 A의 전위는 증가된다. 한편, 상기 제 5 트랜지스터(35)가 온이기 때문에, 상기 노드 B의 전위는 감소한다.
상기 제 1 트랜지스터(31)의 상기 제 2 단자는 소스로서 작용하며, 상기 제 1 트랜지스터(31)의 상기 제 2 단자의 상기 전위는 VDD - Vth31(Vth31은 상기 제 1 트랜지스터(31)의 임계 전압이다)로 표현될 수 있는, 상기 제 1 전원선(51)의 전위로부터 상기 제 1 트랜지스터(31)의 임계 전압을 감산함으로써 획득되는 그러한 값을 갖는다. (VDD - Vth31)이 (VCC - Vth39)(여기서 Vth39는 상기 제 9 트랜지스터(39)의 임계 전압이다) 이상일 때, 상기 노드 A의 전위는 (VCC - Vth39)이며, 그에 의해 상기 제 9 트랜지스터(39)는 턴 오프된다. 상기 노드 A는 플로팅 상태에 있으며, 상기 전위(VCC - Vth39)를 유지한다. (VDD - Vth31)이 (VCC - Vth39) 미만일 때, 상기 제 9 트랜지스터(39)는 턴 오프되지 않으며 상기 노드 A의 상기 전위는 (VDD - Vth31)로 증가된다.
이 실시형태에서, 상기 제 1 트랜지스터(31) 내지 상기 제 11 트랜지스터(41) 모두는 동일한 임계 전압(Vth0)을 갖고, 상기 노드 A의 상기 전위는 (VCC - Vth0)이며, 상기 제 9 트랜지스터(39)는 턴 오프된다. 상기 노드 A는 플로팅 상태에 있으며 상기 전위(VCC - Vth0)를 유지한다.
여기에서, 상기 제 3 트랜지스터(33)의 상기 게이트 전극의 전위는 (VCC - Vth0)이다. 상기 제 3 트랜지스터(33)의 상기 게이트-소스 전압은 그것의 상기 임계 전압보다 높으며, 즉 다음 관계가 획득된다: VCC - Vth0 > Vth33(Vth33은 상기 제 3 트랜지스터(33)의 임계 전압이며, 이 실시형태에서는 Vth0이다). 따라서, 상기 제 3 트랜지스터(33)는 턴 온된다.
제 2 기간(62)에서, 상기 제 1 펄스 출력 회로(10_1)의 상기 제 1 입력 단자(21)에 공급된 상기 제 1 클록 신호(CK1)는 L 레벨에서 H 레벨로 변화된다. 상기 제 3 트랜지스터(33)는 이미 온이기 때문에, 전류는 상기 소스 및 상기 드레인 사이에서 흐르고, 상기 출력 신호(OUT(1)(SR))의 상기 전위는 상기 출력 단자(26)로부터 출력되며, 즉, 상기 제 3 트랜지스터(33)의 상기 제 2 전극(이 경우에서는 상기 소스 전극)의 상기 전위는 증가하기 시작한다. 상기 제 3 트랜지스터(33)의 상기 게이트 및 상기 소스 사이에서의 기생 용량로 인한 용량성 결합(capacitive coupling)이 존재하며, 상기 출력 단자(26)의 상기 전위의 증가로, 플로팅 상태에 있는 상기 제 3 트랜지스터(33)의 상기 게이트 전극의 전위는 증가된다(부트스트랩 동작). 최종적으로, 상기 제 3 트랜지스터(33)의 상기 게이트 전극의 상기 전위는 (VDD + Vth33)보다 높게 되며 상기 출력 단자(26)의 상기 전위는 VDD와 동일해진다(도 4b 및 도 5b 참조).
이때, 상기 제 1 펄스 출력 회로(10_1)의 상기 제 4 입력 단자(24)는 상기 제 1 시작 펄스(SP1)의 공급으로 인해 H 레벨을 가지므로, 상기 제 5 트랜지스터(35)는 온이며, 상기 L 레벨은 상기 노드 B에서 유지된다. 따라서, 상기 출력 단자(26)의 상기 전위가 L 레벨에서 H 레벨로 상승할 때, 상기 출력 단자(26) 및 상기 노드 B 사이의 용량성 결합으로 인한 오작동이 억제될 수 있다.
다음으로, 제 3 기간(63)의 초반에서, 상기 제 1 시작 펄스(SP1)는 L 레벨로 변하며, 따라서, 상기 제 1 트랜지스터(31) 및 상기 제 5 트랜지스터(35)는 턴 오프된다. 상기 제 1 클록 신호(CK1)는 상기 제 2 기간(62)으로부터 상기 H 레벨을 유지하며, 상기 노드 A의 상기 전위는 또한 변하지 않는다; 그러므로, H 레벨 신호는 상기 제 3 트랜지스터(33)의 상기 제 1 전극에 공급된다(도 5c 참조). 상기 제 3 기간(63)의 초반에서, 상기 노드 B에 접속된 각각의 트랜지스터는 턴 오프되며, 따라서 상기 노드 B는 플로팅 상태에 있는다. 그러나, 상기 출력 단자(26)의 상기 전위는 변하지 않으며, 따라서, 상기 노드 B 및 상기 출력 단자(26) 사이의 용량성 결합으로 인한 오작동으로부터의 영향은 무시해도 될 정도이다.
도 4a에 도시된 바와 같이 상기 제 2 고전원 전위(VCC)가 인가되는 상기 게이트를 가진 상기 제 9 트랜지스터(39)를 제공함으로써, 상기 부트스트랩 이전 및 이후 다음 이점들이 획득된다는 것을 주의하자.
상기 제 2 고전원 전위(VCC)가 인가되는 상기 게이트 전극을 가진 상기 제 9 트랜지스터(39) 없이, 상기 노드 A의 상기 전위가 상기 부트스트랩 동작에 의해 상승된다면, 상기 제 1 트랜지스터(31)의 상기 제 2 단자인 상기 소스의 상기 전위는 상기 제 1 고전원 전위(VDD)보다 높은 값으로 올라간다. 그 후, 상기 제 1 트랜지스터(31)의 상기 제 1 단자, 즉 상기 전원선(51) 측 상의 상기 단자는 상기 제 1 트랜지스터(31)의 소스로서 작용하게 된다. 결과적으로, 상기 제 1 트랜지스터(31)에서, 높은 바이어스 전압이 인가되고 따라서 상당한 응력이 상기 게이트와 상기 소스 사이에 및 상기 게이트와 상기 드레인 사이에 인가되며, 이것은 상기 트랜지스터의 열화를 야기할 수 있다.
다른 한편으로, 상기 제 2 고전원 전위(VCC)가 인가되는 상기 게이트 전극을 가진 상기 제 9 트랜지스터(39)를 갖고, 상기 제 1 트랜지스터(31)의 상기 제 2 단자의 상기 전위에서의 증가는 상기 노드 A의 상기 전위가 상기 부트스트랩 동작에 의해 상승될 때조차 방지될 수 있다. 달리 말하면, 상기 제 9 트랜지스터(39)의 제공은 상기 제 1 트랜지스터(31)의 상기 소스 및 상기 게이트 사이에 인가된 음의 바이어스 전압의 레벨을 낮출 수 있다. 따라서, 이 실시형태에서 상기 회로 구성은 상기 제 1 트랜지스터(31)의 상기 소스 및 상기 게이트 사이에 인가된 음의 바이어스 전압을 감소시킬 수 있고, 따라서 응력으로 인한 상기 제 1 트랜지스터(31)의 열화가 감소될 수 있다.
상기 제 9 트랜지스터(39)는 상기 제 9 트랜지스터(39)의 상기 제 1 단자 및 상기 제 2 단자가 상기 제 1 트랜지스터(31)의 상기 제 2 단자 및 상기 제 3 트랜지스터(33)의 상기 게이트 사이에 접속되는 한 어디에서나 제공될 수 있다는 것을 주의하자. 이 실시형태에서 복수의 펄스 출력 회로들을 포함한 상기 시프트 레지스터가 보다 높은 동적 특성들이 주사선 구동 회로보다 요구되는 신호선 구동 회로에 포함될 때, 상기 제 9 트랜지스터(39)는 생략될 수 있으며, 이것은 트랜지스터들의 수가 감소된다는 점에서 유리하다.
상기 제 3 기간(63)의 후반에서, 상기 제 3 클록 신호(CK3)는 H 레벨로 변화되며, 그에 의해 상기 제 7 트랜지스터(37)가 턴 온된다. 상기 제 2 클록 신호(CK2)는 상기 제 3 시간(63)의 전반으로부터 상기 H 레벨을 유지하며, 상기 제 8 트랜지스터(38)가 온 되어, 상기 노드 B의 상기 전위가 VCC로 증가되도록 한다.
상기 노드 B의 상기 전위가 증가되기 때문에, 상기 제 2 트랜지스터(32), 상기 제 4 트랜지스터(34), 및 상기 제 11 트랜지스터(41)는 온 상태로 변화되며, 따라서 상기 출력 단자(27)(OUT(1))의 상기 전위는 L 레벨이 된다.
상기 제 3 기간(63)의 후반에서, 상기 제 2 트랜지스터(32)는 턴 온되고 L 레벨 신호는 상기 제 9 트랜지스터(39)의 상기 제 1 단자에 공급되며, 따라서 상기 제 9 트랜지스터(39)는 온 상태로 변화하며 상기 노드 A의 상기 전위는 감소된다.
상기 제 4 트랜지스터(34)가 온 상태로 변화하기 때문에, 상기 출력 단자(26)의 상기 전위는 감소된다(도 5d 참조).
상기 제 4 기간(64)의 초반에서, 상기 제 2 클록 신호(CK2)는 H 레벨에서 L 레벨로 변화되며, 그에 의해 상기 제 8 트랜지스터(38)는 오프 상태로 변화한다. 그러나, 상기 제 5 입력 단자(25)(OUT(3))는 상기 제 6 트랜지스터(36)를 온 상태에서 유지하기 위해 상기 H 레벨을 유지하며, 상기 노드 B는 VCC를 유지한다(도 6a 참조).
상기 제 4 기간(64)의 후반에서, 상기 제 1 펄스 출력 회로(10_1)의 상기 제 5 입력 단자(25)(OUT(3))는 L 레벨로 변화하며, 그에 의해 상기 제 6 트랜지스터(36)는 턴 오프된다(도 6b 참조). 이때, 상기 노드 B는 VCC 레벨을 유지하는 상태로부터 플로팅 상태로 변화한다. 따라서, 상기 제 2 트랜지스터(32), 상기 제 4 트랜지스터(34), 및 상기 제 11 트랜지스터(41)는 온 상태를 유지한다. 도 4b에 도시된 바와 같이, 상기 노드 B의 상기 전위는 트랜지스터의 오프-상태 전류 등으로 인해 상기 VCC 레벨로부터 감소된다.
그 후, 상기 회로는 상기 동작을 주기적으로 반복한다. 이러한 기간은 제 5 기간으로서 불리운다(도 6c 및 도 6d 참조). 상기 제 5 기간(65)에서의 특정 기간(상기 제 2 클록 신호(CK2) 및 상기 제 3 클록 신호(CK3)가 둘 모두 H 레벨에 있을 때의 기간)에서, 상기 제 7 트랜지스터(37) 및 상기 제 8 트랜지스터(38)는 턴 온되며 VCC 레벨에서의 신호는 상기 노드 B에 규칙적으로 공급된다(도 6d 참조).
VCC 레벨에 있는 신호가 상기 제 5 기간(65)에서 상기 노드 B에 규칙적으로 공급되는 구성을 갖고, 상기 펄스 출력 회로의 오작동이 억제될 수 있다. 게다가, 상기 제 7 트랜지스터(37) 및 상기 제 8 트랜지스터(38)를 규칙적으로 턴 온하거나 또는 턴 오프함으로써, 상기 트랜지스터의 임계값의 시프트가 감소될 수 있다.
상기 제 5 기간(65)에서, 상기 노드 B의 상기 전위가 VCC 레벨에서의 상기 신호가 상기 전원선(52)으로부터 상기 노드 B로 공급되지 않는 시간 동안 감소되는 경우에, 상기 노드 B는 상기 노드 B의 상기 전위에서의 감소를 완화시키기 위해 미리 용량 소자를 설치할 수 있다.
도면에서는 상기 제 2 입력 단자(22)가 상기 제 8 트랜지스터(38)의 상기 게이트 전극에 접속되고 상기 제 3 입력 단자(23)가 상기 제 7 트랜지스터(37)의 게이트에 접속되지만, 상기 접속 관계는 상기 제 8 트랜지스터(38)의 상기 게이트 전극에 공급되는 상기 클록 신호가 상기 제 7 트랜지스터(37)의 상기 게이트 전극에 공급되고 상기 제 7 트랜지스터(37)의 상기 게이트 전극에 공급되는 상기 클록 신호가 상기 제 8 트랜지스터(38)의 상기 게이트 전극에 공급되도록 변화될 수 있다. 이러한 구조를 가짐에도 불구하고, 유사한 효과가 획득될 수 있다.
도 4a에 도시된 상기 펄스 출력 회로에서, 상기 제 2 입력 단자(22) 및 상기 제 3 입력 단자(23)의 전위들이 상기 상태가 상기 제 7 트랜지스터(37) 및 상기 제 8 트랜지스터(38)가 둘 모두 온인 상태로부터, 상기 제 7 트랜지스터(37)가 오프이고 상기 제 8 트랜지스터(38)가 여전히 온인 상태로, 및 그 후 상기 제 7 트랜지스터(37) 및 상기 제 8 트랜지스터(38) 둘 모두가 오프인 상태로 변화되도록 제어된다면, 상기 노드 B의 상기 전위에서의 하락은 상기 제 7 트랜지스터(37)의 상기 게이트 전극의 상기 전위에서의 하락 및 상기 제 8 트랜지스터(38)의 상기 게이트 전극의 상기 전위에서의 하락으로 인해 두 번 발생한다.
다른 한편으로, 도 4a 도시된 상기 펄스 출력 회로에서, 상기 상태가 상기 제 7 트랜지스터(37) 및 상기 제 8 트랜지스터(38) 둘 모두가 온인 상태로부터, 상기 제 7 트랜지스터(37)가 여전히 온이고 상기 제 8 트랜지스터(38)가 오프인 상태로, 및 그 후 도 4b에 도시된 바와 같이 상기 제 7 트랜지스터(37) 및 상기 제 8 트랜지스터(38) 둘 모두가 오프인 상태로 변화될 때, 상기 노드 B의 상기 전위에서의 하락은 상기 제 8 트랜지스터(38)의 상기 게이트 전극의 상기 전위에서의 하락으로 인해 단 한 번 발생한다. 따라서, 상기 전위에서의 하락들의 수는 1로 감소될 수 있다.
달리 말하면, 상기 노드 B의 상기 전위에서의 변동이 감소될 수 있고 따라서 잡음이 감소될 수 있기 때문에, 상기 클록 신호는 상기 제 3 입력 단자(23)로부터 상기 제 7 트랜지스터(37)의 상기 게이트 전극으로 공급되고 상기 클록 신호는 상기 제 2 입력 단자(22)로부터 상기 제 8 트랜지스터(38)의 상기 게이트 전극으로 공급되는 것이 바람직하다.
이러한 방식으로, VCC 레벨의 신호는 상기 제 1 출력 단자(26) 및 상기 제 2 출력 단자(27)의 상기 전위들이 L 레벨에서 유지되는 동안의 기간에서 상기 노드 B로 규칙적으로 공급되며, 따라서 상기 펄스 출력 회로의 오작동이 억제될 수 있다.
상기 제 4 기간(64)의 후반에서, 이 실시형태에서 기술된 상기 펄스 출력 회로에서의 상기 노드 B는 VCC 레벨을 유지하는 상태로부터 플로팅 상태로 변한다. 상기 플로팅 상태에 있는 상기 노드 B의 상기 전위는 상기 제 5 트랜지스터(35)의 오프-상태 전류 등으로 인해 상기 VCC 레벨로부터 감소될 우려가 있다. 그러나, 이 실시형태의 상기 펄스 출력 회로의 상기 제 5 트랜지스터(35)는 매우 작은 오프-상태 전류를 가진 보텀-게이트 트랜지스터이며, 여기에서 정제된 산화물 반도체 층은 채널 형성 영역을 위해 사용된다. 그러므로, 상기 플로팅 상태에 있는 상기 노드 B의 상기 전위는 안정되게 유지되며 상기 VCC 레벨로부터의 감소는 작다. 따라서, 상기 반도체 장치의 오작동은 억제되며 신뢰성은 증가된다.
게다가, 트랜지스터의 오프-상태 전류의 억제를 위한 2중-게이트 구조 또는 3중-게이트 구조와 같은 다중-게이트 구조를 이용할 필요가 없으며, 그러므로 상기 트랜지스터는 소형화될 수 있다. 또한, 상기 노드 B의 상기 전위를 유지하기 위한 용량 소자가 불필요하거나 또는 소형화될 수 있다. 이러한 방식으로, 상기 반도체 장치의 총 크기는 소형화된 소자를 포함한 펄스 출력 회로 또는 소형화된 펄스 출력 회로를 포함한 시프트 레지스터를 사용함으로써 감소될 수 있다.
정제된 산화물 반도체 층이 채널 형성 영역을 위해 사용되는 상기 보텀-게이트 트랜지스터는 매우 작게 감소되는 오프-상태 전류뿐만 아니라 양의 임계 전압을 가진다. 이 실시형태의 상기 펄스 출력 회로에서, 정제된 산화물 반도체 층이 사용되는 보텀-게이트 트랜지스터는 상기 제 2 트랜지스터(32)로서 이용된다. 따라서, 상기 노드 A의 상기 전위는 큰 손실 없이 상기 부트스트랩 동작에 의해 빠르게 증가될 수 있다. 그러므로, 상기 반도체 장치의 오작동은 억제되며 신뢰성은 증가된다.
이 실시형태의 상기 펄스 출력 회로에서, 정제된 산화물 반도체 층의 결정 영역이 채널 형성 영역을 위해 사용되는 각각에서의 톱-게이트 트랜지스터들은 상기 제 3 트랜지스터(33), 상기 제 6 트랜지스터(36), 상기 제 10 트랜지스터(40), 및 상기 제 11 트랜지스터(41)로서 사용된다. 정제된 산화물 반도체 층의 결정 영역이 채널 형성 영역을 위해 사용되는 상기 톱-게이트 트랜지스터는 뛰어난 f 특성들 및 높은 전계-효과 이동도를 가진다. 그러므로, 상기 제 3 트랜지스터(33), 상기 제 6 트랜지스터(36), 상기 제 10 트랜지스터(40), 및 상기 제 11 트랜지스터(41)의 스위칭 동작은 보다 빨라질 수 있다. 게다가, 상기 트랜지스터들은 소형화될 수 있다.
따라서, 상기 반도체 장치는 고속으로 동작하는 소자를 포함한 펄스 출력 회로 또는 고속으로 동작하는 펄스 출력 회로를 포함한 시프트 레지스터를 사용함으로써 고속으로 동작할 수 있다.
게다가, 이 실시형태에서 기술된 상기 시프트 레지스터는 도 7a에 도시된 바와 같이, 상기 제 m 펄스 출력 회로로부터 출력되는 펄스가 제 (m+1) 펄스 출력 회로부터 출력되는 펄스의 반(1/4 기간)과 중첩하는 구동 방법을 사용한다. 이것은 전기를 가진 배선을 충전하는 시간이, 종래의 시프트 레지스터에서 상기 제 m 펄스 출력 회로부터 출력되는 펄스가 상기 제 (m+1) 펄스 출력 회로부터 출력되는 펄스와 중첩하지 않는 구동 방법에서의 것보다 2배로 할 수 있다(도 7b 참조). 이러한 식으로, 상기 제 m 펄스 출력 회로로부터 출력되는 펄스가 상기 제 (m+1) 펄스 출력 회로로부터 출력되는 펄스의 반(1/4 주기)과 중첩하는 구동 방법을 사용함으로써, 큰 부하를 견딜 수 있고 높은 주파수로 동작하는 펄스 출력 회로가 제공될 수 있다. 게다가, 펄스 출력 회로의 동작 조건이 향상될 수 있다.
이 실시형태에서 기술된 상기 시프트 레지스터 및 상기 펄스 출력 회로는 본 명세서의 다른 실시형태들에 기술된 시프트 레지스터 및 펄스 출력 회로의 임의의 구조와 결합될 수 있다는 것을 주의하자. 본 발명의 이 실시형태는 또한 반도체 장치에 적용될 수 있다. 본 명세서에서 반도체 장치는 반도체 특성들을 이용함으로써 기능할 수 있는 장치를 의미한다.
(실시형태 5)
이 실시형태에서, 정제된 산화물 반도체 층이 채널 형성 영역을 위해 사용되는 트랜지스터를 이용한 스위칭 회로를 결합함으로써 활성 매트릭스 표시 장치의 구동 회로를 형성하는 일 예가, 하나의 기판 위에 두 종류들의 트랜지스터들을 사용하여 제작된 실시형태 4에 기술된 상기 시프트 레지스터를 갖고 기술될 것이다. 먼저, 상기 활성 매트릭스 표시 장치의 개요가 블록도들을 참조하여 기술되며, 그 후 상기 표시 장치를 위해 제공되는, 상기 시프트 레지스터를 이용한 신호선 구동 회로 및 주사선 구동 회로가 기술된다.
도 8a는 활성 매트릭스 표시 장치에 대한 블록도의 일 예를 도시한다. 화소부(5301), 제 1 주사선 구동 회로(5302), 제 2 주사선 구동 회로(5303), 및 신호선 구동 회로(5304)가 상기 표시 장치에서의 기판(5300) 위에 제공된다. 상기 화소부(5301)에서, 상기 신호선 구동 회로(5304)로부터 연장된 복수의 신호선들이 배열되며 상기 제 1 주사선 구동 회로(5302) 및 상기 제 2 주사선 구동 회로(5303)로부터 연장된 복수의 주사선들이 배열된다. 상기 주사선들 및 상기 신호선들의 교차 영역들에서, 각각 표시 소자를 갖는 화소들이 매트릭스로 배열된다. 상기 표시 장치의 상기 기판(5300)은 FPC(flexible printed circuit)와 같은 접속부를 통해 타이밍 제어 회로(5305)(또한 제어기 또는 제어 IC로서 불리우는)에 접속된다.
상기 화소부(5301)에 배치된 트랜지스터로서, 실시형태 1 또는 실시형태 2에 기술된 일 실시형태의 트랜지스터가 이용될 수 있다. 보텀-게이트 트랜지스터가 바람직하게는 상기 화소부(5301)에 사용되며, 바람직하게는 실시형태 1에 기술된 상기 트랜지스터(440) 또는 실시형태 2에 기술된 상기 트랜지스터(460)가 사용될 수 있다. 보텀-게이트 트랜지스터는 작은 오프-상태 전류를 갖기 때문에, 표시 이미지의 대비(contrast)는 증가될 수 있고, 상기 표시 장치의 추가 전력 소비는 감소될 수 있다.
실시형태 1과 실시형태 2에 기술된 상기 트랜지스터들은 n-채널 트랜지스터들이기 때문에, 상기 구동 회로들 중에서 n-채널 트랜지스터들에 의해 구성될 수 있는 구동 회로들의 몇몇은 상기 화소부의 트랜지스터가 형성되는 상기 기판 위에 형성된다.
도 8a에서, 상기 제 1 주사선 구동 회로(5302), 상기 제 2 주사선 구동 회로(5303), 및 상기 신호선 구동 회로(5304)는 상기 화소부(5301)가 형성되는 상기 기판(5300) 위에 형성된다. 결과적으로, 상기 표시 장치 외부에 제공되는 구동 회로 등의 성분들의 수는 감소되며, 따라서 비용이 감소될 수 있다. 또한, 상기 구동 회로가 상기 기판(5300) 외부에 제공된다면, 배선들은 연장되도록 요구되며, 배선들의 접속들의 수는 증가된다. 그러나, 상기 기판(5300) 위에 상기 구동 회로를 제공함으로써, 상기 배선들의 접속들의 수는 감소될 수 있다. 따라서, 신뢰성의 향상 또는 수율의 증가가 달성될 수 있다.
상기 타이밍 제어 회로(5305)는 예를 들면, 제 1 주사선 구동 회로 시작 신호(GSP1) 및 주사선 구동 회로 클록 신호(GCK1)를 상기 제 1 주사선 구동 회로(5302)에 공급한다는 것을 주의하자. 더욱이, 상기 타이밍 제어 회로(5305)는 예를 들면, 제 2 주사선 구동기 시작 신호(GSP2)(또한 시작 펄스로서 불리우는) 및 주사선 구동 회로 클록 신호(GCK2)를 상기 제 2 주사선 구동 회로(5303)에 공급한다. 게다가, 상기 타이밍 제어 회로(5305)는 신호선 구동 회로 시작 신호(SSP), 신호선 구동 회로 클록 신호(SCK), 비디오 신호 데이터(DATA, 또한 간단하게는 비디오 신호로서 불리우는), 및 래치 신호(LAT)를 상기 신호선 구동 회로(5304)에 공급한다. 각각의 클록 신호는 시프트된 위상들을 가진 복수의 클록 신호들일 수 있거나 또는 상기 클록 신호를 반전시킴으로써 획득된 신호(CKB)와 함께 공급될 수 있다. 상기 제 1 주사선 구동 회로(5302) 및 상기 제 2 주사선 구동 회로(5303) 중 하나를 생략하는 것이 가능하다는 것을 주의하자.
도 8b는 비교적 낮은 구동 주파수를 가진 회로들(예로서, 상기 제 1 주사선 구동 회로(5302) 및 상기 제 2 주사선 구동 회로(5303))가 상기 화소부(5301)가 형성되는 상기 기판(5300) 위에 형성되고, 비교적 높은 구동 주파수를 가진 상기 신호선 구동 회로(5304)가 상기 화소부(5301)가 형성되는 상기 기판(5300)과 상이한 기판 위에 형성되는 구조를 도시한다. 예를 들면, 비교적 높은 구동 주파수를 가진 상기 신호선 구동 회로(5304)는 단일 결정 반도체가 사용되는 트랜지스터의 사용으로 상이한 기판 위에 형성될 수 있다. 따라서, 상기 표시 장치의 크기의 증가, 단계들의 수에서의 감소, 비용의 감소, 수율의 향상 등이 달성될 수 있다.
이 실시형태에서, 비교적 높은 구동 주파수를 가진 상기 신호선 구동 회로(5304)가 상기 화소부(5301)와 동일한 기판(5300) 위에 형성된다. 상기 기판(5300) 위에 상기 구동 회로를 제공함으로써, 배선들의 접속들의 수는 감소될 수 있다. 따라서, 신뢰성의 향상 또는 수율의 증가가 달성될 수 있다.
다음으로, n-채널 트랜지스터들에 의해 구성된 신호선 구동 회로의 구조 및 동작의 일 예가 도 9a 및 도 9b를 참조하여 기술될 것이다.
상기 신호선 구동 회로는 시프트 레지스터(5601) 및 스위칭 회로(5602)를 포함한다. 상기 스위칭 회로(5602)는 복수의 스위칭 회로들(5602_1 내지 5602_N, N은 자연수이다)을 포함한다. 상기 스위칭 회로들(5602_1 내지 5602_N) 각각은 복수의 트랜지스터들(5603_1 내지 5603_k, k는 자연수이다)을 포함한다. 이 실시형태에서, 상기 트랜지스터들(5603_1 내지 5603_k)이 n-채널 트랜지스터들인 구조가 이하에 기술된다.
상기 신호선 구동 회로에서의 접속 관계가 도 9a를 참조하여 일 예로서 상기 스위칭 회로(5602_1)를 사용하여 기술된다. 상기 트랜지스터들((5603_1 내지 5603_k)의 제 1 단자들이 각각 배선들(5604_1 내지 5604_k)에 접속된다. 상기 트랜지스터들(5603_1 내지 5603_k)의 제 2 단자들은 각각 신호선들(S1 내지 Sk)에 접속된다. 상기 트랜지스터들(5603_1 내지 5603_k)의 게이트들은 배선(5605_1)에 접속된다.
상기 시프트 레지스터(5601)는 H-레벨 신호들을 배선들(5605_1 내지 5605_N)에 순차적으로 출력함으로써 상기 스위칭 회로들(5602_1 내지 5602_N)을 순차적으로 선택하는 기능을 가진다. 상기 시프트 레지스터(5601)는 실시형태 4에 기술된 상기 방법을 사용하여 제작될 수 있으며 그것의 상세한 설명은 여기에서 생략된다.
상기 스위칭 회로(5602_1)는 상기 배선들(5604_1 내지 5604_k) 및 상기 신호선들(S1 내지 Sk) 사이의 전기적 연속성(상기 제 1 단자들 및 상기 제 2 단자들 사이의 도통)을 제어하는 기능, 즉 상기 배선들(5604_1 내지 5604_k)의 전위들이 상기 신호선들(S1 내지 Sk)에 공급되는지 여부를 제어하는 기능을 가진다. 이러한 방식으로, 상기 스위칭 회로(5602_1)는 선택기로서 기능한다. 게다가, 상기 트랜지스터들(5603_1 내지 5603_k)은 각각 상기 배선들(5604_1 내지 5604_k) 및 상기 신호선들(S1 내지 Sk) 사이의 전기적 연속성을 제어하는 기능들, 즉 상기 배선들(5604_1 내지 5604_k)의 전위들을 상기 신호선들(S1 내지 Sk) 각각에 공급하는 기능들을 가진다. 이러한 방식으로, 상기 트랜지스터들(5603_1 내지 5603_k)의 각각은 스위치로서 기능한다.
이 실시형태에서, 정제된 산화물 반도체 층의 결정 영역이 실시형태 1의 상기 트랜지스터(450)와 같이 채널 형성 영역을 위해 사용되는 톱-게이트 트랜지스터들이 예를 들면 상기 스위칭 회로(5602)에서의 트랜지스터들로서 사용된다. 상기 톱-게이트 트랜지스터는 뛰어난 f 특성들 및 빠른 스위칭 동작을 가진다. 따라서, 상기 트랜지스터는 많은 화소들을 포함한 차-세대 고화질 표시 장치에 요구되는 고속 기록을 위해 사용될 수 있다. 정제된 산화물 반도체 층이 채널 형성 영역을 위해 사용되는 상기 트랜지스터가 실시형태 1 또는 실시형태 2에 기술된 상기 방법을 사용하여 제작될 수 있기 때문에, 여기에서 그것의 상세한 설명은 생략된다는 것을 주의하자.
상기 비디오 신호 데이터(DATA)는 상기 배선들(5604_1 내지 5604_k)의 각각에 입력된다. 상기 비디오 신호 데이터(DATA)는 종종 이미지 신호 또는 이미지 데이터에 대응하는 아날로그 신호이다.
다음으로, 도 9a에서의 상기 신호선 구동 회로의 상기 동작은 도 9b에서의 타이밍 차트를 참조하여 기술된다. 도 9b는 신호들(Sout_1 내지 Sout_N) 및 신호들(Vdata_1 내지 Vdata_k)의 예들을 도시한다. 상기 신호들(Sout_1 내지 Sout_N)은 상기 시프트 레지스터(5601)로부터의 출력 신호들의 예들이다. 상기 신호들(Vdata_1 내지 Vdata_k)은 상기 배선들(5604_1 내지 5604_k)에 입력된 신호들의 예들이다. 상기 신호선 구동 회로의 하나의 동작 기간은 표시 장치에서 일 게이트 선택 기간에 대응한다는 것을 주의하자. 예를 들면, 일 게이트 선택 기간은 기간들(T1 내지 TN)로 분할된다. 상기 기간들(T1 내지 TN)의 각각은 선택된 로우에서의 화소로 상기 비디오 신호 데이터(DATA)를 기록하기 위한 기간이다.
이 실시형태에서의 도면들 등에 도시된 각각의 구성에서 신호 파형 왜곡 등은 몇몇 경우들에서 간단함을 위해 과장된다는 것을 주의하자. 그러므로, 이 실시형태는 도면들 등에 도시된 스케일에 반드시 제한되는 것은 아니다.
상기 기간들(T1 내지 TN)에서, 상기 시프트 레지스터(5601)는 H-레벨 신호들을 상기 배선들(5605_1 내지 5605_N)에 순차적으로 출력한다. 예를 들면, 상기 기간(T1)에서, 상기 시프트 레지스터(5601)는 H-레벨 신호를 상기 배선(5605_1)에 출력한다. 그 후, 상기 트랜지스터들(5603_1 내지 5603_k)은 턴 온되고, 따라서 상기 배선들(5604_1 내지 5604_k) 및 상기 신호선들(S1 내지 Sk)은 도통된다. 이때, Data(S1) 내지 Data(Sk)는 각각 상기 배선들(5604_1 내지 5604_k)에 입력된다. 상기 Data(S1) 내지 Data(Sk)는 각각 상기 트랜지스터들(5603_1 내지 5603_k)을 통해 상기 선택된 행에서 제 1 내지 제 k 열들에서의 화소들로 기록된다. 이러한 방식으로, 상기 기간들(T1 내지 TN)에서, 상기 비디오 신호 데이터(DATA)는 상기 선택된 행 × k 열들에서의 상기 화소들로 순차적으로 기록된다.
상기 비디오 신호 데이터(DATA)는 상술된 바와 같이, 복수의 열들에 의해 화소들로 기록되며, 그에 의해 상기 비디오 신호 데이터(DATA)의 수 또는 배선들의 수는 감소될 수 있다. 결과적으로, 외부 회로와의 접속들의 수는 감소될 수 있다. 게다가, 기록을 위한 시간은 비디오 신호가 복수의 열들로 화소들에 기록될 때 연장될 수 있으며, 따라서 비디오 신호의 불충분한 기록이 방지될 수 있다.
실시형태 4에 기술된 상기 시프트 레지스터는 이 실시형태에서 상기 구동 회로의 상기 시프트 레지스터(5601)로서 이용되며, 그러므로 오작동이 억제되고 상기 시프트 레지스터는 높은 신뢰성을 갖는다. 소형화된 시프트 레지스터를 사용함으로써, 상기 구동 회로의 총 크기는 감소될 수 있다.
게다가, 정제된 산화물 반도체 층의 결정 영역이 채널 형성 영역을 위해 사용되는 톱-게이트 트랜지스터들이 이 실시형태에서의 상기 구동 회로의 상기 스위칭 회로(5602)에 사용되므로, 스위칭 동작은 빠르다. 따라서, 이 실시형태에서 예시된 상기 구동 회로는 화소들에 대한 고속 기록을 수행할 수 있으며, 유리하게는 많은 화소들을 포함한 차-세대 고화질 표시 장치에 사용된다.
실시형태 4에 기술된 상기 시프트 레지스터는 또한 주사선 구동 회로에 적용될 수 있다. 상기 주사선 구동 회로는 시프트 레지스터를 포함한다. 부가적으로, 상기 주사선 구동 회로는 몇몇 경우들에서, 레벨 시프터, 버퍼 등을 포함할 수 있다. 상기 주사선 구동 회로에서, 클록 신호(CLK) 및 시작 펄스 신호(SP)는 상기 시프트 레지스터에 입력되어, 선택 신호가 생성되도록 한다. 상기 생성된 선택 신호는 버퍼링되며 상기 버퍼에 의해 증폭되고, 그 결과적인 신호는 대응하는 주사선에 공급된다. 하나의 라인의 화소들에서 트랜지스터들의 게이트 전극들은 상기 주사선에 접속된다. 하나의 라인의 상기 화소들에서의 상기 트랜지스터들은 동시에 턴 온되어야 하기 때문에, 큰 전류를 공급할 수 있는 버퍼가 사용된다.
이 실시형태에서 기술된 상기 활성 매트릭스 표시 장치는 단자부를 통해 외부 장치에 접속된다. 보호 회로가 외부로부터의 비정상적인 입력(예를 들면, 정전기)에 의해 야기되는 상기 트랜지스터의 임계값에서의 시프트와 같은 문제점들의 생성을 방지하기 위해 상기 구동 회로에 제공된다. 실시형태 1 및 실시형태 2에 기술된 상기 보텀-게이트 트랜지스터들은 상기 게이트와 상기 소스 사이에 및 상기 게이트와 상기 드레인 사이에 높은 내전압을 갖기 때문에, 그것들은 유리하게는 상기 보호 회로에 사용된 트랜지스터들로서 사용될 수 있다.
(실시형태 6)
실시형태 1 또는 실시형태 2에 기술된 트랜지스터들을 제작하고 화소부 및 구동 회로들을 위한 상기 트랜지스터들을 사용함으로써, 표시 기능을 갖는 반도체 장치(또한 표시 장치로서 불리우는)가 제작될 수 있다. 게다가, 실시형태 1 또는 실시형태 2에 기술된 상기 트랜지스터들을 포함한 상기 구동 회로들의 일부 또는 모두가 상기 화소부가 형성되는 기판 위에 형성될 수 있으며, 그에 의해 시스템-온-패널(system-on-pannel)이 획득될 수 있다.
상기 표시 장치는 표시 소자를 포함한다. 상기 표시 소자로서, 액정 소자(또한, 액정 표시 소자로서 불리우는) 또는 발광 소자(또한, 발광 표시 소자로서 불리우는)가 사용될 수 있다. 상기 발광 소자는 그것의 카테고리에, 그 휘도가 전류 또는 전압에 의해 제어되는 소자를 포함하며, 상세하게는 그것의 카테고리에 무기 전계발광(elctroluminescent; EL) 소자, 유기 EL 소자 등을 포함한다. 더욱이, 상기 표시 장치는 콘트라스트가 전자 잉크와 같이 전계 효과에 의해 변화되는 표시 매체를 포함할 수 있다.
게다가, 상기 표시 장치는 상기 표시 소자가 밀봉되는 패널, 및 제어기를 포함한 IC 등이 상기 패널 상에 장착되는 모듈을 포함한다. 더욱이, 상기 표시 소자가 상기 표시 장치의 제작 프로세스에서 완성되기 전에 일 실시형태인 소자 기판에는 복수의 화소들의 각각에서의 상기 표시 소자에 전류를 공급하기 위한 수단이 제공된다. 상세하게는, 상기 소자 기판은 단지 상기 표시 소자의 화소 전극만이 형성되는 상태, 화소 전극이 될 도전막이 형성되지만 상기 화소 전극을 형성하기 위해 아직 에칭되지 않은 상태, 또는 상기 다른 상태들 중 임의의 상태에 있을 수 있다.
본 명세서에서 표시 장치는 화상 표시 장치, 표시 장치 또는 광원(조명 장치를 포함한)을 나타낸다는 것을 주의하자. 또한, 상기 표시 장치는 또한 그것의 카테고리에 다음의 모듈들 중 임의의 것을 포함한다: FPC, TAB 테이프, 또는 TCP와 같은 커넥터가 부착되는 모듈; 그것의 단부에 인쇄된 배선 보드가 제공되는 단부에 TAB 테이프 또는 TCP를 갖는 모듈; 및 COG 방법에 의해 표시 소자 상에 직접 장착되는 집적 회로(IC)를 갖는 모듈.
이 실시형태에서, 반도체 장치의 일 실시형태인 액정 표시 패널의 외관 및 단면도가 도 11a1, 도 11a2, 및 도 11b를 참조하여 기술될 것이다. 도 11a1 및 도 11a2는 각각 실시형태 1 또는 실시형태 2에 기술된 산화물 반도체 층으로서 In-Ga-Zn-O-계 막을 포함한 고 신뢰성 트랜지스터들(4010, 4011) 및 액정 소자(4013)가 씰재(4005)를 개재하여 제 1 기판(4001) 및 제 2 기판(4006) 사이에 밀봉되는 패널들의 평면도들이다. 도 11b는 도 11a1 및 도 11a2에서의 M-N을 따라 취해진 단면도이다.
상기 씰재(4005)는 상기 제 1 기판(4001) 위에 제공되는 화소부(4002) 및 주사선 구동 회로(4004)를 둘러싸도록 제공된다. 상기 제 2 기판(4006)은 상기 화소부(4002) 및 상기 주사선 구동 회로(4004) 위에 제공된다. 결과적으로, 상기 화소부(4002) 및 상기 주사선 구동 회로(4004)는 상기 제 1 기판(4001), 상기 씰재(4005), 및 상기 제 2 기판(4006)에 의해 액정층(4008)과 함께 밀봉된다. 기판 위에서 개별적으로 준비된 단일 결정 반도체 막 또는 다결정 반도체 막을 사용하여 형성되는 신호선 구동 회로(4003)가 상기 제 1 기판(4001) 위에 상기 씰재(4005)에 의해 둘러싸여진 상기 영역과 상이한 영역에 장착된다.
개별적으로 형성되는 상기 구동 회로의 상기 접속 방법에 대한 특별한 제한은 없으며, COG 방법, 배선 결합 방법, TAB 방법 등이 사용될 수 있다는 것을 주의하자. 도 11a1은 상기 신호선 구동 회로(4003)가 COG 방법에 의해 장착되는 일 에를 도시한다. 도 11a2는 상기 신호선 구동 회로(4003)가 TAB 방법에 의해 장착되는 일 예를 도시한다.
상기 제 1 기판(4001) 위에 제공된 상기 화소부(4002) 및 상기 주사선 구동 회로(4004)는 복수의 트랜지스터들을 포함한다. 도 11b는 일 예로서 상기 화소부(4002)에 포함된 상기 트랜지스터(4010) 및 상기 주사선 구동 회로(4004)에 포함된 상기 트랜지스터(4011)를 도시한다. 절연층들(4020, 4021)이 상기 트랜지스터(4010) 위에 제공되며, 절연층(4021)은 상기 트랜지스터(4011) 위에 제공된다. 상기 절연층(4020)은 상기 트랜지스터(4011)의 게이트 절연층으로서 기능한다.
도전층(4042)은 상기 화소부에서의 상기 트랜지스터(4010)에서 상기 산화물 반도체 층의 상기 채널 형성 영역과 중첩하는 상기 절연층(4020)의 일부 위에 제공된다. 상기 도전층(4042)은 상기 산화물 반도체 층의 상기 채널 형성 영역과 중첩하는 상기 위치에 제공되며, 그에 의해 상기 BT 테스트 전 및 후에 상기 트랜지스터(4010)의 임계 전압에서의 변화량은 감소될 수 있다. 상기 도전층(4042)의 상기 전위는 상기 트랜지스터(4010)의 게이트 전극층의 것과 동일하거나 또는 상이할 수 있다. 상기 도전층(4042)은 또한 제 2 게이트 전극층으로서 기능할 수 있다. 또한, 상기 도전층(4042)의 상기 전위는 GND 또는 0 V일 수 있거나, 또는 상기 도전층(4042)은 플로팅 상태에 있을 수 있다. 상기 도전층(4042)은 상기 트랜지스터(4011)의 게이트 전극층과 동일한 재료 및 동일한 단계를 사용하여 형성될 수 있다.
상기 트랜지스터들(4010, 4011)로서, 각각이 산화물 반도체 층으로서 In-Ga-Zn-O-계 막을 포함하는, 실시형태 1 또는 실시형태 2에 기술된 매우 신뢰성 있는 트랜지스터들이 이용될 수 있다. 이 실시형태에서, 상기 트랜지스터들(4010, 4011)은 n-채널 트랜지스터들이다.
상기 액정 소자(4013)에 포함된 화소 전극층(4030)은 상기 트랜지스터(4010)에 전기적으로 접속된다. 상기 액정 소자(4013)의 대향 전극층(4031)은 상기 제 2 기판(4006) 위에 형성된다. 상기 화소 전극층(4030), 상기 대향 전극층(4031), 및 상기 액정층(4008)이 서로 중첩하는 부분은 상기 액정 소자(4013)에 대응한다. 상기 화소 전극층(4030) 및 상기 대향 전극층(4031)에는 각각 배향막들로서 기능하는 절연층(4032) 및 절연층(4033)이 제공되며, 상기 액정층(4008)은 상기 절연층들(4032, 4033)을 개재하여 상기 전극층들 사이에 제공된다는 것을 주의하자. 도시되지는 않았지만, 컬러 필터가 상기 제 1 기판(4001) 측 또는 상기 제 2 기판(4006) 측 상에 제공될 수 있다.
상기 제 1 기판(4001) 및 상기 제 2 기판(4006)은 유리, 금속(대표적으로, 스테인레스 스틸), 세라믹들, 또는 플라스틱들로 형성될 수 있다는 것을 주의하자. 플라스틱들로서, FRP(fiberglass-reinforced plastics) 판, PVF(polyvinyl fluoride) 막, 폴리에스테르 막 또는 아크릴 수지막이 사용될 수 있다. 대안적으로, 알루미늄 포일이 PVF 막들 또는 폴리에스테르 막들 사이에 배열되는 구조를 갖는 시트가 사용될 수 있다.
스페이서(4035)는 절연막의 선택적 에칭에 의해 획득된 주상 스페이서(columnar spacer)이며 상기 화소 전극층(4030) 및 상기 대향 전극층(4031) 사이의 거리(셀 갭)를 제어하기 위해 제공된다. 상기 대향 전극층(4031)은 상기 트랜지스터(4010)가 형성되는 상기 기판 위에 형성된 공통 전위선에 전기적으로 접속된다. 상기 대향 전극층(4031) 및 상기 공통 전위선은 상기 공통 접속부를 사용하여 기판들의 쌍 사이에 제공된 도전 입자들을 통해 서로 전기적으로 접속될 수 있다. 상기 도전 입자들은 상기 씰재(4005)에 포함된다는 것을 주의하자.
대안적으로, 배향막이 불필요한 블루상(blue phase)을 나타내는 액정이 사용될 수 있다. 블루상은 액정 위상들 중 하나이며, 이것은 콜레스테릭 액정(cholesteric liquid crystal)의 온도가 증가되는 동안 콜레스테릭 위상이 등방성 위상으로 변하기 직전에 생성되는 액정 위상들 중 하나이다. 상기 블루상은 단지 좁은 범위의 온도 내에서 생성되기 때문에, 5 wt% 이상의 키랄 시약(chiral agent)을 포함한 액정 조성물이 상기 온도 범위를 향상시키도록 상기 액정층(4008)을 위해 사용된다. 블루상을 나타내는 액정 및 키랄 시약을 포함한 상기 액정 조성물은 10μ초 내지 100μ초까지를 포함하는 짧은 응답 시간을 가지며, 선택적으로는 등방성이며, 따라서 배향 처리가 필요하지 않고 시야각 의존성은 작다.
비록 투과성 액정 표시 장치가 이 실시형태에서 일 예로서 기술되었지만, 본 발명은 또한 반사형 액정 표시 장치 또는 반투과성 액정 표시 장치 중 하나에 적용될 수 있다는 것을 주의하자.
편광판이 상기 기판의 외부 표면상에(뷰어 측 상에) 제공되고 표시 소자를 위해 사용된 착색층 및 전극 층은 이 실시형태의 상기 액정 표시 장치에서 상기 기판의 내부 표면상에 제공되지만, 상기 편광판은 상기 기판의 상기 내부 표면상에 제공될 수 있다. 상기 편광판 및 상기 착색층의 적층 구조는 이 실시형태에에서의 것에 제한되지 않으며, 상기 편광판 및 상기 착색층의 재료들 또는 상기 제작 프로세스의 조건들에 의존하여 적절하게 설정될 수 있다. 또한, 블랙 매트릭스로서 기능하는 차광막이 제공될 수 있다.
이 실시형태에서, 트랜지스터로 인한 상기 표면 거칠기를 감소시키고, 상기 트랜지스터의 신뢰성을 향상시키기 위해, 실시형태 1 또는 실시형태 2에서 획득된 상기 트랜지스터들이 보호막 또는 편광 보호막으로서 기능하는 절연층들(상기 절연층들(4020, 4021))로 커버된다. 상기 보호막은 대기에 존재하는 유기 물질, 금속, 및 수분과 같은 오염 불순물들의 진입을 방지하기 위해 제공되며, 바람직하게는 조밀한 막이라는 것을 주의하자. 상기 보호막은 산화 실리콘막, 질화 실리콘막, 산화질화 실리콘막, 질화산화 실리콘막, 산화 알루미늄막, 질화 알루미늄막, 알루미늄 산화질화막, 및 질화 알루미늄 산화막 중 임의의 것을 포함한 단층 구조 또는 적층 구조를 갖도록 스퍼터링 방법에 의해 형성될 수 있다. 상기 보호막이 스퍼터링 방법에 의해 형성되는 일 예가 이 실시형태에서 기술되었지만, 다양한 방법들이 상기 스퍼터링 방법에 대한 제한 없이 이용될 수 있다.
이 실시형태에서, 적층 구조를 가진 상기 절연층(4020)이 보호막으로서 형성된다. 여기에서, 산화 실리콘막은 상기 절연층(4020)의 제 1 층으로서 스퍼터링 방법을 사용하여 형성된다. 상기 보호막으로서 상기 산화 실리콘막의 사용은 상기 소스 및 상기 드레인 전극층들로서 사용되는 알루미늄 막의 힐록을 방지하는 효과를 가진다.
상기 보호막의 제 2 층으로서, 절연층이 형성된다. 여기에서, 질화 실리콘막이 상기 절연층(4020)의 상기 제 2 층으로서, 스퍼터링 방법을 사용하여 형성된다. 상기 보호막으로서 상기 질화 실리콘막의 사용은 나트륨의 이동성 이온 등이 반도체 영역을 들어오는 것으로부터 방지할 수 있으며, 따라서 상기 트랜지스터의 전기 특성들에서의 변화가 억제될 수 있다.
상기 보호막이 형성된 후, 상기 산화물 반도체 층들의 어닐링(300℃ 이상 400℃ 이하)이 수행될 수 있다.
상기 절연층(4021)은 평탄화 절연막으로서 형성된다. 상기 절연층(4021)은 아크릴 수지, 폴리이미드, 벤조사이클로부텐-계 수지, 폴리아미드, 또는 에폭시 수지와 같은 내열성 유기 재료를 사용하여 형성될 수 있다. 이러한 유기 재료들 외에, 저-유전 상수 재료(low-k 재료), 실록산-계 수지, 인 유리(PSG), 인붕소 유리(BPSG) 등을 사용하는 것이 또한 가능하다. 상기 절연층(4021)은 이들 재료들 중 임의의 것을 사용하여 형성된 복수의 절연막들을 적층함으로써 형성될 수 있다.
상기 실록산-계 수지는 시작 재료로서 실록산-계 재료를 사용하여 형성된 Si-O-Si 결합을 포함한 수지에 대응한다는 것을 주의하자. 상기 실록산-계 수지는 유기기(예로서, 알킬기 또는 아릴기) 또는 플루오르기를 치환기로서 포함할 수 있다. 게다가, 상기 유기기는 플루오르기를 포함할 수 있다.
상기 절연층(4021)의 형성 방법은 특정 방법에 제한되지 않으며, 다음 방법이 상기 재료에 의존하여 사용될 수 있다: 스퍼터링 방법, SOG 방법, 스핀 코팅 방법, 디핑 방법, 스프레이 코팅 방법, 액적 토출 방법(잉크젯 방법, 스크린 인쇄, 오프셋 인쇄 등과 같은) 등. 또한, 상기 평탄화 절연층(4021)은 닥터 나이프, 롤 코터, 커튼 코터, 나이프 코터 등으로 형성될 수 있다. 상기 절연층(4021)의 베이킹 단계 및 상기 반도체 층의 어닐링이 결합될 때, 반도체 장치가 효율적으로 제작될 수 있다. 액체 재료의 사용으로 상기 절연층(4021)을 형성하는 경우에, 상기 산화물 반도체 층의 어닐링(300℃ 이상 400℃ 이하)은 베이킹 단계와 동시에 수행될 수 있다. 상기 절연층(4021)의 상기 굽기 단계 및 상기 산화물 반도체 층들의 상기 어닐링이 결합될 때, 반도체 장치가 효율적으로 제작될 수 있다.
상기 화소 전극층(4030) 및 상기 대향 전극층(4031)은 산화 텅스텐을 포함한 산화 인듐, 산화 텅스텐을 포함한 산화 인듐 아연, 산화 티타늄을 포함한 산화 인듐, 산화 티타늄을 포함한 인듐 주석 산화물, 인듐 주석 산화물(이하에서는, ITO로서 불리우는), 산화 인듐 아연, 또는 산화 실리콘이 부가되는 인듐 주석 산화물과 같은 투광성 도전 재료를 사용하여 형성될 수 있다.
대안적으로, 도전성 고 분자(또한, 도전성 폴리머(conductive polymer)로서 불리우는)를 포함한 도전성이 도전성 조성물이 상기 화소 전극층(4030) 및 상기 대향 전극층(4031)을 위해 사용될 수 있다. 상기 도전성 조성물을 사용하여 형성된 상기 화소 전극은 바람직하게는 10000Ω/□ 이하의 시트 저항을 가지며 550 nm의 파장에서 70% 이상의 광 투과성을 가진다. 또한, 상기 도전성 조성물에 포함된 상기 도전성 고분자의 상기 저항도는 바람직하게는 0.1Ω·㎝ 이하이다.
상기 도전성 고 분자로서, 소위 π-전자 공액 도전성 폴리머(π-electron conjugated conductive polymer)가 사용될 수 있다. 예들은 폴리아닐린 및 그 파생물, 폴리피롤 및 그 파생물, 폴리티오펜 및 그 파생물 및 이들 재료들 중 하나 이상의 공중합체(copolymer)이다.
또한, 다양한 신호들 및 전위들이 개별적으로 형성된 상기 신호선 구동 회로(4003), 상기 주사선 구동 회로(4004) 또는 FPC(4018)로부터의 상기 화소부(4002)에 공급된다.
이 실시형태에서, 접속 단자 전극(4015)은 상기 액정 소자(4013)에 포함된 상기 화소 전극층(4030)과 동일한 도전막을 사용하여 형성된다. 단자 전극(4016)은 상기 트랜지스터들(4010, 4011)의 소스 및 드레인 전극층들과 동일한 도전막을 사용하여 형성된다.
상기 접속 단자 전극(4015)은 이방성 도전막(4019)을 통해 상기 FPC(4018)에 포함된 단자에 전기적으로 접속된다.
도 11a1, 도 11a2, 및 도 11b1은 상기 신호선 구동 회로(4003)가 개별적으로 형성되고 상기 기판(4001)상에 장착되는 상기 예를 도시하지만, 그러나 이 실시형태는 이러한 구조에 제한되지 않는다는 것을 주의하자. 상기 주사선 구동 회로는 개별적으로 형성될 수 있으며, 그 후 장착되거나 또는 단지 상기 신호선 구동 회로의 일부 또는 상기 주사선 구동 회로의 일부가 개별적으로 형성되고 그 후 장착될 수 있다.
도 12는 실시형태 1 또는 실시형태 2에 기술된 상기 트랜지스터들이 적용되는 트랜지스터 기판(2600)을 사용하여 반도체 장치로서 형성되는 액정 표시 모듈의 일 예를 도시한다.
도 12는 상기 액정 표시 모듈의 일 예를 도시하며, 여기서 상기 트랜지스터 기판(2600) 및 대향 기판(2601)은 씰재(2602)로 서로 결합되며, 트랜지스터 등을 포함한 화소부(2603), 액정층을 포함한 표시 소자(2604), 착색층(2605) 등이 표시 영역을 형성하기 위해 상기 기판들 사이에 제공된다. 상기 착색층(2605)은 컬러 표시를 수행하기 위해 필요하다. 상기 RGB 시스템에서, 빨간색, 녹색, 및 파란색의 컬러들에 대응하는 착색층들이 각각의 화소들을 위해 제공된다. 편광 판들(2606, 2607) 및 확산 판(2613)이 상기 트랜지스터 기판(2600) 및 상기 대향 기판(2601) 외부에 제공된다. 광원은 냉음극관(2610) 및 반사판(2611)을 포함한다. 회로 보드(2612)는 FPC(2609)에 의해 상기 트랜지스터 기판(2600)의 배선 회로부(2608)에 접속되며 제어 회로 또는 전원 회로와 같은 외부 회로를 포함한다. 상기 편광판 및 상기 액정층은 위상차판(retardation plate)을 개재하여 적층될 수 있다.
상기 액정 표시 모듈을 위해, TN(twisted nematic) 모드, IPS(in-plane-switching) 모드, FFS(fringe field switching) 모드, MVA(multi-domain vertical alignment) 모드, PVA(patterned vertical alignment) 모드, ASM(axially symmetric aligned micro-cell) 모드, OCB(optically compensated birefringence) 모드, FLC(ferroelectric liquid crystal) 모드, AFLC(antiferroelectric liquid crystal) 모드 등이 이용될 수 있다.
상기 프로세스를 통해, 반도체 장치와 같은 매우 신뢰성 있는 액정 표시 패널이 제작될 수 있다.
이 실시형태에서 기술된 상기 구조는 상기 다른 실시형태들에 기술된 상기 구조들 중 임의의 것과 적절하게 결합될 수 있다는 것을 주의하자.
(실시형태 7)
이 실시형태에서, 전자 페이퍼의 일 예가 실시형태 1 또는 실시형태 2에 기술된 상기 트랜지스터들이 적용되는 반도체 장치로서 기술된다.
도 13은 반도체 장치의 일 예로서 활성 매트릭스 전자 페이퍼를 도시한다. 실시형태 1 또는 실시형태 2에 기술된 상기 트랜지스터는 상기 반도체 장치를 위해 사용된 트랜지스터(581)로서 사용될 수 있다. 실시형태 1 또는 실시형태 2에 기술된 상기 트랜지스터는 상기 반도체 장치를 위해 사용된 트랜지스터(581)로서 사용될 수 있다.
도 13에서의 상기 전자 페이퍼는 트위스팅 볼 표시 시스템(twisting ball display system)을 사용한 표시 장치의 일 예이다. 상기 트위스팅 볼 표시 시스템은 각각 검은색 및 흰색으로 착색된 구형의 입자들이 표시 소자를 위해 사용된 전극층들인 제 1 전극층 및 제 2 전극층 사이에 배열되는 방법을 나타내며, 전위 차이가 상기 구형 입자들의 배향을 제어하기 위해 상기 제 1 전극층 및 상기 제 2 전극층 사이에 생성되어, 표시가 수행되도록 한다.
기판(580) 및 기판(596) 사이에 밀봉된 상기 트랜지스터(581)는 보텀-게이트 구조를 가진 트랜지스터이며, 그것의 소스 전극층 및 드레인 전극층은 절연층들(583, 585)에 형성된 개구에서의 제 1 전극층(587)과 접하고, 그에 의해 상기 트랜지스터(581)는 상기 제 1 전극층(587)에 전기적으로 접속된다. 상기 제 1 전극층(587) 및 상기 제 2 전극층(588) 사이에, 각각 흑색 영역(590a), 흰 영역(590b)을 가진 구형 입자들(589), 및 액체로 채워진 상기 영역들 주변의 캐비티(594)가 제공된다. 상기 구형 입자들(589) 주변의 공간은 수지와 같은 충전재(595)로 채워진다.(도 13 참조). 이 실시형태에서, 상기 제 1 전극층(587) 및 상기 제 2 전극층(588)은 각각 화소 전극 및 공통 전극에 대응한다. 상기 제 2 전극층(588)은 상기 트랜지스터(581)와 동일한 기판 위에 제공된 공통 전위선에 전기적으로 접속된다. 실시형태 1 또는 실시형태 2에 기술된 상기 공통 접속 부분들 중 임의의 하나의 사용으로, 상기 제 2 전극층(588) 및 상기 공통 전위선은 상기 기판들의 쌍 사이에 제공된 도전 입자들을 통해 서로 전기적으로 접속된다.
또한, 상기 트위스팅 볼 대신에, 전기영동 소자가 사용될 수 있다. 퉁명 액체의 양전하의 흰색 마이크로입자들 및 음전하의 검은색 마이크로입자들이 캡슐화된 대략 10 ㎛ 이상 200 ㎛ 이하의 직경을 가진 마이크로캡슐이 사용된다. 상기 제 1 전극층 및 상기 제 2 전극층 사이에 제공되는 상기 마이크로캡슐에서, 전계가 상기 제 1 전극층 및 상기 제 2 전극층에 의해 인가될 때, 상기 흰색 마이크로입자들 및 검은색 마이크로입자들은 서로로부터 반대측들로 이동하며, 따라서 흰색 또는 검은색이 표시될 수 있다. 이러한 원리를 이용한 표시 소자는 전기영동 표시 소자이며, 일반적으로 전자 페이퍼로 불리운다. 상기 전기영동 표시 소자는 액정 표시 소자보다 높은 반사도를 가지며, 따라서 보조광이 불필요하고, 전력 소비가 낮으며, 표시부는 어두운 곳에서 인지될 수 있다. 게다가, 전력이 상기 표시부에 공급되지 않을 때조차, 한 번 표시되는 이미지가 유지될 수 있다. 따라서, 표시된 이미지는 표시 기능을 가진 반도체 장치(간단히 표시 장치 또는 표시 장치를 갖춘 반도체 장치로서 불리울 수 있는)가 무선 전파원으로부터 멀어질지라도 저장될 수 있다.
상기 프로세스를 통해, 반도체 장치로서 매우 신뢰성 있는 전자 페이퍼가 제작될 수 있다.
이 실시형태에서 기술된 상기 구조는 상기 다른 실시형태들에 기술된 상기 구조들 중 임의의 것과 적절하게 결합될 수 있다는 것을 주의하자.
(실시형태 8)
이 실시형태에서, 발광 표시 장치의 일 예가 실시형태 1 또는 실시형태 2에 기술된 상기 트랜지스터들이 적용되는 반도체 장치로서 기술될 것이다. 전계 발광을 이용한 발광 소자가 상기 표시 장치에 포함된 표시 소자로서 여기에 기술될 것이다. 전계 발광을 이용한 발광 소자들은 발광 재료가 유기 화합물인지 또는 무기 화합물인지 여부에 따라 분류된다. 일반적으로, 전자는 유기 EL 소자로서 불리우며, 후자는 무기 EL 소자로서 불리운다.
유기 EL 소자에서, 발광 소자로의 전압의 인가에 의해, 전자들 및 홀들은 한 쌍의 전극들로부터 발광 유기 화합물을 포함한 층, 및 전류들로 개별적으로 주입된다. 그 후, 상기 캐리어들(전자들 및 홀들)은 재결합하여, 상기 발광 유기 화합물이 여기되도록 한다. 그 후, 발광은 상기 발광 유기 화합물이 상기 여기 상태로부터 접지 상태로 리턴할 때 야기된다. 이러한 메커니즘으로 인해, 이러한 발광 소자는 전류-여기 발광 소자로서 불리운다.
상기 무기 EL 소자들은 그것들의 소자 구조들에 따라, 분산-형 무기 EL 소자 및 박막 무기 EL 소자로 분류된다. 분산-형 무기 EL 소자는 발광 재료의 입자들이 바인더(binder)로 분산되는 발광 층을 가지며, 그것의 발광 메커니즘은 도너 레벨 및 억셉터 레벨을 이용하는 도너-억셉터 재결합 형 발광이다. 박막 무기 EL 소자는 발광층이 유전층들 사이에 배열되는 구조를 가지며, 이것은 또한 전극들 사이에 배열되고, 그것의 발광 메커니즘은 금속 이온들의 내각 전자 천이를 이용한 국재형 발광이다. 이 실시형태에서는 발광 소자로서 유기 EL 소자를 이용하는 설명이 이루어진다.
도 14는 디지털 시간 계조 구동이 본 발명이 적용되는 상기 반도체 소자의 일 예로서 이용될 수 있는 화소 구성의 일 예를 도시한다.
디지털 시간 계조 구동이 적용될 수 있는 화소의 구성 및 동작이 기술될 것이다. 하나의 화소가 실시형태 1 또는 실시형태 2에 기술된 두 개의 n-채널 트랜지스터들을 포함하는 일 예가 여기에 설명되며, 그 각각에서 산화물 반도체 층(In-Ga-Zn-O-계 막)은 채널 형성 영역을 위해 사용된다.
화소(6400)는 스위칭 트랜지스터(6401), 구동 트랜지스터(6402), 발광 소자(6404), 및 용량 소자(6403)를 포함한다. 상기 스위칭 트랜지스터(6401)에서, 그것의 게이트는 주사선(6406)에 접속되고, 그것의 제 1 전극(소스 및 드레인 전극들 중 하나)은 신호선(6405)에 접속되며, 그것의 제 2 전극(상기 소스 및 드레인 전극들 중 다른 하나)은 상기 구동 트랜지스터(6402)의 게이트에 접속된다. 상기 구동 트랜지스터(6402)에서, 그것의 상기 게이트는 상기 용량 소자(6403)를 통해 전원선(6407)에 접속되고, 그것의 제 1 전극은 상기 전원선(7407)에 접속되며, 그것의 제 2 전극은 상기 발광 소자(6404)의 제 1 전극(화소 전극)에 접속된다. 상기 발광 소자(6404)의 제 2 전극은 공통 전극(6408)에 대응한다. 상기 공통 전극(6408)은 동일한 기판 위에 제공된 공통 전위선에 전기적으로 접속되며, 상기 접속부가 공통 접속부로서 사용될 수 있다.
상기 발광 소자(6404)의 상기 제 2 전극(공통 전극(6408))은 저전원 전위로 설정된다는 것을 주의하자. 상기 저전원 전위는 상기 전원선(6407) 상에서 설정되는 고전원 전위를 참조하여 저전원 전위 < 고전원 전위를 만족시키는 전위이다. 상기 저전원 전위로서, 예를 들면, GND, 0 V 등이 이용될 수 있다. 상기 고전원 전위 및 상기 저전원 전위 간의 차이는 전류가 상기 발광 소자(6404)를 통해 흐르도록 상기 발광 소자(6404)에 인가되며, 그에 의해 상기 발광 소자(6404)는 광을 방출한다. 따라서, 각각의 전위는 상기 고전원 전위 및 상기 저전원 전위 간의 차이가 상기 발광 소자(6404)의 순방향 임계 전압보다 크거나 동일하다.
상기 구동 트랜지스터(6402)의 상기 게이트 용량은 상기 용량 소자(6403)에 대한 대체물로서 사용되며, 상기 용량 소자(6403)는 생략될 수 있다. 상기 구동 트랜지스터(6402)의 상기 게이트 용량은 상기 채널 영역 및 상기 게이트 전극 사이에 형성될 수 있다.
전압-입력 전압 구동 방법을 사용하는 경우에, 비디오 신호는 상기 구동 트랜지스터(6402)가 충분히 턴 온되고 턴 오프되는 두 개의 상태들 중 하나에 있도록 상기 구동 트랜지스터(6402)의 상기 게이트에 입력된다. 즉, 상기 구동 트랜지스터(6402)는 선형 영역에서 동작하며, 따라서 상기 전원선(6407)의 전압보다 높은 전압이 상기 구동 트랜지스터(6402)의 상기 게이트에 인가된다. 다음보다 높거나 동일한 전압이 상기 신호선(6405)에 인가된다는 것을 주의하자: 전원선 전압 + 상기 구동 트랜지스터(6402)의 Vth.
디지털 시간 계조 구동 대신에 아날로그 계조 구동을 수행하는 경우에, 도 14와 동일한 화소 구성이 신호 입력을 변경함으로써 이용될 수 있다.
아날로그 계조 구동을 수행하는 경우에, 다음의 것보다 높거나 동일한 전압이 상기 구동 트랜지스터(6402)의 상기 게이트에 인가된다: 상기 발광 소자(6404)의 순방향 전압 + 상기 구동 트랜지스터(6402)의 Vth. 상기 발광 소자(6404)의 순방향 전압은 원하는 휘도를 획득하기 위한 전압을 나타내며, 적어도 순방향 임계 전압을 포함한다. 상기 구동 트랜지스터(6402)가 포화 영역에서 동작할 수 있게 하는 비디오 신호의 입력에 의해, 상기 발광 소자(6404)에 전류를 공급하는 것이 가능하다. 상기 구동 트랜지스터(6402)가 상기 포화 영역에서 동작할 수 있도록, 상기 전원선(6407)의 전위는 상기 구동 트랜지스터(6402)의 게이트 전위보다 높게 설정된다. 아날로그 비디오 신호가 사용될 때, 상기 비디오 신호에 따라 상기 발광 소자(6404)에 전류를 공급하고 아날로그 계조 구동을 수행하는 것이 가능하다.
상기 화소 구성은 도 14에 도시된 것에 제한되지 않는다는 것을 주의하자. 예를 들면, 도 14에 도시된 상기 화소는 스위치, 저항기, 용량 소자, 트랜지스터, 로직 회로 등을 더 포함할 수 있다.
다음으로, 상기 발광 소자의 구조들은 도 15a 내지 도 15c를 참조하여 기술될 것이다. 화소의 단면 구조가 일 예로서 n-채널 구동 트랜지스터를 취함으로써 기술될 것이다. 각각 도 15a, 도 15b, 도 15c에 도시된 반도체 소자들을 위해 사용된 구동 트랜지스터들인 트랜지스터(7001), 트랜지스터(7011), 및 트랜지스터(7021)는 실시형태 1 또는 실시형태 2에 기술된 상기 트랜지스터의 것과 유사한 방식으로 제작될 수 있으며, 산화물 반도체 층으로서 In-Ga-Zn-O-계 막을 각각 포함한 매우 신뢰성 있는 트랜지스터들이다.
상기 발광 소자로부터 방출된 광을 추출하기 위해, 상기 애노드 및 상기 캐소드 중 적어도 하나가 광을 투과하도록 요구된다. 트랜지스터 및 발광 소자가 기판 위에 형성된다. 발광 소자는 광이 상기 기판에 대향하는 상기 표면을 통해 추출되는 상면 사출 구조, 상기 기판측 상에서의 상기 표면을 통해 추출되는 하면 사출 구조, 또는 상기 기판에 대향하는 상기 기판 및 상기 기판 측 상의 상기 표면을 통해 추출되는 양면 사출 구조를 가질 수 있다. 본 발명의 상기 화소 구성은 이들 방출 구조들 중 임의의 것을 가진 발광 소자에 적용될 수 있다.
하면 사출 구조를 가진 발광 소자가 도 15a를 참조하여 기술될 것이다.
도 15a는 상기 구동 트랜지스터(7011)가 n-형이고 광이 발광 소자(7012)에서 제 1 전극(7013) 측으로 방출되는 경우에서의 화소에 대한 단면도이다. 도 15a에서, 상기 발광 소자(7012)의 상기 제 1 전극(7013)은 상기 구동 트랜지스터(7011)의 드레인 전극층에 전기적으로 접속되는 투광성 도전막(7017) 위에 형성되며, EL 층(7014) 및 제 2 전극(7015)은 상기 제 1 전극(7013) 위에 순서대로 적층된다.
상기 투광성 도전막(7017)으로서, 산화 텅스텐을 포함한 산화 인듐, 산화 텅스텐을 포함한 산화 인듐 아연, 산화 티타늄을 포함한 산화 인듐, 산화 티타늄을 포함한 인듐 주석 산화물, 산화 실리콘이 부가되는 인듐 주석 산화물, 산화 인듐 아연, 또는 인듐 주석 산화물의 막과 같은 투광성 도전막이 사용될 수 있다.
상기 발광 소자의 상기 제 1 전극(7013)은 다양한 재료들을 사용하여 형성될 수 있다. 예를 들면, 상기 제 1 전극(7013)이 캐소드로서 사용되는 경우에, 낮은 일함수를 가진 재료, 바람직하게는 예를 들면, Li 또는 Cs와 같은 알칼리 금속, Mg, Ca, 또는 Sr과 같은 알칼리 토금속, 이들(Mg: Ag, Al: Li 등) 중 임의의 것을 포함한 합금, Yb 또는 Er 등과 같은 희토류 금속이 사용된다. 도 15a에서, 상기 제 1 전극(7013)의 두께는 상기 제 1 전극이 광을 투과하도록 한다(바람직하게는, 대략 5 nm 내지 30 nm). 예를 들면, 20 nm의 두께를 가진 알루미늄 막이 상기 제 1 전극(7013)을 위해 사용된다.
상기 투광성 도전막 및 상기 알루미늄 막은 적층될 수 있고 그 후 선택적으로 에칭되어, 상기 투광성 도전막(7017) 및 상기 제 1 전극(7013)이 형성될 수 있다는 것을 주의하자. 이 경우에, 상기 에칭은 바람직하게는 동일한 마스크를 사용하여 수행될 수 있다.
격벽(7019)은 보호 절연층(7035) 및 절연층(7032)에 형성되고 상기 드레인 전극층에 도달하는 콘택트 홀에서의 상기 투광성 도전막(7017) 상에서 형성된다. 상기 제 1 전극(7013)의 상기 주변부는 격벽으로 커버될 수 있다는 것을 주의하자. 상기 격벽(7019)은 폴리이미드, 아크릴 수지, 폴리아미드, 또는 에폭시 수지와 같은 유기 수지막, 무기 절연막, 또는 유기 폴리실록산을 사용하여 형성된다. 상기 격벽(7019)은 상기 개구의 측벽이 연속 곡률을 가진 경사진 표면으로서 형성되도록 상기 제 1 전극(7013) 위에 개구를 갖도록 감광성 수지 재료를 사용하여 형성되는 것이 특히 바람직하다. 감광성 수지 재료가 상기 격벽(7019)을 위해 사용되는 경우에, 레지스트 마스크를 형성하는 단계는 생략될 수 있다.
상기 제 1 전극(7013) 및 상기 격벽(7019) 위에 형성된 상기 EL 층(7014)은 그것이 적어도 하나의 발광층을 포함하는 한 단일층 또는 적층된 복수의 층들을 사용하여 형성될 수 있다. 상기 EL 층(7014)이 복수의 층들을 사용하여 형성될 때, 상기 EL 층(7014)은 캐소드로서 기능하는 상기 제 1 전극(7013) 위에 전자-주입 층, 전자-수송 층, 발광층, 홀-수송층, 및 홀-주입층을 순서대로 적층함으로써 형성된다. 이들 층들 모두가 제공될 필요가 있는 것은 아니라는 것을 주의하자.
상기 적층 순서는 상기 적층 순서에 제한되지 않는다. 상기 제 1 전극(7013)은 애노드로서 기능할 수 있으며, 홀-주입층, 홀-수송층, 발광층, 전자-수송층, 및 전자-주입층은 상기 제 1 전극(7013) 위에 순서대로 적층될 수 있다. 그러나, 전력 소비가 비교될 때, 상기 제 1 전극(7013)은 캐소드로서 기능하며, 전자-주입층, 전자-수송층, 발광층, 홀-수송층, 및 홀-주입층이 상기 제 1 전극(7013) 위에 순서대로 적층되는 것이 바람직한데, 이는 상기 구동 회로부에서의 전압의 증가가 억제될 수 있고 전력 소비가 감소될 수 있기 때문이다.
상기 EL 층(7014) 위에 형성된 상기 제 2 전극(7015)으로서, 다양한 재료들이 이용될 수 있다. 예를 들면, 상기 제 2 전극(7015)이 애노드로서 사용되는 경우에, 바람직하게는 ZrN, Ti, W, Ni, Pt 또는 Cr과 같은 높은 일함수를 가진 재료; 또는 ITO, IZO, 또는 ZnO와 같은 투광성 도전 재료가 사용된다. 차광막(7016)이 예를 들면, 광을 차단하는 금속, 광을 반사하는 금속 등을 사용하여 상기 제 2 전극(7015) 위에 형성된다. 이 실시형태에서, ITO 막은 상기 제 2 전극(7015)을 위해 사용되며, Ti 막이 상기 차광막(7016)을 위해 사용된다.
상기 발광 소자(7012)는 발광층을 포함하는 상기 EL 층(7014)이 상기 제 1 전극(7013) 및 상기 제 2 전극(7015) 사이에 제공되는 영역에 대응한다. 도 15a에 도시된 상기 소자 구조의 경우에, 화살표로 표시된 바와 같이, 광이 상기 발광 소자(7012)에서 상기 제 1 전극(7013)으로 방출된다.
도 15a에서, 상기 발광 소자(7012)부터 방출된 광은 컬러 필터(7033), 상기 절연층(7032), 산화물 절연층(7031), 게이트 절연층(7030), 및 기판(7010)을 통과하며, 그 후 방출된다는 것을 주의하자.
상기 컬러 필터층(7033)은 잉크-젯 방법, 인쇄 방법, 포토리소그래피 기술을 사용한 에칭 방법 등과 같은 액적 토출 방법에 의해 형성된다.
상기 컬러 필터층(7033)은 오버코트 층(7034)으로 커버되며, 또한 보호 절연층(7035)으로 커버된다. 얇은 두께를 가진 상기 오버코트 층(7034)은 도 15a에 도시되지만, 상기 오버코트 층(7034)은 아크릴 수지와 같은 수지 재료를 사용하여 형성되고 상기 컬러 필터층(7033)으로 인해 불균일함을 가진 표면을 평탄화하는 기능을 가진다는 것을 주의하자.
다음으로, 양면 사출 구조를 가진 발광 소자가 도 15b를 참조하여 기술될 것이다.
도 15b에서, 발광 소자(7022)의 제 1 전극(7023)은 상기 구동 트랜지스터(7021)의 드레인 전극층에 전기적으로 접속되는 투광성 도전막(7027) 위에 형성되며, EL 층(7024) 및 제 2 전극(7025)이 상기 제 1 전극(7023) 위에 순서대로 적층된다.
상기 투광성 도전막(7027)을 위해, 산화 텅스텐을 포함한 산화 인듐, 산화 텅스텐을 포함한 산화 인듐 아연, 산화 티타늄을 포함한 산화 인듐, 산화 티타늄을 포함한 인듐 주석 산화물, 인듐 주석 산화물, 산화 인듐 아연, 산화 실리콘이 부가되는 인듐 주석 산화물 등의 투광성 도전막이 사용될 수 있다.
상기 제 1 전극(7023)은 다양한 재료들을 사용하여 형성될 수 있다. 예를 들면, 상기 제 1 전극(7023)이 캐소드로서 사용되는 경우에, 낮은 일함수를 가진 재료, 상세하게는 Li 또는 Cs와 같은 알칼리 금속; Mg, Ca, 또는 Sr과 같은 알칼리 토금속; 이들(Mg: Ag, Al: Li 등) 중 임의의 것을 포함한 합금; Yb 또는 Er과 같은 희토류 금속 등이 바람직하다. 이 실시형태에서, 상기 제 1 전극(7023)은 캐소드로서 사용되며, 상기 제 1 전극(7023)은 상기 제 1 전극(7023)이 광을 투과할 수 있도록 두께(바람직하게는, 대략 5 nm 내지 30 nm)로 형성된다. 예를 들면, 20-nm 두께의 알루미늄 막이 상기 캐소드로서 사용된다.
상기 투광성 도전막 및 상기 알루미늄 막은 적층될 수 있으며, 그 후 선택적으로 에칭되어, 상기 투광성 도전막(7027) 및 상기 제 1 전극(7023)이 형성될 수 있도록 한다는 것을 주의하자. 상기 경우에, 에칭은 바람직하게는, 동일한 마스크를 사용하여 수행될 수 있다.
격벽(7029)은 보호 절연층(7045) 및 절연층(7042)에 형성되는 콘택트 홀에서의 상기 투광성 도전막(7027) 상에서 형성되며 상기 드레인 전극층에 도달한다. 상기 제 1 전극(7023)의 상기 주변부는 격벽으로 커버될 수 있다는 것을 주의하자. 상기 격벽(7029)은 폴리이미드, 아크릴 수지, 폴리아미드, 또는 에폭시 수지와 같은 유기 수지막; 무기 절연막; 또는 유기 폴리실록산을 사용하여 형성된다. 상기 격벽(7029)은 상기 개구의 측벽이 연속 곡률을 갖는 경사진 표면으로서 형성되도록 상기 제 1 전극(7023) 위에 개구를 갖도록 감광성 수지 재료를 사용하여 형성된다는 것이 특히 바람직하다. 감광성 수지 재료가 상기 격벽(7029)을 위해 사용되는 경우에, 레지스트 마스크를 형성하는 단계가 생략될 수 있다.
상기 제 1 전극(7023) 및 상기 격벽(7029) 위에 형성된 상기 EL 층(7024)은 그것이 적어도 하나의 발광층을 포함하는 한 단층 또는 복수의 층들 중 하나를 사용하여 형성될 수 있다. 상기 EL 층(7024)이 복수의 층들을 사용하여 형성될 때, 캐소드로서 기능하는 상기 제 1 전극(7023) 위에 상기 EL 층(7024)은 전자-주입층, 전자-수송층, 발광층, 홀-수송층, 및 홀 주입층을 순서대로 적층함으로써 형성된다. 이들 층들 모두가 제공될 필요가 있는 것은 아니라는 것을 주의하자.
상기 적층 순서는 상기에 제한되지 않는다. 상기 제 1 전극(7023)은 애노드로서 사용될 수 있으며, 홀-주입층, 홀-수송층, 발광층, 전자-수송층, 및 전자-주입층이 상기 애노드 위에 순서대로 적층될 수 있다. 그러나, 보다 낮은 전력 소비를 위해, 상기 제 1 전극(7023)은 캐소드로서 사용되고 전자-주입층, 전자-수송층, 발광층, 홀-수송층, 및 홀-주입층이 상기 캐소드 위에 이러한 순서로 적층되는 것이 바람직하다.
게다가, 상기 EL 층(7024) 위에 형성된 상기 제 2 전극(7025)은 다양한 재료들을 사용하여 형성될 수 있다. 예를 들면, 상기 제 2 전극(7025)이 애노드로서 사용될 때, 높은 일함수를 가진 재료 또는 ITO, IZO, 또는 ZnO와 같은 투명한 도전 재료가 바람직하다. 이 실시형태에서, 상기 제 2 전극(7025)은 산화 실리콘을 포함한 ITO 막을 사용하여 형성되며 애노드로서 사용된다.
상기 발광 소자(7022)는 발광층을 포함한 상기 EL 층(7024)이 상기 제 1 전극(7023) 및 상기 제 2 전극(7025) 사이에 제공되는 영역에 대응한다. 도 15b에 도시된 상기 소자 구조의 경우에, 상기 발광 소자(7022)로부터 방출된 광은 화살표들에 의해 표시된 바와 같이 상기 제 2 전극(7025) 측 및 상기 제 1 전극(7023) 측 모두에 방출된다.
도 15b에서, 상기 발광 소자(7022)로부터 상기 제 1 전극(7023) 측에 방출된 광은 컬러 필터 층(7043), 상기 절연층(7042), 산화물 절연층(7041), 게이트 절연층(7040), 및 기판(7020)을 통과하며 그 후 방출된다.
상기 컬러 필터층(7043)은 잉크-젯 방법, 인쇄 방법, 포토리소그래피 기술을 이용한 에칭 방법 등과 같은 액적 토출 방법에 의해 형성된다.
상기 컬러 필터층(7043)은 오버코트 층(7044)으로 커버되며, 또한 보호 절연층(7045)으로 커버된다.
양면 사출 구조를 가진 발광 소자가 사용되고 풀 컬러 표시가 표시 표면들 모두에서 수행될 때, 상기 제 2 전극(7025) 측으로부터의 광은 상기 컬러 필터층(7043)을 통과하지 않으며, 그러므로 또 다른 컬러 필터층이 제공된 실링 기판이 바람직하게는 상기 제 2 전극(7025) 위에 제공된다는 것을 주의하자.
다음으로, 상면 사출 구조를 가진 발광 소자가 도 15c를 참조하여 기술된다.
도 15c는 구동 트랜지스터인 상기 트랜지스터(7001)가 n-형 트랜지스터이고, 광이 발광 소자(7002)로부터 제 2 전극(7005) 측으로 방출되는 경우에서의 화소의 단면도이다. 도 15c에서, 상기 발광 소자(7002)의 제 1 전극(7003)은 상기 구동 트랜지스터(7001)의 상기 드레인 전극층에 전기적으로 접속되도록 형성되며, EL 층(7004) 및 상기 제 2 전극(7005)은 상기 제 1 전극(7003) 위에 이러한 순서로 적층된다.
상기 제 1 전극(7003)은 다양한 재료들을 사용하여 형성될 수 있다. 예를 들면, 상기 제 1 전극(7003)이 캐소드로서 사용되는 경우에, 낮은 일함수를 가진 재료, 바람직하게는 예를 들면, Li 또는 Cs와 같은 알칼리 금속, Mg, Ca, 또는 Sr과 같은 알칼리 토금속, 이들(Mg: Ag, Al: Li, 등) 중 임의의 것을 포함한 합금, Yb 또는 Er 등과 같은 희토류 금속이 사용된다.
격벽(7009)은 보호 절연층(7052) 및 절연층(7055)에 형성되는 콘택트 홀에서의 상기 제 1 전극(7003) 상에 형성되며 상기 드레인 전극층에 도달한다. 상기 제 1 전극(7013)의 상기 주변부는 격벽으로 커버될 수 있다는 것을 주의하자. 상기 격벽(7029)은 폴리이미드, 아크릴 수지, 폴리아미드, 또는 에폭시 수지와 같은 유기 수지막; 무기 절연막; 또는 유기 폴리실록산을 사용하여 형성된다. 상기 격벽(7009)은 상기 개구의 측벽이 연속 곡률을 갖는 경사진 표면으로서 형성되도록 상기 제 1 전극(7003) 위에 개구를 갖도록 감광성 수지 재료를 사용하여 형성된다는 것이 특히 바람직하다. 감광성 수지 재료가 상기 격벽(7009)을 위해 사용되는 경우에, 레지스트 마스크를 형성하는 단계가 생략될 수 있다.
상기 제 1 전극(7003) 및 상기 격벽(7009) 위에 형성된 상기 EL 층(7004)은 그것이 적어도 하나의 발광층을 포함하는 한 단층 또는 복수의 층들 중 하나를 사용하여 형성될 수 있다. 상기 EL 층(7004)이 복수의 층들을 사용하여 형성될 때, 캐소드로서 기능하는 상기 제 1 전극(7003) 위에 상기 EL 층(7004)은 전자-주입층, 전자-수송층, 발광층, 홀-수송층, 및 홀 주입층을 순서대로 적층함으로써 형성된다. 이들 층들 모두가 제공될 필요가 있는 것은 아니라는 것을 주의하자.
상기 적층 순서는 상기 적층 순서에 제한되지 않으며, 홀-주입층, 홀-수송층, 발광층, 전자-수송층, 및 전자-주입층이 애노드로서 사용된 상기 제 1 전극(7003) 위에 상기 순서로 적층될 수 있다.
도 15c에서, 홀-주입층, 홀-수송층, 발광층, 전자-수송층, 및 전자-주입층은 Ti 막, 알루미늄 막, 및 Ti 막이 상기 순서로 적층되는 적층 막 위에 이러한 순서로 적층되며, 그 위에, Mg:Ag 합금 박막 및 ITO의 적층이 형성된다.
그러나, 상기 트랜지스터(7001)가 n-형인 경우에, 홀-주입층, 홀-수송층, 발광층, 전자-수송층, 및 전자-주입층은 상기 제 1 전극(7003) 위에 상기 순서로 적층되는 것이 바람직한데, 이는 상기 구동 회로에서 상기 전압의 증가가 억제될 수 있고 전력 소비가 감소될 수 있기 때문이다.
상기 제 2 전극(7005)은 광을 투과할 수 있는 투광성 도전 재료를 사용하여 형성되며, 예를 들면, 산화 텅스텐을 포함한 산화 인듐, 산화 텅스텐을 포함한 산화 인듐 아연, 산화 티타늄을 포함한 산화 인듐, 산화 티타늄을 포함한 인듐 주석 산화물, 인듐 주석 산화물, 산화 인듐 아연, 또는 산화 실리콘이 부가되는 인듐 주석 산화물 등의 투광성 도전막이 사용될 수 있다.
상기 발광 소자(7002)는 상기 EL 층(7004)이 상기 제 1 전극(7003) 및 상기 제 2 전극(7005) 사이에 제공되는 영역에 대응한다. 도 15c에 도시된 상기 화소의 경우에, 광은 화살표에 의해 표시된 바와 같이 상기 발광 소자(7002)로부터 상기 제 2 전극(7005) 측으로 방출된다.
평탄화 절연층(7053)이 폴리이미드, 아크릴 수지, 벤조사이클로부텐, 폴리아미드, 또는 에폭시 수지와 같은 수지 재료를 사용하여 형성될 수 있다. 이러한 수지 재료들 외에, 저-유전 상수 재료(low-k 재료), 실록산-계 수지, PSG(인 유리), BPSG(인붕소 유리) 등을 사용하는 것이 또한 가능하다. 상기 평탄화 절연층은 이들 재료들로 형성된 복수의 절연막들을 적층함으로써 형성될 수 있다. 상기 평탄화 절연층(7053)을 형성하기 위한 방법에 대한 특별한 제한은 없으며, 상기 평탄화 절연층(7053)은 스퍼터링 방법, SOG 방법, 스핀 코팅, 딥 코팅, 스프레이 코팅, 또는 액적 토출 방법(잉크젯 방법, 스크린 인쇄, 오프셋 인쇄 등과 같은)과 같은 방법, 또는 닥터 나이프, 롤 코터, 커튼 코터, 또는 나이프 코터와 같은 툴(장비)을 사용하여, 상기 재료에 의존하여 형성될 수 있다.
도 15c의 상기 구조에서, 풀 컬러 표시가 수행될 때, 예를 들면, 상기 발광 소자(7002)가 녹색 발광 소자로서 사용되고, 인접한 발광 소자들 중 하나가 빨간색 발광 소자로서 사용되며, 다른 것이 파란색 발광 소자로서 사용된다. 대안적으로, 풀 컬러 표시가 가능한 발광 표시 장치는, 세 종류들의 발광 소자들 외에 흰색 발광 소자들을 포함하는 네 종류들의 발광 소자들을 사용하여 제작될 수 있다.
도 15c의 상기 구조에서, 풀 컬러 표시가 가능한 발광 표시 장치는 배열되는 복수의 발광 소자들의 모두가 흰색 발광 소자들이고, 컬러 필터 등을 가진 실링 기판이 상기 발광 소자(7002) 상에 배열되는 방식으로 제작될 수 있다. 흰색과 같은 단일 컬러의 광을 나타내는 재료가 형성될 수 있으며, 컬러 필터 또는 컬러 변환층과 결합되며, 그에 의해 풀 컬러 표시가 수행될 수 있다.
말할 필요도 없이, 단색 광의 표시가 또한 수행될 수 있다. 예를 들면, 조명 장치는 흰색 발광을 사용하여 형성될 수 있거나, 또는 영역-컬러 발광 장치가 단일 컬러 발광을 사용하여 형성될 수 있다.
필요하다면, 원편광 판을 포함한 편광막과 같은 광 막이 제공될 수 있다.
비록 유기 EL 소자가 여기에서 발광 소자로서 기술되었지만, 무기 EL 소자가 또한 발광 소자로서 제공될 수 있다.
상기 예에는 발광 소자(구동 트랜지스터)의 구동을 제어하는 트랜지스터가 발광 소자에 전기적으로 접속되었음이 기술되지만, 전류 제어를 위한 트랜지스터가 상기 구동 트랜지스터 및 상기 발광 소자 사이에 접속되는 구조가 이용될 수 있다.
이 실시형태에서 기술된 반도체 장치는 도 15a 내지 도 15c에 도시된 상기 구조에 제한되지 않으며, 본 발명의 기술적 사상에 기초하여 다양한 방식들로 변경될 수 있다.
다음으로, 실시형태 1 또는 실시형태 2에 기술된 상기 트랜지스터들이 적용되는 반도체 장치의 일 실시형태인 발광 표시 패널(또한 발광 패널로서 불리우는)의 외관 및 단면이 도 16a 및 도 16b를 참조하여 기술될 것이다. 도 16a는 트랜지스터 및 발광 소자가 씰재로 제 1 기판 및 제 2 기판 사이에서 밀봉되는 패널의 평면도이다. 도 16b는 도 16a의 선(H-I)을 따라 취해진 단면도이다.
씰재(4505)가 제 1 기판(4501) 위에 제공되는, 화소부(4502), 신호선 구동 회로(4503a), 신호선 구동 회로(4503b), 주사선 구동 회로(4504a), 및 주사선 구동 회로(4504b)를 둘러싸도록 제공된다. 게다가, 제 2 기판(4506)은 상기 화소부(4502), 상기 신호선 구동 회로들(4503a, 4503b), 및 상기 주사선 구동 회로들(4505a, 4504b) 위에 제공된다. 따라서, 상기 화소부(4502), 상기 신호선 구동 회로들(4503a, 4503b), 및 상기 주사선 구동 회로들(4505a, 4504b)은 상기 제 1 기판(4501), 상기 씰재(4505), 및 상기 제 2 기판(4506)에 의해 충전재와 함께 밀봉된다. 따라서 표시 장치는 상기 표시 장치가 상기 외부 공기에 노출되지 않도록 보호막(결합막 또는 자외선 경화 수지 막과 같은) 또는 높은 기밀도 및 적은 탈가스를 갖는 커버 재료를 갖고 패키징(밀봉)되는 것이 바람직하다.
상기 제 1 기판(4501) 위에 형성된 상기 화소부(4502), 상기 신호선 구동 회로들(4503a, 4503b), 및 상기 주사선 구동 회로들(4504a, 4504b) 각각은 복수의 트랜지스터들을 포함하며, 상기 화소부(4502)에 포함된 트랜지스터(4510) 및 상기 신호선 구동 회로(4503a)에 포함된 트랜지스터(4509)는 도 16b에서의 일 예로서 도시된다.
상기 트랜지스터들(4509, 4510)의 각각에 대해, 산화물 반도체 층으로서 In-Ga-Zn-O-계 막을 포함하는 실시형태 1 또는 실시형태 2에 기술된 상기 매우 신뢰성 있는 트랜지스터가 이용될 수 있다. 이 실시형태에서, 상기 트랜지스터들(4509, 4510)은 n-채널 트랜지스터들이다.
도전층(4540)이 상기 화소부에서 상기 트랜지스터(4510)의 상기 산화물 반도체 층의 상기 채널 형성 영역과 중첩하는 부분에서 절연층(4544) 위에 제공된다. 상기 도전층(4540)이 상기 산화물 반도체 층의 상기 채널 형성 영역과 중첩하는 부분에 제공될 때, BT 테스트 전 및 후 사이에 상기 트랜지스터(4510)의 임계 전압에서의 시프트의 양은 감소될 수 있다. 상기 도전층(4540)은 상기 트랜지스터(4510)의 상기 게이트 전극층의 것과 동일하거나 또는 상이한 전위를 가질 수 있으며, 제 2 게이트 전극층으로서 기능할 수 있다. 상기 도전층(4540)의 상기 전위는 GND, 0 V이거나 또는 플로팅 상태에 있을 수 있다.
참조 부호(4511)는 발광 소자를 나타내며, 상기 발광 소자(4511)에 포함된 화소 전극인 제 1 전극층(4517)은 상기 트랜지스터(4510)의 소스 전극층 또는 드레인 전극층에 전기적으로 접속된다. 상기 발광 소자(4511)의 상기 구조는, 상기 제 1 전극층(4517), 전계발광층(4512), 및 제 2 전극층(4513)을 포함하는, 이 실시형태에서 기술된 상기 구조에 제한되지 않는다는 것을 주의하자. 상기 발광 소자(4511)의 상기 구조는 광이 상기 발광 소자(4511)로부터 추출되는 방향 등에 의존하여 적절하게 변경될 수 있다.
격벽(4520)은 유기 수지막, 무기 절연막, 또는 유기 폴리실록산을 사용하여 형성된다. 상기 격벽(4520)은 상기 개구의 측벽이 연속 곡률을 가진 경사진 표면으로서 형성되도록 상기 제 1 전극층(4517) 위에 개구를 갖도록 감광성 재료로 형성되는 것이 특히 바람직하다.
상기 전계발광 층(4512)은 단층 또는 적층된 복수의 층들을 사용하여 형성될 수 있다.
보호막은 산소, 수소, 수분, 이산화탄소 등이 상기 발광 소자(4511)에 들어가는 것으로부터 방지하기 위해 상기 제 2 전극층(4513) 및 상기 격벽(4520) 위에 형성될 수 있다. 상기 보호막으로서, 질화 실리콘막, 질화산화 실리콘막, DLC(다이아몬드-형 탄소) 막 등이 형성될 수 있다.
게다가, 다양한 신호들 및 전위들이 FPC(4518a) 및 FPC(4518b)로부터 상기 신호선 구동 회로들(4503a, 4503b), 상기 주사선 구동 회로들(4504a, 4504b) 또는 화소부(4502)에 공급된다.
이 실시형태에서, 접속 단자 전극(4515)이 상기 발광 소자(4511)에 포함된 상기 제 1 전극층(4517)과 동일한 도전막으로부터 형성되며, 단자 전극(4516)은 상기 트랜지스터들(4509, 4510)에 포함된 상기 소스 및 드레인 전극층들과 동일한 도전막으로부터 형성된다.
상기 접속 단자 전극(4515)은 이방성 도전막(4519)을 통해 상기 FPC(4518a)에 포함된 단자에 전기적으로 접속된다.
광이 상기 발광 소자(4511)로부터 추출되는 방향으로 위치된 상기 기판은 투광성을 가질 필요가 있다. 상기 경우에서, 유리 기판, 플라스틱 기판, 폴리에스테르 기판, 또는 아크릴 수지막과 같은 투광성 재료가 사용된다.
상기 충전재(4507)로서, 질소 또는 아르곤과 같은 불활성 가스 외에, 자외선 경화 수지 또는 열경화성 수지가 사용될 수 있다. 예를 들면, PVC(폴리 염화 비닐), 아크릴 수지, 폴리이미드, 에폭시 수지, 실리콘 수지, PVB(폴리 비닐 부티랄), 또는 EVA(에틸렌초산비닐수지)가 사용될 수 있다. 이 실시형태에서, 질소는 상기 충전재로서 사용된다.
또한, 요구된다면, 편광판, 원편광판(타원 편광판을 포함한), 위상차판(λ/4 판 또는 λ/2 판) 또는 컬러 필터와 같은 광 막이 상기 발광 소자의 발광 표면 상에 적절하게 제공될 수 있다. 또한, 상기 편광판 또는 상기 원편광판에는 반사방지막이 제공될 수 있다. 예를 들면, 상기 눈부심을 감소시키기 위해 반사된 광이 상기 표면상에서의 돌출부들 및 오목부들에 의해 확산될 수 있는 눈부심 방지 처리가 수행될 수 있다.
상기 신호선 구동 회로들(4503a, 4503b) 및 상기 주사선 구동 회로들(4504a, 4504b)은 개별적으로 준비된 기판 위에 단결정 반도체 막 또는 다결정 반도체 막을 사용하여 형성된 구동 회로들로서 장착될 수 있다. 대안적으로, 단지 상기 신호선 구동 회로들 또는 그 일부, 또는 단지 상기 주사선 구동 회로들 또는 그 일부만이 개별적으로 형성되고 장착될 수 있다. 이 실시형태는 도 16a 및 도 16b에 도시된 상기 구조에 제한되지 않는다.
상기 프로세스를 통해, 반도체 장치로서 매우 신뢰성 있는 발광 표시 장치(표시 패널)가 제작될 수 있다.
이 실시형태에서 기술된 상기 구조는 상기 다른 실시형태들에 기술된 상기 구조들 중 임의의 것과 적절하게 결합될 수 있다는 것을 주의하자.
(실시형태 9)
실시형태 1 또는 실시형태 2에 기술된 상기 트랜지스터들이 적용되는 반도체 장치가 전자 페이퍼로서 사용될 수 있다. 전자 페이퍼는 그것들이 데이터를 표시할 수 있는 한 다양한 분야들의 전자 기기들을 위해 사용될 수 있다. 에를 들면, 전자 페이퍼는 전자 책 판독기(e-북), 포스터, 기차와 같은 차내 광고, 신용 카드와 같은 다양한 카드들의 표시들 등에 적용될 수 있다. 상기 전자 기기들의 예들은 도 17a, 도 17b 및 도 18에 도시된다.
도 17a는 전자 페이퍼를 사용하여 형성된 포스터(2631)를 도시한다. 광고 매체가 인쇄된 종이인 경우에, 상기 광고는 인력으로 대체되지만, 전자 페이퍼를 사용함으로써, 상기 광고 표시는 단시간에 변화될 수 있다. 또한, 이미지는 표시 악화 없이 안정적으로 표시될 수 있다. 상기 포스터는 데이터를 무선으로 전송하고 수신할 수 있는 구성을 가질 수 있다는 것을 주의하자.
도 17b는 기차와 같은 차내 광고(2632)를 도시한다. 광고 매체가 인쇄된 종이인 경우에, 상기 광고는 인력으로 대체되지만, 그러나, 전자 페이퍼를 사용함으로서, 상기 광고 표시는 많은 인력 없이 단시간에 변화될 수 있다. 또한, 이미지는 표시 악화 없이 안정적으로 표시될 수 있다. 상기 운송 수단에서의 상기 광고는 데이터를 무선으로 전송하고 수신할 수 있는 구성을 가질 수 있다는 것을 주의하자.
도 18은 전자 책 판독기의 일 예를 도시한다. 예를 들면, 전자 책 판독기(2700)는 두 개의 하우징들, 즉 하우징(2701) 및 하우징(2703)을 포함한다. 상기 하우징(2701) 및 상기 하우징(2703)은 상기 전자 책 판독기(2700)가 하나의 축으로서 힌지(hinge)(2711)를 갖고 열리거나 닫혀질 수 있도록 상기 힌지(2711)와 결합된다. 이러한 구조를 가지고, 상기 전자 책 판독기(2700)는 종이 책처럼 동작될 수 있다.
표시부(2705) 및 표시부(2707)는 각각 상기 하우징(2701) 및 상기 하우징(2703)에 내장된다. 상기 표시부(2705) 및 표시부(2707)는 하나의 이미지 또는 상이한 이미지들을 표시할 수 있다. 상기 표시부(2705) 및 상기 표시부(2707)가 상이한 이미지들 표시하는 경우에, 예를 들면, 상기 우측 상의 표시부(도 18에서의 상기 표시부(2705)는 텍스트를 표시할 수 있고 상기 좌측 상의 표시부(도 18에서의 상기 표시부(2707)는 그래픽들을 표시할 수 있다.
도 18은 상기 하우징(2701)이 동작부 등의 설비를 갖춘 일 예를 도시한다. 에를 들면, 상기 하우징(2701)은 전력 스위치(2721), 조작키(2723), 스피커(2725) 등을 갖추고 있다. 상기 조작키(2723)를 갖고, 페이지들이 젖혀질 수 있다. 키보드, 포인팅 장치 등이 상기 하우징의 상기 표시부와 동일한 표면상에 제공될 수 있다는 것을 주의하자. 또한, 외부 접속 단자(이어폰 단자, USB 단자, AC 어댑터 및 USB 케이블과 같은 다양한 케이블들에 접속될 수 있는 단자 등), 기록 매체 삽입부 등이 상기 하우징의 뒷 표면 또는 측 표면상에 제공될 수 있다. 또한, 상기 전자 책 판독기(2700)는 전자 사전의 기능을 가질 수 있다.
상기 전자 책 판독기(2700)는 데이터를 무선으로 전송하고 수신할 수 있는 구성을 가질 수 있다. 원하는 책 데이터 등이 전자 책 서버로부터 무선으로 구매되고 다운로드되는 구조가 이용될 수 있다.
이 실시형태에서 기술된 상기 구조는 상기 다른 실시형태들에 기술된 상기 구조들 중 임의의 것과 적절하게 결합될 수 있다는 것을 주의하자.
(실시형태 10)
실시형태 1 또는 실시형태 2에 기술된 상기 트랜지스터들을 포함한 상기 반도체 장치는 다양한 전자 기기들(게임 기계들을 포함한)에 적용될 수 있다. 이러한 전자 기기들의 예들은 텔레비전 장치(또한 텔레비전 또는 텔레비전 수신기로서 불리우는), 컴퓨터 등의 모니터, 디지털 카메라 또는 디지털 비디오 카메라와 같은 카메라, 디지털 포토 프레임, 이동 전화(또한 셀룰러 전화 또는 이동 전화 장치로서 불리우는), 휴대용 게임 콘솔, 휴대용 정보 단말기, 오디오 재생 장치, 핀볼 기계와 같은 대형 게임 기계 등이다.
도 19a는 텔레비전 장치의 일 예를 도시한다. 텔레비전 장치(9600)에서, 표시부(9603)는 하우징(9601)에 내장된다. 상기 표시부(9603)는 이미지들을 표시할 수 있다. 여기에서, 상기 하우징(9601)은 스탠드(9605)에 의해 지지된다.
상기 텔레비전 장치(9600)는 상기 하우징(9601)의 동작 스위치 또는 별개의 원격 제어기(9610)로 동작될 수 있다. 채널들은 스위칭될 수 있고 볼륨은 상기 원격 제어기(9610)의 조작키들(9609)로 제어될 수 있으며, 그에 의해 상기 표시부(9603)상에 표시된 이미지가 제어될 수 있다. 게다가, 상기 원격 제어기(9610)는 상기 원격 제어기(9610)로부터 출력된 데이터를 표시하기 위한 표시부(9607)를 갖출 수 있다.
상기 텔레비전 장치(9600)는 수신기, 모뎀 등을 갖출 수 있다는 것을 주의하자. 상기 수신기를 갖고, 일반 TV 방송들이 수신될 수 있다. 게다가, 상기 표시 장치가 상기 모뎀을 통해 유선 또는 무선으로 통신 네트워크에 접속될 때, 단-방향(송신기로부터 수신기로) 또는 양-방향(에로서, 송신기 및 수신기 사이에 또는 수신기들 사이에) 정보 통신이 수행될 수 있다.
도 19b는 디지털 포토 프레임의 일 예를 도시한다. 예를 들면, 디지털 포토 프레임(9700)에서, 표시부(9703)가 하우징(9701)에 포함된다. 상기 표시부(9703)는 다양한 이미지들을 표시할 수 있다. 예를 들면, 상기 표시부(9703)는 디지털 카메라 등을 갖고 취해진 이미지 데이터를 표시할 수 있고 보통의 사진 프레임으로서 기능할 수 있다.
상기 디지털 포토 프레임(9700)은 동작부, 외부 접속 단자(USB 단자, USB 케이블과 같은 다양한 케이블들에 접속가능한 단자), 기록 매체 삽입부 등을 갖출 수 있다는 것을 주의하자. 이들 성분들은 상기 표시부와 동일한 표면상에 제공될 수 있지만, 디자인성을 위해 상기 측 표면 또는 뒷 표면상에 그것들을 제공하는 것이 바람직하다. 예를 들면, 디지털 카메라를 갖고 취해진 이미지 데이터를 저장하는 메모리가 상기 디지털 포토 프레임(9700)의 상기 기록 매체 삽입부에 삽입되며, 상기 데이터가 로딩되어, 그에 의해 상기 이미지가 상기 표시부(9703) 상에 표시될 수 있다.
상기 디지털 포토 프레임(9700)은 데이터를 무선으로 송신 및 수신하도록 구성될 수 있다. 무선 통신을 통해, 원하는 이미지가 표시되도록 로딩될 수 있다.
도 20a는 두 개의 하우징들, 상기 휴대용 게임 콘솔이 열려지거나 또는 접혀지도록 연결부(9893)와 접합되는 하우징(9881) 및 하우징(9891)을 포함한 휴대용 게임 콘솔을 도시한다. 표시부(9882) 및 표시부(9883)는 각각 상기 하우징(9881) 및 상기 하우징(9891)에 내장된다. 게다가, 도 20a에 도시된 상기 휴대용 게임 콘솔은 스피커부(9884), 기록 매체 삽입부(9886), LED 램프(9890), 입력 수단(조작키들(9885), 접속 단자(9887), 센서(9888)(힘, 배치, 위치, 속도, 가속, 각속도, 회전수, 거리, 광, 액체, 자성, 온도, 화학 물질, 소리, 시간, 경도, 진동, 냄새, 또는 적외선을 측정하는 기능을 가진), 및 마이크로폰(9889) 등을 갖추고 있다. 말할 필요도 없이, 상기 휴대용 게임 콘솔의 구조는 상기에 제한되지 않으며, 본 발명에 따른 적어도 하나의 반도체 장치를 갖춘 또 다른 구조가 이용될 수 있다. 도 20a에 도시된 상기 휴대용 게임 콘솔은 상기 표시부 상에 그것을 표시하기 위해 기록 매체에 저장된 프로그램 또는 데이터를 판독하는 기능, 및 무선 통신을 통해 또 다른 휴대용 게임 콘솔과 데이터를 공유하는 기능을 가진다. 도 20a에 도시된 상기 휴대용 게임 콘솔의 기능은 상술된 것에 제한되지 않으며, 상기 휴대용 게임 콘솔은 다양한 기능들을 가질 수 있다는 것을 주의하자.
도 20b는 대형 게임 기계인 슬롯 머신의 일 예를 도시한다. 슬롯 머신(9900)에서, 표시부(9903)가 하우징(9901)에 내장된다. 게다가, 상기 슬롯 머신(9900)은 시작 레버 또는 정지 스위칭, 코인 슬롯, 스피커 등과 같은 동작 수단을 포함한다. 말할 필요도 없이, 상기 슬롯 머신(9900)의 상기 구조는 상기에 제한되지 않으며, 적어도 본 발명에 따른 상기 반도체 장치를 갖춘 또 다른 구조가 이용될 수 있다. 상기 슬롯 머신(9900)은 부가적인 악세사리를 적절하게 포함할 수 있다.
도 21a는 이동 전화의 일 예를 도시한다. 이동 전화(1000)는 표시부(1002)가 내장되는 하우징(1001), 조작 버튼(1003), 외부 접속 포트(1004), 스피커(1005), 마이크로폰(1006) 등을 포함한다.
정보가 손가락 등으로 상기 표시부(1002)를 터치함으로써 도 21a에 도시된 상기 이동 전화(1000)에 입력될 수 있다. 게다가, 사용자들은 그들의 손가락들 등으로 상기 표시부(1002)를 터치함으로써 전화를 걸거나 또는 이메일을 쓸 수 있다.
대개 상기 표시부(1002)의 3개의 스크린 모드들이 존재한다. 상기 제 1 모드는 주로 이미지들을 표시하기 위한 표시 모드이다. 상기 제 2 모드는 주로 텍스트와 같은 정보를 입력하기 위한 입력 모드이다. 상기 제 3 모드는 상기 표시 모드의 두 개의 모드들 및 상기 입력 모드가 결합되는 표시-및-입력 모드이다.
예를 들면, 전화를 걸거나 또는 이메일을 기록하는 경우에, 상기 표시부(1002)는 주로 텍스트를 입력하기 위한 텍스트 입력 모드에 위치될 수 있으며, 스크린 상에 표시되는 캐릭터들이 입력될 수 있다. 이 경우에, 상기 표시부(1002)의 상기 스크린의 거의 전체 영역 상에 키보드 또는 숫자 버튼들을 표시하는 것이 바람직하다.
자이로스코프(gyroscope) 또는 가속도 센서와 같이, 경사를 검출하는 센서를 포함한 검출 장치가 상기 이동 전화(1000) 내부에 제공될 때, 상기 표시부(1002)의 상기 스크린상에서의 표시가 상기 이동 전화(1000)의 방향을 검출함으로써 자동으로 스위칭될 수 있다(상기 이동 전화(1000)가 풍경 모드 또는 인물 사진 모드를 위해 수평으로 또는 수직으로 위치되는지 여부).
또한, 상기 스크린 모드들은 상기 표시부(1002)를 터치하거나 또는 상기 하우징(1001)의 상기 조작 버튼(1003)을 동작시킴으로써 스위칭된다. 대안적으로, 상기 스크린 모드들은 상기 표시부(1002) 상에 표시된 상기 이미지의 종류들에 의존하여 스위칭될 수 있다. 예를 들면, 상기 표시부상에 표시된 이미지를 위한 신호가 움직이는 이미지들의 데이터일 때, 상기 스크린 모드가 상기 표시 모드로 스위칭된다. 상기 신호가 텍스트 데이터일 때, 상기 스크린 모드는 상기 입력 모드로 스위칭된다.
또한, 상기 입력 모드에서, 신호는 상기 표시부(1002)에서 광 센서에 의해 검출되며, 상기 표시부(1002)를 터치함으로써 입력이 특정 기간 동안 수행되지 않는다면, 상기 스크린 모드는 상기 입력 모드에서 상기 표시 모드로 스위칭되도록 제어될 수 있다.
상기 표시부(1002)는 또한 이미지 센서로서 기능할 수 있다. 예를 들면, 장문(palm print), 지문(fingerpint) 등이 상기 표시부(1002)가 상기 손바닥 또는 상기 손가락으로 터치될 때 취해지며, 그에 의해 개별 인증이 수행될 수 있다. 게다가, 근적외선 광을 방출하는 역광 또는 감지 광원이 상기 표시부에 제공될 때, 손가락 정맥들, 손바닥 정맥들 등의 이미지가 취해질 수 있다.
도 21b는 이동 전화의 또 다른 예를 도시한다. 도 21b에서 상기 이동 전화는 표시부(9412) 및 동작 버턴들(9413)을 포함한 하우징(9411)을 갖춘 표시 장치(9410), 및 조작 버튼들(9402), 외부 입력 단자(9403), 마이크로폰(9404), 스피커(9405), 및 전화 호출이 수신될 때 광을 방출하는 광-방출부(9406)를 포함한 하우징(9401)을 구비한 통신 장치를 가진다. 표시 기능을 가진 상기 표시 장치(9410)는 상기 화살표들에 의해 표현된 두 개의 방향들로 전화 기능을 가진 상기 통신 장치(9400)에 분리가능하게 부착될 수 있다. 따라서, 상기 표시 장치(9410) 및 상기 통신 장치(9400)는 그것들의 단측들 또는 장측들을 따라 서로 부착될 수 있다. 게다가, 단지 상기 표시 기능만이 요구될 때, 상기 표시 장치(9410)가 상기 통신 장치(9400)로부터 분리될 수 있으며, 단독으로 사용된다. 이미지들 또는 입력 정보가 상기 통신 장치(9400) 및 상기 표시 장치(9410) 간의 무선 또는 유선 통신에 의해 송신 또는 수신될 수 있으며, 그 각각은 재충전가능한 배터리를 가진다.
이 실시형태에 기술된 상기 구조는 상기 다른 실시형태들에 기술된 상기 구조들 중 임의의 것과 적절하게 결합될 수 있다는 것을 주의하자.
본 출원은 그 전체 내용들이 참조로서 본 명세서에 포함되는, 2009년 11월 6일, 일본 특허청에 출원된 일본 특허 출원 번호 제2009-255315호에 기초한다.
10 : 펄스 출력 회로
11, 12, 13, 14, 15, 16, 17 : 배선
21, 22, 23, 24, 25 : 입력 단자 26, 27 : 출력 단자
31, 32, 33, 34, 35, 36, 37, 38, 39, 40, 41 : 트랜지스터
51, 52, 53 : 전원선 61, 62, 63, 64, 65 : 기간
400 : 기판 402 : 절연층
403, 404a, 404b : 산화물 반도체 층 405a, 405b : 결정 영역
411 : 단자 412 : 접속 전극
414 : 단자 415 : 도전층
416 : 전극층 418 : 도전층
421 : 게이트 전극층 428 : 절연층
440 : 트랜지스터 442 : 접속 전극층
450 : 트랜지스터 451 : 게이트 전극층
455a, 455c : 소스 전극층 455b, 455d : 드레인 전극층
460, 470 : 트랜지스터 480 : 산화물 도전층
482 : 금속 도전막 484a, 486c : 소스 전극층
484b, 486d : 드레인 전극층 486a, 486b : 산화물 도전층
580 : 기판 581 : 트랜지스터
583, 585 : 절연층 587, 588 : 전극층
589 : 구형 입자 590a : 흑색 영역
590b : 흰색 영역 594 : 캐비티
595 : 충전재 596 : 기판
1000 : 이동 전화 1001 : 하우징
1002 : 표시부 1003 : 조작 버튼
1004 : 외부 접속 포트 1005 : 스피커
1006 : 마이크로폰 2600 : 트랜지스터 기판
2601 : 대향 기판 2602 : 씰재
2603 : 화소부 2604 : 표시 소자
2605 : 착색층 2606, 2607 : 편광판
2608 : 배선 회로부 2609 : 플렉시블 배선 보드
2610 : 냉음극관 2611 : 반사판
2612 : 회로 기판 2613 : 확산판
2631 : 포스터 2632 : 차내 광고
2700 : 전자 책 판독기 2701, 2703 : 하우징
2705, 2707 : 표시부 2711 : 힌지
2721 : 전력 스위치 2723 : 조작키
2725 : 스피커 4001 : 기판
4002 : 화소부 4003 : 신호선 구동 회로
4004 : 주사선 구동 회로 4005 : 씰재
4006 : 기판 4008 : 액정층
4010, 4011 : 트랜지스터 4013 : 액정 소자
4015 : 접속 단자 전극 4016 : 단자 전극
4018 : FPC 4019 : 이방성 도전막
4020, 4021 : 절연층 4030 : 화소 전극층
4031 : 대향 전극층 4032, 4033 : 절연층
4035 : 스페이서 4040, 4042 : 도전층
4501 : 기판 4502 : 화소부
4503a, 4503b : 신호선 구동 회로
4504a, 4504b : 주사선 구동 회로 4505 : 씰재
4506 : 기판 4507 : 충전재
4509, 4510 : 트랜지스터 4511 : 발광 소자
4512 : 전계발광층 4513 : 전극층
4515 : 접속 단자 전극 4517 : 단자 전극
4517 : 전극층 4518a, 4518b : FPC
4519 : 이방성 도전막 4520 : 격벽
4540 : 도전층 4544 : 절연층
5300 : 기판 5301 : 화소부
5302, 5303 : 주사선 구동 회로 5304 : 신호선 구동 회로
5305 : 타이밍 제어 회로 5601 : 시프트 레지스터
5602 : 스위칭 회로 5603 : 트랜지스터
5604, 5605 : 배선 6400 : 화소
6401 : 스위칭 트랜지스터 6402 : 구동 트랜지스터
6403 : 용량 소자 6404 : 발광 소자
6405 : 신호선 6406 : 주사선
6407 : 전원선 6408 : 공통 전극
7001 : 트랜지스터 7002 : 발광 소자
7003 : 전극 7004 : EL 층
7005 : 전극 7009 : 격벽
7010 : 기판 7011: 구동 트랜지스터
7012 : 발광 소자 7013 : 전극
7014 : EL 층 7015 : 전극
7016 : 차광막 7017 : 도전막
7019 : 격벽 7020 : 기판
7021 : 구동 트랜지스터 7022 : 발광 소자
7023 : 전극 7024 : EL 층
7025 : 전극 7027 : 도전막
7029 : 격벽 7030 : 게이트 절연층
7031 : 산화물 절연층 7032 : 절연층
7033 : 컬러 필터층 7034 : 오버코트 층
7035 : 보호 절연층 7040 : 게이트 절연층
7041 : 산화물 절연층 7042 : 절연층
7043 : 컬러 필터층 7044 : 오버코트 층
7045 : 보호 절연층 7051 : 산화물 절연층
7052 : 보호 절연층 7053 : 평탄화 절연층
7055 : 절연층 9400 : 통신 장치
9401 : 하우징 9402 : 조작 버튼들
9403 : 외부 입력 단자 9404 : 마이크로폰
9405 : 스피커 9406 : 발광부
9410 : 표시 장치 9411 : 하우징
9412 : 표시부 9413 : 조작 버튼들
9600 : 텔레비전 장치 9601 : 하우징
9603 : 표시부 9605 : 스탠드
9607 : 표시부 9609 : 조작키들
9610 : 원격 제어기 9700 : 디지털 포토 프레임
9701 : 하우징 9703 : 표시부
9881 : 하우징 9882 : 표시부
9883 : 표시부 9884 : 스피커부
9885 : 조작키들 9886 : 기록 매체 삽입부
9887 : 접속 단자 9888 : 센서
9889 : 마이크로폰 9890 : LED 램프
9891 : 하우징 9893 : 연결부
9900 : 슬롯 머신 9901 : 하우징
9903 : 표시부

Claims (12)

  1. 기판 위에 제 1 트랜지스터 및 제 2 트랜지스터를 갖고,
    상기 제 1 트랜지스터는,
    제 1 도전층과,
    상기 제 1 도전층 위의 제 1 산화물 반도체층과,
    상기 제 1 산화물 반도체층과 중첩하는 영역을 갖는 제 1 소스 전극층 및 제 1 드레인 전극층과,
    상기 제 1 산화물 반도체층 위의 제 2 도전층을 갖고,
    상기 제 2 트랜지스터는,
    제 2 산화물 반도체층과,
    상기 제 2 산화물 반도체층과 중첩하는 영역을 갖는 제 2 소스 전극층 및 제 2 드레인 전극층과,
    상기 제 2 산화물 반도체층 위의 제 3 도전층을 갖고,
    상기 제 1 산화물 반도체층은 나노 결정을 갖는 제 1 영역과 상기 제 1 영역의 아래에 위치하는 제 2 영역을 갖고,
    상기 제 1 영역의 결정 상태는 상기 제 2 영역의 결정 상태와 다르고,
    상기 제 1 산화물 반도체층은 상기 제 1 소스 전극층과 상기 제 1 드레인 전극층 사이에 있어서 상기 제 1 도전층 및 상기 제 2 도전층과 중첩하는 영역을 갖고,
    상기 제 2 산화물 반도체층은 상기 제 2 소스 전극층과 상기 제 2 드레인 전극층 사이에 있어서 상기 제 3 도전층과 중첩하는 영역을 갖는, 표시 장치.
  2. 기판 위에 제 1 트랜지스터 및 제 2 트랜지스터를 갖고,
    상기 제 1 트랜지스터는,
    제 1 도전층과,
    상기 제 1 도전층 위의 제 1 산화물 반도체층과,
    상기 제 1 산화물 반도체층과 중첩하는 영역을 갖는 제 1 소스 전극층 및 제 1 드레인 전극층과,
    상기 제 1 산화물 반도체층 위의 제 2 도전층을 갖고,
    상기 제 2 트랜지스터는,
    제 2 산화물 반도체층과,
    상기 제 2 산화물 반도체층과 중첩하는 영역을 갖는 제 2 소스 전극층 및 제 2 드레인 전극층과,
    상기 제 2 산화물 반도체층 위의 제 3 도전층을 갖고,
    상기 제 1 산화물 반도체층은 입자 크기가 1nm 이상 20nm 이하인 나노결정을 갖는 제 1 영역과 상기 제 1 영역의 아래에 위치하는 제 2 영역을 갖고,
    상기 제 1 영역의 결정 상태는 상기 제 2 영역의 결정 상태와 다르고,
    상기 제 1 산화물 반도체층은 상기 제 1 소스 전극층과 상기 제 1 드레인 전극층 사이에 있어서 상기 제 1 도전층 및 상기 제 2 도전층과 중첩하는 영역을 갖고,
    상기 제 2 산화물 반도체층은 상기 제 2 소스 전극층과 상기 제 2 드레인 전극층 사이에 있어서 상기 제 3 도전층과 중첩하는 영역을 갖는, 표시 장치.
  3. 기판 위에 제 1 트랜지스터 및 제 2 트랜지스터를 갖고,
    상기 제 1 트랜지스터는,
    제 1 도전층과,
    상기 제 1 도전층 위의 제 1 산화물 반도체층과,
    상기 제 1 산화물 반도체층과 중첩하는 영역을 갖는 제 1 소스 전극층 및 제 1 드레인 전극층과,
    상기 제 1 산화물 반도체층 위의 제 2 도전층을 갖고,
    상기 제 2 트랜지스터는,
    제 2 산화물 반도체층과,
    상기 제 2 산화물 반도체층과 중첩하는 영역을 갖는 제 2 소스 전극층 및 제 2 드레인 전극층과,
    상기 제 2 산화물 반도체층 위의 제 3 도전층을 갖고,
    상기 제 1 산화물 반도체층은 입자 크기가 1nm 이상 20nm 이하인 결정을 갖는 제 1 영역과 상기 제 1 영역의 아래에 위치하는 제 2 영역을 갖고,
    상기 제 1 영역의 결정 상태는 상기 제 2 영역의 결정 상태와 다르고,
    상기 제 1 산화물 반도체층은 상기 제 1 소스 전극층과 상기 제 1 드레인 전극층 사이에 있어서 상기 제 1 도전층 및 상기 제 2 도전층과 중첩하는 영역을 갖고,
    상기 제 2 산화물 반도체층은 상기 제 2 소스 전극층과 상기 제 2 드레인 전극층 사이에 있어서 상기 제 3 도전층과 중첩하는 영역을 갖는, 표시 장치.
  4. 제 1 항 내지 제 3 항 중 어느 한 항에 있어서,
    상기 제 1 산화물 반도체층은 단부가 테이퍼 형상을 갖는, 표시 장치.
  5. 제 1 항 내지 제 3 항 중 어느 한 항에 있어서,
    상기 제 1 도전층은 Al, Cr, Ta, Ti, Mo, W에서 선택된 원소를 포함하는, 표시 장치.
  6. 제 1 항 내지 제 3 항 중 어느 한 항에 있어서,
    상기 제 1 소스 전극층 및 상기 제 1 드레인 전극층은 Al, Cu, Cr, Ta, Ti, Mo, W에서 선택된 원소를 포함하는, 표시 장치.
  7. 제 1 항 내지 제 3 항 중 어느 한 항에 있어서,
    상기 제 1 산화물 반도체층은 5nm 이상 200nm 이하의 막 두께를 갖는, 표시 장치.
  8. 삭제
  9. 제 1 항 내지 제 3 항 중 어느 한 항에 있어서,
    상기 제 1 산화물 반도체층은 제 1 절연층을 개재하여 상기 제 1 도전층과 중첩하는 영역을 갖고,
    상기 제 1 절연층은 산화 실리콘을 갖는, 표시 장치.
  10. 제 1 항 내지 제 3 항 중 어느 한 항에 있어서,
    상기 제 1 산화물 반도체층은 제 2 절연층을 개재하여 상기 제 2 도전층과 중첩하는 영역을 갖고,
    상기 제 2 절연층은 산화 실리콘을 갖는, 표시 장치.
  11. 제 1 항 내지 제 3 항 중 어느 한 항에 있어서,
    상기 제 1 산화물 반도체층 및 상기 제 2 산화물 반도체층은 각각 In, Ga, Zn을 갖는, 표시 장치.
  12. 제 1 항 내지 제 3 항 중 어느 한 항에 있어서,
    상기 기판 위에 화소부와 구동 회로부를 갖고,
    상기 화소부는 상기 제 1 트랜지스터를 갖고,
    상기 구동 회로부는 상기 제 2 트랜지스터를 갖는, 표시 장치.
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