KR20210054113A - 표시 장치 - Google Patents

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Abstract

본 발명은 박막트랜지스터의 게이트전극 및/또는 스토리지 커패시터의 전극의 저항이 개선된 표시 장치을 위하여, 기판; 상기 기판 상에 배치되며, 제1반도체층 및 상기 제1반도체층과 제1게이트절연층을 사이에 두고 중첩된 제1게이트전극을 포함하는 제1박막트랜지스터; 상기 제1게이트전극과 동일물질로 구비된 하부전극과, 상기 하부전극과 제2게이트절연층을 사이에 두고 중첩된 상부전극을 포함하는 스토리지 커패시터; 및 상기 제1박막트랜지스터와 연결된 표시요소;를 포함하며, 상기 하부전극은 제1하부층 및 제1상부층이 적층되어 구비되고, 상기 상부전극은 제2하부층 및 제2상부층이 적층되어 구비되며, 상기 제2상부층의 두께는 상기 제1상부층의 두께보다 크게 구비된, 표시 장치를 제공한다.

Description

표시 장치{Display apparatus}
본 발명은 표시 장치에 관한 것으로서, 더 상세하게는 박막트랜지스터의 게이트전극 및/또는 스토리지 커패시터의 전극의 저항이 개선된 표시 장치에 관한 것이다.
표시 장치는 데이터를 시각적으로 표시하는 장치이다. 표시 장치는 휴대폰 등과 같은 소형 제품의 표시부로 사용되기도 하고, 텔레비전 등과 같은 대형 제품의 표시부로 사용되기도 한다.
이러한 표시 장치는 표시영역과 비표시영역으로 구획된 기판을 포함하며 표시영역에는 게이트 라인과 데이터 라인이 상호 절연되어 형성된다. 게이트 라인 및 데이터 라인이 교차하여 표시영역에 복수의 화소 영역이 정의되며, 상기 복수의 화소 영역은 외부로 이미지를 표시하기 위해 전기적 신호를 받아 발광한다. 각 화소 영역들에 대응하여 박막트랜지스터 및 상기 박막트랜지스터와 전기적으로 연결되는 화소전극이 구비되며, 상기 화소 영역들에 공통으로 대향전극이 구비된다. 비표시영역에는 표시영역에 전기적 신호를 전달하는 다양한 배선들, 게이트 구동부, 데이터 구동부, 제어부 등이 구비될 수 있다.
근래 표시 장치는 그 용도가 다양해지면서 표시 장치의 품질을 향상시키는 설계가 다양하게 시도되고 있다. 특히, 표시 장치의 고해상도화가 진행되면서 품질을 향상시키려는 연구가 활발히 진행되고 있다.
본 발명의 실시예들은 박막트랜지스터의 게이트전극 및/또는 스토리지 커패시터의 전극의 저항이 개선된 표시 장치을 제공하고자 한다. 그러나 이러한 과제는 예시적인 것으로, 이에 의해 본 발명의 범위가 한정되는 것은 아니다.
본 발명의 일 실시예는, 기판; 상기 기판 상에 배치되며, 제1반도체층 및 상기 제1반도체층과 제1게이트절연층을 사이에 두고 중첩된 제1게이트전극을 포함하는 제1박막트랜지스터; 상기 제1게이트전극과 동일물질로 구비된 하부전극과, 상기 하부전극과 제2게이트절연층을 사이에 두고 중첩된 상부전극을 포함하는 스토리지 커패시터; 및 상기 제1박막트랜지스터와 연결된 표시요소;를 포함하며, 상기 하부전극은 제1하부층 및 제1상부층이 적층되어 구비되고, 상기 상부전극은 제2하부층 및 제2상부층이 적층되어 구비되며, 상기 제2상부층의 두께는 상기 제1상부층의 두께보다 크게 구비된, 표시 장치를 개시한다.
일 실시예에 있어서, 상기 제1상부층의 두께는 40nm 내지 60nm이고, 상기 제2상부층의 두께는 40nm 내지 140nm로 구비될 수 있다.
일 실시예에 있어서, 상기 제1하부층 및 상기 제2하부층 중 적어도 하나의 두께는 130nm 내지 1000nm로 구비될 수 있다.
일 실시예에 있어서, 상기 제1상부층 및 상기 제2상부층은 탄탈륨(Ta)으로 이루어질 수 있다.
일 실시예에 있어서, 상기 상부전극은 상기 제1박막트랜지스터와 중첩될 수 있다.
일 실시예에 있어서, 상기 기판 상에, 상기 기판에 대향하는 박막봉지층을 더 구비할 수 있다.
일 실시예에 있어서, 상기 기판 상에, 상기 기판에 대향하는 밀봉기판을 더 구비할 수 있다.
일 실시예에 있어서, 상기 제1하부층 및 상기 제2하부층은 알루미늄(Al) 및 제1원소를 포함하는 알루미늄 합금으로 구비되며, 제1원소의 함유량은 0.1at% 이하일 수 있다.
일 실시예에 있어서, 상기 제1원소는 니켈(Ni), 팔라듐(Pd), 백금(Pt), 다름슈타튬(Ds), 란타넘(La), 세륨(Ce), 프라세오디뮴(Pr), 네오디뮴(Nd), 프로메튬(Pm), 사마륨(Sm), 유로퓸(Eu), 가돌리늄(Gd), 터븀(Tb), 디스프로슘(Dy), 홀뮴(Ho), 어븀(Er), 툴륨(Tm), 이터븀(Yb) 및 루테튬(Lu) 중에서 선택될 수 있다.
일 실시예에 있어서, 상기 알루미늄 합금은 상기 제1원소와 다른 제2원소를 더 포함하고 상기 제1원소 및 상기 제2원소의 총 함유량은 0.1at% 이하일 수 있다.
일 실시예에 있어서, 상기 제1원소는 니켈(Ni), 팔라듐(Pd), 백금(Pt), 및 다름슈타튬(Ds) 중에서 선택되고, 상기 제2원소는 란타넘(La), 세륨(Ce), 프라세오디뮴(Pr), 네오디뮴(Nd), 프로메튬(Pm), 사마륨(Sm), 유로퓸(Eu), 가돌리늄(Gd), 터븀(Tb), 디스프로슘(Dy), 홀뮴(Ho), 어븀(Er), 툴륨(Tm), 이터븀(Yb) 및 루테튬(Lu) 중에서 선택될 수 있다.
본 발명의 다른 실시예는, 기판; 상기 기판 상에 배치되며, 제1반도체층 및 상기 제1반도체층과 제1게이트절연층을 사이에 두고 중첩된 제1게이트전극을 포함하는 제1박막트랜지스터; 및 상기 제1박막트랜지스터와 연결된 표시요소;를 포함하며, 상기 제1게이트전극은 제3하부층과 제3상부층이 적층되어 구비되며, 상기 제3하부층은 알루미늄(Al) 및 제1원소를 포함하는 알루미늄 합금으로 구비되며, 제1원소의 함유량은 0.1at% 이하인, 표시장치를 개시한다.
일 실시예에 있어서, 상기 기판 상에 배치되며, 제2반도체층 및 상기 제2반도체층과 제1게이트절연층을 사이에 두고 중첩된 제2게이트전극을 포함하는 제2박막트랜지스터;를 더 포함하며, 상기 제2게이트전극은 제4하부층과 제4상부층이 적층되어 구비되며, 상기 제4하부층은 알루미늄(Al) 및 상기 제1원소를 포함하는 알루미늄 합금으로 구비되며, 상기 제1원소의 함유량은 0.1at% 이하일 수 있다.
일 실시예에 있어서, 상기 제3상부층의 두께는 상기 제4상부층의 두께보다 크게 구비될 수 있다.
일 실시예에 있어서, 상기 제3상부층의 두께는 40nm 내지 140nm이고, 상기 제4상부층의 두께는 40nm 내지 60nm로 구비될 수 있다.
일 실시예에 있어서, 상기 제3하부층 및 상기 제4하부층 중 적어도 하나의 두께는 130nm 내지 1000nm로 구비될 수 있다.
일 실시예에 있어서, 상기 제3상부층 및 상기 제4상부층은 탄탈륨(Ta)으로 이루어질 수 있다.
일 실시예에 있어서, 상기 제1원소는 니켈(Ni), 팔라듐(Pd), 백금(Pt), 다름슈타튬(Ds), 란타넘(La), 세륨(Ce), 프라세오디뮴(Pr), 네오디뮴(Nd), 프로메튬(Pm), 사마륨(Sm), 유로퓸(Eu), 가돌리늄(Gd), 터븀(Tb), 디스프로슘(Dy), 홀뮴(Ho), 어븀(Er), 툴륨(Tm), 이터븀(Yb) 및 루테튬(Lu) 중에서 선택될 수 있다.
일 실시예에 있어서, 상기 알루미늄 합금은 상기 제1원소와 다른 제2원소를 더 포함하고 상기 제1원소 및 상기 제2원소의 총 함유량은 0.1at% 이하일 수 있다.
일 실시예에 있어서, 상기 제1원소는 니켈(Ni), 팔라듐(Pd), 백금(Pt), 및 다름슈타튬(Ds) 중에서 선택되고, 상기 제2원소는 란타넘(La), 세륨(Ce), 프라세오디뮴(Pr), 네오디뮴(Nd), 프로메튬(Pm), 사마륨(Sm), 유로퓸(Eu), 가돌리늄(Gd), 터븀(Tb), 디스프로슘(Dy), 홀뮴(Ho), 어븀(Er), 툴륨(Tm), 이터븀(Yb) 및 루테튬(Lu) 중에서 선택될 수 있다.
전술한 것 외의 다른 측면, 특징, 이점은 이하의 발명을 실시하기 위한 구체적인 내용, 청구범위 및 도면으로부터 명확해질 것이다.
상기한 바와 같이 이루어진 본 발명의 일 실시예에 따르면, 박막트랜지스터의 게이트전극 및/또는 스토리지 커패시터의 전극의 저항이 개선된 표시 장치을 구현할 수 있다. 물론 이러한 효과에 의해 본 발명의 범위가 한정되는 것은 아니다.
도 1은 본 발명의 일 실시예에 따른 표시 장치를 개략적으로 도시하는 평면도이다.
도 2는 본 발명의 일 실시예에 따른 표시 장치의 어느 하나의 화소의 등가회로도이다.
도 3은 본 발명의 일 실시예에 따른 표시 장치의 일부를 개략적으로 나타낸 단면도이다.
도 4는 본 발명의 일 실시예에 따른 비저항 변화에 대한 그래프이다.
도 5는 본 발명의 일 실시예에 따른 저항 변화에 대한 그래프이다.
도 6은 본 발명의 일 실시예에 따른 저항 변화에 대한 그래프이다.
도 7은 본 발명의 일 실시예에 따른 표시 장치의 일부를 개략적으로 나타낸 단면도이다.
도 8은 본 발명의 일 실시예에 따른 표시 장치의 일부를 개략적으로 나타낸 단면도이다.
도 9는 본 발명의 일 실시예에 따른 표시 장치의 일부를 개략적으로 나타낸 단면도이다.
도 10a 내지 도 10e는 본 발명의 일 실시예에 따른 표시 장치의 제조방법을 순차적으로 나타낸 단면도이다.
본 발명은 다양한 변환을 가할 수 있고 여러 가지 실시예를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 상세한 설명에 상세하게 설명하고자 한다. 본 발명의 효과 및 특징, 그리고 그것들을 달성하는 방법은 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 다양한 형태로 구현될 수 있다.
이하, 첨부된 도면을 참조하여 본 발명의 실시예들을 상세히 설명하기로 하며, 도면을 참조하여 설명할 때 동일하거나 대응하는 구성 요소는 동일한 도면부호를 부여하고 이에 대한 중복되는 설명은 생략하기로 한다.
이하의 실시예에서, 제1, 제2 등의 용어는 한정적인 의미가 아니라 하나의 구성 요소를 다른 구성 요소와 구별하는 목적으로 사용되었다.
이하의 실시예에서, 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다.
이하의 실시예에서, 포함하다 또는 가지다 등의 용어는 명세서상에 기재된 특징, 또는 구성요소가 존재함을 의미하는 것이고, 하나 이상의 다른 특징들 또는 구성요소가 부가될 가능성을 미리 배제하는 것은 아니다.
이하의 실시예에서, 막, 영역, 구성 요소 등의 부분이 다른 부분 위에 또는 상에 있다고 할 때, 다른 부분의 바로 위에 있는 경우뿐만 아니라, 그 중간에 다른 막, 영역, 구성 요소 등이 개재되어 있는 경우도 포함한다.
도면에서는 설명의 편의를 위하여 구성 요소들이 그 크기가 과장 또는 축소될 수 있다. 예컨대, 도면에서 나타난 각 구성의 크기 및 두께는 설명의 편의를 위해 임의로 나타내었으므로, 본 발명이 반드시 도시된 바에 한정되지 않는다.
어떤 실시예가 달리 구현 가능한 경우에 특정한 공정 순서는 설명되는 순서와 다르게 수행될 수도 있다. 예를 들어, 연속하여 설명되는 두 공정이 실질적으로 동시에 수행될 수도 있고, 설명되는 순서와 반대의 순서로 진행될 수 있다.
본 명세서에서 "A 및/또는 B"은 A이거나, B이거나, A와 B인 경우를 나타낸다. 그리고, "A 및 B 중 적어도 하나"는 A이거나, B이거나, A와 B인 경우를 나타낸다.
이하의 실시예에서, 막, 영역, 구성 요소 등이 연결되었다고 할 때, 막, 영역, 구성 요소들이 직접적으로 연결된 경우, 또는/및 막, 영역, 구성요소들 중간에 다른 막, 영역, 구성 요소들이 개재되어 간접적으로 연결된 경우도 포함한다. 예컨대, 본 명세서에서 막, 영역, 구성 요소 등이 전기적으로 연결되었다고 할 때, 막, 영역, 구성 요소 등이 직접 전기적으로 연결된 경우, 및/또는 그 중간에 다른 막, 영역, 구성 요소 등이 개재되어 간접적으로 전기적 연결된 경우를 나타낸다.
이하에서는, 첨부된 도면을 참조로 본 발명의 바람직한 실시예들에 대하여 보다 상세히 설명한다.
도 1은 본 발명의 일 실시예에 따른 표시 장치(1)를 개략적으로 도시하는 평면도이다.
도 1을 참조하면, 표시 장치(1)는 이미지를 구현하는 표시영역(DA)과 이미지를 구현하지 않는 비표시영역(NDA)을 포함한다. 표시 장치(1)는 표시영역(DA)에서 방출되는 빛을 이용하여 외부로 이미지를 제공할 수 있다.
도 1에서는 표시영역(DA)이 사각형인 표시 장치(1)를 도시하고 있으나 본 발명은 이에 한정되지 않는다. 표시영역(DA)의 형상은 원형, 타원, 또는 삼각형이나 오각형 등과 같은 다각형일 수 있다. 또한, 도 1의 표시 장치(1)는 플랫한 형태의 평판 표시 장치를 도시하나, 표시 장치(1)는 플렉서블, 폴더블, 롤러블 표시 장치 등 다양한 형태로 구현될 수 있음은 물론이다.
본 발명의 일 실시예에 따른 표시 장치로서, 유기 발광 표시 장치를 예로 하여 설명하지만, 본 발명의 표시 장치는 이에 제한되지 않는다. 다른 실시예로서, 본 발명의 표시 장치는 무기 발광 표시 장치(Inorganic Light Emitting Display 또는 무기 EL 표시 장치)이거나, 양자점 발광 표시 장치(Quantum Dot Light Emitting Display)와 같은 표시 장치일 수 있다. 예컨대, 표시 장치에 구비된 표시요소의 발광층은 유기물을 포함하거나, 무기물을 포함하거나, 양자점(Quantum Dot)을 포함하거나, 유기물과 양자점을 포함하거나, 무기물과 양자점을 포함하거나, 유기물과 무기물과 양자점을 포함할 수도 있다.
표시영역(DA)에는 복수의 화소(P)들이 배치될 수 있다. 이하 본 명세서에서, 각 화소(P)는 각각 서로 다른 색을 발광하는 부화소(Sub-Pixel)을 의미하며, 각 화소(P)는 예컨대 적색(R) 부화소, 녹색(G) 부화소 및 청색(B) 부화소 중 하나일 수 있다. 또한, 각 화소(P)는 박막트랜지스터(Thin Film Transistor: TFT), 커패시터(Capacitor) 등의 소자가 더 포함될 수 있다.
비표시영역(NDA)은 이미지를 제공하지 않는 영역으로서, 표시영역(DA)의 화소(P)들에 인가할 전기적 신호를 제공하는 스캔 구동부 및 데이터 구동부 등, 및 구동전압 및 공통전압과 같은 전원을 제공하는 전원선들이 배치될 수 있다.
도 2은 본 발명의 일 실시예에 따른 표시 장치의 어느 하나의 화소의 등가회로도이다.
도 2를 참조하면, 각 화소(P)는 스캔선(SL) 및 데이터선(DL)에 연결된 화소회로(PC) 및 화소회로(PC)에 연결된 유기발광다이오드(OLED)를 포함한다.
화소회로(PC)는 제1박막트랜지스터(T1), 제2박막트랜지스터(T2) 및 스토리지 커패시터(Cst)를 포함한다. 제2박막트랜지스터(T2)는 스위칭 박막트랜지스터로 스캔선(SL) 및 데이터선(DL)에 연결되며, 스캔선(SL)을 통해 입력되는 스캔 신호(Sn)에 따라 데이터선(DL)을 통해 입력된 데이터 신호(Dm)를 구동 박막트랜지스터인 제1박막트랜지스터(T1)로 전달한다.
스토리지 커패시터(Cst)는 제2박막트랜지스터(T2) 및 구동전압선(PL)에 연결되며, 제2박막트랜지스터(T2)로부터 전달받은 전압과 구동전압선(PL)에 공급되는 구동전압(ELVDD)의 차이에 해당하는 전압을 저장한다.
제1박막트랜지스터(T1)는 구동전압선(PL)과 스토리지 커패시터(Cst)에 연결되며, 스토리지 커패시터(Cst)에 저장된 전압 값에 대응하여 구동전압선(PL)으로부터 유기발광다이오드(OLED)를 흐르는 구동 전류를 제어할 수 있다. 유기발광다이오드(OLED)는 구동 전류에 의해 소정의 휘도를 갖는 빛을 방출할 수 있다.
도 2에서는 화소회로(PC)가 2개의 박막트랜지스터 및 1개의 스토리지 커패시터를 포함하는 경우를 설명하였으나, 본 발명은 이에 한정되지 않는다. 예컨대, 화소회로(PC)는 3개 이상의 박막트랜지스터 및/또는 2개 이상의 스토리지 커패시터를 포함할 수 있다.
도 3은 본 발명의 일 실시예에 따른 표시 장치의 일부를 개략적으로 나타낸 단면도이다.
도 3을 참고하면, 본 발명의 일 실시예에 따른 표시 장치는 기판(110) 상에 배치된 제1박막트랜지스터(T1), 스토리지 커패시터(Cst) 및 표시 요소인 유기발광다이오드(OLED)를 포함한다. 표시 장치는 제2박막트랜지스터(T2)를 더 포함할 수 있다.
본 실시예에 있어서, 스토리지 커패시터(Cst)는 하부전극(CE1) 및 상부전극(CE2)을 포함하며, 하부전극(CE1)은 제1하부층(GL1) 및 제1상부층(GH1)이 적층되어 구비되고, 상부전극(CE2)은 제2하부층(GL2) 및 제2상부층(GH2)이 적층되어 구비될 수 있다. 이 때, 제2상부층(GH2)의 두께(t2)는 제1상부층(GH1)의 두께(t1)보다 크게 구비될 수 있다.
또한, 본 실시예에 있어서, 제1박막트랜지스터(T1)는 제1반도체층(A1) 및 제1게이트전극(G1)을 포함하며, 제1게이트전극(G1)은 제3하부층(GL3)과 제3상부층(GH3)이 적층되어 구비될 수 있다. 이 때, 제3하부층(GL3)은 알루미늄(Al) 및 제1원소를 포함하는 알루미늄 합금으로 구비되며, 제1원소의 함유량은 0.1at% 이하일 수 있다.
일 실시예에 있어, 제2박막트랜지스터(T2)는 제2반도체층(A2) 및 제2게이트전극(G2)을 포함하며, 제2게이트전극(G2)은 제4하부층(GL4)과 제4상부층(GH4)이 적층되어 구비될 수 있다. 이 때, 제4하부층(GL4)은 알루미늄(Al) 및 제1원소를 포함하는 알루미늄 합금으로 구비되며, 제1원소의 함유량은 0.1at% 이하일 수 있다.
이하, 도 3을 참조하여 표시 장치에 포함된 구성을 적층 순서에 따라 보다 구체적으로 설명한다.
기판(110)은 글라스재, 세라믹재, 금속재, 또는 플렉서블 또는 벤더블 특성을 갖는 물질을 포함할 수 있다. 기판(110)이 플렉서블 또는 벤더블 특성을 갖는 경우, 기판(110)은 폴리에테르술폰(polyethersulfone), 폴리아크릴레이트(polyacrylate), 폴리에테르 이미드(polyetherimide), 폴리에틸렌 나프탈레이트(polyethylene naphthalate), 폴리에틸렌 테레프탈레이트(polyethylene terephthalate), 폴리페닐렌 설파이드(polyphenylene sulfide), 폴리아릴레이트(polyarylate), 폴리이미드(polyimide), 폴리카보네이트(polycarbonate) 또는 셀룰로오스 아세테이트 프로피오네이트(cellulose acetate propionate)와 같은 고분자 수지를 포함할 수 있다.
기판(110)은 상기 물질의 단층 또는 다층구조를 가질 수 있으며, 다층구조의 경우 무기층을 더 포함할 수 있다. 일부 실시예에서, 기판(110)은 유기물/무기물/유기물의 구조를 가질 수 있다.
기판(110)과 버퍼층(111) 사이에는 배리어층(미도시)이 더 포함될 수 있다. 배리어층은 기판(110) 등으로부터의 불순물이 제1반도체층(A1) 및 제2반도체층(A2)으로 침투하는 것을 방지하거나 최소화하는 역할을 할 수 있다. 배리어층은 산화물 또는 질화물과 같은 무기물, 또는 유기물, 또는 유무기 복합물을 포함할 수 있으며, 무기물과 유기물의 단층 또는 다층 구조로 이루어질 수 있다.
버퍼층(111) 상에는 제1반도체층(A1) 및 제2반도체층(A2)이 배치될 수 있다. 제1반도체층(A1) 및 제2반도체층(A2)은 비정질 실리콘을 포함하거나, 폴리 실리콘을 포함할 수 있다. 다른 실시예로, 제1반도체층(A1) 및 제2반도체층(A2)은 인듐(In), 갈륨(Ga), 스태늄(Sn), 지르코늄(Zr), 바나듐(V), 하프늄(Hf), 카드뮴(Cd), 게르마늄(Ge), 크롬(Cr), 티타늄(Ti), 알루미늄(Al), 세슘(Cs), 세륨(Ce) 및 아연(Zn)을 포함하는 군에서 선택된 적어도 하나 이상의 물질의 산화물을 포함할 수 있다.
제1반도체층(A1) 및 제2반도체층(A2)은 채널영역과 상기 채널영역의 양 옆에 배치된 소스 영역 및 드레인 영역을 포함할 수 있다. 제1반도체층(A1) 및 제2반도체층(A2)은 단층 또는 다층으로 구성될 수 있다.
기판(110) 상에는 제1반도체층(A1) 및 제2반도체층(A2)을 덮도록 제1게이트절연층(113) 및 제2게이트절연층(114)이 적층되어 배치될 수 있다. 제1게이트절연층(113) 및 제2게이트절연층(114)은 실리콘산화물(SiO2), 실리콘질화물(SiNx), 실리콘산질화물(SiON), 알루미늄산화물(Al2O3), 티타늄산화물(TiO2), 탄탈산화물(Ta2O5), 하프늄산화물(HfO2), 또는 아연산화물(ZnO2)등을 포함할 수 있다.
제2게이트절연층(114) 상에는 제1반도체층(A1)과 적어도 일부 중첩되도록 제1게이트전극(G1)이 배치될 수 있다. 즉, 제1반도체층(A1)과 제1게이트전극(G1) 사이에는 제1게이트절연층(113) 및 제2게이트절연층(114)이 배치될 수 있다. 또한, 제1게이트절연층(113) 상에는 제2반도체층(A2)과 적어도 일부 중첩되도록 제2게이트전극(G2)이 배치될 수 있다. 즉, 제2반도체층(A2)과 제2게이트전극(G2) 사이에는 제1게이트절연층(113)이 배치될 수 있다.
도면에서는 제1게이트전극(G1)이 제2게이트절연층(114)에 배치된 것으로 도시하고 있으나, 다른 실시예로, 제1게이트전극(G1)은 제1게이트절연층(113) 상면에 배치될 수 있다. 또한, 제2게이트전극(G2)이 제2게이트절연층(114) 상면에 배치될 수도 있다. 또한, 제1게이트전극(G1)과 제2게이트전극(G2)은 동일 층에 배치될 수도 있고, 다른 층에 배치될 수도 있다.
본 실시예에서, 제1게이트전극(G1)은 서로 다른 물질로 구비된 제3하부층(GL3)과 제3상부층(GH3)이 적층되어 구비되고, 제2게이트전극(G2)은 서로 다른 물질로 구비된 제4하부층(GL4)과 제4상부층(GH4)이 적층되어 구비된다.
제3상부층(GH3) 및 제4상부층(GH4)은 동일한 물질 구비되며, 질화 티타늄(TiN), 탄탈륨(Ta) 등을 포함할 수 있다. 제3하부층(GL3) 및 제4하부층(GL4)은 알루미늄(Al) 또는 알루미늄 합금으로 이루어질 수 있다.
제1게이트절연층(113) 상에는 제2게이트전극(G2)과 동일한 물질로 스토리지 커패시터(Cst)의 하부전극(CE1)이 배치될 수 있으며, 하부전극(CE1)은 제1하부층(GL1)과 제1상부층(GH1)이 적층되어 구비된다. 스토리지 커패시터(Cst)의 상부전극(CE2)은 제2게이트절연층(114)을 사이에 두고 하부전극(CE1)과 중첩하며, 제2하부층(GL2)과 제2상부층(GH2)이 적층되어 구비되고, 커패시턴스을 형성한다. 이 경우, 제2게이트절연층(114)은 스토리지 커패시터(Cst)의 유전체층의 기능을 할 수 있다.
제2게이트절연층(114) 상에는 제1게이트전극(G1) 및 스토리지 커패시터(Cst)의 상부전극(CE2)을 덮도록 층간절연층(115)이 구비될 수 있다. 층간절연층(115)은 실리콘산화물(SiO2), 실리콘질화물(SiNX), 실리콘산질화물(SiON), 알루미늄산화물(Al2O3), 티타늄산화물(TiO2), 탄탈산화물(Ta2O5), 하프늄산화물(HfO2), 또는 아연산화물(ZnO2)등을 포함할 수 있다.
층간절연층(115) 상부에는 제1소스전극(S1) 및 제2소스전극(S2), 제1드레인전극(D1) 및 제2드레인전극(D2), 및 데이터선(DL, 도 2 참조)이 배치될 수 있다.
상기 제1소스전극(S1) 및 제2소스전극(S2), 제1드레인전극(D1) 및 제2드레인전극(D2), 및 데이터선(DL)은 몰리브덴(Mo), 알루미늄(Al), 구리(Cu), 티타늄(Ti) 등을 포함하는 도전 물질을 포함할 수 있고, 상기의 재료를 포함하는 다층 또는 단층으로 형성될 수 있다. 일 예로, 제1소스전극(S1) 및 제2소스전극(S2), 제1드레인전극(D1) 및 제2드레인전극(D2), 및 데이터선(DL)은 Ti/Al/Ti의 다층 구조로 이루어질 수 있다. 제1소스전극(S1) 및 제2소스전극(S2), 제1드레인전극(D1) 및 제2드레인전극(D2)은 컨택홀을 통해서 제1반도체층(A1) 및 제2반도체층(A2)의 소스영역 또는 드레인영역에 접속될 수 있다.
제1소스전극(S1) 및 제2소스전극(S2), 제1드레인전극(D1) 및 제2드레인전극(D2)은 무기 보호층(미도시)으로 커버될 수 있다. 무기 보호층은 질화실리콘(SiNX)과 산화실리콘(SiOX)의 단일막 또는 다층막일 수 있다. 무기 보호층은 층간절연층(115) 상에 배치된 일부 배선들을 커버하여 보호하기 위해 도입된 것일 수 있다.
상기 제1소스전극(S1) 및 제2소스전극(S2), 제1드레인전극(D1) 및 제2드레인전극(D2)을 덮도록 평탄화층(118)이 배치되며, 평탄화층(118) 상에 유기발광다이오드(OLED)가 배치될 수 있다.
평탄화층(118)은 유기 물질로 이루어진 막이 단층 또는 다층으로 형성될 수 있으며, 평탄한 상면을 제공한다. 이러한, 평탄화층(118)은 BCB(Benzocyclobutene), 폴리이미드(polyimide), HMDSO(Hexamethyldisiloxane), Polymethylmethacrylate(PMMA)나, Polystyrene(PS)과 같은 일반 범용고분자, 페놀계 그룹을 갖는 고분자 유도체, 아크릴계 고분자, 이미드계 고분자, 아릴에테르계 고분자, 아마이드계 고분자, 불소계고분자, p-자일렌계 고분자, 비닐알콜계 고분자 및 이들의 블렌드 등을 포함할 수 있다.
평탄화층(118) 상에는 유기발광다이오드(OLED)가 배치된다. 유기발광다이오드(OLED)는 화소전극(210), 유기발광층을 포함하는 중간층(220) 및 대향전극(230)을 포함한다.
화소전극(210)은 (반)투광성 전극 또는 반사 전극일 수 있다. 일부 실시예에서, 화소전극(210)은 Ag, Mg, Al, Pt, Pd, Au, Ni, Nd, Ir, Cr 및 이들의 화합물 등으로 형성된 반사층과, 반사층 상에 형성된 투명 또는 반투명 전극층을 구비할 수 있다. 투명 또는 반투명 전극층은 인듐틴옥사이드(ITO; indium tin oxide), 인듐징크옥사이드(IZO; indium zinc oxide), 징크옥사이드(ZnO; zinc oxide), 인듐옥사이드(In2O3; indium oxide), 인듐갈륨옥사이드(IGO; indium gallium oxide) 및 알루미늄징크옥사이드(AZO; aluminum zinc oxide)를 포함하는 그룹에서 선택된 적어도 하나 이상을 구비할 수 있다. 일부 실시예에서, 화소전극(210)은 ITO/Ag/ITO로 구비될 수 있다.
기판(110)의 표시영역(DA, 도 1 참조)에 있어서, 평탄화층(118) 상에는 화소정의막(119)이 배치될 수 있다. 또한, 화소정의막(119)은 화소전극(210)의 가장자리와 화소전극(210) 상부의 대향전극(230)의 사이의 거리를 증가시킴으로써 화소전극(210)의 가장자리에서 아크 등이 발생하는 것을 방지하는 역할을 할 수 있다.
화소정의막(119)은 폴리이미드, 폴리아마이드(Polyamide), 아크릴 수지, 벤조사이클로부텐 및 페놀 수지로 이루어진 군에서 선택되는 하나 이상의 유기 절연 물질로, 스핀 코팅 등의 방법으로 형성될 수 있다.
유기발광다이오드(OLED)의 중간층(220)은 유기발광층을 포함할 수 있다. 유기발광층은 적색, 녹색, 청색, 또는 백색의 빛을 방출하는 형광 또는 인광 물질을 포함하는 유기물을 포함할 수 있다. 유기발광층은 저분자 유기물 또는 고분자 유기물일 수 있으며, 유기발광층의 아래 및 위에는, 홀 수송층(HTL; hole transport layer), 홀 주입층(HIL; hole injection layer), 전자 수송층(ETL; electron transport layer) 및 전자 주입층(EIL; electron injection layer) 등과 같은 기능층이 선택적으로 더 배치될 수 있다. 중간층(220)은 복수의 화소전극(210) 각각에 대응하여 배치될 수 있다. 그러나, 이에 한정되지 않는다. 중간층(220)은 복수의 화소전극(210)에 걸쳐서 일체인 층을 포함할 수 있는 등 다양한 변형이 가능하다.
대향전극(230)은 투광성 전극 또는 반사 전극일 수 있다. 일부 실시예에서, 대향전극(230)은 투명 또는 반투명 전극일 수 있으며, Li, Ca, LiF/Ca, LiF/Al, Al, Ag, Mg 및 이들의 화합물을 포함하는 일함수가 작은 금속 박막으로 형성될 수 있다. 또한, 금속 박막 위에 ITO, IZO, ZnO 또는 In2O3 등의 TCO(transparent conductive oxide)막이 더 배치될 수 있다. 대향전극(230)은 표시영역(DA, 도 1 참조)에 걸쳐 배치되며, 중간층(220)과 화소정의막(119)의 상부에 배치될 수 있다. 대향전극(230)은 복수의 유기발광다이오드(OLED)들에 있어서 일체(一體)로 형성되어 복수의 화소전극(210)에 대응할 수 있다.
본 실시예에 있어서, 제1게이트전극(G1) 및 제2게이트전극(G2), 스토리지 커패시터(Cst)의 하부전극(CE1) 및 상부전극(CE2)는 각각 하부층과 상부층이 적층되는 구성을 가진다. 이에 대해서 도 3의 구성 및 도 4 내지 도 6의 데이터를 참조하면서 상세히 설명하도록 한다.
도 4는 알루미늄 합금에 첨가되는 제1원소 및 제2원소의 비율을 달리하여 450℃에서 30분 동안 어닐링한 결과, 각각의 비저항 변화를 나타낸 그래프이다.
도 5는 일 실시예에서, 제1상부층(GH1)은 탄탈륨(Ta)로 이루어지고, 제1하부층(GL1)는 알루미늄(Al) 또는 알루미늄 합금으로 이루어지는 스토리지 커패시터(Cst)의 하부전극(CE1)의 단위 면적(cm2) 당 저항이 제1하부층(GL1)의 두께에 따라 변화하는 것을 나타낸 그래프이다.
도 6은 제1상부층(GH1)은 탄탈륨(Ta)로 이루어지고, 제1하부층(GL1)는 알루미늄(Al) 또는 알루미늄 합금으로 이루어지는 일 실시예에서, 후속 BOE 공정 진행에 따른 하부전극(CE1)의 제1상부층(GH1)의 단위 면적(cm2) 당 저항 변화를 나타낸 그래프이다.
제1게이트전극(G1)은 서로 다른 물질로 구비된 제3하부층(GL3)과 제3상부층(GH3)이 적층되어 구비되고, 제2게이트전극(G2)은 서로 다른 물질로 구비된 제4하부층(GL4)과 제4상부층(GH4)이 적층되어 구비된다. 제3상부층(GH3) 및 제4상부층(GH4)은 동일한 물질 구비되며, 질화 티타늄(TiN), 탄탈륨(Ta) 등을 포함할 수 있다. 제3하부층(GL3) 및 제4하부층(GL4)은 알루미늄(Al) 또는 알루미늄 합금으로 이루어질 수 있다. 또한, 제3상부층(GH3)의 두께(t3)는 제4상부층(GH4)의 두께(t4)보다 크게 구비될 수 있다.
제1게이트전극(G1) 및 제2게이트전극(G2)와 마찬가지로 스토리지 커패시터(Cst)의 하부전극(CE1)은 서로 다른 물질로 구비된 제1하부층(GL1)과 제1상부층(GH1)이 적층되어 구비되고, 상부전극(CE2)은 서로 다른 물질로 구비된 제2하부층(GL2)과 제2상부층(GH2)이 적층되어 구비된다. 제1상부층(GH1) 및 제2상부층(GH2)은 동일한 물질 구비되며, 질화 티타늄(TiN), 탄탈륨(Ta) 등을 포함할 수 있다. 제1하부층(GL1) 및 제2하부층(GL2)은 알루미늄(Al) 또는 알루미늄 합금으로 이루어질 수 있다. 또한, 제1상부층(GH1)의 두께(t1)는 제2상부층(GH2)의 두께(t2)보다 크게 구비될 수 있다.
먼저 일 실시예에 따르면, 스토리지 커패시터(Cst)의 상부전극(CE2)의 제2하부층(GL2) 및 하부전극(CE1)의 제1하부층(GL1)은 알루미늄(Al) 또는 알루미늄 합금으로 이루어질 수 있다.
스토리지 커패시터(Cst)의 상부전극(CE2) 및 하부전극(CE1)은 후속 공정에 의해 손상이 적은 몰리브덴(Mo)으로 구비하는 것을 고려할 수 있다. 그러나, 이러한 경우 몰리브덴(Mo)은 비저항 값이 570μΩcm(20℃일 때)로 저항이 크게 형성되어 고해상도에서 사용할 경우 표시 품질이 저하될 수 있다. 한편, 저항을 작게 하기 위해서 하부전극(CE1)의 두께를 증가시킨다면, 몰리브덴(Mo)의 물질 특성 상 두께가 두꺼워짐에 따라 인장응력(tensile stress)이 증가하여 불량을 유발할 수 있다.
반면, 본 발명의 일 실시예와 같이 상부전극(CE2)의 제2하부층(GL2) 및 하부전극(CE1)의 제1하부층(GL1)이 알루미늄(Al)으로 이루어지면, 알루미늄(Al)의 비저항 값이 3.25μΩcm로 하부전극(CE1)의 저저항 구현이 가능하게 된다(도 4 참조). 즉, 고해상도에서 사용이 가능하게 된다.
또한, 제1하부층(GL1)을 이루는 알루미늄 합금은 제1원소를 포함할 수 있다. 일 실시예에서, 제1하부층(GL1)을 이루는 알루미늄 합금은 제1원소와 다른 제2원소를 더 포함할 수 있다. 제1원소 및 제2원소는 니켈(Ni), 팔라듐(Pd), 백금(Pt), 다름슈타튬(Ds), 란타넘(La), 세륨(Ce), 프라세오디뮴(Pr), 네오디뮴(Nd), 프로메튬(Pm), 사마륨(Sm), 유로퓸(Eu), 가돌리늄(Gd), 터븀(Tb), 디스프로슘(Dy), 홀뮴(Ho), 어븀(Er), 툴륨(Tm), 이터븀(Yb) 및 루테튬(Lu) 중에서 선택될 수 있다. (주기율표의 10족 원소 및 란타넘족 원소). 제1원소 및 제2원소 등의 첨가 물질은 알루미늄 합금 전체를 기준으로 0.1at%(atomic %)이하로 포함될 수 있다.
도 4를 참조하면, 순수 알루미늄(Al)인 경우, 제1원소 및/또는 제2원소가 2at%로 포함된 알루미늄 합금인 경우 및 제1원소 및/또는 제2원소가 0.1at%로 포함된 알루미늄 합금인 경우 각각 열처리 후의 비저항값을 알 수 있다.
제1원소 및/또는 제2원소가 포함되지 않은 순수 알루미늄(Al)의 비저항 값은 3.25μΩcm, 제1원소 및/또는 제2원소가 2at%로 포함된 알루미늄 합금의 비저항 값은 3.90μΩcm, 그리고 제1원소 및/또는 제2원소가 0.1at%로 포함된 알루미늄 합금의 비저항 값은 3.08μΩcm이다. 즉, 알루미늄 합금에서 제1원소 및/또는 제2원소가 0.1at% 이하로 포함될 경우 순수 알루미늄(Al)보다 더 작은 비저항 값을 가질 수 있다.
본 발명의 일 실시예와 같이 제1하부층(GL1)이 제1원소 및/또는 제2원소가 0.1at% 이하로 포함된 알루미늄 합금으로 이루어지는 경우, 후속 어닐링 공정에 의한 힐록(hillock) 발생이 없으며 고온의 열처리에 의한 비저항값이 3.08μΩcm로 저저항 구현이 가능하다.
일 실시예로, 제1원소는 니켈(Ni)로 0.01at% 내지 0.05at%, 제2원소는 란타넘(La)으로 0.02at% 내지 0.05at%로 알루미늄 합금을 구성할 수 있다.
일 실시예에 있어서, 스토리지 커패시터(Cst)의 제1하부층(GL1)의 두께는 130nm 내지 1000nm일 수 있다.
도 5를 참조하면, 450℃에서 1시간 동안 열처리한 결과, 제1하부층(GL1)의 두께가 130nm 이상인 경우부터 열처리 후의 단위 면적(cm2) 당 저항이 감소함을 알 수 있다. 또한, 만일 제1하부층(GL1)의 두께가 1000nm 이상이면 제1게이트절연층(113) 및 제2게이트절연층(114)에 형성되는 단차에 의해서 공정상 불량이 발생할 수 있으며, 이러한 단차에 의한 불량을 개선하기 위해서 제1게이트절연층(113) 및 제2게이트절연층(114)의 두께를 크게 하는 경우 스토리지 커패시터의 용량이 적어질 수 있다.
스토리지 커패시터(Cst)의 하부전극(CE1)의 제1하부층(GL1)을 기준으로 설명했지만, 이는 제1게이트전극(G1)의 제3하부층(GL3), 제2게이트전극(G2)의 제4하부층(GL4) 및 스토리지 커패시터(Cst)의 상부전극(CE2)의 제2하부층(GL2)도 동일한 구성을 가질 수 있다.
일 실시예에 있어서, 스토리지 커패시터(Cst)의 하부전극(CE1)의 제1상부층(GH1)은 탄탈륨(Ta)으로 이루어질 수 있다. 이는, 제1상부층(GH1)을 탄탈륨(Ta)으로 하는 것은 후속 공정, 예컨대 BOE(buffer oxide etch)와 같은 세정 공정 시 하부전극(CE1)이 불화수소(HF)에 의한 부식 손상을 방지하기 위한 것일 수 있다. 그리고 고온(예컨대, 400 ~ 580℃)의 어닐링 공정에서 제1하부층(GL1)을 이루는 알루미늄(Al)의 힐록(hillock) 발생을 방지할 수 있다. 또한, 제1상부층(GH1)과 제1하부층(GL1)의 계면에서 금속 성분들의 확산을 방지할 수 있다.
도 6을 살펴보면 제1상부층(GH1)의 단위 면적(cm2) 당 저항이 약 20Ω/cm2으로 일정하게 유지되므로 제1상부층(GH1)의 두께 또한 일정하게 유지됨을 알 수 있다. 만일, 제3상부층(GH3) 및 제4상부층(GH4)을 티타늄(Ti)으로 구성한다면, 후속 어닐링 공정을 거치면서 상부층과 하부층의 계면에서 금속 성분들의 확산이 일어날 수 있다. 이 경우, 계면에서 알루미늄-티타늄 합금이 형성될 수 있는데, 이것은 스토리지 커패시터(Cst)의 하부전극(CE1)의 저항을 높이는 원인이 될 수 있다. 또한, 티타늄(Ti)은 BOE(buffer oxide etch)와 같은 세정 공정 시 세정액으로 사용되는 불화수소(HF) 등에 의해 쉽게 부식될 수 있으며, 이에 따라 제1하부층(GL1)의 표면이 노출되어 불화수소(HF)에 닿게 되면, 제1하부층(GL1)을 이루는 알루미늄 성분이 불화수소(HF)와 반응하여 표면 손상이 이루어질 수 있다.
반면, 제1상부층(GH1)을 탄탈륨(Ta)로 형성하게 되면, 티타늄(Ti)에 비해 제1하부층(GL1)과의 계면에서 금속 성분의 확산이 잘 이루어지지 않으며, 탄탈륨(Ta)은 티타늄(Ti)에 비해 불화수소(HF) 등에 잘 반응하지 않아 BOE 세정 공정을 진행하더라도 제1하부층(GL1)의 표면을 잘 보호할 수 있다.
비교예로서, 스토리지 커패시터(Cst)의 하부전극(CE1)이 몰리브덴(Mo)으로 이루어질 수 있는데, 이러한 경우 BOE(buffer oxide etch)와 같은 세정 공정 시 손상되지 않으나 저항이 크게 형성되어 고해상도에서 사용이 불가능하다. 또한, 제1하부층(GL1)의 두께가 두꺼워짐에 따라 몰리브덴(Mo)의 물질 특성상 인장응력(tensile stress)이 증가하여 불량을 유발한다.
이와 다르게 본 실시예에서와 같이, 하부전극(CE1)이 몰리브덴(Mo) 단층으로 구성되는 것이 아니라 제1하부층(GL1) 및 제1상부층(GH1)이 적층되고, 제1상부층(GH1)은 탄탈륨(Ta)으로 이루어지면 BOE(buffer oxide etch)와 같은 세정 공정 시 손상되지 않으면서 저저항 구현이 가능하다.
스토리지 커패시터(Cst)의 하부전극(CE1)의 제1상부층(GH1)을 기준으로 설명했지만, 이는 제1게이트전극(G1)의 제3상부층(GH3), 제2게이트전극(G2)의 제4상부층(GH4) 및 스토리지 커패시터(Cst)의 상부전극(CE2)의 제2상부층(GH2)도 동일한 구성을 가질 수 있다.
도 3의 확대도를 참고하면, 상부전극(CE2)의 제2상부층(GH2)의 두께(t2)는 하부전극(CE1)의 제1상부층(GH1)의 두께(t1)보다 크게 구비될 수 있다.
이러한 경우, 제1하부층(GL1) 및 제2하부층(GL2)이 제1소스전극(S1) 및 제2소스전극(S2), 제1드레인전극(D1) 및 제2드레인전극(D2)의 컨택홀 공정 등에서 손상되는 것을 방지할 수 있다. 또한, 제2상부층(GH2)의 두께(t2)가 제1상부층(GH1)의 두께(t1)보다 크게 구비되므로 공정 중 노출이 잦은 스토리지 커패시터(Cst)의 상부전극(CE2)의 제2하부층(GL2)이 하부전극(CE1)의 제1하부층(GL1)과 동일하게 보호될 수 있다.
일부 실시예에 있어서, 제2상부층(GH2)의 두께(t2)는 40nm 내지 140nm이고 제1상부층(GH1)의 두께(t1)는 40nm 내지 60nm일 수 있다.
만일, 제1상부층(GH1)의 두께(t1) 및 제2상부층(GH2)의 두께(t2)가 40nm 이하이면 후속 어닐링 후 제1하부층(GL1) 및 제1상부층(GH1)의 계면, 제2하부층(GL2) 및 제2상부층(GH2)의 계면에서 알루미늄(Al) 확산이 일어나 경계가 모호해질 수 있다.
또한, 제2상부층(GH2) 및 제1상부층(GH1)의 두께를 각각 140nm, 60nm 이하로 한 것은 회로패턴을 형성시켜 주기 위해 필요 없는 부분을 선택적으로 제거시키는 공정(dry etch)에 의한 소모량을 고려한 것이다. 만일 제2상부층(GH2) 및 제1상부층(GH1)의 두께가 각각 140nm, 60nm 이상이면 제2하부층(GL2) 및 제1하부층(GL1)을 보호하는 제2상부층(GH2) 및 제1상부층(GH1)의 역할을 넘어서 불필요한 부분을 형성할 수 있으며, 오히려 저항이 증가될 수 있다.
도 4는 본 발명의 일 실시예에 따른 비저항 변화에 대한 그래프이다.
구체적으로 도 4는 알루미늄 합금에 첨가되는 제1원소 및 제2원소의 비율을 달리하여 450℃에서 30분 동안 어닐링한 결과, 각각의 비저항 변화를 나타낸 그래프이다.
제1원소 및 제2원소는 니켈(Ni), 팔라듐(Pd), 백금(Pt), 다름슈타튬(Ds), 란타넘(La), 세륨(Ce), 프라세오디뮴(Pr), 네오디뮴(Nd), 프로메튬(Pm), 사마륨(Sm), 유로퓸(Eu), 가돌리늄(Gd), 터븀(Tb), 디스프로슘(Dy), 홀뮴(Ho), 어븀(Er), 툴륨(Tm), 이터븀(Yb) 및 루테튬(Lu) 중에서 선택될 수 있다(주기율표의 10족 원소 및 란타넘족 원소).
도 4를 참조하면, 순수 알루미늄(Al)인 경우, 제1원소 및/또는 제2원소가 2at%로 포함된 알루미늄 합금인 경우 및 제1원소 및/또는 제2원소가 0.1at%로 포함된 알루미늄 합금인 경우 각각 열처리 후의 비저항값을 알 수 있다. 비저항값은 물질 고유의 값으로 도 5 및 도 6의 단위 면적(cm2) 당 저항을 각각의 두께와 곱하여 구할 수도 있다.
제1원소 및 제2원소 등의 첨가 물질이 알루미늄 합금 전체를 기준으로 0.1at%로 포함된 경우, 비저항값이 3.08μΩcm로 가장 낮음을 확인할 수 있다.
비교예로서, 제1원소 및 제2원소 등의 첨가 물질이 알루미늄 합금 전체를 기준으로 0.1at%로 포함된 알루미늄 합금이 아닌 경우 즉, 순수 알루미늄(Al)인 경우 후속 어닐링 공정에서 알루미늄(Al)의 힐록(hillock) 발생한다. 또한, 제1원소 및 제2원소 등의 첨가 물질이 알루미늄 합금 전체를 기준으로 2at%로 포함된 알루미늄 합금일 수 있는데, 이러한 경우 열처리에 의한 비저항값이 증가하는 경향이 있다.
이에 본 발명의 일 실시예에 따른 표시 장치에서는, 제1하부층(GL1)의 제1원소 및 제2원소 등의 첨가 물질이 알루미늄 합금 전체를 기준으로 0.1at%이하로 포함될 수 있으며, 이러한 경우 후속 어닐링 공정에서 힐록(hillock) 발생을 방지하고 열처리에 의한 비저항값이 오히려 감소할 수 있다.
도 5 및 도 6은 본 발명의 일 실시예에 따른 저항 변화에 대한 그래프이다.
도 5를 살펴보면, 탄탈륨(Ta)로 이루어진 제1상부층(GH1)의 두께는 100nm이고, 알루미늄(Al) 또는 알루미늄 합금으로 이루어진 제1하부층(GL1)의 두께는 각각 110nm, 130nm, 150nm 및 170nm로 제1하부층(GL1)의 두께가 두꺼워지면서 저항이 0.47Ω/cm2, 0.39Ω/cm2, 0.33Ω/cm2 및 0.29Ω/cm2으로 점점 감소함을 알 수 있다. 탄탈륨(Ta)으로 이루어진 제1상부층(GH1)은 약 20Ω/cm2의 값을 가지고, 알루미늄(Al) 또는 알루미늄 합금으로 이루어진 제1하부층(GL1)은 약 0.5Ω/cm2의 값을 가지기 때문에 제1상부층(GH1)과 제1하부층(GL1)이 병렬 연결된 하부전극(CE1)의 단위 면적(cm2) 당 저항은 제1상부층(GH1)보다 훨씬 작은 제1하부층(GL1)의 단위 면적(cm2) 당 저항을 따르게 되어, 도 5와 같은 수치가 나오는 것이다.
비교예로서, 본 발명의 일 실시예와 같이 제1상부층(GH1)은 탄탈륨(Ta)로 이루어지고, 제1하부층(GL1)은 알루미늄(Al) 또는 알루미늄 합금으로 이루어지지 않는 경우, 제1상부층(GH1) 및 제1하부층(GL1)이 모두 몰디브덴(Mo)으로 이루어진 단층 구조일 수 있는데, 이러한 경우 단층의 두께가 두꺼워짐에 따라 인장응력(tensile stress)이 증가하여 불량을 유발한다. 또한, 제1상부층이 탄탈륨(Ta)이 아닌 티타늄(Ti)으로 이루어질 수 있는데, 이러한 경우 후속 어닐링 공정에서 계면에서의 금속 성분들의 확산이 발생한다.
이에 본 발명의 일 실시예에 따른 표시 장치에서는, 제1상부층(GH1)은 탄탈륨(Ta)로 이루어지고, 제1하부층(GL1)은 알루미늄(Al) 또는 알루미늄 합금으로 이루어지면, 두께 증가에 따른 불량 유발 문제를 방지할 수 있고, 열처리 후의 단위 면적(cm2) 당 저항이 오히려 감소하는 효과를 나타낼 수 있다. 또한, 후속 어닐링 공정에서 계면에서의 금속 성분들의 확산 발생을 방지할 수 있다.
구체적으로 도 6은 제1상부층(GH1)은 탄탈륨(Ta)로 이루어지고, 제1하부층(GL1)는 알루미늄(Al) 또는 알루미늄 합금으로 이루어지는 일 실시예에서, 후속 BOE 공정 진행에 따른 하부전극(CE1)의 제1상부층(GH1)의 단위 면적(cm2) 당 저항 변화를 나타낸 그래프이다.
도 6을 살펴보면, 후속 BOE 공정을 진행하지 않았을 때(Ref.), 한번 진행했을 때, 두 번 진행했을 때 및 세 번 진행했을 때에 대한 두께가 100nm인 제1상부층(GH1)의 단위 면적(cm2) 당 저항 변화를 알 수 있다. 제1상부층(GH1)의 두께가 변하는 경우 단위 면적(cm2) 당 저항도 변하게 된다. 구체적으로, 두께와 저항은 서로 반비례 관계에 있으며, 두께가 감소하면 저항이 증가하는 것이다. 하지만 도 6을 살펴보면 제1상부층(GH1)의 단위 면적(cm2) 당 저항이 약 20Ω/cm2으로 일정하게 유지되므로 제1상부층(GH1)의 두께 또한 일정하게 유지됨을 알 수 있다. 즉, 후속 BOE 공정 진행에서 탄탈륨(Ta)으로 인해 불화수소(HF)에 의한 부식 손상을 방지할 수 있다.
비교예로서, 본 발명의 일 실시예와 같이 제1상부층(GH1)은 탄탈륨(Ta)로 이루어지고, 제1하부층(GL1)은 알루미늄(Al) 또는 알루미늄 합금으로 이루어지지 않는 경우, 제1상부층이 티타늄(Ti)으로 이루어질 수 있는데, 이러한 경우 후속 BOE 공정 진행에 불화수소(HF)에 의한 부식 손상이 발생한다.
이에 본 발명의 일 실시예에 따른 표시 장치에서는, 제1상부층(GH1)은 탄탈륨(Ta)로 이루어지고, 제1하부층(GL1)은 알루미늄(Al) 또는 알루미늄 합금으로 이루어지면, 후속 BOE 공정 진행에서 탄탈륨(Ta)으로 인해 불화수소(HF)에 의한 부식 손상을 방지할 수 있으며, 후속 어닐링 공정에서 제1하부층(GL1)을 이루는 알루미늄(Al)의 힐록(hillock) 발생 및 계면에서의 금속 성분들의 확산을 방지할 수 있다.
도 7은 본 발명의 일 실시예에 따른 표시 장치의 일부를 개략적으로 나타낸 단면도이다. 도 7에 있어서, 도 3과 동일한 참조부호는 동일 부재를 일컫는다.
도 7을 참조하면, 본 실시예에 따른 표시 장치는 스토리지 커패시터(Cst)가 제1박막트랜지스터(T1)와 중첩되도록 배치된다.
스토리지 커패시터(Cst)의 상부전극(CE2)은 제1박막트랜지스터(T1)와 중첩할 수 있다. 예컨대, 제1박막트랜지스터(T1)의 제1게이트전극(G1)은 스토리지 커패시터(Cst)의 상부전극(CE2)으로의 기능을 수행할 수 있다.
스토리지 커패시터(Cst)의 하부전극(CE1)은 제2게이트절연층(114)을 사이에 두고 상부전극(CE2)과 중첩한다. 이 경우, 제2게이트절연층(114)은 스토리지 커패시터(Cst)의 유전체층의 기능을 할 수 있다.
스토리지 커패시터(Cst)의 하부전극(CE1)은 제1하부층(GL1)과 제1상부층(GH1)이 적층되어 구비되고, 스토리지 커패시터(Cst)의 상부전극(CE2)은 제2하부층(GL2)과 제2상부층(GH2)이 적층되어 구비된다. 도 7의 확대도를 참고하면, 제2상부층(GH2)의 두께(t2)는 제1상부층(GH1)의 두께(t1)보다 크게 구비될 수 있다.
제1상부층(GH1) 및 제2상부층(GH2)은 질화 티타늄(TiN), 탄탈륨(Ta) 등으로 이루어질 수 있으며, 제1하부층(GL1) 및 제2하부층(GL2)은 알루미늄(Al) 또는 알루미늄 합금으로 이루어질 수 있다. 제1하부층(GL1) 및 제2하부층(GL2)을 이루는 알루미늄 합금은 제1원소를 포함할 수 있다. 일 실시예에서, 제1하부층(GL1) 및 제2하부층(GL2)을 이루는 알루미늄 합금은 제1원소와 다른 제2원소를 더 포함할 수 있다. 제1원소 및 제2원소는 니켈(Ni), 팔라듐(Pd), 백금(Pt), 다름슈타튬(Ds), 란타넘(La), 세륨(Ce), 프라세오디뮴(Pr), 네오디뮴(Nd), 프로메튬(Pm), 사마륨(Sm), 유로퓸(Eu), 가돌리늄(Gd), 터븀(Tb), 디스프로슘(Dy), 홀뮴(Ho), 어븀(Er), 툴륨(Tm), 이터븀(Yb) 및 루테튬(Lu) 중에서 선택될 수 있다(주기율표의 10족 원소 및 란타넘족 원소). 제1원소 및 제2원소 등의 첨가 물질은 알루미늄 합금 전체를 기준으로 0.1at% 이하로 포함될 수 있다.
도 8 및 도 9는 본 발명의 일 실시예에 따른 표시 장치의 일부를 개략적으로 나타낸 단면도이다. 도 8 및 도 9에 있어서, 도 3과 동일한 참조부호는 동일 부재를 일컫는다.
구체적으로 도 8은 도 3의 유기발광다이오드(OLED) 상에 박막봉지층(300)을 더 포함한 표시 장치의 일부를 개략적으로 나타낸 단면도이다.
유기발광다이오드(OLED)는 외부로부터의 수분이나 산소 등에 의해 쉽게 손상될 수 있으므로, 박막봉지층(300)으로 덮어 보호될 수 있다. 박막봉지층(300)은 표시영역(DA, 도 1 참조)을 덮으며, 표시영역(DA) 외측까지 연장될 수 있다. 박막봉지층(300)은 적어도 하나의 유기봉지층과 적어도 하나의 무기봉지층을 포함한다. 예컨대, 박막봉지층(300)은 제1무기봉지층(310), 유기봉지층(320) 및 제2무기봉지층(330)을 포함할 수 있다.
제1무기봉지층(310)은 대향전극(230)을 덮으며, 산화규소, 질화규소, 및/또는 트라이산질화규소 등을 포함할 수 있다. 도시되지는 않았으나, 필요에 따라 제1무기봉지층(310)과 대향전극(230) 사이에 캐핑층 등의 다른 층들이 개재될 수도 있다. 제1무기봉지층(310)은 그 하부의 구조물을 따라 형성되기에, 상면이 평탄하지 않게 된다. 유기봉지층(320)은 이러한 제1무기봉지층(310)을 덮으며, 제1무기봉지층(310)과 달리 그 상면이 대략 평탄하도록 할 수 있다. 구체적으로, 유기봉지층(320)은 표시영역(DA)에 대응하는 부분에서는 상면이 대략 평탄하도록 할 수 있다. 유기봉지층(320)은 폴리에틸렌테레프탈레이트, 폴리에틸렌나프탈레이트, 폴리카보네이트, 폴리이미드, 폴리에틸렌설포네이트, 폴리옥시메틸렌, 폴리아릴레이트, 헥사메틸디실록산으로 이루어지는 군으로부터 선택된 하나 이상의 재료를 포함할 수 있다. 제2무기봉지층(330)은 유기봉지층(320)을 덮으며, 산화규소, 질화규소, 및/또는트라이산질화규소 등을 포함할 수 있다.
박막봉지층(300)은 전술한 다층 구조를 통해 박막봉지층(300) 내에 크랙이 발생한다고 하더라도, 제1무기봉지층(310)과 유기봉지층(320) 사이에서 또는 유기봉지층(320)과 제2무기봉지층(330) 사이에서 그러한 크랙이 연결되지 않도록 할 수 있다. 이를 통해 외부로부터의 수분이나 산소 등이 표시영역(DA)으로 침투하게 되는 경로가 형성되는 것을 방지하거나 최소화할 수 있다.
구체적으로 도 9는 도 3의 유기발광다이오드(OLED) 상에 밀봉기판(400)을 더 포함한 표시 장치의 일부를 개략적으로 나타낸 단면도이다.
도 9를 참조하면, 표시장치는 기판(110)에 대향하는 밀봉기판(400)이 배치된다. 이는 비표시영역(NDA, 도 1 참조)에서 기판(110)과 밀봉기판(400)을 프릿 등의 실링재로 부착하는 방식으로 밀봉될 수도 있다.
지금까지는 표시 장치에 대해서만 주로 설명하였으나, 본 발명이 이에 한정되는 것은 아니다. 예컨대 이러한 표시 장치를 제조하기 위한 표시 장치 제조방법 역시 본 발명의 범위에 속한다고 할 것이다.
도 10a 내지 도 10e는 본 발명의 일 실시예에 따른 표시 유닛의 제조방법을 순차적으로 나타낸 단면도이다.
도 10a를 참조하면, 먼저 기판(110) 상에 버퍼층(111) 및 예비-반도체층(120)을 순차적으로 형성한다.
버퍼층(111)은 산화실리콘(SiO2) 또는 질화실리콘(SiNX)으로 구비될 수 있으며, 화학기상증착법(Chemical Vapor Deposition : CVD), 스퍼터링(sputtering) 등의 증착 방법에 의하여 형성할 수 있다.
예비-반도체층(120)은 비정질 실리콘 또는 산화물 반도체로 형성될 수 있다. 예비-반도체층(120)은 화학기상증착법으로 증착될 수 있다. 또한, 예비-반도체층(120)이 비정질 실리콘층일 경우, 이를 성막한 이후에는 RTA(rapid thermal annealing)법, SPC(solid phase crystallzation)법, ELA(excimer laser annealing)법, MIC(metal induced crystallzation)법, MILC(metal induced lateral crystallzation)법, SLS(sequential lateral solidification)법 등 다양한 방법에 의해 결정화하여 다결정 실리콘층으로 형성할 수 있다.
그 다음, 도 10b를 참조하면, 예비-반도체층(120)을 패터닝하여 제1반도체층(A1) 및 제2반도체층(A2)을 형성하고, 기판(110) 전면에 상기 제1반도체층(A1) 및 제2반도체층(A2)을 덮는 제1게이트절연층(113)을 형성하며 그 상부에 제2게이트전극(G2) 및 스토리지 커패시터(Cst)의 하부전극(CE1)을 형성한다.
제1게이트절연층(113)은 실리콘산화물(SiO2), 실리콘질화물(SiNX), 실리콘산질화물(SiON), 알루미늄산화물(Al2O3), 티타늄산화물(TiO2), 탄탈산화물(Ta2O5), 하프늄산화물(HfO2), 또는 아연산화물(ZnO2)등으로 구비될 수 있으며, 화학기상증착법(Chemical Vapor Deposition : CVD), 스퍼터링(sputtering) 등의 증착 방법에 의하여 형성할 수 있으며, 이를 한정하지 않는다.
제2게이트전극(G2) 및 스토리지 커패시터(Cst)의 하부전극(CE1)은 동일물질로 구비될 수 있으며, 각각 제4하부층(GL4) 및 제1하부층(GL1)과 제4상부층(GH4) 및 제1상부층(GH1)이 적층되어 구비된다.
제2게이트전극(G2) 및 스토리지 커패시터(Cst)의 하부전극(CE1)을 형성하기 위해서 기판(110) 전면에 제1금속층(130a) 및 제2금속층(130b)을 형성한 후, 패터닝하여 형성할 수 있다. 상기 제1금속층(130a) 및 제2금속층(130b)은 화학기상증착법, 플라즈마 여기 CVD(plasma enhanced CVD, PECVD), 저압 CVD(low pressure CVD, LPCVD), 물리기상증착법(physical vapor deposition, PVD), 스퍼터링(sputtering), 원자층 증착법(atomic layer deposition, ALD) 등의 증착 방법에 의하여 형성할 수 있으며, 이를 한정하지 않는다.
도 10c를 참조하면, 기판(110) 전면(全面)에 제2게이트전극(G2) 및 스토리지 커패시터(Cst)의 하부전극(CE1)을 덮도록 제2게이트절연층(114)을 형성하고 그 상부에 제1게이트전극(G1) 및 스토리지 커패시터(Cst)의 상부전극(CE2)을 형성한다.
제2게이트절연층(114)은 실리콘산화물(SiO2), 실리콘질화물(SiNX), 실리콘산질화물(SiON), 알루미늄산화물(Al2O3), 티타늄산화물(TiO2), 탄탈산화물(Ta2O5), 하프늄산화물(HfO2), 또는 아연산화물(ZnO2)등으로 구비될 수 있으며, 화학기상증착법(Chemical Vapor Deposition : CVD), 스퍼터링(sputtering) 등의 증착 방법에 의하여 형성할 수 있으며, 이를 한정하지 않는다.
제1게이트전극(G1) 및 스토리지 커패시터(Cst)의 상부전극(CE2)은 동일물질로 구비될 수 있으며, 각각 제3하부층(GL3) 및 제2하부층(GL2)과 제3상부층(GH3) 및 제2상부층(GH2)이 적층되어 구비된다.
제1게이트전극(G1) 및 스토리지 커패시터(Cst)의 상부전극(CE2)을 형성하기 위해서 기판(110) 전면에 제3금속층(140a) 및 제4금속층(140b)을 형성한 후, 패터닝하여 형성할 수 있다. 상기 제3금속층(140a) 및 제4금속층(140b)은 화학기상증착법, 플라즈마 여기 CVD(plasma enhanced CVD, PECVD), 저압 CVD(low pressure CVD, LPCVD), 물리기상증착법(physical vapor deposition, PVD), 스퍼터링(sputtering), 원자층 증착법(atomic layer deposition, ALD) 등의 증착 방법에 의하여 형성할 수 있으며, 이를 한정하지 않는다.
도 10d를 참조하면, 기판(110) 전면(全面)에 제1게이트전극(G1) 및 스토리지 커패시터(Cst)의 상부전극(CE2)을 덮도록 층간절연층(115)을 형성하고, 제1반도체층(A1) 및 제2반도체층(A2)의 소스영역 및/또는 드레인영역을 노출하는 콘택홀을 형성한다. 그 후, 상기 콘택홀에 매입되는 금속층을 형성한 후, 이를 패터닝하여 소스전극(S1, S2) 및/또는 드레인전극(D1, D2)을 형성할 수 있다.
층간절연층(115)은 실리콘산화물(SiO2), 실리콘질화물(SiNX), 실리콘산질화물(SiON), 알루미늄산화물(Al2O3), 티타늄산화물(TiO2), 탄탈산화물(Ta2O5), 하프늄산화물(HfO2), 또는 아연산화물(ZnO2)등으로 구비될 수 있으며, 화학기상증착법, 스퍼터링(sputtering) 등의 증착 방법에 의하여 형성할 수 있으며, 이를 한정하지 않는다.
소스전극(S1, S2) 및 드레인전극(D1, D2)은 몰리브덴(Mo), 알루미늄(Al), 구리(Cu), 티타늄(Ti) 등을 포함하는 도전 물질을 포함할 수 있고, 상기의 재료를 포함하는 다층 또는 단층으로 형성될 수 있다. 일 예로, 소스전극(S1, S2)과 드레인전극(D1, D2)은 Ti/Al/Ti의 다층 구조로 이루어질 수 있다.
도 10e를 참조하면, 층간절연층(115) 상에 평탄화층(118), 상기 평탄화층(118) 상의 유기발광소자(OLED)을 형성한다.
평탄화층(118)은 유기 물질 또는 무기 물질로 이루어진 막이 단층 또는 다층으로 형성될 수 있다. 이러한, 평탄화층(118)은 BCB(Benzocyclobutene), 폴리이미드(polyimide), HMDSO(Hexamethyldisiloxane), Polymethylmethacrylate(PMMA)나, Polystyrene(PS)과 같은 일반 범용고분자, 페놀계 그룹을 갖는 고분자 유도체, 아크릴계 고분자, 이미드계 고분자, 아릴에테르계 고분자, 아마이드계 고분자, 불소계고분자, p-자일렌계 고분자, 비닐알콜계 고분자 및 이들의 블렌드 등을 포함할 수 있다. 한편, 평탄화층(118)은 실리콘산화물(SiO2), 실리콘질화물(SiNX), 실리콘산질화물(SiON), 알루미늄산화물(Al2O3), 티타늄산화물(TiO2), 탄탈산화물(Ta2O5), 하프늄산화물(HfO2), 또는 아연산화물(ZnO2)등을 포함할 수 있다. 평탄화층(118)을 형성한 후, 평탄한 상면을 제공하기 위해서 화학적 기계적 폴리싱이 수행될 수 있다.
본 발명의 일 실시예에 따른 표시 장치에서는, 제1상부층(GH1)은 탄탈륨(Ta)로 이루어지고, 제1하부층(GL1)은 알루미늄(Al) 또는 알루미늄 합금으로 이루어지는데 이러한 경우 두께 증가에 따른 불량 유발 문제를 방지할 수 있고, 열처리 후의 단위 면적(cm2) 당 저항이 오히려 감소하는 효과를 나타낼 수 있다. 또한, 후속 BOE 공정 진행에서 탄탈륨(Ta)으로 인해 불화수소(HF)에 의한 부식 손상을 방지할 수 있으며, 후속 어닐링 공정에서 제1하부층(GL1)을 이루는 알루미늄(Al)의 힐록(hillock) 발생 및 계면에서의 금속 성분들의 확산을 방지할 수 있다.
본 발명은 도면에 도시된 실시예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 당해 기술분야에서 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 다른 실시예가 가능하다는 점을 이해할 것이다. 따라서 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의하여 정해져야 할 것이다.
110: 기판
111: 버퍼층
113: 제1게이트절연층
114: 제2게이트절연층
115: 층간절연층
118: 평탄화층
119: 화소정의막
T1: 제1박막트랜지스터
CE1: 스토리지 커패시터의 하부전극
CE2: 스토리지 커패시터의 상부전극

Claims (20)

  1. 기판;
    상기 기판 상에 배치되며, 제1반도체층 및 상기 제1반도체층과 제1게이트절연층을 사이에 두고 중첩된 제1게이트전극을 포함하는 제1박막트랜지스터;
    상기 제1게이트전극과 동일물질로 구비된 하부전극과, 상기 하부전극과 제2게이트절연층을 사이에 두고 중첩된 상부전극을 포함하는 스토리지 커패시터; 및
    상기 제1박막트랜지스터와 연결된 표시요소;를 포함하며,
    상기 하부전극은 제1하부층 및 제1상부층이 적층되어 구비되고,
    상기 상부전극은 제2하부층 및 제2상부층이 적층되어 구비되며,
    상기 제2상부층의 두께는 상기 제1상부층의 두께보다 크게 구비된, 표시 장치.
  2. 제1항에 있어서,
    상기 제1상부층의 두께는 40nm 내지 60nm이고, 상기 제2상부층의 두께는 40nm 내지 140nm인, 표시장치.
  3. 제1항에 있어서,
    상기 제1하부층 및 상기 제2하부층 중 적어도 하나의 두께는 130nm 내지 1000nm인, 표시장치.
  4. 제1항에 있어서,
    상기 제1상부층 및 상기 제2상부층은 탄탈륨(Ta)으로 이루어진, 표시장치.
  5. 제1항에 있어서,
    상기 상부전극은 상기 제1박막트랜지스터와 중첩되는, 표시장치.
  6. 제1항에 있어서,
    상기 기판 상에, 상기 기판에 대향하는 박막봉지층을 더 구비하는, 표시장치.
  7. 제1항에 있어서,
    상기 기판 상에, 상기 기판에 대향하는 밀봉기판을 더 구비하는, 표시장치.
  8. 제1항에 있어서,
    상기 제1하부층 및 상기 제2하부층은 알루미늄(Al) 및 제1원소를 포함하는 알루미늄 합금으로 구비되며, 제1원소의 함유량은 0.1at% 이하인, 표시장치.
  9. 제8항에 있어서,
    상기 제1원소는 니켈(Ni), 팔라듐(Pd), 백금(Pt), 다름슈타튬(Ds), 란타넘(La), 세륨(Ce), 프라세오디뮴(Pr), 네오디뮴(Nd), 프로메튬(Pm), 사마륨(Sm), 유로퓸(Eu), 가돌리늄(Gd), 터븀(Tb), 디스프로슘(Dy), 홀뮴(Ho), 어븀(Er), 툴륨(Tm), 이터븀(Yb) 및 루테튬(Lu) 중에서 선택되는, 표시장치.
  10. 제8항에 있어서,
    상기 알루미늄 합금은 상기 제1원소와 다른 제2원소를 더 포함하고 상기 제1원소 및 상기 제2원소의 총 함유량은 0.1at% 이하인, 표시장치.
  11. 제10항에 있어서,
    상기 제1원소는 니켈(Ni), 팔라듐(Pd), 백금(Pt), 및 다름슈타튬(Ds) 중에서 선택되고, 상기 제2원소는 란타넘(La), 세륨(Ce), 프라세오디뮴(Pr), 네오디뮴(Nd), 프로메튬(Pm), 사마륨(Sm), 유로퓸(Eu), 가돌리늄(Gd), 터븀(Tb), 디스프로슘(Dy), 홀뮴(Ho), 어븀(Er), 툴륨(Tm), 이터븀(Yb) 및 루테튬(Lu) 중에서 선택되는, 표시장치.
  12. 기판;
    상기 기판 상에 배치되며, 제1반도체층 및 상기 제1반도체층과 제1게이트절연층을 사이에 두고 중첩된 제1게이트전극을 포함하는 제1박막트랜지스터; 및
    상기 제1박막트랜지스터와 연결된 표시요소;를 포함하며,
    상기 제1게이트전극은 제3하부층과 제3상부층이 적층되어 구비되며,
    상기 제3하부층은 알루미늄(Al) 및 제1원소를 포함하는 알루미늄 합금으로 구비되며, 제1원소의 함유량은 0.1at% 이하인, 표시장치.
  13. 제12항에 있어서,
    상기 기판 상에 배치되며, 제2반도체층 및 상기 제2반도체층과 상기 제1게이트절연층을 사이에 두고 중첩된 제2게이트전극을 포함하는 제2박막트랜지스터;를 더 포함하며,
    상기 제2게이트전극은 제4하부층과 제4상부층이 적층되어 구비되며,
    상기 제4하부층은 알루미늄(Al) 및 상기 제1원소를 포함하는 알루미늄 합금으로 구비되며, 상기 제1원소의 함유량은 0.1at% 이하인, 표시장치.
  14. 제13항에 있어서,
    상기 제3상부층의 두께는 상기 제4상부층의 두께보다 크게 구비된, 표시 장치.
  15. 제14항에 있어서,
    상기 제3상부층의 두께는 40nm 내지 140nm이고, 상기 제4상부층의 두께는 40nm 내지 60nm인, 표시장치.
  16. 제13항에 있어서,
    상기 제3하부층 및 상기 제4하부층 중 적어도 하나의 두께는 130nm 내지 1000nm인, 표시장치.
  17. 제13항에 있어서,
    상기 제3상부층 및 상기 제4상부층은 탄탈륨(Ta)으로 이루어진, 표시장치.
  18. 제12항에 있어서,
    상기 제1원소는 니켈(Ni), 팔라듐(Pd), 백금(Pt), 다름슈타튬(Ds), 란타넘(La), 세륨(Ce), 프라세오디뮴(Pr), 네오디뮴(Nd), 프로메튬(Pm), 사마륨(Sm), 유로퓸(Eu), 가돌리늄(Gd), 터븀(Tb), 디스프로슘(Dy), 홀뮴(Ho), 어븀(Er), 툴륨(Tm), 이터븀(Yb) 및 루테튬(Lu) 중에서 선택되는, 표시장치.
  19. 제12항에 있어서,
    상기 알루미늄 합금은 상기 제1원소와 다른 제2원소를 더 포함하고 상기 제1원소 및 상기 제2원소의 총 함유량은 0.1at% 이하인, 표시장치.
  20. 제19항에 있어서,
    상기 제1원소는 니켈(Ni), 팔라듐(Pd), 백금(Pt), 및 다름슈타튬(Ds) 중에서 선택되고, 상기 제2원소는 란타넘(La), 세륨(Ce), 프라세오디뮴(Pr), 네오디뮴(Nd), 프로메튬(Pm), 사마륨(Sm), 유로퓸(Eu), 가돌리늄(Gd), 터븀(Tb), 디스프로슘(Dy), 홀뮴(Ho), 어븀(Er), 툴륨(Tm), 이터븀(Yb) 및 루테튬(Lu) 중에서 선택되는, 표시장치.
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