KR102573919B1 - 표시 장치 - Google Patents

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Abstract

본 명세서의 표시 장치는 게이트 라인 및 데이터 라인이 배치된 표시 영역과 게이트 구동부 및 패드부가 배치된 비표시 영역을 포함하는 기판, 기판상에 있는 게이트 절연층, 게이트 절연층 상에 배치되며 패드부의 데이터 패드와 데이터 라인을 연결하는 데이터 링크 라인, 데이터 링크 라인 상에 있는 층간 절연층, 층간 절연층상에 배치되며 게이트 구동부와 게이트 라인을 연결하는 게이트 전압 공급라인, 및 층간 절연층 상에 배치되며 게이트 전압 공급라인을 커버하는 보호층을 포함할 수 있다. 그리고, 보호층은 데이터 링크 라인과 중첩되는 영역의 층간 절연층을 노출하는 오픈부를 포함할 수 있다.

Description

표시 장치{DISPLAY APPARATUS}
본 명세서는 이형부를 가지는 표시 장치에 관한 것으로, 특히 신호 링크들의 단락을 방지할 수 있는 표시 장치를 제공하는 것이다.
최근에는 플라스틱 등과 같은 플렉서빌리티(flexibility)를 갖는 소재로 이루어진 기판에 표시부, 배선 등을 형성하여, 종이처럼 휘어져도 화상 표시가 가능하게 제조되는 플렉서블 표시 장치가 차세대 표시 장치로 주목 받고 있다. 플렉서블 표시 장치는 컴퓨터의 모니터 및 TV 뿐만 아니라 개인 휴대 기기까지 그 적용 범위가 다양해지고 있다. 또한, 넓은 표시 면적을 가지면서도 감소된 부피 및 무게를 갖는 플렉서블 표시 장치에 대한 연구가 진행되고 있다. 이들 표시장치는 사용 환경이나 용도에 따라 다양한 디자인을 갖도록 설계될 수 있으며, 이에 대응하여 영상을 표시하는 표시패널 또한 전통적인 단일의 사각형 형태로부터 부분적인 곡면이나 노치(notch)와 같은 이형부(異形部)를 갖는 형태뿐 아니라 원형, 타원형 등의 형태에 이르기까지 다양하게 변하고 있다.
그러나, 곡면부를 가지는 표시 장치의 경우, 표시 장치의 곡면부에 대응되는 비표시영역에 표시영역의 화소로 데이터 신호를 인가하기 위한 데이터 링크 라인이 배치될 수 있다. 그리고, 비표시 영역의 곡면부에서 데이터 링크 라인 상부로 게이트 구동부(GIP)와 연결된 게이트 링크 라인이 지나가게 될 수 있다.
또한, 표시 장치에서 내로우(narrow) 베젤의 구현을 위해 비표시 영역이 공간이 협소해져, 데이터 링크 라인 사이의 간격도 감소될 수 있다. 그리고, 상부에 배치되는 게이트 링크 라인을 형성하는 공정에 있어서, 게이트 링크 라인을 형성하기 위한 금속이 데이터 링크 라인 사이에 잔막으로 남게 되면서, 데이터 링크 라인간의 단락의 발생되는 문제점이 있다.
상기 문제점을 해결하기 위한 것으로서, 본 명세서는 데이터 링크 라인들의 단락을 방지할 수 있는 표시 장치를 제공하는 것이다.
본 명세서의 실시예에 따른 표시 장치는 게이트 라인 및 데이터 라인이 배치된 표시 영역과 게이트 구동부 및 패드부가 배치된 비표시 영역을 포함하는 기판, 기판상에 있는 게이트 절연층, 게이트 절연층 상에 배치되며 패드부의 데이터 패드와 데이터 라인을 연결하는 데이터 링크 라인, 데이터 링크 라인 상에 있는 층간 절연층, 층간 절연층상에 배치되며 게이트 구동부와 게이트 라인을 연결하는 게이트 전압 공급라인, 및 층간 절연층 상에 배치되며 게이트 전압 공급라인을 커버하는 보호층을 포함할 수 있다. 그리고, 보호층은 데이터 링크 라인과 중첩되는 영역의 층간 절연층을 노출하는 오픈부를 포함할 수 있다.
본 명세서는 표시 장치의 라운드 영역에서 게이트 구동부와 표시 영역의 게이트 라인을 연결하는 게이트 전압 공급 라인이 패드 영역의 데이터 패드와 표시 영역의 데이터 라인을 연결하는 데이터 링크 라인 상에 배치될 수 있다. 그리고, 게이트 전압 공급 라인은 데이터 링크 라인과 서로 교차할 수 있다. 데이터 링크 라인상에 배치되는 게이트 전압 공급 라인을 형성하는 과정에서, 데이터 링크 라인사이에 배치된 제2 층간 절연층의 홈에 금속층이 제거되지 않고 잔막으로 남아 표시장치의 성능을 저하시키거나, 수명을 단축시킬 수 있다. 따라서, 잔막을 노출하는 오픈부를 포함하는 보호층을 형성한 후, 게이트 전압 공급 라인을 형성하기 위한 식각공정을 통하여 잔막을 제거하여, 잔막에 의한 불량 발생을 방지 할 수 있다.
도 1은 본 명세서에 실시예에 따른 표시 장치를 나타내는 평면도이다.
도 2는 도 1에 도시된 화소(P) 내의 구조를 도시한 단면도이다.
도 3은 도 1에 도시된 A 영역을 확대한 평면도이다.
도 4는 도 3의 I-I' 라인의 단면도이다.
도 5a 내지 도 5f는 도 3의 I-I' 라인의 단면도로서, 제조공정을 나타내는 도면이다.
도 6은 도 3의 II-II' 라인의 단면도이다.
도 7a는 도 3의 III-III' 라인의 단면도이다.
도 7b는 도 3의 IV-IV' 라인의 단면도이다.
본 명세서의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 명세서는 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 명세서의 개시가 완전하도록 하며, 본 명세서가 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 명세서는 청구항의 범주에 의해 정의될 뿐이다.
본 명세서의 실시예를 설명하기 위한 도면에 개시된 형상, 크기, 비율, 각도, 개수 등은 예시적인 것이므로 본 명세서가 도시된 사항에 한정되는 것은 아니다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다. 또한, 본 명세서를 설명함에 있어서, 관련된 공지 기술에 대한 구체적인 설명이 본 명세서의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우 그 상세한 설명은 생략한다. 본 명세서 상에서 언급된 '포함한다', '갖는다', '이루어진다' 등이 사용되는 경우 '~만'이 사용되지 않는 이상 다른 부분이 추가될 수 있다. 구성 요소를 단수로 표현한 경우에 특별히 명시적인 기재 사항이 없는 한 복수를 포함하는 경우를 포함한다.
구성 요소를 해석함에 있어서, 별도의 명시적 기재가 없더라도 오차 범위를 포함하는 것으로 해석한다.
위치 관계에 대한 설명일 경우, 예를 들어, '~상에', '~상부에', '~하부에', '~옆에' 등으로 두 부분의 위치 관계가 설명되는 경우, '바로' 또는 '직접'이 사용되지 않는 이상 두 부분 사이에 하나 이상의 다른 부분이 위치할 수도 있다.
소자 또는 층이 다른 소자 또는 층 "위 (on)"로 지칭되는 것은 다른 소자 바로 위에 또는 중간에 다른 층 또는 다른 소자를 개재한 경우를 모두 포함한다.
비록 제1, 제2 등이 다양한 구성요소들을 서술하기 위해서 사용되나, 이들 구성요소들은 이들 용어에 의해 제한되지 않는다. 이들 용어들은 단지 하나의 구성요소를 다른 구성요소와 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 구성요소는 본 명세서의 기술적 사상 내에서 제2 구성요소일 수도 있다.
명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
도면에서 나타난 각 구성의 크기 및 두께는 설명의 편의를 위해 도시된 것이며, 본 명세서가 도시된 구성의 크기 및 두께에 반드시 한정되는 것은 아니다.
본 명세서의 여러 실시예들의 각각 특징들이 부분적으로 또는 전체적으로 서로 결합 또는 조합 가능하며, 당업자가 충분히 이해할 수 있듯이 기술적으로 다양한 연동 및 구동이 가능하며, 각 실시예들이 서로에 대하여 독립적으로 실시 가능할 수도 있고 연관 관계로 함께 실시 가능할 수도 있다.
이하, 첨부된 도면을 참조하여 본 명세서의 다양한 실시예들을 상세히 설명한다.
도 1은 본 명세서에 따른 표시 장치를 나타내는 평면도이다.
도 1을 참조하면, 표시 장치(100)는 정보를 표시하는 표시 영역(DA)과, 정보가 표시되지 않는 비표시 영역(NDA)을 포함할 수 있다.
표시 영역(DA)은 입력 영상이 표시되는 영역으로 복수의 화소들(P)이 매트릭스 타입으로 배치되는 영역일 수 있다. 그리고, 비표시 영역(NDA)은 패드부가 배치된 패드 영역(PA), 기판(310)이 구부러지는 벤딩 영역(BA), 및 링크 영역(LA)을 포함할 수 있다.
링크 영역(LA)은 표시 영역(DA) 및 베젤 영역(BA) 사이에 배치될 수 있다. 그리고, 링크 영역(LA)은 표시 영역(DA)에 배치된 배선들로 신호를 전달하기 위한 링크 라인들이 배치되는 영역으로, 다양한 링크 라인들이 배치될 수 있다. 예를 들어, 게이트 링크 라인(GLLa, GLLb, 이하 GLL이라고 함), 데이터 링크 라인(DLL1~DLLn, 이하 DLL 이라고 함), 제1 링크 전원 공급라인들(VDDL1~VDDLn, 이하 VDDL 이라고 함), 및 제2 링크 전원 공급라인(VSSLa, VSSLb, 이하 VSSL 이라고 함) 등이 링크 영역(LA)에 배치될 수 있다.
벤딩 영역(BA)은 기판(110)이 벤딩되는 영역일 수 있다. 벤딩 영역(BA)은 링크 영역(LA)과 패드 영역(PA) 사이에 배치될 수 있다. 기판(110)은 벤딩 영역(BA)을 제외한 영역에서 벤딩되지 않고 평탄한 상태로 유지될 수 있으며, 벤딩 영역(BA)의 기판(110)이 벤딩되도록 구성될 수 있다. 이에 따라, 기판(110)의 벤딩 영역(BA)을 제외한 두 개의 벤딩되지 않는 영역의 기판(110)은 서로 마주보도록 표시 장치(100)가 벤딩될 수 있다.
패드 영역(PA)은 영상이 표시되지 않으며, 복수의 패드가 형성되는 영역일 수 있다. 패드 영역(PA)은 벤딩 영역(BA)의 일측으로부터 연장되는 영역일 수 있다. 패드 영역(PA)은 패드(PAD)가 배치되는 영역일 수 있다. 예를 들면, 제1 전원 공급 패드, 데이터 패드, 게이트 패드, 및 제2 전원 공급 패드 등이 배치되는 영역일 수 있다.
비표시 영역(NDA)에는 게이트 구동회로의 게이트 구동부(GIPa, GIPb, 이하 GIP 이라고 함), 게이트 링크 라인(GLL), 데이터 링크 라인(DLL), 제1 링크 전원 공급 라인(VDDL), 제2 링크 전원 공급라인(VSSL), 제2 전원 공급라인(VSL), 제1 전원 공급전극(VDDE), 및 제1 전원 공급전극(VDDE)과 제1 전원 공급 패드를 연결하는 제1 전원 연결라인(VDDPa, VDDPb, 이하 VDDP 라고 함) 등이 배치될 수 있다.
그리고, 표시 영역(DA)에는 데이터라인(DL1~DLn, 이하 DL 이라고 함) 및 게이트라인(GL1~GLn, 이하 GL이라고 함)이 서로 교차하도록 배치될 수 있다. 그리고, 이들의 교차영역마다 매트릭스 형태로 배치되는 화소(P)를 포함할 수 있다.
각각의 화소(P)는 발광 소자(LED), 발광 소자(LED)에 흐르는 전류량을 제어하는 구동 박막 트랜지스터(Thin Film Transistor, 이하 구동 TFT라 함), 구동 TFT(DT)의 게이트-소스간 전압을 세팅하기 위한 프로그래밍부(SC)를 포함할 수 있다. 표시장치(100)의 화소(P)는 제 1 전원 라인(VD1~VDn, 이하 VD라고 함)을 통해 고전위 전압인 제 1 전원(Vdd)을 공급받을 수 있으며, 제2 전원 공급 라인(VSL)을 통해 저전위 전압인 제 2 전원(Vss)을 공급받을 수 있다.
제 1 전원라인(VD)은 비표시 영역(NDA)에 배치된 제 1 전원 공급전극(VDDE)을 통해 제 1 전원(Vdd)를 공급받을 수 있다. 제1 전원 공급전극(VDDE)을 통해 공급된 제1 전원(Vdd)은 제1 링크 전원 공급라인(VDDL)을 통하여 표시 영역(DA)에 배치된 제1 전원라인(VD)에 공급될 수 있다. 예를 들면, 제1 전원(Vdd)은 패드 영역(PA)의 패드(PAD)에 위치하는 제1 전원 공급패드에 공급될 수 있다. 그리고, 제1 전원 공급패드에 공급된 제1 전원(Vdd)은 제1 전원 연결라인(VDDP)을 통하여 링크 영역(LA)의 제1 전원 공급전극(VDDE)에 공급될 수 있으며, 제1 전원 공급전극(VDDE)에 공급된 제1 전원(Vdd)은 링크 영역(LA)의 제1 링크 전원 공급라인(VDDL)을 통하여 표시 영역(DA)의 제1 전원라인(VD)에 공급될 수 있다.
그리고, 제2 전원(Vss)은 패드 영역(PA)의 패드(PAD)에 위치하는 제2 전원 공급패드를 통하여 비표시 영역(NDA)의 제2 링크 전원 공급라인(VSSL)에 공급될 수 있다. 그리고, 제2 링크 전원 공급라인(VSSL)에 공급된 제2 전원(Vss)은 제2 전원 공급라인(VSL)을 통하여 표시 영역(DA)의 화소(P)에 공급될 수 있다. 예를 들어, 제2 전원(VSS)은 패드(PAD)에 위치하는 제2 전원 공급패드와 연결된 제2 링크 전원 공급라인(VSSL)의 제2a 링크 전원 공급라인(VSSLa) 및 제2b 링크 전원 공급라인(VSSLb)에 공급될 수 있다. 그리고, 제2 링크 전원 공급라인(VSSL)의 제2a 링크 전원 공급라인(VSSLa) 및 제2b 링크 전원 공급라인(VSSLb)에 공급된 제2 전원(Vss)은 제2 전원 공급라인(VSL)을 통하여 표시 영역(DA)의 화소(P)에 공급될 수 있다. 제2 링크 전원 공급라인(VSSL)의 제2a 링크 전원 공급라인(VSSLa)은 제2 전원 공급라인(VSL)의 일측과 연결되어 제2 전원(Vss)을 공급할 수 있다. 그리고, 제2 링크 전원 공급라인(VSSL)의 제2b 링크 전원 공급라인(VSSLb)은 제2 전원 공급라인(VSL)의 타측과 연결되어 제2 전원(Vss)을 공급할 수 있다.
프로그래밍부(SC)는 적어도 하나 이상의 스위치 TFT와, 적어도 하나 이상의 스토리지 커패시터를 포함할 수 있다. 스위치 TFT는 게이트 라인들(GL)로부터의 스캔 신호에 응답하여 턴 온 됨으로써, 데이터라인들(DL)로부터의 데이터전압을 스토리지 커패시터의 일측 전극에 인가할 수 있다. 구동 TFT(DT)는 스토리지 커패시터에 충전된 전압의 크기에 따라 발광 소자(LED)로 공급되는 전류량을 제어하여 발광 소자(LED)의 발광량을 조절할 수 있다. 발광 소자(LED)의 발광량은 구동 TFT(DT)로부터 공급되는 전류량에 비례할 수 있다. 또한, 화소(P)를 구성하는 TFT들의 반도체층은, 비정질 실리콘 또는, 폴리 실리콘 또는, 산화물 반도체물질 중에 적어도 하나를 포함할 수 있다. 발광 소자(LED)는 애노드 전극, 캐소드 전극, 및 애노드 전극과 캐소드 전극 사이에 개재된 발광 구조물을 포함할 수 있다. 애노드 전극은 구동 TFT(DT)에 접속될 수 있다. 발광 구조물은 발광층(Emission layer, EML)을 포함하고, 발광층을 사이에 두고 그 일측에는 정공 주입층(Hole injection layer, HIL) 및 정공 수송층(Hole transport layer, HTL)이, 그 타측에는 전자 수송층(Electron transport layer, ETL) 및 전자 주입층(Electron injection layer, EIL)이 각각 배치될 수 있다.
데이터 전압은 패드 영역(PA)의 패드(PAD)에 위치하는 데이터 패드를 통하여 비표시 영역(NDA)의 데이터 링크 라인(DLL)에 공급될 수 있다. 그리고, 데이터 링크 라인(DLL)에 공급된 데이터 전압은 표시 영역(AA)의 데이터 라인(DL)에 공급될 수 있다.
게이트 구동 전압은 패드 영역(PA)의 패드(PAD)에 위치하는 게이트 패드를 통하여 비표시 영역(NDA)의 게이트 링크 라인(GLL)으로 공급될 수 있다. 그리고, 게이트 링크 라인(GLL)에 공급된 게이트 구동 전압은 게이트 구동부(GIP)에 공급될 수 있다. 그리고, 게이트 구동 전압은 게이트 구동부(GIP)에 연결된 게이트 전압 공급라인(GIPL1~GIPLn, 이하 GIPL 이라 함)을 통하여 표시 영역(DA)의 게이트 라인(GL)에 공급될 수 있다. 게이트 구동 전압은 게이트 하이 전압(VGH) 및 게이트 로우 전압(VGL)을 포함할 수 있다. 그리고, 게이트 구동부(GIP)는 게이트 구동 전압 외에도 스타트 펄스, 게이트 쉬프트 클럭들, 및 플리커 신호등의 신호를 공급받을 수 있다. 스타트 펄스, 게이트 쉬프트 클럭 및 플리커 신호는 대략 0V와 3.3V 사이에서 스윙하는 신호들일 수 있다. 게이트 쉬프트 클럭은 소정의 위상차를 갖는 n 상 클럭신호들일 수 있다. 게이트 하이 전압(VGH)은 표시장치(100)의 박막 트랜지스터 어레이에 형성된 박막 트랜지스터(TFT)의 문턱 전압 이상의 전압으로서 대략 28V 정도의 전압일 수 있고, 게이트 로우 전압(VGL)은 표시장치(100)의 박막 트랜지스터 어레이에 형성된 박막 트랜지스터(TFT)의 문턱 전압보다 낮은 전압으로서 대략 -5V 내외의 전압일 수 있으며, 이에 한정되는 것은 아니다.
게이트 구동부(GIP)는 표시 영역(DA)의 좌측에 배치된 제1 게이트 구동부(GIPa) 및 표시 영역(DA)의 우측에 배치된 제2 게이트 구동부(GIPb)를 포함할 수 있다. 그리고, 제1 게이트 구동부(GIPa)는 게이트 링크 라인(GLL)의 제1 게이트 링크 라인(GLLa)을 통하여 게이트 구동 전압을 공급 받을 수 있다. 제2 게이트 구동부(GIPb)는 게이트 링크 라인(GLL)의 제2 게이트 링크 라인(GLLb)을 통하여 게이트 구동 전압을 공급 받을 수 있다. 또한, 제1 게이트 구동부(GIPa)에 공급된 게이트 구동 전압은 게이트 전압 공급라인(GIPL)의 제1 게이트 전압 공급 라인(GIPL1a~GIPLna, 이하 GIPLa 라고 함)을 통하여 게이트 라인(GL)의 제1 게이트 라인(GL1a~GLna, 이하 GLa라고 함)에 공급될 수 있다. 제2 게이트 구동부(GIPb)에 공급된 게이트 구동 전압은 게이트 전압 공급라인(GIPL)의 제2 게이트 전압 공급라인(GIPL1b~GIPLnb, 이하 GIPLb라고 함)을 통하여 게이트 라인(GL)의 제2 게이트 라인(GL1b~GLnb, 이하 GLb 라고 함)에 공급될 수 있다.
도 1에서는 게이트 구동부(GIP)가 표시 영역(DA) 외측의 양측에 배치되어 표시 영역(DA)의 양단부에서 게이트 라인(GL)에 게이트 펄스를 공급하는 구성을 도시하고 있지만 본 명세서가 이에 한정되는 것은 아니며, 게이트 구동부는 표시 영역(DA)의 일측에만 배치되어 표시 영역(DA)의 일측에서 게이트 라인(GL)에 게이트 펄스를 공급할 수도 있다. 게이트 구동부(GIP)가 표시 영역(DA) 외측의 양측에 배치되는 경우, 동일 수평라인에 배치된 화소(P)에는 게이트 라인(GL)을 통하여 동일한 위상, 동일한 진폭의 게이트 펄스가 공급될 수 있다.
도 2는 도 1에 도시된 화소(P) 내의 구조를 나타내는 단면도이다. 도 2는 표시 장치(100)의 표시 영역(DA)의 컴포넌트들을 도시한 것이다.
도 2를 참조하면, 본 명세서의 실시예에 따른 표시장치(100)는 박막 트랜지스터(120), 스토리지 캐패시터(130), 발광 소자(140), 봉지부(150), 기판(110), 버퍼층(111), 게이트 절연층(112), 제1 층간 절연층(113), 제2 층간 절연층(114), 보호층(115), 제1 평탄화층(116), 제2 평탄화층(117), 보조 전극(161), 뱅크(118), 및 스페이서(119)를 포함할 수 있다. 플렉서블 기판(110)은 표시 장치(100)의 다양한 구성 요소들을 지지할 수 있다. 플렉서블 기판(110)은 플렉서블리티(flexibility)를 갖는 플라스틱 물질로 이루어질 수 있다. 플렉서블 기판(110)이 플라스틱 물질로 이루어지는 경우, 예를 들어, 폴리이미드(PI)로 이루어질 수도 있다. 기판(110)이 폴리이미드(PI)로 이루어지는 경우, 플렉서블 기판(110) 하부에 유리로 이루어지는 지지 기판이 배치된 상황에서 표시장치 제조 공정이 진행되고, 표시장치 제조 공정이 완료된 후 지지 기판이 릴리즈(release)될 수 있다. 또한, 지지 기판이 릴리즈된 후, 플렉서블 기판(110)을 지지하기 위한 백 플레이트(back plate)가 플렉서블 기판(110) 하부에 배치될 수도 있다. 플렉서블 기판(110)이 폴리이미드(PI)층으로 이루어지는 경우, 수분성분이 폴리이미드(PI)층으로 이루어진 플렉서블 기판(110)을 뚫고 박막트랜지스터(120) 또는 발광 소자(140)까지 투습이 진행되어 표시장치(100)의 성능을 저하시킬 수 있다. 본 명세서의 일 실시예에 따른 표시장치(100)는 투습에 의한 표시장치(100)의 성능이 저하되는 것을 방지하기 위해 플렉서블 기판(110)을 2중의 베이스층으로 구성할 수 있다. 그리고, 2개의 베이스층 사이에 투습 효과가 우수한 산화 실리콘(SiOx)층을 형성함으로써, 수분성분이 하부의 베이스층을 뚫고 지나가는 것을 차단하여 제품성능 신뢰성을 향상시킬 수가 있다.
또한, 플렉서블 기판(110)을 구성하는 베이스층에 차지(charge)된 전하가 백 바이어스(Back Bias)를 형성하여 박막 트랜지스터(120)에 영향을 줄 수 있다. 따라서, 베이스층에 차지(charge)된 전하를 차단하기 위하여 플렉서블 기판(110)과 박막 트랜지스터(120) 사이에 별도의 금속층을 배치할 수도 있다.
플렉서블 기판(110)이 구부러지는 벤딩영역(BA)을 가지는 경우, 플렉서블 기판(110)의 벤딩영역(BA)에서 2중의 베이스층 사이에 배치된 산화 실리콘(SiOx)층과 베이스층간의 접착력이 수분에 의해 저하될 수 있다. 그리고, 산화 실리콘(SiOx)층과 베이스층 간의 접착력 약하로 인하여, 플렉서블 기판(110)은 벤딩영역(BA)에서 응력(Stress)을 받게 되면서, 베이스층이 들뜨는 문제점이 발생할 수 있다. 그리고, 플렉서블 기판(110)의 베이스층의 들뜸 현상으로 인하여 제품의 신뢰성이 저하될 수 있다. 따라서, 본 명세서의 실시예에 따른 표시장치는 수분 침투와 같은 환경 신뢰성도 향상시키면서, 벤딩에도 강건한 구조를 가지도록, 2개의 베이스층 사이에 배치된 무기 절연층을 산화 실리콘(SiOx)층과 질화 실리콘(SiNx)층으로 이루어진 이중층으로 형성할 수 있다. 그러나, 이에 한정되지는 않으며, 산화 실리콘(SiOx)층과 질화 실리콘(SiNx)층으로 이루어진 3중층으로도 형성할 수 있다.
도 2를 참조하면, 기판(110) 상에는 단층 또는 다층구조의 버퍼층(110)이 배치될 수 있다. 플렉서블 기판(110)상에 배치된 버퍼층(111)은 질화 실리콘(SiNx) 또는 산화 실리콘(SiOx)의 단일층 또는 이들의 다중층으로 이루어질 수 있다.
버퍼층(111)은 버퍼층(111) 상에 형성되는 층들과 기판(110) 간의 접착력을 향상시키고, 기판(110)으로부터 유출되는 알칼리 성분 등을 차단하는 역할 등을 수행할 수 있다. 그리고, 버퍼층(111)은 필수적인 구성요소는 아니며, 기판(110)의 종류 및 물질, 박막 트랜지스터의 구조 및 타입 등에 기초하여 생략될 수도 있다.
본 명세서의 실시예에 따르면, 버퍼층(111)은 이산화 규소(SiO2)와 질화 실리콘(SiNx)이 교번으로 형성된 다중층으로 형성될 수 있다.
플렉서블 기판(110)의 표시영역(DA)에서, 박막 트랜지스터(120)는 버퍼층(111) 상에 배치될 수 있다. 박막 트랜지스터(120)는 액티브층(121), 게이트 전극(124), 소스 전극(122) 및 드레인 전극(123)을 포함할 수 있다. 여기에서, 화소 회로의 설계에 따라서, 소스 전극(122)이 드레인 전극이 될 수 있으며, 드레인 전극(123)이 소스 전극이 될 수 있다. 플렉서블 기판(110)의 표시영역(DA)에서, 버퍼층(111) 상에는 박막 트랜지스터(120)의 액티브층(121)이 배치될 수 있다.
액티브층(121)은 저온 폴리 실리콘(Low Temperature Poly-Silicon; LTPS)을 포함할 수 있다. 폴리 실리콘 물질은 이동도가 높아(100㎠/Vs 이상), 에너지 소비 전력이 낮고 신뢰성이 우수하므로, 표시 소자용 박막 트랜지스터들을 구동하는 구동 소자용 게이트 드라이버 및/또는 멀티플렉서(MUX) 등에 적용될 수 있으며, 본 명세서의 실시예에 따른 표시장치에서 구동 박막 트랜지스터의 액티브층으로 적용될 수 있으며, 이에 한정되지는 않는다. 예를 들면, 표시장치의 특성에 따라 스위칭 박막 트랜지스터의 액티브층으로 적용될 수도 있다. 버퍼층(111) 상에 아몰퍼스 실리콘(a-Si) 물질을 증착하고, 탈수소화 공정 및 결정화 공정을 수행하는 방식으로 폴리 실리콘이 형성되고, 폴리 실리콘을 패터닝하여 액티브층(121)이 형성될 수 있다. 액티브층(121)은 박막 트랜지스터(120)의 구동 시 채널이 형성되는 채널 영역(121a), 채널 영역(121a) 양 측의 소스 영역(121b) 및 드레인 영역(121c)을 포함할 수 있다. 소스 영역(121b)은 소스 전극(122)과 연결된 액티브층(121)의 부분을 의미하며, 드레인 영역(121c)은 드레인 전극(123)과 연결된 액티브층(121)의 부분을 의미한다. 소스 영역(121b) 및 드레인 영역(121c)은 액티브층(121)의 이온 도핑(불순물 도핑)에 의해 구성될 수 있다. 소스 영역(121b) 및 드레인 영역(121c)은 폴리 실리콘 물질에 이온 도핑하여 생성될 수 있으며, 채널 영역(121a)은 이온 도핑되지 않고 폴리 실리콘 물질로 남겨진 부분을 의미할 수 있다.
액티브층(121)은 산화물 반도체로 이루어질 수 있다. 산화물 반도체 물질은 실리콘 물질과 비교하여 밴드갭이 더 큰 물질이므로 오프(Off) 상태에서 전자가 밴드갭을 넘어가지 못하며, 이에 따라 오프-전류(Off-Current)가 낮다. 따라서, 산화물 반도체로 이루어진 액티브층을 포함하는 박막 트랜지스터는 온(On) 시간이 짧고 오프(Off) 시간을 길게 유지하는 스위칭 박막 트랜지스터에 적합할 수 있으며, 이에 한정되지는 않는다. 표시장치의 특성에 따라서, 구동 박막 트랜지스터로 적용될 수도 있다. 그리고, 오프-전류가 작아서 보조 용량의 크기가 감소될 수 있으므로, 고해상도 표시 소자에 적합하다. 예를 들면, 액티브층(121)은 금속 산화물로 이루어지고, 예를 들어, IGZO(indium-gallium-zinc-oxide) 등과 같은 다양한 금속 산화물로 이루어질 수 있다. 박막 트랜지스터(120)의 액티브층(121)은 다양한 금속 산화물 중 IGZO로 이루어지는 것을 가정하여 IGZO층을 기초로 형성되는 것으로 설명하였으나, 이에 제한되지 않고 IGZO가 아닌 IZO(indium-zinc-oxide), IGTO(indium-gallium-tin-oxide), 또는 IGO(indium-gallium-oxide) 등과 같은 다른 금속 산화물로 형성될 수도 있다. 액티브층(121)은, 금속 산화물을 버퍼층(111) 상에 증착하고, 안정화를 위한 열처리 공정을 수행한 후, 금속 산화물을 패터닝하여 형성될 수 있다.
플렉서블 기판(110)의 표시영역(DA)에서, 박막 트랜지스터(120)의 액티브층(121) 상에 게이트 절연층(112)이 배치될 수 있다. 게이트 절연층(112)은 질화 실리콘(SiNx) 또는 산화 실리콘(SiOx)의 단일층 또는 이들의 다중층으로 구성될 수 있다. 게이트 절연층(112)에는 박막 트랜지스터(120)의 소스 전극(122) 및 드레인 전극(123) 각각이 박막 트랜지스터(120)의 액티브층(121)의 소스 영역(121b) 및 드레인 영역(121c) 각각에 연결되기 위한 컨택홀이 형성될 수 있다. 그리고, 게이트 절연층(112)은 플렉서블 기판(110)의 벤딩영역(BA)에는 배치되지 않을 수 있다. 그리고, 게이트 절연층(112)은 플렉서블 기판(110)의 비표시 영역(NDA)에도 배치되지 않을 수 있다.
플렉서블 기판(110)의 표시영역(DA)에서, 게이트 절연층(112) 상에 박막 트랜지스터(120)의 게이트 전극(124), 게이트 전극(124)과 연결되는 게이트 라인(GL), 및 스토리지 커패시터(130)의 제1 커패시터 전극(131)이 배치될 수 있다. 게이트 전극(124), 게이트 라인(GL), 제1 커패시터 전극(131)은 몰리브덴(Mo), 구리(Cu), 티타늄(Ti), 알루미늄(Al), 크롬(Cr), 금(Au), 니켈(Ni), 및 네오디뮴(Nd) 중 어느 하나 또는 이들의 합금으로 이루어진 단일층 또는 다중층으로 이루어질 수 있으며, 이에 한정되는 것은 아니다. 게이트 전극(124)은 박막 트랜지스터(120)의 액티브층(121)의 채널 영역(121a)과 중첩되도록 게이트 절연층(112) 상에 형성될 수 있다.
플렉서블 기판(110)의 표시영역(DA)에서, 게이트 절연층(112) 상에는 게이트 전극(124), 게이트 라인(GL), 및 제1 커패시터 전극(131)을 커버하도록 제1 층간 절연층(113)이 배치될 수 있다. 제1 층간 절연층(113)은 질화 실리콘(SiNx) 또는 산화 실리콘(SiOx)의 단일층 또는 이들의 다중층으로 구성될 수 있다. 제1 층간 절연층(113)에는 박막 트랜지스터(120)의 액티브층(121)의 소스 영역(121b) 및 드레인 영역(121c)을 노출시키기 위한 컨택홀이 형성될 수 있다. 그리고, 제1 층간 절연층(113)은 플렉서블 기판(110)의 벤딩영역(BA)에는 배치되지 않을 수 있다.
제 1 층간 절연층(113) 상에는 제 1 커패시터 전극(131)과 중첩되도록 스토리지 캐패시터(130)의 제 2 커패시터 전극(132)이 배치될 수 있다. 제2 커패시터 전극(132)은 몰리브덴(Mo), 구리(Cu), 티타늄(Ti), 알루미늄(Al), 크롬(Cr), 금(Au), 니켈(Ni), 네오디뮴(Nd)중 하나, 또는 이들의 합금일 수 있으며, 단일층 또는 다중층으로 이루어질 수 있으며, 이에 한정되는 것은 아니다.
그리고, 스토리지 캐패시터(130)의 제 2 커패시터 전극(132)을 커버하도록 제 2 층간 절연층(114)이 배치될 수 있다. 제2 층간 절연층(114)에는 제2 커패시터 전극(132)을 노출하기 위한 컨택홀이 형성될 수 있다. 그리고, 제2 층간 절연층(114)에는 박막 트랜지스터(120)의 액티브층(121)의 소스 영역(121b) 및 드레인 영역(121c)을 노출시키기 위한 컨택홀이 형성될 수 있다. 제 2 층간 절연층(114)은 무기물질로 이루어진 단일층 또는 서로 다른 무기물질로 이루어진 다중층으로 형성될 수 있다. 예를 들면, 제 2 층간 절연층(114)은 실리콘 산화막(SiOx), 실리콘 질화막(SiNx) 또는 이들의 이중층으로 이루어질 수 있으며, 이에 한정되는 것은 아니다.
플렉서블 기판(110)의 표시영역(DA)에서, 제2 층간 절연층(114) 상에 박막 트랜지스터(120)의 소스 전극(122) 및 드레인 전극(123)이 배치될 수 있다. 그리고, 제2 층간 절연층(114) 상에 스토리지 캐패시터(130)의 제 2 커패시터 전극(132)과 중첩되도록 제 3 커패시터 전극(133)이 배치될 수 있다. 박막 트랜지스터(120)의 소스 전극(122) 및 드레인 전극(123)은 게이트 절연층(112), 제1층간 절연층(113), 및 제2 층간 절연층(114)에 형성된 컨택홀을 통하여 박막 트랜지스터(120)의 액티브층(121)과 연결될 수 있다. 따라서, 박막 트랜지스터(120)의 소스 전극(122)은 게이트 절연층(112), 제1 층간 절연층(113), 및 제2층간 절연층(114)에 형성된 컨택홀을 통하여 액티브층(121)의 소스 영역(121b)과 연결될 수 있다. 그리고, 박막 트랜지스터(120)의 드레인 전극(123)은 게이트 절연층(112), 제1 층간 절연층(113), 및 제2 층간 절연층(114)에 형성된 컨택홀을 통하여 액티브층(121)의 드레인 영역(121c)과 연결될 수 있다. 또한, 스토리지 커패시터(130)의 제3 커패시터 전극(133)은 제2 층간 절연층(114)의 컨택홀을 통하여 제2 커패시터 전극(132)과 연결될 수 있다. 소스전극(122), 드레인 전극(123), 및 제 3 커패시터 전극(133)은 몰리브덴(Mo), 구리(Cu), 티타늄(Ti), 알루미늄(Al), 크롬(Cr), 금(Au), 니켈(Ni), 네오디뮴(Nd)중 하나, 또는 이들의 합금일 수 있으며, 단일층 또는 다중층으로 이루어질 수 있으며, 이에 한정되는 것은 아니다. 예를 들면, 소스전극(122), 드레인 전극(123), 및 제 3 커패시터 전극(133)은 도전성 금속 물질로 이루어진 티타늄(Ti)/알루미늄(Al)/티타늄(Ti)의 3층 구조로 이루어질 수 있으며, 이에 한정되지는 않는다.
플렉서블 기판(110)의 표시영역(DA)에서, 소스 전극(122), 드레인 전극(123), 및 제3 커패시터 전극(133)상에는 보호층(115)이 배치될 수 있다. 보호층(115)은 질화 실리콘(SiNx) 또는 산화 실리콘(SiOx)의 단일층 또는 이들의 다중층으로 구성될 수 있다. 보호층(115)에는 박막 트랜지스터(120)의 드레인 전극(123)을 노출시키기 위한 컨택홀이 형성될 수 있다. 그리고, 보호층(115)에는 스토리지 커패시터(130)의 제3 커패시터 전극(133)을 노출시키기 위한 컨택홀이 형성될 수 있다. 보호층(115)은 플렉서블 기판(110)의 벤딩영역(BA)에는 배치되지 않을 수 있다.
플렉서블 기판(110)의 표시영역(DA)에서, 보호층(115)상에 제1 평탄화층(116)이 배치될 수 있다. 도 2에 도시된 바와 같이, 제1 평탄화층(116)에는 드레인 전극(123)을 노출시키기 위한 컨택홀이 형성될 수 있다. 그리고, 제1 평탄화층(116)에는 제3 커패시터 전극(133)을 노출시키기 위한 컨택홀이 형성될 수 있다. 제1 평탄화층(116)은 박막 트랜지스터(120)의 상부를 평탄화하고 보호하기 위한 유기물질층일 수 있다. 예를 들면, 제1 평탄화층(115)은 아크릴 수지(acryl resin), 에폭시 수지(epoxy resin), 페놀 수지(phenolic resin), 폴리아미드 수지(polyamide resin), 폴리이미드 수지(polyimide resin) 등의 유기물질로 형성될 수 있으며, 이에 한정되는 것은 아니다.
플렉서블 기판(110)의 표시영역(DA)에서, 제1 평탄화층(116) 상에는 보조 전극(161) 및 스토리지 커패시터(130)의 제4 커패시터 전극(134)이 배치될 수 있다. 그리고, 보조 전극(161)은 제1 평탄화층(116) 및 보호층(115)의 컨택홀을 통하여 박막 트랜지스터(120)의 드레인 전극(123)과 연결될 수 있다. 보조 전극(161)은 박막 트랜지스터(120)와 발광소자(140)을 전기적으로 연결하는 역할을 할 수 있다. 예를 들어, 보조 전극(161)은 박막 트랜지스터(120)의 드레인 전극(123)과 발광소자(140)의 제1 전극(141)을 전기적으로 연결하는 역할을 할 수 있다. 그리고, 스토리지 캐패시터(130)의 제4 커패시터 전극(134)은 제 1 평탄화층(116)과 보호층(115)의 컨택홀을 통하여 노출되는 스토리지 캐패시터(130)의 제3 커패시터 전극(133)과 접속할 수 있다. 보조 전극(161)은 몰리브덴(Mo), 구리(Cu), 티타늄(Ti), 알루미늄(Al), 크롬(Cr), 금(Au), 니켈(Ni), 및 네오디뮴(Nd) 중 어느 하나 또는 이들의 합금으로 이루어진 단일층 또는 다중층으로 형성될 수 있으며, 이에 한정되는 것은 아니다. 보조 전극(161)은 박막 트랜지스터(120)의 소스 전극(122) 및 드레인 전극(123)과 동일한 물질로 형성될 수 있다.
플렉서블 기판(110)의 표시영역(DA)에서, 제2 평탄화층(117)은 보조 전극(161), 제4 커패시터 전극(134), 및 제1 평탄화층(116) 상에 배치될 수 있다. 그리고, 도 2에 도시된 바와 같이, 제2 평탄화층(117)에는 보조전극(161)을 노출시키기 위한 컨택홀이 형성될 수 있다. 제2 평탄화층(117)은 제 1 평탄화막(116) 상의 보조 전극(161)과 스토리지 캐패시터(130)의 제 4 커패시터 전극(134)으로 인한 하부구조의 단차를 더욱 완화시키면서 하부 구조를 추가적으로 보호하는 평탄화층일 수 있다. 예를 들면, 제2 평탄화층(117)은 아크릴 수지(acryl resin), 에폭시 수지(epoxy resin), 페놀 수지(phenolic resin), 폴리아미드 수지(polyamide resin), 및 폴리이미드 수지(polyimide resin) 등의 유기물질로 형성될 수 있으며, 이에 한정되는 것은 아니다.
플렉서블 기판(110)의 표시영역(DA)에서, 제2 평탄화층(117)상에는 발광 소자(140)가 배치될 수 있다. 발광소자(140)는 제1 전극(141), 발광구조물(142), 및 제2 전극(143)을 포함할 수 있다. 그리고, 발광소자(140)는 플렉서블 기판(110)의 벤딩영역(BA)에는 배치되지 않을 수 있다.
발광소자(140)의 제1 전극(141)은 제2 평탄화층(117) 상에 배치될 수 있다. 제1 전극(141)은 제2 평탄화층(117)에 형성된 컨택홀을 통하여 보조전극(161)과 전기적으로 연결될 수 있다. 따라서, 제1 전극(141)은 제2 평탄화층(117)에 형성된 컨택홀을 통하여 보조전극(161)과 연결됨으로써, 박막 트랜지스터(120)와 전기적으로 연결될 수 있다.
제1 전극(141)은 투명 도전막 및 반사효율이 높은 불투명 도전막을 포함하는 다층 구조로 형성될 수 있다. 투명 도전막으로는 인듐-틴-옥사이드(ITO) 또는 인듐-징크-옥사이드(IZO)과 같은 일함수 값이 비교적 큰 재질로 이루질 수 있다. 그리고, 불투명 도전막으로는 Al, Ag, Cu, Pb, Mo, 및 Ti 또는 이들의 합금을 포함하는 단층 또는 다층 구조로 이루어질 수 있다. 예를 들어, 제1 전극(141)은 투명 도전막, 불투명 도전막, 및 투명 도전막이 순차적으로 적층된 구조로 형성될 수 있다. 그러나, 이에 한정되지는 않으며, 투명 도전막 및 불투명 도전막이 순차적으로 적층된 구조로도 형성될 수 있다.
본 명세서의 실시예에 따른 표시장치(100)는 상부 발광(Top Emission)표시장치(도면에서 화살표로 표시)이므로, 제1 전극(141)은 애노드 전극일 수 있다. 표시장치(100)가 하부 발광(Bottom Emission)인 경우에는 제2 평탄화층(117) 상에 배치된 제1 전극(141)은 캐소드 전극일 수 있다.
제1 전극(141) 및 제2 평탄화층(117) 상에는 뱅크(118)가 배치될 수 있다. 뱅크(118)에는 제1 전극(141)을 노출하기 위한 개구부가 형성될 수 있다. 뱅크(118)는 표시장치(100)의 발광영역을 정의할 수 있으므로 화소 정의막이라고 할 수도 있다. 뱅크(118) 상에는 스페이서(119)가 더 배치될 수 있다. 그리고, 제1 전극(141)상에는 발광층을 포함하는 발광 구조물(142)이 더 배치될 수 있다.
발광 구조물(142)은 제1 전극(141) 상에 정공층, 발광층, 전자층 등의 순으로 또는 역순으로 적층되어 형성될 수 있다. 이외에도 발광 구조물(142)은 전하 생성층을 사이에 두고 대향하는 제1 및 제2 발광 구조물을 구비할 수도 있다. 이 경우, 제1 및 제2 발광 구조물 중 어느 하나의 발광층은 청색광을 생성하고, 제1 및 제2 발광 구조물 중 나머지 하나의 발광층은 노란색-녹색광을 생성함으로써 제1 및 제2 발광 구조물을 통해 백색광이 생성될 수 있다. 이 발광 구조물(142)에서 생성된 백색광은 발광 구조물(142) 상부에 위치하는 컬러 필터에 입사되어 컬러 영상을 구현할 수 있다. 이외에도 별도의 컬러 필터 없이 각 발광 구조물(142)에서 각 서브 화소에 해당하는 컬러광을 생성하여 컬러 영상을 구현할 수도 있다. 예를 들면, 적색(R) 서브 화소의 발광 구조물(142)은 적색광을, 녹색(G) 서브 화소의 발광 구조물(142)은 녹색광을, 청색(B) 서브 화소의 발광 구조물(142)은 청색광을 생성할 수도 있다.
발광 구조물(142) 상에는 제2 전극(143)이 더 배치될 수 있다. 제2 전극(143)은 발광 구조물(142)을 사이에 두고 제1 전극(141)과 대향하도록 발광 구조물(142)상에 배치될 수 있다. 본 명세서의 실시예에 따른 표시장치(100)에서 제2 전극(143)은 캐소드 전극일 수 있다.
플렉서블 기판(110)의 표시영역(DA)에서, 봉지부(150)는 발광소자(140)상에 배치될 수 있다. 예를 들어, 제2 전극(143) 상에는 수분 침투를 억제하는 봉지부(150)가 더 배치될 수 있다. 그리고, 봉지부(150)은 플렉서블 기판(110)의 벤딩영역(BA)에는 배치되지 않을 수 있다.
봉지부(150)은 제1 무기 봉지층(151), 제2 유기 봉지층(152), 및 제3 무기 봉지층(153)을 포함할 수 있다. 봉지부(150)의 제1 무기 봉지층(151)은 제2 전극(142)상에 배치될 수 있다. 그리고, 제2 유기 봉지층(152)은 제1 무기 봉지층(151)상에 배치될 수 있다. 또한, 제3 무기 봉지층(153)은 제2 무기 봉지층(152)상에 배치될 수 있다. 봉지부(150)의 제1 무기 봉지층(151) 및 제3 무기 봉지층(153)은 질화 실리콘(SiNx) 또는 산화 실리콘(SiOx)등의 무기 물질로 형성될 수 있다. 봉지부(150)의 제2 무기 봉지층(152)은 아크릴 수지(acryl resin), 에폭시 수지(epoxy resin), 페놀 수지(phenolic resin), 폴리아미드 수지(polyamide resin), 및 폴리이미드 수지(polyimide resin) 등의 유기물질로 형성될 수 있다.
도 3은 도 1에 도시된 A 영역을 확대 도시한 평면도이다. 도 4는 도 3의 I-I' 라인의 단면도이다. 도 5a 내지 도 5f는 도 3의 I-I' 라인의 단면도로서, 제조공정을 나타내는 도면이다. 도 6는 도 3의 II-II' 라인의 단면도이다. 도 7a는 도 3의 III-III' 라인의 단면도이다. 도 7b는 도 3의 IV-IV' 라인의 단면도이다.
도 3에서는, 비표시 영역(NDA)에 배치된 제2 전원 공급 라인(VSL), 게이트 구동부(GIP)의 제1 게이트 구동부(GIPa), 제1 게이트 전압 공급라인(GIPLa)의 제1-1 게이트 전압 공급 라인(GIPL1a), 제1-2 게이트 전압 공급 라인(GIPL2a), 및 제1-3 게이트 전압 공급 라인(GIPL3a), 및 데이터 링크 라인(DLL)의 제1 데이터 링크 라인(DLL1), 제2 데이터 링크 라인(DLL2), 제3 데이터 링크 라인(DLL3), 제4 데이터 링크 라인(DLL4), 및 제5 데이터 링크 라인(DLL5)을 나타내고 있다. 그리고, 표시 영역(DA)에 배치된 제1 게이트 라인(GLa)의 제1-1 게이트 라인(GL1a), 제1-2 게이트 라인(GL2a), 및 제1-3 게이트 라인(GL3a)과 데이터 라인(DL)의 제4 데이터 라인(DL4) 및 제4 데이터 라인(DL5)를 나타내고 있다. 또한, 비표시 영역(NDA)에서 제1 게이트 라인(GLa)과 제1 게이트 전압 공급라인(GIPLa)을 연결하는 제1 컨택부(CHa) 및 데이터 링크 라인(DLL)과 데이터 라인(DL)을 연결하는 제2 컨택부(CHb)를 나타내고 있다.
제2 전원 공급 라인(VSL)은 표시 영역(DA)에 인접하여 배치될 수 있다. 그리고, 게이트 구동부(GIP)의 제1 게이트 구동부(GIPa)는 제2 전원 공급 라인(VSL)과 표시 영역(DA)사이에 배치될 수 있다. 데이터 링크 라인(DLL)은 제1 게이트 구동부(GIPa)와 표시 영역(DA) 사이에 배치될 수 있다. 데이터 링크 라인(DLL)은 데이터 링크 라인(DLL)과 표시 영역(DA) 사이에 배치된, 제2 컨택부(CHb)를 통하여 표시 영역(DA)에 배치된 데이터 라인(DL)과 연결될 수 있다. 표시 영역(DA)에 배치된 데이터 라인(DL)의 일측이 비표시 영역(NDA)에 위치한 제2 컨택부(CHb)까지 연장되어 데이터 링크 라인(DLL)과 연결될 수 있다. 그리고, 제1 게이트 구동부(GIPa)와 연결되는 제1 게이트 전압 공급라인(GIPLa)은 제1 컨택부(CHa)를 통하여 표시 영역(DA)에 배치된 제1게이트 라인(GLa)과 연결될 수 있다. 표시 영역(DA)에 배치된 제1 게이트 라인(GLa)의 일측이 비표시 영역(NDA)에 위치하는 제1 컨택부(CHa)까지 연장되어 제1 게이트 전압 공급라인(GIPLa)과 연결될 수 있다.
예를 들어, 제1 게이트 전압 공급라인(GIPLa)의 제1-1 게이트 전압 공급라인(GIPL1a)은 제1 컨택부(CHa)의 제1-1 컨택부(CH1a)에서 제1 게이트 라인(GLa)의 제1-1 게이트 라인(GL1a)과 연결될 수 있다. 제1 게이트 전압 공급라인(GIPLa)의 제1-2 게이트 전압 공급라인(GIPL2a)은 제1 컨택부(CHa)의 제1-2 컨택부(CH2a)에서 제1 게이트 라인(GLa)의 제1-2 게이트 라인(GL2a)과 연결될 수 있다. 제1 게이트 전압 공급라인(GIPLa)의 제1-3 게이트 전압 공급라인(GIPL3a)은 제1 컨택부(CHa)의 제1-3 컨택부(CH3a)에서 제1 게이트 라인(GLa)의 제1-3 게이트 라인(GL3a)과 연결될 수 있다.
그리고, 데이터 링크 라인(DLL)의 제4 데이터 링크 라인(DLL4)은 제2 컨택부(CHb)의 제2-2 컨택부(CH2b)를 통하여 데이터 라인(DL)의 제4 데이터 라인(DL4)과 연결될 수 있다. 데이터 링크 라인(DLL)의 제5 데이터 링크 라인(DLL5)은 제2 컨택부(CHb)의 제2-1 컨택부(CH1b)를 통하여 데이터 라인(DL)의 제5 데이터 라인(DL5)과 연결될 수 있다.
제1 게이트 전압 공급 라인(GIPLa)은 데이터 링크 라인(DLL) 상에 배치될 수 있으며, 데이터 링크 라인(DLL)과 교차할 수 있다. 예를 들어, 도 3 및 도4에 도시된 바와 같이, 제1 게이트 전압 공급 라인(GIPLa)의 제1-3 게이트 전압 공급 라인(GIPL3a)은 데이터 링크 라인(DLL)의 제1 데이터 링크 라인(DLL1), 제2 데이터 링크 라인(DLL2), 및 제3 데이터 링크 라인(DLL3) 상에 배치될 수 있으며, 제1 데이터 링크 라인(DLL1), 제2 데이터 링크 라인(DLL2), 및 제3 데이터 링크 라인(DLL3)과 교차할 수 있다.
도3 에서는, 제1 게이트 전압 공급라인(GIPLa)중에서 3개의 라인만이 컨택부를 통하여 제1 게이트 라인(GLa)과 연결되는 것으로 도시되었으나, 이에 한정되지는 않는다. 예를 들어, 제1 게이트 전압 공급라인(GIPLa) 및 제2게이트 전압 공급라인(GIPLb)은 제1 컨택부(CHa)와 같은 구조로 이루어진 컨택부틀 통하여 제1 게이트 라인(GLa) 및 제2 게이트 라인(GLb)과 각각 연결될 수 있다. 게이트 전압 공급라인(GIPL)은 제1 컨택부(CHa)를 통하여 게이트 라인(GL)과 연결될 수 있다. 또한, 데이터 링크 라인(DLL)중 2개의 라인만이 컨택부를 통하여 데이터 라인(DL)과 연결되는 것으로 도시 되었으나, 이에 한정되지는 않는다. 예를 들어, 복수의 데이터 링크 라인(DLL)은 제2-1 컨택부(CH1b) 또는 제2-2 컨택부(CH2b)를 와 같은 구조로 이루어진 컨택부를 통하여 복수의 데이터 라인(DL)과 각각 연결될 수 있다.
도 1의 A영역은 표시 장치(100)에서 기판(110) 및 표시 영역(DA)이 라운드(round) 형상과 같이 이형부로 이루어진 영역이다. 도 3에 도시된 바와 같이, 이형부를 가지는 영역에서, 제1 게이트 전압 공급라인(GIPLa)은 데이터 링크 라인(DLL)과 중첩하여 배치될 수 있다. 예를 들어, 표시 장치(100)의 이형부에 대응하는 비표시 영역(NDA)에서, 제1 게이트 구동부(GIPa)와 연결되는 제1 게이트 전압 공급 라인(GIPLa)은 제2 층간 절연층(114) 상에 배치될 수 있다. 그리고, 데이터 링크 라인(DLL)은 게이트 절연층(112)상에 배치될 수 있다. 또한, 제1 게이트 전압 공급 라인(GIPLa)은 제2 층간 절연층(114)을 사이에 두고 데이터 링크 라인(DLL)과 중첩할 수 있다.
도 4는 도 3의 I-I' 라인의 단면도이다. 도 4는 표시 장치(100)의 일부분만을 확대하여 예시로 나타낸 도면이므로, 도 4에 표시된 컴포넌트들의 개수는 한정되지는 않는다. 그리고, 도 4에 표시된 일부 컴포넌트들의 구성 및 위치관계는 다른 영역에 배치된 컴포넌트들의 구성 및 위치관계에도 동일하게 적용될 수 있다.
도 4를 참조하면, 비표시 영역(NDA)에서 기판(110)상에 버퍼층(111)이 배치될 수 있다. 그리고, 게이트 절연층(112)이 배치될 수 있다. 게이트 절연층(112) 상에는 제1 데이터 링크 라인(DLL1) 및 제3 데이터 링크 라인(DLL3)이 배치될 수 있다. 제1 데이터 링크 라인(DLL1) 및 제3 데이터 링크 라인(DLL3)은 박막 트랜지스터(120)의 게이트 전극(124)과 동일한 층상에 배치될 수 있으며, 동일한 물질로 이루어질 수 있다. 그리고, 게이트 절연층(112)상에 배치된 제1 데이터 링크 라인(DLL1) 및 제3 데이터 링크 라인(DLL3)을 커버하는 제1 층간 절연층(113)이 배치될 수 있다. 제1 층간 절연층 상(113)에는 제2 데이터 링크 라인(DLL2)이 배치될 수 있다. 제2 데이터 링크 라인(DLL2)은 스토리지 커패시터(130)의 제2 커패시터 전극(132)과 동일한 층상에 배치될 수 있으며, 동일한 물질로 이루어질 수 있다. 제2 데이터 링크 라인(DLL2)은 제1 데이터 링크 라인(DLL1) 과 제3 데이터 링크 라인(DLL3)의 사이에 배치될 수 있다.
본 명세서의 실시예에 따른 표시 장치(100)에서 네로우 베젤의 구현을 위하여 비표시 영역(NDA)의 공간이 협소해질 수 있다. 제한된 공간에서 복수의 데이터 링크 라인(DLL)을 배치하기 위하여, 복수의 데이터 링크 라인에서 홀수번째 데이터 링크 라인과 짝수번째의 데이터 링크 라인을 서로 다른 절연층상에 배치할 수 있다. 예를 들어, 제1 데이터 링크 라인(DLL1), 제3 데이터 링크 라인(DLL3), 및 제5 데이터 링크 라인(DLL5)과 같이 홀수번째 데이터 링크 라인(DLL)은 게이트 절연층(112) 및 제1 층간 절연층(113) 사이에 배치될 수 있다. 그리고, 제2 데이터 링크 라인(DLL2) 및 제4 데이터 링크 라인(DLL4)과 같이 짝수번째 데이터 링크 라인(DLL)은 제1 층간 절연층(113) 및 제2 층간 절연층(114) 사이에 배치될 수 있다. 이와 같이, 홀수번째 데이터 링크 라인(DLL1, DLL3, DLL5~)과 짝수번째의 데이터 링크 라인(DLL2, DLL4, DLL6 ~ )을 서로 다른 절연층 상에 배치하여, 복수의 데이터 링크 라인(DLL)간의 간격을 줄일 수 있다. 홀수번째 데이터 링크 라인(DLL)은 제2 컨택부(CHb)의 제2-1 컨택부(CH1b)를 통하여 홀수번째 데이터 라인(DL)과 각각 연결될 수 있다. 그리고, 짝수번째 데이터 링크 라인(DLL)은 제2 컨택부(CHb)의 제2-2 컨택부(CH2b)를 통하여 짝수번째 데이터 라인(DL)과 연결될 수 있다.
제1 층간 절연층(113) 상에는 제2 데이터 링크 라인(DLL2)을 커버하는 제2 층간 절연층(114)이 배치될 수 있다.
그리고, 제2 층간 절연층(114)상에는 제1 게이트 전압 공급라인(GIPLa)의 제1-3 게이트 전압 공급 라인(GIPL3a)이 배치될 수 있다. 그리고, 제1-3 게이트 전압 공급 라인(GIPL3a)은 제1 데이터 링크 라인(DLL1), 제2 데이터 링크 라인(DLL2), 및 제3 데이터 링크 라인(DLL3)과 중첩하도록 배치될 수 있다. 제1-3 게이트 전압 공급 라인(GIPL3a)은 박막 트랜지스터(120)의 소스 전극(122) 및 드레인 전극(123)과 동일한 층상에 배치될 수 있으면, 동일한 물질로 이루어질 수 있다.
도 5a를 참조하면, 제1-3 게이트 전압 공급 라인(GIPL3a)을 형성하기 위하여, 제2 층간 절연층(114)상에 제1 금속층(201)이 형성될 수 있다. 제1 금속층(201)은 박막 트랜지스터(120)의 소스 전극(122) 및 드레인 전극(123)과 동일한 물질로 이루어질 수 있다.
그리고, 제1 금속층(201)은 패터닝 공정을 통하여, 도 5b에 도시된 바와 같이, 제1-3 게이트 전압 공급 라인(GIPL3a)이 형성될 수 있다. 도 5b를 참조하면, 패터닝 공정에서 제거되어야 할 제1 금속층(201)의 일부가 제거되지 않고, 잔막(202)으로 남을 수 있다. 제2 층간 절연층(114)은 홈을 포함할 수 있다. 제2 층간 절연층(114)의 홈은 복수의 데이터 링크 라인(DLL)이 서로 이격된 공간에 대응하여 배치된 제2 층간 절연층(114)에 위치할 수 있다. 그리고, 제2 층간 절연층(114)의 홈에 게이트 전압 공급 라인(GIPL)을 형성하기 위한 패터닝 공정에서 제거되어야 할 제1 금속층(201)이 제거되지 않고, 잔막(202)으로 남게 될 수 있다. 예를 들어, 제1 데이터 링크 라인(DLL1)과 제2 데이터 링크 라인(DLL2)이 서로 이격된 공간에 배치된 제2 층간 절연층(114)의 상부면에는 홈이 위치할 수 있다. 또한, 제2 데이터 링크 라인(DLL2)과 제3 데이터 링크 라인(DLL3)이 서로 이격된 공간에 배치된 제2 층간 절연층(114)의 상부면에는 홈이 위치할 수 있다. 그리고, 제1-3 게이트 전압 공급 라인(GIPL3a)을 형성하기 위한 패터닝 공정에서 제거되어야 할 제1 금속층(201)의 일부가 제거되지 않고, 제2 층간 절연층(114)의 홈에 잔막(202)으로 남을 수 있다.
그리고, 제2 층간 절연층(114)상에는 제1-3 게이트 전압 공급 라인(GIPL3a)을 커버하는 보호층(115)이 배치될 수 있다. 제1 데이터 링크 라인(DLL1), 제2 데이터 링크 라인(DLL2), 및 제3 데이터 링크 라인(DLL3)과 중첩하지 않는 영역에 대응하는 보호층(115)은 제거되어 제2 층간 절연층(114)을 노출하는 오픈부(OP)를 포함할 수 있다. 예를 들어, 도 3에 도시된 바와 같이, 복수의 제1 게이트 전압 공급 라인(GIPLa)는 서로 이격되어 배치될 수 있으며, 복수의 제 1 게이트 전압 공급 라인(GIPLa)이 이격되어 있는 영역에 대응하고 데이터 링크 라인(DLL)과 중첩하는 영역에 배치된 제2 층간 절연층(114)이 제거되어 오픈부(OP)를 형성할 수 있다. 도5c를 참조하면, 제2 층간 절연층(114)의 홈에 위치한 제1 금속층(201)의 잔막(202)은 보호층(115)의 오픈부(OP)를 통하여 노출될 수 있다. 그리고, 도 5d 및 도 5e에 도시된 바와 같이, 제2 금속층(211)을 형성한 후, 제2 금속층(211)을 제거하면서 잔막(202)도 함께 제거할 수 있다. 제2 금속층(202)은 보조전극(161)과 동일한 물질로 이루어질 수 있다. 제2 금속층(211) 및 잔막(202)은 식각 공정에 의해 제거될 수 있다.
도 4또는 도 5f에 도시된 바와 같이, 잔막(202)이 제거된 제2 층간 절연층(114) 및 보호층(115) 상에는 제1 평탄화층(116) 및 제2 평탄화층(117)이 배치될 수 있다. 보호층(115)의 상부면 및 보호층(115)의 오픈부(OP)를 통하여 노출된 제2 층간 절연층(114)의 상부면을 커버하는 제1 평탄화층(116) 및 제2 평탄화층(117)이 배치될 수 있다. 그리고, 제2 평탄화층(116) 상에는 봉지부(150)가 배치될 수 있다.
도 6은 도 3의 II-II' 라인의 단면도이다. 표시 영역(DA)에 배치된 제1 게이트 라인(GLa)은 비표시 영역(NDA)까지 연장될 수 있다. 그리고, 제1 게이트 라인(GLa)은 비표시 영역(NDA)의 제1 컨택부(CHa)에서 제1 게이트 전압 공급 라인(GIPLa)과 연결될 수 있다. 예를 들어, 표시 영역(DA)에서, 제1 게이트 라인(GL1a)은 게이트 절연층(112)상에 배치될 수 있다. 제1 게이트 라인(GL1a)은 박막 트랜지스터(120)의 게이트 전극(124)과 동일한 물질로 이루어지며, 게이트 전극(124)과 동일한 층상에 배치될 수 있다. 그리고, 제1 게이트 라인(GL1a)의 일단은 비표시 영역(NDA)까지 연장될 수 있다. 그리고, 비표시 영역(NDA)에서 제1 게이트 라인(GLa)을 노출하는 제1 컨택부(CHa)가 배치될 수 있다. 그리고, 제1 게이트 라인(GLa)은 제1 게이트 라인(GLa)을 노출하는 제1 컨택부(CHa)를 통하여 제1 게이트 전압 공급 라인(GIPLa)과 연결될 수 있다. 제1 게이트 전압 공급 라인(GIPLa)은 박막 트랜지스터(120)의 소스 전극(122) 및 드레인 전극(123)과 동일한 물질로 이루어질 수 있으며, 소스 전극(122) 및 드레인 전극(123)과 동일한 층상에 배치될 수 있다. 도 6을 참조하면, 제1 게이트 라인(GLa)의 제1-1 게이트 라인(GL1a)의 일단이 비표시 영역(NDA)까지 연장되며, 게이트 절연층(112)상에 배치될 수 있다. 그리고, 게이트 절연층(112)상에는 제1-1 게이트 라인(GL1a)을 커버하는 제1 층간 절연층(113) 및 제2 층간 절연층(114)이 배치될 수 있다. 그리고, 제1 층간 절연층(113) 및 제2 층간 절연층(114)은 제1-1 게이트 라인(GL1a)을 노출하는 제1-1 컨택부(CH1a)를 포함할 수 있다. 그리고, 제2 층간 절연층(114)상에는 제1 게이트 전압 공급 라인(GIPLa)의 제1-1 게이트 전압 공급 라인(GIPL1a)이 배치될 수 있다. 제1-1 게이트 전압 공급 라인(GIPL1a) 은 제1-1 컨택부(CH1a)를 통하여 제1-1 게이트 라인(GL1a)과 연결될 수 있다.
도 7a는 도 3의 III-III' 라인의 단면도이다. 도 7b는 도 3의 IV-IV' 라인의 단면도이다. 표시 영역(DA)에 배치된 데이터 라인(DL)은 비표시 영역(NDA)까지 연장될 수 있다. 그리고, 비표시 영역(NDA)의 제2 컨택부(CHb)에서 데이터 링크 라인(DLL)과 연결될 수 있다. 예를 들어, 표시 영역(DA)에서, 데이터 라인(DL)은 제1 층간 절연층(114) 상에 배치될 수 있다. 데이터 라인(DL)은 박막 트랜지스터(120)의 소스 전극(122) 및 드레인 전극(123)과 동일한 물질로 이루어지며, 소스 전극(122) 및 드레인 전극(123)과 동일한 층상에 배치될 수 있다. 그리고, 데이터 라인(DL)의 일단은 비표시 영역(NDA)까지 연장될 수 있다. 그리고, 비표시 영역(NDA)에서 데이터 링크 라인(DLL)을 노출하는 제2 컨택부(CHb)가 배치될 수 있다. 그리고, 데이터 라인(DL)은 데이터 링크 라인(DLL)을 노출하는 제2 컨택부(CHb)를 통하여 데이터 링크 라인(DLL)과 연결될 수 있다. 데이터 링크 라인(DLL)은 박막 트랜지스터(120)의 게이트 전극(124) 또는 스토리지 커패시터(130)의 제2 커패시터 전극(132)과 동일한 물질로 이루어질 수 있다. 또한, 데이터 링크 라인(DLL)은 박막 트랜지스터(120)의 게이트 전극(124) 또는 스토리지 커패시터(130)의 제2 커패시터 전극(132)과 동일한 층상에 배치될 수 있다. 도 7a를 참조하면, 데이터 링크 라인(DLL)이 박막 트랜지스터(120)의 게이트 전극(124) 동일한 층 상에 형성된 경우, 데이터 링크 라인(DLL)과 데이터 라인(DL)의 연결관계를 나타내는 도면이다. 그리고, 도 7b는 데이터 링크 라인(DLL)이 스토리지 커패시터(130)의 제2 커패시터 전극(132)과 동일한 층상에 배치되는 경우, 데이터 링크 라인(DLL)과 데이터 라인(DL)의 연결관계를 나타내는 도면이다. 도 7a를 참조하면, 비표시 영역(NDA)에서, 데이터 링크 라인(DLL)의 제5 데이터 링크 라인(DLL5)이 게이트 절연층(112)상에 배치될 수 있다. 그리고, 게이트 절연층(112)상에는 제5 데이터 링크 라인(DLL5)을 커버하는 제1 층간 절연층(113) 및 제2 층간 절연층(114)이 배치될 수 있다. 그리고, 제1 층간 절연층(113) 및 제2 층간 절연층(114)은 제5 데이터 링크 라인(DLL5)을 노출하는 제2-1 컨택부(CH1b)를 포함할 수 있다. 그리고, 제2 층간 절연층(114)상에는 데이터 라인(DL)의 제5 데이터 라인(DL5)이 배치될 수 있다. 제5 데이터 라인(DL5)은 제2-1 컨택부(CH1b)를 통하여 제5 데이터 링크 라인(DLL5)과 연결될 수 있다. 제1 데이터 링크 라인(DLL1) 및 제3 데이터 링크 라인(DLL3)은 제5 데이터 링크 라인(DLL5)과 동일한 물질로 이루어지고, 동일한 층상에 형성될 수 있다. 그리고, 제1 데이터 링크 라인(DLL1) 및 제3 데이터 링크 라인(DLL3)은 제2-1 컨택부(CH1b)와 동일한 컨택구조를 가지는 컨택부를 통하여 제1데이터 라인(DL1) 및 제3 데이터 라인(DL3)과 각각 연결될 수 있다. 도 7b를 참조하면, 비표시 영역(NDA)에서, 데이터 링크 라인(DLL)의 제4 데이터 링크 라인(DLL4)이 게이트 절연층(112)상에 배치될 수 있다. 그리고, 게이트 절연층(112)상에는 제4 데이터 링크 라인(DLL4)을 커버하는 제1 층간 절연층(113) 및 제2 층간 절연층(114)이 배치될 수 있다. 그리고, 제1 층간 절연층(113) 및 제2 층간 절연층(114)은 제4 데이터 링크 라인(DLL4)을 노출하는 제2-2 컨택부(CH2b)를 포함할 수 있다. 그리고, 제2 층간 절연층(114)상에는 데이터 라인(DL)의 제4 데이터 라인(DL4)이 배치될 수 있다. 제4 데이터 라인(DL4)은 제2-2 컨택부(CH2b)를 통하여 제4 데이터 링크 라인(DLL4)과 연결될 수 있다. 제2 데이터 링크 라인(DLL2)은 제4 데이터 링크 라인(DLL4)과 동일한 물질로 이루어지고, 동일한 층상에 형성될 수 있다. 그리고, 제2 데이터 링크 라인(DLL2)은 제2-2 컨택부(CH2b)와 동일한 컨택구조를 가지는 컨택부를 통하여 제2 데이터 라인과 연결될 수 있다.
본 명세서의 실시예에 따른 표시장치는 라운드(round) 형상과 같은 이형부를 포함할 수 있다. 그리고, 표시장치의 라운드 영역에서 게이트 구동부(GIP)와 표시 영역(DA)의 게이트 라인(GL)을 연결하는 게이트 전압 공급 라인(GIPL)은 패드 영역(PA)의 데이터 패드와 표시 영역(DA)의 데이터 라인(DL)을 연결하는 데이터 링크 라인(DLL)상에 배치될 수 있다. 그리고, 게이트 전압 공급 라인(GIPL)은 데이터 링크 라인(DLL)과 서로 교차할 수 있다. 이와 같이, 데이터 링크 라인(DLL)상에 게이트 전압 공급 라인(GIPL)을 형성하는 과정에서, 데이터 링크 라인(DLL)사이에 배치된 제2 층간 절연층(114)의 홈에 금속층이 제거 되지 않고 잔막으로 남아 표시장치의 성능을 저하시키거나, 수명을 단축시킬 수 있다. 따라서, 잔막을 노출하는 오픈부(OP)를 포함하는 보호층(115)을 형성한 후, 게이트 전압 공급 라인(GIPL)을 형성하기 위한 식각공정에서 잔막을 제거하여, 잔막에 의한 불량 발생을 방지할 수 있다.
본 명세서에 따른 표시 장치는 다음과 같이 설명될 수 있다.
본 명세서의 실시예에 따른 표시 장치는, 게이트 라인 및 데이터 라인이 배치된 표시 영역과 게이트 구동부 및 패드부가 배치된 비표시 영역을 포함하는 기판, 기판상에 있는 게이트 절연층, 게이트 절연층 상에 배치되며 패드부의 데이터 패드와 데이터 라인을 연결하는 데이터 링크 라인, 데이터 링크 라인 상에 있는 층간 절연층, 층간 절연층상에 배치되며 게이트 구동부와 게이트 라인을 연결하는 게이트 전압 공급라인, 및 층간 절연층 상에 배치되며 게이트 전압 공급라인을 커버하는 보호층을 포함할 수 있다. 그리고, 보호층은 데이터 링크 라인과 중첩되는 영역의 층간 절연층을 노출하는 오픈부를 포함할 수 있다.
본 명세서의 실시예에 따르면, 데이터 링크 라인은 제1 데이터 링크 라인 및 제1 데이터 링크 라인 상에 있는 제2데이터 링크 라인을 포함하며, 층간 절연층은 제1 데이터 링크 라인 및 제2 데이터 링크 라인 사이에 배치된 제1 층간 절연층과 제2 데이터 링크 라인 및 상기 게이트 전압 공급라인 사이에 배치된 제2 층간 절연층을 포함할 수 있다.
본 명세서의 실시예에 따르면, 보호층의 오픈부를 통하여 제2 층간 절연층의 상부면이 노출될 수 있다.
본 명세서의 실시예에 따르면, 오픈부를 통하여 노출된 제2 층간 절연층의 상부면은 제1 데이터 링크 라인과 제2 데이터 링크 라인이 서로 이격된 영역에 대응하여 배치된 홈을 포함할 수 있다.
본 명세서의 실시예에 따르면, 데이터 링크 라인과 게이트 전압 공급라인은 서로 교차할 수 있다.
본 명세서의 실시예에 따르면, 기판의 표시 영역에 박막 트랜지스터 및 스토리지 커패시터가 배치될 수 있다.
본 명세서의 실시예에 따르면, 박막 트랜지스터는 기판상에 있는 액티브층, 게이트 절연층을 사이에 두고 액티브층과 중첩하는 게이트 전극 및 제1 층간 절연층 및 제2 층간 절연층의 컨택홀을 통하여 액티브층과 연결되는 소스 전극 및 드레인 전극을 포함할 수 있다.
본 명세서의 실시예에 따르면, 스토리지 커패시터는 게이트 절연층 상에 있는 제1 커패시터 전극, 제1 층간 절연층을 사이에 두고 제1 커패시터 전극과 중첩하는 제2 커패시터 전극을 포함할 수 있다.
본 명세서의 실시예에 따르면, 제1 데이터 링크 라인은 게이트 전극과 동일한 물질로 이루어 지고, 동일한 층상에 배치될 수 있다.
본 명세서의 실시예에 따르면, 제2 데이터 링크 라인은 제2 커패시터 전극과 동일한 물질로 이루어지고, 동일한 층상에 배치될 수 있다.
본 명세서의 실시예에 따르면, 게이트 전압 공급라인은 소스 전극 및 드레인 전극과 동일한 물질로 이루어지고, 동일한 층상에 배치될 수 있다.
본 명세서의 실시예에 따르면, 게이트 전압 공급 라인은 제2 층간 절연층 상에 배치되며, 제1 데이터 링크 라인 및 제2 데이터 링크 라인과 교차할 수 있다.
본 명세서의 실시예에 따르면, 게이트 라인의 일단은 비표시 영역까지 연장되며, 제1 컨택부를 통하여 게이트 전압 공급라인과 연결될 수 있다.
본 명세서의 실시예에 따르면, 오픈부를 통하여 노출된 상기 제2 층간 절연층의 상부면을 덮도록 배치된 평탄화층을 더 포함할 수 있다.
본 명세서의 실시예에 따르면, 데이터 라인은 제1 데이터 라인 및 제2 데이터 라인을 포함하며, 제1 데이터 라인 및 상기 제2 데이터 라인의 일단은 비표시 영역까지 연장될 수 있다. 그리고, 제1 데이터 라인은 제 2-1 컨택부를 통하여 제1 데이터 링크 라인과 연결되며, 제2 데이터 라인은 제 2-2 컨택부를 통하여 제2 데이터 링크 라인과 연결될 수 있다.
이상의 설명은 본 발명을 예시적으로 설명한 것에 불과하며, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 본 발명의 기술적 사상에서 벗어나지 않는 범위에서 다양한 변형이 가능할 것이다. 따라서 본 발명의 명세서에 개시된 실시 예들은 본 발명을 한정하는 것이 아니다. 본 발명의 범위는 아래의 특허청구범위에 의해 해석되어야 하며, 그와 균등한 범위 내에 있는 모든 기술도 본 발명의 범위에 포함되는 것으로 해석해야 할 것이다.
100: 표시 장치
DA: 표시 영역
NDA: 비표시 영역
PA: 패드 영역
BA: 벤딩 영역
LA: 링크 영역
PAD: 패드
GLL: 게이트 링크 라인
DLL: 데이터 링크 라인
VDDL: 제1 링크 전원 공급라인
VDDE: 제1 전원 공급전극
VDDP: 제1 전원 연결라인
VD: 제1 전원 라인
Vdd: 제1 전원
VSSL: 제2 링크 전원 공급라인
VSL: 제2 전원 공급라인
Vss: 제2 전원
GIP: 게이트 구동부
GIPa: 제1 게이트 구동부
GIPb: 제2 게이트 구동부
GIPL: 게이트 전압 공급라인
GIPLa: 제1 게이트 전압 공급라인
GIPLb: 제2 게이트 전압 공급라인
DL: 데이터 라인
GL: 게이트 라인
GLa: 제1 게이트 라인
GLb: 제2 게이트 라인
CHa: 제1 컨택부
CHb: 제2 컨택부

Claims (15)

  1. 게이트 라인 및 데이터 라인이 배치된 표시 영역과 게이트 구동부 및 패드부가 배치된 비표시 영역을 포함하는 기판;
    상기 기판 상에 있는 게이트 절연층;
    상기 게이트 절연층 상에 배치되며, 상기 패드부의 데이터 패드와 상기 데이터 라인을 연결하는 데이터 링크 라인;
    상기 데이터 링크 라인 상에 있는 층간 절연층;
    상기 층간 절연층 상에 배치되며, 상기 게이트 구동부와 상기 게이트 라인을 연결하는 게이트 전압 공급라인; 및
    상기 층간 절연층 상에 배치되며, 상기 게이트 전압 공급라인을 커버하는 보호층을 포함하고, 상기 보호층은 상기 데이터 링크 라인과 중첩되는 영역의 상기 층간 절연층을 노출하는 오픈부를 포함하는, 표시 장치.
  2. 제 1 항에 있어서,
    상기 데이터 링크 라인은 제1 데이터 링크 라인 및 상기 제1 데이터 링크 라인 상에 있는 제2데이터 링크 라인을 포함하며,
    상기 층간 절연층은 상기 제1 데이터 링크 라인 및 상기 제2 데이터 링크 라인 사이에 배치된 제1 층간 절연층과 상기 제2 데이터 링크 라인 및 상기 게이트 전압 공급라인 사이에 배치된 제2 층간 절연층을 포함하는, 표시 장치.
  3. 제 2 항에 있어서,
    상기 보호층의 상기 오픈부를 통하여 상기 제2 층간 절연층의 상부면이 노출되는, 표시 장치.
  4. 제 3 항에 있어서,
    상기 오픈부를 통하여 노출된 상기 제2 층간 절연층의 상기 상부면은 상기 제1 데이터 링크 라인과 상기 제2 데이터 링크 라인이 서로 이격된 영역에 대응하여 배치된 홈을 포함하는, 표시 장치.
  5. 제 1 항에 있어서,
    상기 데이터 링크 라인과 상기 게이트 전압 공급라인은 서로 교차하는, 표시 장치.
  6. 제 2 항에 있어서,
    상기 기판의 표시 영역에 박막 트랜지스터 및 스토리지 커패시터가 배치된, 표시 장치.
  7. 제 6 항에 있어서,
    상기 박막 트랜지스터는,
    상기 기판 상에 있는 액티브층, 상기 게이트 절연층을 사이에 두고 상기 액티브층과 중첩하는 게이트 전극, 및 상기 제1 층간 절연층 및 상기 제2 층간 절연층의 컨택홀을 통하여 상기 액티브층과 연결되는 소스 전극 및 드레인 전극을 포함하는, 표시 장치.
  8. 제 7 항에 있어서,
    상기 스토리지 커패시터는,
    상기 게이트 절연층 상에 있는 제1 커패시터 전극, 상기 제1 층간 절연층을 사이에 두고 상기 제1 커패시터 전극과 중첩하는 제2 커패시터 전극을 포함하는, 표시 장치.
  9. 제 7 항에 있어서,
    상기 제1 데이터 링크 라인은 상기 게이트 전극과 동일한 물질로 이루어 지고, 동일한 층상에 배치되는, 표시 장치.
  10. 제 8 항에 있어서,
    상기 제2 데이터 링크 라인은 상기 제2 커패시터 전극과 동일한 물질로 이루어지고, 동일한 층상에 배치되는, 표시 장치.
  11. 제 7 항에 있어서,
    상기 게이트 전압 공급라인은 상기 소스 전극 및 상기 드레인 전극과 동일한 물질로 이루어지고, 동일한 층상에 배치되는, 표시 장치.
  12. 제 2 항에 있어서,
    상기 게이트 전압 공급 라인은 상기 제2 층간 절연층 상에 배치되며, 상기 제1 데이터 링크 라인 및 상기 제2 데이터 링크 라인과 교차하는, 표시장치.
  13. 제 2항에 있어서,
    상기 게이트 라인의 일단은 상기 비표시 영역까지 연장되며, 제1 컨택부를 통하여 상기 게이트 전압 공급라인과 연결되는, 표시 장치.
  14. 제 3항에 있어서,
    상기 오픈부를 통하여 노출된 상기 제2 층간 절연층의 상기 상부면을 덮도록 평탄화층이 더 배치되는, 표시 장치.
  15. 제 13항에 있어서,
    상기 데이터 라인은 제1 데이터 라인 및 제2 데이터 라인을 포함하며,
    상기 제1 데이터 라인 및 상기 제2 데이터 라인의 일단은 상기 비표시 영역까지 연장되며,
    상기 제1 데이터 라인은 제 2-1 컨택부를 통하여 상기 제1 데이터 링크 라인과 연결되며, 상기 제2 데이터 라인은 제 2-2 컨택부를 통하여 상기 제2 데이터 링크 라인과 연결되는, 표시 장치.
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