KR102499175B1 - 표시장치 - Google Patents

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Abstract

표시장치는 화소들, 상기 화소들에 데이터 신호를 전달하는 데이터 라인들, 상기 데이터 라인들의 불량여부를 판단하기 위한 제1 및 제2 테스트부들을 포함한다. 상기 제1 테스트부들은 상기 데이터 라인들 중 짝수번째 데이터 라인들에 연결되고, 상기 제2 테스트부들은 상기 데이터 라인들 중 홀수번째 데이터 라인들에 연결된다. 상기 화소들은 상기 제1 테스트부들 및 상기 제2 테스트부들 사이에 배치된다.

Description

표시장치{DISPLAY DEVICE}
본 발명은 고해상도를 가지는 표시패널을 포함하는 표시장치에 관한 것이다.
최근 표시장치의 해상도는 1920×1080의 해상도를 제공하는 FHD(Full High Definition)에서 7680 X 4320의 해상도(8K) 또는 3840 x 2160의 해상도(4K)를 제공하는 UHD(Ultra High Definition)로 높아지는 등 표시장치의 해상도는 점점 더 높아지고 있다
표시장치를 구성하는 표시패널을 제조 할 때, 제품의 불량 여부를 검출하기 위한 다양한 검사가 요구되며, 표시패널의 검사를 위한 방법들 중 오픈 쇼트 검사(Open/Short test:OS test)가 있다.
오픈 쇼트 검사는 기판에 형성된 데이터 라인들의 불량 여부를 검사하는 것으로, 데이터 라인들의 일측에 검사 신호를 인가하고 타측에서 검사 신호를 검출함으로써 수행된다.
오픈 쇼프 검사를 진행하는 과정에서 검사장비의 프로브를 이용하여 검사 신호를 데이터 라인들 각각에 인가하는데, 최근 고해상도 표시패널에서는 데이터 라인들 사이의 간격이 매우 작아 프로브를 이용하여 검사신호를 인가하는데 어려움이 발생한다.
본 발명은 고해상도를 가지는 표시패널의 데이터 라인들에 불량이 발생하였는지 여부를 테스트할 수 있는 구조를 가지는 표시장치를 제공하는 것을 목적으로 한다.
본 발명의 일 실시예에 따른 표시장치는 복수의 화소들, 복수의 데이터 라인들, 데이터 구동부, 복수의 제1 테스트부들, 및 복수의 제2 테스트부들을 포함한다.
상기 복수의 화소들은 각각이 트랜지스터를 포함하며, 상기 트랜지스터는 입력전극, 출력전극, 및 상기 입력전극 및 상기 출력전극과 다른 층에 배치되는 제어전극을 포함한다.
상기 복수의 데이터 라인들은 상기 입력전극 및 상기 출력전극과 같은 층에 배치되는 복수의 메인 데이터 라인들 및 상기 제어전극과 같은 층에 배치되는 복수의 팬아웃 데이터 라인들을 포함하며, 상기 복수의 팬아웃 데이터 라인들은 상기 복수의 메인 데이터 라인들의 일단들과 콘택홀들을 통해 전기적으로 연결된다.
상기 데이터 구동부는은 상기 복수의 팬아웃 데이터 라인들과 연결되고, 상기 복수의 데이터 라인들에 데이터 신호를 제공한다.
상기 복수의 제1 테스트부들은 상기 복수의 메인 데이터 라인들과 같은 층에 배치되고, 상기 복수의 화소들 및 상기 데이터 구동부 사이에 배치되며, 상기 복수의 데이터 라인들 중 홀수번째 데이터 라인들을 포함하는 제1 그룹 및 짝수번째 데이터 라인들을 포함하는 제2 그룹 중 어느 하나의 그룹과 전기적으로 연결된다.
상기 복수의 제2 테스트부들은 상기 제1 그룹 및 상기 제2 그룹 중 다른 하나의 그룹에 포함된 데이터 라인들의 메인 데이터 라인들의 타단들에서 연장된다.
상기 복수의 제1 테스트부들은 상기 복수의 팬아웃 데이터 라인들 중 대응하는 팬아웃 데이터 라인들과 평면상에서 중첩하는 복수의 제1 테스트 라인들 및 각각이 상기 복수의 제1 테스터 라인들에서 연장되는 복수의 제1 테스트 패드들을 포함할 수 있다.
본 발명의 일 실시예에서, 상기 복수의 제2 테스트부들은 복수의 제2 테스트 라인들 및 각각이 상기 복수의 제2 테스트 라인들에서 연장되는 복수의 제2 테스트 패드들을 포함할 수 있다.
본 발명의 일 실시예에서, 상기 복수의 제2 테스트 패드들은 상기 복수의 제2 테스트 라인들 및 상기 복수의 데이터 라인들 사이에 배치될 수 있다.
본 발명의 일 실시예에서, 상기 복수의 제2 테스트 라인들은 상기 복수의 제2 테스트 패드들 및 상기 복수의 데이터 라인들 사이에 배치될 수 있다.
본 발명의 일 실시예에서, 상기 복수의 제1 테스트 패드들은 하나의 행으로 배열되고, 상기 복수의 제2 테스트 패드들은 복수의 행들로 배열될 수 있다.
본 발명의 일 실시예에서, 상기 복수의 제2 테스트 패드들은 세 개의 행들로 배열되고, 상기 다른 하나의 그룹에 포함된 상기 데이터 라인들의 상기 메인 데이터 라인들 중 3k-2번째(k는 1이상의 자연수) 메인 데이터 라인들은 첫번째 행의 제2 테스트 패드들에 연결되고, 3k-1번째 메인 데이터 라인들은 두번째 행의 제2 테스트 패드들에 연결되며, 3k번째 메인 데이터 라인들은 세번째 행의 제2 테스트 패드들에 연결될 수 있다.
본 발명의 일 실시예에서, 상기 복수의 화소들은 복수의 열들로 배열되고, 상기 복수의 열들 중 어느 하나의 열에서, 홀수 번째에 배열된 화소들은 상기 복수의 데이터 라인들 중 어느 하나와 연결되고, 짝수 번 째에 배열된 화소들은 상기 복수의 데이터 라인들 중 다른 하나와 연결될 수 있다.
본 발명의 일 실시예에 따른 표시장치는 상기 복수의 화소들에 게이트 신호들을 제공하는 복수의 게이트 라인들을 더 포함하고, 상기 복수의 게이트 라인들 각각은 상기 홀수 번째에 배열된 화소들 중 어느 하나 및 상기 짝수 번째에 배열된 화소들 중 어느 하나에 연결될 수 있다.
본 발명의 일 실시예에서, 상기 복수의 제1 테스트 라인들 중 인접한 두 개의 제1 테스트 라인들 사이의 거리 및 상기 복수의 제2 테스트 라인들 중 인접한 두 개의 제2 테스트 라인들 사이의 거리 각각은 50um이상 100um이하일 수 있다.
본 발명의 일 실시예에서, 상기 복수의 제1 테스트 라인들 및 상기 복수의 제2 테스트 라인들 각각의 길이는 300um이상 500um이하일 수 있다.
본 발명의 일 실시예에 따른 표시장치는 상기 어느 하나의 그룹에 포함된 데이터 라인들의 메인 데이터 라인들의 타단들에서 연장되는 복수의 제3 테스트부들을 더 포함할 수 있다. 상기 제1 테스트부는 팬아웃 데이터 라인들과 평면상에서 중첩하는 복수의 제1 테스트 라인들을 포함하며, 상기 제2 테스트부는 복수의 제2 테스트 라인들 및 각각이 상기 복수의 제2 테스트 라인들에서 연장되는 복수의 제2 테스트 패드들을 포함할 수 있다.
본 발명의 일 실시예에서, 상기 복수의 제1 테스트 패드들은 상기 복수의 제2 테스트 패드들과 다른 행에 배치될 수 있다.
본 발명의 일 실시예에서, 상기 데이터 구동부는은 복수 개 제공되며, 상기 복수의 데이터 구동부들은 상기 제1 테스트부에 인접한 부분에만 배치될 수 있다.
본 발명의 일 실시예에 따른 표시장치는 각각이 복수의 화소들을 포함하는 복수의 화소열들, 상기 복수의 화소열들 중 인접하는 두 개의 화소열들 사이에 배치되고, 상기 인접하는 두 개의 화소열들 중 어느 하나의 화소열에 데이터 신호를 전달하는 제1 데이터 라인, 상기 인접하는 두 개의 화소열들 사이에 배치되고, 상기 인접하는 두 개의 화소열들 중 다른 하나의 화소열에 데이터 신호를 전달하는 제2 데이터 라인, 상기 제1 데이터 라인 및 상기 제2 데이터 라인에 상기 데이터 신호를 제공하는 데이터 구동부, 상기 제1 데이터 라인 및 상기 제2 데이터 라인 중 어느 하나와 연결되고, 상기 복수의 화소열들과 상기 데이터 구동부 사이에 배치되는 제1 테스트부, 및 상기 제1 데이터 라인 및 상기 제2 데이터 라인 중 다른 하나와 전기적으로 연결되는 제2 테스트부를 포함할 수 있다. 상기 복수의 화소열들은 상기 제1 테스트부와 상기 제2 테스트부 사이에 배치될 수 있다.
본 발명의 일 실시예에서, 상기 제1 데이터 라인 및 상기 제2 데이터 라인 각각은 메인 데이터 라인 및 팬아웃 데이터 라인을 포함할 수 있다. 상기 메인 데이터 라인은 상기 복수의 화소열들과 나란히 연장되고, 상기 제1 테스트부 및 상기 제2 테스트부와 같은 층에 배치될 수 있다. 상기 팬아웃 데이터 라인은 상기 메인 데이터 라인과 다른 층에 배치되고, 상기 메인 데이터 라인과 콘택홀을 통해 전기적으로 연결되며, 상기 메인 데이터 라인 및 상기 데이터 구동부를을 전기적으로 연결시킬 수 있다.
본 발명의 일 실시예에서, 상기 제1 테스트부는 상기 팬아웃 데이터 라인과 평면상에서 중첩할 수 있다.
본 발명의 일 실시예에 따른 표시장치는 복수의 화소들, 복수의 데이터 라인들, 데이터 구동부, 복수의 제1 테스트 라인들, 복수의 제1 테스트 패드들, 복수의 제2 테스트 패드들, 및 복수의 제2 테스트 라인들을 포함할 수 있다.
상기 복수의 화소들은 각각이 트랜지스터를 포함하며, 상기 트랜지스터는 입력전극, 출력전극, 및 제어전극을 포함할 수 있다.
상기 복수의 데이터 라인들은 상기 입력전극 및 상기 출력전극과 같은 층에 배치되는 복수의 메인 데이터 라인들 및 상기 제어전극과 같은 층에 배치되는 복수의 팬아웃 데이터 라인들을 포함하며, 상기 복수의 팬아웃 데이터 라인들은 상기 복수의 메인 데이터 라인들의 일단들과 콘택홀들을 통해 전기적으로 연결될 수 있다.
상기 데이터 구동부는은 상기 복수의 팬아웃 데이터 라인들과 연결되고, 상기 복수의 데이터 라인들에 데이터 신호를 제공할 수 있다.
상기 복수의 제1 테스트 라인들은 상기 복수의 메인 데이터 라인들 중 짝수번째 메인 데이터 라인들의 일단들에서 연장될 수 있다.
상기 복수의 제1 테스트 패드들은 상기 짝수번째 메인 데이터 라인들의 타단들에서 연장될 수 있다.
상기 복수의 제2 테스트 패드들은 상기 복수의 메인 데이터 라인들 중 홀수번째 메인 데이터 라인들의 타단들에서 연장될 수 있다.
상기 복수의 제2 테스트 라인들은 상기 복수의 제2 테스트 패드들에서 연장될 수 있다.
본 발명에 따르면, 고해상도를 가지는 표시패널의 데이터 라인들에 불량이 발생하였는지 여부를 테스트할 수 있다.
구체적으로, 기존의 검사장비를 새로운 장비로 대체하거나 큰 변경을 가하지 않고도, 고해상도를 가지는 표시패널에 대한 오픈 쇼트 검사를 진행할 수 있다.
도 1은 본 발명의 일 실시예에 따른 표시장치를 도시한 사시도이다.
도 2a는 도 1에 도시된 표시장치의 블록도를 예시적으로 도시한 것이다.
도 2b는 도 2a에 도시된 화소들의 등가회로도를 예시적으로 도시한 것이다.
도 3a는 도 1에 도시된 표시장치의 블록도를 예시적으로 도시한 것이다.
도 3b는 도 3a에 도시된 화소들의 등가회로도를 예시적으로 도시한 것이다.
도 4는 도 에 도시된 화소들의 구성요소들 중 일부에 대응하는 단면도를 예시적으로 도시한 것이다.
도 5는 도 2a 또는 도 3a에서 AA부분을 확대하여 도시한 것이다.
도 6은 도 5에서 I-I`을 절단한 단면을 도시한 것이다.
도 7은 도 2a 또는 도 3a에서 BB부분을 확대하여 도시한 것이다.
도 8은 도 2a 또는 도 3a의 AA부분을 확대하여 도시한 다른 실시예이다.
도 9, 도 10, 도 11, 및 도 12 각각은 도 2a 또는 도 3a의 BB부분을 확대하여 도시한 다른 실시예이다.
도 13은 도 2a 또는 도 3a의 AA부분 및 BB부분을 확대하여 도시한 다른 실시예이다.
도 14는 도 13에서 BB부분에 대응하는 다른 실시예이다.
도 15는 도 2a 또는 도 3a에서 BB부분 및 그 주변 영역을 예시적으로 도시한 것이다.
이하, 도면을 참조하여 본 발명의 실시예들을 설명한다.
도면들에 있어서, 구성요소들의 비율 및 치수는 기술적 내용의 효과적인 설명을 위해 과장된 것이다. "및/또는"은 연관된 구성들이 정의할 수 있는 하나 이상의 조합을 모두 포함한다.
"포함하다" 등의 용어는 명세서 상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
도 1은 본 발명의 일 실시예에 따른 표시장치(DD)를 도시한 사사도이다. 도 2a는 도 1에 도시된 표시장치(DD)의 블록도를 예시적으로 도시한 것이다. 도 2b는 도 2a에 도시된 화소들(PX)의 등가회로도를 예시적으로 도시한 것이다. 도 3a는 도 1에 도시된 표시장치(DD)의 블록도를 예시적으로 도시한 것이다. 도 3b는 도 3a에 도시된 화소들(PX)의 등가회로도를 예시적으로 도시한 것이다. 도 4는 도 3에 도시된 화소들(PX)의 구성요소들 중 일부에 대응하는 단면도를 예시적으로 도시한 것이다.
도 1을 참조하면 표시장치(DD)는 표시면(DSF)를 통해 이미지(IM)를 사용자에게 제공한다. 본 명세서에서는 이미지(IM)의 예시로 나비를 도시하였다. 표시면(DSF)은 제1 방향(DR1) 및 제2 방향(DR2)이 정의하는 평면과 평행할 수 있다. 제3 방향(DR3)은 제1 방향(DR1) 및 제2 방향(DR2)과 직교하는 방향이다.
도 2a 또는 도 3a에 도시된 것과 같이, 본 발명의 실시 예에 따른 표시장치(DD)는 표시패널(DP), 게이트 구동회로(100), 및 데이터 구동회로(200)를 포함한다.
표시패널(DP)은 특별히 한정되는 것은 아니며, 예를 들어, 액정 표시패널(liquid crystal display panel), 유기발광 표시패널(organic light emitting display panel), 전기영동 표시패널(electrophoretic display panel), 및 일렉트로웨팅 표시패널(electrowetting display panel)등의 다양한 표시패널을 포함할 수 있다. 본 실시예에서 표시패널(DP)은 액정 표시패널로 설명된다. 한편, 액정 표시패널을 포함하는 액정 표시장치는 미 도시된 편광부재 또는 백라이트 유닛 등을 더 포함할 수 있다.
표시패널(DP)은 제1 기판(DS1), 제1 기판(DS1)과 이격된 제2 기판(DS2), 및 제1 기판(DS1)과 제2 기판(DS2) 사이에 배치된 액정층(LCL)을 포함한다. 평면 상에서, 표시패널(DP)은 복수 개의 화소들(PX)이 배치된 표시영역(DA) 및 표시영역(DA)을 둘러싸는 비표시영역(NDA)을 포함한다. 도 1에 도시된 표시면(DSF)은 표시영역(DA)과 대응될 수 있다.
표시패널(DP)은 제1 기판(DS1) 상에 배치된 복수 개의 게이트 라인들(GL) 및 게이트 라인들(GL)과 교차하는 복수 개의 데이터 라인들(DL)을 포함한다. 복수 개의 게이트 라인들(GL)은 게이트 구동회로(100)에 연결된다. 복수 개의 데이터 라인들(DL)은 데이터 구동회로(200)에 연결된다. 도 1에는 복수 개의 게이트 라인들(GL) 중 일부와 복수 개의 데이터 라인들(DL) 중 일부만이 도시되었다. 도시되지는 않았으나, 표시패널(DP)은 제1 기판(DS1)의 비표시영역(NDA)에 배치된 더미 게이트 라인을 더 포함할 수 있다.
도 2a에는 복수 개의 화소들(PX) 중 일부만이 도시되었다. 복수 개의 화소들(PX)은 복수 개의 게이트 라인들(GL) 중 대응하는 게이트 라인 및 복수 개의 데이터 라인들(DL) 중 대응하는 데이터 라인에 각각 연결된다.
복수 개의 화소들(PX)은 주요색(primary color) 중 하나를 표시할 수 있다. 주요색은 레드, 그린, 블루, 및 화이트를 포함할 수 있다. 한편, 이에 제한되는 것은 아니고, 복수 개의 화소들(PX)은 혼합색 중 하나를 표시할 수 있다. 혼합색은 옐로우, 시안, 및 마젠타 등 다양한 색상을 더 포함할 수 있다.
게이트 구동회로(100)는 게이트 신호들을 생성하고, 생성한 게이트 신호들을 게이트 라인들(GL)에 출력한다.
도 2a에서는 복수 개의 게이트 라인들(GL)의 좌측 말단들에 연결 하나의 게이트 구동회로(100)를 예시적으로 도시하였으나, 게이트 구동회로(100)의 개수 및 배치되는 위치는 이에 제한되지 않는다.
데이터 구동회로(200)는 수신한 영상 데이터에 따른 데이터 신호들을 생성한다. 데이터 구동회로(200)는 생성한 데이터 신호들을 복수 개의 데이터 라인들(DL)에 출력한다. 본 명세서 내에서 데이터 신호는 데이터 전압으로 지칭될 수 있다.
데이터 구동회로(200)는 데이터 구동부(210) 및 데이터 구동부(210)을 실장하는 연성회로기판(220)을 포함할 수 있다. 데이터 구동부(210) 및 연성회로기판(220)은 각각 복수 개로 제공될 수 있다.
복수 개의 데이터 구동부들(210)은 복수 개의 데이터 라인들(DL) 중 대응하는 데이터 라인들(DL)에 대응하는 데이터 신호들을 제공한다.
도 2a는 테이프 캐리어 패키지(TCP: Tape Carrier Package) 타입의 데이터 구동회로(200)를 예시적으로 도시하였다. 본 발명의 다른 실시예에서, 데이터 구동부(210)은 칩 온 글래스(COG: Chip on Glass) 방식으로 제1 기판(DS1)의 비표시영역(NDA) 상에 배치될 수 있다.
도 2a를 참조하면, 화소들(PX)은 매트릭스 형태로 배열되어, 복수의 화소행들 및 복수의 화소열들을 형성한다.
화소행들 각각에 포함된 화소들(PX)은 제1 방향(DR1)으로 나열된다. 화소행들은 제2 방향(DR2)으로 나열된다.
화소열들 각각에 포함된 화소들(PX)은 제2 방향(DR2)으로 나열된다. 화소열들은 제1 방향(DR1)으로 나열된다.
화소열들 각각은 두 개의 데이터 라인들(DL)과 연결될 수 있다. 구체적으로, 두 개의 데이터 라인들(DL) 중 어느 하나는 화소열의 화소들(PX) 중 홀수 번째 화소들에 연결되고, 다른 하나는 짝수 번째 화소들에 연결될 수 있다.
또한, 복수의 화소행들 중 인접한 두 개의 화소행들은 하나의 게이트 라인(GL)에 연결될 수 있다.
이렇게 함으로써, 화소행들의 수의 절반의 게이트 라인들(GL)을 이용하여 표시장치(DD)를 구성할 수 있고, 이에 따라 게이트 라인들(GL)이 화소행들의 수와 같은 개수로 제공되는 다른 방법에 대비하여, 게이트 신호를 인가하는 시간을 더 확보 할 수 있는 장점이 있다. 게이트 신호가 인가되는 시간이 길어지면, 그 만큼 화소에 인가되는 신호의 정확도가 높아지게 되어, 안정적으로 고해상도 표시패널(DP)을 구현할 수 있다. 다만, 이 경우, 데이터 라인들(DL)의 개수가 2배 증가하게 되어 데이터 라인들(DL) 간의 간격이 작아지는 문제점이 있다. 따라서, 이하 설명할 본 발명의 일 실시예에 따르면, 이와 같이 데이터 라인들(DL)의 개수가 증가함에 따라 발생하는 문제점들 중 일부를 해결할 수 있다.
도 2b에서는 도 2a의 화소들(PX) 중 인접하게 배치되는 두 개의 화소들(PX)을 예시적으로 도시하였다. 도 2b를 참조하면, 화소들(PX) 각각은 제1 서브 화소(PX-S1) 및 제2 서브 화소(PX-S2)를 포함할 수 있다.
제1 서브 화소(PX-S1)는 제1 트랜지스터(TR1), 제1 액정 커패시터(Clc1), 및 제1 스토리지 커패시터(Cst1)를 포함할 수 있다. 제2 서브 화소(PX-S2)는 제2 트랜지스터(TR2), 제3 트랜지스터(TR3), 제2 액정 커패시터(Clc2), 및 제2 스토리지 커패시터(Cst2)를 포함할 수 있다.
제1 트랜지스터(TR1)의 제어 전극은 게이트 라인(GL)에 연결되고, 제1 트랜지스터(TR1)의 입력 전극은 데이터 라인(DL)에 연결되며, 제1 트랜지스터(TR1)의 출력 전극은 제1 액정 커패시터(Clc1) 및 상기 제1 스토리지 커패시터(Cst1)에 연결된다.
제1 액정 커패시터(Clc1)의 제1 전극은 제1 트랜지스터(TR1)의 출력 전극에 연결되고, 제1 액정 커패시터(Clc1)의 제2 전극은 공통 전압(Vcom)을 수신한다. 제1 스토리지 커패시터(Cst1)의 제1 전극은 제1 트랜지스터(TR1)의 출력 전극에 연결되고, 제1 스토리지 커패시터(Cst1)의 제2 전극은 스토리지 전압(Vcst)을 수신한다.
상기 제2 트랜지스터(TR2)의 제어 전극은 게이트 라인(GL)에 연결되고, 제2 트랜지스터(TR2)의 입력 전극은 데이터 라인(DL)에 연결되며, 제2 트랜지스터(TR2)의 출력 전극은 제2 액정 커패시터(Clc2) 및 제2 스토리지 커패시터(Cst2)에 연결된다.
제3 트랜지스터(TR3)의 제어 전극은 게이트 라인(GL)에 연결되고, 제3 트랜지스터(TR3)의 입력 전극은 스토리지 전압(Vcst)을 수신하며, 제3 트랜지스터(TR3)의 출력 전극은 제2 트랜지스터(TR2)의 출력 전극에 연결된다.
제2 액정 커패시터(Clc2)의 제1 전극은 제2 트랜지스터(TR2)의 출력 전극에 연결되고, 제2 액정 커패시터(Clc2)의 제2 전극은 공통 전압(Vcom)을 수신한다. 제2 스토리지 커패시터(Cst2)의 제1 전극은 제2 트랜지스터(TR2)의 출력 전극에 연결되고, 제2 스토리지 커패시터(Cst2)의 제2 전극은 스토리지 전압(Vcst)을 수신한다.
공통 전압(Vcom)과 스토리지 전압(Vcst)은 실질적으로 동일한 전압을 가질 수 있다.
게이트 라인(GL)을 통해 제공된 게이트 신호에 의해 제1 내지 제3 트랜지스터들(TR1, TR2, TR3)은 턴-온 된다.
턴-온 된 제1 트랜지스터(TR1)를 통해 데이터 라인(DL)의 데이터 전압이 제1 서브 화소(PX-S1)에 제공된다. 제1 액정 커패시터(Clc1)에는 제공된 데이터 전압과 공통 전압(Vcom)의 레벨 차이에 대응되는 제1 화소 전압이 충전된다. 제1 액정 커패시터(Clc1)에 충전된 전하량에 따라 액정층(LCL)에 포함된 액정 방향자의 배열이 변화된다. 액정 방향자의 배열에 따라 액정층으로 입사된 광은 투과되거나 차단된다. 제1 스토리지 커패시터(Cst1)는 제1 액정 커패시터(Clc1)에 병렬로 연결되어 액정 방향자의 배열을 일정한 구간 동안 유지시킨다.
턴-온된 제2 트랜지스터(TR2)를 데이터 라인(DL)의 데이터 전압이 제2 서브 화소(PX-S2)에 제공된다. 또한, 턴-온 된 제3 트랜지스터(TR3)을 통해 스토리지 전압(Vcst)이 제2 화소(PX2)에 제공된다.
제2 트랜지스터(TR2) 및 제3 트랜지스터(TR3)가 연결된 접점 노드(CN)에서의 전압(이하, 분배 전압)은 제2 및 제3 트랜지스터(TR2, TR3) 각각이 턴-온시 갖는 저항값 비율에 따라 분배된 값을 갖는다. 즉, 분배 전압은 턴-온 된 제2 트랜지스터(TR2)을 통해 제공되는 데이터 전압 및 턴-온 된 제3 트랜지스터(TR3)를 통해 제공되는 스토리지 전압(Vcst) 사이의 값을 가진다.
따라서, 제2 액정 커패시터(Clc2)에는 분배 전압과 공통 전압(Vcom)의 레벨 차이에 대응되는 제2 화소 전압이 충전된다. 제2 액정 커패시터(Clc2)에 충전된 전하량에 따라 액정층(LCL)에 포함된 액정 방향자의 배열이 변화된다. 액정 방향자의 배열에 따라 액정층으로 입사된 광은 투과되거나 차단된다. 제2 스토리지 커패시터(Cst2)는 제2 액정 커패시터(Clc2)에 병렬로 연결되어 액정 방향자의 배열을 일정한 구간 동안 유지시킨다.
제1 액정 커패시터(Clc1)에 충전되는 제1 화소 전압과 제2 액정 커패시터(Clc2) 에 충전되는 제2 화소 전압이 서로 다르므로, 제1 서브 화소(PX-S1)에서 표시되는 계조는 제2 서브 화소(PX-S2)에서 표시되는 계조와 다르다. 이와 같이, 상기 제1 및 제2 서브 화소들(PX-S1, PX-S2)에서 서로 다른 계조의 영상을 표시함으로써, 화소(PX) 의 시인성을 향상시킬 수 있다.
도 2b에 도시된 화소(PX)의 등가회로도는 예시적으로 도시한 것이며, 이에 제한되지 않는다. 본 발명의 다른 실시예에는 스토리지 커패시터(Cst1, Cst2)가 생략될 수 있다.
도 3a를 참조하면, 화소들(PX) 각각은 대응하는 두 개의 데이터 라인들(DL) 대응하는 게이트 라인(GL)에 연결된다.
도 3b를 참조하면, 화소들(PX) 각각은 하이레벨 화소(PX-H)와 로우레벨 화소(PX-L)를 포함한다. 하이레벨 화소(PX-H)는 도 2b의 제1 서브 화소(PX-S1)에 대응될 수 있고, 로우레벨 화소(PX-L) 도 2의 제2 서브 화소(PX-S2)의 일부와 대응될 수 있다.
하이레벨 화소(PX-H)와 로우레벨 화소(PX-L)는 동일한 게이트 라인(GL)으로부터 게이트 신호를 제공받는다.
하이레벨 화소(PX-H)는 데이터 라인들(DL) 중 하이레벨 데이터 라인(DL-H)으로부터 데이터를 제공받고, 로우레벨 화소(PX-L)는 데이터 라인들(DL) 중 로우레벨 데이터 라인(DL-L)으로부터 데이터를 제공받는다.
하이레벨 화소(PX-H)의 액정 커패시터(Clc1)와 로우레벨 화소(PX-L)의 액정 커패시터(Clc2) 각각에 충전되는 전압은 서로 다르므로, 하이레벨 화소(PX-H)에서 표시되는 계조는 로우레벨 화소(PX-L)에서 표시되는 계조와 서로 다르다.
이와 같이, 하이레벨 화소(PX-H)와 로우레벨 화소(PX-L)에서 서로 다른 계조의 영상을 표시함으로써, 화소(PX)의 시인성을 향상시킬 수 있다.
도 4는 도 3에 도시된 구성요소들 중 제1 트랜지스터(TR1), 제1 액정 커패시터(Clc1), 및 제1 스토리지 커패시터(Cst1)에 대응하는 부분을 예시적으로 도시한 것이다.
도 4를 참조하면, 제1 트랜지스터(TR1)는 게이트 라인(GL)에 연결된 제어전극(CTE), 제어전극(CTE)에 중첩하는 활성화층(ALP), 데이터 라인(DL)에 연결된 입력전극(IE), 및 입력전극(IE)과 이격되어 배치된 출력전극(OE)을 포함한다.
제1 액정 커패시터(Clc1)는 화소전극(PE)과 공통전극(CE)을 포함한다. 제1 스토리지 커패시터(Cst1)는 화소전극(PE)과 화소전극(PE)에 중첩하는 스토리지 라인(STL)의 일부분을 포함한다.
제1 기판(DS1)의 일면 상에 게이트 라인(GL) 및 스토리지 라인(STL)이 배치된다. 제어전극(CTE)은 게이트 라인(GL)으로부터 분기될 수 있다.
제1 기판(DS1)의 일면 상에 제어전극(CTE) 및 스토리지 라인(STL)을 커버하는 제1 절연층(10)이 배치된다. 제1 절연층(10)은 무기물 및 유기물 중 적어도 어느 하나를 포함할 수 있다. 제1 절연층(10)은 유기막이거나, 무기막일 수 있다. 제1 절연층(10)은 다층 구조, 예컨대 실리콘 나이트라이드층과 실리콘 옥사이드층을 포함할 수 있다.
제1 절연층(10) 상에 제어전극(CTE)과 중첩하는 활성화층(ALP)이 배치된다. 활성화층(ALP)은 반도체층(미도시)과 오믹 컨택층(미도시)을 포함할 수 있다.
활성화층(ALP)은 아몰포스 실리콘 또는 폴리 실리콘을 포함할 수 있다. 또는, 활성화층(ALP)은 금속 산화물 반도체를 포함할 수 있다.
활성화층(ALP) 상에 출력전극(OE)과 입력전극(IE)이 배치된다. 출력전극(OE)과 입력전극(IE)은 서로 이격되어 배치된다. 출력전극(OE)과 입력전극(IE) 각각은 제어전극(CTE)에 부분적으로 중첩할 수 있다.
도 4에는 제1 트랜지스터(TR1)의 구조를 예시적으로 도시하였으나, 이에 제한되지 않고 다른 구조를 가질 수도 있다.
제1 절연층(10) 상에 활성화층(ALP), 출력전극(OE), 및 입력전극(IE)을 커버하는 제2 절연층(20)이 배치된다. 제2 절연층(20)은 평탄면을 제공한다. 제2 절연층(20)은 유기물을 포함할 수 있다.
제2 절연층(20) 상에 화소전극(PE)이 배치된다. 화소전극(PE)은 제2 절연층(20)을 관통하는 콘택홀(CH)을 통해 출력전극(OE)에 연결된다. 제2 절연층(20) 상에 화소전극(PE)을 커버하는 배향막(30)이 배치될 수 있다.
제2 기판(DS2)의 일면 상에 컬러필터층(CF)이 배치된다. 컬러필터층(CF) 상에 공통전극(CE)이 배치된다. 공통전극(CE)에는 공통 전압(Vcom)이 인가된다.
공통전극(CE) 상에 공통전극(CE)을 커버하는 배향막(미도시)이 배치될 수 있다. 컬러필터층(CF)과 공통전극(CE) 사이에 또 다른 절연층이 배치될 수 있다.
액정층(LCL)을 사이에 두고 배치된 화소전극(PE)과 공통전극(CE)은 제1 액정 커패시터(Clc1)를 형성한다. 또한, 제1 절연층(10) 및 제2 절연층(20)을 사이에 두고 배치된 화소전극(PE)과 스토리지 라인(STL)의 일부분은 제1 스토리지 커패시터(Cst1)를 형성한다. 스토리지 라인(STL)은 화소 전압과 다른 값의 스토리지 전압(Vcst)을 수신한다.
한편, 도 4에 도시된 화소(PX)의 단면은 하나의 예시에 불과하다. 도 4에 도시된 것과 달리, 컬러필터층(CF) 및 공통전극(CE) 중 적어도 어느 하나는 제1 기판(DS1) 상에 배치될 수 있다. 다시 말해, 본 실시예에 따른 액정 표시패널은 VA(Vertical Alignment)모드, PVA(Patterned Vertical Alignment) 모드, IPS(in-plane switching) 모드, FFS(fringe-field switching) 모드, 또는 PLS(Plane to Line Switching) 모드 등의 화소를 포함할 수 있다.
도 5는 도 2에서 AA부분을 확대하여 도시한 것이다. 도 6은 도 5에서 I-I`을 절단한 단면을 도시한 것이다.
데이터 라인들(DL) 각각은 메인 데이터 라인(DL-M)과 팬아웃 데이터 라인(DL-P)을 포함한다. 도 5에서는 2n개의 데이터 라인들(DL1~DL2n)을 예시적으로 도시하였다.
메인 데이터 라인(DL-M)은 화소들(PX)과 연결된다. 메인 데이터 라인(DL-M)은 제1 트랜지스터(TR1, 도 4 참조)의 입력전극(IE, 도 4 참조) 및 출력전극(OE, 도 4 참조)과 같은 레이어에 배치될 수 있다. 즉, 메인 데이터 라인(DL-M)은 제1 절연층(10, 도 4 참조) 상에 배치될 수 있다.
팬아웃 데이터 라인(DL-P)은 데이터 구동부(210)과 메인 데이터 라인(DL-M)을 전기적으로 연결시킨다. 팬아웃 데이터 라인(DL-P)은 제1 트랜지스터(TR1, 도 4 참조)의 제어전극(CTE, 도 4 참조)과 같은 레이어에 배치될 수 있다. 즉, 도 6을 참조하면, 팬아웃 데이터 라인(DL-P)은 제1 기판(DS1) 상에 배치될 수 있다.
팬아웃 데이터 라인(DL-P)은 제1 절연층(10)에 정의된 콘택홀(CH10)을 통해 메인 데이터 라인(DL-M)과 연결될 수 있다.
팬아웃 데이터 라인들(DL-P) 중 데이터 구동부(210)에 인접한 부분은 팬 아웃에 의해서 서로 다른 길이를 갖는 데이터 라인들(DL)의 저항값들을 균일하게 하기 위해서 구불구불한 형상을 가질 수 있다.
본 발명의 일 실시시예에 따른 표시장치(DD)는 데이터 라인들(DL1~DL2n) 중 짝수 번째 데이터 라인들(DL2, DL4,…, DL2n)에 전기적으로 연결된 제1 테스트부(TS1)들을 포함할 수 있다. 제1 방향(DR1) 및 제2 방향(DR2)에 의해 정의되는 평면상에서, 제1 테스트부(TS1)들은 화소들(PX)과 데이터 구동부(210) 사이에 배치될 수 있다.
제1 테스트부(TS1)는 오픈 쇼트 검사(Open/Short test:OS test)를 하기 위한 부분이다.
제1 테스트부들(TS1) 각각은 제1 테스트 라인(TL1) 및 제1 테스트 패드(PD1)를 포함한다.
제1 테스트 라인(TL1)은 오픈 쇼트 검사를 할 때, 제1 검사장비(미도시)의 프로브로부터 검사 신호를 인가 받는다. 제1 테스트 라인(TL1)은 메인 데이터 라인(DL-M)과 같은 방향으로 연장된다. 제1 테스트 라인(TL1)은 메인 데이터 라인(DL-M)과 같은 레이어에 배치될 수 있다. 즉, 도 6을 참조하면, 제1 테스트 라인(TL1)은 제1 절연층(10) 상에 배치될 수 있다.
제1 테스트 라인(TL1)의 길이(L1, 이하 제1 길이)는 약 300μm 이상 500μm 이하 일 수 있다. 제1 길이(L1)가 300μm 보다 작은 경우, 제1 검사장비의 프로브를 얼라인하기 어려울 수 있다. 제1 길이(L1)가 500μm 보다 큰 경우, 표시장치(DD)의 비표시영역(NDA, 도 1 참조)이 증가하여 내로우 베젤을 구현하기 어려울 수 있다.
제1 테스트 라인들(TL1) 중 인접한 두 개 사이의 거리(L2, 이하 제2 거리)는 약 50μm 이상 100μm 이하 일 수 있다. 제2 길이(L2)가 50μm보다 작은 경우, 제1 검사장비의 프로브에 의해 인접한 두 개의 제1 테스트 라인들(TL1)이 쇼트 될 수 있다. 제2 길이(L2)가 100μm보다 큰 경우, 화소들(PX) 간의 거리가 증가하여 고해상도를 가지는 표시패널(DP)을 구현하기 어려울 수 있다.
제1 테스트 패드(PD1)는 제1 검사장비에 의해 오픈 또는 쇼트 된 데이터 라인(DL)으로 판정되는 경우, 어느 부분에 불량이 발생했는지 정확한 좌표를 알아내는 검사를 진행하기 위해 제2 검사장비의 프로브가 접촉되는 부분이다. 제1 방향(DR1) 및 제2 방향(DR2)에 의해 정의되는 평면상에서, 제1 테스트 패드(PD1)는 화소들(PX)과 제1 테스트 라인(TL1) 사이에 배치될 수 있다.
제1 테스트 패드(PD1)는 제1 테스트 라인(TL1)에서 연장된다. 제1 테스트 패드(PD1)의 가로길이(L3, 이하 제3 길이) 및 세로길이(L4, 이하 제4 길이)는 각각 약 30μm 이상 60μm 이하 일 수 있다. 제3 길이(L3) 및 제4 길이(L4)가 30μm 보다 작은 경우, 제2 검사장비의 프로브가 접촉하기 어려울 수 있다. 제3 길이(L3) 및 제4 길이(L4)가 60μm 보다 큰 경우, 인접한 다른 제1 테스트 패드(PD1)와 접촉되는 불량이 발생할 수 있다.
도 5에서는 제1 테스트 패드들(PD1)이 하나의 행으로 나란히 배치되는 것을 예시적으로 도시하였으나, 이에 제한되지 않는다. 본 발명의 다른 실시예에서, 제1 테스트 패드들(PD1)은 복수의 행들로 배치될 수 있다.
도 7은 도 2에서 BB부분을 확대하여 도시한 것이다.
본 발명의 일 실시예에 따른 표시장치(DD)는 데이터 라인들(DL1~DL2n) 중 홀수 번째 데이터 라인들(DL1, DL3,…, DL2n-1)에 전기적으로 연결된 제2 테스트부들(TS2)을 포함할 수 있다. 제1 방향(DR1) 및 제2 방향(DR2)에 의해 정의되는 평면상에서, 화소들(PX)은 제1 테스트부들(TS1, 도 5 참조)와 제2 테스트부들(TS2) 사이에 배치된다.
본 발명의 일 실시예에서, 짝수 번째 데이터 라인들(DL2, DL4,…, DL2n)의 일부분은 비표시영역(NDA)까지 연장될 수 있으나, 제2 테스트부들(TS2)이 배치된 영역까지 연장되지는 않는다.
본 명세서 내에서 데이터 라인들(DL) 중 제1 테스트부들(TS1)과 연결되는 데이터 라인들(DL)은 제1 그룹으로 지칭되고, 제2 테스트부들(TS2)과 연결되는 데이터 라인들(DL)은 제2 그룹으로 지칭될 수 있다.
제2 테스트부(TS2)는 제1 테스트부(TS1, 도 5 참조)와 마찬가지로 오픈 쇼트 검사(Open/Short test:OS test)를 하기 위한 부분이다.
제2 테스트부들(TS2) 각각은 제2 테스트 라인(TL2) 및 제2 테스트 패드(PD2)를 포함한다.
제2 테스트 라인(TL2)은 제1 테스트 라인(TL1, 도 5 참조)과 마찬가지로 오픈 쇼트 검사를 할 때, 제1 검사장비(미도시)의 프로브로부터 검사 신호를 인가 받는다. 제2 테스트 라인(TL2)은 메인 데이터 라인(DL-M)과 같은 방향으로 연장된다. 제2 테스트 라인(TL2)은 메인 데이터 라인(DL-M)과 같은 레이어에 배치될 수 있다.
제2 테스트 라인(TL2)의 길이(L5, 이하 제5 길이)에 대한 설명은 도 5에서 설명한 제1 길이(L1)에 대한 설명과 실질적으로 동일한바 생략한다.
제2 테스트 라인들(TL2) 중 인접한 두 개 사이의 거리(L6, 이하 제6 거리) 에 대한 설명은 도 5에서 설명한 제2 길이(L2)에 대한 설명과 실질적으로 동일한바 생략한다.
제2 테스트 패드(PD2)는 제1 검사장비에 의해 오픈 또는 쇼트 된 데이터 라인(DL)으로 판정되는 경우, 어느 부분에 불량이 발생했는지 정확한 좌표를 알아내는 검사를 진행하기 위해 제2 검사장비의 프로브가 접촉되는 부분이다. 제1 방향(DR1) 및 제2 방향(DR2)에 의해 정의되는 평면상에서, 제2 테스트 패드(PD2)는 화소들(PX)과 제2 테스트 라인(TL2) 사이에 배치될 수 있다.
제2 테스트 라인(TL2)은 제2 테스트 패드(PD2)에서 연장된다. 제2 테스트 패드(PD2)의 가로길이(L7, 이하 제7 길이) 및 세로길이(L8, 이하 제8 길이)에 대한 설명은 도 5에서 설명한 제3 길이(L3) 및 제4 길이(L4)에 대한 설명과 실질적으로 동일한바 생략한다.
도 5 내지 도 7에서 도시된 것과 같이, 제1 테스트부들(TS1)과 제2 테스트부들(TS2)이 서로 다른 위치에 형성되어 있기 때문에, 제1 검사장비를 이용하기 위한 제2 길이(L2) 및 제6 길이(L6)를 확보하고, 제2 검사장비를 이용하기 위한 제3 길이(L3), 제4 길이(L4), 제7 길이(L7), 및 제8 길이(L8)를 확보할 수 있다.
도 7에서는 제2 테스트 패드들(PD2)이 하나의 행으로 나란히 배치되는 것을 예시적으로 도시하였으나, 이에 제한되지 않는다. 본 발명의 다른 실시예에서, 제2 테스트 패드들(PD2)은 복수의 행들로 배치될 수 있다.
도 5 내지 도 7에서는 제1 테스트부(TS1)가 짝수번째 데이터 라인들에 연결되고, 제2 테스트부(TS2)가 홀수번째 데이터 라인들에 연결된 것을 예시적으로 도시하였으나, 이에 제한되지 않는다. 본 발명의 다른 실시예에서는 제1 테스트부(TS1)가 홀수번째 데이터 라인들에 연결되고, 제2 테스트부(TS2)가 짝수번째 데이터 라인들에 연결될 수 있다.
도 8은 도 2의 AA부분을 확대하여 도시한 다른 실시예이다.
도 8을 참조하면, 제1 테스트부들(TS1-1) 각각은 제1 테스트 라인(TL1-1) 및 제1 테스트 패드(PD1-1)를 포함한다. 제1 방향(DR1) 및 제2 방향(DR2)에 의해 정의되는 평면상에서, 제1 테스트 라인(TL1-1)은 화소들(PX)과 제1 테스트 패드(PD1-1) 사이에 배치될 수 있다.
그 외 다른 구성들에 대한 설명은 도 5 및 도 6에서 설명한 내용과 실질적으로 동일한바 생략한다.
도 9, 도 10, 도 11, 및 도 12 각각은 도 2a 또는 도 3a의 BB부분을 확대하여 도시한 다른 실시예이다.
도 9를 참조하면, 제2 테스트부들(TS2-1) 각각은 제2 테스트 라인(TL2-1) 및 제2 테스트 패드(PD2-1)를 포함한다.
제2 테스트 패드(PD2-1)들은 두 개의 행들로 배열된다. 이 경우, 제2 테스트 패드(PD2-1)의 가로길이(L9, 이하 제9 길이) 및 세로길이(L10, 이하 제10 길이)는 도 7에 도시된 제7 길이(L7) 및 제8 길이(L8) 보다 더 크게 할 수 있다. 제9 길이(L9) 및 제10 길이(L10)가 증가하면 제2 검사장비를 이용하기 용이해진다.
도 10을 참조하면, 제2 테스트부들(TS2-2) 각각은 제2 테스트 라인(TL2-2) 및 제2 테스트 패드(PD2-2)를 포함한다.
제2 테스트 패드(PD2-2)들은 세 개의 행들로 배열된다. 이 경우, 제2 테스트 패드(PD2-2)의 가로길이(L11, 이하 제11 길이) 및 세로길이(L12, 이하 제12 길이)는 도 7 및 도 9에 도시된 제7 내지 제10 길이(L7~L10) 보다 더 크게 할 수 있다. 제11 길이(L11) 및 제12 길이(L12)가 증가하면 제2 검사장비를 이용하기 용이해진다.
제2 테스트 패드(PD2-1, PD2-2)의 면적이 증가하면, 프로브가 제2 테스트 패드(PD2-1, PD2-2)에 더 정확하게 접촉될 수 있다.
본 발명의 일 실시예에서, 홀수 번째 메인 데이터 라인들(DL-M) 중 3k-2번째(여기서 k는 1 이상의 자연수) 메인 데이터 라인들(DL-M)은 첫번째 행의 제2 테스트 패드들(PD2-2)에 연결될 수 있다. 홀수 번째 메인 데이터 라인들(DL-M) 중 3k-1번째 메인 데이터 라인들(DL-M)은 두 번째 행의 제2 테스트 패드들(PD2-2)에 연결될 수 있다. 홀수 번째 메인 데이터 라인들(DL-M) 중 3k번째 메인 데이터 라인들(DL-M)은 세번째 행의 제2 테스트 패드들(PD2-2)에 연결될 수 있다. 단, 이에 제한되는 것은 아니고, 제2 테스트 패드들(PD2-2)과 홀수 번째 메인 데이터 라인들(DL-M) 간의 연결관계는 변경될 수 있다.
도 11을 참조하면, 제2 테스트 패드들(PD2-3)은 도 10과 마찬가지로 세 개의 행들로 배열된다. 어느 하나의 행에 포함되는 인접한 두 개의 제2 테스트 패드들(PD2-3) 사이에는 다른 행들의 제2 테스트 패드들(PD2-3)과 연결되는 두 개의 배선들이 배치된다. 예를들어, 첫번째 행에 포함되는 인접한 제2 테스트 패드들(PD2-3) 사이에는 두번째 행에 포함되는 제2 테스트 패드(PD2-3)와 연결되는 배선(예를들어, 데이터 라인) 및 세번째 행에 포함되는 제2 테스트 패드(PD2-3)와 연결되는 배선(예를들어, 데이터 라인)이 배치된다. 두번째 행에 포함되는 인접한 제2 테스트 패드들(PD2-3) 사이에는 첫번째 행에 포함되는 제2 테스트 패드(PD2-3)와 연결되는 배선(예를들어, 제2 테스트 라인) 및 세번째 행에 포함되는 제2 테스트 패드(PD2-3)와 연결되는 배선(예를들어, 데이터 라인)이 배치된다. 세번째 행에 포함되는 인접한 제2 테스트 패드들(PD2-3) 사이에는 첫번째 행에 포함되는 제2 테스트 패드(PD2-3)와 연결되는 배선(예를들어, 제2 테스트 라인) 및 두번째 행에 포함되는 제2 테스트 패드(PD2-3)와 연결되는 배선(예를들어, 테스트 라인)이 배치된다.
도 12를 참조하면, 제2 테스트부들(TS2-4) 각각은 제2 테스트 라인(TL2-4) 및 제2 테스트 패드(PD2-4)를 포함한다.
제2 테스트 라인들(TL2-4)은 제2 테스트 패드들(PD2-4)과 화소들(PX) 사이에 배치될 수 있다.
도 9 내지 도 12에 각각에 대한 설명들 중 상기 기술한 것 외에는 도 7에서 설명한 내용과 실질적으로 동일한바 생략한다.
도 13은 도 2a 또는 도 3a의 AA부분 및 BB부분을 확대하여 도시한 다른 실시예이다. 도 14는 도 13에서 BB부분에 대응하는 다른 실시예이다.
도 13을 참조하면, 제1 테스트부들(TS1-2) 각각은 제1 테스트 라인(TL1-2) 및 제1 테스트 패드(PD1-2)를 포함한다. 제2 테스트부들(TS2-5) 각각은 제2 테스트 라인(TL2-5) 및 제2 테스트 패드(PD2-5)를 포함한다.
제1 테스트 라인들(TL1-2)은 메인 데이터 라인들(DL-M)의 일단에서 연장되고, 화소들(PX) 및 데이터 구동부(210) 사이에 배치된다. 제1 테스트 패드들(PD1-2)은 다른 실시예들과 달리, 메인 데이터 라인들(DL-M)의 타단에서 연장된다.
본 발명의 일 실시예에서, 제1 테스트 패드들(PD1-2)은 제2 테스트 패드들(PD2-5)과 다른 행에 배치될 수 있다.
제1 테스트 패드들(PD1-2) 및 제2 테스트 패드들(PD2-5)의 배열은 이에 제한되지 않는다.
도 14를 참조하면, 제1 테스트 패드들(PD1-2)은 복수의 제1 패드행들로 배치되고, 제2 테스트 패드들(PD2-4)은 복수의 제2 패드행들로 배치될 수 있다. 제1 패드행들과 제2 패드행들은 서로 교번하게 배열될 수 있다.
도 15는 도 2a 또는 도 3a에서 BB부분 및 그 주변 영역을 예시적으로 도시한 것이다. 도 15에서 BB부분은 도 11에 도시된 BB부분인 것으로 예시적으로 도시되었으나, 이에 제한되지 않으며 도 7, 도 9, 도 10, 도 12, 도 13, 또는 도 14에 도시된 BB부분으로 변경될 수 있다.
BB부분 하부에는 공통전압배선(VP) 및 연결전극(VT)이 배치될 수 있다. 공통전압배선(VP)은 외부에서 제공받은 전압(예를들어, 공통 전압 및 스토리지 전압에 대응하는 전압)을 화소(도 2b, 도 3b)의 스토리지 라인(STL)에 제공할 수 있다.
연결전극(VT)은 평면상에서 공통전압배선(VP)과 일부 중첩하게 배치된다. 연결전극(VT)은 공통전압배선(VP)과 전기적으로 연결되며, 공통전압배선(VP)에서 제공받은 공통전압(Vcom, 도 2b 및 도 3b 참조)을 공통전극(CE, 도 4 참조)에 제공할 수 있다.
공통전압배선(VP)에는 제1 개구부(OP-VP1) 및 복수의 제2 개구부들(OP-VP2)이 정의될 수 있다.
제1 개구부(OP-VP1)에는 얼라인 마크(ALM)가 배치될 수 있다. 얼라인 마크(ALM)는 게이트 구동회로(100)의 하부에 배치되며, 제1 기판(DS1, 도 4 참조) 절단 후 이루어지는 대부분의 제조공정에서 얼라인을 맞추기 위해 이용될 수 있다.
제2 개구부들(OP-VP2) 각각에는 체크 패턴(CKP)이 배치 될 수 있다. 체크 패턴(CKP)은 공통전압배선(VP)에 연결전극(VT)을 전기적으로 연결시킨 후, 공통전압배선(VP)과 연결전극(VT) 사이에 얼라인이 정확히 되었는지 확인하기 위한 패턴일 수 있다.
실시 예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다. 또한 본 발명에 개시된 실시 예는 본 발명의 기술 사상을 한정하기 위한 것이 아니고, 하기의 특허 청구의 범위 및 그와 동등한 범위 내에 있는 모든 기술 사상은 본 발명의 권리범위에 포함되는 것으로 해석되어야 할 것이다.
DD: 표시장치 DP: 표시패널
PX: 화소 100: 게이트 구동회로
200: 데이터 구동회로 210: 데이터 구동부
GL: 게이트 라인 DL: 데이터 라인
TS1: 제1 테스트부 TS2: 제2 테스트부
TL1: 제1 테스트 라인 TL2: 제2 테스트 라인

Claims (24)

  1. 각각이 트랜지스터를 포함하며, 상기 트랜지스터는 입력전극, 출력전극, 및 상기 입력전극 및 상기 출력전극과 다른 층에 배치되는 제어전극을 포함하는 복수의 화소들;
    상기 입력전극 및 상기 출력전극과 같은 층에 배치되는 복수의 메인 데이터 라인들 및 상기 제어전극과 같은 층에 배치되는 복수의 팬아웃 데이터 라인들을 포함하며, 상기 복수의 팬아웃 데이터 라인들은 상기 복수의 메인 데이터 라인들의 일단들과 콘택홀들을 통해 전기적으로 연결되는 복수의 데이터 라인들;
    상기 복수의 팬아웃 데이터 라인들과 연결되고, 상기 복수의 데이터 라인들에 데이터 신호를 제공하는 데이터 구동부;
    상기 복수의 메인 데이터 라인들과 같은 층에 배치되고, 상기 복수의 화소들 및 상기 데이터 구동부 사이에 배치되며, 상기 복수의 데이터 라인들 중 홀수번째 데이터 라인들을 포함하는 제1 그룹 및 짝수번째 데이터 라인들을 포함하는 제2 그룹 중 어느 하나의 그룹과 전기적으로 연결되는 복수의 제1 테스트부들; 및
    복수의 제2 테스트부들을 포함하고, 상기 복수의 제2 테스트부들 각각은 상기 제1 그룹 및 상기 제2 그룹 중 다른 하나의 그룹에 포함된 데이터 라인들 각각의 메인 데이터 라인의 타단에서 연장되며,
    상기 복수의 제1 테스트부들은,
    상기 복수의 팬아웃 데이터 라인들 중 대응하는 팬아웃 데이터 라인들과 평면상에서 중첩하는 복수의 제1 테스트 라인들; 및
    각각이 상기 복수의 제1 테스트 라인들에서 연장되는 복수의 제1 테스트 패드들을 포함하고,
    상기 복수의 제2 테스트부들은,
    복수의 제2 테스트 라인들; 및
    각각이 상기 복수의 제2 테스트 라인들에서 연장되는 복수의 제2 테스트 패드들을 포함하는,
    표시장치.
  2. 삭제
  3. 제1 항에 있어서,
    상기 복수의 제2 테스트 패드들은 상기 복수의 제2 테스트 라인들 및 상기 복수의 데이터 라인들 사이에 배치되는 표시장치.
  4. 제1 항에 있어서,
    상기 복수의 제2 테스트 라인들은 상기 복수의 제2 테스트 패드들 및 상기 복수의 데이터 라인들 사이에 배치되는 표시장치.
  5. 제1 항에 있어서,
    상기 복수의 제1 테스트 패드들은 하나의 행으로 배열되고,
    상기 복수의 제2 테스트 패드들은 복수의 행들로 배열되는 표시장치.
  6. 제5 항에 있어서,
    상기 복수의 제2 테스트 패드들은 세 개의 행들로 배열되고,
    상기 다른 하나의 그룹에 포함된 상기 데이터 라인들의 상기 메인 데이터 라인들 중 3k-2번째(k는 1이상의 자연수) 메인 데이터 라인들은 첫번째 행의 제2 테스트 패드들에 연결되고, 3k-1번째 메인 데이터 라인들은 두번째 행의 제2 테스트 패드들에 연결되며, 3k번째 메인 데이터 라인들은 세번째 행의 제2 테스트 패드들에 연결되는 표시장치.
  7. 제1 항에 있어서,
    상기 복수의 화소들은 복수의 열들로 배열되고,
    상기 복수의 열들 중 어느 하나의 열에서, 홀수 번째에 배열된 화소들은 상기 복수의 데이터 라인들 중 어느 하나와 연결되고, 짝수 번 째에 배열된 화소들은 상기 복수의 데이터 라인들 중 다른 하나와 연결되는 표시장치.
  8. 제7 항에 있어서,
    상기 복수의 화소들에 게이트 신호들을 제공하는 복수의 게이트 라인들을 더 포함하고,
    상기 복수의 게이트 라인들 각각은 상기 홀수 번째에 배열된 화소들 중 어느 하나 및 상기 짝수 번째에 배열된 화소들 중 어느 하나에 연결되는 표시장치.
  9. 제1 항에 있어서,
    상기 복수의 제1 테스트 라인들 중 인접한 두 개의 제1 테스트 라인들 사이의 거리 및 상기 복수의 제2 테스트 라인들 중 인접한 두 개의 제2 테스트 라인들 사이의 거리 각각은 50um이상 100um이하인 표시장치.
  10. 제9 항에 있어서,
    상기 복수의 제1 테스트 라인들 및 상기 복수의 제2 테스트 라인들 각각의 길이는 300um이상 500um이하인 표시장치.
  11. 제1 항에 있어서,
    상기 어느 하나의 그룹에 포함된 데이터 라인들의 메인 데이터 라인들의 타단들에서 연장되는 복수의 제3 테스트부들을 더 포함하고,
    상기 제1 테스트부는 팬아웃 데이터 라인들과 평면상에서 중첩하는 복수의 제1 테스트 라인들을 포함하며,
    상기 제2 테스트부는 복수의 제2 테스트 라인들 및 각각이 상기 복수의 제2 테스트 라인들에서 연장되는 복수의 제2 테스트 패드들을 포함하는 표시장치.
  12. 제11 항에 있어서,
    상기 복수의 제1 테스트 패드들은 상기 복수의 제2 테스트 패드들과 다른 행에 배치되는 표시장치.
  13. 제1 항에 있어서,
    상기 데이터 구동부는 복수 개 제공되며,
    상기 복수의 데이터 구동부는 상기 제1 테스트부에 인접한 부분에만 배치되는 표시장치.
  14. 각각이 복수의 화소들을 포함하는 복수의 화소열들;
    상기 복수의 화소열들 중 인접하는 두 개의 화소열들 사이에 배치되는 제1 데이터 라인;
    상기 인접하는 두 개의 화소열들 사이에 배치되는 제2 데이터 라인;
    상기 제1 데이터 라인 및 상기 제2 데이터 라인에 데이터 신호를 제공하는 데이터 구동부;
    상기 제1 데이터 라인 및 상기 제2 데이터 라인 중 어느 하나와 연결되고, 상기 복수의 화소열들과 상기 데이터 구동부 사이에 배치되는 제1 테스트부; 및
    상기 제1 데이터 라인 및 상기 제2 데이터 라인 중 다른 하나와 전기적으로 연결되는 제2 테스트부를 포함하고,
    상기 복수의 화소열들은 상기 제1 테스트부와 상기 제2 테스트부 사이에 배치되며,
    상기 제1 데이터 라인 및 상기 제2 데이터 라인 각각은,
    상기 복수의 화소열들과 나란히 연장되고, 상기 제1 테스트부 및 상기 제2 테스트부와 같은 층에 배치되는 메인 데이터 라인; 및
    상기 메인 데이터 라인과 다른 층에 배치되고, 상기 메인 데이터 라인과 콘택홀을 통해 전기적으로 연결되며, 상기 메인 데이터 라인 및 상기 데이터 구동부를 전기적으로 연결시키는 팬아웃 데이터 라인을 포함하고,
    상기 제1 테스트부는 상기 팬아웃 데이터 라인과 평면상에서 중첩하며,
    상기 제1 테스트부는,
    상기 메인 데이터 라인과 같은 방향으로 연장되는 제1 테스트 라인; 및
    상기 제1 테스트 라인에서 연장되는 제1 테스트 패드를 포함하고,
    상기 제2 테스트부는,
    상기 메인 데이터 라인과 같은 방향으로 연장되는 제2 테스트 라인; 및
    상기 제2 테스트 라인에서 연장되는 제2 테스트 패드를 포함하는,
    표시장치.
  15. 삭제
  16. 삭제
  17. 삭제
  18. 제14 항에 있어서,
    상기 제1 테스트 라인은 상기 제1 테스트 패드 및 상기 데이터 구동부 사이에 배치되는 표시장치.
  19. 제14 항에 있어서,
    상기 제2 테스트 패드는 상기 제2 테스트 라인 및 상기 복수의 화소열들 사이에 배치되는 표시장치.
  20. 제14 항에 있어서,
    상기 제2 테스트 라인은 상기 제2 테스트 패드 및 상기 복수의 화소열들 사이에 배치되는 표시장치.
  21. 제14 항에 있어서,
    상기 제1 테스트 라인 및 상기 제2 테스트 라인 각각의 길이는 300um이상 500um이하인 표시장치.
  22. 제21 항에 있어서,
    상기 제1 테스트 패드 및 상기 제2 테스트 패드 각각의 너비는 50um 이상 100um이하인 표시장치.
  23. 제14 항에 있어서,
    상기 복수의 화소들에 게이트 신호들을 전달하는 복수의 게이트 라인들을 더 포함하고,
    상기 복수의 게이트 라인들 각각은 홀수번째 화소들 중 어느 하나 및 짝수번째 화소들 중 어느 하나에 연결된 표시장치.
  24. 제14 항에 있어서,
    상기 복수의 화소들 각각은 입력전극, 출력전극, 및 제어전극을 포함하는 트랜지스터를 포함하고,
    상기 제1 테스트부 및 상기 제2 테스트부는 상기 입력전극 및 상기 출력전극과 같은 층에 배치되는 표시장치.
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