KR20210090752A - 표시패널 및 이의 제조 방법 - Google Patents

Abstract

표시패널은, 제1 표시기판, 상기 제1 표시기판과 마주한 제2 표시기판을 포함하고, 상기 제1 표시기판은, 표시 영역 및 상기 표시 영역에 인접한 비표시 영역을 정의하는 베이스층, 상기 베이스층 상에 배치된 게이트 라인, 상기 게이트 라인을 커버하며 상기 베이스층 상에 배치된 제1 절연층, 상기 비표시 영역에 중첩하며 상기 제1 절연층 상에 배치되고, 상기 제1 절연층에 정의된 제1 컨택홀을 통해 상기 게이트 라인과 전기적으로 접촉한 검사 라인을 포함한다.

Description

표시패널 및 이의 제조 방법{DISPLAY PANEL AND METHOD FOR MANUFACTURING THEREOF}

본 발명은 표시패널에 관한 것으로, 보다 상세하게는 표시패널 및 이의 제조 방법에 관한 것이다.

표시장치는 소비전력이 낮고, 휴대성이 양호하며, 부가가치가 높은 차세대 첨단 디스플레이(display)소자로 각광받고 있다. 표시 장치는 각 화소 별로 박막 트랜지스터를 포함하여, 화소 별 전압의 온/오프를 조절할 수 있다.

표시장치는 표시패널 및 표시패널에 광을 제공하는 광원을 포함할 수 있다. 광원은 발광소자 및 도광 부재를 포함할 수 있다. 또한, 표시패널은 복수 개의 신호 라인들과 전기적으로 연결될 수 있다. 예컨대, 신호 라인들은 복수 개의 화소들에 전기적으로 각각 연결된 복수 개의 데이터 라인들과 복수 개의 게이트 라인들을 포함한다.

한편, 공정 시에, 신호 라인들의 불량을 검사하는 테스트가 진행될 수 있다. 즉, 신호 라인들 중 적어도 하나 이상의 신호 라인을 검사하고, 상기 신호 라인을 통해 구동 신호가 화소들 중 대응하는 화소에 전달되는지 검출된다.

본 발명의 목적은 신호 라인들의 파손을 체크함과 동시에 신호 라인들의 파손을 방지할 수 있는 표시패널 및 이의 제조 방법을 제공하는 데 있다.

본 발명의 목적을 달성하기 위한 일 실시 예에 따른 표시패널은, 제1 표시기판, 상기 제1 표시기판과 마주한 제2 표시기판을 포함하고, 상기 제1 표시기판은, 표시 영역 및 상기 표시 영역에 인접한 비표시 영역을 정의하는 베이스층, 상기 베이스층 상에 배치된 게이트 라인, 상기 게이트 라인을 커버하며 상기 베이스층 상에 배치된 제1 절연층, 상기 비표시 영역에 중첩하며 상기 제1 절연층 상에 배치되고, 상기 제1 절연층에 정의된 제1 컨택홀을 통해 상기 게이트 라인과 전기적으로 접촉한 검사 라인을 포함한다.

본 발명의 실시 예에 따르면, 상기 베이스층 상에 배치되고, 일 방향을 따라 각각 연장된 연결 라인부와 라인부, 및 상기 연결 라인부와 상기 라인부 사이에 배치된 패드부를 포함하고, 상기 연결 라인부 및 상기 패드부는 상기 비표시 영역에 중첩하고, 상기 라인부는 상기 표시 영역 및 상기 비표시 영역 각각에 중첩한다.

본 발명의 실시 예에 따르면, 상기 일 방향 및 상기 일 방향과 수직한 다른 방향 각각에서, 상기 패드부는 상기 연결 라인부 및 상기 라인부 각각 보다 동일한 길이에서 더 큰 면적을 갖는다.

본 발명의 실시 예에 따르면, 상기 연결 라인부, 상기 패드부, 및 상기 라인부는 동일한 공정을 통해 일체 형상으로 상기 베이스층 상에 배치된다.

본 발명의 실시 예에 따르면, 상기 검사 라인은 전기적으로 연결된 검사 라인부 및 검사 패드부를 포함하고, 상기 검사 패드부는 상기 패드부에 중첩하며 상기 제1 컨택홀을 통해 상기 패드부에 전기적으로 접촉한다.

본 발명의 실시 예에 따르면, 상기 제1 컨택홀은 평면상에서 서로 이격된 복수 개의 제1 서브 컨택홀들을 포함하고, 상기 검사 패드부는 상기 제1 서브 컨택홀들 각각을 통해 상기 패드부에 전기적으로 접촉한다.

본 발명의 실시 예에 따르면, 상기 제1 표시기판은, 상기 검사 라인을 커버하며 상기 제1 절연층 상에 배치된 제2 절연층, 상기 제2 절연층 상에 배치되고, 상기 제2 절연층에 정의된 제2 컨택홀을 통해 상기 검사 패드부에 전기적으로 접촉한 보조 검사 패드부를 더 포함한다.

본 발명의 실시 예에 따르면, 상기 제2 컨택홀은 평면상에서 서로 이격된 복수 개의 제2 서브 컨택홀들을 포함하고, 상기 보조 검사 패드부는 상기 제2 서브 컨택홀들 각각을 통해 상기 보조 검사 패드부에 전기적으로 접촉한다.

본 발명의 실시 예에 따르면, 상기 제1 표시기판은 상기 제1 절연층 및 상기 제2 절연층 사이에 배치된 적어도 하나의 중간 절연층을 더 포함한다.

본 발명의 실시 예에 따르면, 표시패널은 상기 제1 표시기판 및 상기 제2 표시기판 사이에 배치된 액정층을 더 포함하고, 상기 제1 표시기판은 상기 표시 영역에 중첩하며 상기 보조 검사 패드부와 동일한 공정을 통해 상기 제2 절연층 상에 배치된 화소 전극을 더 포함한다.

본 발명의 실시 예에 따르면, 상기 제1 표시기판 및 상기 제2 표시기판 중 어느 하나는 공통 전극을 더 포함한다.

본 발명의 실시 예에 따르면, 상기 검사 패드부 및 상기 검사 라인부는 동일한 공정을 통해 일체 형상으로 상기 제1 절연층 상에 배치되고, 상기 일 방향 및 상기 일 방향과 수직한 다른 방향 각각에서, 상기 검사 패드부는 상기 검사 라인부 보다 동일한 길이에서 더 큰 면적을 갖는다.

본 발명의 실시 예에 따르면, 상기 게이트 라인은 복수 개의 게이트 라인들로 제공되고, 상기 검사 라인은 상기 게이트 라인들에 각각 대응하는 복수 개의 검사 라인들로 제공되고, 상기 검사 라인들 중 제1 검사 라인은 상기 게이트 라인들 중 적어도 하나 이상의 게이트 라인과 적어도 일 부분에서 중첩한다.

본 발명의 실시 예에 따르면, 상기 제1 표시기판은 상기 표시 영역에 중첩하며 상기 베이스층 상에 배치된 박막 트랜지스터를 더 포함하고, 상기 박막 트랜지스터는, 상기 게이트 라인과 동일한 공정을 통해 상기 베이스층 상에 배치된 제어 전극, 상기 검사 라인과 동일한 공정을 통해 상기 제1 절연층 상에 배치된 제1 전극 및 제2 전극을 포함한다.

본 발명의 실시 예에 따르면, 상기 검사 라인의 일단은 상기 게이트 라인에 전기적으로 연결되고, 상기 검사 라인의 타단은 접지된다.

본 발명의 목적을 달성하기 위한 다른 실시 예에 따른 표시패널의 제조 방법은, 게이트 라인을 제1 베이스층 상에 형성하는 단계, 상기 게이트 라인을 커버하는 제1 절연층을 상기 제1 베이스층 상에 형성하는 단계, 상기 게이트 라인의 일 부분이 노출되도록 상기 제1 절연층의 일 부분을 식각하는 단계, 상기 식각된 제1 절연층의 제1 컨택홀을 통해 상기 게이트 라인과 전기적으로 접촉되는 검사 라인을 상기 제1 절연층 상에 형성하는 단계, 서로 마주한 상기 제1 베이스층 및 제2 베이스층을 접착 부재를 통해 결합하는 단계를 포함한다.

본 발명의 실시 예에 따르면, 표시패널의 제조 방법은, 상기 게이트 라인과 동일한 공정을 통해 표시 영역에 중첩한 상기 제1 베이스층 상에 제어 전극을 형성하는 단계, 상기 검사 라인과 동일한 공정을 통해 상기 표시 영역에 중첩하며 상기 제어 전극에 전기적으로 연결된 제1 전극 및 제2 전극을 상기 제1 절연층 상에 형성하는 단계를 더 포함한다.

본 발명의 실시 예에 따르면, 표시패널의 제조 방법은, 상기 검사 라인을 커버하는 제2 절연층을 제1 절연층 상에 형성하는 단계, 상기 검사 패드부에 중첩한 제2 컨택홀 및 상기 제2 전극에 중첩한 화소 컨택홀을 상기 제2 절연층에 형성하는 단계, 상기 제2 컨택홀을 통해 상기 검사 패드부에 전기적으로 접촉하는 보조 검사 패드부 및 상기 화소 컨택홀을 통해 상기 제2 전극에 전기적으로 접촉하는 화소 전극을 제2 절연층 상에 형성하는 단계를 더 포함한다.

표시패널의 제조 방법은, 상기 게이트 라인은 순차적으로 배열된 연결 라인부, 패드부, 및 라인부를 포함하고, 상기 검사 라인은 검사 라인부 및 상기 패드부와 상기 제1 컨택홀을 통해 전기적으로 접촉한 검사 패드부를 포함하고, 일 방향에서, 상기 패드부는 상기 연결 라인부 및 상기 라인부 각각 보다 동일한 길이에서 더 큰 면적을 갖고, 상기 검사 패드부는 상기 검사 라인부 보다 동일한 길이에서 더 큰 면적을 갖는다.

본 발명의 목적을 달성하기 위한 다른 실시 예에 따른 표시패널은, 표시 영역 및 상기 표시 영역에 인접한 비표시 영역을 정의하는 베이스층, 전기적으로 서로 연결되며 상기 베이스층 상에 배치되고, 일 방향을 따라 각각 연장된 연결 라인부와 라인부, 및 상기 연결 라인부와 상기 라인부 사이에 배치된 패드부를 포함한 신호 라인, 상기 신호 라인을 커버하며 상기 베이스층 상에 배치된 절연층, 상기 비표시 영역에 중첩하며 상기 절연층 상에 배치되고, 상기 절연층에 정의된 적어도 하나의 컨택홀을 통해 상기 신호 라인과 전기적으로 접촉한 검사 라인을 포함하고, 상기 검사 라인은, 서로 전기적으로 연결되고 상기 일 방향을 따라 연장된 검사 라인부 및 상기 패드부와 전기적으로 중첩한 검사 패드부를 포함한다.

본 발명의 실시 예에 따르면, 게이트 라인들은 검사 라인들과 다른 층 상에 배치되어, 검사 라인들에 전기적으로 연결될 수 있다. 특히, 외부 핀을 통해 검사 라인들 각각을 접촉하여 게이트 라인의 파손이 체크될 수 있다.

상술된 바에 다르면, 외부 핀이 게이트 라인들에 직접 접촉하는 것이 아닌 검사 라인들을 통해 접촉됨에 따라, 외부 핀에 의한 게이트 라인들의 물리적인 파손이 방지될 수 있다.

도 1a는 본 발명의 실시 예에 따른 표시패널의 사시도이다.
도 1b는 본 발명의 실시 예에 따른 표시패널의 단면도이다.
도 2a는 본 발명의 실시 예에 따른 표시패널의 평면도이다.
도 2b는 본 발명의 다른 실시 예에 따른 표시패널의 평면도이다.
도 3a는 본 발명의 실시 예에 따른 표시패널에 포함된 화소의 등가 회로도이다.
도 3b는 본 발명의 실시 예에 따른 표시 영역에 중첩한 표시패널의 일 부분을 도시한 사시도이다.
도 4는 본 발명의 실시 예에 따른 비표시 영역에 중첩한 표시패널의 일 부분을 도시한 평면도이다.
도 5는 본 발명의 실시 예에 따른 도 4에 도시된 I-I'를 따라 절단한 단면도이다.
도 6은 본 발명의 다른 실시 예에 따른 도 4에 도시된 I-I'를 따라 절단한 단면도이다.
도 7은 본 발명의 다른 실시 예에 따른 비표시 영역에 중첩한 표시패널의 일 부분을 도시한 평면도이다.
도 8은 본 발명의 다른 실시 예에 따른 도 7에 도시된 II-II'를 따라 절단한 단면도이다.
도 9a 내지 도 9e는 본 발명의 실시 예에 따른 표시패널의 제조 방법을 보여주는 도면들이다.

본 명세서에서, 어떤 구성요소(또는 영역, 층, 부분 등)가 다른 구성요소 “상에 있다”, “연결 된다”, 또는 “결합된다”고 언급되는 경우에 그것은 다른 구성요소 상에 직접 배치/연결/결합될 수 있거나 또는 그들 사이에 제3의 구성요소가 배치될 수도 있다는 것을 의미한다.

동일한 도면부호는 동일한 구성요소를 지칭한다. 또한, 도면들에 있어서, 구성요소들의 두께, 비율, 및 치수는 기술적 내용의 효과적인 설명을 위해 과장된 것이다.

“및/또는”은 연관된 구성들이 정의할 수 있는 하나 이상의 조합을 모두 포함한다.

제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다. 예를 들어, 본 발명의 권리 범위를 벗어나지 않으면서 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소도 제1 구성요소로 명명될 수 있다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다.

또한, “아래에”, “하측에”, “위에”, “상측에” 등의 용어는 도면에 도시된 구성들의 연관관계를 설명하기 위해 사용된다. 상기 용어들은 상대적인 개념으로, 도면에 표시된 방향을 기준으로 설명된다.

다르게 정의되지 않는 한, 본 명세서에서 사용된 모든 용어 (기술 용어 및 과학 용어 포함)는 본 발명이 속하는 기술 분야의 당업자에 의해 일반적으로 이해되는 것과 동일한 의미를 갖는다. 또한, 일반적으로 사용되는 사전에서 정의된 용어와 같은 용어는 관련 기술의 맥락에서 의미와 일치하는 의미를 갖는 것으로 해석되어야 하고, 이상적인 또는 지나치게 형식적인 의미로 해석되지 않는 한, 명시적으로 여기에서 정의됩니다.

"포함하다" 또는 "가지다" 등의 용어는 명세서 상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.

이하, 도면을 참조하여 본 발명의 실시예들을 설명한다.

도 1a는 본 발명의 실시 예에 따른 표시패널의 사시도이다. 도 1b는 본 발명의 실시 예에 따른 표시패널의 단면도이다.

본 발명의 실시 예에 따른 표시패널(DP)은 모니터, 또는 외부 광고판과 같은 대형 전자장치를 비롯하여, 퍼스널 컴퓨터, 노트북 컴퓨터, 개인 디지털 단말기, 자동차 내비게이션 유닛, 게임기, 스마트폰, 태블릿, 및 카메라와 같은 중소형 전자 장치 등에 적용될 수 있다. 또한, 이것들은 단지 실시 예로서 제시된 것들로서, 본 발명의 개념에서 벗어나지 않은 이상 다른 전자 기기에도 채용될 수 있음은 물론이다.

본 발명의 일 실시 예에 따르면, 표시패널(DP)은 액정표시패널일 수 있고, 특별히 그 종류가 제한되지 않는다. 예컨대, 표시패널(DP)은 발광형 표시패널일 수 있고, 유기발광 표시패널 또는 퀀텀닷 발광 표시패널로 제공될 수 있다. 유기발광 표시패널의 발광층은 유기발광물질을 포함할 수 있다. 퀀텀닷 발광 표시패널의 발광층은 퀀텀닷, 및 퀀텀로드 등을 포함할 수 있다.

이하, 본 발명에 따른 표시패널(DP)은 액정표시패널로 설명된다. 또한, 별도로 도시하지 않았으나, 표시패널(DP)의 종류에 따른 광원을 더 포함할 수 있다.

도 1a를 참조하면, 표시패널(DP)은 제1 표시기판(100) 및 제1 표시기판(100)과 마주하며 이격된 제2 표시기판(200)을 포함할 수 있다. 도 1a에 도시된 것과 같이, 표시패널(DP)은 표시면(DP-IS)을 통해 이미지를 표시할 수 있다. 표시면(DP-IS)은 제1 방향(DR1) 및 제2 방향(DR2)이 정의하는 면과 평행한다.

표시면(DP-IS)은 표시 영역(DA)과 비표시 영역(NDA)을 포함할 수 있다. 표시 영역(DA)은 영상을 표시하는 화소(PX)에 중첩하고, 비표시 영역(NDA)은 영상을 표시하는 화소(PX)에 비중첩할 수 있다. 도시되지 않았지만, 비표시 영역(NDA)에 더미 화소가 추가적으로 배치될 수도 있다.

비표시 영역(NDA)은 표시면(DP-IS)의 테두리를 따라 정의된다. 도 1a에 도시된 바와 같이, 표시 영역(DA)은 사각 형상이며, 비표시 영역(NDA)이 표시 영역(DA)을 에워싸는 것으로 도시되었다. 다만, 이에 제한되지 않고, 표시 영역(DA)의 형상과 비표시 영역(NDA)의 형상은 상대적으로 디자인될 수 있다. 예를 들어, 비표시 영역(NDA)은 표시 영역(DA)의 어느 일 측에만 인접하게 배치되거나, 생략될 수도 있다.

표시면(DP-IS)의 법선 방향, 즉 표시패널(DP)의 두께 방향은 제3 방향(DR3)이 지시한다. 본 명세서 내에서 “평면상에서 보았을 때 또는 평면상에서”의 의미는 제3 방향(DR3)에서 바라보는 경우를 의미할 수 있다. 이하에서 설명되는 각 층들 또는 유닛들의 전면(또는 상면)과 배면(또는 하면)은 제3 방향(DR3)에 의해 구분된다. 그러나, 제1 내지 제3 방향들(DR1, DR2, DR3)이 지시하는 방향은 반대 반향으로 변환될 수 있다.

본 발명의 일 실시예에서 평면형 표시면(DP-IS)을 구비한 표시패널(DP)을 도시하였으나, 이에 한정되지 않는다. 표시패널(DP)는 곡면형 표시면 또는 입체형 표시면을 포함할 수도 있다. 입체형 표시면은 서로 다른 방향을 지시하는 복수 개의 표시 영역들을 포함할 수도 있다.

도 1b를 참조하면, 제2 표시기판(200)과 제1 표시기판(100) 사이에는 소정의 내부 공간(GP)이 형성될 수 있다. 접착 부재(SLM)는 비표시 영역(NDA)에 중첩하며, 제2 표시기판(200) 및 제1 표시기판(100) 사이에 배치될 수 있다. 특히, 상기 내부 공간(GP)은 제2 표시기판(200)과 제1 표시기판(100)을 결합하는 접착 부재(SLM)에 의해 형성될 수 있다. 접착 부재(SLM)는 유기 접착부재 또는 무기 접착부재를 포함할 수 있다. 접착 부재(SLM)는 프릿을 포함할 수 있다.

도 2a는 본 발명의 실시 예에 따른 표시패널의 평면도이다. 도 2b는 본 발명의 다른 실시 예에 따른 표시패널의 평면도이다. 도 3a는 본 발명의 실시 예에 따른 표시패널에 포함된 화소의 등가 회로도이다. 도 3b는 본 발명의 실시 예에 따른 표시 영역에 중첩한 표시패널의 일 부분을 도시한 사시도이다.

도 2a를 참조하면, 표시패널(DP)은 게이트 구동회로(GDC1), 신호 라인들(GL1~GLn, DL1~DLm) 및 복수 개의 화소들(PX11~PXnm, 이하 “화소들”)을 포함한다. 도 2a를 통해, 신호 라인들(GL1~GLn, DL1~DLm) 및 복수 개의 화소들(PX11~PXnm, 이하 “화소들”)의 평면상 배치관계가 도시되었다. 신호 라인들(GL1~GLn, DL1~DLm)은 복수 개의 게이트 라인들(GL1~GLn, 이하 “게이트 라인들”) 및 상기 게이트 라인들(GL1~GLn)과 절연되어 교차하는 복수 개의 데이터 라인들(DL1~DLm, 이하 “데이터 라인들”)을 포함할 수 있다.

화소들(PX11~PXnm) 각각은 게이트 라인들(GL1~GLn) 중 대응하는 게이트 라인과 데이터 라인들(DL1~DLm) 중 대응하는 데이터 라인에 연결된다. 화소들(PX11~PXnm) 각각은 화소 구동회로 및 표시소자를 포함할 수 있다. 화소 구동회로의 구성에 따라 더 많은 종류의 신호 라인이 표시패널(DP)에 구비될 수 있다.

화소들(PX11~PXnm)은 매트릭스 형태로 배치될 수 있으나, 이에 제한되지 않는다. 화소들(PX11~PXnm)은 펜타일 형태로 배치될 수 있다. 화소들(PX11~PXnm)은 다이아몬드 형태로 배치될 수 있다.

게이트 구동회로(GDC1)는 비표시 영역(NDA)에 배치될 수 있다. 게이트 구동회로(GDC1)는 OSG(oxide silicon gate driver circuit) 또는 ASG(amorphose silicon gate driver circuit) 공정을 통해 표시패널(DP)에 집적화될 수 있다. 게이트 구동회로(GDC1)는 게이트 라인들(GL1~GLn)의 일단들에 전기적으로 연결되어, 게이트 라인들(GL1~GLn)에 복수 개의 게이트 신호들을 순차적으로 각각 출력한다. 게이트 라인들(GL1~GLn)은 화소들(PX11~PXnm)에 게이트 신호들을 각각 전달할 수 있다.

또한, 도 2b에 도시된 바와 같이, 게이트 구동회로(GDC2)가 비표시 영역(NDA)에 배치되어, 게이트 라인들(GL1~GLn)의 타단들에 연결될 수 있다. 즉, 두 개의 게이트 구동회로들(GDC1, GDC2)이 제1 방향(DR1)에서 서로 마주보며 비표시 영역(NDA)에 배치될 수 있다. 두 개의 게이트 구동회로들(GDC1, GDC2)은 게이트 라인들(GL1~GLn) 각각에 게이트 신호를 출력할 수 있다.

다시 도 2a를 참조하면, 도시되지 않았지만, 데이터 라인들(DL1~DLm) 각각의 일단은 데이터 구동회로에 연결될 수 있다. 데이터 구동회로는 표시패널(DP)의 비표시 영역(NDA)에 배치되거나, 외부 회로기판에 배치될 수도 있다. 데이터 라인들(DL1~DLm)은 데이터 구동회로를 통해 출력된 데이터 전압들을 각각 수신할 수 있다. 데이터 라인들(DL1~DLm)은 화소들(PX11~PXnm)에 데이터 전압들을 전달할 수 있다.

본 발명에 따르면, 표시패널(DP)은 비표시 영역(NDA)에 중첩하며 복수 개의 데이터 라인들(DL1~DLm)의 타단들에 각각 전기적으로 연결된 복수 개의 데이터 검사 라인들(미도시)을 포함할 수 있다. 데이터 검사 라인들은 데이터 라인들(DL1~DLm)의 파손, 즉 데이터 라인의 쇼트 또는 단락을 점검할 수 있다. 특히, 데이터 라인들(DL1~DLm) 및 데이터 검사 라인들은 동일 공정에 의해 동일 층 상에 형성될 수 있다.

자세하게, 외부 점검 기기와 전기적으로 연결된 외부 핀이 데이터 검사 라인들에 접촉됨으로써, 데이터 라인들(DL1~DLm)의 파손을 체크할 수 있다. 외부 점검 기기는 외부 핀으로부터 수신된 신호에 기반하여 데이터 라인의 파손을 체크할 수 있다.

상술된 바와 같이, 외부 핀을 통해 데이터 검사 라인들 각각을 접촉하여 데이터 라인의 파손이 체크되거나, 데이터 검사 라인들 중 일부 데이터 검사 라인을 접촉하여 데이터 라인의 파손이 체크될 수 있다. 특히, 외부 핀이 데이터 라인들(DL1~DLm)에 직접 접촉하는 것이 아닌 데이터 검사 라인들을 통해 접촉됨에 따라, 외부 핀에 의한 데이터 라인들(DL1~DLm)의 물리적인 파손이 방지될 수 있다.

본 발명의 실시 예에 따르면, 게이트 라인들(GL1~GLn)은 전기적으로 연결된 게이트 검사 라인들(이하, “검사 라인들”)을 통해 게이트 라인들(GL1~GLn)의 파손이 체크될 수 있다. 특히, 검사 라인들은 게이트 라인들(GL1~GLn)과 다른 층 상에 배치되어, 게이트 라인들(GL1~GLn)과 전기적으로 연결될 수 있다. 즉, 검사 라인들과 게이트 라인들(GL1~GLn)은 다른 공정에 의해 형성될 수 있다.

상술된 바와 같이, 외부 핀을 통해 검사 라인들 각각을 접촉하여 게이트 라인의 파손이 체크되거나, 검사 라인들 중 일부 검사 라인을 접촉하여 게이트 라인의 파손이 체크될 수 있다. 특히, 외부 핀이 게이트 라인들(GL1~GLn)에 직접 접촉하는 것이 아닌 검사 라인들을 통해 접촉됨에 따라, 외부 핀에 의한 게이트 라인들(GL1~GLn)의 물리적인 파손이 방지될 수 있다. 검사 라인들의 구조에 대해서는, 도 4 내지 도 8을 통해 보다 자세히 설명한다.

도 3a에는 i번째 게이트라인(GLi)과 j번째 데이터라인(DLj)에 연결된 화소(PXij)를 예시적으로 도시하였다. 이하, 액정표시패널을 표시패널(DP)의 일 예로써 설명한다. 도 3a에서는 도 2a에 도시된 화소들(PX11~PXnm) 중 하나의 화소(PXij)에 대한 등가 회로도를 도시하였으나, 도 2a에 도시된 화소들(PX11~PXnm)은 동일한 구조를 가질 수 있다.

자세하게, 도 3a를 참조하면, 화소(PXij)는 제1 서브 화소(PX_S1) 및 제2 서브 화소(PX_S2)를 포함할 수 있다. 2개의 서브 화소들(PX_S1, PX_S2)를 포함하는 화소(PXij)는 측면 시인성이 향상될 수 있다.

제1 서브 화소(PX_S1)는 제1 트랜지스터(TR1), 제2 트랜지스터(TR2), 제1 액정 커패시터(Clc1), 및 제1 스토리지 커패시터(Cst1)를 포함할 수 있다. 제2 서브 화소(PX_S2)는 제3 트랜지스터(TR3), 제2 액정 커패시터(Clc2), 및 제2 스토리지 커패시터(Cst2)를 포함할 수 있다.

제1 트랜지스터(TR1)의 제어 전극은 i번째 게이트 라인(GLi)에 연결되고, 제1 트랜지스터(TR1)의 입력 전극은 데이터 라인(DLj)에 연결되며, 제1 트랜지스터(TR1)의 출력 전극은 제1 액정 커패시터(Clc1) 및 상기 제1 스토리지 커패시터(Cst1)에 연결된다.

제1 액정 커패시터(Clc1)의 제1 전극은 제1 트랜지스터(TR1)의 출력 전극에 연결되고, 제1 액정 커패시터(Clc1)의 제2 전극은 공통 전압(Vcom)을 수신한다. 제1 스토리지 커패시터(Cst1)의 제1 전극은 제1 트랜지스터(TR1)의 출력 전극에 연결되고, 제1 스토리지 커패시터(Cst1)의 제2 전극은 스토리지 전압(Vcst)을 수신한다. 제2 트랜지스터(TR2)의 제어 전극은 i번째 게이트 라인(GLi)에 연결되고, 제2 트랜지스터(TR2)의 입력 전극은 스토리지 전압(Vcst)을 수신하며, 제2 트랜지스터(TR2)의 출력 전극은 제1 트랜지스터(TR1)의 출력 전극에 연결된다.

제3 트랜지스터(TR3)의 제어 전극은 i번째 게이트 라인(GLi)에 연결되고, 제3 트랜지스터(TR3)의 입력 전극은 데이터 라인(DLj)에 연결되며, 제3 트랜지스터(TR3)의 출력 전극은 제2 액정 커패시터(Clc2) 및 제2 스토리지 커패시터(Cst2)에 연결된다.

제2 액정 커패시터(Clc2)의 제1 전극은 제3 트랜지스터(TR3)의 출력 전극에 연결되고, 제2 액정 커패시터(Clc2)의 제2 전극은 공통 전압(Vcom)을 수신한다. 제2 스토리지 커패시터(Cst2)의 제1 전극은 제3 트랜지스터(TR3)의 출력 전극에 연결되고, 제2 스토리지 커패시터(Cst2)의 제2 전극은 스토리지 전압(Vcst)을 수신한다. 스토리지 전압(Vcst)은 공통 전압(Vcom)과 실질적으로 동일한 전압 레벨을 가질 수 있다.

i번째 게이트 라인(GLi)을 통해 제공된 게이트 신호에 의해 제1 내지 제3 트랜지스터들(TR1, TR2, TR3)은 동시에 턴-온 될 수 있다. 턴-온 된 제1 트랜지스터(TR1)를 통해 데이터 라인(DLj)의 데이터 전압이 제1 서브 화소(PX_S1)에 제공된다. 또한, 턴-온 된 제2 트랜지스터(TR2)을 통해 스토리지 전압(Vcst)이 제1 서브 화소(PX_S1)에 제공된다.

제1 트랜지스터(TR1) 및 제2 트랜지스터(TR2)가 연결된 접점 노드(CN)에서의 전압(이하, 분배 전압)은 제1 및 제2 트랜지스터(TR1, TR2) 각각이 턴-온시 갖는 저항값 비율에 따라 분배된 값을 갖는다. 즉, 분배 전압은 턴-온 된 제1 트랜지스터(TR1)을 통해 제공되는 데이터 전압 및 턴-온 된 제2 트랜지스터(TR2)를 통해 제공되는 스토리지 전압(Vcst) 사이의 값을 가진다.

따라서, 제1 액정 커패시터(Clc1)에는 분배 전압과 공통 전압(Vcom)의 레벨 차이에 대응되는 제1 화소 전압이 충전된다. 제1 액정 커패시터(Clc1)에 충전된 전하량에 따라 액정층에 포함된 액정 방향자의 배열이 변화된다. 액정 방향자의 배열에 따라 액정층으로 입사된 광은 투과되거나 차단된다. 제1 스토리지 커패시터(Cst1)는 제1 액정 커패시터(Clc1)에 병렬로 연결되어 액정 방향자의 배열을 일정한 구간 동안 유지시킨다.

턴-온된 제3 트랜지스터(TR3)를 통해 j번째 데이터 라인(DLj)의 데이터 전압이 제2 서브 화소(PX_S2)에 제공된다. 제2 액정 커패시터(Clc2)에는 제공된 데이터 전압과 공통 전압(Vcom)의 레벨 차이에 대응되는 제2 화소 전압이 충전된다. 제2 액정 커패시터(Clc2)에 충전된 전하량에 따라 액정층에 포함된 액정 방향자의 배열이 변화된다. 액정 방향자의 배열에 따라 액정층으로 입사된 광은 투과되거나 차단된다. 제2 스토리지 커패시터(Cst2)는 제2 액정 커패시터(Clc2)에 병렬로 연결되어 액정 방향자의 배열을 일정한 구간 동안 유지시킨다.

제2 트랜지스터(TR2)로 인한 전압 분배에 의해서, 제1 액정 커패시터(Clc1)에 충전되는 제1 화소 전압과 제2 액정 커패시터(Clc2) 에 충전되는 제2 화소 전압의 크기가 서로 달라진다. 여기서, 제1 화소 전압은 제2 화소 전압보다 작은 크기를 가질 수 있다. 이처럼, 제1 및 제2 화소 전압이 달라짐에 따라, 제1 서브 화소(PX_S1)에서 표시되는 계조는 제2 서브 화소(PX_S2)에서 표시되는 계조와 다르게 된다.

상술된 바와 같이, 도 3a를 통해 일 예에 따른 화소 구조가 도시되었으나 본 발명의 기술적 사상은 이에 한정되지 않으며, 화소 구조는 다양하게 변형될 수 있다. 예를 들어, 인접한 두 개의 게이트 라인들이 두 개의 서브 화소들(PX_S1, PX_S2) 사이에 배치될 수 있다.

첫 번째 게이트 라인(GLi)이 도 3a에 도시된 제1 서브 화소(PX_S1)에 포함된 제1 트랜지스터(TR1) 및 제2 트랜지스터(TR2) 각각의 제어 전극에 연결될 수 있다. 이 경우, 제3 트랜지스터(TR3)는 첫 번째 게이트 라인(GLi)과 전기적으로 분리될 수 있다. 첫 번째 게이트 라인(GLi)에 후속하는 후속 게이트 라인이 제2 서브 화소(PX_S2)에 포함된 제3 트랜지스터(TR3)의 제어 전극에 연결될 수 있다.

도 3b를 참조하면, 표시 영역(DA)에 중첩한 표시패널(DP)의 일 부분이 도시되었다. 제1 표시기판(100)은 제1 베이스층(BS1), 제1 절연층(10), 중간 절연층(20), 제2 절연층(30), 화소 전극(PXE), 제1 배향막(AL1), 박막 트랜지스터(TR-F), 및 컬러 필터(CF)를 포함한다. 박막 트랜지스터(TR-F)는 제어 전극(GEP), 입력 전극(IE), 및 출력 전극(OE), 및 반도체 패턴(AP)이 배치된다. 본 명세서에서, 입력 전극은 제1 전극으로 설명될 수 있으며, 출력 전극은 제2 전극으로 설명될 수 있다.

제1 베이스층(BS1)의 상면 상에 제어 전극(GEP)가 배치된다. 제어 전극(GEP)는 알루미늄(Al), 은(Ag), 구리(Cu), 몰리브덴(Mo), 크롬(Cr), 탄탈륨(Ta), 티타늄(Ti) 등의 금속 또는 이들의 합금 등을 포함할 수 있다. i번째 게이트 라인(GLi)은 다층 구조, 예컨대 티타늄층과 구리층을 포함할 수 있다. 도시되지 않았지만, 스토리지 전압(Vcst)을 전달하는 스토리지 라인이 제어 전극(GEP)와 동일한 공정에 의해 제1 베이스층(BS1)의 상면 상에 배치될 수 있다.

제1 베이스층(BS1)은 유리기판 또는 플라스틱기판일 수 있다. 제1 베이스층(BS1)의 상면 상에 제어 전극(GEP)을 커버하는 제1 절연층(10)이 배치된다. 제1 절연층(10)은 무기물 및 유기물 중 적어도 어느 하나를 포함할 수 있다. 본 실시예에서 제1 절연층(10)은 무기층일 수 있다. 제1 절연층(10)은 실리콘 나이트라이드층, 실리콘 옥시 나이트라이드층, 실리콘 옥사이드층, 티타늄옥사이드층, 또는 알루미늄옥사이드층 등을 포함할 수 있다.

제1 절연층(10) 상에 제어 전극(GEP)와 중첩하는 반도체 패턴(AP)이 배치된다. 반도체 패턴(AP)은 반도체층(SCL)과 오믹 컨택층(OCL)을 포함할 수 있다. 제1 절연층(10) 상에 반도체층(SCL)이 배치되고, 반도체층(SCL) 상에 상기 오믹 컨택층(OCL)이 배치된다.

반도체층(SCL)은 아몰포스 실리콘 또는 폴리 실리콘을 포함할 수 있다. 또한, 반도체층(SCL)은 금속 산화물 반도체를 포함할 수 있다. 오믹 컨택층(OCL)은 반도체층보다 고밀도로 도핑된 도펀트를 포함할 수 있다. 오믹 컨택층(OCL)은 이격된 2개의 부분을 포함할 수 있다. 본 발명의 일 실시예에서 오믹 컨택층(OCL)은 일체의 형상을 가질 수도 있다.

반도체 패턴(AP) 상에 입력 전극(IE)과 출력 전극(OE)이 배치된다. 제1 절연층(10) 상에 입력 전극(IE) 및 출력 전극(OE)을 커버하는 중간 절연층(20)이 배치된다. 중간 절연층(20)은 무기물 및 유기물 중 적어도 어느 하나를 포함할 수 있다. 본 실시예에서 중간 절연층(20)은 무기층일 수 있다. 중간 절연층(20)은 실리콘 나이트라이드층, 실리콘 옥시 나이트라이드층, 실리콘 옥사이드층, 티타늄옥사이드층, 또는 알루미늄옥사이드층 등을 포함할 수 있다.

중간 절연층(20) 상에 컬러 필터(CF)가 배치된다. 컬러 필터(CF)는 레드, 그린, 블루 중 어느 하나의 컬러를 가질 수 있다.

컬러 필터(CF) 상에 제2 절연층(30)이 배치된다. 제2 절연층(30)은 평탄면을 제공하는 유기층일 수 있다. 제2 절연층(30)은 아크릴 계열 수지를 포함할 수 있다. 한편, 도 3b에 도시된 바에 따르면, 컬러 필터(CF)가 제1 표시기판(100)에 포함된 구성으로 설명되었으나, 이에 한정되지 않으며 컬러 필터(CF)는 제2 표시기판(200)에 포함될 수도 있다.

제2 절연층(30) 상에 화소 전극(PXE)이 배치된다. 화소 전극(PXE)은 중간 절연층(20), 컬러 필터(CF), 및 제2 절연층(30)을 관통하는 화소 컨택홀(TH)을 통해 출력 전극(OE)에 연결된다. 제2 절연층(30) 상에 화소 전극(PXE)을 커버하는 제1 배향막(AL1)이 배치된다. 제1 배향막(AL1)은 폴리 이미드 수지를 포함할 수 있다.

화소 컨택홀(TH)은 제1 관통홀(TH1), 제2 관통홀(TH2), 및 필터 관통홀(CF-01)을 포함한다. 제1 관통홀(TH1)은 중간 절연층(20)에 정의되며 출력 전극(OE)을 노출한다. 제2 관통홀(TH2)은 제2 절연층(30)에 정의되며 제1 관통홀(TH1)에 대응한다. 필터 관통홀(CF-01)은 컬러 필터(CF)에 정의되며 제2 관통홀(TH2)에 대응한다.

제2 표시기판(200)은 제2 베이스층(BS2), 제3 절연층(40), 공통 전극(CE), 및 제2 배향막(AL2)을 포함한다.

제2 베이스층(BS2)은 제1 베이스층(BS1)과 실질적으로 동일한 물질인 유리기판 또는 플라스틱기판일 수 있다. 제2 베이스층(BS2)의 하면에 제3 절연층(40)이 배치될 수 있다.

제3 절연층(40)의 하면 상에 공통 전압(Vcom)이 인가되는 공통 전극(CE)이 배치된다. 공통 전압(Vcom)은 화소 전압과 다른 값을 갖는다. 공통 전극(CE)의 하면 상에 제2 배향막(AL2)이 배치된다.

액정층(LCL)은 제1 표시기판(100) 및 제2 표시기판(200) 사이에 배치될 수 있다. 제1 표시기판(100)의 제1 배향막(AL1) 및 제2 표시기판(200)의 제2 배향막(AL2)을 통해 액정층(LCL)이 정렬될 수 있다.

한편, 도 3b에 도시된 화소(PXij)의 단면은 하나의 예시에 불과하다. 제1 표시기판(100)과 제2 표시기판(200)은 제3 방향(DR3)에서 뒤집어 질 수 있다. 또한, VA(Vertical Alignment)모드의 액정 표시패널을 예시적으로 설명하였으나, 본 발명의 일 실시예에서 IPS(in-plane switching) 모드 또는 FFS(fringe-field switching) 모드, PLS(Plane to Line Switching) 모드 등의 액정 표시패널이 적용될 수 있다. 예컨대, 제2 표시기판(200)에 포함된 공통 전극(CE)은 IPS 모드 또는 PLS 모드에 의해 제1 표시기판(100)에 포함될 수 있다.

도 4는 본 발명의 실시 예에 따른 비표시 영역에 중첩한 표시패널의 일 부분을 도시한 평면도이다. 도 5는 본 발명의 실시 예에 따른 도 4에 도시된 I-I’를 따라 절단한 단면도이다. 도 6은 본 발명의 다른 실시 예에 따른 도 4에 도시된 I-I’를 따라 절단한 단면도이다.

도 4에선 앞서 도 2a를 통해 설명된 게이트 구동회로(GDC1) 및 표시 영역(DA) 사이에 배치된 게이트 라인들 중 네 개의 게이트 라인들 및 이에 대응하는 네 개의 검사 라인들이 예시적으로 도시되었다.

본 발명의 실시 예에 따르면, 게이트 라인들(GL1~GLn) 각각은 연결 라인부(GL-C), 패드부(CPD1a, CPD1b, CPD1c, CPD1d, 이하 “CPD1”), 및 라인부(GL-K)를 포함할 수 있다. 특히, 연결 라인부(GL-C), 패드부(CPD1), 및 라인부(GL-K)는 동일한 물질을 포함할 수 있다. 예컨대, 연결 라인부(GL-C), 패드부(CPD1), 및 라인부(GL-K)는 전도성을 갖는 금속 물질을 포함할 수 있다. 또한, 연결 라인부(GL-C), 패드부(CPD1), 및 라인부(GL-K)는 동일한 공정에 의해 형성되어 일체 형상을 가질 수 있다.

본 발명의 실시 예에 따르면, 연결 라인부(GL-C) 및 패드부(CPD1)는 비표시 영역(NDA)에 전체적으로 중첩할 수 있다. 이에 반해, 라인부(GL-K)는 비표시 영역(NDA) 및 표시 영역(DA) 각각에 중첩할 수 있다. 실제, 라인부(GL-K)는 표시 영역(DA)에 중첩한 화소에 전기적으로 연결될 수 있다.

자세하게, 도 4를 참조하면, 연결 라인부(GL-C)는 제1 방향(DR1) 및 제2 방향(DR2)으로 연장된 제1 내지 제4 연결 라인부들(GL-C1, GL-C2, GL-C3, GL-C4)을 포함한다. 제1 내지 제4 연결 라인부들(GL-C1, GL-C2, GL-C3, GL-C4)의 일단들은 게이트 구동회로(GDC1)에 연결되어, 게이트 구동회로(GDC1)로부터 게이트 신호들을 수신할 수 있다. 추가적으로, 제1 연결 라인부(GL-C1)에 인접한 연결 라인부(GL-CO)가 더 도시되었다. 연결 라인부(GL-CO) 역시 게이트 구동회로(GDC1) 및 패드부에 연결될 수 있다.

패드부(CPD1)는 연결 라인부(GL-C) 및 라인부(GL-K) 사이에 배치될 수 있다. 패드부(CPD1)는 제1 내지 제4 패드부들(CPD1a, CPD1b, CPD1c, CPD1d)을 포함한다. 제1 내지 제4 패드부들(CPD1a, CPD1b, CPD1c, CPD1d)은 제1 내지 제4 연결 라인부들(GL-C1, GL-C2, GL-C3, GL-C4)의 타단들에 각각 전기적으로 연결된다. 도 4에 도시된 바에 따르면, 제1 내지 제4 패드부들(CPD1a, CPD1b, CPD1c, CPD1d) 각각은 사각 형상을 가질 수 있다. 다만, 이에 한정되지 않으며 제1 내지 제4 패드부들(CPD1a, CPD1b, CPD1c, CPD1d)은 다양한 형상을 가질 수 있다.

본 발명에 따르면, 제1 방향(DR1) 또는 제2 방향(DR2)에서, 제1 내지 제4 패드부들(CPD1a, CPD1b, CPD1c, CPD1d) 각각은 제1 내지 제4 연결 라인부들(GL-C1, GL-C2, GL-C3, GL-C4) 각각 보다 동일한 길이에서 더 큰 면적을 가질 수 있다. 즉, 연결 라인부(GL-C) 및 라인부(GL-K)는 적어도 하나 이상의 방향을 따라 연장된 라인의 형상을 갖는 반면, 패드부는 사각의 패드 형상을 가질 수 있다.

라인부(GL-K)는 제1 방향(DR1)으로 연장되며 제2 방향(DR2)으로 나열된 형상을 갖는 제1 내지 제4 라인부들(GL-K1, GL-K2, GL-K3, GL-K4)을 포함한다. 제1 내지 제4 라인부들(GL-K1, GL-K2, GL-K3, GL-K4)의 일단들은 비표시 영역(NDA)에 중첩하며 제1 내지 제4 패드부들(CPD1a, CPD1b, CPD1c, CPD1d)에 각각 전기적으로 연결될 수 있다. 또한, 표시 영역(DA)에 중첩한 제1 내지 제4 라인부들(GL-K1, GL-K2, GL-K3, GL-K4)은 화소들(PX11~PXnm) 중 대응하는 화소들에 각각 연결될 수 있다.

상술된 바에 따르면, 연결 라인부(GL-C), 패드부(CPD1), 및 라인부(GL-K)는 서로 전기적으로 연결되어 게이트 구동회로(GDC1)으로부터 출력된 게이트 신호들을 화소들(PX11~PXnm)에 전달할 수 있다.

복수 개의 검사 라인들(EL-C, CPD2)은 게이트 라인들(GL1~GLn)과 다른 층 상에 배치되어, 게이트 라인들(GL1~GLn)과 전기적으로 각각 연결될 수 있다. 특히, 본 발명에 따른 검사 라인들(EL-C, CPD2)은 게이트 라인들(GL1~GLn)의 파손을 체크하기 위한 라인들로, 게이트 라인들(GL1~GLn)의 수에 일대일 대응할 수 있다.

자세하게, 검사 라인들(EL-C, CPD2) 각각은 동일 층상에 배치된 검사 라인부(EL-C) 및 검사 패드부(CPD2)를 포함할 수 있다. 한편, 설명의 편의를 위해, 도 4에 도시된 검사 라인부(EL-C)는 제1 내지 제4 연결 라인부들(GL-C1, GL-C2, GL-C3, GL-C4)에 전기적으로 각각 연결된 제1 내지 제4 검사 라인부들(EL-C1, EL-C2, EL-C3, EL-C4)을 포함하는 것으로 설명된다.

제1 내지 제4 검사 라인부들(EL-C1, EL-C2, EL-C3, EL-C4)은 평면상에서 게이트 구동회로(GDC1) 및 검사 패드부(CPD2) 사이에 배치되며, 제1 방향(DR1)으로 연장되며 제2 방향(DR2)으로 나열된 형상을 가질 수 있다.

본 발명에 따르면, 제1 내지 제4 검사 라인부들(EL-C1, EL-C2, EL-C3, EL-C4) 중 적어도 하나의 제1 검사 라인부는 제1 내지 제4 연결 라인부들(GL-C1, GL-C2, GL-C3, GL-C4) 중 적어도 하나 이상의 연결 라인부와 일 부분에서 중첩할 수 있다. 예를 들어, 제1 검사 라인부(EL-C1)은 연결 라인부(GL-CO)의 일 부분 및 제1 연결 라인부(GL-C1)의 일 부분에 중첩한다.

검사 패드부(CPD2)는 제1 내지 제4 검사 라인부들(EL-C1, EL-C2, EL-C3, EL-C4)에 전기적으로 각각 연결된 제1 내지 제4 검사 패드부들(CPD2a, CPD2b, CPD2c, CPD2d)을 포함한다. 제1 내지 제4 검사 라인부들(EL-C1, EL-C2, EL-C3, EL-C4)의 일단들은 제1 내지 제4 검사 패드부들(CPD2a, CPD2b, CPD2c, CPD2d)에 각각 연결될 수 있다.

본 발명의 실시 예에 따르면, 제1 내지 제4 검사 패드부들(CPD2a, CPD2b, CPD2c, CPD2d) 각각은 제1 방향(DR1) 또는 제2 방향(DR2)에서, 제1 내지 제4 검사 라인부들(EL-C1, EL-C2, EL-C3, EL-C4) 각각 보다 동일한 길이에서 더 큰 면적을 가질 수 있다.

또한, 제1 내지 제4 검사 패드부들(CPD2a, CPD2b, CPD2c, CPD2d)은 제1 내지 제4 패드부들(CPD1a, CPD1b, CPD1c, CPD1d)에 각각 중첩할 수 있다. 특히, 제1 내지 제4 검사 패드부들(CPD2a, CPD2b, CPD2c, CPD2d)은 대응하는 컨택홀(CNT)을 통해 제1 내지 제4 패드부들(CPD1a, CPD1b, CPD1c, CPD1d)에 전기적으로 각각 접촉할 수 있다. 컨택홀(CNT)은 역시 게이트 라인들(GL1~GLn)의 수에 일대일 대응하도록 복수 개로 제공될 수 있다.

상술된 바와 같이, 본 발명에 따른 게이트 라인과 검사 라인은 서로 다른 층 상에 배치되나, 컨택홀(CNT)을 통해 전기적으로 접촉될 수 있다. 즉, 검사 라인의 일단은 컨택홀(CNT)을 통해 게이트 라인에 전기적으로 연결되고, 검사 라인의 타단은 접지 단자에 연결될 수 있다.

또한, 앞서 설명된 외부 핀을 통해 검사 라인을 접촉함으로써 게이트 라인의 파손을 체크할 수 있다. 그 결과, 점검 동안 외부 핀에 의해 검사 라인이 물리적으로 파손되어도, 게이트 라인의 파손은 방지될 수 있다.

자세하게, 도 5를 참조하면, 도 4에 도시된 제2 검사 라인부(EL-C2), 제2 연결 라인부(GL-C2), 제2 검사 패드부(CPD2b), 제2 패드부(CPD1b), 및 제2 라인부(GL-K2)가 예시적으로 도시되었다.

제2 연결 라인부(GL-C2), 제2 패드부(CPD1b), 및 제2 라인부(GL-K2)가 제1 베이스층(BS1) 상에 배치된다. 나머지 연결 라인부들(GL-CO, GL-C1, GL-C3, GL-C4) 및 나머지 패드부들(CPD1a, CPD1c, CPD1d) 역시 제1 베이스층(BS1) 상에 배치될 수 있다. 제1 절연층(10)은 제2 연결 라인부(GL-C2), 제2 패드부(CPD1b), 및 제2 라인부(GL-K2)를 커버하며 제1 베이스층(BS1) 상에 배치될 수 있다.

본 발명의 실시 예에 따르면, 연결 라인부(GL-C), 패드부(CPD1), 및 라인부(GL-K)는 도 3b에 도시된 박막 트랜지스터(TR-F)의 제어 전극(GEP)과 동일한 공정에 의해 제1 베이스층(BS1) 상에 형성될 수 있다.

제2 검사 라인부(EL-C2) 및 제2 검사 패드부(CPD2b)는 제1 절연층(10) 상에 배치될 수 있다. 특히, 제2 검사 패드부(CPD2b)는 제1 절연층(10)에 정의된 컨택홀(CNT)을 통해 제2 패드부(CPD1b)에 전기적으로 접촉할 수 있다. 따라서, 게이트 구동회로(GDC1)로부터 출력된 게이트 신호가 제2 패드부(CPD1b)를 통해 제2 검사 패드부(CPD2b) 및 제2 검사 라인부(EL-C2)로 전달될 수 있다.

본 발명의 실시 예에 따르면, 검사 라인부(EL-C) 및 검사 패드부(CPD2)는 도 3b에 도시된 입력 전극(IE) 및 출력 전극(OE)과 동일한 공정에 의해 제1 절연층(10) 상에 형성될 수 있다. 본 명세서에서, 입력 전극(IE)은 제1 전극으로 설명될 수 있으며, 출력 전극(OE)은 제2 전극으로 설명될 수 있다.

중간 절연층(20)은 제2 검사 패드부(CPD2b) 및 제2 검사 라인부(EL-C2)를 커버하며 제1 절연층(10) 상에 배치된다. 제2 절연층(30)은 중간 절연층(20) 상에 배치될 수 있다.

도 6을 참조하면, 도 5에 도시된 하나의 컨택홀(CNT)이 정의된 제1 절연층(10)과 비교하여 복수 개의 서브 컨택홀들(CNTa)이 정의된 제1 절연층(10)이 도시된다. 자세하게, 제2 검사 패드부(CPD2b)는 제1 절연층(10)에 정의된 복수 개의 서브 컨택홀들(CNTa)을 통해 제2 패드부(CPD1b)에 전기적으로 접촉할 수 있다.

도 7은 본 발명의 다른 실시 예에 따른 비표시 영역에 중첩한 표시패널의 일 부분을 도시한 평면도이다. 도 8은 본 발명의 다른 실시 예에 따른 도 7에 도시된 II-II’를 따라 절단한 단면도이다.

도 7에 도시된 제1 표시기판(100)은 도 6에 도시된 제1 표시기판(100)과 비교하여 보조 검사 패드부(CPD3a, CPD3b, CPD3c, CPD3d, 이하 “CPD3”) 추가적으로 도시되었다. 본 발명에 따른 보조 검사 패드부(CPD3)는 검사 패드부(CPD2)에 전기적으로 접촉되어 화소들(PX11~PXnm)에 게이트 신호들을 제공하는 게이트 라인들(GL1~GLn)의 파손을 체크할 수 있다.

자세하게, 보조 검사 패드부(CPD3)는 제1 내지 제4 검사 패드부들(CPD2a, CPD2b, CPD2c, CPD2d)에 전기적으로 각각 접촉된 제1 내지 제4 보조 검사 패드부들(CPD3a, CPD3b, CPD3c, CPD3d)을 포함한다. 제1 내지 제4 보조 검사 패드부들(CPD3a, CPD3b, CPD3c, CPD3d)은 사각 형상을 가지며, 제1 내지 제4 검사 패드부들(CPD2a, CPD2b, CPD2c, CPD2d)에 각각 중첩할 수 있다.

도 7에 도시된 바에 따르면, 예시적으로, 보조 검사 패드부가 네 개의 서브 컨택홀들(CNT1)을 통해 검사 패드부에 전기적으로 접촉하는 것으로 도시되었지만, 서브 컨택홀(CNT1)의 개수는 다양하게 변형될 수 있다.

특히, 본 발명에 따른 제1 내지 제4 보조 검사 패드부들(CPD3a, CPD3b, CPD3c, CPD3d)은 도 3b에 도시된 제2 절연층(30) 상에 배치될 수 있다. 제1 내지 제4 보조 검사 패드부들(CPD3a, CPD3b, CPD3c, CPD3d)은 중간 절연층(20) 및 제2 절연층(30)을 관통하는 서브 컨택홀들(CNT1)을 통해 제1 내지 제4 검사 패드부들(CPD2a, CPD2b, CPD2c, CPD2d)에 전기적으로 각각 접촉될 수 있다.

또한, 본 발명에 따른 제1 내지 제4 보조 검사 패드부들(CPD3a, CPD3b, CPD3c, CPD3d)은 도 3b에 도시된 화소 전극(PXE)과 동일한 물질 및 동일한 공정에 의해 제2 절연층(30) 상에 배치될 수 있다.

한편, 도 8에 도시된 바에 따르면, 제1 표시기판(100)의 공정이 완료된 후에, 검사 라인(EL-C, CPD2)을 통한 게이트 신호의 체크가 불가능하다. 이는, 검사 라인(EL-C, CPD2) 상에 중간 절연층(20) 및 제2 절연층(30)이 배치됨에 따라, 외부 핀이 검사 라인(EL-C, CPD2)에 접촉될 수가 없기 때문이다.

본 발명에 따르면, 제2 보조 검사 패드부(CPD3b)는 중간 절연층(20) 및 제2 절연층(30)을 관통하는 서브 컨택홀(CNT1)을 통해 제2 검사 패드부(CPD2b)에 전기적으로 접촉될 수 있다. 따라서, 제1 표시기판(100)의 공정이 완료된 후에도, 제2 패드부(CPD1b) 및 제2 검사 패드부(CPD2b)에 전기적으로 연결된 제2 보조 검사 패드부(CPD3b)를 통해 게이트 라인의 파손을 체크할 수 있다.

도 9a 내지 도 9e는 본 발명의 실시 예에 따른 표시패널의 제조 방법을 보여주는 도면들이다. 자세하게, 도 9a 내지 도 9e는 표시패널(DP)의 구성들 중 제1 표시기판(100)을 형성하는 방법을 보여준다.

도 3b 및 도 9a를 참조하면, 표시 영역(DA) 및 비표시 영역(NDA)이 정의된 제1 베이스층(BS1)이 제공된다. 이후, 게이트 라인(GLn)의 패드부(CPD1) 및 박막 트랜지스터(TR-F)의 제어 전극(GEP)이 동일한 공정을 통해 제1 베이스층(BS1) 상에 형성된다. 이 경우, 도 4에 도시된 게이트 라인(GLn)의 연결 라인부(GL-C) 및 라인부(GL-K) 역시 제어 전극(GEP)과 동일한 공정을 통해 제1 베이스층(BS1) 상에 형성될 수 있다. 제어 전극(GEP)은 표시 영역(DA)에 중첩하며 패드부(CPD1)는 비표시 영역(NDA)에 중첩하게 제1 베이스층(BS1) 상에 형성된다.

도 9b를 참조하면, 제1 절연층(10)이 패드부(CPD1) 및 제어 전극(GEP)을 커버하며 제1 베이스층(BS1) 상에 형성된다. 이후, 패드부(CPD1)의 적어도 일 부분이 노출되도록 제1 절연층(10)이 식각될 수 있다. 그 결과, 제1 절연층(10)에 패드부(CPD1)를 노출하는 컨택홀(CNTg)이 정의될 수 있다.

도 9c를 참조하면, 반도체 패턴(AP)이 제어 전극(GEP)에 중첩하게 제1 절연층(10) 상에 형성될 수 있다. 이후, 검사 라인(EL), 입력 전극(IE), 및 출력 전극(OE)이 동일한 공정을 통해 제1 절연층(10) 상에 형성될 수 있다. 도 3a에 도시된 바와 같이, 입력 전극(IE) 및 출력 전극(OE)은 제어 전극(GEP)에 전기적으로 연결될 수 있다.

입력 전극(IE) 및 출력 전극(OE)은 표시 영역(DA)에 중첩하고, 서로 이격되게 반도체 패턴(AP) 상에 형성될 수 있다. 검사 라인(EL)은 비표시 영역(NDA)에 중첩하며, 제1 절연층(10)에 정의된 컨택홀(CNTg)을 통해 패드부(CPD1)에 전기적으로 접촉되게 형성될 수 있다. 이 경우, 검사 라인(EL)의 검사 패드부(CPD2)가 패드부(CPD1)에 전기적으로 접촉될 수 있다.

도 9d를 참조하면, 중간 절연층(20)이 입력 전극(IE), 출력 전극(OE), 반도체 패턴(AP), 및 검사 라인(EL)을 커버하며 제1 절연층(10) 상에 형성될 수 있다. 이후, 제2 절연층(30)이 중간 절연층(20) 상에 형성될 수 있다. 여기서, 제1 절연층(10) 및 중간 절연층(20)은 무기층일 수 있으며, 제2 절연층(30)을 평탄층을 제공하는 유기층일 수 있다.

이후, 도 9d에 도시된 바와 같이, 중간 절연층(20) 및 제2 절연층(30)을 관통하는 식각 공정이 진행될 수 있다.

본 발명에 따르면, 비표시 영역(NDA)에 중첩하며 중간 절연층(20) 및 제2 절연층(30)을 관통하는 컨택홀(CNTk)이 형성될 수 있다. 컨택홀(CNTk)은 검사 패드부(CPD2)의 일 부분을 노출시킬 수 있다. 또한, 표시 영역(DA)에 중첩하며 중간 절연층(20) 및 제2 절연층(30)을 관통하는 화소 컨택홀(TH)이 형성될 수 있다. 화소 컨택홀(TH)은 출력 전극(OE)의 일 부분을 노출시킬 수 있다.

도 9e를 참조하면, 보조 검사 패드부(CPD3) 및 화소 전극(PXE)이 동일한 공정을 통해 제2 절연층(30) 상에 형성될 수 있다. 특히, 보조 검사 패드부(CPD3)는 비표시 영역(NDA)에 중첩하고, 컨택홀(CNTk)을 통해 검사 패드부(CPD2)에 전기적으로 접촉될 수 있다. 화소 전극(PXE)은 화소 컨택홀(TH)을 통해 출력 전극(OE)에 전기적으로 접촉될 수 있다. 일 예로, 보조 검사 패드부(CPD3) 및 화소 전극(PXE)은 투명성 도전 물질(Indium Tin Oxide, ITO)을 포함할 수 있다.

이후, 도시되지 않았지만, 제2 표시기판(200)이 제1 표시기판(100)과 접착 부재(SLM, 도1b 참조)를 통해 결합될 수 있다. 이후, 액정층(LCL)이 제1 표시기판(100) 및 제2 표시기판(200) 사이에 형성될 수 있다.

또한, 도시되지 않았지만, 본 발명에 따르면, 도 3b에 도시된 공통 전극(CE)은 제1 표시기판(100) 및 제2 표시기판(200) 중 어느 하나에 형성될 수 있다. 일 예로, 공통 전극(CE)이 도 3b에 도시된 바와 같이 제2 표시기판(200)에 배치될 경우, 본 발명의 표시패널(DP)은 VA(Vertical Alignment)모드의 액정 표시패널로 동작될 수 있다. 다른 예로, 공통 전극(CE)이 제1 표시기판(100)에 배치될 경우, 본 발명의 표시패널(DP)은 IPS(in-plane switching) 모드 또는 PLS(Plane to Line Switching) 모드의 액정 표시패널로 동작될 수 있다.

또한, 본 발명에 따르면, 컬러 필터(CF) 역시 도 3b에 도시된 바에 따르면, 제1 표시기판(100)에 포함된 것으로 도시되었으나, 이에 한정되지 않으며 제2 표시기판(200)에 형성될 수 있다.

이상에서와 같이 도면과 명세서에서 실시 예가 개시되었다. 여기서 특정한 용어들이 사용되었으나, 이는 단지 본 발명을 설명하기 위한 목적에서 사용된 것이지 의미 한정이나 특허 청구범위에 기재된 본 발명의 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로 본 기술분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시 예가 가능하다는 점을 이해할 것이다. 따라서 본 발명의 진정한 기술적 보호 범위는 첨부된 특허 청구범위의 기술적 사상에 의해 정해져야 할 것이다.

DP: 표시패널
100: 제1 표시기판
200: 제2 표시기판
10: 제1 절연층
20: 중간 절연층
30: 제2 절연층
GDC: 게이트 구동회로
GL: 게이트 라인
GL-C: 연결 라인부
GL-K: 라인부
CPD1: 패드부
EL: 검사 라인
EL-C: 검사 라인부
CPD2: 검사 패드부
CPD3: 보조 검사 패드부
BS1, BS2: 베이스층

Claims (20)

1. 제1 표시기판; 및
   상기 제1 표시기판과 마주한 제2 표시기판을 포함하고,
   상기 제1 표시기판은,
   표시 영역 및 상기 표시 영역에 인접한 비표시 영역을 정의하는 베이스층;
   상기 베이스층 상에 배치된 게이트 라인;
   상기 게이트 라인을 커버하며 상기 베이스층 상에 배치된 제1 절연층; 및
   상기 비표시 영역에 중첩하며 상기 제1 절연층 상에 배치되고, 상기 제1 절연층에 정의된 제1 컨택홀을 통해 상기 게이트 라인과 전기적으로 접촉한 검사 라인을 포함하는 표시패널.
2. 제 1 항에 있어서,
   상기 베이스층 상에 배치되고, 일 방향을 따라 각각 연장된 연결 라인부 및 라인부와, 상기 연결 라인부와 상기 라인부 사이에 배치된 패드부를 포함하고,
   상기 연결 라인부 및 상기 패드부는 상기 비표시 영역에 중첩하고, 상기 라인부는 상기 표시 영역 및 상기 비표시 영역 각각에 중첩하는 표시패널.
3. 제 2 항에 있어서,
   상기 일 방향 및 상기 일 방향과 수직한 다른 방향 각각에서, 상기 패드부는 상기 연결 라인부 및 상기 라인부 각각 보다 동일한 길이에서 더 큰 면적을 갖는 표시패널.
4. 제 2 항에 있어서,
   상기 연결 라인부, 상기 패드부, 및 상기 라인부는 동일한 공정을 통해 일체 형상으로 상기 베이스층 상에 배치된 표시패널.
5. 제 2 항에 있어서,
   상기 검사 라인은 전기적으로 연결된 검사 라인부 및 검사 패드부를 포함하고,
   상기 검사 패드부는 상기 패드부에 중첩하며 상기 제1 컨택홀을 통해 상기 패드부에 전기적으로 접촉하는 표시패널.
6. 제 5 항에 있어서,
   상기 제1 컨택홀은 평면상에서 서로 이격된 복수 개의 제1 서브 컨택홀들을 포함하고,
   상기 검사 패드부는 상기 제1 서브 컨택홀들 각각을 통해 상기 패드부에 전기적으로 접촉하는 표시패널.
7. 제 5 항에 있어서,
   상기 제1 표시기판은,
   상기 검사 라인을 커버하며 상기 제1 절연층 상에 배치된 제2 절연층; 및
   상기 제2 절연층 상에 배치되고, 상기 제2 절연층에 정의된 제2 컨택홀을 통해 상기 검사 패드부에 전기적으로 접촉한 보조 검사 패드부를 더 포함하는 표시패널.
8. 제 7 항에 있어서,
   상기 제2 컨택홀은 평면상에서 서로 이격된 복수 개의 제2 서브 컨택홀들을 포함하고,
   상기 보조 검사 패드부는 상기 제2 서브 컨택홀들 각각을 통해 상기 보조 검사 패드부에 전기적으로 접촉하는 표시패널.
9. 제 7 항에 있어서,
   상기 제1 표시기판은 상기 제1 절연층 및 상기 제2 절연층 사이에 배치된 적어도 하나의 중간 절연층을 더 포함하는 표시패널.
10. 제 7 항에 있어서,
    상기 제1 표시기판 및 상기 제2 표시기판 사이에 배치된 액정층을 더 포함하고,
    상기 제1 표시기판은 상기 표시 영역에 중첩하며 상기 보조 검사 패드부와 동일한 공정을 통해 상기 제2 절연층 상에 배치된 화소 전극을 더 포함한 표시패널.
11. 제 10 항에 있어서,
    상기 제1 표시기판 및 상기 제2 표시기판 중 어느 하나는 공통 전극을 더 포함하는 표시패널.
12. 제 5 항에 있어서,
    상기 검사 패드부 및 상기 검사 라인부는 동일한 공정을 통해 일체 형상으로 상기 제1 절연층 상에 배치되고,
    상기 일 방향 및 상기 일 방향과 수직한 다른 방향 각각에서, 상기 검사 패드부는 상기 검사 라인부 보다 동일한 길이에서 더 큰 면적을 갖는 표시패널.
13. 제 1 항에 있어서,
    상기 게이트 라인은 복수 개의 게이트 라인들로 제공되고, 상기 검사 라인은 상기 게이트 라인들에 각각 대응하는 복수 개의 검사 라인들로 제공되고,
    상기 검사 라인들 중 제1 검사 라인은 상기 게이트 라인들 중 적어도 하나 이상의 게이트 라인과 적어도 일 부분에서 중첩하는 표시패널.
14. 제 1 항에 있어서,
    상기 제1 표시기판은 상기 표시 영역에 중첩하며 상기 베이스층 상에 배치된 박막 트랜지스터를 더 포함하고,
    상기 박막 트랜지스터는,
    상기 게이트 라인과 동일한 공정을 통해 상기 베이스층 상에 배치된 제어 전극; 및
    상기 검사 라인과 동일한 공정을 통해 상기 제1 절연층 상에 배치된 제1 전극 및 제2 전극을 포함하는 표시패널.
15. 제 1 항에 있어서,
    상기 검사 라인의 일단은 상기 게이트 라인에 전기적으로 연결되고, 상기 검사 라인의 타단은 접지되는 표시패널.
16. 게이트 라인을 제1 베이스층 상에 형성하는 단계;
    상기 게이트 라인을 커버하는 제1 절연층을 상기 제1 베이스층 상에 형성하는 단계;
    상기 게이트 라인의 일 부분이 노출되도록 상기 제1 절연층의 일 부분을 식각하는 단계;
    상기 식각된 제1 절연층의 제1 컨택홀을 통해 상기 게이트 라인과 전기적으로 접촉되는 검사 라인을 상기 제1 절연층 상에 형성하는 단계; 및
    서로 마주한 상기 제1 베이스층 및 제2 베이스층을 접착 부재를 통해 결합하는 단계를 포함하는 표시패널의 제조 방법.
17. 제 16 항에 있어서,
    상기 게이트 라인과 동일한 공정을 통해 표시 영역에 중첩한 상기 제1 베이스층 상에 제어 전극을 형성하는 단계; 및
    상기 검사 라인과 동일한 공정을 통해 상기 표시 영역에 중첩하며 상기 제어 전극에 전기적으로 연결된 제1 전극 및 제2 전극을 상기 제1 절연층 상에 형성하는 단계를 더 포함하는 표시패널의 제조 방법.
18. 제 17 항에 있어서,
    상기 검사 라인을 커버하는 제2 절연층을 제1 절연층 상에 형성하는 단계;
    상기 검사 패드부에 중첩한 제2 컨택홀 및 상기 제2 전극에 중첩한 화소 컨택홀을 상기 제2 절연층에 형성하는 단계; 및
    상기 제2 컨택홀을 통해 상기 검사 패드부에 전기적으로 접촉하는 보조 검사 패드부 및 상기 화소 컨택홀을 통해 상기 제2 전극에 전기적으로 접촉하는 화소 전극을 제2 절연층 상에 형성하는 단계를 더 포함하는 표시패널의 제조 방법.
19. 제 16 항에 있어서,
    상기 게이트 라인은 순차적으로 배열된 연결 라인부, 패드부, 및 라인부를 포함하고, 상기 검사 라인은 검사 라인부 및 상기 패드부와 상기 제1 컨택홀을 통해 전기적으로 접촉한 검사 패드부를 포함하고,
    일 방향에서, 상기 패드부는 상기 연결 라인부 및 상기 라인부 각각 보다 동일한 길이에서 더 큰 면적을 갖고, 상기 검사 패드부는 상기 검사 라인부 보다 동일한 길이에서 더 큰 면적을 갖는 표시패널의 제조 방법.
20. 표시 영역 및 상기 표시 영역에 인접한 비표시 영역을 정의하는 베이스층;
    상기 베이스층 상에 배치되고, 일 방향을 따라 각각 연장된 연결 라인부 및 라인부와, 상기 연결 라인부와 상기 라인부 사이에 배치된 패드부를 포함한 신호 라인;
    상기 신호 라인을 커버하며 상기 베이스층 상에 배치된 절연층; 및
    상기 비표시 영역에 중첩하며 상기 절연층 상에 배치되고, 상기 절연층에 정의된 적어도 하나의 컨택홀을 통해 상기 신호 라인과 전기적으로 접촉한 검사 라인을 포함하고,
    상기 검사 라인은, 서로 전기적으로 연결되고 상기 일 방향을 따라 연장된 검사 라인부 및 상기 패드부와 전기적으로 중첩한 검사 패드부를 포함한 표시패널.
    

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