JPWO2016056204A1 - 薄膜トランジスタ基板、薄膜トランジスタ基板の製造方法、及び、表示パネル - Google Patents

薄膜トランジスタ基板、薄膜トランジスタ基板の製造方法、及び、表示パネル Download PDF

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Abstract

基板（１０）と、基板（１０）上に配置された第１の薄膜トランジスタ（１）及び第２の薄膜トランジスタ（２）とを備え、第１の薄膜トランジスタ（１）は、第１のゲート電極（２１）と、チャネルとして用いられる第１の酸化物半導体層（４１）とを備え、第２の薄膜トランジスタ（２）は、第２のゲート電極（２２）と、チャネルとして用いられる第２の酸化物半導体層（４２）とを備え、第１の酸化物半導体層（４１）を構成する第１の酸化物半導体材料は、第２の酸化物半導体層（４２）を構成する第２の酸化物半導体材料と移動度が異なる。

Description

本開示は、薄膜トランジスタ（ＴＦＴ：Ｔｈｉｎ Ｆｉｌｍ Ｔｒａｎｓｉｓｔｏｒ）を備えた薄膜トランジスタ基板及びその製造方法、並びに、薄膜トランジスタ基板を備える表示パネルに関する。
液晶を利用した液晶表示装置又は有機ＥＬ（Ｅｌｅｃｔｒｏ Ｌｕｍｉｎｅｓｃｅｎｃｅ）を利用した有機ＥＬ（ＯＬＥＤ：Ｏｒｇａｎｉｃ Ｌｉｇｈｔ−Ｅｍｉｔｔｉｎｇ Ｄｉｏｄｅ）表示装置等のアクティブマトリクス方式の表示装置には、駆動素子又はスイッチング素子として薄膜トランジスタが用いられている。
また、表示装置において、マトリクス状に配置された画素から構成される表示素子と、表示素子を駆動するための駆動回路とが同一基板上に形成された薄膜トランジスタ基板が使用されている。当該薄膜トランジスタ基板の駆動回路及び表示素子内の各画素において、薄膜トランジスタが用いられる。ここで、駆動回路用の薄膜トランジスタと、各画素内の発光素子駆動用の薄膜トランジスタとで要求される特性が異なる。すなわち、駆動回路用の薄膜トランジスタでは、表示素子の高速な駆動を可能にするために、チャネルにおけるキャリアの移動度が高いことが要求される。一方、各画素内の発光素子駆動用の薄膜トランジスタでは、発光素子に応じた電流を供給できるような特性が供給される。そこで、駆動回路には、低温ポリシリコンをチャネルとして用いる薄膜トランジスタを、各画素内には、アモルファスシリコンをチャネルとして用いる薄膜トランジスタを、それぞれ備える薄膜トランジスタ基板が提案されている（非特許文献１）。
Ｔ． Ｋａｉｔｏｈ， Ｔ． Ｍｉｙａｚａｗａ， Ｈ． Ｍｉｙａｋｅ， Ｔ． Ｎｏｄａ， Ｔ． Ｓａｋａｉ， Ｙ． Ｏｗａｋｕ ａｎｄ Ｔ． Ｓａｉｔｏｈ， ＩＤＷ Ｄｉｇ．， ２００７， ｐ．４８１
非特許文献１に記載された薄膜トランジスタ基板において、画素の寸法を変更する場合には、画素の寸法及び発光素子に供給する電流に合わせて各画素で用いられているアモルファスシリコンのキャリアの移動度を調整する必要がある。当該移動度の調整は、熱処理によって行い得るが、熱処理によって、アモルファスシリコンの一部が結晶化することがある。ここで、アモルファスシリコンと一部結晶化したシリコンとは、移動度が大きく異なる。したがって、非特許文献１に記載された薄膜トランジスタ基板の各画素におけるアモルファスシリコンの移動度を熱処理によって調整する場合に、移動度にばらつきが発生し得る。これにより、各画素の輝度にばらつきが発生する。
本開示は、チャネルとして用いられる半導体層の移動度が異なる複数の薄膜トランジスタを備える薄膜トランジスタ基板において、移動度のばらつきを抑制しながら、広範囲に亘って移動度を調整し得る薄膜トランジスタ基板等を提供することを目的とする。
上記目的を達成するために、薄膜トランジスタ基板の一態様は、基板と、前記基板上に配置された第１の薄膜トランジスタ及び第２の薄膜トランジスタとを備え、前記第１の薄膜トランジスタは、第１のゲート電極と、チャネルとして用いられる第１の酸化物半導体層とを備え、前記第２の薄膜トランジスタは、第２のゲート電極と、チャネルとして用いられる第２の酸化物半導体層とを備え、前記第１の酸化物半導体層を構成する第１の酸化物半導体材料は、前記第２の酸化物半導体層を構成する第２の酸化物半導体材料と移動度が異なる。
チャネルとして用いられる半導体層の移動度が異なる複数の薄膜トランジスタを備える薄膜トランジスタ基板であって、半導体層の移動度を広い範囲に亘って精度よく調整できる薄膜トランジスタ基板を実現できる。
図１は、実施の形態１に係る薄膜トランジスタ基板の断面図である。 図２Ａは、実施の形態１に係る薄膜トランジスタ基板の製造方法における各工程の断面図である。 図２Ｂは、実施の形態１に係る薄膜トランジスタ基板の製造方法における各工程の断面図である。 図３は、ＩｎＳｉＯの移動度とアニール時間との関係を示すグラフである。 図４は、シリコンの移動度と熱処理温度との関係を示すグラフである。 図５は、ＺｎＯＮの移動度と窒素濃度との関係を示すグラフである。 図６は、ＩｎＷＯの移動度とＷＯ３の濃度との関係を示すグラフである。 図７は、実施の形態２に係る薄膜トランジスタ基板の断面図である。 図８Ａは、実施の形態２に係る薄膜トランジスタ基板の製造方法における各工程の断面図である。 図８Ｂは、実施の形態２に係る薄膜トランジスタ基板の製造方法における各工程の断面図である。 図９は、実施の形態３に係る薄膜トランジスタ基板の断面図である。 図１０Ａは、実施の形態３に係る薄膜トランジスタ基板の製造方法における各工程の断面図である。 図１０Ｂは、実施の形態３に係る薄膜トランジスタ基板の製造方法における各工程の断面図である。 図１０Ｃは、実施の形態３に係る薄膜トランジスタ基板の製造方法における各工程の断面図である。 図１１は、実施の形態４に係る薄膜トランジスタ基板の断面図である。 図１２Ａは、実施の形態４に係る薄膜トランジスタ基板の製造方法における各工程の断面図である。 図１２Ｂは、実施の形態４に係る薄膜トランジスタ基板の製造方法における各工程の断面図である。 図１３Ａは、実施の形態５に係る表示パネルの平面図である。 図１３Ｂは、図１３ＡのＹ−Ｙ’線における実施の形態５に係る表示パネルの断面図である。 図１４は、実施の形態５に係る表示パネルの一例である有機ＥＬ表示装置の一部切り欠き斜視図である。 図１５Ａは、図１４に示す有機ＥＬ表示装置における画素の回路構成を示す回路図である。 図１５Ｂは、画素内の駆動トランジスタの移動度と、チャネル寸法との関係を示す回路図である。 図１５Ｃは、画素内の駆動トランジスタの移動度と、チャネル寸法との関係を示す回路図である。
以下、本開示の実施の形態について、図面を用いて説明する。なお、以下に説明する実施の形態は、いずれも本開示の好ましい一具体例を示すものである。したがって、以下の実施の形態で示される、数値、形状、材料、構成要素、構成要素の配置位置及び接続形態、工程（ステップ）、工程の順序等は、一例であって本開示を限定する主旨ではない。よって、以下の実施の形態における構成要素のうち、本開示の最上位概念を示す独立請求項に記載されていない構成要素については、任意の構成要素として説明される。
なお、各図は、模式図であり、必ずしも厳密に図示されたものではない。また、各図において、実質的に同一の構成に対しては同一の符号を付しており、重複する説明は省略又は簡略化する。
また、本明細書において、「上方」及び「下方」という用語は、絶対的な空間認識における上方向（鉛直上方）及び下方向（鉛直下方）を指すものではなく、積層構成における積層順を基に相対的な位置関係により規定される用語として用いる。また、「上方」及び「下方」という用語は、２つの構成要素が互いに間隔をあけて配置されて２つの構成要素の間に別の構成要素が存在する場合のみならず、２つの構成要素が互いに密着して配置されて２つの構成要素が接する場合にも適用される。
（実施の形態１）
以下、実施の形態１に係る薄膜トランジスタ基板１００及びその製造方法について、図面を用いて説明する。
［１−１．薄膜トランジスタ基板の構成］
まず、本実施の形態に係る薄膜トランジスタ基板１００の構成について、図１を用いて説明する。図１は、本実施の形態に係る薄膜トランジスタ基板１００の断面図である。
図１に示すように、薄膜トランジスタ基板１００は、基板１０と、基板１０上に配置された第１の薄膜トランジスタ１及び第２の薄膜トランジスタ２とを備える。第１の薄膜トランジスタ１及び第２の薄膜トランジスタ２は、ともに、チャネル保護型でボトムゲート型のＴＦＴであり、また、トップコンタクト構造が採用されている。
以下、本実施の形態に係る薄膜トランジスタ基板１００の各構成要素について詳述する。
基板１０は、絶縁材料からなる絶縁基板であり、例えば、石英ガラス、無アルカリガラス又は高耐熱性ガラス等のガラス材料で構成されるガラス基板である。
なお、基板１０は、ガラス基板に限らず、ポリエチレン、ポリプロピレン、ポリイミド等の樹脂材料からなる樹脂基板等であってもよい。また、基板１０は、リジッド基板ではなく、フレキシブルガラス基板又はフレキシブル樹脂基板等のシート状又はフィルム状の可撓性を有するフレキシブル基板であってもよい。フレキシブル樹脂基板としては、例えば、ポリイミドやポリエチレンテレフタレート、ポリエチレンナフタレート等のフィルム材料の単層又は積層で構成された基板を用いることができる。なお、基板１０の表面にアンダーコート層を形成してもよい。
第１の薄膜トランジスタ１は、第１のゲート電極２１、ゲート絶縁層３０、第１の酸化物半導体層４１、チャネル保護層５０、第１のソース電極６１Ｓ、第１のドレイン電極６１Ｄ及び保護層７０を備える。また、第２の薄膜トランジスタ２は、第２のゲート電極２２、ゲート絶縁層３０、第２の酸化物半導体層４２、チャネル保護層５０、第２のソース電極６２Ｓ、第２のドレイン電極６２Ｄ及び保護層７０を備える。
第１のゲート電極２１及び第２のゲート電極２２は、金属等の導電性材料又はその合金等からなる導電膜の単層構造又は多層構造の、所定形状に形成された電極であり、基板１０上に配置される。第１のゲート電極２１及び第２のゲート電極２２の膜厚は、例えば、２０ｎｍ〜５００ｎｍである。
第１のゲート電極２１及び第２のゲート電極２２の材料としては、例えば、モリブデン、アルミニウム、銅、タングステン、チタン、マンガン、クロム、タンタル、ニオブ、銀、金、プラチナ、パラジウム、インジウム、ニッケル、ネオジム等の金属、又は、これらの中から選ばれる金属の合金（モリブデンタングステン等）が用いられる。
なお、第１のゲート電極２１及び第２のゲート電極２２の材料は、これらに限るものではなく、酸化インジウムスズ（ＩＴＯ）、アルミニウムドープ酸化亜鉛（ＡＺＯ）、ガリウムドープ酸化亜鉛（ＧＺＯ）等の導電性金属酸化物、又は、ポリチオフェンやポリアセチレン等の導電性高分子材料等を用いることもできる。
ゲート絶縁層３０は、第１のゲート電極２１及び第２のゲート電極２２と第１の酸化物半導体層４１及び第２の酸化物半導体層４２との間に配置される。本実施の形態において、ゲート絶縁層３０は、第１のゲート電極２１及び第２のゲート電極２２の上方に位置するように配置される。例えば、ゲート絶縁層３０は、基板１０上に第１のゲート電極２１及び第２のゲート電極２２を覆うように成膜される。ゲート絶縁層３０の膜厚は、例えば、５０ｎｍ〜５００ｎｍである。
ゲート絶縁層３０は、電気絶縁性を有する材料から構成され、一例として、シリコン酸化膜、窒化シリコン膜、シリコン酸窒化膜、酸化アルミニウム膜、酸化タンタル膜又は酸化ハフニウム膜等の単層膜、あるいは、これらの膜を複数積層した積層膜である。
第１の酸化物半導体層４１及び第２の酸化物半導体層４２は、それぞれ第１のゲート電極２１及び第２のゲート電極２２の上方において、ゲート絶縁層３０上に配置される。第１の酸化物半導体層４１及び第２の酸化物半導体層４２は、所定形状で形成されている。例えば、第１の酸化物半導体層４１及び第２の酸化物半導体層４２は、ゲート絶縁層３０上に島状に形成される。本実施の形態において、第１の酸化物半導体層４１及び第２の酸化物半導体層４２は、それぞれ第１の薄膜トランジスタ１及び第２の薄膜トランジスタ２のチャネルとなる。つまり、第１の酸化物半導体層４１及び第２の酸化物半導体層４２は、ゲート絶縁層３０を挟んで、それぞれ第１のゲート電極２１及び第２のゲート電極２２と対向するチャネル領域を含む半導体層である。第１の酸化物半導体層４１及び第２の酸化物半導体層４２の膜厚は、例えば、３０ｎｍ〜３００ｎｍである。
第１の酸化物半導体層４１及び第２の酸化物半導体層４２は、ともに、酸化物半導体材料であるＩｎＳｉＯを主成分として含む層である。また、第１の酸化物半導体層４１を構成する第１の酸化物半導体材料は、第２の酸化物半導体層４２を構成する第２の酸化物半導体材料とキャリアの移動度が異なる。本実施の形態では、第１の酸化物半導体材料の方が、第２の酸化物半導体材料より移動度が高くなるように、第１の酸化物半導体層４１に熱処理が施される。なお、第１の酸化物半導体材料の移動度は特に限定されないが、例えば、１０ｃｍ２／Ｖｓ以上となるように調整されてもよい。また、第２の酸化物半導体材料の移動度も特に限定されないが、１０ｃｍ２／Ｖｓ未満となるように調整されてもよい。
チャネル保護層５０は、第１の酸化物半導体層４１及び第２の酸化物半導体層４２の上に配置される。具体的には、チャネル保護層５０は、第１の酸化物半導体層４１及び第２の酸化物半導体層４２を覆うようにゲート絶縁層３０上に成膜される。チャネル保護層５０の膜厚は、例えば、５０ｎｍ〜５００ｎｍである。
本実施の形態において、チャネル保護層５０は、第１の酸化物半導体層４１及び第２の酸化物半導体層４２のチャネル領域を保護する保護膜として機能する。具体的には、チャネル保護層５０は、第１の酸化物半導体層４１及び第２の酸化物半導体層４２の上方に形成するソース電極及びドレイン電極をエッチングによってパターニングする際に、各酸化物半導体層がエッチングされることを防止するエッチストッパ層として機能する。これにより、ボトムゲート型ＴＦＴにおいて、各酸化物半導体層のバックチャネル側のプロセスダメージを低減することができる。また、本実施の形態において、チャネル保護層５０は、ゲート絶縁層３０上の全面に形成された層間絶縁層である。
チャネル保護層５０は、電気絶縁性を有する材料から構成され、一例として、シリコン酸化膜、シリコン窒化膜、シリコン酸窒化膜又は酸化アルミニウム膜等の単層膜、あるいは、これらの積層膜である。
シリコン酸化膜は、シリコン窒化膜と比べて成膜時における水素の発生が少ない。したがって、チャネル保護層５０としてシリコン酸化膜を用いることによって、水素還元による酸化物半導体層の性能劣化を抑制できる。さらに、チャネル保護層５０として酸化アルミニウム膜を形成することによって、上層で発生する水素や酸素を酸化アルミニウム膜によってブロックすることができる。これらのことから、チャネル保護層５０としては、例えば、シリコン酸化膜、酸化アルミニウム膜及びシリコン酸化膜の３層構造の積層膜を用いるとよい。
なお、チャネル保護層５０の材料としては、上記のような無機物に限るものではなく、有機物を主成分とする材料を用いてもよい。
また、チャネル保護層５０には、当該チャネル保護層５０の一部を貫通するように開口部（コンタクトホール）が形成されている。このチャネル保護層５０の開口部を介して、第１の酸化物半導体層４１と第１のソース電極６１Ｓ及び第１のドレイン電極６１Ｄとが接続され、また、第２の酸化物半導体層４２と第２のソース電極６２Ｓ及び第２のドレイン電極６２Ｄとが接続されている。
第１のソース電極６１Ｓ及び第１のドレイン電極６１Ｄ、並びに、第２のソース電極６２Ｓ及び第２のドレイン電極６２Ｄは、チャネル保護層５０の上方に少なくとも一部が位置し、かつ、第１の酸化物半導体層４１及び第２の酸化物半導体層４２の一方と接続されるように所定形状で形成される。具体的には、第１のソース電極６１Ｓと第１のドレイン電極６１Ｄとは、チャネル保護層５０上においては基板１０に水平な方向（基板水平方向）に離間して互いに対向して配置されており、かつ、チャネル保護層５０に形成された開口部を介して第１の酸化物半導体層４１に接続されている。また、第２のソース電極６２Ｓと第２のドレイン電極６２Ｄとは、チャネル保護層５０上においては基板１０に水平な方向（基板水平方向）に離間して互いに対向して配置されており、かつ、チャネル保護層５０に形成された開口部を介して第２の酸化物半導体層４２に接続されている。チャネル保護層５０上における各ソース電極及び各ドレイン電極の膜厚は、例えば、１００ｎｍ〜５００ｎｍである。
第１のソース電極６１Ｓ及び第１のドレイン電極６１Ｄ、並びに、第２のソース電極６２Ｓ及び第２のドレイン電極６２Ｄは、導電性材料又はその合金等からなる導電膜の単層構造又は多層構造の電極である。各ソース電極及び各ドレイン電極の材料には、例えば、アルミニウム、タンタル、モリブデン、タングステン、銀、銅、チタン又はクロム等が用いられる。一例として、各ソース電極及び各ドレイン電極は、モリブデンタングステン膜（ＭｏＷ膜）で形成される単層構造の電極である。
保護層７０は、各ソース電極及び各ドレイン電極上に配置される絶縁膜である。具体的には、保護層７０は、各ソース電極及び各ドレイン電極を覆うようにチャネル保護層５０上に成膜される。保護層７０の膜厚は、例えば、５０ｎｍ〜５００ｎｍである。
保護層７０は、電気絶縁性を有する材料から構成され、一例として、シリコン酸化膜、シリコン窒化膜、シリコン酸窒化膜又は酸化アルミニウム膜等の単層膜、あるいは、これらの積層膜である。
［１−２．薄膜トランジスタ基板の製造方法］
次に、本実施の形態に係る薄膜トランジスタ基板１００の製造方法について、図２Ａ及び図２Ｂを用いて説明する。図２Ａ及び図２Ｂは、本実施の形態に係る薄膜トランジスタ基板１００の製造方法における各工程の断面図である。図２Ａ及び図２Ｂの左側に高移動度の第１の酸化物半導体層４１がチャネルとして用いられる第１の薄膜トランジスタ１（高移動度領域）の各工程における断面図を示し、右側に低移動度の第２の酸化物半導体層４２がチャネルとして用いられる第２の薄膜トランジスタ２（低移動度領域）の各工程における断面図を示す。
まず、図２Ａの断面図（ａ）に示すように基板１０を準備し、基板１０の上方に所定形状の第１のゲート電極２１及び第２のゲート電極２２を形成する。例えば、基板１０上に導電膜をスパッタ法によって成膜し、フォトリソグラフィ法及びウェットエッチング法を用いて導電膜を加工することにより、所定形状の第１のゲート電極２１及び第２のゲート電極２２を形成する。なお、第１のゲート電極２１及び第２のゲート電極２２を形成する前に、基板１０の表面にシリコン酸化膜等のアンダーコート層を形成してもよい。
次に、図２Ａの断面図（ｂ）に示すように、第１のゲート電極２１及び第２のゲート電極２２の上にゲート絶縁層３０を形成する。本実施の形態では、基板１０の全面にゲート絶縁層３０を形成したが、ゲート絶縁層３０を、第１の薄膜トランジスタ１及び第２の薄膜トランジスタ２の領域だけに部分的に形成してもよい。なお、基板１０の表面にアンダーコート層が形成されている場合には、アンダーコート層上にゲート絶縁層３０を形成する。
ゲート絶縁層３０は、例えば、シリコン酸化膜である。この場合、シランガス（ＳｉＨ４）及び亜酸化窒素ガス（Ｎ２Ｏ）を導入ガスに用いて、プラズマＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法によってシリコン酸化膜を成膜することができる。なお、亜酸化窒素ガスの希釈ガスとしてアルゴン（Ａｒ）を添加してもよい。これにより効率的にガスが分解され、良質なシリコン酸化膜が形成され、かつ、亜酸化窒素ガスの使用量を抑えることができる。
ゲート絶縁層３０は、単層膜でもよいが、積層膜としてもよい。例えば、ゲート絶縁層３０として、シリコン窒化膜とシリコン酸化膜とを順に成膜した積層膜を用いることができる。シリコン窒化膜は、例えば、シランガス（ＳｉＨ４）、アンモニアガス（ＮＨ３）及び窒素ガス（Ｎ２）を導入ガスに用いて、プラズマＣＶＤ法によって成膜することができる。
次に、図２Ａの断面図（ｃ）に示すように、基板１０の上方に第２の酸化物半導体膜４２ａを成膜する。具体的には、ゲート絶縁層３０上に、ＩｎＳｉＯを主成分として含む酸化物半導体から構成される第２の酸化物半導体膜４２ａ（ＩｎＳｉＯ膜）をスパッタリングによって成膜する。
具体的には、スパッタリングターゲットとして、Ｉｎ及びＳｉを含む酸化物半導体（Ｉｎ−Ｓｉ−Ｏ）を用いて、真空チャンバー内に不活性ガスとしてアルゴン（Ａｒ）ガスを流入するとともに反応性ガスとして酸素（Ｏ２）を含むガスを流入し、所定のパワー密度の電圧をターゲット材に印加する。これにより、ゲート絶縁層３０上にＩｎＳｉＯ膜からなる第２の酸化物半導体膜４２ａを成膜することができる。
次に、図２Ａの断面図（ｄ）に示すように、基板１０の上方から、第２の酸化物半導体膜４２ａの一部の領域を熱処理する。具体的には、第１の薄膜トランジスタ１が形成される高移動度領域における第２の酸化物半導体膜４２ａにランプからの光２００を照射して熱処理を行う。なお、ここで、光２００を出射する光源は、ランプに限られない。例えば、光源はレーザ光源等であってもよい。本実施の形態においては、例えば、１５０℃の熱源として作用する光２００を１０分間照射することによって、高移動度領域の第２の酸化物半導体膜４２ａの移動度を２ｃｍ２／Ｖｓ程度から１５ｃｍ２／Ｖｓ程度まで高移動度化することができる。ここで、当該熱処理について図３及び図４を用いて説明する。図３は、ＩｎＳｉＯの移動度とアニール時間との関係を示すグラフである。図４は、シリコンの移動度と熱処理温度との関係を示すグラフである。
図３に示すように、ＩｎＳｉＯの移動度は、アニール時間に応じて漸増する。このように、ＩｎＳｉＯの移動度がアニール時間に応じて急激に変化しない理由は、ＩｎＳｉＯは熱処理が施されてもアモルファス状態を維持するからである。したがって、ＩｎＳｉＯにおいては、熱処理によって移動度を精度よく調整することができる。一方、図４に示すように、シリコンでは、熱処理温度に対して移動度が急激に変化する。これは、図４に示すように、シリコンの構造が、熱処理温度に応じて、アモルファス状態から、微結晶状態及び多結晶状態に変化する為である。例えば、シリコンがアモルファス状態である熱処理温度においては、熱処理温度に応じて移動度はなだらかに変化するが、シリコンが多結晶状態に変化する熱処理温度付近においては、熱処理温度に応じて移動度が急変する。したがって、シリコンにおいては、移動度を精度よく調整することが難しい。
以上に述べたように、ＩｎＳｉＯのようなアモルファス酸化物半導体をチャネルとして用いることにより、移動度を広範囲に亘って精度よく調整することができる。本実施の形態では、第２の酸化物半導体膜４２ａを、熱処理により高移動度化して、第１の酸化物半導体膜４１ａへと変化させることができる。
次に、図２Ａの断面図（ｅ）に示すように、第１の酸化物半導体膜４１ａ及び第２の酸化物半導体膜４２ａを所定の形状に加工することによって、所定形状の第１の酸化物半導体層４１及び第２の酸化物半導体層４２を形成する。
例えば、第１の酸化物半導体膜４１ａ及び第２の酸化物半導体膜４２ａは、フォトリソグラフィ法及びウェットエッチング法を用いて所定形状の第１の酸化物半導体層４１及び第２の酸化物半導体層４２に加工することができる。具体的には、まず、第１の酸化物半導体膜４１ａ及び第２の酸化物半導体膜４２ａ上にレジストを形成して、少なくとも第１のゲート電極２１及び第２のゲート電極２２に対向する位置にレジストを残すように当該レジストを加工する。そして、レジストが形成されていない領域の第１の酸化物半導体膜４１ａ及び第２の酸化物半導体膜４２ａをエッチングによって除去する。これにより、第１のゲート電極２１及び第２のゲート電極２２に対向する位置を含むように島状の第１の酸化物半導体層４１及び第２の酸化物半導体層４２を形成することができる。
なお、ウェットエッチングを行う場合、エッチング液としては、例えば、リン酸（Ｈ３ＰＯ４）、硝酸（ＨＮＯ３）、酢酸（ＣＨ３ＣＯＯＨ）及び水を混合した薬液を用いればよい。
次に、図２Ｂの断面図（ａ）に示すように、第１の酸化物半導体層４１及び第２の酸化物半導体層４２の上にチャネル保護層５０を形成する。本実施の形態では、各酸化物半導体層を覆うようにしてゲート絶縁層３０上の全面にチャネル保護層５０を成膜した。
チャネル保護層５０は、例えば、シリコン酸化膜である。この場合、シランガス（ＳｉＨ４）及び亜酸化窒素ガス（Ｎ２Ｏ）を導入ガスに用いて、プラズマＣＶＤ法によってシリコン酸化膜を成膜することができる。
次に、図２Ｂの断面図（ｂ）に示すように、第１の酸化物半導体層４１及び第２の酸化物半導体層４２の一部を露出させるように、チャネル保護層５０にコンタクトホールを形成する。具体的には、フォトリソグラフィ法及びエッチング法によってチャネル保護層５０の一部をエッチング除去することによって、各酸化物半導体層のソースコンタクト領域及びドレインコンタクト領域となる領域上にコンタクトホール（開口部）を形成する。
例えば、チャネル保護層５０がシリコン酸化膜である場合、反応性イオンエッチング（ＲＩＥ）法によるドライエッチング法によってシリコン酸化膜にコンタクトホールを形成することができる。この場合、エッチングガスとしては、例えば、四フッ化炭素（ＣＦ４）及び酸素ガス（Ｏ２）を用いることができる。
次に、図２Ｂの断面図（ｃ）に示すように、チャネル保護層５０上に、チャネル保護層５０に形成したコンタクトホールを埋めるようにして、導電膜６０ａを成膜する。本実施の形態では、チャネル保護層５０上の全面を覆うようにスパッタリング法によってＭｏＷ膜を成膜した。
次に、図２Ｂの断面図（ｄ）に示すように、導電膜６０ａを所定の形状に加工することによって、所定形状の第１のソース電極６１Ｓ、第１のドレイン電極６１Ｄ、第２のソース電極６２Ｓ及び第２のドレイン電極６２Ｄを形成する。
本実施の形態では、フォトリソグラフィ法及びウェットエッチング法によって、ＭｏＷ膜をパターニングする。これにより、所定形状の第１のソース電極６１Ｓ、第１のドレイン電極６１Ｄ、第２のソース電極６２Ｓ及び第２のドレイン電極６２Ｄを形成することができる。なお、ＭｏＷ膜のエッチング液としては、例えば、過酸化水素水（Ｈ２Ｏ２）及び有機酸を混合した薬液を用いることができる。
次に図２Ｂの断面図（ｅ）に示すように、各ソース電極及び各ドレイン電極の上に保護層７０を形成する。本実施の形態では、各ソース電極及び各ドレイン電極を覆うようにしてチャネル保護層５０上の全面に保護層７０を成膜した。
保護層７０は、例えば、シリコン酸化膜である。この場合、シランガス（ＳｉＨ４）及び亜酸化窒素ガス（Ｎ２Ｏ）を導入ガスに用いて、プラズマＣＶＤ法によってシリコン酸化膜を成膜することができる。
以上のようにして、図１に示す構成の薄膜トランジスタ基板１００を製造することができる。
［１−３．効果等］
以上のように、本実施の形態に係る薄膜トランジスタ基板１００は、基板１０と、基板１０上に配置された第１の薄膜トランジスタ１及び第２の薄膜トランジスタ２とを備える。そして、第１の薄膜トランジスタ１は、第１のゲート電極２１と、チャネルとして用いられる第１の酸化物半導体層４１とを備える。また、第２の薄膜トランジスタ２は、第２のゲート電極２２と、チャネルとして用いられる第２の酸化物半導体層４２とを備える。ここで、第１の酸化物半導体層４１を構成する第１の酸化物半導体材料は、第２の酸化物半導体層４２を構成する第２の酸化物半導体材料と移動度が異なる。
これにより、本実施の形態に係る薄膜トランジスタ基板１００では、チャネルとして用いられる半導体層が、酸化物半導体から構成されるため、当該半導体層の移動度を広い範囲に亘って、精度よく調整することができる。
また、本実施の形態に係る薄膜トランジスタ基板１００の製造方法は、基板１０を準備する第１の工程と、基板１０の上方に、第１のゲート電極２１及び第２のゲート電極２２を形成する第２の工程と、基板１０の上方に、第１の酸化物半導体層４１及び第２の酸化物半導体層４２を形成する第３の工程と、第１のゲート電極２１と、第１のゲート電極２１によってチャネルが形成される第１の酸化物半導体層４１を備える第１の薄膜トランジスタ１を形成する第４の工程と、第２のゲート電極２２と、第２のゲート電極２２によってチャネルが形成される第２の酸化物半導体層４２を備える第２の薄膜トランジスタ２を形成する第５の工程とを含み、第１の酸化物半導体層４１を構成する第１の酸化物半導体材料は、第２の酸化物半導体層４２を構成する第２の酸化物半導体材料と移動度が異なる。
これにより、本実施の形態に係る薄膜トランジスタ基板１００の製造方法では、チャネルとして用いられる半導体層が、酸化物半導体から構成されるため、当該半導体層の移動度を広い範囲に亘って、精度よく調整することができる。
また、本実施の形態に係る薄膜トランジスタ基板１００の製造方法は、第２の酸化物半導体材料から構成される第２の酸化物半導体膜４２ａを成膜する工程と、第２の酸化物半導体膜４２ａの一部の領域を熱処理する工程とを含む。さらに、当該製造方法は、第２の酸化物半導体膜４２ａの一部の領域をパターニングして第１の酸化物半導体層４１を形成する工程と、第２の酸化物半導体膜４２ａの一部の領域以外の領域をパターニングして第２の酸化物半導体層４２を形成する工程とを含む。
これにより、本実施の形態に係る薄膜トランジスタ基板１００の製造方法では、酸化物半導体膜の成膜工程は一回に抑えながら、相異なる移動度を有する二つの酸化物半導体層を形成することができる。また、熱処理温度はガラスの融点以下の比較的低い温度ですむため、レーザ加熱等の比較的複雑で寸法の大きい設備を用いる方法は必要なく、ランプ加熱等の比較的単純で寸法の小さい設備を用いる方法を採用することができるため、熱処理のための設備を簡素化できる。
なお、本実施の形態に係る薄膜トランジスタ基板１００の相異なる移動度を有する二つの酸化物半導体層は、一つの酸化物半導体材料から構成される酸化物半導体膜の一部を熱処理することによって形成されたが、相異なる移動度を有する二つの酸化物半導体層の形成方法はこれに限られない。
例えば、第１の酸化物半導体層４１を構成する第１の酸化物半導体材料と、第２の酸化物半導体層４２を構成する第２の酸化物半導体材料とが、互いに異なる元素構成を有していてもよい。これにより、二つ移動度の異なる酸化物半導体層を得ることができる。例えば、Ｉｎ２ＯとＴｉＯ２とのモル比が１：０．０３５であるスパッタリングターゲットを用いて成膜されたＩｎＴｉＯの移動度は、３２ｃｍ２／Ｖｓとなる。また、Ｉｎ２ＯとＷＯ３とのモル比が１：０．０１２であるスパッタリングターゲットを用いて成膜されたＩｎＷＯの移動度は、３０ｃｍ２／Ｖｓとなる。また、Ｉｎ２ＯとＳｉＯ２とのモル比が１：０．０４７であるスパッタリングターゲットを用いて成膜されたＩｎＳｉＯの移動度は、１７ｃｍ２／Ｖｓとなる。その他のＩｎＯベースの酸化物半導体材料としては、Ｉｎ２Ｏ３、ＩｎＴｉＯ、ＩｎＺｎＯ、Ｓｎ−ＩｎＺｎＯ、ＩｎＧａＯ、Ｈｆ−ＩｎＺｎＯ、Ｓｉ−ＩｎＺｎＯ、Ｚｒ−ＩｎＺｎＯ、ＩｎＳｎＯ、ＩｎＧａＺｎＯ等を用いることができる。また、酸化物半導体として、ＺｎＯＮ（酸窒化亜鉛）等のＩｎＯベース以外の酸化物半導体材料を用いてもよい。
また、第１の酸化物半導体層４１を構成する第１の酸化物半導体材料と、第２の酸化物半導体層４２を構成する第２の酸化物半導体材料とが、同一の元素構成を有し、かつ、互いに元素比が異なってもよい。例えば、酸化物半導体材料の元素構成としてＺｎＯＮを用いる場合、元素構成を変えずに、窒素の濃度を変えることで移動度を調整することができる。図５は、ＺｎＯＮの移動度と窒素濃度との関係を示すグラフである。図５に示すように、窒素濃度が増えるにしたがって、ＺｎＯＮの移動度が上昇する。なお、移動度の異なるＺｎＯＮから構成される酸化物半導体膜を形成するには、異なる窒素濃度を有する二つのＺｎＯＮ膜を成膜してもよいし、窒素濃度が同一であるＺｎＯＮ膜の一部の窒素濃度を調整してもよい。例えば、ＺｎＯＮ膜に窒素プラズマを照射することで、窒素濃度を上昇させることができる。また、ＺｎＯＮ膜に酸素プラズマを照射して、窒素濃度を低下させることもできる。また、ＺｎＯＮ膜をアニールして窒素原子を放出させることにより、窒素濃度を低下させることもできる。また、酸化物半導体材料の元素構成としてＩｎＷＯを用いる場合、元素構成を変えずに、ＷＯ３の濃度を変えることで移動度を調整することができる。図６は、ＩｎＷＯの移動度とＷＯ３の濃度との関係を示すグラフである。ここで、ＷＯ３の濃度とは、ＩｎＷＯ膜を成膜する際に使用されるスパッタリングターゲットに含まれるＩｎ２Ｏに対するＷＯ３の重量比である。図６に示すように、ＷＯ３の濃度が増えるにしたがって、ＩｎＷＯの移動度が低下する。
（実施の形態２）
次に、実施の形態２に係る薄膜トランジスタ基板１００ａ及びその製造方法について、図面を用いて説明する。
上記実施の形態１に係る薄膜トランジスタ基板１００では、一つの酸化物半導体膜だけを成膜する構成が採用されたが、本実施の形態に係る薄膜トランジスタ基板１００ａでは、二つの相異なる酸化物半導体膜を成膜する構成が採用される。
以下、本実施の形態に係る薄膜トランジスタ基板１００ａ及びその製造方法について、上記実施の形態１に係る薄膜トランジスタ基板１００及びその製造方法との相違点を中心に説明し、共通する構成及び製造工程については、説明を省略する。
［２−１．薄膜トランジスタ基板の構成］
まず、本実施の形態に係る薄膜トランジスタ基板１００ａの構成について、図７を用いて説明する。図７は、本実施の形態に係る薄膜トランジスタ基板１００ａの断面図である。
図７に示すように、薄膜トランジスタ基板１００ａは、上記実施の形態１に係る薄膜トランジスタ基板１００と同様に、基板１０と、基板１０上に形成された第１の薄膜トランジスタ１ａ及び第２の薄膜トランジスタ２ａとを備える。第１の薄膜トランジスタ１ａ及び第２の薄膜トランジスタ２ａは、ともに、チャネル保護型でボトムゲート型のＴＦＴであり、また、トップコンタクト構造が採用されている。
以下、本実施の形態に係る薄膜トランジスタ基板１００ａの各構成要素について、上記実施の形態１に係る薄膜トランジスタ基板１００との相違点を中心に詳述する。
第１の薄膜トランジスタ１ａは、上記第１の薄膜トランジスタ１と同様に、第１のゲート電極２１、ゲート絶縁層３０、第１の酸化物半導体層４１、チャネル保護層５０、第１のソース電極６１Ｓ、第１のドレイン電極６１Ｄ及び保護層７０を備え、さらに、第２の酸化物半導体層４２を備える。また、第２の薄膜トランジスタ２ａは、上記第２の薄膜トランジスタ２と同様に、第２のゲート電極２２、ゲート絶縁層３０、第２の酸化物半導体層４２、チャネル保護層５０、第２のソース電極６２Ｓ、第２のドレイン電極６２Ｄ及び保護層７０を備える。
上述のとおり、本実施の形態に係る薄膜トランジスタ基板１００ａは、第１の薄膜トランジスタ１ａの第１の酸化物半導体層４１上に、第２の酸化物半導体層４２を備える点において、上記実施の形態１に係る薄膜トランジスタ基板１００と相違する。また、本実施の形態では、酸化物半導体材料として、ＺｎＯＮを用いる例を示す。
本実施の形態では、第１の酸化物半導体層４１は、第１のゲート電極２１の上方において、ゲート絶縁層３０上に所定形状で形成される。また、第２の酸化物半導体層４２は、第２のゲート電極２２の上方、及び、第１の酸化物半導体層４１上に所定形状で形成される。本実施の形態において、第１の薄膜トランジスタ１ａのチャネルは第１の酸化物半導体層４１に形成され、第２の薄膜トランジスタ２ａのチャネルは第２の酸化物半導体層４２に形成される。第１の酸化物半導体層４１及び第２の酸化物半導体層４２の膜厚は、例えば、それぞれ３０ｎｍ〜３００ｎｍである。
第１の酸化物半導体層４１及び第２の酸化物半導体層４２は、ともに、酸化物半導体材料であるＺｎＯＮを主成分として含む層である。第１の酸化物半導体層４１を構成する第１の酸化物半導体材料は、第２の酸化物半導体層４２を構成する第２の酸化物半導体材料と移動度が異なる。本実施の形態では、第１の酸化物半導体材料の方が、第２の酸化物半導体材料より移動度が高くなるように、第１の酸化物半導体材料の窒素濃度を、第２の酸化物半導体材料より高くしている。
本実施の形態に係る薄膜トランジスタ基板１００ａのその他の構成要素については、上記実施の形態１に係る薄膜トランジスタ基板１００の構成要素と同様である。
［２−２．薄膜トランジスタ基板の製造方法］
次に、本実施の形態に係る薄膜トランジスタ基板１００ａの製造方法について、図８Ａ及び図８Ｂを用いて説明する。図８Ａ及び図８Ｂは、本実施の形態に係る薄膜トランジスタ基板１００ａの製造方法における各工程の断面図である。図８Ａ及び図８Ｂの左側に高移動度の第１の酸化物半導体層４１がチャネルとして用いられる第１の薄膜トランジスタ１ａ（高移動度領域）の各工程における断面図を示し、右側に低移動度の第２の酸化物半導体層４２がチャネルとして用いられる第２の薄膜トランジスタ２ａ（低移動度領域）の各工程における断面図を示す。
以下、各層の形成方法が、上記実施の形態１と同様であるものについては、詳細な形成方法の説明を省略する。
まず、図８Ａの断面図（ａ）及び（ｂ）に示すように、上記実施の形態１に係る薄膜トランジスタ基板１００と同様に、基板１０の上方に、第１のゲート電極２１及び第２のゲート電極２２、並びに、ゲート絶縁層３０を形成する。
次に、図８Ａの断面図（ｃ）に示すように、基板１０の上方に第１の酸化物半導体膜４１ａを成膜する。具体的には、ゲート絶縁層３０上に、ＺｎＯＮを主成分として含む酸化物半導体から構成される第１の酸化物半導体膜４１ａ（ＺｎＯＮ膜）をスパッタリングによって成膜する。
より具体的には、スパッタリングターゲットとして、亜鉛（Ｚｎ、純度：９９．９９％以上）を用いて、真空チャンバー内に不活性ガスとしてアルゴン（Ａｒ）ガスを流入するとともに反応性ガスとして窒素（Ｎ２）、酸素（Ｏ２）を含むガスを流入する。なお、反応性ガスに亜酸化窒素（Ｎ２Ｏ）が含まれてもよい。そして、パワー密度が０．１８〜０．３６Ｗ／ｃｍ２となるように、電圧をターゲット材に印加する。これにより、ゲート絶縁層３０上にＺｎＯＮ膜からなる第１の酸化物半導体膜４１ａを成膜することができる。なお、スパッタリングターゲットは、純粋な亜鉛に限られない。例えば、スパッタリングターゲットは、１％以下のアルミニウム（Ａｌ）又は錫（Ｓｎ）を含む亜鉛でもよい。
また、第１の酸化物半導体膜４１ａの成膜条件としては、反応性ガスとして酸素（Ｏ２）及び窒素（Ｎ２）を用いる場合、酸素と窒素との流量比は、１：１００〜１０：１００にすればよい。この流量比を調整することによって、第１の酸化物半導体膜４１ａ（ＺｎＯＮ膜）の窒素濃度及び移動度を変更することができる。また、基板温度は、例えば、室温に設定すればよい。
次に、図８Ａの断面図（ｄ）に示すように、第１の酸化物半導体膜４１ａを所定の形状に加工することによって、所定形状の第１の酸化物半導体層４１を高移動度領域に形成する。
例えば、第１の酸化物半導体膜４１ａは、フォトリソグラフィ法及びウェットエッチング法を用いて所定形状の第１の酸化物半導体層４１に加工することができる。具体的には、まず、第１の酸化物半導体膜４１ａ上にレジストを形成して、少なくとも第１のゲート電極２１に対向する位置にレジストを残すように当該レジストを加工する。そして、レジストが形成されていない領域の第１の酸化物半導体膜４１ａをエッチングによって除去する。これにより、第１のゲート電極２１に対向する位置を含むように島状の第１の酸化物半導体層４１を形成することができる。
なお、ウェットエッチングを行う場合、エッチング液としては、例えば、シュウ酸を用いればよく、エッチング時の温度は４０℃でよい。
次に、図８Ａの断面図（ｅ）に示すように、基板１０の上方に第２の酸化物半導体膜４２ａを成膜する。具体的には、ゲート絶縁層３０上に第１の酸化物半導体層４１を覆うように、ＺｎＯＮを主成分として含む酸化物半導体から構成される第２の酸化物半導体膜４２ａ（ＺｎＯＮ膜）をスパッタリングによって成膜する。成膜の具体的な方法は、第１の酸化物半導体膜４１ａの成膜方法と同様であるが、第１の酸化物半導体膜４１ａより、第２の酸化物半導体膜４２ａの方が、窒素密度及び移動度が低くなるように成膜される。
次に、図８Ａの断面図（ｆ）に示すように、第２の酸化物半導体膜４２ａを所定の形状に加工することによって、所定形状の第２の酸化物半導体層４２を形成する。第２の酸化物半導体層４２は、第２のゲート電極２２に対向する位置を含むように島状に形成される。また、第２の酸化物半導体層４２は、第１の酸化物半導体層４１上にも、第１の酸化物半導体層４１と同様の形状に形成される。具体的な形成方法は、第１の酸化物半導体層４１の形成方法と同様である。
次に、図８Ｂの断面図（ａ）〜（ｅ）に示すように、上記実施の形態１と同様に、チャネル保護層５０、第１のソース電極６１Ｓ、第１のドレイン電極６１Ｄ、第２のソース電極６２Ｓ、第２のドレイン電極６２Ｄ及び保護層７０を形成する。
以上のようにして、図７に示す構成の薄膜トランジスタ基板１００ａを製造することができる。
［２−３．効果等］
以上のように、本実施の形態に係る薄膜トランジスタ基板１００ａでも、上記実施の形態１に係る薄膜トランジスタ基板１００と同様に、チャネルとして用いられる半導体層が、酸化物半導体から構成されるため、当該半導体層の移動度を広い範囲に亘って、精度よく調整することができる。
また、本実施の形態に係る薄膜トランジスタ基板１００ａは、第１のゲート電極２１の上方に第１の酸化物半導体層４１が配置され、第１の薄膜トランジスタ１ａが、第１の酸化物半導体層４１上に配置された第２の酸化物半導体層４２を備える。ここで、第２の酸化物半導体層４２を構成する第２の酸化物半導体材料の移動度は、第１の酸化物半導体層４１を構成する第１の酸化物半導体材料より、移動度が低い。すなわち、本実施の形態に係る薄膜トランジスタ基板１００ａの第１の薄膜トランジスタ１ａは、バックチャネル側に、第１の酸化物半導体層４１より移動度の低い第２の酸化物半導体層４２を備える。
これにより、本実施の形態では、第１の薄膜トランジスタ１ａのボトムゲート電極側のチャネルは移動度の高い半導体層が配置されるため、オン電流が高い。また、第２の薄膜トランジスタ２ａのボトムゲート電極側のチャネルは移動度の低い半導体層が配置されるため、オン電流は低い。また、第１の薄膜トランジスタ１ａのバックチャネル側に、移動度の低い半導体層が配置されるため、バックチャネル側におけるリーク電流を抑制することができる。
また、本実施の形態に係る薄膜トランジスタ基板１００ａの製造方法でも、上記実施の形態１に係る製造方法と同様に、チャネルとして用いられる半導体層が、酸化物半導体から構成されるため、当該半導体層の移動度を広い範囲に亘って、精度よく調整することができる。
また、本実施の形態に係る薄膜トランジスタ基板１００ａの製造方法では、第１のゲート電極２１の上方に第１の酸化物半導体材料から構成される第１の酸化物半導体膜４１ａを成膜する工程と、第１の酸化物半導体膜４１ａをパターニングして第１の酸化物半導体層４１を形成する工程とを含む。また、当該製造方法は、第１の酸化物半導体層４１上、及び、第２のゲート電極２２の上方に、第２の酸化物半導体材料から構成される第２の酸化物半導体膜４２ａを成膜する工程と、第２の酸化物半導体膜４２ａをパターニングして、第１の酸化物半導体層４１上、及び、第２のゲート電極２２の上方に、第２の酸化物半導体層４２を形成する工程とを含む。ここで、第２の酸化物半導体材料は、第１の酸化物半導体材料より移動度が低い。
これにより、本実施の形態では、第１の薄膜トランジスタ１ａのボトムゲート電極側のチャネルは移動度の高い半導体層が配置されるため、オン電流が高い。また、第２の薄膜トランジスタ２ａのボトムゲート電極側のチャネルは移動度の低い半導体層が配置されるため、オン電流は低い。また、第１の薄膜トランジスタ１ａのバックチャネル側に、移動度の低い半導体層が形成されるため、バックチャネル側におけるリーク電流を抑制することができる。
なお、本実施の形態では、第１の酸化物半導体層４１上に、第２の酸化物半導体層４２を形成する構成としたが、第１の酸化物半導体層４１上に、第２の酸化物半導体材料以外の、第１の酸化物半導体材料より移動度が低い酸化物半導体材料を用いた酸化物半導体層を形成してもよい。
（実施の形態３）
次に、実施の形態３に係る薄膜トランジスタ基板１００ｂ及びその製造方法について、図面を用いて説明する。
上記各実施の形態に係る薄膜トランジスタ基板は、ボトムゲート型のＴＦＴを備えたが、本実施の形態に係る薄膜トランジスタ基板１００ｂは、ボトムゲート型のＴＦＴ及びトップゲート型のＴＦＴを備える。
以下、本実施の形態に係る薄膜トランジスタ基板１００ｂ及びその製造方法について、上記実施の形態１に係る薄膜トランジスタ基板１００及びその製造方法との相違点を中心に説明し、共通する構成及び製造工程については、説明を省略する。
［３−１．薄膜トランジスタ基板の構成］
まず、本実施の形態に係る薄膜トランジスタ基板１００ｂの構成について、図９を用いて説明する。図９は、本実施の形態に係る薄膜トランジスタ基板１００ｂの断面図である。
図９に示すように、薄膜トランジスタ基板１００ｂは、上記実施の形態１に係る薄膜トランジスタ基板１００と同様に、基板１０と、基板１０上に形成された第１の薄膜トランジスタ１ｂ及び第２の薄膜トランジスタ２ｂとを備える。第１の薄膜トランジスタ１ｂは、トップゲート型のＴＦＴであり、また、チャネル保護型でトップコンタクト構造が採用されている。一方、第２の薄膜トランジスタ２ｂは、チャネル保護型でボトムゲート型のＴＦＴであり、また、トップコンタクト構造が採用されている。
以下、本実施の形態に係る薄膜トランジスタ基板１００ｂの各構成要素について、上記実施の形態１に係る薄膜トランジスタ基板１００との相違点を中心に詳述する。
第１の薄膜トランジスタ１ｂは、上記第１の薄膜トランジスタ１と同様に、第１のゲート電極２１、ゲート絶縁層３０、第１の酸化物半導体層４１、チャネル保護層５０、第１のソース電極６１Ｓ、第１のドレイン電極６１Ｄ及び保護層７０を備え、さらに、第２の酸化物半導体層４２及び絶縁層８０を備える。また、第２の薄膜トランジスタ２ｂは、上記第２の薄膜トランジスタ２と同様に、第２のゲート電極２２、ゲート絶縁層３０、第２の酸化物半導体層４２、チャネル保護層５０、第２のソース電極６２Ｓ、第２のドレイン電極６２Ｄ及び保護層７０を備え、さらに、第１の酸化物半導体層４１及び絶縁層８０を備える。また、本実施の形態では、上記実施の形態２に係る薄膜トランジスタ基板１００ａと同様に、酸化物半導体材料としてＺｎＯＮを用いる例を示す。
絶縁層８０は、第１の薄膜トランジスタ１ｂ側においては、第１のゲート電極２１上に配置され、第２の薄膜トランジスタ２ｂ側においては、チャネル保護層５０上に配置される。絶縁層８０の膜厚は、例えば、５０ｎｍ〜５００ｎｍである。
絶縁層８０は、具体的には、第１のゲート電極２１と、その上方に設けられる導電膜６０ａとの間を絶縁するための層間絶縁層である。
絶縁層８０は、電気絶縁性を有する材料から構成され、一例として、シリコン酸化膜、シリコン窒化膜、シリコン酸窒化膜又は酸化アルミニウム膜等の単層膜、あるいは、これらの積層膜である。
本実施の形態では、第１の薄膜トランジスタ１ｂ及び第２の薄膜トランジスタ２ｂの両方において、ゲート絶縁層３０上に第２の酸化物半導体層４２及び第１の酸化物半導体層４１が、下から順に配置されている。そして、第１の薄膜トランジスタ１ｂにおいては、第１の酸化物半導体層４１の上方に、チャネル保護層５０を介して、第１のゲート電極２１が配置されている。一方、第２の薄膜トランジスタ２ｂにおいては、第２の酸化物半導体層４２の下方に、ゲート絶縁層３０を介して、第２のゲート電極２２が配置されている。
第１の酸化物半導体層４１及び第２の酸化物半導体層４２は、それぞれ、上記実施の形態２に係る薄膜トランジスタ基板１００ａのそれらと同様の構成を有する。
本実施の形態に係る薄膜トランジスタ基板１００ｂのその他の構成要素については、上記実施の形態１に係る薄膜トランジスタ基板１００の構成要素と同様である。
［３−２．薄膜トランジスタ基板の製造方法］
次に、本実施の形態に係る薄膜トランジスタ基板１００ｂの製造方法について、図１０Ａ、図１０Ｂ及び図１０Ｃを用いて説明する。図１０Ａ、図１０Ｂ及び図１０Ｃは、本実施の形態に係る薄膜トランジスタ基板１００ｂの製造方法における各工程の断面図である。図１０Ａ、図１０Ｂ及び図１０Ｃの左側に高移動度の第１の酸化物半導体層４１がチャネルとして用いられる第１の薄膜トランジスタ１ｂ（高移動度領域）の各工程における断面図を示し、右側に低移動度の第２の酸化物半導体層４２がチャネルとして用いられる第２の薄膜トランジスタ２ｂ（低移動度領域）の各工程における断面図を示す。
以下、各層の形成方法が、上記実施の形態１と同様であるものについては、詳細な形成方法の説明を省略する。
まず、図１０Ａの断面図（ａ）に示すように、基板１０を準備し、基板１０の上方の低移動度領域に第２のゲート電極２２を形成する。
次に、図１０Ａの断面図（ｂ）に示すように、第２のゲート電極２２の上にゲート絶縁層３０を形成する。本実施の形態では、第２のゲート電極２２を覆うように、基板１０上の全面にゲート絶縁層３０を形成した。
次に、図１０Ａの断面図（ｃ）に示すように、基板１０の上方に第２の酸化物半導体膜４２ａを成膜する。具体的には、ゲート絶縁層３０上に、ＺｎＯＮを主成分として含む酸化物半導体から構成される第２の酸化物半導体膜４２ａ（ＺｎＯＮ膜）をスパッタリングによって成膜する。成膜の具体的な方法は、上記実施の形態２における第２の酸化物半導体膜４２ａの成膜方法と同様である。
次に、図１０Ａの断面図（ｄ）に示すように、基板１０の上方に第１の酸化物半導体膜４１ａを成膜する。具体的には、第２の酸化物半導体膜４２ａ上に、ＺｎＯＮを主成分として含む酸化物半導体から構成される第１の酸化物半導体膜４１ａ（ＺｎＯＮ膜）をスパッタリングによって成膜する。成膜の具体的な方法は、上記実施の形態２における第１の酸化物半導体膜４１ａの成膜方法と同様である。
次に、図１０Ａの断面図（ｅ）に示すように、第２の酸化物半導体膜４２ａ及び第１の酸化物半導体膜４１ａを所定の形状に加工することによって、所定形状の第２の酸化物半導体層４２及び第１の酸化物半導体層４１を形成する。加工の具体的な方法は、上記実施の形態２における第１の酸化物半導体膜４１ａ及び第２の酸化物半導体膜４２ａの加工方法と同様である。
次に、図１０Ａの断面図（ｆ）に示すように、第１の酸化物半導体層４１上にチャネル保護膜５０ａを成膜する。本実施の形態では、各酸化物半導体層を覆うようにしてゲート絶縁層３０上の全面にチャネル保護膜５０ａを成膜した。
次に、図１０Ｂの断面図（ａ）に示すように、チャネル保護膜５０ａ上に導電膜２１ａを成膜する。例えば、チャネル保護膜５０ａ上に導電膜をスパッタ法によって成膜する。
次に、図１０Ｂの断面図（ｂ）に示すように、導電膜２１ａを所定の形状に加工することによって、所定形状の第１のゲート電極２１を高移動度領域における第１の酸化物半導体層４１の上方に形成する。例えば、第１のゲート電極２１は、フォトリソグラフィ法及びウェットエッチング法を用いて導電膜２１ａを加工することにより、所定形状の第１のゲート電極２１を形成する。
次に、図１０Ｂの断面図（ｃ）に示すように、高移動度領域のチャネル保護膜５０ａの第１のゲート電極２１に覆われていない部分を除去して、チャネル保護層５０を形成する。具体的には、エッチング法によって高移動度領域のチャネル保護膜５０ａのうち第１のゲート電極２１に覆われていない部分をエッチング除去することによって、チャネル保護層５０を形成する。
例えば、チャネル保護膜５０ａがシリコン酸化膜である場合、反応性イオンエッチング（ＲＩＥ）法によるドライエッチング法によってシリコン酸化膜をエッチング除去することができる。この場合、エッチングガスとしては、例えば、四フッ化炭素（ＣＦ４）及び酸素ガス（Ｏ２）を用いることができる。
次に、図１０Ｂの断面図（ｄ）に示すように、高移動度領域に酸素プラズマ２１０を照射する。これにより、第１の酸化物半導体層４１の露出部に酸素欠陥が生じ低抵抗化されるため、第１のゲート電極２１の端面と半導体部の低抵抗化された部分の端面とが面一なセルフアライン構造とすることができる。
次に、図１０Ｃの断面図（ａ）に示すように、第１のゲート電極２１、第１の酸化物半導体層４１及びチャネル保護層５０の上に、絶縁層８０を形成する。本実施の形態では、第１のゲート電極２１、第１の酸化物半導体層４１及びチャネル保護層５０を覆うようにしてゲート絶縁層３０上の全面に絶縁層８０を成膜した。
絶縁層８０は、例えば、シリコン酸化膜である。この場合、シランガス（ＳｉＨ４）及び亜酸化窒素ガス（Ｎ２Ｏ）を導入ガスに用いて、プラズマＣＶＤ法によってシリコン酸化膜を成膜することができる。
次に、図１０Ｃの断面図（ｂ）に示すように、第１の酸化物半導体層４１の一部を露出させるように、絶縁層８０及びチャネル保護層５０にコンタクトホールを形成する。具体的には、フォトリソグラフィ法及びエッチング法によって絶縁層８０及びチャネル保護層５０の一部をエッチング除去することによって、第１の酸化物半導体層４１のソースコンタクト領域及びドレインコンタクト領域となる領域上にコンタクトホール（開口部）を形成する。
次に、図１０Ｃの断面図（ｃ）に示すように、絶縁層８０及びチャネル保護層５０に形成したコンタクトホールを埋めるようにして、導電膜６０ａを成膜する。本実施の形態では、チャネル保護層５０上の全面を覆うようにＭｏＷ膜を成膜した。
次に、図１０Ｃの断面図（ｄ）に示すように、導電膜６０ａを所定の形状に加工することによって、所定形状の第１のソース電極６１Ｓ、第１のドレイン電極６１Ｄ、第２のソース電極６２Ｓ及び第２のドレイン電極６２Ｄを形成する。
次に、図１０Ｃの断面図（ｅ）に示すように、各ソース電極及び各ドレイン電極の上に保護層７０を形成する。本実施の形態では、各ソース電極及び各ドレイン電極を覆うようにして絶縁層８０上の全面に保護層７０を成膜した。
以上のようにして、図９に示す構成の薄膜トランジスタ基板１００ｂを製造することができる。
［３−３．効果等］
以上のように、本実施の形態に係る薄膜トランジスタ基板１００ｂでも、上記実施の形態１に係る薄膜トランジスタ基板１００と同様に、チャネルとして用いられる半導体層が、酸化物半導体から構成されるため、当該半導体層の移動度を広い範囲に亘って、精度よく調整することができる。
また、第１の薄膜トランジスタ１ｂのトップゲート電極側のチャネルは移動度の高い半導体層が配置されるため、オン電流が高い。また、第２の薄膜トランジスタ２ｂのボトムゲート電極側のチャネル側は移動度の低い半導体層が配置されるため、オン電流は低い。
なお、本実施の形態では、第１の薄膜トランジスタ１ｂにおいて、第１の酸化物半導体層４１の下方に、第２の酸化物半導体層４２を配置したが、第２の酸化物半導体層４２以外の酸化物半導体層を配置してもよい。同様に、第２の薄膜トランジスタ２ｂにおいて、第２の酸化物半導体層４２の上方に、第１の酸化物半導体層４１を配置したが、第１の酸化物半導体層４１以外の酸化物半導体層を配置してもよい。
また、本実施の形態に係る薄膜トランジスタ基板１００ｂの製造方法でも、上記実施の形態１に係る製造方法と同様に、チャネルとして用いられる半導体層が、酸化物半導体から構成されるため、当該半導体層の移動度を広い範囲に亘って、精度よく調整することができる。
（実施の形態４）
次に、実施の形態４に係る薄膜トランジスタ基板１００ｃ及びその製造方法について、図面を用いて説明する。
本実施の形態では、上記各実施の形態以外の構成例として、ボトムゲート型及びバックゲート型のＴＦＴを備える薄膜トランジスタ基板１００ｃについて説明する。
以下、本実施の形態に係る薄膜トランジスタ基板１００ｃ及びその製造方法について、上記実施の形態１に係る薄膜トランジスタ基板１００及びその製造方法との相違点を中心に説明し、共通する構成及び製造工程については、説明を省略する。
［４−１．薄膜トランジスタ基板の構成］
まず、本実施の形態に係る薄膜トランジスタ基板１００ｃの構成について、図１１を用いて説明する。図１１は、本実施の形態に係る薄膜トランジスタ基板１００ｃの断面図である。
図１１に示すように、薄膜トランジスタ基板１００ｃは、上記実施の形態１に係る薄膜トランジスタ基板１００と同様に、基板１０と、基板１０上に形成された第１の薄膜トランジスタ１ｃ及び第２の薄膜トランジスタ２ｃとを備える。第１の薄膜トランジスタ１ｃは、ボトムゲート型のＴＦＴであり、また、チャネル保護型でトップコンタクト構造が採用されている。一方、第２の薄膜トランジスタ２ｃは、チャネル保護型でバックゲート型のＴＦＴであり、また、トップコンタクト構造が採用されている。
以下、本実施の形態に係る薄膜トランジスタ基板１００ｃの各構成要素について、上記実施の形態１に係る薄膜トランジスタ基板１００との相違点を中心に詳述する。
第１の薄膜トランジスタ１ｃは、上記第１の薄膜トランジスタ１と同様に、第１のゲート電極２１、ゲート絶縁層３０、第１の酸化物半導体層４１、チャネル保護層５０、第１のソース電極６１Ｓ、第１のドレイン電極６１Ｄ及び保護層７０を備え、さらに、第２の酸化物半導体層４２及び絶縁層８０を備える。また、第２の薄膜トランジスタ２ｃは、上記第２の薄膜トランジスタ２と同様に、第２のゲート電極２２、ゲート絶縁層３０、第２の酸化物半導体層４２、チャネル保護層５０、第２のソース電極６２Ｓ、第２のドレイン電極６２Ｄ及び保護層７０を備え、さらに、第１の酸化物半導体層４１及び絶縁層８０を備える。本実施の形態では、上記実施の形態２及び３に係る薄膜トランジスタ基板１００ａ及び１００ｂと同様に、酸化物半導体材料としてＺｎＯＮを用いる例を示す。
第１の薄膜トランジスタ１ｃにおいて、第２の酸化物半導体層４２は、第１の酸化物半導体層４１上に配置される。また、絶縁層８０は、第１のソース電極６１Ｓ及び第１のドレイン電極６１Ｄを覆うように、チャネル保護層５０上の全面に配置される。
第２の薄膜トランジスタ２ｃにおいて、第１の酸化物半導体層４１は、第２の酸化物半導体層４２の下に配置される。また、絶縁層８０は、第２のソース電極６２Ｓ及び第２のドレイン電極６２Ｄを覆うように、チャネル保護層５０上の全面に配置される。また、第２のゲート電極２２は、絶縁層８０の上であって、第２のソース電極６２Ｓ及び第２のドレイン電極６２Ｄの間隙の上方に配置される。
絶縁層８０は、上記実施の形態３に係る絶縁層８０と同様に、電気絶縁性を有する材料から構成され、一例として、シリコン酸化膜、シリコン窒化膜、シリコン酸窒化膜又は酸化アルミニウム膜等の単層膜、あるいは、これらの積層膜である。
第１の酸化物半導体層４１及び第２の酸化物半導体層４２は、それぞれ、上記実施の形態２及び３に係る薄膜トランジスタ基板１００ａ及び１００ｂのそれらと同様の構成を有する。
本実施の形態に係る薄膜トランジスタ基板１００ｃのその他の構成要素については、上記実施の形態１に係る薄膜トランジスタ基板１００の構成要素と同様である。
［４−２．薄膜トランジスタ基板の製造方法］
次に、本実施の形態に係る薄膜トランジスタ基板１００ｂの製造方法について、図１２Ａ及び図１２Ｂを用いて説明する。図１２Ａ及び図１２Ｂは、本実施の形態に係る薄膜トランジスタ基板１００ｃの製造方法における各工程の断面図である。図１２Ａ及び図１２Ｂの左側に高移動度の第１の酸化物半導体層４１がチャネルとして用いられる第１の薄膜トランジスタ１ｃ（高移動度領域）の各工程における断面図を示し、右側に低移動度の第２の酸化物半導体層４２がチャネルとして用いられる第２の薄膜トランジスタ２ｃ（低移動度領域）の各工程における断面図を示す。
以下、各層の形成方法が、上記実施の形態１と同様であるものについては、詳細な形成方法の説明を省略する。
まず、図１２Ａの断面図（ａ）に示すように、基板１０を準備し、基板１０の上方の高移動度領域に第１のゲート電極２１を形成する。
次に、図１２Ａの断面図（ｂ）に示すように、第１のゲート電極２１の上にゲート絶縁層３０を形成する。本実施の形態では、第１のゲート電極２１を覆うように、基板１０上の全面にゲート絶縁層３０を形成した。
次に、図１２Ａの断面図（ｃ）に示すように、基板１０の上方に第１の酸化物半導体膜４１ａを成膜する。具体的には、ゲート絶縁層３０上に、ＺｎＯＮを主成分として含む酸化物半導体から構成される第１の酸化物半導体膜４１ａ（ＺｎＯＮ膜）をスパッタリングによって成膜する。成膜の具体的な方法は、上記実施の形態２における第１の酸化物半導体膜４１ａの成膜方法と同様である。
次に、図１２Ａの断面図（ｄ）に示すように、基板１０の上方に第２の酸化物半導体膜４２ａを成膜する。具体的には、第１の酸化物半導体膜４１ａ上に、ＺｎＯＮを主成分として含む酸化物半導体から構成される第２の酸化物半導体膜４２ａ（ＺｎＯＮ膜）をスパッタリングによって成膜する。成膜の具体的な方法は、上記実施の形態２における第２の酸化物半導体膜４２ａの成膜方法と同様である。
次に、図１２Ａの断面図（ｅ）に示すように、第１の酸化物半導体膜４１ａ及び第２の酸化物半導体膜４２ａを所定の形状に加工することによって、所定形状の第１の酸化物半導体層４１及び第２の酸化物半導体層４２を形成する。加工の具体的な方法は、上記実施の形態２における第１の酸化物半導体膜４１ａ及び第２の酸化物半導体膜４２ａの加工方法と同様である。
次に、図１２Ａの断面図（ｆ）に示すように、第２の酸化物半導体層４２上にチャネル保護層５０を成膜する。本実施の形態では、各酸化物半導体層を覆うようにしてゲート絶縁層３０上の全面にチャネル保護層５０を成膜した。
次に、図１２Ｂの断面図（ａ）に示すように、チャネル保護層５０上に所定形状の第１のソース電極６１Ｓ、第１のドレイン電極６１Ｄ、第２のソース電極６２Ｓ及び第２のドレイン電極６２Ｄを形成する。具体的には、上記実施の形態１で、図２Ｂの断面図（ｂ）〜（ｄ）を用いて説明したように、チャネル保護層５０にコンタクトホールを形成し、当該コンタクトホールを埋めるように導電膜を形成し、当該導電膜を所定の形状に加工することにより形成する。
次に、図１２Ｂの断面図（ｂ）に示すように、チャネル保護層５０の上に、絶縁層８０を形成する。本実施の形態では、各ソース電極及び各ドレイン電極を覆うようにしてチャネル保護層５０上の全面に絶縁層８０を成膜した。
絶縁層８０は、例えば、シリコン酸化膜である。この場合、シランガス（ＳｉＨ４）及び亜酸化窒素ガス（Ｎ２Ｏ）を導入ガスに用いて、プラズマＣＶＤ法によってシリコン酸化膜を成膜することができる。
次に、図１２Ｂの断面図（ｃ）に示すように、低移動度領域に第２のゲート電極２２を形成する。具体的には、第２のゲート電極２２は、絶縁層８０の上であって、第２のソース電極６２Ｓ及び第２のドレイン電極６２Ｄの間隙の上方に形成される。第２のゲート電極２２は、例えば、絶縁層８０上にスパッタ法によって成膜された導電膜を、フォトリソグラフィ法及びウェットエッチング法を用いて所定の形状に加工することによって形成される。
次に、図１２Ｂの断面図（ｄ）に示すように、絶縁層８０上に保護層７０を形成する。本実施の形態では、第２のゲート電極２２を覆うように、絶縁層８０上の全面に保護層７０を成膜した。
以上のようにして、図１１に示す構成の薄膜トランジスタ基板１００ｃを製造することができる。
［４−３．効果等］
以上のように、本実施の形態に係る薄膜トランジスタ基板１００ｃでも、上記実施の形態１に係る薄膜トランジスタ基板１００と同様に、チャネルとして用いられる半導体層が、酸化物半導体から構成されるため、当該半導体層の移動度を広い範囲に亘って、精度よく調整することができる。
また、本実施の形態に係る薄膜トランジスタ基板１００ｃでは、第１の薄膜トランジスタ１ｃは、第１の酸化物半導体層４１の上方に配置された第２の酸化物半導体層４２を備え、第２の薄膜トランジスタ２ｃは、第２の酸化物半導体層４２の下方に配置された第１の酸化物半導体層４１を備える。また、第１のゲート電極２１は、第１の酸化物半導体層４１の下方に配置され、第２のゲート電極２２は、第２の酸化物半導体層４２の上方に配置される。
これにより、本実施の形態では、第１の薄膜トランジスタ１ｃのボトムゲート電極側のチャネルは移動度の高い半導体層が配置されるため、オン電流が高い。また、第２の薄膜トランジスタ２ｃのバックゲート側のチャネルは移動度の低い半導体層が配置されるため、オン電流は低い。また、第１の薄膜トランジスタ１ｃのバックチャネル側に、移動度の低い半導体層が配置されるため、バックチャネル側におけるリーク電流を抑制することができる。
また、本実施の形態に係る薄膜トランジスタ基板１００ｃの製造方法でも、上記実施の形態１に係る製造方法と同様に、チャネルとして用いられる半導体層が、酸化物半導体から構成されるため、当該半導体層の移動度を広い範囲に亘って、精度よく調整することができる。
また、本実施の形態に係る薄膜トランジスタ基板１００ｃの製造方法は、第１の酸化物半導体膜４１ａを成膜する工程と、第１の酸化物半導体膜４１ａ上に、第２の酸化物半導体膜４２ａを成膜する工程と、第１の酸化物半導体膜４１ａ及び第２の酸化物半導体膜４２ａをパターニングして、第２のゲート電極２２が形成される位置の下方と第１のゲート電極２１の上方との各々に、第１の酸化物半導体層４１及び第２の酸化物半導体層４２を形成する工程とを含む。
これにより、本実施の形態では、第１の薄膜トランジスタ１ｃのボトムゲート電極側のチャネルは移動度の高い半導体層が配置されるため、オン電流が高い。また、第２の薄膜トランジスタ２ｃのバックゲート側のチャネルは移動度の低い半導体層が配置されるため、オン電流は低い。また、第１の薄膜トランジスタ１ｃのバックチャネル側に、移動度の低い半導体層が形成されるため、バックチャネル側におけるリーク電流を抑制することができる。
（実施の形態５）
次に、実施の形態５に係る表示パネル５００について、図１３Ａ及び図１３Ｂを用いて説明する。図１３Ａは、本実施の形態に係る表示パネル５００の平面図であり、図１３Ｂは、図１３ＡのＹ−Ｙ’線における本実施の形態に係る表示パネル５００の断面図である。
図１３Ａ及び図１３Ｂに示すように、本実施の形態に係る表示パネル５００は、上記各実施の形態に係る薄膜トランジスタ基板と、薄膜トランジスタ基板の上に設けられた表示素子５１０とを備える。ここでは、薄膜トランジスタ基板として、上記実施の形態１に係る薄膜トランジスタ基板１００を用いる例について説明する。
表示素子５１０は、基板１０上の内部領域（画素領域）１０ａに対応して設けられている。表示素子５１０としては、例えば、有機ＥＬ表示素子又は液晶表示素子を用いることができる。
ゲート駆動回路３１０及びソース駆動回路３２０の各駆動回路は、薄膜トランジスタ基板１００において表示素子５１０が設けられていない周辺領域１０ｂに設けられている。ゲート駆動回路３１０及びソース駆動回路３２０には、表示素子５１０を駆動する駆動トランジスタが形成されている。また、複数の画素の各画素内には、駆動する表示素子５１０を選択的に切り替えるスイッチングトランジスタ、及び、発光素子等を駆動する駆動トランジスタが形成されている。
図１４は、本実施の形態に係る表示パネル５００の一例である有機ＥＬ表示装置の一部切り欠き斜視図である。本実施の形態における薄膜トランジスタ基板１００は、有機ＥＬ表示装置のアクティブマトリクス基板として用いることができる。
図１４に示すように、有機ＥＬ表示装置である表示素子５１０は、基板１０と、基板１０においてマトリクス状に配置された複数の画素５２０と、複数の画素５２０のそれぞれに対応して形成された有機ＥＬ素子５３０と、画素の行方向に沿って形成された複数の走査線（ゲート線）５４０と、走査線５４０に直交し、画素５２０の列方向に沿って形成された複数の映像信号線（ソース線）５５０とを備える。なお、図示していないが、映像信号線５５０に並行して電源線（電流供給線）が形成されている。また、走査線５４０は、図１３Ａに示すゲート駆動回路３１０に接続され、映像信号線５５０は、図１３Ａに示すソース駆動回路３２０に接続されている。
有機ＥＬ素子５３０は、図１４に示すように、基板１０上に順次積層された、陽極５３１、有機ＥＬ層５３２及び陰極（透明電極）５３３を有する。なお、陽極５３１は、実際には画素５２０に対応して複数形成される。また、有機ＥＬ層５３２も画素５２０に対応して複数形成されるとともに、それぞれ、電子輸送層、発光層、正孔輸送層等の各層が積層されて構成されている。
図１５Ａは、図１４に示す有機ＥＬ表示装置における画素５２０の回路構成を示す回路図である。
図１５Ａに示すように、各画素５２０は、直交する走査線５４０と映像信号線５５０とによって区画されており、駆動トランジスタ５７１と、スイッチングトランジスタ５７２と、コンデンサ（キャパシタンス）５８０と、有機ＥＬ素子５３０とを備える。
駆動トランジスタ５７１は、有機ＥＬ素子５３０を駆動するトランジスタである。駆動トランジスタ５７１において、ゲート電極がコンタクトホールを介してスイッチングトランジスタ５７２のドレイン電極と接続され、ドレイン電極が電源線（不図示）に接続され、ソース電極が有機ＥＬ素子５３０の陽極に接続されている。
また、スイッチングトランジスタ５７２は、複数の画素５２０の中から発光させる画素を選択的に切り替える、すなわち複数の画素５２０の中から映像信号電圧を供給する画素５２０を選択するためのトランジスタである。スイッチングトランジスタ５７２において、ゲート電極は走査線５４０に接続され、ソース電極は映像信号線５５０に接続され、ドレイン電極はコンデンサ５８０及び駆動トランジスタ５７１のゲート電極に接続されている。
この構成において、走査線５４０にゲート信号が入力され、スイッチングトランジスタ５７２がオン状態になると、映像信号線５５０を介して供給された映像信号電圧がコンデンサ５８０に書き込まれる。コンデンサ５８０に書き込まれた映像信号電圧は、１フレーム期間を通じて保持され、この保持された映像信号電圧により、駆動トランジスタ５７１のコンダクタンスがアナログ的に変化し、発光階調に対応した駆動電流が有機ＥＬ素子５３０のアノードからカソードへと流れて有機ＥＬ素子５３０が発光する。
ここで、表示パネル５００において、基板１０の周辺領域１０ｂに設けられた各駆動回路に形成された駆動トランジスタは、高速な駆動が要求される。したがって、各駆動回路に形成された駆動トランジスタとして、チャネルとして用いられる酸化物半導体層の移動度が高い第１の薄膜トランジスタ１を用いる。また、内部領域１０ａ内のスイッチングトランジスタも、高速な駆動が要求される場合がある。この場合には、当該スイッチングトランジスタとして、第１の薄膜トランジスタ１を用いてもよい。また、基板１０上の内部領域１０ａ内の有機ＥＬ素子５３０を駆動するための駆動トランジスタは、上記駆動回路内の駆動トランジスタほど高速な駆動が要求されない。そのため、有機ＥＬ素子５３０を駆動するための駆動トランジスタとして、チャネルとして用いられる酸化物半導体層の移動度が低い第２の薄膜トランジスタ２を用いる。なお、内部領域１０ａ内のスイッチングトランジスタに対して高速な駆動が要求されない場合には、内部領域１０ａ内の全ての薄膜トランジスタとして第２の薄膜トランジスタ２を用いてもよい。
ここで、本実施の形態に係る表示パネル５００の効果について図面を用いて説明する。図１５Ｂ及び図１５Ｃは、画素５２０内の駆動トランジスタ５７１の移動度と、チャネル寸法との関係を示す回路図である。図１５Ｂ及び図１５Ｃにおいて、駆動トランジスタ５７１のチャネル長Ｌ及びチャネル幅Ｗを模式的に示している。
本実施の形態に係る表示パネル５００における画素５２０内の駆動トランジスタ５７１では、チャネルとして酸化物半導体が用いられるため、その移動度を精度よく調整することができる。そのため、画素の寸法及び有機ＥＬ素子に供給する電流に応じた適切な移動度を有する薄膜トランジスタを形成することができる。一方、例えば、駆動トランジスタ５７１に用いられる半導体層の移動度が適切な移動度に比べて小さ過ぎる場合には、有機ＥＬ素子に適切な電流を供給するために、チャネル幅（Ｗ）を広くする必要がある。この場合には、チャネル幅を広くするために、駆動トランジスタ５７１のチャネル幅方向の寸法が大きくなり、図１５Ｂに示すように、駆動トランジスタ５７１が画素５２０内に収まらない。また、駆動トランジスタ５７１に用いられる半導体層の移動度が適切な移動度に比べて大き過ぎる場合には、有機ＥＬ素子に適切な電流を供給するために、チャネル長（Ｌ）を長くしてチャネルの抵抗を大きくする必要がある。この場合には、チャネル長を長くするために、駆動トランジスタ５７１のチャネル長方向の寸法が大きくなり、図１５Ｂに示すように、駆動トランジスタ５７１が画素５２０内に収まらない。
以上のように、本実施の形態に係る表示パネル５００では、チャネルとして酸化物半導体が用いられるため、その移動度を精度よく調整することができる。そのため、画素の寸法及び有機ＥＬ素子に供給する電流に応じた適切な移動度を有する薄膜トランジスタを形成することができる。
（その他変形例等）
以上、薄膜トランジスタ及びその製造方法について、実施の形態に基づいて説明したが、本開示は、上記各実施の形態に限定されるものではない。
例えば、上記各実施の形態では、薄膜トランジスタ基板上に移動度が相異なる二つの酸化物半導体層をそれぞれチャネルとして用いる二つの薄膜トランジスタが設けられる例を示したが、移動度が相異なる三つ以上の酸化物半導体層をそれぞれチャネルとして用いる三つ以上の薄膜トランジスタが設けられてもよい。
また、上記実施の形態３及び４に係る薄膜トランジスタ基板１００ｂ及び１００ｃは、第１の酸化物半導体層４１及び第２の酸化物半導体層４２の二つの半導体層を備えたが、第１の酸化物半導体層４１と第２の酸化物半導体層４２との間に、さらに、酸化物半導体から構成される層を備えてもよい。また、第１の酸化物半導体層４１と第２の酸化物半導体層４２との間において、移動度が徐々に変化する構成が用いられてもよい。
また、上記各実施の形態に係る薄膜トランジスタ基板を、有機ＥＬ表示装置に適用する例について説明したが、上記各実施の形態及び変形例における薄膜トランジスタ基板は、液晶表示装置等の他の表示装置、薄膜トランジスタを用いたその他様々な電子機器等にも適用することもできる。
この場合、有機ＥＬ表示装置（有機ＥＬパネル）や液晶表示装置等の表示装置は、フラットパネルディスプレイとして利用することができる。例えば、有機ＥＬ表示装置は、テレビジョンセット、パーソナルコンピュータ又は携帯電話等、あらゆる電子機器の表示パネルとして利用することができる。
その他、各実施の形態及び変形例に対して当業者が思いつく各種変形を施して得られる形態や、本開示の趣旨を逸脱しない範囲で各実施の形態及び変形例における構成要素及び機能を任意に組み合わせることで実現される形態も本開示に含まれる。
ここに開示された技術は、薄膜トランジスタ基板及び薄膜トランジスタ基板の製造方法として有用であり、薄膜トランジスタを用いた有機ＥＬ表示装置等の表示パネル又は薄膜トランジスタを用いたその他様々な電子機器等において広く利用することができる。
１、１ａ、１ｂ、１ｃ 第１の薄膜トランジスタ
２、２ａ、２ｂ、２ｃ 第２の薄膜トランジスタ
１０ 基板
１０ａ 内部領域
１０ｂ 周辺領域
２１ 第１のゲート電極
２１ａ、６０ａ 導電膜
２２ 第２のゲート電極
３０ ゲート絶縁層
４１ 第１の酸化物半導体層
４１ａ 第１の酸化物半導体膜
４２ 第２の酸化物半導体層
４２ａ 第２の酸化物半導体膜
５０ チャネル保護層
５０ａ チャネル保護膜
６１Ｓ 第１のソース電極
６１Ｄ 第１のドレイン電極
６２Ｓ 第２のソース電極
６２Ｄ 第２のドレイン電極
７０ 保護層
８０ 絶縁層
１００、１００ａ、１００ｂ、１００ｃ 薄膜トランジスタ基板
２００ 光
２１０ 酸素プラズマ
３１０ ゲート駆動回路
３２０ ソース駆動回路
５００ 表示パネル
５１０ 表示素子
５２０ 画素
５３０ 有機ＥＬ素子
５３１ 陽極
５３２ 有機ＥＬ層
５３３ 陰極（透明電極）
５４０ 走査線（ゲート線）
５５０ 映像信号線（ソース線）
５７１ 駆動トランジスタ
５７２ スイッチングトランジスタ
５８０ コンデンサ（キャパシタンス）

Claims (12)

  1. 基板と、
    前記基板上に配置された第１の薄膜トランジスタ及び第２の薄膜トランジスタとを備え、
    前記第１の薄膜トランジスタは、第１のゲート電極と、チャネルとして用いられる第１の酸化物半導体層とを備え、
    前記第２の薄膜トランジスタは、第２のゲート電極と、チャネルとして用いられる第２の酸化物半導体層とを備え、
    前記第１の酸化物半導体層を構成する第１の酸化物半導体材料は、前記第２の酸化物半導体層を構成する第２の酸化物半導体材料と移動度が異なる
    薄膜トランジスタ基板。
  2. 前記第１の酸化物半導体層は、前記第１のゲート電極の上方に配置され、
    前記第１の薄膜トランジスタは、前記第１の酸化物半導体層上に配置された第３の酸化物半導体層を備え、
    前記第３の酸化物半導体層を構成する第３の酸化物半導体材料は、前記第１の酸化物半導体材料より移動度が低い
    請求項１に記載の薄膜トランジスタ基板。
  3. 前記第３の酸化物半導体材料は、前記第２の酸化物半導体材料である
    請求項２に記載の薄膜トランジスタ基板。
  4. 前記第１の薄膜トランジスタは、前記第１の酸化物半導体層の下方に配置された第４の酸化物半導体層を備え、
    前記第２の薄膜トランジスタは、前記第２の酸化物半導体層の上方に配置された第５の酸化物半導体層を備え、
    前記第１のゲート電極は、前記第１の酸化物半導体層の上方に配置され、
    前記第２のゲート電極は、前記第２の酸化物半導体層の下方に配置される
    請求項１に記載の薄膜トランジスタ基板。
  5. 前記第４の酸化物半導体層は、前記第２の酸化物半導体材料から構成され、
    前記第５の酸化物半導体層は、前記第１の酸化物半導体材料から構成される
    請求項４に記載の薄膜トランジスタ基板。
  6. 前記第１の酸化物半導体材料と、前記第２の酸化物半導体材料とは、互いに元素構成が異なる
    請求項１〜５のいずれか１項に記載の薄膜トランジスタ基板。
  7. 前記第１の酸化物半導体材料と、前記第２の酸化物半導体材料とは、元素構成が同一であり、かつ、互いに元素比が異なる
    請求項１〜５のいずれか１項に記載の薄膜トランジスタ基板。
  8. 請求項１〜７のいずれか１項に記載の薄膜トランジスタ基板と、
    前記薄膜トランジスタ基板上に配置された表示素子と、
    前記表示素子内にマトリクス状に配置された複数の画素と、
    前記薄膜トランジスタ基板上に配置された、前記表示素子を駆動するための駆動回路とを備える表示パネルであって、
    前記第１の酸化物半導体材料は、前記第２の酸化物半導体材料より、移動度が高く、
    前記第１の薄膜トランジスタは、前記複数の画素の各画素内に配置され、かつ、発光させる画素を選択的に切り替えるスイッチングトランジスタ、及び、前記駆動回路における駆動トランジスタの少なくとも一方であり、
    前記第２の薄膜トランジスタは、前記複数の画素の各画素内に配置され、かつ、前記各画素内の発光素子を駆動する駆動トランジスタである
    表示パネル。
  9. 薄膜トランジスタ基板の製造方法であって、
    基板を準備する第１の工程と、
    前記基板の上方に、第１のゲート電極及び第２のゲート電極を形成する第２の工程と、
    前記基板の上方に、第１の酸化物半導体層及び第２の酸化物半導体層を形成する第３の工程と、
    前記第１のゲート電極、及び、前記第１のゲート電極によってチャネルが形成される前記第１の酸化物半導体層を備える第１の薄膜トランジスタを形成する第４の工程と、
    前記第２のゲート電極、及び、前記第２のゲート電極によってチャネルが形成される前記第２の酸化物半導体層を備える第２の薄膜トランジスタを形成する第５の工程とを含み、
    前記第１の酸化物半導体層を構成する第１の酸化物半導体材料は、前記第２の酸化物半導体層を構成する第２の酸化物半導体材料と移動度が異なる
    薄膜トランジスタ基板の製造方法。
  10. 前記第３の工程は、
    前記第２の酸化物半導体材料から構成される第２の酸化物半導体膜を成膜する工程と、
    前記第２の酸化物半導体膜の一部の領域を熱処理する工程と、
    前記第２の酸化物半導体膜の前記一部の領域をパターニングして前記第１の酸化物半導体層を形成する工程と、
    前記第２の酸化物半導体膜の前記一部の領域以外の領域をパターニングして前記第２の酸化物半導体層を形成する工程とを含む
    請求項９に記載の薄膜トランジスタ基板の製造方法。
  11. 前記第３の工程は、
    前記第１のゲート電極の上方に前記第１の酸化物半導体材料から構成される第１の酸化物半導体膜を成膜する工程と、
    前記第１の酸化物半導体膜をパターニングして前記第１の酸化物半導体層を形成する工程と、
    前記第１の酸化物半導体層上、及び、前記第２のゲート電極の上方に、前記第２の酸化物半導体材料から構成される第２の酸化物半導体膜を成膜する工程と、
    前記第２の酸化物半導体膜をパターニングして、前記第１の酸化物半導体層上、及び、前記第２のゲート電極の上方に、前記第２の酸化物半導体層を形成する工程とを含み、
    前記第２の酸化物半導体材料は、前記第１の酸化物半導体材料より移動度が低い
    請求項９に記載の薄膜トランジスタ基板の製造方法。
  12. 前記第３の工程は、
    前記第２の酸化物半導体材料から構成される第２の酸化物半導体膜を成膜する工程と、
    前記第２の酸化物半導体膜上に、前記第１の酸化物半導体材料から構成される第１の酸化物半導体膜を成膜する工程と、
    前記第１の酸化物半導体膜及び前記第２の酸化物半導体膜をパターニングして、前記第１のゲート電極が形成される位置の下方と前記第２のゲート電極の上方との各々に、前記第１の酸化物半導体層と前記第２の酸化物半導体層とを形成する工程とを含む
    請求項９に記載の薄膜トランジスタ基板の製造方法。
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Families Citing this family (22)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10192898B2 (en) * 2016-04-08 2019-01-29 Innolux Corporation Display device including hybrid types of transistors
JP2017224676A (ja) * 2016-06-14 2017-12-21 株式会社ジャパンディスプレイ 半導体装置及び表示装置
CN106252362B (zh) * 2016-08-31 2019-07-12 深圳市华星光电技术有限公司 一种阵列基板及其制备方法
DE102016222213A1 (de) * 2016-11-11 2018-05-17 Robert Bosch Gmbh MOS-Bauelement, elektrische Schaltung sowie Batterieeinheit für ein Kraftfahrzeug
JP2018170325A (ja) 2017-03-29 2018-11-01 株式会社ジャパンディスプレイ 表示装置
CN107808885B (zh) * 2017-10-25 2020-04-28 深圳市华星光电半导体显示技术有限公司 背沟道蚀刻型氧化物半导体tft基板及其制作方法
TWI651765B (zh) * 2018-03-29 2019-02-21 友達光電股份有限公司 結晶金屬氧化物層的製造方法、主動元件基板的製造方法及主動元件基板
CN108987258A (zh) * 2018-07-19 2018-12-11 京东方科技集团股份有限公司 氧化物半导体层的制备方法及装置
CN109003991A (zh) * 2018-08-01 2018-12-14 京东方科技集团股份有限公司 阵列基板及其制作方法和显示面板
US20200166791A1 (en) * 2018-11-23 2020-05-28 Innolux Corporation Panel and method for manufacturing the same
CN110010626B (zh) * 2019-04-11 2022-04-29 京东方科技集团股份有限公司 显示基板及其制作方法、显示装置
US11088078B2 (en) * 2019-05-22 2021-08-10 Nanya Technology Corporation Semiconductor device and method for manufacturing the same
KR20210074510A (ko) 2019-12-12 2021-06-22 엘지디스플레이 주식회사 박막 트랜지스터를 포함하는 표시장치
JP2022014107A (ja) * 2020-07-06 2022-01-19 シャープ株式会社 アクティブマトリクス基板およびその製造方法
JP2022014108A (ja) * 2020-07-06 2022-01-19 シャープ株式会社 アクティブマトリクス基板およびその製造方法
KR20220031774A (ko) 2020-09-03 2022-03-14 삼성전자주식회사 반도체 소자 및 그의 제조 방법
US12096657B2 (en) * 2020-12-07 2024-09-17 Apple Inc. Display circuitry with semiconducting oxide transistors
US20230076478A1 (en) * 2021-09-03 2023-03-09 Lg Display Co., Ltd. Thin Film Transistor Substrate and Display Device Comprising the Same
CN114122014A (zh) * 2021-11-12 2022-03-01 惠州华星光电显示有限公司 阵列基板及其制备方法、显示面板
US20240297256A1 (en) * 2021-11-29 2024-09-05 Boe Technology Group Co., Ltd. Metal-oxide thin-film transistor, array base plate and fabricating method thereof
CN114335011B (zh) * 2021-12-22 2024-07-23 深圳市华星光电半导体显示技术有限公司 显示面板及显示面板的制备方法
CN117501344A (zh) * 2022-05-31 2024-02-02 京东方科技集团股份有限公司 驱动背板及其制作方法、显示面板

Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2009224595A (ja) * 2008-03-17 2009-10-01 Fujifilm Corp 有機電界発光表示装置及びその製造方法
JP2010021555A (ja) * 2008-07-14 2010-01-28 Samsung Electronics Co Ltd トランジスタ
JP2010171404A (ja) * 2008-12-26 2010-08-05 Semiconductor Energy Lab Co Ltd 半導体装置およびその作製方法
JP2011119718A (ja) * 2009-11-06 2011-06-16 Semiconductor Energy Lab Co Ltd 半導体装置及びその作製方法
WO2011142088A1 (ja) * 2010-05-14 2011-11-17 パナソニック株式会社 フレキシブル半導体装置およびその製造方法ならびに画像表示装置
JP2012256034A (ja) * 2011-05-13 2012-12-27 Semiconductor Energy Lab Co Ltd Ｅｌ表示装置および電子機器
JP2013041945A (ja) * 2011-08-12 2013-02-28 Fujifilm Corp 薄膜トランジスタ及びその製造方法、表示装置、イメージセンサー、ｘ線センサー並びにｘ線デジタル撮影装置

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8001714B2 (en) * 2006-08-14 2011-08-23 Aaron Davidson Ballistics systems and methods
WO2008025170A1 (en) * 2006-08-31 2008-03-06 Simon Fraser University Selective glycosidase inhibitors and uses thereof
JP5485517B2 (ja) * 2008-03-17 2014-05-07 株式会社ジャパンディスプレイ 表示装置およびその製造方法
KR101034686B1 (ko) * 2009-01-12 2011-05-16 삼성모바일디스플레이주식회사 유기전계발광 표시 장치 및 그의 제조 방법
KR102161077B1 (ko) * 2012-06-29 2020-09-29 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
JP6142331B2 (ja) * 2013-04-19 2017-06-07 株式会社Ｊｏｌｅｄ 薄膜半導体装置、有機ｅｌ表示装置、及びそれらの製造方法

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2009224595A (ja) * 2008-03-17 2009-10-01 Fujifilm Corp 有機電界発光表示装置及びその製造方法
JP2010021555A (ja) * 2008-07-14 2010-01-28 Samsung Electronics Co Ltd トランジスタ
JP2010171404A (ja) * 2008-12-26 2010-08-05 Semiconductor Energy Lab Co Ltd 半導体装置およびその作製方法
JP2011119718A (ja) * 2009-11-06 2011-06-16 Semiconductor Energy Lab Co Ltd 半導体装置及びその作製方法
WO2011142088A1 (ja) * 2010-05-14 2011-11-17 パナソニック株式会社 フレキシブル半導体装置およびその製造方法ならびに画像表示装置
JP2012256034A (ja) * 2011-05-13 2012-12-27 Semiconductor Energy Lab Co Ltd Ｅｌ表示装置および電子機器
JP2013041945A (ja) * 2011-08-12 2013-02-28 Fujifilm Corp 薄膜トランジスタ及びその製造方法、表示装置、イメージセンサー、ｘ線センサー並びにｘ線デジタル撮影装置

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