JP6358434B2 - 薄膜トランジスタ及びその製造方法 - Google Patents
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Description
以下、実施の形態1に係る薄膜トランジスタ1及びその製造方法について、図面を用いて説明する。
まず、本実施の形態に係る薄膜トランジスタ1の構成について、図1を用いて説明する。図1は、本実施の形態に係る薄膜トランジスタ1の断面図である。
次に、本実施の形態に係る薄膜トランジスタ1の酸化物半導体層の構成について、図面を用いて詳細に説明する。
次に、本実施の形態に係る薄膜トランジスタ1の製造方法について、図3A〜3Iを用いて説明する。図3A〜3Iは、本実施の形態に係る薄膜トランジスタ1の製造方法における各工程の断面図である。
次に、本実施の形態に係る薄膜トランジスタ1の作用効果について図面を用いて説明する。
次に、実施の形態2に係る薄膜トランジスタ2及びその製造方法について、図面を用いて説明する。
まず、本実施の形態に係る薄膜トランジスタ2の構成について、図6を用いて説明する。図6は、本実施の形態に係る薄膜トランジスタ2の断面図である。
次に、本実施の形態に係る薄膜トランジスタ2の製造方法について、図7A〜7Cを用いて説明する。図7A〜7Cは、本実施の形態に係る薄膜トランジスタ2の製造方法における各工程の断面図である。
次に、本実施の形態に係る薄膜トランジスタ2の作用効果について図面を用いて説明する。
次に、実施の形態3に係る薄膜トランジスタ3及びその製造方法について、図面を用いて説明する。
まず、本実施の形態に係る薄膜トランジスタ3の構成について、図9を用いて説明する。図9は、本実施の形態に係る薄膜トランジスタ3の断面図である。
次に、本実施の形態に係る薄膜トランジスタ3の三通りの製造方法について図面を用いて説明する。上記三通りの製造方法は、酸化物半導体層40の窒素濃度分布の形成において、それぞれ異なる方法を用いる。
まず、本実施の形態に係る薄膜トランジスタ3の第1の製造方法について、図10A〜10Jを用いて説明する。図10A〜10Jは、本実施の形態に係る薄膜トランジスタ3の第1の製造方法における各工程の断面図である。
次に、本実施の形態に係る薄膜トランジスタ3の第2の製造方法について、図11A〜1Iを用いて説明する。図11A〜11Iは、本実施の形態に係る薄膜トランジスタ3の第2の製造方法における各工程の断面図である。
次に、本実施の形態に係る薄膜トランジスタ3の第3の製造方法について説明する。
次に、本実施の形態に係る薄膜トランジスタ3の作用効果について図面を用いて説明する。
次に、実施の形態4に係る薄膜トランジスタ4及びその製造方法について、図面を用いて説明する。
まず、本実施の形態に係る薄膜トランジスタ4の構成について、図13を用いて説明する。図13は、本実施の形態に係る薄膜トランジスタ4の断面図である。
次に、本実施の形態に係る薄膜トランジスタ4の三通りの製造方法について図面を用いて説明する。上記三通りの製造方法は、酸化物半導体層40の窒素濃度分布の形成において、それぞれ異なる方法を用いる。
まず、本実施の形態に係る薄膜トランジスタ4の第1の製造方法について、図14A〜14Gを用いて説明する。図14A〜14Gは、本実施の形態に係る薄膜トランジスタ4の第1の製造方法における各工程の断面図である。
まず、本実施の形態に係る薄膜トランジスタ4の第2の製造方法について、図15A〜15Gを用いて説明する。図15A〜15Gは、本実施の形態に係る薄膜トランジスタ4の第2の製造方法における各工程の断面図である。
まず、本実施の形態に係る薄膜トランジスタ4の第3の製造方法について、図16A〜16Fを用いて説明する。図16A〜16Fは、本実施の形態に係る薄膜トランジスタ4の第3の製造方法における各工程の断面図である。
次に、本実施の形態に係る薄膜トランジスタ4の作用効果について図面を用いて説明する。
次に、実施の形態5に係る薄膜トランジスタ5及びその製造方法について、図面を用いて説明する。
まず、本実施の形態に係る薄膜トランジスタ5の構成について、図18を用いて説明する。図18は、本実施の形態に係る薄膜トランジスタ5の断面図である。
次に、本実施の形態に係る薄膜トランジスタ5の製造方法について図19A〜19Fを用いて説明する。図19A〜19Fは、本実施の形態に係る薄膜トランジスタ5の製造方法における各工程の断面図である。
次に、本実施の形態に係る薄膜トランジスタ5の作用効果について図面を用いて説明する。
次に、上記各実施の形態に係る薄膜トランジスタを表示装置に適用した例について、図21を用いて説明する。なお、本実施の形態では、有機EL表示装置への適用例について説明する。
以上、薄膜トランジスタ及びその製造方法について、実施の形態に基づいて説明したが、本開示は、上記各実施の形態に限定されるものではない。
10 基板
20、G1、G2 ゲート電極
30 ゲート絶縁層
30a ゲート絶縁膜
40 酸化物半導体層
41 第1の領域
41a、42a 酸化物半導体膜
42 第2の領域
50 絶縁層
50a 絶縁膜
60a 導電膜
60S、S1、S2 ソース電極
60D、D1、D2 ドレイン電極
70 保護層
80 レジスト
100 有機EL表示装置
110 TFT基板
120 画素
130 有機EL素子
131 陽極
132 EL層
133 陰極
140 ゲート配線
150 ソース配線
160 電源配線
Claims (16)
- ゲート電極と、
チャネル層として用いられる酸化物半導体層と、
前記ゲート電極と前記酸化物半導体層との間に配置されるゲート絶縁層と、
ソース電極及びドレイン電極とを備え、
前記酸化物半導体層は、主成分として酸窒化亜鉛を含み、かつ、第1の領域と、前記第1の領域よりバンドギャップの大きい第2の領域とを備え、
前記ゲート電極は、前記ゲート絶縁層を挟んで前記第1の領域と対向する位置に配置され、
前記ソース電極及び前記ドレイン電極のうち、少なくとも前記ドレイン電極は、前記第2の領域と接続され、
前記酸化物半導体層の上方、かつ、前記ソース電極及び前記ドレイン電極の少なくとも一部の下方に配置された絶縁層をさらに備える
薄膜トランジスタ。 - 前記第1の領域は、前記酸化物半導体層の厚さ方向において前記第2の領域と異なる位置に設けられる
請求項1に記載の薄膜トランジスタ。 - ゲート電極と、
チャネル層として用いられる酸化物半導体層と、
前記ゲート電極と前記酸化物半導体層との間に配置されるゲート絶縁層と、
ソース電極及びドレイン電極とを備え、
前記酸化物半導体層は、主成分として酸窒化亜鉛を含み、かつ、第1の領域と、前記第1の領域よりバンドギャップの大きい第2の領域とを備え、
前記ゲート電極は、前記ゲート絶縁層を挟んで前記第1の領域と対向する位置に配置され、
前記ソース電極及び前記ドレイン電極のうち、少なくとも前記ドレイン電極は、前記第2の領域と接続され、
前記第1の領域は、前記酸化物半導体層のチャネルの長さ方向において前記第2の領域と異なる位置に設けられる
薄膜トランジスタ。 - 前記酸化物半導体層と前記ソース電極及び前記ドレイン電極との間の少なくとも一部に配置された絶縁層をさらに備える
請求項3に記載の薄膜トランジスタ。 - 前記第1の領域は前記第2の領域より窒素の濃度が大きい
請求項1〜4のいずれか1項に記載の薄膜トランジスタ。 - 前記第1の領域の窒素の原子濃度は20at%以上であり、前記第2の領域の窒素の原子濃度は20at%未満である
請求項5に記載の薄膜トランジスタ。 - 前記第1の領域のバンドギャップは1.6eV以下であり、前記第2の領域のバンドギャップは1.6eVより大きい
請求項1〜6のいずれか1項に記載の薄膜トランジスタ。 - ゲート電極と、チャネル層として用いられる酸化物半導体層と、前記ゲート電極と前記酸化物半導体層との間に配置されるゲート絶縁層と、ソース電極及びドレイン電極とを備える薄膜トランジスタの製造方法であって、
前記酸化物半導体層は、主成分として酸窒化亜鉛を含み、
前記製造方法は、
第1の領域と、前記第1の領域よりバンドギャップが大きい第2の領域を備える前記酸化物半導体層を形成する第1の工程と、
前記ゲート絶縁層を挟んで前記第1の領域と対向するゲート電極を形成する第2の工程と、
前記ソース電極及び前記ドレイン電極のうち、少なくとも前記ドレイン電極が前記第2の領域に接続されるように前記ソース電極及び前記ドレイン電極を形成する第3の工程と、
前記酸化物半導体層の上方、かつ、前記ソース電極及び前記ドレイン電極の少なくとも一部の下方に絶縁層を形成する工程とを含む
薄膜トランジスタの製造方法。 - 前記第1の工程において、前記第1の領域を形成し、前記第1の領域上に前記第2の領域を形成する
請求項8に記載の薄膜トランジスタの製造方法。 - ゲート電極と、チャネル層として用いられる酸化物半導体層と、前記ゲート電極と前記酸化物半導体層との間に配置されるゲート絶縁層と、ソース電極及びドレイン電極とを備える薄膜トランジスタの製造方法であって、
前記酸化物半導体層は、主成分として酸窒化亜鉛を含み、
前記製造方法は、
第1の領域と、前記第1の領域よりバンドギャップが大きい第2の領域を備える前記酸化物半導体層を形成する第1の工程と、
前記ゲート絶縁層を挟んで前記第1の領域と対向するゲート電極を形成する第2の工程と、
前記ソース電極及び前記ドレイン電極のうち、少なくとも前記ドレイン電極が前記第2の領域に接続されるように前記ソース電極及び前記ドレイン電極を形成する第3の工程とを含み、
前記第1の工程において、前記第2の領域を形成し、前記第2の領域の一部に窒素をドーピングすることにより前記第1の領域を形成する
薄膜トランジスタの製造方法。 - ゲート電極と、チャネル層として用いられる酸化物半導体層と、前記ゲート電極と前記酸化物半導体層との間に配置されるゲート絶縁層と、ソース電極及びドレイン電極とを備える薄膜トランジスタの製造方法であって、
前記酸化物半導体層は、主成分として酸窒化亜鉛を含み、
前記製造方法は、
第1の領域と、前記第1の領域よりバンドギャップが大きい第2の領域を備える前記酸化物半導体層を形成する第1の工程と、
前記ゲート絶縁層を挟んで前記第1の領域と対向するゲート電極を形成する第2の工程と、
前記ソース電極及び前記ドレイン電極のうち、少なくとも前記ドレイン電極が前記第2の領域に接続されるように前記ソース電極及び前記ドレイン電極を形成する第3の工程とを含み、
前記第1の工程において、前記第1の領域を形成し、前記第1の領域の一部をアニールすることにより前記第2の領域を形成する
薄膜トランジスタの製造方法。 - ゲート電極と、チャネル層として用いられる酸化物半導体層と、前記ゲート電極と前記酸化物半導体層との間に配置されるゲート絶縁層と、ソース電極及びドレイン電極とを備える薄膜トランジスタの製造方法であって、
前記酸化物半導体層は、主成分として酸窒化亜鉛を含み、
前記製造方法は、
第1の領域と、前記第1の領域よりバンドギャップが大きい第2の領域を備える前記酸化物半導体層を形成する第1の工程と、
前記ゲート絶縁層を挟んで前記第1の領域と対向するゲート電極を形成する第2の工程と、
前記ソース電極及び前記ドレイン電極のうち、少なくとも前記ドレイン電極が前記第2の領域に接続されるように前記ソース電極及び前記ドレイン電極を形成する第3の工程とを含み、
前記第1の工程において、前記第1の領域を形成し、前記第1の領域の一部に酸素をドーピングすることにより、前記第2の領域を形成する
薄膜トランジスタの製造方法。 - 前記酸化物半導体層と前記ソース電極及び前記ドレイン電極との間の少なくとも一部に絶縁層を形成する工程をさらに備える
請求項10〜12のいずれか1項に記載の薄膜トランジスタの製造方法。 - 前記第1の工程において、前記第1の領域の窒素濃度が前記第2の領域より大きくなるように前記酸化物半導体層を形成する
請求項8〜13のいずれか1項に記載の薄膜トランジスタの製造方法。 - 前記第1の工程において、前記第1の領域の窒素濃度が20at%以上となり、前記第2の領域の窒素濃度が20at%未満となるように前記酸化物半導体層を形成する
請求項14に記載の薄膜トランジスタの製造方法。 - 前記第1の工程において、前記第1の領域のバンドギャップが1.6eV以下となり、前記第2の領域のバンドギャップが1.6eVより大きくなるように前記酸化物半導体層を形成する
請求項8〜15のいずれか1項に記載の薄膜トランジスタの製造方法。
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