JP2016092148A - 薄膜トランジスタ及びその製造方法 - Google Patents

Abstract

【課題】チャネルとして酸窒化亜鉛層を用いる薄膜トランジスタであって、所望の特性を有する薄膜トランジスタを提供する。【解決手段】ゲート電極２０と、チャネルとして用いられる第１の酸化物半導体層４１と、第１の酸化物半導体層４１上に配置される第２の酸化物半導体層４２と、ゲート電極２０と第１の酸化物半導体層４１との間に配置されるゲート絶縁層３０とを備え、第１の酸化物半導体層４１及び第２の酸化物半導体層４２は、主成分として酸窒化亜鉛を含み、第２の酸化物半導体層４２は、第１の酸化物半導体層４１より、シュウ酸系のエッチャントによるエッチングレートが小さい。【選択図】図１

Description

本開示は、薄膜トランジスタ（ＴＦＴ：Ｔｈｉｎ Ｆｉｌｍ Ｔｒａｎｓｉｓｔｏｒ）及びその製造方法に関する。

液晶を利用した液晶表示装置又は有機ＥＬ（Ｅｌｅｃｔｒｏ Ｌｕｍｉｎｅｓｃｅｎｃｅ）を利用した有機ＥＬ（ＯＬＥＤ：Ｏｒｇａｎｉｃ Ｌｉｇｈｔ−Ｅｍｉｔｔｉｎｇ Ｄｉｏｄｅ）表示装置等のアクティブマトリクス方式の表示装置には、スイッチング素子又は駆動素子として薄膜トランジスタが用いられている。

薄膜トランジスタのチャネル層は、ゲート電極に印加される電圧によってキャリアの移動が制御されるチャネル領域を有する。チャネル層の材料としては、アモルファスシリコン等の種々の半導体材料が検討されている。

近年、透明アモルファス酸化物半導体（ＴＡＯＳ：Ｔｒａｎｓｐａｒｅｎｔ Ａｍｏｒｐｈｏｕｓ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）をチャネル層に用いた酸化物半導体ＴＦＴの開発が進められている。例えば、インジウム（Ｉｎ）、ガリウム（Ｇａ）及び亜鉛（Ｚｎ）の金属酸化物（ＩＧＺＯ）からなるＴＡＯＳをチャネル層に用いた酸化物半導体ＴＦＴが実用化されている。

しかし、ＩＧＺＯではキャリア移動度が１０ｃｍ^２／Ｖｓまでしか見込めないため、近年、さらに高いキャリア移動度を有するＴＡＯＳ材料が検討されている（特許文献１）。

特開２０１０−２５１６０４号公報

キャリア移動度が高いＴＡＯＳ材料として、酸窒化亜鉛（ＺｎＯＮ）が提案されている。ＺｎＯＮをチャネル層に用いた薄膜トランジスタでは、ＺｎＯＮのキャリア移動度が高いことにより、大きなオン電流が得られる。これにより、薄膜トランジスタの素子サイズを小さくしても十分なオン電流を得ることができるため、表示装置の画素を高精細化することができる。

ＺｎＯＮをチャネル層に用いる薄膜トランジスタの製造において、ＺｎＯＮ膜をパターニングする場合に、シュウ酸系のエッチャントによってウェットエッチングを行う方法を採用することができる。しかしながら、当該ウェットエッチングのエッチングレートが１０００ｎｍ／ｍｉｎ程度と非常に大きいため、エッチャントがＺｎＯＮ層全体になじむ前に、ＺｎＯＮ層の一部が除去されることがあり得る。そのため、当該ウェットエッチングによって、所望の形状にパターニングを行うことが困難である。また、多数の薄膜トランジスタが形成された基板を量産する場合に、ＺｎＯＮ層の加工ばらつきが発生し、同一基板内及び基板間の薄膜トランジスタ特性が不均一となることがあり得る。すなわち、チャネルとしてＺｎＯＮ層を用いる薄膜トランジスタであって、所望の特性を有する薄膜トランジスタを安定的に製造することが困難である。

本開示は、チャネルとしてＺｎＯＮ層を用いる薄膜トランジスタであって、所望の特性を有する薄膜トランジスタを提供することを目的とする。

上記目的を達成するための薄膜トランジスタの一態様は、ゲート電極と、チャネルとして用いられる第１の酸化物半導体層と、前記第１の酸化物半導体層上に配置される第２の酸化物半導体層と、前記ゲート電極と前記第１の酸化物半導体層との間に配置されるゲート絶縁層とを備え、前記第１の酸化物半導体層及び前記第２の酸化物半導体層は、主成分として酸窒化亜鉛を含み、前記第２の酸化物半導体層は、前記第１の酸化物半導体層より、シュウ酸系のエッチャントによるエッチングレートが小さい。

また、上記目的を達成するための薄膜トランジスタの製造方法の一態様は、ゲート電極と、チャネルとして用いられる第１の酸化物半導体層と、第２の酸化物半導体層と、前記ゲート電極と前記第１の酸化物半導体層との間に配置されるゲート絶縁層とを備える薄膜トランジスタの製造方法であって、前記第１の酸化物半導体層及び前記第２の酸化物半導体層は、主成分として酸窒化亜鉛を含み、前記製造方法は、第１の酸化物半導体膜を成膜する第１の成膜工程と、前記第１の酸化物半導体膜上に第２の酸化物半導体膜を成膜する第２の成膜工程と、ウェットエッチングによって前記第１の酸化物半導体膜及び前記第２の酸化物半導体膜を一括してパターニングすることにより、前記第１の酸化物半導体層及び前記第２の酸化物半導体層をそれぞれ形成するエッチング工程とを含み、前記第２の酸化物半導体膜は、前記第１の酸化物半導体膜より、前記ウェットエッチングによるエッチングレートが小さい。

チャネルとしてＺｎＯＮ層を用いる薄膜トランジスタであって、所望の特性を有する薄膜トランジスタを実現できる。

図１は、実施の形態１に係る薄膜トランジスタの断面図である。 図２Ａは、実施の形態１に係る薄膜トランジスタの製造方法における各工程を示す断面図である。 図２Ｂは、実施の形態１に係る薄膜トランジスタの製造方法における各工程を示す断面図である。 図２Ｃは、実施の形態１に係る薄膜トランジスタの製造方法における各工程を示す断面図である。 図３は、実施の形態１に係る酸化物半導体部を成膜するための真空チャンバー内の概要を示す断面図である。 図４は、実施の形態１に係る各酸化物半導体層のＸＲＤ（Ｘ−Ｒａｙ Ｄｉｆｆｒａｃｔｉｏｎ）による測定結果を示すグラフである。 図５は、実施の形態１に係る薄膜トランジスタの酸化物半導体部におけるキャリアパスを示す断面図である。 図６は、実施の形態１に係る薄膜トランジスタの断面の走査型電子顕微鏡像例である。 図７は、酸化物半導体部をエッチングする際に起こる現象を説明するための模式図である。 図８は、実施の形態２に係る薄膜トランジスタの断面図である。 図９Ａは、実施の形態２に係る薄膜トランジスタの製造方法における各工程を示す断面図である。 図９Ｂは、実施の形態２に係る薄膜トランジスタの製造方法における各工程を示す断面図である。 図９Ｃは、実施の形態２に係る薄膜トランジスタの製造方法における各工程を示す断面図である。 図１０は、実施の形態２に係る酸化物半導体部の断面の走査型電子顕微鏡像例である。 図１１は、実施の形態２に係る薄膜トランジスタの酸化物半導体部におけるキャリアパスを示す断面図である。 図１２は、実施の形態に係る有機ＥＬ表示装置の一部切り欠き斜視図である。 図１３は、実施の形態に係る有機ＥＬ表示装置における画素回路の一例の構成を示す電気回路図である。

以下、本開示の実施の形態について、図面を用いて説明する。なお、以下に説明する実施の形態は、いずれも本開示の好ましい一具体例を示すものである。したがって、以下の実施の形態で示される、数値、形状、材料、構成要素、構成要素の配置位置及び接続形態、工程（ステップ）、工程の順序等は、一例であって本開示を限定する主旨ではない。よって、以下の実施の形態における構成要素のうち、本開示の最上位概念を示す独立請求項に記載されていない構成要素については、任意の構成要素として説明される。

なお、各図は、模式図であり、必ずしも厳密に図示されたものではない。また、各図において、実質的に同一の構成に対しては同一の符号を付しており、重複する説明は省略又は簡略化する。

また、本明細書において、「上方」及び「下方」という用語は、絶対的な空間認識における上方向（鉛直上方）及び下方向（鉛直下方）を指すものではなく、積層構成における積層順を基に相対的な位置関係により規定される用語として用いる。また、「上方」及び「下方」という用語は、２つの構成要素が互いに間隔をあけて配置されて２つの構成要素の間に別の構成要素が存在する場合のみならず、２つの構成要素が互いに密着して配置されて２つの構成要素が接する場合にも適用される。

（実施の形態１）
以下、実施の形態１に係る薄膜トランジスタ１及びその製造方法について、図面を用いて説明する。

［１−１．薄膜トランジスタの構成］
まず、本実施の形態に係る薄膜トランジスタ１の構成について、図１を用いて説明する。

図１は、本実施の形態に係る薄膜トランジスタ１の断面図である。

薄膜トランジスタ１は、チャネル層として用いられる酸化物半導体層であって、主成分としてＺｎＯＮを含む酸化物半導体層を備えた酸化物半導体ＴＦＴである。図１に示すように、薄膜トランジスタ１は、基板１０と、ゲート電極２０と、ゲート絶縁層３０と、酸化物半導体部４０と、絶縁層５０と、ソース電極６０Ｓ及びドレイン電極６０Ｄと、保護層７０とを備える。本実施の形態に係る薄膜トランジスタ１は、チャネル保護型でボトムゲート型のＴＦＴであり、トップコンタクト構造が採用されている。

以下、本実施の形態に係る薄膜トランジスタ１の各構成要素について詳述する。

基板１０は、絶縁材料からなる絶縁基板であり、例えば、石英ガラス、無アルカリガラス又は高耐熱性ガラス等のガラス材料で構成されるガラス基板である。

なお、基板１０は、ガラス基板に限らず、ポリエチレン、ポリプロピレン、ポリイミド等の樹脂材料からなる樹脂基板等であってもよい。また、基板１０は、リジッド基板ではなく、フレキシブルガラス基板又はフレキシブル樹脂基板等のシート状又はフィルム状の可撓性を有するフレキシブル基板であってもよい。フレキシブル樹脂基板としては、例えば、ポリイミドやポリエチレンテレフタレート、ポリエチレンナフタレート等のフィルム材料の単層又は積層で構成された基板を用いることができる。なお、基板１０の表面にアンダーコート層を形成してもよい。

ゲート電極２０は、金属等の導電性材料又はその合金等からなる導電膜の単層構造又は多層構造の電極であり、基板１０の上方に所定形状で形成される。ゲート電極２０の膜厚は、例えば、２０ｎｍ〜５００ｎｍである。

ゲート電極２０の材料としては、例えば、モリブデン、アルミニウム、銅、タングステン、チタン、マンガン、クロム、タンタル、ニオブ、銀、金、プラチナ、パラジウム、インジウム、ニッケル、ネオジム等の金属、又は、これらの中から選ばれる金属の合金（モリブデンタングステン等）が用いられる。

なお、ゲート電極２０の材料は、これらに限るものではなく、酸化インジウムスズ（ＩＴＯ）、アルミニウムドープ酸化亜鉛（ＡＺＯ）、ガリウムドープ酸化亜鉛（ＧＺＯ）等の導電性金属酸化物、又は、ポリチオフェンやポリアセチレン等の導電性高分子材料等を用いることもできる。

ゲート絶縁層３０は、ゲート電極２０と酸化物半導体部４０との間に配置される。本実施の形態において、ゲート絶縁層３０は、ゲート電極２０の上方に配置される。例えば、ゲート絶縁層３０は、ゲート電極２０が形成された基板１０上の全面にゲート電極２０を覆うように成膜される。ゲート絶縁層３０の膜厚は、例えば、５０ｎｍ〜５００ｎｍである。

ゲート絶縁層３０は、電気絶縁性を有する材料から構成され、一例として、シリコン酸化膜、窒化シリコン膜、シリコン酸窒化膜、酸化アルミニウム膜、酸化タンタル膜又は酸化ハフニウム膜等の単層膜、あるいは、これらの膜を複数積層した積層膜である。

酸化物半導体部４０は、ゲート電極２０の上方において、ゲート絶縁層３０上に所定形状で形成される。例えば、酸化物半導体部４０は、ゲート絶縁層３０上に島状に形成される。本実施の形態において、酸化物半導体部４０は、薄膜トランジスタ１のチャネル層である。つまり、酸化物半導体部４０は、ゲート絶縁層３０を挟んでゲート電極２０と対向するチャネル領域を含む半導体層である。また、酸化物半導体部４０は、図１に示すように、第１の酸化物半導体層４１と、第１の酸化物半導体層４１上に配置される第２の酸化物半導体層４２とを備える。酸化物半導体部４０の全体の膜厚は、例えば、３０ｎｍ〜２００ｎｍである。また、第１の酸化物半導体層４１及び第２の酸化物半導体層４２の膜厚は、例えば、それぞれ、１０ｎｍ〜５０ｎｍ及び２０ｎｍ〜１９０ｎｍであり、第１の酸化物半導体層４１の膜厚は、第２の酸化物半導体層４２の膜厚より小さい。

酸化物半導体部４０の第１の酸化物半導体層４１及び第２の酸化物半導体層４２は、ともにＺｎＯＮを主成分として含む層である。ここで、第２の酸化物半導体層４２は、第１の酸化物半導体層４１より、シュウ酸系のエッチャントによるエッチングレートが小さい。例えば、第１の酸化物半導体層４１のエッチングレートは、４００ｎｍ／ｍｉｎより大きく、第２の酸化物半導体層４２のエッチングレートは、３０ｎｍ／ｍｉｎ以上、４００ｎｍ／ｍｉｎ以下である。このようなエッチングレートの違いは、第１の酸化物半導体層４１と第２の酸化物半導体層４２との結晶性の相違に起因する。すなわち、第１の酸化物半導体層４１は、アモルファス状態のＺｎＯＮ層であり、第２の酸化物半導体層４２は、アモルファス状態のＺｎＯＮ層にＺｎＯ（酸化亜鉛）の結晶相が混在している、言わば、結晶ライクなＺｎＯＮ層である。また、この場合、第２の酸化物半導体層４２は、第１の酸化物半導体層４１より、バンドギャップが大きくなる。例えば、第１の酸化物半導体層４１のバンドギャップは、０．７ｅＶより大きく、０．９ｅＶ以下であり、第２の酸化物半導体層４２のバンドギャップは、０．９ｅＶより大きく、３．４ｅＶ未満である。また、酸化物半導体部４０を所望の形状に加工するためには、第２の酸化物半導体層４２のシュウ酸系のエッチャントによるエッチングレートは小さい方が好ましい。すなわち、第２の酸化物半導体層４２のバンドギャップはより大きい方が好ましい。一方、第２の酸化物半導体層４２のバンドギャップが大き過ぎる場合には、第２の酸化物半導体層４２のキャリア移動度が小さくなるため、キャリア移動度の観点からは、バンドギャップは小さい方が好ましい。これらの事項を考慮すると、第２の酸化物半導体層４２のバンドギャップは、１．１ｅＶ以上、１．８ｅＶ以下であることが好ましい。

なお、ＺｎＯＮはその結晶性によってバルク抵抗が変化する。例えば、第１の酸化物半導体層４１のようなアモルファス状のＺｎＯＮのバルク抵抗は１×１０^４［Ωｃｍ］以下である。また、第２の酸化物半導体層４２のような結晶ライクなＺｎＯＮのバルク抵抗は１×１０^５［Ωｃｍ］より大きい。

絶縁層５０は、酸化物半導体部４０上に配置される。具体的には、絶縁層５０は、酸化物半導体部４０を覆うようにゲート絶縁層３０上に成膜される。絶縁層５０の膜厚は、例えば、５０ｎｍ〜５００ｎｍである。

本実施の形態において、絶縁層５０は、酸化物半導体部４０のチャネル領域を保護する保護膜（チャネル保護層）として機能する。具体的には、絶縁層５０は、酸化物半導体部４０の上方に形成されるソース電極６０Ｓ及びドレイン電極６０Ｄをエッチングによってパターニングする際に、酸化物半導体部４０がエッチングされることを防止するエッチストッパ層として機能する。これにより、ボトムゲート型ＴＦＴにおいて、酸化物半導体部４０のバックチャネル側のプロセスダメージを低減することができる。また、本実施の形態において、絶縁層５０は、基板１０上の全面に形成された層間絶縁層である。

絶縁層５０は、電気絶縁性を有する材料から構成される。例えば、絶縁層５０は、シリコン酸化膜、シリコン窒化膜、シリコン酸窒化膜又は酸化アルミニウム膜等の単層膜、あるいは、これらの積層膜から構成される。

シリコン酸化膜は、シリコン窒化膜と比べて成膜時における水素の発生が少ない。したがって、絶縁層５０としてシリコン酸化膜を用いることによって、水素還元による酸化物半導体部４０の性能劣化を抑制できる。さらに、絶縁層５０として酸化アルミニウム膜を形成することによって、上層で発生する水素や酸素を酸化アルミニウム膜によってブロックすることができる。これらのことから、絶縁層５０としては、例えば、シリコン酸化膜、酸化アルミニウム膜及びシリコン酸化膜の３層構造の積層膜を用いるとよい。

なお、絶縁層５０の材料としては、上記のような無機物に限るものではなく、有機物を主成分とする材料を用いてもよい。

また、絶縁層５０には、当該絶縁層５０の一部を貫通するように開口部（コンタクトホール）が形成されている。この絶縁層５０の開口部を介して、酸化物半導体部４０とソース電極６０Ｓ及びドレイン電極６０Ｄとが接続されている。

ソース電極６０Ｓ及びドレイン電極６０Ｄは、絶縁層５０の上方に少なくとも一部が位置し、かつ、酸化物半導体部４０の第２の酸化物半導体層４２と接続されるように所定形状で形成される。具体的には、ソース電極６０Ｓ及びドレイン電極６０Ｄは、絶縁層５０上においては基板１０に水平な方向（基板水平方向）に離間して互いに対向して配置されており、かつ、絶縁層５０に形成された開口部を介して酸化物半導体部４０の第２の酸化物半導体層４２に接続されている。絶縁層５０上におけるソース電極６０Ｓ及びドレイン電極６０Ｄの膜厚は、例えば、２０ｎｍ〜５００ｎｍである。

ソース電極６０Ｓ及びドレイン電極６０Ｄは、導電性材料又はその合金等からなる導電膜の単層構造又は多層構造の電極である。ソース電極６０Ｓ及びドレイン電極６０Ｄの材料には、例えば、アルミニウム、タンタル、モリブデン、タングステン、銀、銅、チタン又はクロム等が用いられる。一例として、ソース電極６０Ｓ及びドレイン電極６０Ｄは、モリブデンタングステン膜（ＭｏＷ膜）で形成される単層構造の電極である。

保護層７０は、ソース電極６０Ｓ及びドレイン電極６０Ｄ上に配置される絶縁膜である。具体的には、保護層７０は、ソース電極６０Ｓ及びドレイン電極６０Ｄを覆うように絶縁層５０上に成膜される。保護層７０の膜厚は、例えば、５０ｎｍ〜５００ｎｍである。

保護層７０は、電気絶縁性を有する材料から構成され、一例として、シリコン酸化膜、シリコン窒化膜、シリコン酸窒化膜又は酸化アルミニウム膜等の単層膜、あるいは、これらの積層膜である。

［１−２．薄膜トランジスタの製造方法］
次に、本実施の形態に係る薄膜トランジスタ１の製造方法について、図２Ａ〜２Ｃを用いて説明する。

図２Ａ〜２Ｃは、本実施の形態に係る薄膜トランジスタ１の製造方法における各工程を示す断面図である。

まず、図２Ａの断面図（ａ）に示すように基板１０を準備し、基板１０の上方に所定形状のゲート電極２０を形成する。例えば、基板１０上に金属膜をスパッタ法によって成膜し、フォトリソグラフィ法及びウェットエッチング法を用いて金属膜を加工することにより、所定形状のゲート電極２０を形成する。なお、ゲート電極２０を形成する前に、基板１０の表面にシリコン酸化膜等のアンダーコート層を形成してもよい。

次に、図２Ａの断面図（ｂ）に示すように、ゲート電極２０上にゲート絶縁層３０を形成する。本実施の形態では、ゲート電極２０を覆うように基板１０上の全面にゲート絶縁層３０を成膜する。なお、基板１０の表面にアンダーコート層が形成されている場合には、アンダーコート層上にゲート絶縁層３０を成膜する。

ゲート絶縁層３０は、例えば、シリコン酸化膜である。この場合、シランガス（ＳｉＨ_４）及び亜酸化窒素ガス（Ｎ_２Ｏ）を導入ガスに用いて、プラズマＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法によってシリコン酸化膜を成膜することができる。なお、亜酸化窒素ガスの希釈ガスとしてアルゴン（Ａｒ）を添加してもよい。これにより効率的にガスが分解され、良質なシリコン酸化膜が形成され、かつ、亜酸化窒素ガスの使用量を抑えることができる。

ゲート絶縁層３０は、単層膜でもよいが、積層膜としてもよい。例えば、ゲート絶縁層３０として、シリコン窒化膜とシリコン酸化膜とを順に成膜した積層膜を用いることができる。シリコン窒化膜は、例えば、シランガス（ＳｉＨ_４）、アンモニアガス（ＮＨ_３）及び窒素ガス（Ｎ_２）を導入ガスに用いて、プラズマＣＶＤ法によって成膜することができる。

次に、図２Ａの断面図（ｃ）に示すように、ゲート絶縁層３０の表面を、窒素元素を含むガスを用いたプラズマ３００に曝すことによって、ゲート絶縁層３０の表面に窒素原子を付着させる。これにより、ゲート絶縁層３０上にＺｎＯＮ膜を成膜する際に、ＺｎＯＮ膜の結晶化を抑制することができる。本実施の形態では、ゲート絶縁層３０を形成した後、後述する第１の酸化物半導体膜４１ａを成膜する前に、当該プラズマ処理を行う。

具体的には、当該プラズマ処理は、ゲート絶縁層３０の成膜に連続して行われる。つまり、プラズマＣＶＤ装置を用いてゲート絶縁層３０を成膜した後、チャンバー内の真空を破ることなく、当該プラズマ処理を行う。これにより、不純物が混入する可能性を低減することができる。

窒素元素を含むガスは、窒素ガス（Ｎ_２）又は亜酸化窒素ガス（Ｎ_２Ｏ）である。つまり、窒素元素を含むガスの雰囲気下でプラズマ処理を行うことで、ゲート絶縁層３０の表面に窒素原子を付着させる。

以下、具体的なプラズマ処理の条件について説明する。

プロセス圧力は、例えば、５０Ｐａ〜２００Ｐａであり、好ましくは、１００Ｐａ〜１５０Ｐａである。プロセス距離は、５００ｍｉｌｓ〜１０００ｍｉｌｓであり、好ましくは、６００ｍｉｌｓ〜８００ｍｉｌｓである。パワー密度は、０．１Ｗ／ｃｍ^２〜０．２Ｗ／ｃｍ^２である。

プロセス時間は、１０秒〜３００秒であり、好ましくは、３０秒〜６０秒である。窒素ガス又は亜酸化窒素ガスの規格化流量は、０．３ｓｃｃｍ／ｃｍ^２〜１．０ｓｃｃｍ／ｃｍ^２である。

このとき、プラズマ処理の基板温度は、ゲート絶縁層３０の成膜温度と同じであることが好ましい。これにより、ゲート絶縁層３０の成膜、及び、プラズマ処理を同一のチャンバー内で連続して行うことができる。また、基板温度が同じであるから、基板温度の変更に要する時間も必要ないので、プロセス時間を短くすることができ、生産性を高めることができる。

次に、図２Ａの断面図（ｄ）に示すように、基板１０の上方に第１の酸化物半導体膜４１ａを成膜する。具体的には、ゲート絶縁層３０上に、ＺｎＯＮを主成分として含む酸化物半導体から構成される第１の酸化物半導体膜４１ａ（ＺｎＯＮ膜）をスパッタリングによって成膜する。

より具体的には、スパッタリングターゲットとして、亜鉛（Ｚｎ、純度：９９．９９％以上）を用いて、真空チャンバー内に不活性ガスとしてアルゴン（Ａｒ）ガスを流入するとともに反応性ガスとして窒素（Ｎ_２）、酸素（Ｏ_２）を含むガスを流入する。なお、反応性ガスに亜酸化窒素（Ｎ_２Ｏ）がふくまれてもよい。そして、パワー密度が０．１５Ｗ／ｃｍ^２〜０．２５Ｗ／ｃｍ^２となるように、電圧をターゲット材に印加する。これにより、ゲート絶縁層３０上にＺｎＯＮ膜からなる第１の酸化物半導体膜４１ａを成膜することができる。ここで、パワー密度が小さい方がＺｎＯＮの結晶性が結晶ライクになり、バンドギャップが大きくなる傾向がある。なお、スパッタリングターゲットは、純粋な亜鉛に限られない。例えば、スパッタリングターゲットは、１％以下のアルミニウム（Ａｌ）又は錫（Ｓｎ）を含む亜鉛でもよい。

また、反応性ガスとして酸素ガス（Ｏ_２）及び窒素ガス（Ｎ_２）を用いる場合、成膜時における酸素ガス及び窒素ガスの流量の和に対する酸素ガスの流量の比が、１％〜３％となるように調整される。当該酸素ガスの流量の比と上記パワー密度とを調整することによって、第１の酸化物半導体膜４１ａ（ＺｎＯＮ膜）の窒素濃度、結晶性、バンドギャップ、バルク抵抗等を変更することができる。例えば、上記流量の比が大きい方がＺｎＯＮの結晶性が結晶ライクになり、バンドギャップが大きくなる傾向がある。また、基板温度は、例えば、室温に設定すればよい。また、成膜圧力は、０．２Ｐａ〜１．０Ｐａに設定すればよい。例えば、真空チャンバー内の成膜圧力を０．６Ｐａ程度に維持し、上記酸素ガスの流量の比が２％となるように酸素ガス及び窒素ガスを真空チャンバー内に流入させ、パワー密度が０．２Ｗ／ｃｍ^２となるように電圧をターゲット在に印加することにより、アモルファス状態のＺｎＯＮから構成される第１の酸化物半導体膜４１ａを成膜することができる。

次に、図２Ｂの断面図（ｅ）に示すように、基板１０の上方に第２の酸化物半導体膜４２ａを成膜する。具体的には、第１の酸化物半導体膜４１ａ上に、ＺｎＯＮを主成分として含む酸化物半導体から構成される第２の酸化物半導体膜４２ａ（ＺｎＯＮ膜）をスパッタリングによって成膜する。

より具体的には、スパッタリングターゲット及び真空チャンバー内に流入するガスの種類として、上述の第１の酸化物半導体膜４１ａの場合と同様のものを用いる。そして、パワー密度が０．０５Ｗ／ｃｍ^２〜０．１５Ｗ／ｃｍ^２となるように、電圧をターゲット材に印加する。これにより、第１の酸化物半導体膜４１ａ上にＺｎＯＮ膜からなる第２の酸化物半導体膜４２ａを成膜することができる。

また、反応性ガスとして酸素（Ｏ_２）及び窒素（Ｎ_２）を用いる場合、成膜時における酸素ガス及び窒素ガスの流量の和に対する酸素ガスの流量の比が、１％〜２０％となるように調整される。この流量の比を調整することによって、第２の酸化物半導体膜４２ａ（ＺｎＯＮ膜）の窒素濃度、結晶性、バンドギャップ等を変更することができる。また、基板温度は、例えば、室温に設定すればよい。また、成膜圧力は、０．２Ｐａ〜１．０Ｐａに設定すればよい。例えば、成膜圧力を０．６Ｐａ程度に維持し、上記酸素ガスの流量の比が５％となるように酸素ガス及び窒素ガスを真空チャンバー内に流入させ、パワー密度が０．０７Ｗ／ｃｍ^２となるように電圧をターゲット在に印加することにより、結晶ライクなＺｎＯＮから構成される第２の酸化物半導体膜４２ａを成膜することができる。

なお、本実施の形態では、上述の第１の酸化物半導体膜４１ａ及び第２の酸化物半導体膜４２ａの成膜において、さらに、膜質を向上するための手段を用いているが、当該手段については、後述する。

次に、図２Ｂの断面図（ｆ）に示すように、フォトリソグラフィ法を用いて、第２の酸化物半導体膜４２ａ上にレジスト８０を形成する。本実施の形態では、レジスト８０をゲート電極２０に対向する位置を含む領域に島状に形成する。

次に、図２Ｂの断面図（ｇ）に示すように、第１の酸化物半導体膜４１ａ及び第２の酸化物半導体膜４２ａのうち、レジスト８０で覆われていない部分をウェットエッチングによって除去する。これにより、ゲート電極２０に対向する位置を含む島状の第１の酸化物半導体層４１及び第２の酸化物半導体層４２を形成することができる。ここで、ウェットエッチングにおいて用いるエッチャントとしては、シュウ酸系のエッチャントが用いられる。エッチング時の温度は４０℃でよい。

なお、当該エッチャントに対する第１の酸化物半導体膜４１ａのエッチングレートは１０００ｎｍ／ｍｉｎ程度と非常に大きい。そのため、第１の酸化物半導体膜４１ａだけをエッチングする場合には、エッチャントが酸化物半導体部４０層全体になじむ前に（例えば、２０秒程度以内に）、第１の酸化物半導体膜４１ａの一部が除去されることがあり得る。しかしながら、本実施の形態では、第１の酸化物半導体膜４１ａ上に、シュウ酸系のエッチャントに対するエッチングレートが比較的小さい第２の酸化物半導体膜４２ａが設けられている。これにより、エッチャントが第２の酸化物半導体膜４２ａ全体になじむ前に、第２の酸化物半導体膜４２ａ及びそれに覆われた第１の酸化物半導体膜４１ａが除去されることが抑制される。したがって、第１の酸化物半導体膜４１ａ及び第２の酸化物半導体膜４２ａをレジスト８０の形状に即した所望の形状に加工することができる。また、本実施の形態では、第２の酸化物半導体膜４２ａの膜厚が、第１の酸化物半導体膜４１ａの膜厚より大きくなるように成膜される。これにより、薄膜トランジスタ１の第１の酸化物半導体膜４１ａ及び第２の酸化物半導体膜４２ａを同時に、シュウ酸系のエッチャントを用いてエッチングする場合に、膜厚の大きい第２の酸化物半導体膜４２ａのエッチングレートが支配的となる。

次に、図２Ｂの断面図（ｈ）に示すように、アルカリ溶液等の剥離液によってレジスト８０を除去する。

次に、図２Ｃの断面図（ｉ）に示すように、酸化物半導体部４０上に絶縁層５０を形成する。本実施の形態では、酸化物半導体部４０を覆うようにしてゲート絶縁層３０上の全面に絶縁層５０を成膜する。

絶縁層５０は、例えば、シリコン酸化膜である。この場合、シランガス（ＳｉＨ_４）及び亜酸化窒素ガス（Ｎ_２Ｏ）を導入ガスに用いて、プラズマＣＶＤ法によってシリコン酸化膜を成膜することができる。

次に、図２Ｃの断面図（ｊ）に示すように、酸化物半導体部４０の第２の酸化物半導体層４２の一部を露出させるように、絶縁層５０にコンタクトホールを形成する。具体的には、フォトリソグラフィ法及びエッチング法によって絶縁層５０の一部をエッチング除去することによって、第２の酸化物半導体層４２のソースコンタクト領域及びドレインコンタクト領域となる領域上にコンタクトホール（開口部）を形成する。

例えば、絶縁層５０がシリコン酸化膜である場合、反応性イオンエッチング（ＲＩＥ）法によるドライエッチング法によってシリコン酸化膜にコンタクトホールを形成することができる。この場合、エッチングガスとしては、例えば、四フッ化炭素（ＣＦ_４）及び酸素ガス（Ｏ_２）を用いることができる。

次に、図２Ｃの断面図（ｋ）に示すように、酸化物半導体部４０の第２の酸化物半導体層４２に接続されたソース電極６０Ｓ及びドレイン電極６０Ｄを形成する。例えば、絶縁層５０に形成したコンタクトホールを埋めるようにして、絶縁層５０上に所定形状のソース電極６０Ｓ及びドレイン電極６０Ｄを形成する。

本実施の形態では、ソース電極６０Ｓ及びドレイン電極６０Ｄとして、ＭｏＷ膜の単層構造の電極を形成する。この場合、まず、絶縁層５０のコンタクトホールを埋めるようにして絶縁層５０上に、ＭｏＷ膜をスパッタリング法によって成膜する。その後、フォトリソグラフィ法及びウェットエッチング法によって、ＭｏＷ膜をパターニングする。これにより、所定形状のソース電極６０Ｓ及びドレイン電極６０Ｄを形成することができる。

なお、ＭｏＷ膜のエッチング液としては、例えば、過酸化水素水（Ｈ_２Ｏ_２）及び有機酸を混合した薬液を用いることができる。

次に図２Ｃの断面図（ｍ）に示すように、ソース電極６０Ｓ及びドレイン電極６０Ｄの上に保護層７０を形成する。本実施の形態では、ソース電極６０Ｓ及びドレイン電極６０Ｄを覆うようにして絶縁層５０上の全面に保護層７０を成膜する。

保護層７０は、例えば、シリコン酸化膜である。この場合、シランガス（ＳｉＨ_４）及び亜酸化窒素ガス（Ｎ_２Ｏ）を導入ガスに用いて、プラズマＣＶＤ法によってシリコン酸化膜を成膜することができる。

以上のようにして、図１に示す構成の薄膜トランジスタ１を製造することができる。

［１−３．酸化物半導体膜の膜質向上手段］
上述したとおり、本実施の形態では、第１の酸化物半導体膜４１ａ及び第２の酸化物半導体膜４２ａが成膜されるが、これらの膜質を向上させるために、以下の三つの手段が用いられる。

［１−３−１．マスクに対するプリスパッタ］
膜質向上のための手段として、まず、マスクに対するプリスパッタについて、図３を用いて説明する。

図３は、本実施の形態に係る酸化物半導体部４０を成膜するための真空チャンバー内の概要を示す断面図である。

図３に示すように、真空チャンバー２００内には、基板１０以外に、基板１０を支持するステージ２４０、ターゲット２１０、マスク２２０などが備えられる。ここで、マスク２２０は、スパッタリング時に酸化物半導体が真空チャンバー２００の内面などに付着することを軽減するための部材であって、基板１０の周囲に設けられる。マスク２２０は、例えば、ステンレスなどで構成される。ここで、スパッタリングによってマスク２２０に付着した酸化物半導体が、マスク２２０から剥がれ落ちる場合がある。マスク２２０から剥がれ落ちた酸化物半導体粒子が基板１０上に付着すると、基板１０上の薄膜トランジスタ１の品質劣化を引き起こす。そこで、本実施の形態では、マスク２２０から酸化物半導体が剥がれることを抑制するために、マスク２２０の表面に亜鉛膜２３０をスパッタリングによって予め形成しておく（すなわち、プリスパッタしておく）。これにより、ＺｎＯＮから構成される酸化物半導体が亜鉛膜２３０に安定的に付着し、剥がれにくくなる。また、酸化物半導体が剥がれることをより軽減するために、マスク２２０の表面に微小な凹凸を設けてもよい。なお、亜鉛膜２３０は、スパッタリング以外の公知の成膜方法によって形成してもよい。

［１−３−２．基板温度の安定化］
次に、成膜時の基板１０の温度の安定化制御について、図３を用いて説明する。

スパッタリングによって酸化物半導体膜を成膜する際に、真空チャンバー２００内が加熱され、基板１０の温度も上昇する。これにより、酸化物半導体膜の膜質が変化する。特に、本実施の形態では、第１の酸化物半導体膜４１ａとしてキャリア移動度が高いアモルファス状態のＺｎＯＮ膜を成膜するが、基板１０の温度が上昇することによってＺｎＯＮ膜の一部が結晶化し、アモルファス状態のＺｎＯＮを得られない場合がある。そのため、本実施の形態では、基板１０の温度を安定化させるように制御が行われる。基板１０の温度を安定化させるために、主に、基板１０を支持するステージ２４０（図３参照）の温度を制御する。ステージ２４０の温度を制御するための態様としては、例えば、ステージ２４０内に温度制御用の配管を設けて、温度センサの出力に基づいて、温度制御された液体又は気体を当該配管内に循環させてもよい。又は、ステージ２４０にペルチェ素子を設けて温度制御してもよい。さらに、真空チャンバー２００及び真空チャンバー２００内のステージ２４０以外の構成要素の温度を制御してもよい。

［１−３−３．成膜位置毎のガス流量制御］
次に、成膜時の成膜位置（基板１０上の位置）毎のガス流量を制御する手段について説明する。

基板１０上に、均一な膜質の酸化物半導体膜を成膜するためには、基板１０上のガス流量を均一にする必要がある。しかしながら、特に基板１０の寸法が大きい場合には、基板１０上のガス流量が不均一になりやすい。そこで、本実施の形態では、真空チャンバー２００にガス導入口（図示せず）を複数設けて、各ガス導入口から真空チャンバー２００内に流入するガス流量を制御することによって、成膜位置（基板１０上の位置）毎のガス流量を均一化する。例えば、ガス導入口は、ガス種毎に四か所以上あればよい。ガス導入口を四か所設ける場合には、基板１０の四隅からガスを流入させて、各ガス導入口からのガス流量を制御することによって、成膜位置毎のガス流量を均一化できる。これにより、成膜位置毎の膜質を均一化できる。なお、ガス導入口の個数及び位置は、真空チャンバー２００及び基板１０の形状、寸法などに応じて、ガス種毎に適宜選択してよい。

［１−４．薄膜トランジスタの特性］
次に、本実施の形態に係る薄膜トランジスタ１の特性について図面を用いて説明する。

まず、本実施の形態に係る薄膜トランジスタ１の各酸化物半導体層の結晶性について、図４を用いて説明する。

図４は、本実施の形態に係る各酸化物半導体層のＸＲＤ（Ｘ−Ｒａｙ Ｄｉｆｆｒａｃｔｉｏｎ）による測定結果を示すグラフである。図４のグラフ（ａ）及びグラフ（ｂ）が第１の酸化物半導体層４１、及び、第２の酸化物半導体層４２の測定結果をそれぞれ示す。また、図４において、点線によって、ＺｎＯ結晶相の回折ピークを示し、点線付近に記された数字は、ＺｎＯ結晶の結晶格子面を示す。

図４のグラフ（ａ）に示すように、第１の酸化物半導体層４１の測定結果においては、ＺｎＯ結晶相を示すピークが見られない。したがって、第１の酸化物半導体層４１は、アモルファス状態のＺｎＯＮから構成されると認められる。

また、図４のグラフ（ｂ）に示すように、第２の酸化物半導体層４２の測定結果においては、複数のピークが確認される。したがって、第２の酸化物半導体層４２は、ＺｎＯの結晶相が混在しているＺｎＯＮから構成されると認められる。

以上に述べたような各酸化物半導体層を備える薄膜トランジスタ１のキャリアパスについて図５を用いて説明する。

図５は、本実施の形態に係る薄膜トランジスタ１の酸化物半導体部４０におけるキャリアパスを示す断面図である。図５において、点線によってキャリアパス３０１が示されている。

また、図５に示すように、ソース電極６０Ｓ及びドレイン電極６０Ｄは、バンドギャップの大きい第２の酸化物半導体層４２に接続される。そのため、ソース電極６０Ｓ及びドレイン電極６０Ｄと第２の酸化物半導体層４２とが接続される部分がキャリアパスの一部を構成する。ここで、ゲート電極２０は、ゲート絶縁層３０を挟んで第１の酸化物半導体層４１と対向する。これにより、第１の酸化物半導体層４１にチャネルが形成されるため、キャリアパスは、ソース電極６０Ｓ及びドレイン電極６０Ｄ付近を除いて、大部分が第１の酸化物半導体層４１内に形成される。

したがって、本実施の形態に係る薄膜トランジスタ１では、そのキャリアパスの大部分が、バンドギャップが小さくキャリア移動度が高い第１の酸化物半導体層４１内に形成されるため、大きいオン電流が得られる。

［１−５．効果など］
以上のように、本実施の形態に係る薄膜トランジスタ１は、ゲート電極２０と、チャネルとして用いられる第１の酸化物半導体層４１と、第１の酸化物半導体層４１上に配置される第２の酸化物半導体層４２と、ゲート電極２０と第１の酸化物半導体層４１との間に配置されるゲート絶縁層３０とを備える。ここで、第１の酸化物半導体層４１及び第２の酸化物半導体層４２は、主成分としてＺｎＯＮ（酸窒化亜鉛）を含み、第２の酸化物半導体層４２は、第１の酸化物半導体層４１より、シュウ酸系のエッチャントによるエッチングレートが小さい。

これにより、薄膜トランジスタ１の第１の酸化物半導体層４１及び第２の酸化物半導体層４２を、第１の酸化物半導体膜４１ａとその上に配置されたエッチングレートが小さい第２の酸化物半導体膜４２ａとを同時に、シュウ酸系のエッチャントを用いてエッチングすることによって形成することができる。この場合、第１の酸化物半導体膜４１ａを、第２の酸化物半導体膜４２ａとほぼ同じエッチングレートでエッチングできるため、第１の酸化物半導体膜４１ａ単体をエッチングする場合より、所望の形状にエッチングし易い。したがって、薄膜トランジスタ１は、第２の酸化物半導体層４２を備えない薄膜トランジスタと比較して、第１の酸化物半導体層４１を所望の形状にパターニングし易い構成を有する。つまり、薄膜トランジスタ１は、チャネルとしてキャリア移動度が高いＺｎＯＮ層を用い、かつ、所望の特性を備えるように製造し易い構成を有する。

また、本実施の形態の薄膜トランジスタ１において、第２の酸化物半導体層４２は、第１の酸化物半導体層４１より、バンドギャップが大きいとも言える。すなわち、主成分としてＺｎＯＮを含む酸化物半導体層のシュウ酸系のエッチャントによるエッチングレートは、バンドギャップの大きさと対応する。

また、本実施の形態の薄膜トランジスタ１において、第１の酸化物半導体層４１のバンドギャップは、０．７ｅＶより大きく、０．９ｅＶ以下であり、第２の酸化物半導体層４２のバンドギャップは、０．９ｅＶより大きく、３．４ｅＶ未満である。

この場合、第１の酸化物半導体層４１はアモルファス状態で、キャリア移動度が高いＺｎＯＮ層であるため、薄膜トランジスタ１において大きいオン電流を得られる。一方、第２の酸化物半導体層４２は、結晶ライクな状態であるため、そのエッチングレートが第１の酸化物半導体層４１より小さい。したがって、上述のとおり、薄膜トランジスタ１は、第１の酸化物半導体層４１を所望の形状にパターニングし易い構成を有する。

また、本実施の形態の薄膜トランジスタ１において、第２の酸化物半導体層４２のバンドギャップは、１．１ｅＶ以上、１．８ｅＶ以下である。

この場合、第２の酸化物半導体層４２のエッチングレートが第１の酸化物半導体層４１より十分小さく、かつ、第２の酸化物半導体層４２におけるキャリア移動度が小さくなり過ぎることを抑制できる。したがって、薄膜トランジスタ１は、第１の酸化物半導体層４１を所望の形状にパターニングし易い構成を有し、かつ、高いオン電流を得ることができる。

また、本実施の形態の薄膜トランジスタ１において、第１の酸化物半導体層４１のシュウ酸系のエッチャントによるエッチングレートは、４００ｎｍ／ｍｉｎより大きく、第２の酸化物半導体層４２のエッチングレートは、３０ｎｍ／ｍｉｎ以上、４００ｎｍ／ｍｉｎ以下である。

これにより、第２の酸化物半導体層４２は、エッチングによって所望の形状に加工できるエッチングレートを有する。したがって、薄膜トランジスタ１は、第１の酸化物半導体層４１及び第２の酸化物半導体層４２をエッチングによって所望の形状にパターニングできる構成を有する。

また、本実施の形態の薄膜トランジスタ１において、第１の酸化物半導体層４１の膜厚は、第２の酸化物半導体層４２の膜厚より小さい。

これにより、薄膜トランジスタ１の第１の酸化物半導体層４１及び第２の酸化物半導体層４２を同時に、シュウ酸系のエッチャントを用いたエッチングによって形成する場合に、膜厚の大きい第２の酸化物半導体層４２のエッチングレートが支配的となる。したがって、薄膜トランジスタ１は、第１の酸化物半導体層４１及び第２の酸化物半導体層４２をエッチングによって所望の形状にパターニングできる構成を有する。

また、本実施の形態の薄膜トランジスタ１の製造方法は、第１の酸化物半導体膜４１ａを成膜する第１の成膜工程と、第１の酸化物半導体膜４１ａ上に第２の酸化物半導体膜４２ａを成膜する第２の成膜工程と、ウェットエッチングによって第１の酸化物半導体膜４１ａ及び第２の酸化物半導体膜４２ａを一括してパターニングすることにより、第１の酸化物半導体層４１及び第２の酸化物半導体層４２をそれぞれ形成するエッチング工程とを含む。ここで、第１の酸化物半導体膜４１ａ及び第２の酸化物半導体膜４２ａは、主成分としてＺｎＯＮを含み、第２の酸化物半導体膜４２ａは、第１の酸化物半導体膜４１ａより、ウェットエッチングによるエッチングレートが小さい。

これにより、薄膜トランジスタ１の第１の酸化物半導体層４１及び第２の酸化物半導体層４２は、第１の酸化物半導体膜４１ａとその上に配置されたエッチングレートが小さい第２の酸化物半導体膜４２ａとを、同時にシュウ酸系のエッチャントによってエッチングすることによって形成される。この場合、第１の酸化物半導体膜４１ａを、第２の酸化物半導体膜４２ａとほぼ同じエッチングレートでエッチングできるため、第１の酸化物半導体膜４１ａ単体をエッチングする場合より、所望の形状にエッチングし易い。したがって、薄膜トランジスタ１の製造方法によって、第１の酸化物半導体層４１を所望の形状にパターニングすることができる。つまり、薄膜トランジスタ１の製造方法によって、チャネルとしてキャリア移動度が高いＺｎＯＮ層を用い、かつ、所望の特性を備える薄膜トランジスタ１を製造することができる。

また、本実施の形態の薄膜トランジスタ１の製造方法において、第１の酸化物半導体膜４１ａのエッチングレートは、４００ｎｍ／ｍｉｎより大きく、第２の酸化物半導体膜４２ａのエッチングレートは、３０ｎｍ／ｍｉｎ以上、４００ｎｍ／ｍｉｎ以下である。

これにより、第２の酸化物半導体膜４２ａは、エッチングによって所望の形状に加工できるエッチングレートを有する。したがって、薄膜トランジスタ１の製造方法においては、第１の酸化物半導体膜４１ａ及び第２の酸化物半導体膜４２ａをエッチングによって所望の形状にパターニングできる。

また、本実施の形態の薄膜トランジスタ１の製造方法において、第１の成膜工程及び第２の成膜工程において、酸素ガス及び窒素ガスを供給しながらスパッタリングを行うことによって成膜し、第２の成膜工程における、酸素ガス及び窒素ガスの流量の和に対する酸素ガスの流量の比は、第１の成膜工程における当該比より大きい。

これにより、第２の酸化物半導体膜４２ａは、第１の酸化物半導体膜４１ａより、窒素濃度が小さくなる。すなわち、第２の酸化物半導体膜４２ａは、第１の酸化物半導体膜４１ａより結晶ライクなＺｎＯＮ膜となる。そのため、第２の酸化物半導体膜４２ａのシュウ酸系のエッチャントによるエッチングレートが、第１の酸化物半導体膜４１ａより小さくなる。

また、本実施の形態の薄膜トランジスタ１の製造方法において、第１の成膜工程において、第１のスパッタリングパワーでスパッタリングを行うことによって成膜し、第２の成膜工程において、第１のスパッタリングパワーより小さい第２のスパッタリングパワーでスパッタリングを行うことによって成膜する。

これにより、第２の酸化物半導体膜４２ａは、第１の酸化物半導体膜４１ａより結晶ライクなＺｎＯＮ膜となる。そのため、第２の酸化物半導体膜４２ａのシュウ酸系のエッチャントによるエッチングレートが、第１の酸化物半導体膜４１ａより小さくなる。

（実施の形態２）
次に、実施の形態２に係る薄膜トランジスタ２及びその製造方法について、図面を用いて説明する。

本実施の形態では、上記実施の形態１に係る薄膜トランジスタ１より好ましい形状に酸化物半導体部を形成することができる薄膜トランジスタ２及びその製造方法を示す。

まず、上記実施の形態１に係る薄膜トランジスタ１の酸化物半導体部４０について図６及び図７を用いて説明する。

図６は、上記実施の形態１に係る薄膜トランジスタ１の断面の走査型電子顕微鏡像例である。

図６に示すように、薄膜トランジスタ１の酸化物半導体部４０をエッチングによって形成することによって、酸化物半導体部４０の端部において、第２の酸化物半導体層４２は残り、第１の酸化物半導体層４１だけが抉られるように深くまで除去される場合がある（図６に示す破線の円の内部参照）。図６に示す例を、図７を用いて以下で説明する。

図７は、酸化物半導体部４０をエッチングする際に起こる現象を説明するための模式図である。

図７に示すように、酸化物半導体部４０をエッチングする場合に、酸化物半導体部４０の端部においては、エッチングレートの大きい第１の酸化物半導体層４１がエッチャントに曝される。そのため、第１の酸化物半導体層４１は、その端部４１ｅの特に下方において、第２の酸化物半導体層４２より深くまで除去されて、逆テーパー形状となる場合がある。

本実施の形態の薄膜トランジスタ２及びその製造方法は、以上に述べた酸化物半導体部端部における逆テーパー形状の発生を抑制するための構成を有する。以下、本実施の形態の薄膜トランジスタ２及びその製造方法について、上記実施の形態１に係る薄膜トランジスタ１及びその製造方法との相違点を中心に説明し、共通する構成及び製造工程については、説明を省略する。

［２−１．薄膜トランジスタの構成］
まず、本実施の形態に係る薄膜トランジスタ２の構成について、図８を用いて説明する。

図８は、本実施の形態に係る薄膜トランジスタ２の断面図である。

薄膜トランジスタ２は、上記実施の形態１に係る薄膜トランジスタ１と同様に、チャネルとして用いられる酸化物半導体層であって、主成分としてＺｎＯＮを含む酸化物半導体層を備えた酸化物半導体ＴＦＴである。図８に示すように、薄膜トランジスタ２は、基板１０と、ゲート電極２０と、ゲート絶縁層３０と、酸化物半導体部４０Ａと、絶縁層５０と、ソース電極６０Ｓ及びドレイン電極６０Ｄと、保護層７０とを備える。

薄膜トランジスタ２の構成要素のうち、基板１０、ゲート電極２０、ゲート絶縁層３０、絶縁層５０、ソース電極６０Ｓ、ドレイン電極６０Ｄ及び保護層７０は、上記実施の形態１に係る薄膜トランジスタ１のそれらと同様の構成要素である。

本実施の形態に係る薄膜トランジスタ２は、酸化物半導体部４０Ａの構成において、上記実施の形態１に係る薄膜トランジスタ１と相違する。以下、本実施の形態に係る薄膜トランジスタ２の酸化物半導体部４０Ａについて詳述する。なお、特記しない限り、各構成要素を構成する材料等は、上記実施の形態１の各構成要素と同様である。

図８に示すように、酸化物半導体部４０Ａは、ゲート電極２０の上方において、ゲート絶縁層３０上に所定形状で形成される。例えば、酸化物半導体部４０Ａは、ゲート絶縁層３０上に島状に形成される。本実施の形態において、酸化物半導体部４０Ａは、薄膜トランジスタ２のチャネル層である。つまり、酸化物半導体部４０Ａは、ゲート絶縁層３０を挟んでゲート電極２０と対向するチャネル領域を含む半導体層である。本実施の形態に係る酸化物半導体部４０Ａは、第１の酸化物半導体層４１、第２の酸化物半導体層４２及び第３の酸化物半導体層４３を備える。酸化物半導体部４０Ａの全体の膜厚は、例えば、３０ｎｍ〜２００ｎｍである。

第１の酸化物半導体層４１及び第２の酸化物半導体層４２は、上記実施の形態１と同様の構成を有する。

第３の酸化物半導体層４３は、第１の酸化物半導体層４１の下に配置され、主成分としてＺｎＯＮを含む層である。また、第３の酸化物半導体層４３は、第１の酸化物半導体層４１より、シュウ酸系のエッチャントによるエッチングレートが小さい。例えば、第３の酸化物半導体層４３のエッチングレートは、３０ｎｍ／ｍｉｎ以上、４００ｎｍ／ｍｉｎ以下である。また、第３の酸化物半導体層４３の膜厚は、例えば、１ｎｍ〜１０ｎｍである。第３の酸化物半導体層４３の膜厚が１０ｎｍより大きい場合には、キャリア移動度の大きい第１の酸化物半導体層４１にチャネル領域が形成されず、所望のオン電流を得られないおそれがある。また、第３の酸化物半導体層４３のバンドギャップは、０．９ｅＶより大きく、３．４ｅＶ未満である。また、酸化物半導体部４０Ａを所望の形状に加工するためには、第３の酸化物半導体層４３のシュウ酸系のエッチャントによるエッチングレートは大きい方が好ましい。すなわち、第３の酸化物半導体層４３のバンドギャップはより大きい方が好ましい。そのため、第３の酸化物半導体層４３のバンドギャップは、１．１ｅＶ以上、３．４ｅＶ未満であることが好ましい。

［２−２．薄膜トランジスタの製造方法］
次に、本実施の形態に係る薄膜トランジスタ２の製造方法について、図９Ａ〜９Ｃを用いて説明する。

図９Ａ〜９Ｃは、本実施の形態に係る薄膜トランジスタ２の製造方法における各工程を示す断面図である。

以下、各層の形成方法が、上記実施の形態１と同様であるものについては、詳細な形成方法の説明を省略する。

まず、図９Ａの断面図（ａ）に示すように、上記実施の形態１に係る薄膜トランジスタ１と同様に、基板１０の上方に、所定形状のゲート電極２０及びゲート絶縁層３０を形成する。なお、上記実施の形態１では、ゲート絶縁層３０の表面を、窒素元素を含むガスを用いたプラズマ３００に曝すことによって、ゲート絶縁層３０の表面に窒素原子を付着させるプラズマ処理工程を用いたが、本実施の形態では、当該工程は用いても用いなくてもよい。

次に、図９Ａの断面図（ｂ）に示すように、基板１０の上方に第３の酸化物半導体膜４３ａを成膜する。具体的には、ゲート絶縁層３０上に、ＺｎＯＮを主成分として含む酸化物半導体から構成される第３の酸化物半導体膜４３ａ（ＺｎＯＮ膜）をスパッタリングによって成膜する。成膜条件などは、上記実施の形態１の第２の酸化物半導体膜４２ａの成膜条件などと同様である。

次に、図９Ａの断面図（ｃ）及び断面図（ｄ）に示すように、第３の酸化物半導体膜４３ａ上に第１の酸化物半導体膜４１ａ及び第２の酸化物半導体膜４２ａを順に成膜する。第１の酸化物半導体膜４１ａ及び第２の酸化物半導体膜４２ａの成膜条件などは、上記実施の形態１と同様である。

次に、図９Ｂの断面図（ｅ）に示すように、上記実施の形態１と同様に、フォトリソグラフィ法を用いて、第２の酸化物半導体膜４２ａ上にレジスト８０を形成する。

次に、図９Ｂの断面図（ｆ）に示すように、第１の酸化物半導体膜４１ａ、第２の酸化物半導体膜４２ａ及び第３の酸化物半導体膜４３ａのうち、レジスト８０で覆われていない部分をウェットエッチングによって除去する。これにより、ゲート電極２０に対向する位置を含む島状の第１の酸化物半導体層４１、第２の酸化物半導体層４２及び第３の酸化物半導体層４３を形成することができる。ここで、ウェットエッチングにおいて用いるエッチャントとしては、シュウ酸系のエッチャントが用いられ、エッチング時の温度は４０℃でよい。

本実施の形態では、第１の酸化物半導体膜４１ａの成膜を行う前に、第３の酸化物半導体膜４３ａを成膜する。これにより、図７に示されるように、第１の酸化物半導体膜４１ａの端部４１ｅがエッチャントによって、深く抉られることが軽減される。本効果が得られる理由は、完全には解明されていないが、第１の酸化物半導体膜４１ａの両面がＺｎＯＮから構成される第２の酸化物半導体膜４２ａ及び第３の酸化物半導体膜４３ａと強く結合するため、エッチングによって除去されにくくなるためであると推測される。

次に、図９Ｂの断面図（ｇ）に示すように、アルカリ溶液等の剥離液によってレジスト８０を除去する。

次に、図９Ｂの断面図（ｈ）に示すように、酸化物半導体部４０Ａ上に絶縁層５０を形成する。

次に、図９Ｃの断面図（ｉ）に示すように、酸化物半導体部４０Ａの第２の酸化物半導体層４２の一部を露出させるように、絶縁層５０にコンタクトホールを形成する。

次に、図９Ｃの断面図（ｊ）に示すように、酸化物半導体部４０Ａの第２の酸化物半導体層４２に接続されたソース電極６０Ｓ及びドレイン電極６０Ｄを形成する。例えば、絶縁層５０に形成したコンタクトホールを埋めるようにして、絶縁層５０上に所定形状のソース電極６０Ｓ及びドレイン電極６０Ｄを形成する。

次に、図９Ｃの断面図（ｋ）に示すように、ソース電極６０Ｓ及びドレイン電極６０Ｄの上に保護層７０を形成する。

以上のようにして、図８に示す構成の薄膜トランジスタ２を製造することができる。

［２−３．薄膜トランジスタの特性］
次に、本実施の形態に係る薄膜トランジスタ２の特性について、図面を用いて説明する。

まず、本実施の形態に係る酸化物半導体部４０Ａの端部形状について図１０を用いて説明する。

図１０は、本実施の形態に係る酸化物半導体部４０Ａの断面の走査型電子顕微鏡像例である。

図１０に示すように、酸化物半導体部４０Ａは、端部において第１の酸化物半導体層４１の端部が抉られておらず、理想的なテーパー形状となっている（図１０に示す破線の円の内部参照）。

次に、以上に述べたような酸化物半導体部を備える薄膜トランジスタ２のキャリアパスについて図１１を用いて説明する。

図１１は、本実施の形態に係る薄膜トランジスタ２の酸化物半導体部４０Ａにおけるキャリアパスを示す断面図である。図１１において、点線によってキャリアパス３０２が示されている。

また、図１１に示すように、ソース電極６０Ｓ及びドレイン電極６０Ｄは、バンドギャップの大きい第２の酸化物半導体層４２に接続される。そのため、ソース電極６０Ｓ及びドレイン電極６０Ｄと第２の酸化物半導体層４２とが接続される部分がキャリアパスの一部を構成する。ここで、ゲート電極２０は、ゲート絶縁層３０を挟んで第３の酸化物半導体層４３と対向する。しかしながら、第３の酸化物半導体層４３は、十分に薄い膜厚で形成されるため、チャネルは第３の酸化物半導体層４３上の第１の酸化物半導体層４１に主に形成される。このため、上記実施の形態１と同様に、キャリアパスは、ソース電極６０Ｓ及びドレイン電極６０Ｄ付近を除いて、大部分が第１の酸化物半導体層４１内に形成される。

したがって、本実施の形態に係る薄膜トランジスタ２でも、そのキャリアパスの大部分が、バンドギャップが小さくキャリア移動度が高い第１の酸化物半導体層４１内に形成されるため、大きいオン電流が得られる。

［２−４．効果など］
以上のように、本実施の形態に係る薄膜トランジスタ２は、ゲート電極２０と、チャネルとして用いられる第１の酸化物半導体層４１と、第１の酸化物半導体層４１上に配置される第２の酸化物半導体層４２と、第１の酸化物半導体層４１の下に配置される第３の酸化物半導体層４３と、ゲート電極２０と第１の酸化物半導体層４１との間に配置されるゲート絶縁層３０とを備える。ここで、第１の酸化物半導体層４１、第２の酸化物半導体層４２及び第３の酸化物半導体層４３は、主成分としてＺｎＯＮ（酸窒化亜鉛）を含み、第２の酸化物半導体層４２及び第３の酸化物半導体層４３は、第１の酸化物半導体層４１より、シュウ酸系のエッチャントによるエッチングレートが小さい。

これにより、薄膜トランジスタ２の第１の酸化物半導体層４１、第２の酸化物半導体層４２及び第３の酸化物半導体層４３を、第１の酸化物半導体膜４１ａとその上及び下にそれぞれ配置されたエッチングレートが小さい第２の酸化物半導体膜４２ａ及び第３の酸化物半導体膜４３ａとを同時に、シュウ酸系のエッチャントを用いてエッチングすることによって形成することができる。この場合、第１の酸化物半導体膜４１ａを、第２の酸化物半導体膜４２ａとほぼ同じエッチングレートでエッチングできるため、第１の酸化物半導体膜４１ａ単体をエッチングする場合より、所望の形状にエッチングし易い。したがって、薄膜トランジスタ２は、第２の酸化物半導体層４２を備えない薄膜トランジスタと比較して、第１の酸化物半導体層４１を所望の形状にパターニングし易い構成を有する。つまり、薄膜トランジスタ２は、チャネルとしてキャリア移動度が高いＺｎＯＮ層を用い、かつ、所望の特性を備えるように製造し易い構成を有する。さらに、薄膜トランジスタ２においては、第３の酸化物半導体層４３を備えることにより、エッチングの際に第１の酸化物半導体層４１の端部が抉れることを抑制できる。

また、本実施の形態に係る薄膜トランジスタ２の製造方法は、第１の酸化物半導体膜４１ａを成膜する第１の成膜工程と、第１の酸化物半導体膜４１ａ上に第２の酸化物半導体膜４２ａを成膜する第２の成膜工程と、第１の成膜工程を行う前に第３の酸化物半導体膜４３ａを成膜する第３の成膜工程と、ウェットエッチングによって第１の酸化物半導体膜４１ａ、第２の酸化物半導体膜４２ａ及び第３の酸化物半導体膜４３ａを一括してパターニングすることにより、第１の酸化物半導体層４１、第２の酸化物半導体層４２及び第３の酸化物半導体層４３をそれぞれ形成するエッチング工程とを含む。ここで、第１の酸化物半導体膜４１ａ、第２の酸化物半導体膜４２ａ及び第３の酸化物半導体膜４３ａは、主成分としてＺｎＯＮを含み、第２の酸化物半導体膜４２ａ及び第３の酸化物半導体膜４３ａは、第１の酸化物半導体膜４１ａより、ウェットエッチングによるエッチングレートが小さい。

これにより、薄膜トランジスタ２の第１の酸化物半導体層４１、第２の酸化物半導体層４２及び第３の酸化物半導体層４３は、第１の酸化物半導体膜４１ａとその上及び下にそれぞれ配置されたエッチングレートが小さい第２の酸化物半導体膜４２ａ及び第３の酸化物半導体膜４３ａとを、同時にシュウ酸系のエッチャントによってエッチングすることによって形成される。この場合、第１の酸化物半導体膜４１ａを、第２の酸化物半導体膜４２ａとほぼ同じエッチングレートでエッチングできるため、第１の酸化物半導体膜４１ａ単体をエッチングする場合より、所望の形状にエッチングし易い。したがって、薄膜トランジスタ１の製造方法によって、第１の酸化物半導体層４１を所望の形状にパターニングすることができる。つまり、薄膜トランジスタ１の製造方法によって、チャネルとしてキャリア移動度が高いＺｎＯＮ層を用い、かつ、所望の特性を備える薄膜トランジスタ１を製造することができる。さらに、薄膜トランジスタ２においては、第３の酸化物半導体膜４３ａを成膜することにより、エッチングの際に第１の酸化物半導体層４１の端部が抉れることを抑制できる。

（表示装置）
次に、上記各実施の形態に係る薄膜トランジスタを表示装置に適用した例について、図１２を用いて説明する。なお、本実施の形態では、有機ＥＬ表示装置への適用例について説明する。

図１２は、実施の形態に係る有機ＥＬ表示装置の一部切り欠き斜視図である。上述の薄膜トランジスタは、有機ＥＬ表示装置におけるアクティブマトリクス基板のスイッチング素子又は駆動素子として用いることができる。

図１２に示すように、有機ＥＬ表示装置１００は、複数個の薄膜トランジスタが配置されたＴＦＴ基板（ＴＦＴアレイ基板）１１０と、下部電極（反射電極）である陽極１３１、ＥＬ層（発光層）１３２及び上部電極（透明電極）である陰極１３３からなる有機ＥＬ素子（発光部）１３０との積層構造により構成される。

本実施の形態に係るＴＦＴ基板１１０には、上記各実施の形態に係る薄膜トランジスタを用いている。ＴＦＴ基板１１０には複数の画素１２０がマトリクス状に配置されており、各画素１２０には画素回路が設けられている。

有機ＥＬ素子１３０は、複数の画素１２０のそれぞれに対応して形成されており、各画素１２０に設けられた画素回路によって各有機ＥＬ素子１３０の発光の制御が行われる。有機ＥＬ素子１３０は、複数の薄膜トランジスタを覆うように形成された層間絶縁層（平坦化膜）上に形成される。

また、有機ＥＬ素子１３０は、陽極１３１と陰極１３３との間にＥＬ層１３２が配置された構成となっている。陽極１３１とＥＬ層１３２との間にはさらに正孔輸送層が積層形成され、ＥＬ層１３２と陰極１３３との間にはさらに電子輸送層が積層形成されている。なお、陽極１３１と陰極１３３との間には、その他の機能層が設けられていてもよい。ＥＬ層１３２をはじめ陽極１３１と陰極１３３との間に形成される機能層は、有機材料によって構成された有機層である。

各画素１２０は、それぞれの画素回路によって駆動制御される。また、ＴＦＴ基板１１０には、画素１２０の行方向に沿って配置される複数のゲート配線（走査線）１４０と、ゲート配線１４０と交差するように画素１２０の列方向に沿って配置される複数のソース配線（信号配線）１５０と、ソース配線１５０と平行に配置される複数の電源配線（図１２では省略）とが形成されている。各画素１２０は、例えば直交するゲート配線１４０とソース配線１５０とによって区画されている。

ゲート配線１４０は、各画素回路に含まれるスイッチング素子として動作する第１薄膜トランジスタのゲート電極と行毎に接続されている。ソース配線１５０は、第１薄膜トランジスタのソース電極と列毎に接続されている。電源配線は、各画素回路に含まれる駆動素子として動作する第２薄膜トランジスタのドレイン電極と列毎に接続されている。

ここで、画素１２０における画素回路の一例について、図１３を用いて説明する。

図１３は、実施の形態に係る有機ＥＬ表示装置における画素回路の一例の構成を示す電気回路図である。なお、画素回路は、図１３に示す構成に限定されるものではない。

図１３に示すように、画素回路は、スイッチング素子として動作する第１薄膜トランジスタＳｗＴｒと、駆動素子として動作する第２薄膜トランジスタＤｒＴｒと、対応する画素１２０に表示するためのデータを記憶するキャパシタＣとで構成される。本実施の形態において、第１薄膜トランジスタＳｗＴｒは、画素１２０を選択するためのスイッチングトランジスタであり、第２薄膜トランジスタＤｒＴｒは、有機ＥＬ素子１３０を駆動するための駆動トランジスタである。

第１薄膜トランジスタＳｗＴｒは、ゲート配線１４０に接続されるゲート電極Ｇ１と、ソース配線１５０に接続されるソース電極Ｓ１と、キャパシタＣ及び第２薄膜トランジスタＤｒＴｒのゲート電極Ｇ２に接続されるドレイン電極Ｄ１と、酸化物半導体層（図示せず）とを備える。第１薄膜トランジスタＳｗＴｒは、接続されたゲート配線１４０及びソース配線１５０に所定の電圧が印加されると、当該ソース配線１５０に印加された電圧がデータ電圧としてキャパシタＣに保存される。

第２薄膜トランジスタＤｒＴｒは、第１薄膜トランジスタＳｗＴｒのドレイン電極Ｄ１及びキャパシタＣに接続されるゲート電極Ｇ２と、電源配線１６０及びキャパシタＣに接続されるドレイン電極Ｄ２と、有機ＥＬ素子１３０の陽極１３１に接続されるソース電極Ｓ２と、酸化物半導体層（図示せず）とを備える。第２薄膜トランジスタＤｒＴｒは、キャパシタＣが保持しているデータ電圧に対応する電流を電源配線１６０からソース電極Ｓ２を通じて有機ＥＬ素子１３０の陽極１３１に供給する。これにより、有機ＥＬ素子１３０では、陽極１３１から陰極１３３へと駆動電流が流れてＥＬ層１３２が発光する。

なお、上記構成の有機ＥＬ表示装置１００では、ゲート配線１４０とソース配線１５０との交点に位置する画素１２０毎に表示制御を行うアクティブマトリクス方式が採用されている。これにより、各画素１２０における第１薄膜トランジスタＳｗＴｒ及び第２薄膜トランジスタＤｒＴｒによって、対応する有機ＥＬ素子１３０が選択的に発光し、所望の画像が表示される。

以上、本実施の形態に係るＴＦＴ基板１１０には、上記実施の形態に係る薄膜トランジスタ１が用いられているので、表示性能に優れた有機ＥＬ表示装置を実現できる。

（その他変形例等）
以上、薄膜トランジスタ及びその製造方法について、実施の形態に基づいて説明したが、本開示は、上記各実施の形態に限定されるものではない。

例えば、上記各実施の形態では、第１の酸化物半導体層４１、第２の酸化物半導体層４２及び第３の酸化物半導体層４３の各層間の境界で不連続的に結晶性及びバンドギャップが変化する構成を採用したが、各層間で連続的に徐々に結晶性及びバンドギャップが変化する構成としてもよい。当該構成を実現するために、例えば、成膜時に徐々にガス流量比又はスパッタリングのパワー密度を変えてもよい。

また、上記各実施の形態では、トップコンタクト型の薄膜トランジスタを示したが、サイドコンタクト型であってもよい。

また、上記各実施の形態では、ソース電極６０Ｓ及びドレイン電極６０Ｄが、第２の酸化物半導体層４２と直接的に接続される構成を示したが、ソース電極６０Ｓ及びドレイン電極６０Ｄと、第２の酸化物半導体層４２との接続は、直接的でも間接的でもよい。例えば、ソース電極６０Ｓ及びドレイン電極６０Ｄと第２の酸化物半導体層４２とは、コンタクト層などの導電性の層を介して、電気的に接続されてもよい。

また、上記実施の形態に係る薄膜トランジスタは、有機ＥＬ表示装置に適用する例について説明したが、上記実施の形態及び変形例における薄膜トランジスタは、液晶表示装置等の他の表示装置にも適用することもできる。

この場合、有機ＥＬ表示装置（有機ＥＬパネル）や液晶表示装置等の表示装置は、フラットパネルディスプレイとして利用することができる。例えば、有機ＥＬ表示装置は、テレビジョンセット、パーソナルコンピュータ又は携帯電話等、あらゆる電子機器の表示パネルとして利用することができる。

その他、各実施の形態及び変形例に対して当業者が思いつく各種変形を施して得られる形態や、本開示の趣旨を逸脱しない範囲で各実施の形態及び変形例における構成要素及び機能を任意に組み合わせることで実現される形態も本開示に含まれる。

ここに開示された技術は、薄膜トランジスタ及び薄膜トランジスタの製造方法として有用であり、薄膜トランジスタを用いた有機ＥＬ表示装置等の表示装置又は薄膜トランジスタを用いたその他様々な電子機器等において広く利用することができる。

１、２ 薄膜トランジスタ
１０ 基板
２０、Ｇ１、Ｇ２ ゲート電極
３０ ゲート絶縁層
４０、４０Ａ 酸化物半導体部
４１ 第１の酸化物半導体層
４１ａ 第１の酸化物半導体膜
４１ｅ 端部
４２ 第２の酸化物半導体層
４２ａ 第２の酸化物半導体膜
４３ 第３の酸化物半導体層
４３ａ 第３の酸化物半導体膜
５０ 絶縁層
６０Ｓ、Ｓ１、Ｓ２ ソース電極
６０Ｄ、Ｄ１、Ｄ２ ドレイン電極
７０ 保護層
８０ レジスト
１００ 有機ＥＬ表示装置
１１０ ＴＦＴ基板
１２０ 画素
１３０ 有機ＥＬ素子
１３１ 陽極
１３２ ＥＬ層
１３３ 陰極
１４０ ゲート配線
１５０ ソース配線
１６０ 電源配線
２００ 真空チャンバー
２１０ ターゲット
２２０ マスク
２３０ 亜鉛膜
２４０ ステージ
３００ プラズマ

Claims (15)

1. ゲート電極と、
   チャネルとして用いられる第１の酸化物半導体層と、
   前記第１の酸化物半導体層上に配置される第２の酸化物半導体層と、
   前記ゲート電極と前記第１の酸化物半導体層との間に配置されるゲート絶縁層とを備え、
   前記第１の酸化物半導体層及び前記第２の酸化物半導体層は、主成分として酸窒化亜鉛を含み、
   前記第２の酸化物半導体層は、前記第１の酸化物半導体層より、シュウ酸系のエッチャントによるエッチングレートが小さい
   薄膜トランジスタ。
2. 前記第１の酸化物半導体層の前記エッチングレートは、４００ｎｍ／ｍｉｎより大きく、
   前記第２の酸化物半導体層の前記エッチングレートは、３０ｎｍ／ｍｉｎ以上、４００ｎｍ／ｍｉｎ以下である
   請求項１に記載の薄膜トランジスタ。
3. 前記第１の酸化物半導体層の下に配置される第３の酸化物半導体層をさらに備え、
   前記第３の酸化物半導体層は、主成分として酸窒化亜鉛を含み、かつ、前記第１の酸化物半導体層より、前記エッチングレートが小さい
   請求項１又は２に記載の薄膜トランジスタ。
4. ゲート電極と、
   チャネルとして用いられる第１の酸化物半導体層と、
   前記第１の酸化物半導体層上に配置される第２の酸化物半導体層と、
   前記ゲート電極と前記第１の酸化物半導体層との間に配置されるゲート絶縁層と、
   ソース電極及びドレイン電極とを備え、
   前記第１の酸化物半導体層及び前記第２の酸化物半導体層は、主成分として酸窒化亜鉛を含み、
   前記第２の酸化物半導体層は、前記第１の酸化物半導体層より、バンドギャップが大きい
   薄膜トランジスタ。
5. 前記第１の酸化物半導体層のバンドギャップは、０．７ｅＶより大きく、０．９ｅＶ以下であり、
   前記第２の酸化物半導体層のバンドギャップは、０．９ｅＶより大きく、３．４ｅＶ未満である
   請求項４に記載の薄膜トランジスタ。
6. 前記第２の酸化物半導体層のバンドギャップは、１．１ｅＶ以上、１．８ｅＶ以下である
   請求項５に記載の薄膜トランジスタ。
7. 前記第１の酸化物半導体層の下に配置される第３の酸化物半導体層をさらに備え、
   前記第３の酸化物半導体層は、主成分として酸窒化亜鉛を含み、かつ、前記第１の酸化物半導体層より、バンドギャップが大きい
   請求項４〜６のいずれか１項に記載の薄膜トランジスタ。
8. 前記第１の酸化物半導体層の窒素濃度は、前記第２の酸化物半導体層の窒素濃度より大きい
   請求項１〜７のいずれか１項に記載の薄膜トランジスタ。
9. 前記第１の酸化物半導体層の膜厚は、前記第２の酸化物半導体層の膜厚より小さい
   請求項１〜８のいずれか１項に記載の薄膜トランジスタ。
10. ゲート電極と、チャネルとして用いられる第１の酸化物半導体層と、第２の酸化物半導体層と、前記ゲート電極と前記第１の酸化物半導体層との間に配置されるゲート絶縁層とを備える薄膜トランジスタの製造方法であって、
    前記第１の酸化物半導体層及び前記第２の酸化物半導体層は、主成分として酸窒化亜鉛を含み、
    前記製造方法は、
    第１の酸化物半導体膜を成膜する第１の成膜工程と、
    前記第１の酸化物半導体膜上に第２の酸化物半導体膜を成膜する第２の成膜工程と、
    ウェットエッチングによって前記第１の酸化物半導体膜及び前記第２の酸化物半導体膜を一括してパターニングすることにより、前記第１の酸化物半導体層及び前記第２の酸化物半導体層をそれぞれ形成するエッチング工程とを含み、
    前記第２の酸化物半導体膜は、前記第１の酸化物半導体膜より、前記ウェットエッチングによるエッチングレートが小さい
    薄膜トランジスタの製造方法。
11. 前記第１の酸化物半導体膜の前記エッチングレートは、４００ｎｍ／ｍｉｎより大きく、
    前記第２の酸化物半導体膜の前記エッチングレートは、３０ｎｍ／ｍｉｎ以上、４００ｎｍ／ｍｉｎ以下である
    請求項１０に記載の薄膜トランジスタの製造方法。
12. 前記第１の成膜工程及び前記第２の成膜工程において、酸素ガス及び窒素ガスを供給しながらスパッタリングを行うことによって成膜し、
    前記第２の成膜工程における、酸素ガス及び窒素ガスの流量の和に対する酸素ガスの流量の比は、前記第１の成膜工程における前記比より大きい
    請求項１０又は１１に記載の薄膜トランジスタの製造方法。
13. 前記第１の成膜工程において、第１のスパッタリングパワーでスパッタリングを行うことによって成膜し、
    前記第２の成膜工程において、前記第１のスパッタリングパワーより小さい第２のスパッタリングパワーでスパッタリングを行うことによって成膜する
    請求項１０〜１２のいずれか１項に記載の薄膜トランジスタの製造方法。
14. 前記薄膜トランジスタは、主成分として酸窒化亜鉛を含み、かつ、前記第１の酸化物半導体層の下に配置される第３の酸化物半導体層をさらに備え、
    前記製造方法は、
    前記第１の成膜工程を行う前に、第３の酸化物半導体膜を成膜する第３の成膜工程を、さらに含み、
    前記エッチング工程において、ウェットエッチングにより、前記第１の酸化物半導体膜及び前記第２の酸化物半導体膜に加えて、前記第３の酸化物半導体膜をも一括してパターニングすることにより、前記第１の酸化物半導体層、前記第２の酸化物半導体層及び前記第３の酸化物半導体層をそれぞれ形成し、
    前記第３の酸化物半導体膜は、前記第１の酸化物半導体膜より、前記エッチングレートが小さい
    請求項１０〜１３のいずれか１項に記載の薄膜トランジスタの製造方法。
15. 前記第２の成膜工程において、前記第２の酸化物半導体膜は、前記第１の酸化物半導体膜より膜厚が大きくなるように成膜される
    請求項１０〜１４のいずれか１項に記載の薄膜トランジスタの製造方法。