KR20200068509A - 표시 장치 - Google Patents

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이정현
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Abstract

본 발명의 실시예들은 표시 장치에 관한 것으로서, 데이터 드라이버에서 공급된 데이터 신호를 표시 패널에 배치된 다수의 데이터 라인에 순차적으로 출력하기 위한 디멀티플렉서 회로를 포함하고, 디멀티플렉서회로는, 액티브 영역에 배치된 제1 및 제2 데이터 라인 중 선택된 하나를 제1 데이터 링크 라인과 전기적으로 연결해주고, 액티브 영역에 배치된 제3 및 제4 데이터 라인 중 선택된 하나를 제2 데이터 링크 라인과 전기적으로 연결해줄 수 있으며, 제1 제3 스위치 소자 각각의 게이트 노드는 동일한 제1 제어 신호가 인가되고, 전기적으로 분리되는 타이밍을 갖고, 제2 및 제4 스위치 소자 각각의 게이트 노드는 동일한 제2 제어 신호가 인가되고, 전기적으로 분리되는 타이밍을 가짐으로써, RC 값을 저감시켜 데이터 출력 성능을 향상시켜줄 수 있다.

Description

표시 장치{DISPLAY DEVICE}
본 발명의 실시예들은 표시 장치에 관한 것이다.
정보화 사회가 발전함에 따라 영상 디스플레이 장치, 정보 출력 장치, 조명 장치, 각종 발광 장치 등의 다양한 표시 장치가 개발되고 있다. 이러한 표시 장치는 다수의 데이터 라인 및 다수의 게이트 라인이 배치된 표시 패널과, 다수의 데이터 라인을 구동하기 위한 데이터 드라이버와, 다수의 게이트 라인을 구동하기 위한 게이트 드라이버를 포함할 수 있다.
한편, 표시 패널에 배치되는 다수의 데이터 라인은 그 개수가 상당히 많기 때문에, 다수의 데이터 라인으로 데이터 신호들을 출력하는 데이터 드라이버의 채널 개수가 많아질 수밖에 없다.
따라서, 디멀티플렉서(De-Multiplexer)를 이용하여 데이터 드라이버의 채널 개수를 줄일 수 있다. 하지만, 이러한 디멀티플렉서를 이용한 데이터 출력 시, 예기치 않는 요인에 의해, 데이터 출력이 불안정하거나 비정상적인 데이터 출력 상황이 발생할 수 있으며, 이러한 데이터 출력 성능의 저하로 인해 화질 저하가 발생할 수 있다.
본 발명의 실시예들의 목적은, 디멀티플렉싱 기반의 데이터 출력을 통해 데이터 드라이버의 채널 수를 저감시키면서도, 안정적이고 정상적인 디멀티플렉싱 기반의 데이터 출력을 제공하는 데 있다.
또한, 본 발명의 실시예들의 다른 목적은, RC (Resistance Capacitance) 저감형 부트스트래핑 멀티플렉서 회로와 이를 포함하는 표시 장치를 제공하는 데 있다.
또한, 본 발명의 실시예들의 또 다른 목적은, 불필요한 캐패시턴스를 줄여주고 충전/방전 성능이 우수한 부트스트래핑 멀티플렉서 회로와 이를 포함하는 표시 장치를 제공하는 데 있다.
또한, 본 발명의 실시예들의 또 다른 목적은, 서브픽셀 충전률을 향상시켜주는 부트스트래핑 멀티플렉서 회로와 이를 포함하는 표시 장치를 제공하는 데 있다.
일 측면에서, 본 발명의 실시예들은, 데이터 드라이버에서 공급된 데이터 신호를 표시 패널에 배치된 다수의 데이터 라인에 순차적으로 출력하기 위한 디멀티플렉서 회로를 포함하는 표시 장치를 제공할 수 있다.
디멀티플렉서회로는, 제1 제어 노드의 전압에 따라 온-오프가 제어되고, 턴-온 시, 제1 채널과 제1 데이터 라인을 전기적으로 연결해주는 제1 스위치 소자와, 제2 제어 노드의 전압에 따라 온-오프가 제어되고, 턴-온 시, 제1 채널과 제2 데이터 라인을 전기적으로 연결해주는 제2 스위치 소자와, 제3 제어 노드의 전압에 따라 온-오프가 제어되고, 턴-온 시, 제2 채널과 제3 데이터 라인을 전기적으로 연결해주는 제3 스위치 소자와, 제4 제어 노드의 전압에 따라 온-오프가 제어되고, 턴-온 시, 제2 채널과 제4 데이터 라인을 전기적으로 연결해주는 제4 스위치 소자를 포함할 수 있다.
제1 제어 노드 및 제3 제어 노드는, 동일한 제1 제어 신호가 인가되고, 전기적으로 분리되는 타이밍을 갖고, 제2 제어 노드 및 제4 제어 노드는 동일한 제2 제어 신호가 인가되고, 전기적으로 분리되는 타이밍을 가질 수 있다.
제1 제어 노드 및 제3 제어 노드와 제2 제어 노드 및 제4 제어 노드는 서로 다른 전압 상태를 가질 수 있다.
제1 및 제3 스위치 소자는 동일한 온-오프 타이밍을 갖고, 제2 및 제4 스위치 소자는 동일한 온-오프 타이밍을 갖고, 제1 및 제3 스위치 소자는 제2 및 제4 스위치 소자와 서로 다른 온-오프 타이밍을 가질 수 있다.
디멀티플렉서 회로는, 제1 제어 보조 노드와 제1 제어 노드 사이에 전기적으로 연결된 제1 캐패시터와, 제1 캐패시터의 충전과 방전을 제어하는 제1 충전/방전 제어 회로와, 제2 제어 보조 노드와 제2 제어 노드 사이에 전기적으로 연결된 제2 캐패시터와, 제2 캐패시터의 충전과 방전을 제어하는 제2 충전/방전 제어 회로와, 제3 제어 보조 노드와 제3 제어 노드 사이에 전기적으로 연결된 제3 캐패시터와, 제3 캐패시터의 충전과 방전을 제어하는 제3 충전/방전 제어 회로와, 제4 제어 보조 노드와 제4 제어 노드 사이에 전기적으로 연결된 제4 캐패시터와, 제4 캐패시터의 충전과 방전을 제어하는 제4 충전/방전 제어 회로를 포함할 수 있다.
제1 및 제3 제어 보조 노드에는 동일한 제1 제어 보조 신호가 인가되고, 제2 및 제4 제어 보조 노드에는 동일한 제2 제어 보조 신호가 인가될 수 있다.
제1 및 제3 캐패시터는 충전과 방전의 타이밍이 동일하고, 제2 및 제4 캐패시터 는 충전과 방전의 타이밍이 동일할 수 있다.
제1 및 제3 캐패시터의 방전은 제2 및 제4 캐패시터의 충전에 의해 트리거링 되고, 제2 및 제4 캐패시터의 방전은 제1 및 제1 캐패시터의 충전에 의해 트리거링 될 수 있다.
제1 충전/방전 제어 회로는, 제1 공급 노드와 제1 제어 노드 사이에 전기적으로 연결되고, 제1 제어 신호에 의해 온-오프가 제어되는 제1 충전 제어 소자와, 제1 공급 노드와 제1 제어 노드 사이에 전기적으로 연결되고, 제1 방전 신호에 의해 온-오프가 제어되는 제1 방전 제어 소자와, 제1 공급 노드와 제1 제어 노드 사이에 전기적으로 연결되고, 제1 방전 보조 신호에 의해 온-오프가 제어되는 제1 방전 보조 제어 소자를 포함할 수 있다.
제2 충전/방전 제어 회로는, 제2 공급 노드와 제2 제어 노드 사이에 전기적으로 연결되고, 제2 제어 신호에 의해 온-오프가 제어되는 제2 충전 제어 소자와, 제2 공급 노드와 제2 제어 노드 사이에 전기적으로 연결되고, 제2 방전 신호에 의해 온-오프가 제어되는 제2 방전 제어 소자와, 제2 공급 노드와 제2 제어 노드 사이에 전기적으로 연결되고, 제2 방전 보조 신호에 의해 온-오프가 제어되는 제2 방전 보조 제어 소자를 포함할 수 있다.
제3 충전/방전 제어 회로는, 제3 공급 노드와 제3 제어 노드 사이에 전기적으로 연결되고, 제1 제어 신호에 의해 온-오프가 제어되는 제3 충전 제어 소자와, 제3 공급 노드와 제3 제어 노드 사이에 전기적으로 연결되고, 제1 방전 신호에 의해 온-오프가 제어되는 제3 방전 제어 소자와, 제3 공급 노드와 제3 제어 노드 사이에 전기적으로 연결되고, 제1 방전 보조 신호에 의해 온-오프가 제어되는 제3 방전 보조 제어 소자를 포함할 수 있다.
제4 충전/방전 제어 회로는, 제4 공급 노드와 제4 제어 노드 사이에 전기적으로 연결되고, 제2 제어 신호에 의해 온-오프가 제어되는 제4 충전 제어 소자와, 제4 공급 노드와 제4 제어 노드 사이에 전기적으로 연결되고, 제2 방전 신호에 의해 온-오프가 제어되는 제4 방전 제어 소자와, 제4 공급 노드와 제4 제어 노드 사이에 전기적으로 연결되고, 제2 방전 보조 신호에 의해 온-오프가 제어되는 제4 방전 보조 제어 소자를 포함할 수 있다.
제1 및 제3 공급 노드는 동일한 제1 제어 신호가 인가되고, 제2 및 제4 공급 노드는 동일한 제2 제어 신호가 인가될 수 있다.
제1 방전 신호는 제2 제어 신호와 동일하고, 제1 방전 보조 신호는 제2 제어 보조 신호와 동일할 수 있다.
제2 방전 신호는 제1 제어 신호와 동일하고, 제2 방전 보조 신호는 제1 제어 보조 신호와 동일할 수 있다.
제1 제어 신호의 하이 레벨 전압 기간의 뒷부분과 제1 제어 보조 신호의 하이 레벨 전압 기간의 앞부분은 중첩되고, 제2 제어 신호의 하이 레벨 전압 기간의 뒷부분과 제2 제어 보조 신호의 하이 레벨 전압 기간의 앞부분은 중첩될 수 있다.
제1 제어 보조 신호의 하이 레벨 전압 기간과 제2 제어 신호의 하이 레벨 전압 기간은 미 중첩되고, 제2 제어 보조 신호의 하이 레벨 전압 기간과 제1 제어 신호의 하이 레벨 전압 기간은 미 중첩될 수 있다.
제1 방전 신호의 하이 레벨 전압 기간의 뒷부분과 제1 방전 보조 신호의 하이 레벨 전압 기간의 앞부분은 중첩되고, 제2 방전 신호의 하이 레벨 전압 기간의 뒷부분과 제2 방전 보조 신호의 하이 레벨 전압 기간의 앞부분은 중첩될 수 있다.
제1 및 제3 제어 노드 각각은, 어느 한 시점에, 제1 제어 신호의 로우 레벨 전압을 갖는 제1 전압 상태와, 제1 제어 신호의 하이 레벨 전압을 갖는 제2 전압 상태와, 제1 제어 신호의 하이 레벨 전압에서 제1 제어 보조 신호의 하이 레벨 전압만큼 부스팅 된 제3 전압 상태 중 하나의 전압 상태를 동일하게 가질 수 있다.
제2 및 제4 제어 노드 각각은, 어느 한 시점에, 제2 제어 신호의 로우 레벨 전압을 갖는 제1 전압 상태와, 제2 제어 신호의 하이 레벨 전압을 갖는 제2 전압 상태와, 제2 제어 신호의 하이 레벨 전압에서 제2 제어 보조 신호의 하이 레벨 전압만큼 부스팅 된 제3 전압 상태 중 하나의 전압 상태를 가질 수 있다.
제1 내지 제4 스위치 소자는 산화물 트랜지스터일 수 있다.
표시 패널은 영상 표시 영역인 액티브 영역과 액티브 영역의 외곽 영역인 넌-액티브 영역을 포함하고, 디멀티플렉서 회로는 넌-액티브 영역에 배치될 수 있다.
넌-액티브 영역은, 데이터 드라이버의 제1 및 제2 채널이 전기적으로 연결되는 패드 영역과, 패드 영역을 통해 제1 및 제2 채널과 전기적으로 연결되는 제1 및 제2 데이터 링크 라인이 배치되는 링크 영역을 포함할 수 있다.
디멀티플렉서 회로는 액티브 영역에 배치된 제1 및 제2 데이터 라인 중 선택된 하나를 제1 데이터 링크 라인과 전기적으로 연결해주고, 액티브 영역에 배치된 제3 및 제4 데이터 라인 중 선택된 하나를 제2 데이터 링크 라인과 전기적으로 연결해줄 수 있다.
데이터 드라이버는 표시 패널의 넌-액티브 영역에 전기적으로 연결된 회로 필름 상에 실장 될 수 있다.
본 발명의 실시예들에 의하면, 디멀티플렉싱 기반의 데이터 출력을 통해 데이터 드라이버의 채널 수를 저감시키면서도, 안정적이고 정상적인 디멀티플렉싱 기반의 데이터 출력을 제공할 수 있다.
또한, 본 발명의 실시예들에 의하면, RC (Resistance Capacitance) 저감형 부트스트래핑 멀티플렉서 회로와 이를 포함하는 표시 장치를 제공할 수 있다.
또한, 본 발명의 실시예들에 의하면, 불필요한 캐패시턴스를 줄여주고 충전/방전 성능이 우수한 부트스트래핑 멀티플렉서 회로와 이를 포함하는 표시 장치를 제공할 수 있다.
또한, 본 발명의 실시예들에 의하면, 서브픽셀 충전률을 향상시켜주는 부트스트래핑 멀티플렉서 회로와 이를 포함하는 표시 장치를 제공할 수 있다.
도 1은 본 발명의 실시예들에 따른 표시 장치의 시스템 구성도이다.
도 2는 본 발명의 실시예들에 따른 표시 장치의 시스템 구현 예시도이다.
도 3은 본 발명의 실시예들에 따른 표시 장치의 데이터 드라이버에 포함되는 소스 드라이버 집적회로가 COF 타입으로 표시 패널에 연결된 영역을 나타낸 도면이다.
도 4는 본 발명의 실시예들에 따른 디멀티플렉서 회로를 나타낸 다이어그램이다.
도 5는 도 4의 디멀티플렉서 회로의 구동 타이밍 다이어그램이다.
도 6은 본 발명의 실시예들에 따른 부트스트래핑 디멀티플렉서 회로를 나타낸 도면이다.
도 7은 도 6의 부트스트래핑 디멀티플렉서 회로의 구동 타이밍 다이어그램이다.
도 8은 본 발명의 실시예들에 따른 부트스트래핑 디멀티플렉서 회로에서 제1 내지 제4 스위치 소자가 형성되는 영역의 평면도이다.
도 9는 본 발명의 실시예들에 따른 RC 저감형 부트스트래핑 디멀티플렉서 회로를 나타낸 도면이다.
도 10은 도 9의 RC 저감형 부트스트래핑 디멀티플렉서 회로의 구동 타이밍 다이어그램이다.
도 11은 본 발명의 실시예들에 따른 RC 저감형 부트스트래핑 디멀티플렉서 회로에서 제1 내지 제4 스위치 소자가 형성되는 영역의 평면도이다.
도 12 및 도 13은 본 발명의 실시예들에 따른 RC 저감형 부트스트래핑 디멀티플렉서 회로의 픽셀 충전율 및 충전/방전 개선 효과를 나타낸 그래프들이다.
도 14는 본 발명의 실시예들에 따른 부트스트래핑 디멀티플렉서 회로 내 제1 내지 제4 스위치 소자의 트랜지스터 구조를 나타낸 도면이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다.
또한, 본 발명의 실시예들을 설명하기 위한 도면에 개시된 형상, 크기, 비율, 각도, 개수 등은 예시적인 것이므로 본 발명이 도시된 사항에 한정되는 것은 아니다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다. 또한, 본 발명을 설명함에 있어서, 관련된 공지 기술에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우 그 상세한 설명은 생략한다. 본 명세서 상에서 언급된 '포함한다', '갖는다', '이루어진다' 등이 사용되는 경우 '~만'이 사용되지 않는 이상 다른 부분이 추가될 수 있다. 구성 요소를 단수로 표현한 경우에 특별히 명시적인 기재 사항이 없는 한 복수를 포함하는 경우를 포함할 수 있다.
또한, 본 발명의 실시예들에서의 구성 요소들을 해석함에 있어서, 별도의 명시적 기재가 없더라도 오차 범위를 포함하는 것으로 해석되어야 할 것이다.
또한, 본 발명의 구성 요소를 설명하는 데 있어서, 제 1, 제 2, A, B, (a), (b) 등의 용어를 사용할 수 있다. 이러한 용어는 그 구성 요소를 다른 구성 요소와 구별하기 위한 것일 뿐, 그 용어에 의해 해당 구성 요소의 본질, 차례, 순서 또는 개수 등이 한정되지 않는다. 어떤 구성 요소가 다른 구성 요소에 "연결", "결합" 또는 "접속"된다고 기재된 경우, 그 구성 요소는 그 다른 구성 요소에 직접적으로 연결되거나 또는 접속될 수 있지만, 각 구성 요소 사이에 다른 구성 요소가 "개재"되거나, 각 구성 요소가 다른 구성 요소를 통해 "연결", "결합" 또는 "접속"될 수도 있다고 이해되어야 할 것이다. 위치 관계에 대한 설명일 경우, 예를 들어, '~상에', '~상부에', '~하부에', '~옆에' 등으로 두 부분의 위치 관계가 설명되는 경우, '바로' 또는 '직접'이 사용되지 않는 이상 두 부분 사이에 하나 이상의 다른 부분이 위치할 수도 있다.
또한, 본 발명의 실시예들에서의 구성 요소들은 이들 용어에 의해 제한되지 않는다. 이들 용어들은 단지 하나의 구성 요소를 다른 구성 요소와 구별하기 위하여 사용하는 것일 뿐이다. 따라서, 이하에서 언급되는 제1 구성 요소는 본 발명의 기술적 사상 내에서 제2 구성 요소일 수도 있다.
또한, 본 발명의 실시예들에서의 특징들(구성들)이 부분적으로 또는 전체적으로 서로 결합 또는 조합 또는 분리 가능하고, 기술적으로 다양한 연동 및 구동이 가능하며, 각 실시예는 서로에 대하여 독립적으로 실시 가능할 수도 있고 연관 관계로 함께 실시 가능할 수도 있다.
이하에서는, 본 발명의 실시예들을 첨부된 도면을 참조하여 상세히 설명한다.
도 1은 본 발명의 실시예들에 따른 표시 장치(100)의 시스템 구성도이다.
본 발명의 실시예들에 따른 표시 장치(100)는 영상 디스플레이 장치, 정보 출력 장치, 조명 장치, 각종 발광 장치 등을 포함할 수 있다. 아래에서는, 설명의 편의를 위하여, 영상 디스플레이 장치를 중심으로 설명한다. 하지만, 표시 패널(PNL)에 여러 개의 서브픽셀(SP)이 배치되고, 데이터 라인(DL)을 통해 데이터 신호를 서브픽셀(SP)에 공급하기만 하면, 모든 종류의 전자 장치에도 적용이 가능하다.
본 발명의 실시예들에 따른 표시 장치(100)는, 영상을 표시하거나 빛을 출력하는 표시 패널(PNL)과, 이러한 표시 패널(PNL)을 구동하기 위한 구동 회로를 포함할 수 있다.
표시 패널(PNL)은, 다수의 데이터 라인(DL) 및 다수의 게이트 라인(GL)이 배치되고 다수의 데이터 라인(DL) 및 다수의 게이트 라인(GL)에 의해 정의되는 다수의 서브픽셀(SP)이 매트릭스 타입으로 배열될 수 있다.
표시 패널(PNL)에서 다수의 데이터 라인(DL) 및 다수의 게이트 라인(GL)은 서로 교차하여 배치될 수 있다. 예를 들어, 다수의 게이트 라인(GL)은 행(Row) 또는 열(Column)으로 배열될 수 있고, 다수의 데이터 라인(DL)은 열(Column) 또는 행(Row)으로 배열될 수 있다. 아래에서는, 설명의 편의를 위하여, 다수의 게이트 라인(GL)은 행(Row)으로 배치되고, 다수의 데이터 라인(DL)은 열(Column)로 배치되는 것으로 가정한다.
표시 패널(PNL)에는, 서브픽셀 구조 등에 따라, 다수의 데이터 라인(DL) 및 다수의 게이트 라인(GL) 이외에, 다른 종류의 신호배선들이 배치될 수 있다. 구동전압 배선, 기준전압 배선, 또는 공통전압 배선 등이 더 배치될 수 있다.
표시 패널(PNL)은 LCD (Liquid Crystal Display) 패널, OLED (Organic Light Emitting Diode) 패널 등의 다양한 타입의 패널일 수 있다.
표시 패널(PNL)에 배치되는 신호배선들의 종류는, 서브픽셀 구조, 패널 타입(예: LCD 패널, OLED 패널 등) 등에 따라 달라질 수 있다. 그리고, 본 명세서에서는 신호배선은 신호가 인가되는 전극을 포함하는 개념일 수도 있다.
표시 패널(PNL)은 화상(영상)이 표시되는 액티브 영역(A/A)과, 그 외곽 영역이고 화상이 표시되지 않는 넌-액티브 영역(N/A)을 포함할 수 있다. 여기서, 넌-액티브 영역(N/A)은 베젤 영역이라고도 한다.
액티브 영역(A/A)에는 화상 표시를 위한 다수의 서브픽셀(SP)이 배치된다. 간혹, 넌-액티브 영역(N/A)의 일부 영역에 하나 이상의 서브픽셀(SP)이 다양한 목적으로 배치될 수도 있다.
넌-액티브 영역(N/A)은 데이터 드라이버(DDR)가 전기적으로 연결되기 위한 패드 영역(본딩 영역)을 포함한다.
넌-액티브 영역(N/A)은 패드 영역에 연결된 데이터 드라이버(DDR)과 다수의 데이터 라인(DL) 간의 연결을 위한 다수의 데이터 링크 라인이 배치된 넌-액티브 영역(N/A)을 포함할 수도 있다. 여기서, 다수의 데이터 링크 라인은 다수의 데이터 라인(DL)이 넌-액티브 영역(N/A)으로 연장된 부분들이거나, 다수의 데이터 라인(DL)과 전기적으로 연결된 별도의 패턴들일 수 있다.
또한, 넌-액티브 영역(N/A)에는, 데이터 드라이버(DDR)가 전기적으로 연결되는 패드 영역을 통해, 게이트 드라이버(GDR)로 게이트 구동에 필요한 전압(신호)을 전달해주기 위한 게이트 구동 관련 배선들이 배치될 수 있다.
예를 들어, 게이트 구동 관련 배선들은, 클럭 신호를 전달해주기 위한 클럭 배선들, 게이트 전압(VGH, VGL)을 전달해주는 게이트 전압 배선들, 스캔신호 생성에 필요한 각종 제어신호를 전달해주는 게이트 구동 제어 신호배선들 등을 포함할 수 있다. 이러한 게이트 구동 관련 배선들은, 액티브 영역(A/A)에 배치되는 게이트 라인들(GL)과 다르게, 넌-액티브 영역(N/A)에 배치된다.
구동 회로는, 다수의 데이터 라인(DL)을 구동하는 데이터 드라이버(DDR)와, 다수의 게이트 라인(GL)을 구동하는 게이트 드라이버(GDR)와, 데이터 드라이버(DDR) 및 게이트 드라이버(GDR)를 제어하는 컨트롤러(CTR) 등을 포함할 수 있다.
데이터 드라이버(DDR)는 다수의 데이터 라인(DL)으로 데이터 신호(데이터 전압)를 출력함으로써 다수의 데이터 라인(DL)을 구동할 수 있다.
게이트 드라이버(GDR)는 다수의 게이트 라인(GL)으로 스캔 신호를 출력함으로써 다수의 게이트 라인(GL)을 구동할 수 있다.
컨트롤러(CTR)는, 데이터 드라이버(DDR) 및 게이트 드라이버(GDR)의 구동 동작에 필요한 각종 제어신호(DCS, GCS)를 공급함으로써, 데이터 드라이버(DDR) 및 게이트 드라이버(GDR)의 구동 동작과 그 타이밍 등을 제어할 수 있다. 또한, 컨트롤러(CTR)는 데이터 드라이버(DDR)로 디지털 형태의 영상 데이터(DATA)를 공급할 수 있다.
컨트롤러(CTR)는, 각 프레임에서 구현하는 타이밍에 따라 스캔을 시작하고, 외부에서 입력되는 입력 데이터를 데이터 드라이버(DDR)에서 사용하는 데이터 신호 형식에 맞게 전환하여 전환된 영상 데이터(DATA)를 출력하고, 스캔에 맞춰 적당한 시간에 데이터 구동을 통제한다.
컨트롤러(CTR)는, 데이터 드라이버(DDR) 및 게이트 드라이버(GDR)를 제어하기 위하여, 수직 동기 신호(Vsync), 수평 동기 신호(Hsync), 입력 데이터 인에이블(DE: Data Enable) 신호, 클럭 신호(CLK) 등의 타이밍 신호를 외부 (예: 호스트 시스템)로부터 입력 받아, 각종 제어 신호들을 생성하여 데이터 드라이버(DDR) 및 게이트 드라이버(GDR)로 출력한다.
예를 들어, 컨트롤러(CTR)는, 게이트 드라이버(GDR)를 제어하기 위하여, 게이트 스타트 펄스(GSP: Gate Start Pulse), 게이트 쉬프트 클럭(GSC: Gate Shift Clock), 게이트 출력 인에이블 신호(GOE: Gate Output Enable) 등을 포함하는 각종 게이트 제어 신호(GCS: Gate Control Signal)를 출력한다.
또한, 컨트롤러(CTR)는, 데이터 드라이버(DDR)를 제어하기 위하여, 소스 스타트 펄스(SSP: Source Start Pulse), 소스 샘플링 클럭(SSC: Source Sampling Clock), 소스 출력 인에이블 신호(SOE: Source Output Enable) 등을 포함하는 각종 데이터 제어 신호(DCS: Data Control Signal)를 출력한다.
컨트롤러(CTR)는, 통상의 디스플레이 기술에서 이용되는 타이밍 컨트롤러(Timing Controller)이거나, 타이밍 컨트롤러(Timing Controller)를 포함하여 다른 제어 기능도 더 수행할 수 있는 제어장치일 수 있다.
컨트롤러(CTR)는, 데이터 드라이버(DDR)와 별도의 부품으로 구현될 수도 있고, 데이터 드라이버(DDR)와 함께 통합되어 집적회로(IC)로 구현될 수도 있다.
데이터 드라이버(DDR)는, 컨트롤러(CTR)로부터 디지털 형태의 영상 데이터(DATA)를 입력 받아 다수의 데이터 라인(DL)로 아날로그 형태의 데이터 신호를 공급함으로써, 다수의 데이터 라인(DL)을 구동한다. 여기서, 데이터 드라이버(DDR)는 소스 드라이버라고도 한다.
데이터 드라이버(DDR)는 다양한 인터페이스를 통해 컨트롤러(CTR)와 각종 신호를 주고받을 수 있다.
게이트 드라이버(GDR)는, 다수의 게이트 라인(GL)로 스캔 신호를 순차적으로 공급함으로써, 다수의 게이트 라인(GL)을 순차적으로 구동한다. 여기서, 게이트 드라이버(GDR)는 스캔 드라이버라고도 한다.
게이트 드라이버(GDR)는, 컨트롤러(CTR)의 제어에 따라, 온(On) 전압 또는 오프(Off) 전압의 스캔 신호를 다수의 게이트 라인(GL)로 순차적으로 공급한다.
데이터 드라이버(DDR)는, 게이트 드라이버(GDR)에 의해 특정 게이트 라인이 열리면, 컨트롤러(CTR)로부터 수신한 영상 데이터(DATA)를 아날로그 형태의 데이터 신호로 변환하여 다수의 데이터 라인(DL)로 공급한다.
데이터 드라이버(DDR)는, 표시 패널(PNL)의 일 측(예: 상측, 하측, 좌측, 또는 우측)에만 위치할 수도 있고, 경우에 따라서는, 구동 방식, 패널 설계 방식 등에 따라 표시 패널(PNL)의 양 측(예: 상하 또는 좌우)에 모두 위치할 수도 있다.
게이트 드라이버(GDR)는, 표시 패널(PNL)의 일 측(예: 좌측, 우측, 상측, 또는 하측)에만 위치할 수도 있고, 경우에 따라서는, 구동 방식, 패널 설계 방식 등에 따라 표시 패널(PNL)의 양측(예: 좌우 또는 상하)에 모두 위치할 수도 있다.
데이터 드라이버(DDR)는 하나 이상의 소스 드라이버 집적회로(SDIC: Source Driver Integrated Circuit)를 포함하여 구현될 수 있다.
각 소스 드라이버 집적회로(SDIC)는 시프트 레지스터(Shift Register), 래치 회로(Latch Circuit), 디지털 아날로그 컨버터(DAC: Digital to Analog Converter), 출력 버퍼(Output Buffer) 등을 포함할 수 있다. 데이터 드라이버(DDR)는, 경우에 따라서, 하나 이상의 아날로그 디지털 컨버터(ADC: Analog to Digital Converter)를 더 포함할 수 있다.
각 소스 드라이버 집적회로(SDIC)는, TAB (Tape Automated Bonding) 타입 또는 COG (Chip On Glass) 타입으로 표시 패널(PNL)의 본딩 패드(Bonding Pad)에 연결되거나 표시 패널(PNL) 상에 직접 배치될 수도 있다. 경우에 따라서, 각 소스 드라이버 집적회로(SDIC)는 표시 패널(PNL)에 집적화되어 배치될 수도 있다. 또한, 각 소스 드라이버 집적회로(SDIC)는 COF (Chip On Film) 타입으로 구현될 수 있다. 이 경우, 각 소스 드라이버 집적회로(SDIC)는 회로 필름 상에 실장 되어, 회로 필름을 통해 표시 패널(PNL)에서의 데이터 라인들(DL)과 전기적으로 연결될 수 있다.
게이트 드라이버(GDR)는 다수의 게이트 구동회로(GDC)를 포함할 수 있다. 여기서, 다수의 게이트 구동회로(GDC)는 다수의 게이트 라인(GL)과 각각 대응될 수 있다.
각 게이트 구동회로(GDC)는 시프트 레지스터(Shift Register), 레벨 시프터(Level Shifter) 등을 포함할 수 있다.
각 게이트 구동회로(GDC)는 TAB (Tape Automated Bonding) 타입 또는 COG (Chip On Glass) 타입으로 표시 패널(PNL)의 본딩 패드(Bonding Pad)에 연결될 수 있다. 또한, 각 게이트 구동회로(GDC)는 COF (Chip On Film) 방식으로 구현될 수 있다. 이 경우, 각 게이트 구동회로(GDC)는 회로필름 상에 실장 되어, 회로필름을 통해 표시 패널(PNL)에서의 게이트 라인들(GL)과 전기적으로 연결될 수 있다. 또한, 각 게이트 구동회로(GDC)는 GIP (Gate In Panel) 타입으로 구현되어 표시 패널(PNL)에 내장될 수 있다. 즉, 각 게이트 구동회로(GDC)는 표시 패널(PNL)에 직접 형성될 수 있다.
도 2는 본 발명의 실시예들에 따른 표시 장치(100)의 시스템 구현 예시도이다.
도 2는 데이터 드라이버(DDR)가 다양한 타입들(TAB, COG, COF 등) 중 COF (Chip On Film) 타입으로 구현되고, 게이트 드라이버(GDR)가 다양한 타입들(TAB, COG, COF, GIP 등) 중 GIP (Gate In Panel) 타입으로 구현된 경우에 대한 표시 장치(100)를 예시적으로 나타낸 다이어그램이다.
데이터 드라이버(DDR)는 하나의 소스 드라이버 집적회로(SDIC)로 구현될 수 있다. 도 2는 데이터 드라이버(DDR)가 여러 개의 소스 드라이버 집적회로(SDIC)로 구현된 경우를 예시한 것이다.
데이터 드라이버(DDR)가 COF 타입으로 구현된 경우, 데이터 드라이버(DDR)를 구현한 각 소스 드라이버 집적회로(SDIC)는 회로 필름(SF) 상에 실장 될 수 있다.
회로 필름(SF)의 일 측은 표시 패널(PNL)의 넌-액티브 영역(N/A)에 존재하는 패드 영역 내 패드들과 전기적으로 연결될 수 있다.
회로 필름(SF) 상에는, 소스 드라이버 집적회로(SDIC)와 표시 패널(PNL)을 전기적으로 연결해주기 위한 배선들이 배치될 수 있다.
표시 장치(100)는, 다수의 소스 드라이버 집적회로(SDIC)와 다른 장치들 간의 회로적인 연결을 위해, 하나 이상의 소스 인쇄회로기판(SPCB)과, 제어 부품들과 각종 전기 장치들을 실장 하기 위한 컨트롤 인쇄회로기판(CPCB)을 포함할 수 있다.
하나 이상의 소스 인쇄회로기판(SPCB)에는 소스 드라이버 집적회로(SDIC)가 실장 된 회로 필름(SF)의 타 측이 연결될 수 있다.
즉, 소스 드라이버 집적회로(SDIC)가 실장 된 회로 필름(SF)은, 일 측이 표시 패널(PNL)의 넌-액티브 영역(N/A) 내 패드 영역에 전기적으로 연결되고, 타 측이 소스 인쇄회로기판(SPCB)과 전기적으로 연결될 수 있다.
컨트롤 인쇄회로기판(CPCB)에는, 데이터 드라이버(DDR) 및 게이트 드라이버(GDR) 등의 동작을 제어하는 컨트롤러(CTR)가 배치될 수 있다.
또한, 컨트롤 인쇄회로기판(CPCB)에는, 표시 패널(PNL), 데이터 드라이버(DDR) 및 게이트 드라이버(GDR) 등으로 각종 전압 또는 전류를 공급해주거나 공급할 각종 전압 또는 전류를 제어하는 파워 관리 집적회로(PMIC: Power Management IC) 등이 더 배치될 수도 있다.
소스 인쇄회로기판(SPCB)과 컨트롤 인쇄회로기판(CPCB)은 적어도 하나의 연결 부재(CBL)를 통해 회로적으로 연결될 수 있다. 여기서, 연결 부재(CBL)는, 일 예로, 가요성 인쇄 회로(FPC: Flexible Printed Circuit), 가요성 플랫 케이블(FFC: Flexible Flat Cable) 등일 수 있다.
하나 이상의 소스 인쇄회로기판(SPCB)과 컨트롤 인쇄회로기판(CPCB)은 하나의 인쇄회로기판으로 통합되어 구현될 수도 있다.
게이트 드라이버(GDR)가 GIP (Gate In Panel) 타입으로 구현된 경우, 게이트 드라이버(GDR)는 다수의 게이트 구동 회로(GDC)를 포함하고, 다수의 게이트 구동 회로(GDC)는 표시 패널(PNL)의 넌-액티브 영역(N/A)에 직접 형성될 수 있다.
다수의 게이트 구동 회로(GDC) 각각은 표시 패널(PNL)에서의 액티브 영역(A/A)에 배치된 해당 게이트 라인(GL)으로 해당 스캔 신호를 출력할 수 있다.
표시 패널(PNL) 상에 배치된 다수의 게이트 구동 회로(GDC)는, 넌-액티브 영역(N/A)에 배치된 게이트 구동 관련 배선들을 통해, 스캔신호 생성에 필요한 각종 신호(클럭신호, 하이 레벨 게이트 전압(VGH), 로우 레벨 게이트 전압(VGL), 스타트 신호(VST), 리셋 신호(RST) 등)를 공급받을 수 있다.
넌-액티브 영역(N/A)에 배치된 게이트 구동 관련 배선들은, 다수의 게이트 구동 회로(GDC)에 가장 인접하게 배치된 회로 필름(SF)과 전기적으로 연결될 수 있다.
아래에서는, 도 3을 참조하여, 소스 드라이버 집적회로(SDIC)가 COF (Chip On Film) 타입으로 표시 패널(PNL)에 연결된 영역(200)을 더욱 상세하게 설명한다.
도 3은 본 발명의 실시예들에 따른 표시 장치(100)의 데이터 드라이버(DDR)에 포함되는 소스 드라이버 집적회로(SDIC)가 COF (Chip On Film) 타입으로 구현되어 표시 패널(PNL)에 연결된 영역(200)을 나타낸 도면이다.
도 3을 참조하면, 표시 패널(PNL)은 영상 표시 영역인 액티브 영역(A/A)과 액티브 영역(A/A)의 외곽 영역인 넌-액티브 영역(N/A)을 포함할 수 있다.
넌-액티브 영역(N/A)은, COF 타입으로 구현된 데이터 드라이버(DDR)이 전기적으로 연결되는 패드 영역(PAD)을 포함할 수 있다.
넌-액티브 영역(N/A)의 패드 영역(PAD)에는 다수의 패드들이 배치되고, 이러한 다수의 패드들은 회로 필름(SF)이 전기적으로 연결될 수 있다.
회로 필름(SF) 상에는 데이터 드라이버(DDR)을 구성하는 소스 드라이버 집적회로(SDIC)가 실장 되어 있다.
회로 필름(SF) 상에는, 넌-액티브 영역(N/A)의 패드 영역(PAD)에 배치된 다수의 패드들과 소스 드라이버 집적회로(SDIC)의 핀들(Pins)을 전기적으로 연결해주는 신호배선들이 배치될 수 있다. 여기서, 소스 드라이버 집적회로(SDIC)의 핀들(Pins)은 데이터 신호가 출력되는 채널들에 해당한다.
넌-액티브 영역(N/A)은 다수의 데이터 링크 라인(DLL)이 배치되는 링크 영역(LKA)을 포함할 수 있다.
넌-액티브 영역(N/A)의 링크 영역(LKA)에는, 넌-액티브 영역(N/A)의 패드 영역(PAD)을 통해, 소스 드라이버 집적회로(SDIC)의 채널들(핀들)과 전기적으로 연결되는 다수의 데이터 링크 라인(DLL)이 배치될 수 있다. 여기서, 소스 드라이버 집적회로(SDIC)의 채널들(핀들)의 개수와 다수의 데이터 링크 라인(DLL)의 개수는 동일할 수 있다.
한편, 넌-액티브 영역(N/A)의 링크 영역(LKA)에 배치된 다수의 데이터 링크 라인(DLL)은 액티브 영역(A/A)에 배치된 다수의 데이터 라인(DL)과 전기적으로 연결될 수 있다.
넌-액티브 영역(N/A)의 링크 영역(LKA)에 배치된 다수의 데이터 링크 라인(DLL)의 개수는, 액티브 영역(A/A)에 배치된 다수의 데이터 라인(DL)의 개수와 동일할 수 있다.
이와 다르게, 넌-액티브 영역(N/A)의 링크 영역(LKA)에 배치된 다수의 데이터 링크 라인(DLL)의 개수는, 액티브 영역(A/A)에 배치된 다수의 데이터 라인(DL)의 개수보다 적을 수도 있다.
이 경우, 어느 한 시점에서, 넌-액티브 영역(N/A)의 링크 영역(LKA)에 배치된 다수의 데이터 링크 라인(DLL)은 액티브 영역(A/A)에 배치된 다수의 데이터 라인(DL)의 일부와 선택적으로 연결될 수 있다. 그리고, 다른 한 시점에, 어느 한 시점에서, 넌-액티브 영역(N/A)의 링크 영역(LKA)에 배치된 다수의 데이터 링크 라인(DLL)은 액티브 영역(A/A)에 배치된 다수의 데이터 라인(DL)의 다른 일부와 선택적으로 연결될 수 있다.
이를 위해, 넌-액티브 영역(N/A)의 링크 영역(LKA)에 배치된 다수의 데이터 링크 라인(DLL)과 액티브 영역(A/A)에 배치된 다수의 데이터 라인(DL)은 디멀티플렉서 회로(DeMUX: De-Multiplexer Circuit)를 통해 연결될 수 있다. 여기서, 디멀티플렉서 회로(DeMUX)는 데이터 분배 회로라고도 한다.
다시 말해, 하나의 데이터 링크 라인(DLL)의 관점에서 볼 때, 디멀티플렉서 회로(DeMUX)는 액티브 영역(A/A)에 배치된 둘 이상의 데이터 라인(DL) 중 선택된 하나를 하나의 데이터 링크 라인(DLL)과 전기적으로 연결해줄 수 있다.
이에 따르면, 소스 드라이버 집적회로(SDIC)에서 공급된 데이터 신호들은 넌-액티브 영역(N/A)의 링크 영역(LKA)에 배치된 다수의 데이터 링크 라인(DLL)에 공급된다. 그리고, 디멀티플렉서 회로(DeMUX)는, 액티브 영역(A/A)에 배치된 다수의 데이터 라인(DL) 중 일부의 데이터 라인 그룹(예: 홀수 번째 데이터 라인 그룹)을 선택하여, 선택된 데이터 라인 그룹을 다수의 데이터 링크 라인(DLL)과 전기적으로 연결해줌으로써, 데이터 신호들이 다수의 데이터 라인(DL) 중 선택된 일부의 데이터 라인 그룹(예: 홀수 번째 데이터 라인 그룹)으로 출력될 수 있다.
이후, 소스 드라이버 집적회로(SDIC)에서 공급된 다른 데이터 신호들은 넌-액티브 영역(N/A)의 링크 영역(LKA)에 배치된 다수의 데이터 링크 라인(DLL)에 공급된다. 그리고, 디멀티플렉서 회로(DeMUX)는, 액티브 영역(A/A)에 배치된 다수의 데이터 라인(DL) 중 다른 일부의 데이터 라인 그룹(예: 짝수 번째 데이터 라인 그룹)을 선택하여, 선택된 데이터 라인 그룹을 다수의 데이터 링크 라인(DLL)과 전기적으로 연결해줌으로써, 데이터 신호들이 다수의 데이터 라인(DL) 중 선택된 일부의 데이터 라인 그룹(예: 홀수 번째 데이터 라인 그룹)으로 출력될 수 있다.
여기서, 일부의 데이터 라인 그룹(예: 홀수 번째 데이터 라인 그룹)과 다른 일부의 데이터 라인 그룹(예: 짝수 번째 데이터 라인 그룹)은, 1 수평시간(1H) 동안 시간 분할되어 구동될 수 있다.
전술한 바와 같이, 디멀티플렉서 회로(DeMUX)를 이용하여 데이터 출력을 하게 되면, 소스 드라이버 집적회로(SDIC)의 핀 개수 (채널 개수)를 줄일 수 있는 이점이 있다.
디멀티플렉서 회로(DeMUX)는 넌-액티브 영역(N/A) 내에서 할당된 디멀티플렉서 회로 영역(DMA: De-Multiplexer Circuit Area)에 배치될 수 있다.
예를 들어, 제1 기간 동안, 소스 드라이버 집적회로(SDIC)의 제1 채널에서 출력된 데이터 신호는 제1 데이터 링크 라인(DLL)에 공급된다. 제1 데이터 링크 라인(DLL)에 공급된 데이터 신호는 디멀티플렉서 회로(DeMUX)에 의해 선택된 제1 데이터 라인(DL)으로 출력될 수 있다. 여기서, 예를 들어, 제1 데이터 링크 라인(DLL)과 연결 가능한 제1 및 제2 데이터 라인(DL)이 있다고 할 때, 디멀티플렉서 회로(DeMUX)에 의해 선택된 제1 데이터 라인(DL)은 제1 데이터 링크 라인(DLL)과 연결 가능한 제1 및 제2 데이터 라인(DL) 중에서 선택된 것이다.
이후, 제2 기간 동안, 소스 드라이버 집적회로(SDIC)의 동일한 제1 채널에서 출력된 데이터 신호는 제1 데이터 링크 라인(DLL)에 공급된다. 제1 데이터 링크 라인(DLL)에 공급된 데이터 신호는 디멀티플렉서 회로(DeMUX)에 의해 선택된 제2 데이터 라인(DL)으로 출력될 수 있다 여기서, 예를 들어, 제1 데이터 링크 라인(DLL)과 연결 가능한 제1 및 제2 데이터 라인(DL)이 있다고 할 때, 디멀티플렉서 회로(DeMUX)에 의해 선택된 제2 데이터 라인(DL)은 제1 데이터 링크 라인(DLL)과 연결 가능한 제1 및 제2 데이터 라인(DL) 중에서 선택된 것이다. 그리고, 제1 기간과 제2 기간은 1 수평 시간(1H) 내에 포함되는 기간들이다.
도 4는 본 발명의 실시예들에 따른 표시 장치(100)에서, 데이터 출력과 관련된 디멀티플렉서 회로(DeMUX: De-Multiplexer Circuit)를 나타낸 다이어그램이다. 도 5는 도 4의 디멀티플렉서 회로(DeMUX)의 구동 타이밍 다이어그램이다.
단, 아래에서는, 설명의 편의를 위해, 디멀티플렉서 회로(DeMUX)는 1:2 디멀티플렉싱(De-Multiplexing) 하는 것을 가정한다.
소스 드라이버 집적회로(SDIC)의 제1 채널(CH1)에서 제1 데이터 링크 라인(DLL1)으로 출력된 데이터 신호가 디멀티플렉서 회로(DeMUX)에 의해 2개의 데이터 라인(DL1, DL2)에 순차적으로 공급되고, 소스 드라이버 집적회로(SDIC)의 제2 채널(CH2)에서 제2 데이터 링크 라인(DLL2)으로 출력된 데이터 신호가 디멀티플렉서 회로(DeMUX)에 의해 2개의 데이터 라인(DL3, DL4)에 순차적으로 공급되는 것을 예시적으로 설명한다.
도 4를 참조하면, 소스 드라이버 집적회로(SDIC)의 제1 채널(CH1)은 표시 패널(PNL)의 넌-액티브 영역(N/A)의 링크 영역(LKA)에 배치된 제1 데이터 링크 라인(DLL1)과 전기적으로 연결된다.
소스 드라이버 집적회로(SDIC)의 제2 채널(CH2)은 표시 패널(PNL)의 넌-액티브 영역(N/A)의 링크 영역(LKA)에 배치된 제2 데이터 링크 라인(DLL2)과 전기적으로 연결된다.
도 4를 참조하면, 디멀티플렉서 회로(DeMUX)는, 제1 데이터 링크 라인(DLL1)과 제1 데이터 라인(DL1)을 전기적으로 연결해주기 위한 제1 스위치 소자(ST1)와, 제1 데이터 링크 라인(DLL1)과 제2 데이터 라인(DL2)을 전기적으로 연결해주기 위한 제2 스위치 소자(ST2)와, 제2 데이터 링크 라인(DLL2)과 제3 데이터 라인(DL3)을 전기적으로 연결해주기 위한 제3 스위치 소자(ST3)와, 제2 데이터 링크 라인(DLL2)과 제4 데이터 라인(DL4)을 전기적으로 연결해주기 위한 제4 스위치 소자(ST4)를 포함할 수 있다.
제1 스위치 소자(ST1)는, 소스 드라이버 집적회로(SDIC)의 제1 채널(CH1)과 전기적으로 연결된 드레인 노드 또는 소스 노드와, 제1 데이터 라인(DL1)과 전기적으로 연결된 소스 노드 또는 드레인 노드와, 게이트 노드를 갖는 트랜지스터일 수 있다.
제2 스위치 소자(ST2)는 소스 드라이버 집적회로(SDIC)의 제1 채널(CH1)과 전기적으로 연결된 드레인 노드 또는 소스 노드와, 제2 데이터 라인(DL2)과 전기적으로 연결된 소스 노드 또는 드레인 노드와, 게이트 노드를 갖는 트랜지스터일 수 있다.
제3 스위치 소자(ST3)는, 소스 드라이버 집적회로(SDIC)의 제2 채널(CH2)과 전기적으로 연결된 드레인 노드 또는 소스 노드와, 제3 데이터 라인(DL3)과 전기적으로 연결된 소스 노드 또는 드레인 노드와, 게이트 노드를 갖는 트랜지스터일 수 있다.
제4 스위치 소자(ST4)는 소스 드라이버 집적회로(SDIC)의 제2 채널(CH2)과 전기적으로 연결된 드레인 노드 또는 소스 노드와, 제4 데이터 라인(DL4)과 전기적으로 연결된 소스 노드 또는 드레인 노드와, 게이트 노드를 갖는 트랜지스터일 수 있다.
제1 스위치 소자(ST1)의 게이트 노드와 제3 스위치 소자(ST3)의 게이트 노드는 전기적으로 연결되고, 제1 제어 노드(VA1)에 해당한다. 제1 제어 노드(VA1)는 제1 제어 라인이라고도 하며, 제1 제어 신호(CS1)가 인가된다.
제2 스위치 소자(ST2)의 게이트 노드와 제4 스위치 소자(ST4)의 게이트 노드는 전기적으로 연결되고, 제2 제어 노드(VA2)에 해당한다. 제2 제어 노드(VA2)는 제2 제어 라인이라고 하며, 제2 제어 신호(CS2)가 인가된다.
여기서, 제1 제어 노드(VA1) 및 제2 제어 노드(VA1)는 부트스트래핑 노드들(Bootstrapping Nodes)이라고 한다.
제1 스위치 소자(ST1) 및 제3 스위치 소자(ST3)는 동일한 제1 제어 노드(VA1)에 인가된 동일한 제1 제어 신호(CS1)에 의해 온-오프가 제어된다.
제2 스위치 소자(ST2) 및 제4 스위치 소자(ST4)는 동일한 제2 제어 노드(VA2)에 인가된 동일한 제2 제어 신호(CS2)에 의해 온-오프가 제어된다.
도 5를 참조하면, 제1 및 제3 스위치 소자(ST1, ST3)는 제1 기간(P1) 동안 턴-온 되고, 제2 및 제4 스위치 소자(ST2, ST4)는 제1 기간(P1)과 다른 제2 기간(P2) 동안 턴-온 될 수 있다. 제1 기간(P1)과 제2 기간(P2)은 일정 시간(예: 1 수평 시간(1H)) 내에 포함될 수 있다.
도 5를 참조하면, 1 수평시간(1H) 내 제1 기간(P1) 동안, 제1 스위치 소자(ST1) 및 제3 스위치 소자(ST3)는 턴-온 상태이고, 제2 스위치 소자(ST2) 및 제4 스위치 소자(ST4)는 턴-오프 상태이다.
제1 기간(P1) 동안, 제1 채널(CH1)에서 제1 데이터 링크 라인(DLL1)으로 출력된 제1 데이터 신호는, 제1 스위치 소자(ST1)를 통해 제1 데이터 라인(DL1)으로 출력된다.
제1 기간(P1) 동안, 제2 채널(CH2)에서 제2 데이터 링크 라인(DLL2)으로 출력된 제3 데이터 신호는 제3 스위치 소자(ST3)를 통해 제3 데이터 라인(DL3)으로 출력된다.
도 5를 참조하면, 1 수평시간(1H) 내 제1 기간(P1) 이후 제2 기간(P2) 동안, 제2 스위치 소자(ST2) 및 제4 스위치 소자(ST4)는 턴-온 상태이고, 제1 스위치 소자(ST1) 및 제3 스위치 소자(ST3)는 턴-오프 상태이다.
제2 기간(P2) 동안, 제1 채널(CH1)에서 제1 데이터 링크 라인(DLL1)으로 출력된 제2 데이터 신호는, 제2 스위치 소자(ST2)를 통해 제2 데이터 라인(DL2)으로 출력된다.
제2 기간(P2) 동안, 제2 채널(CH2)에서 제2 데이터 링크 라인(DLL2)으로 출력된 제4 데이터 신호는 제4 스위치 소자(ST4)를 통해 제4 데이터 라인(DL4)으로 출력된다.
한편, 디멀티플렉서 회로(DeMUX)에 포함된 제1 내지 제4 스위치 소자(ST1, ST2, ST3, SO4)는 다양한 타입의 트랜지스터로 형성될 수 있다.
예를 들어, 디멀티플렉서 회로(DeMUX)에 포함된 제1 내지 제4 스위치 소자(ST1, ST2, ST3, ST4)는 비정질 실리콘 박막 트랜지스터(a-Si(amorphous Silicon) TFT), 저온 폴리 실리콘 박막 트랜지스터(LTPS(Low-Temperature Polycrystalline Silicon) TFT), 또는 산화물 박막 트랜지스터(Oxide TFT)등으로 형성될 수 있다.
관련하여, a-Si TFT가 전자 이동도 등의 전기적인 특성(성능)이 좋지 못한 것에 비해, LTPS TFT는 전자 이동도가 우수하다. 하지만, LTPS TFT의 경우, 고온 열처리 공정과 미세 마스크 처리라는 어려운 공정이 추가적으로 필요하고 이에 따라 제작 비용이 많이 드는 단점이 있고, 균일도도 좋지 못한 단점이 있다. 따라서, 균일도가 우수하고 제작 비용도 합리적인 수준일 수 있는 산화물 TFT가 적용되기도 한다. 하지만, 산화물 TFT는 LTPS TFT에 비하여, 전자 이동도가 낮고 열화 발생 가능성이 있다.
하지만, 산화물 TFT의 여러 장점으로 인해, 표시 패널(PNL)의 넌-액티브 영역(N/A)에 배치된 디멀티플렉서 회로(DeMUX)의 제1 내지 제4 스위치 소자(ST1, ST2, ST3, ST4)는 산화물 TFT로 형성될 수 있다.
이에, 본 발명의 실시예들은, 제1 내지 제4 스위치 소자(ST1, ST2, ST3, ST4)가 산화물 TFT로 형성된 경우이더라도, 데이터 출력 효율(응답 속도)을 향상시킬 수 있는 새로운 디멀티플렉서 회로(DeMUX)로서 부트스트래핑 디멀티플렉서 회로(BTS_DeMUX: Bootstrapping De-Multiplexer Circuit)를 제시한다.
아래에서는, 본 발명의 실시예들에 따른 데이터 출력 효율을 향상시키기 위한 부트스트래핑 디멀티플렉서 회로(BTS_DeMUX)를 설명한다.
도 6은 본 발명의 실시예들에 따른 부트스트래핑 디멀티플렉서 회로(BTS_DeMUX)를 나타낸 도면이다. 도 7은 도 6의 부트스트래핑 디멀티플렉서 회로(BTS_DeMUX)의 구동 타이밍 다이어그램이다. 도 8은 본 발명의 실시예들에 따른 부트스트래핑 디멀티플렉서 회로(BTS_DeMUX)에서 제1 내지 제4 스위치 소자(ST1, ST2, ST3, ST4)가 형성되는 영역의 평면도이다.
도 6을 참조하면, 본 발명의 실시예들에 따른 부트스트래핑 디멀티플렉서 회로(BTS_DeMUX)는, 데이터 드라이버(DDR)에서 공급된 데이터 신호를 표시 패널(PNL)에 배치된 다수의 데이터 라인(DL)에 순차적으로 출력하기 위한 회로이다.
도 6을 참조하면, 부트스트래핑 디멀티플렉서 회로(BTS_DeMUX)는, 제1 스위치 소자(ST1), 제2 스위치 소자(ST2), 제2 스위치 소자(ST2) 및 제4 스위치 소자(ST4) 등을 포함할 수 있다.
제1 스위치 소자(ST1)는, 게이트 노드의 전압에 따라 온-오프가 제어되고, 턴-온 시, 제1 채널(CH1)과 제1 데이터 라인(DL1)을 전기적으로 연결해줄 수 있다.
제2 스위치 소자(ST2)는, 게이트 노드의 전압에 따라 온-오프가 제어되고, 턴-온 시, 제1 채널(CH1)과 제2 데이터 라인(DL2)을 전기적으로 연결해줄 수 있다.
제3 스위치 소자(ST3)는, 게이트 노드의 전압에 따라 온-오프가 제어되고, 턴-온 시, 제2 채널(CH2)과 제3 데이터 라인(DL3)을 전기적으로 연결해줄 수 있다.
제4 스위치 소자(ST4)는, 게이트 노드의 전압에 따라 온-오프가 제어되고, 턴-온 시, 제2 채널(CH2)과 제4 데이터 라인(DL4)을 전기적으로 연결해줄 수 있다.
도 6을 참조하면, 제1 스위치 소자(ST1)의 게이트 노드와 제3 스위치 소자(ST3)의 게이트 노드는 동일한 제1 제어 신호(CS1)가 인가될 수 있다. 제1 스위치 소자(ST1)의 게이트 노드와 제3 스위치 소자(ST3)의 게이트 노드는 전기적으로 연결될 수 있으며, 이를 위해 연결 패턴에 의해 컨택되거나, 일체화 된 전극이나 라인일 수 있다.
이에 따라, 제1 스위치 소자(ST1)의 게이트 노드와 제3 스위치 소자(ST3)의 게이트 노드는 제1 제어 노드(VA1)를 형성한다. 제1 제어 노드(VA1)에 인가되는 제1 제어 신호(CS1)는 하이 레벨 전압 또는 로우 레벨 전압을 가질 수 있다.
도 6을 참조하면, 제2 스위치 소자(ST2)의 게이트 노드와 제4 스위치 소자(ST4)의 게이트 노드는 동일한 제2 제어 신호(CS2)가 인가될 수 있다. 제2 스위치 소자(ST2)의 게이트 노드와 제4 스위치 소자(ST4)의 게이트 노드는 전기적으로 연결될 수 있으며, 이를 위해 연결 패턴에 의해 컨택되거나, 일체화 된 전극이나 라인일 수 있다.
이에 따라, 제2 스위치 소자(ST2)의 게이트 노드와 제4 스위치 소자(ST4)의 게이트 노드는 하나의 제2 제어 노드(VA2)를 형성한다. 제2 제어 노드(VA2)에 인가되는 제2 제어 신호(CS2)는 하이 레벨 전압 또는 로우 레벨 전압을 가질 수 있다.
도 6 및 도 7을 참조하면, 제1 제어 노드(VA1) 및 제2 제어 노드(VA2)는 서로 다른 전압 상태를 갖는다.
제1 스위치 소자(ST1)의 게이트 노드와 제3 스위치 소자(ST3)의 게이트 노드는 전기적으로 연결되어 있기 때문에, 제1 스위치 소자(ST1)의 게이트 노드와 제3 스위치 소자(ST3)의 게이트 노드는 동일한 전압 상태를 갖는다. 따라서, 제1 스위치 소자(ST1) 및 제3 스위치 소자(ST3)는 제1 제어 노드(VA1)의 전압에 따라 동일한 온-오프 타이밍을 갖는다.
제2 스위치 소자(ST2)의 게이트 노드와 제4 스위치 소자(ST4)의 게이트 노드는 전기적으로 연결되어 있기 때문에, 제2 스위치 소자(ST2)의 게이트 노드와 제4 스위치 소자(ST4)의 게이트 노드는 동일한 전압 상태를 갖는다. 따라서, 제2 스위치 소자(ST2) 및 제4 스위치 소자(ST4)는 제2 제어 노드(VA2)의 전압에 따라 동일한 온-오프 타이밍을 갖는다.
제1 제어 노드(VA1)의 전압(전압 변화)은 제2 제어 노드(VA2)의 전압(전압 변화)과 다르다. 즉, 제1 제어 노드(VA1)의 전압에 따라 제어되는 제1 스위치 소자(ST1) 및 제3 스위치 소자(ST3)는 제2 제어 노드(VA2)의 전압에 따라 제어되는 제2 스위치 소자(ST2) 및 제4 스위치 소자(ST4)와 서로 다른 온-오프 타이밍을 갖는다.
도 6을 참조하면, 부트스트래핑 디멀티플렉서 회로(BTS_DeMUX)는,
제1 제어 보조 노드(Na1)와 제1 스위치 소자(ST1)의 게이트 노드에 대응되는 제1 제어 노드(VA1) 사이에 전기적으로 연결된 제1 캐패시터(C1)와,
제2 제어 보조 노드(Na2)와 제2 스위치 소자(ST2)의 게이트 노드에 대응되는 제2 제어 노드(VA2) 사이에 전기적으로 연결된 제2 캐패시터(C2)와,
제3 제어 보조 노드(Na3)와 제3 스위치 소자(ST3)의 게이트 노드에 대응되는 제1 제어 노드(VA1) 사이에 전기적으로 연결된 제3 캐패시터(C3)와,
제4 제어 보조 노드(Na4)와 제4 스위치 소자(ST4)의 게이트 노드에 대응되는 제2 제어 노드(VA2) 사이에 전기적으로 연결된 제4 캐패시터(C4)를 포함할 수 있다.
도 6을 참조하면, 부트스트래핑 디멀티플렉서 회로(BTS_DeMUX)는, 제1 캐패시터(C1) 및 제3 캐패시터(C3)의 충전과 방전을 제어하는 제1 충전/방전 제어 회로(CDC1)와, 제2 캐패시터(C2) 및 제4 캐패시터(C4)의 충전과 방전을 제어하는 제4 충전/방전 제어 회로(CDC4)를 포함할 수 있다.
제1 제어 보조 노드(Na1) 및 제3 제어 보조 노드(Na3)는 동일한 제1 제어 보조 신호(CAS1)가 인가될 수 있다.
제1 제어 보조 노드(Na1) 및 제3 제어 보조 노드(Na3)는 전기적으로 연결될 수 있으며, 이를 위해 연결 패턴에 의해 컨택되거나, 일체화 된 전극이나 라인일 수 있다.
제2 제어 보조 노드(Na2) 및 제4 제어 보조 노드(Na4)는 동일한 제2 제어 보조 신호(CAS2)가 인가될 수 있다.
제2 제어 보조 노드(Na2) 및 제4 제어 보조 노드(Na4)는 전기적으로 연결될 수 있으며, 이를 위해 연결 패턴에 의해 컨택되거나, 일체화 된 전극이나 라인일 수 있다.
제1 캐패시터(C1) 및 제3 캐패시터(C3)는 양 단의 노드(제1 제어 노드(VA1), 제1 제어 보조 노드(Na1))가 동일하므로 충전과 방전의 타이밍이 동일하다.
제2 캐패시터(C2) 및 제4 캐패시터(C4)는 양 단의 노드(제2 제어 노드(VA2), 제2 제어 보조 노드(Na2))가 동일하므로 충전과 방전의 타이밍이 동일하다.
도 7을 참조하면, 제1 캐패시터(C1) 및 제3 캐패시터(C3)의 충전은 제1 제어 신호(CS1)의 하이 레벨 전압에 의해 트리거링 된다. 여기서, 제1 제어 노드(VA1)의 전압이 로우 레벨 전압에서 하이 레벨 전압으로 변하는 것이 제1 캐패시터(C1) 및 제3 캐패시터(C3)의 충전의 시작에 해당한다.
또한, 제2 캐패시터(C2) 및 제4 캐패시터(C4)의 충전은 제2 제어 신호(CS2)의 하이 레벨 전압에 의해 트리거링 된다. 여기서, 제2 제어 노드(VA2)의 전압이 로우 레벨 전압에서 하이 레벨 전압으로 변하는 것이 제2 캐패시터(C2) 및 제4 캐패시터(C4)의 충전의 시작에 해당한다.
도 7을 참조하면, 제1 캐패시터(C1) 및 제3 캐패시터(C3)의 방전은 제2 제어 신호(CS2)의 하이 레벨 전압에 의해 트리거링 된다. 여기서, 제1 제어 노드(VA1)의 전압이 하이 레벨 전압에서 로우 레벨 전압으로 변하는 것이 제1 캐패시터(C1) 및 제3 캐패시터(C3)의 방전의 시작에 해당한다.
따라서, 제1 캐패시터(C1) 및 제3 캐패시터(C3)의 방전은 제2 캐패시터(C2) 및 제4 캐패시터(C4)의 충전에 의해 트리거링 될 수 있다.
또한, 제2 캐패시터(C2) 및 제4 캐패시터(C4)의 방전은 제1 제어 신호(CS1)의 하이 레벨 전압에 의해 트리거링 된다. 여기서, 제2 제어 노드(VA2)의 전압이 하이 레벨 전압에서 로우 레벨 전압으로 변하는 것이 제2 캐패시터(C2) 및 제4 캐패시터(C4)의 방전의 시작에 해당한다.
따라서, 제2 캐패시터(C2) 및 제4 캐패시터(C4)의 방전은 제1 캐패시터(C1) 및 제1 캐패시터(C1)의 충전에 의해 트리거링 될 수 있다.
도 6을 참조하면, 제1 충전/방전 제어 회로(CDC1)는 제1 충전 제어 소자(CT1), 제1 방전 제어 소자(DT1) 및 제1 방전 보조 제어 소자(DAT1)를 포함할 수 있다.
제1 충전 제어 소자(CT1)는, 제1 공급 노드(Ns1)와 제1 제어 노드(VA1) 사이에 전기적으로 연결되고, 제1 제어 신호(CS1)에 의해 온-오프가 제어될 수 있다.
제1 방전 제어 소자(DT1)는, 제1 공급 노드(Ns1)와 제1 제어 노드(VA1) 사이에 전기적으로 연결되고, 제1 캐패시터(C1) 및 제3 캐패시터(C3)의 방전을 트리거링 시키기 위한 제1 방전 신호에 의해 온-오프가 제어될 수 있다.
제1 방전 보조 제어 소자(DAT1)는, 제1 공급 노드(Ns1)와 제1 제어 노드(VA1) 사이에 전기적으로 연결되고, 제1 캐패시터(C1) 및 제3 캐패시터(C3)의 방전을 유지시키기 위한 제1 방전 보조 신호에 의해 온-오프가 제어될 수 있다.
제2 충전/방전 제어 회로(CDC2)는 제2 충전 제어 소자(CT2), 제2 방전 제어 소자(DT2) 및 제2 방전 보조 제어 소자(DAT2)를 포함할 수 있다.
제2 충전 제어 소자(CT2)는, 제2 공급 노드(Ns2)와 제2 제어 노드(VA2) 사이에 전기적으로 연결되고, 제2 제어 신호(CS2)에 의해 온-오프가 제어될 수 있다.
제2 방전 제어 소자(DT2)는, 제2 공급 노드(Ns2)와 제2 제어 노드(VA2) 사이에 전기적으로 연결되고, 제2 캐패시터(C2) 및 제4 캐패시터(C4)의 방전을 트리거링 시키기 위한 제2 방전 신호에 의해 온-오프가 제어될 수 있다.
제2 방전 보조 제어 소자(DAT2), 제2 공급 노드(Ns2)와 제2 제어 노드(VA2) 사이에 전기적으로 연결되고, 제2 캐패시터(C2) 및 제4 캐패시터(C4)의 방전을 유지시키기 위한 제2 방전 보조 신호에 의해 온-오프가 제어될 수 있다.
도 6을 참조하면, 제1 충전/방전 제어 회로(CDC1)는 제2 충전/방전 제어 회로(CDC2)의 제2 제어 신호(CS2)를 자신의 제1 방전 신호로 활용하고, 제2 충전/방전 제어 회로(CDC2)의 제2 제어 보조 신호(CAS2)를 자신의 제1 방전 보조 신호로 활용한다.
반대로, 제2 충전/방전 제어 회로(CDC2)는 제1 충전/방전 제어 회로(CDC1)의 제1 제어 신호(CS1)를 자신의 제2 방전 신호로 활용하고, 제1 충전/방전 제어 회로(CDC1)의 제1 제어 보조 신호(CAS1)를 자신의 제2 방전 보조 신호로 활용한다.
즉, 제1 캐패시터(C1) 및 제3 캐패시터(C3)의 방전을 트리거링 시키기 위한 제1 방전 신호는 제2 제어 신호(CS2)와 동일하고, 제1 캐패시터(C1) 및 제3 캐패시터(C3)의 방전을 유지시키기 위한 제1 방전 보조 신호는 제2 제어 보조 신호(CAS2)와 동일할 수 있다.
이와 마찬가지로, 제2 캐패시터(C2) 및 제4 캐패시터(C4)의 방전을 트리거링 시키기 위한 제2 방전 신호는 제1 제어 신호(CS1)와 동일하고, 제2 캐패시터(C2) 및 제4 캐패시터(C4)의 방전을 유지시키기 위한 제2 방전 보조 신호는 제1 제어 보조 신호(CAS1)와 동일할 수 있다.
도 7을 참조하면, 제1 제어 신호(CS1)의 하이 레벨 전압 기간의 뒷부분과 제1 제어 보조 신호(CAS1)의 하이 레벨 전압 기간의 앞부분은 중첩될 수 있다.
제1 충전/방전 제어 회로(CDC1)와 제2 충전/방전 제어 회로(CDC2)는 신호를 교차하여 활용하기 때문에, 제1 제어 신호(CS1)가 제2 방전 신호이고, 제1 제어 보조 신호(CAS1)가 제2 방전 보조 신호이다. 따라서, 제2 방전 신호의 하이 레벨 전압 기간의 뒷부분과 제2 방전 보조 신호의 하이 레벨 전압 기간의 앞부분은 중첩될 수 있다.
도 7을 참조하면, 제2 제어 신호(CS2)의 하이 레벨 전압 기간의 뒷부분과 제2 제어 보조 신호(CAS2)의 하이 레벨 전압 기간의 앞부분은 중첩될 수 있다.
제1 충전/방전 제어 회로(CDC1)와 제2 충전/방전 제어 회로(CDC2)는 신호를 교차하여 활용하기 때문에, 제2 제어 신호(CS2)가 제1 방전 신호이고, 제2 제어 보조 신호(CAS2)가 제1 방전 보조 신호이다. 따라서, 제1 방전 신호의 하이 레벨 전압 기간의 뒷부분과 제1 방전 보조 신호의 하이 레벨 전압 기간의 앞부분은 중첩될 수 있다.
도 7을 참조하면, 제1 제어 보조 신호(CAS1)의 하이 레벨 전압 기간과 제2 제어 신호(CS2)의 하이 레벨 전압 기간은 미 중첩될 수 있다.
이와 마찬가지로, 제2 제어 보조 신호(CAS2)의 하이 레벨 전압 기간과 제1 제어 신호(CS1)의 하이 레벨 전압 기간은 미 중첩될 수 있다.
도 7을 참조하면, 제1 제어 노드(VA1)에 해당하는 제1 스위치 소자(ST1)의 게이트 노드와 제3 스위치 소자(ST3)의 게이트 노드는, 어느 한 시점에, 제1 제어 신호(CS1)의 로우 레벨 전압을 갖는 제1 전압 상태와, 제1 제어 신호(CS1)의 하이 레벨 전압을 갖는 제2 전압 상태와, 제1 제어 신호(CS1)의 하이 레벨 전압에서 제1 제어 보조 신호(CAS1)의 하이 레벨 전압만큼 부스팅 된 제3 전압 상태 중 하나의 전압 상태를 동일하게 가질 수 있다.
도 7을 참조하면, 제1 제어 노드(VA1)에 해당하는 제1 스위치 소자(ST1)의 게이트 노드와 제3 스위치 소자(ST3)의 게이트 노드는, 제1 전압 상태, 제2 전압 상태, 제3 전압 상태, 제2 전압 상태, 제1 전압 상태의 순서대로 전압 상태가 변한다.
도 7을 참조하면, 제2 제어 노드(VA2)에 해당하는 제2 스위치 소자(ST2)의 게이트 노드와 제4 스위치 소자(ST4)의 게이트 노드는, 어느 한 시점에, 제2 제어 신호(CS2)의 로우 레벨 전압을 갖는 제1 전압 상태와, 제2 제어 신호(CS2)의 하이 레벨 전압을 갖는 제2 전압 상태와, 제2 제어 신호(CS2)의 하이 레벨 전압에서 제2 제어 보조 신호(CAS2)의 하이 레벨 전압만큼 부스팅 된 제3 전압 상태 중 하나의 전압 상태를 가질 수 있다.
도 7을 참조하면, 제2 제어 노드(VA2)에 해당하는 제2 스위치 소자(ST2)의 게이트 노드와 제4 스위치 소자(ST4)의 게이트 노드는, 제1 전압 상태, 제2 전압 상태, 제3 전압 상태, 제2 전압 상태, 제1 전압 상태의 순서대로 전압 상태가 변한다.
도 8은 디멀티플렉서 회로 영역(DMA) 내에서, 제1 내지 제4 스위치 소자(ST1, ST2, ST3, ST4)가 배치된 영역을 간략하게 나타낸 도면이다.
도 8을 참조하면, 제1 제어 노드(VA1)는 제1 스위치 소자(ST1) 및 제3 스위치 소자(ST3) 각각의 게이트 노드와 연결되는 신호 라인 형태로 배치될 수 있다.
이와 마찬가지로, 제2 제어 노드(VA2)는 제2 스위치 소자(ST2) 및 제4 스위치 소자(ST4) 각각의 게이트 노드와 연결되는 신호 라인 형태로 배치될 수 있다.
도 8을 참조하면, 제1 제어 보조 노드(Na1) 및 제3 제어 보조 노드(Na3)는 신호 라인 형태로 배치되고, 동일한 제1 제어 보조 신호(CAS1)가 인가될 수 있다.
이와 마찬가지로, 제2 제어 보조 노드(Na2) 및 제4 제어 보조 노드(Na4)는 신호 라인 형태로 배치되고, 동일한 제2 제어 보조 신호(CAS2)가 인가될 수 있다.
도 8을 참조하면, 제1 스위치 소자(ST1)의 게이트 노드에 해당하는 제1 제어 노드(VA1)와 제1 제어 보조 노드(Na1)는 제1 캐패시터(C1)를 형성한다.
제3 스위치 소자(ST3)의 게이트 노드에 해당하는 제1 제어 노드(VA1)와 제3 제어 보조 노드(Na3)는 제3 캐패시터(C3)를 형성한다.
제2 스위치 소자(ST2)의 게이트 노드에 해당하는 제2 제어 노드(VA2)와 제2 제어 보조 노드(Na2)는 제2 캐패시터(C2)를 형성한다.
제4 스위치 소자(ST4)의 게이트 노드에 해당하는 제2 제어 노드(VA2)와 제4 제어 보조 노드(Na4)는 제4 캐패시터(C4)를 형성한다.
도 8을 참조하면, 제1 스위치 소자(ST1)의 소스 노드 또는 드레인 노드는 제1 데이터 라인(DL1)과 연결되거나 제1 데이터 라인(DL1)에 해당할 수 있다.
제1 스위치 소자(ST1)의 드레인 노드 또는 소스 노드는 소스 드라이버 집적회로(SDIC)의 제1 채널(CH1)과 대응되는 제1 데이터 링크 라인(DLL1)과 연결되거나 제1 데이터 링크 라인(DLL1)에 해당할 수 있다.
제2 스위치 소자(ST2)의 소스 노드 또는 드레인 노드는 제2 데이터 라인(DL2)과 연결되거나 제2 데이터 라인(DL2)에 해당할 수 있다.
제2 스위치 소자(ST2)의 드레인 노드 또는 소스 노드는 소스 드라이버 집적회로(SDIC)의 제1 채널(CH1)과 대응되는 제1 데이터 링크 라인(DLL1)과 연결되거나 제1 데이터 링크 라인(DLL1)에 해당할 수 있다. 여기서, 제2 스위치 소자(ST2)의 드레인 노드 또는 소스 노드는 제1 스위치 소자(ST1)의 드레인 노드 또는 소스 노드와 연결 패턴에 의해 연결되거나 일체화 됨으로써 전기적으로 연결될 수 있다.
제3 스위치 소자(ST3)의 소스 노드 또는 드레인 노드는 제3 데이터 라인(DL3)과 연결되거나 제3 데이터 라인(DL3)에 해당할 수 있다.
제3 스위치 소자(ST3)의 드레인 노드 또는 소스 노드는 소스 드라이버 집적회로(SDIC)의 제2 채널(CH2)과 대응되는 제2 데이터 링크 라인(DLL2)과 연결되거나 제2 데이터 링크 라인(DLL2)에 해당할 수 있다.
제4 스위치 소자(ST4)의 소스 노드 또는 드레인 노드는 제4 데이터 라인(DL4)과 연결되거나 제4 데이터 라인(DL4)에 해당할 수 있다.
제4 스위치 소자(ST4)의 드레인 노드 또는 소스 노드는 소스 드라이버 집적회로(SDIC)의 제2 채널(CH2)과 대응되는 제2 데이터 링크 라인(DLL2)과 연결되거나 제2 데이터 링크 라인(DLL2)에 해당할 수 있다. 여기서, 제4 스위치 소자(ST4)의 드레인 노드 또는 소스 노드는 제3 스위치 소자(ST3)의 드레인 노드 또는 소스 노드와 연결 패턴에 의해 연결되거나 일체화 됨으로써 전기적으로 연결될 수 있다.
도 8을 참조하면, 제1 제어 노드(VA1) 및 제2 제어 노드(VA2) 각각에 해당하는 신호 라인은 표시 패널(PNL)의 넌-액티브 영역(N/A) 내 디멀티플렉서 회로 영역(DMA)에 전체적으로 배치된다.
따라서, 제1 제어 노드(VA1) 및 제2 제어 노드(VA2) 상에 로드(Load)를 형성하는 많은 각종 배선들(데이터 라인 및 데이터 링크 라인 등의 데이터 신호 전달 배선 등)과 다른 스위치 소자 등의 많은 트랜지스터가 불가피하게 존재할 수밖에 없다.
이에 따라, RC (Resistance Capacitance) 값이 커지게 되고, 이로 인해, 부트스트래핑 디멀티플렉서 회로(BTS_DeMUX)의 데이터 신호 출력 성능이 저하될 수 밖에 없다. 이는 결국에 화상 품질 저하로 이어질 수 있다.
아래에서는, RC 값을 줄여줄 수 있는 RC 저감형 부트스트래핑 디멀티플렉서 회로(BTS_DeMUX)에 대하여 설명한다.
도 9는 본 발명의 실시예들에 따른 RC 저감형 부트스트래핑 디멀티플렉서 회로(BTS_DeMUX)를 나타낸 도면이다. 도 10은 도 9의 RC 저감형 부트스트래핑 디멀티플렉서 회로(BTS_DeMUX)의 구동 타이밍 다이어그램이다. 도 11은 본 발명의 실시예들에 따른 RC 저감형 부트스트래핑 디멀티플렉서 회로(BTS_DeMUX)에서 제1 내지 제4 스위치 소자(ST4)가 형성되는 영역의 평면도이다. 도 12 내지 도 14는 본 발명의 실시예들에 따른 RC 저감형 부트스트래핑 디멀티플렉서 회로(BTS_DeMUX)의 픽셀 충전율 및 충전/방전 개선 효과를 나타낸 그래프들이다.
도 9를 참조하면, 본 발명의 실시예들에 따른 RC 저감형 부트스트래핑 디멀티플렉서 회로(BTS_DeMUX)는, 데이터 드라이버(DDR)에서 공급된 데이터 신호를 표시 패널(PNL)에 배치된 다수의 데이터 라인(DL)에 순차적으로 출력하기 위한 회로이다.
도 9를 참조하면, 본 발명의 실시예들에 따른 RC 저감형 부트스트래핑 디멀티플렉서 회로(BTS_DeMUX)는, 제1 스위치 소자(ST1), 제2 스위치 소자(ST2), 제3 스위치 소자(ST3) 및 제4 스위치 소자(ST4) 등을 포함할 수 있다.
제1 스위치 소자(ST1)는, 제1 제어 노드(VA1)의 전압에 따라 온-오프가 제어되고, 턴-온 시, 제1 채널(CH1)에 대응되는 제1 데이터 링크 라인(DLL1)과 제1 데이터 라인(DL1)을 전기적으로 연결해줄 수 있다.
제2 스위치 소자(ST2)는, 제2 제어 노드(VA2)의 전압에 따라 온-오프가 제어되고, 턴-온 시, 제1 채널(CH1)에 대응되는 제1 데이터 링크 라인(DLL1)과 제2 데이터 라인(DL2)을 전기적으로 연결해줄 수 있다.
제3 스위치 소자(ST3)는, 제3 제어 노드(VA3)의 전압에 따라 온-오프가 제어되고, 턴-온 시, 제2 채널(CH2)에 대응되는 제2 데이터 링크 라인(DLL2)과 제3 데이터 라인(DL3)을 전기적으로 연결해줄 수 있다.
제4 스위치 소자(ST4)는, 제4 제어 노드(VA4)의 전압에 따라 온-오프가 제어되고, 턴-온 시, 제2 채널(CH2)에 대응되는 제2 데이터 링크 라인(DLL2)과 제4 데이터 라인(DL4)을 전기적으로 연결해줄 수 있다.
제1 제어 노드(VA1) 및 제3 제어 노드(VA3)는 동일한 제1 제어 신호(CS1)가 인가될 수 있다.
제1 제어 노드(VA1) 및 제3 제어 노드(VA3)는 전기적으로 분리되는 타이밍을 갖는다. 보다 구체적으로, 도 9 및 도 10을 참조하면, 제1 제어 신호(CS1), 제2 제어 신호(CS2) 및 제2 제어 보조 신호(CAS2)가 모두 로우 레벨 전압 기간이 되는 타이밍에는, 제1 제어 노드(VA1) 및 제3 제어 노드(VA3)는 전기적으로 분리된 상태가 된다.
제2 제어 노드(VA2) 및 제4 제어 노드(VA4)는 동일한 제2 제어 신호(CS2)가 인가된다.
동일한 제2 제어 신호(CS2)가 인가된 전기적으로 분리되는 타이밍을 갖는다. 보다 구체적으로, 도 9 및 도 10을 참조하면, 제2 제어 신호(CS2), 제1 제어 신호(CS1) 및 제1 제어 보조 신호(CAS1)가 모두 로우 레벨 전압 기간이 되는 타이밍에는, 제2 제어 노드(VA2) 및 제4 제어 노드(VA4)는 전기적으로 분리된 상태가 된다.
도 9 및 도 10을 참조하면, 제1 제어 노드(VA1) 및 제3 제어 노드(VA3)는 제2 제어 노드(VA2) 및 제4 제어 노드(VA4)와 서로 다른 전압 상태를 가질 수 있다.
도 9 및 도 10을 참조하면, 제1 제어 노드(VA1) 및 제3 제어 노드(VA3)는 전기적으로 분리되는 타이밍을 가지지만, 동일한 전압 상태를 가지기 때문에, 제1 스위치 소자(ST1) 및 제3 스위치 소자(ST3)는 동일한 온-오프 타이밍을 가질 수 있다.
도 9 및 도 10을 참조하면, 제2 제어 노드(VA2) 및 제4 제어 노드(VA4)는 전기적으로 분리되는 타이밍을 가지지만, 동일한 전압 상태를 가지기 때문에, 제2 스위치 소자(ST2) 및 제4 스위치 소자(ST4)는 동일한 온-오프 타이밍을 가질 수 있다.
도 9 및 도 10을 참조하면, 제1 제어 노드(VA1) 및 제3 제어 노드(VA3)는 제2 제어 노드(VA2) 및 제4 제어 노드(VA4)와 서로 다른 전압 상태를 가지기 때문에, 제1 스위치 소자(ST1) 및 제3 스위치 소자(ST3)는 제2 및 제4 스위치 소자와 서로 다른 온-오프 타이밍을 가질 수 있다.
도 9를 참조하면, 디멀티플렉서 회로(BTS_DeMUX)는, 제1 제어 보조 노드(Na1)와 제1 제어 노드(VA1) 사이에 전기적으로 연결된 제1 캐패시터(C1)와, 제2 제어 보조 노드(Na2)와 제2 제어 노드(VA2) 사이에 전기적으로 연결된 제2 캐패시터(C2)와, 제3 제어 보조 노드(Na3)와 제3 제어 노드(VA3) 사이에 전기적으로 연결된 제3 캐패시터(C3)와, 제4 제어 보조 노드(Na4)와 제4 제어 노드(VA4) 사이에 전기적으로 연결된 제4 캐패시터(C4)를 포함할 수 있다.
도 9를 참조하면, 디멀티플렉서 회로(BTS_DeMUX)는, 제1 캐패시터(C1)의 충전과 방전을 제어하는 제1 충전/방전 제어 회로(CDC1)와, 제2 캐패시터(C2)의 충전과 방전을 제어하는 제2 충전/방전 제어 회로(CDC2)와, 제3 캐패시터(C3)의 충전과 방전을 제어하는 제3 충전/방전 제어 회로(CDC3)와, 제4 캐패시터(C4)의 충전과 방전을 제어하는 제4 충전/방전 제어 회로(CDC4)를 포함할 수 있다.
도 9를 참조하면, 제1 제어 보조 노드(Na1) 및 제3 제어 보조 노드(Na3)에는 동일한 제1 보조 제어 신호(CAS1)가 인가될 수 있다.
이와 마찬기로, 제2 제어 보조 노드(Na2) 및 제4 제어 보조 노드(Na4)에는 동일한 제2 제어 보조 신호(CAS2)가 인가될 수 있다.
도 9 및 도 10을 참조하면, 제1 제어 노드(VA1) 및 제3 제어 노드(VA3)는 동일한 제1 제어 신호(CS1)가 인가되고, 제1 제어 보조 노드(Na1) 및 제3 제어 보조 노드(Na3)에는 동일한 제1 보조 제어 신호(CAS1)가 인가되기 때문에, 제1 캐패시터(C1) 및 제3 캐패시터(C3)는 충전과 방전의 타이밍이 동일할 수 있다.
도 9 및 도 10을 참조하면, 제2 제어 노드(VA2) 및 제4 제어 노드(VA4)는 동일한 제2 제어 신호(CS2)가 인가되고, 제2 제어 보조 노드(Na2) 및 제4 제어 보조 노드(Na4)에는 동일한 제2 제어 보조 신호(CAS2)가 인가되기 때문에, 제2 캐패시터(C2) 및 제4 캐패시터(C4)는 충전과 방전의 타이밍이 동일할 수 있다.
도 9 및 도 10을 참조하면, 제1 캐패시터(C1) 및 제3 캐패시터(C3)의 방전은 제2 캐패시터(C2) 및 제4 캐패시터(C4)를 충전시키기 위하여 제2 제어 신호(CS2)가 하이 레벨 전압으로 바뀔 때 이루어지므로, 제1 캐패시터(C1) 및 제3 캐패시터(C3)의 방전은 제2 캐패시터(C2) 및 제4 캐패시터(C4)의 충전에 의해 트리거링 될 수 있다.
도 9 및 도 10을 참조하면, 제2 캐패시터(C2) 및 제4 캐패시터(C4)의 방전은 제1 캐패시터(C1) 및 제3 캐패시터(C3)를 충전시키기 위하여 제1 제어 신호(CS1)가 하이 레벨 전압으로 바뀔 때 이루어지므로, 제2 캐패시터(C2) 및 제4 캐패시터(C4)의 방전은 제1 캐패시터(C1) 및 제1 캐패시터(C1)의 충전에 의해 트리거링 될 수 있다.
도 9 및 도 10을 참조하면, 제1 충전/방전 제어 회로(CDC1)는, 제1 공급 노드(Ns1)와 제1 제어 노드(VA1) 사이에 전기적으로 연결되고, 제1 제어 신호(CS1)에 의해 온-오프가 제어되는 제1 충전 제어 소자(CT1)와, 제1 공급 노드(Ns1)와 제1 제어 노드(VA1) 사이에 전기적으로 연결되고, 제1 캐패시터(C1)의 방전을 위한 제1 방전 신호에 의해 온-오프가 제어되는 제1 방전 제어 소자(DT1)와, 제1 공급 노드(Ns1)와 제1 제어 노드(VA1) 사이에 전기적으로 연결되고, 제1 캐패시터(C1)의 방전 유지를 위한 제1 방전 보조 신호에 의해 온-오프가 제어되는 제1 방전 보조 제어 소자(DAT1)를 포함할 수 있다.
여기서, 제1 캐패시터(C1)의 방전을 위한 제1 방전 신호는 제2 캐패시터(C2)의 충전을 위한 제2 제어 신호(CS2)와 동일하고, 제1 캐패시터(C1)의 방전 유지를 위한 제1 방전 보조 신호는 제2 캐패시터(C2)의 충전 유지(부스팅)를 위한 제2 제어 보조 신호(CAS2)와 동일하다.
제2 충전/방전 제어 회로(CDC2)는, 제2 공급 노드(Ns2)와 제2 제어 노드(VA2) 사이에 전기적으로 연결되고, 제2 제어 신호(CS2)에 의해 온-오프가 제어되는 제2 충전 제어 소자(CT2)와, 제2 공급 노드(Ns2)와 제2 제어 노드(VA2) 사이에 전기적으로 연결되고, 제2 캐패시터(C2)의 방전을 위한 제2 방전 신호에 의해 온-오프가 제어되는 제2 방전 제어 소자(DT2)와, 제2 공급 노드(Ns2)와 제2 제어 노드(VA2) 사이에 전기적으로 연결되고, 제2 캐패시터(C2)의 방전 유지를 위한 제2 방전 보조 신호에 의해 온-오프가 제어되는 제2 방전 보조 제어 소자(DAT2)를 포함할 수 있다.
여기서, 제2 캐패시터(C2)의 방전을 위한 제2 방전 신호는 제1 캐패시터(C1)의 충전을 위한 제1 제어 신호(CS1)와 동일하고, 제2 캐패시터(C2)의 방전 유지를 위한 제2 방전 보조 신호는 제1 캐패시터(C1)의 충전 유지(부스팅)를 위한 제1 제어 보조 신호(CAS1)와 동일하다.
제3 충전/방전 제어 회로(CDC3)는, 제3 공급 노드(Ns3)와 제3 제어 노드(VA3) 사이에 전기적으로 연결되고, 제1 제어 신호(CS1)에 의해 온-오프가 제어되는 제3 충전 제어 소자(CT3)와, 제3 공급 노드(Ns3)와 제3 제어 노드(VA3) 사이에 전기적으로 연결되고, 제3 캐패시터(C3)의 방전을 위한 제3 방전 신호에 의해 온-오프가 제어되는 제3 방전 제어 소자(DT3)와, 제3 공급 노드(Ns3)와 제3 제어 노드(VA3) 사이에 전기적으로 연결되고, 제3 캐패시터(C3)의 방전 유지를 위한 제3 방전 보조 신호에 의해 온-오프가 제어되는 제3 방전 보조 제어 소자(DAT3)를 포함할 수 있다.
여기서, 제3 캐패시터(C3)의 방전을 위한 제3 방전 신호는 제1 캐패시터(C1)의 방전을 위한 제1 방전 신호와 동일하고 제2 제어 신호(CS2)와 동일하고, 제3 캐패시터(C3)의 방전 유지를 위한 제3 방전 보조 신호는 제1 캐패시터(C1)의 방전 유지를 위한 제1 방전 보조 신호와 동일하고 제2 제어 보조 신호(CAS2)와 동일하다.
제4 충전/방전 제어 회로(CDC4)는, 제4 공급 노드(Ns4)와 제4 제어 노드(VA4) 사이에 전기적으로 연결되고, 제2 제어 신호(CS2)에 의해 온-오프가 제어되는 제4 충전 제어 소자(CT4)와, 제4 공급 노드(Ns4)와 제4 제어 노드(VA4) 사이에 전기적으로 연결되고, 제4 캐패시터(C4)의 방전을 위한 제4 방전 신호에 의해 온-오프가 제어되는 제4 방전 제어 소자(DT4)와, 제4 공급 노드(Ns4)와 제4 제어 노드(VA4) 사이에 전기적으로 연결되고, 제4 캐패시터(C4)의 방전 유지를 위한 제4 방전 보조 신호에 의해 온-오프가 제어되는 제4 방전 보조 제어 소자(DAT4)를 포함할 수 있다.
여기서, 제4 캐패시터(C4)의 방전을 위한 제4 방전 신호는 제2 캐패시터(C2)의 방전을 위한 제2 방전 신호와 동일하고 제1 제어 신호(CS1)와 동일하고, 제4 캐패시터(C4)의 방전 유지를 위한 제4 방전 보조 신호는 제2 캐패시터(C2)의 방전 유지를 위한 제2 방전 보조 신호와 동일하고 제1 제어 보조 신호(CAS1)와 동일하다.
도 9를 참조하면, 제1 공급 노드(Ns1) 및 제3 공급 노드(Ns3)는 동일한 제1 제어 신호(CS1)가 인가되고, 제2 공급 노드(Ns2) 및 제4 공급 노드(Ns4)는 동일한 제2 제어 신호(CS2)가 인가된다.
도 9 및 도 10을 참조하면, 제1 충전/방전 제어 회로(CDC1) 및 제3 충전/방전 제어 회로(CDC3)는, 제2 충전/방전 제어 회로(CDC2) 및 제4 충전/방전 제어 회로(CDC4)의 충전 신호인 제2 제어 신호(CS2)를 자신의 방전 신호인 제1 및 제3 방전 신호로 활용한다.
또한, 제1 충전/방전 제어 회로(CDC1) 및 제3 충전/방전 제어 회로(CDC3)는, 제2 충전/방전 제어 회로(CDC2) 및 제4 충전/방전 제어 회로(CDC4)의 부스팅 신호인 제2 제어 보조 신호(CAS2)를 자신의 방전 보조 신호(방전 유지 신호)인 제1 및 제3 방전 보조 신호로 활용한다.
제2 충전/방전 제어 회로(CDC2) 및 제4 충전/방전 제어 회로(CDC4)는 제1 충전/방전 제어 회로(CDC1) 및 제3 충전/방전 제어 회로(CDC3)의 충전 신호인 제1 제어 신호(CS1)를 자신의 방전 신호인 제2 및 제4 방전 신호로 활용한다.
또한, 제2 충전/방전 제어 회로(CDC2) 및 제4 충전/방전 제어 회로(CDC4)는, 제1 충전/방전 제어 회로(CDC1) 및 제3 충전/방전 제어 회로(CDC3)의 부스팅 신호인 제1 제어 보조 신호(CAS1)를 자신의 방전 보조 신호(방전 유지 신호)인 제2 및 제4 방전 보조 신호로 활용한다.
도 10을 참조하면, 제1 제어 신호(CS1)의 하이 레벨 전압 기간의 뒷부분과 제1 제어 보조 신호(CAS1)의 하이 레벨 전압 기간의 앞부분은 중첩될 수 있다.
제1 충전/방전 제어 회로(CDC1) 및 제3 충전/방전 제어 회로(CDC3)와 제2 충전/방전 제어 회로(CDC2) 및 제4 충전/방전 제어 회로(CDC4)는 신호를 교차하여 활용하기 때문에, 제1 충전/방전 제어 회로(CDC1) 및 제3 충전/방전 제어 회로(CDC3)의 충전 신호인 제1 제어 신호(CS1)가 제2 충전/방전 제어 회로(CDC2) 및 제4 충전/방전 제어 회로(CDC4)의 방전 신호인 제2 및 제4 방전 신호다.
그리고, 제1 충전/방전 제어 회로(CDC1) 및 제3 충전/방전 제어 회로(CDC3)의 부스팅 신호인 제1 제어 보조 신호(CAS1)가 제2 충전/방전 제어 회로(CDC2) 및 제4 충전/방전 제어 회로(CDC4)의 방전 보조 신호(방전 유지 신호)인 제2 및 제4 방전 보조 신호이다.
도 10을 참조하면, 제2 제어 신호(CS2)의 하이 레벨 전압 기간의 뒷부분과 제2 제어 보조 신호(CAS2)의 하이 레벨 전압 기간의 앞부분은 중첩될 수 있다.
제1 충전/방전 제어 회로(CDC1) 및 제3 충전/방전 제어 회로(CDC3)와 제2 충전/방전 제어 회로(CDC2) 및 제4 충전/방전 제어 회로(CDC4)는 신호를 교차하여 활용하기 때문에, 제2 충전/방전 제어 회로(CDC2) 및 제4 충전/방전 제어 회로(CDC4)의 충전 신호인 제2 제어 신호(CS2)가 제1 충전/방전 제어 회로(CDC1) 및 제3 충전/방전 제어 회로(CDC3)의 방전 신호인 제1 캐패시터(C1)의 방전을 위한 제1 방전 신호다.
그리고, 제2 충전/방전 제어 회로(CDC2) 및 제4 충전/방전 제어 회로(CDC4)의 부스팅 신호인 제2 제어 보조 신호(CAS2)가 제1 충전/방전 제어 회로(CDC1) 및 제3 충전/방전 제어 회로(CDC3)의 방전 보조 신호(방전 유지 신호)인 제1 및 제3 방전 보조 신호이다.
도 10을 참조하면, 제1 제어 보조 신호(CAS1)의 하이 레벨 전압 기간과 제2 제어 신호(CS2)의 하이 레벨 전압 기간은 미 중첩된다. 그리고, 제2 제어 보조 신호(CAS2)의 하이 레벨 전압 기간과 제1 제어 신호(CS1)의 하이 레벨 전압 기간은 미 중첩된다.
도 10을 참조하면, 제1 및 제3 캐패시터(C1, C3)의 방전을 위한 방전 신호인 제2 제어 신호(CS2)의 하이 레벨 전압 기간의 뒷부분과 제1 및 제3 캐패시터(C1, C3)의 방전 유지를 위한 방전 보조 신호인 제2 제어 보조 신호(CAS2)의 하이 레벨 전압 기간의 앞부분은 중첩된다.
그리고, 제2 및 제4 캐패시터(C2, C4)의 방전을 위한 방전 신호인 제1 제어 신호(CS1)의 하이 레벨 전압 기간의 뒷부분과 제2 및 제4 캐패시터(C2, C4)의 방전 유지를 위한 방전 보조 신호인 제1 제어 보조 신호(CAS1)의 하이 레벨 전압 기간의 앞부분은 중첩된다.
제1 제어 노드(VA1) 및 제3 제어 노드(VA3) 각각은, 어느 한 시점에, 제1 제어 신호(CS1)의 로우 레벨 전압을 갖는 제1 전압 상태와, 제1 제어 신호(CS1)의 하이 레벨 전압을 갖는 제2 전압 상태와, 제1 제어 신호(CS1)의 하이 레벨 전압에서 제1 제어 보조 신호(CAS1)의 하이 레벨 전압만큼 부스팅 된 제3 전압 상태 중 하나의 전압 상태를 동일하게 가질 수 있다.
제2 제어 노드(VA2) 및 제4 제어 노드(VA4) 각각은, 어느 한 시점에, 제2 제어 신호(CS2)의 로우 레벨 전압을 갖는 제1 전압 상태와, 제2 제어 신호(CS2)의 하이 레벨 전압을 갖는 제2 전압 상태와, 제2 제어 신호(CS2)의 하이 레벨 전압에서 제2 제어 보조 신호(CAS2)의 하이 레벨 전압만큼 부스팅 된 제3 전압 상태 중 하나의 전압 상태를 가질 수 있다.
도 10을 참조하여 구동 동작을 설명한다. 설명의 편의를 위해, 제1 충전/방전 제어 회로(CDC1)가 제1 캐패시터(C1)의 충전/방전과 제1 스위치 소자(ST1)의 온-오프를 제어하는 경우에 대하여 설명한다. 단, 아래에서는 설명의 편의를 위하여, 제1 제어 신호(CS1), 제1 제어 보조 신호(CAS1), 제2 제어 신호(CS2) 및 제2 제어 보조 신호(CAS2) 모두의 로우 레벨 전압과 하이 레벨 전압은 0V와 30V인 것으로 가정한다. 그리고, 하이 레벨 전압인 30V는 제1 스위치 소자(ST1)를 턴-온 시킬 수 있는 전압인 것으로 가정한다.
제1 충전/방전 제어 회로(CDC1)의 구동 동작은 충전 단계(S10), 부스팅 단계(S20), 폴링 단계(S30), 방전 단계(S40), 방전 유지 단계(S50) 및 리셋 단계(S60)를 포함한다.
충전 단계(S10)는 제1 캐패시터(C1)를 충전시키는 단계이다.
충전 단계(S10)에서, 제1 제어 신호(CS1)는 하이 레벨 전압을 갖는다. 제1 제어 보조 신호(CAS1), 제2 제어 신호(CS2) 및 제2 제어 보조 신호(CAS2) 모두는 로우 레벨 전압을 갖는다.
이에 따라, 제1 충전 제어 소자(CT1)는 턴-온 된다. 하이 레벨 전압을 갖는 제1 제어 신호(CS1)는 다이오드 커넥션 된 제1 충전 제어 소자(CT1)를 통해 제1 제어 노드(VA1)에 전달한다.
따라서, 제1 캐패시터(C1)의 양 단에 해당하는 제1 제어 노드(VA1)와 제1 제어 보조 노드(Na1)는, 제1 제어 신호(CS1)의 하이 레벨 전압(예: 30V)과 제1 제어 보조 신호(CAS1)의 로우 레벨 전압(예: 0V)을 갖는다. 이에 따라, 제1 캐패시터(C1)는 양단의 전위차 (30V)에 따라 충전이 된다.
또한, 하이 레벨 전압을 갖는 제1 제어 신호(CS1)가 제1 스위치 소자(ST1)의 게이트 노드에 해당하는 제1 제어 노드(VA1)에 인가되어 있기 때문에, 제1 스위치 소자(ST1)는 턴-온 된다.
따라서, 소스 드라이버 집적회로(SDIC)의 제1 채널(CH1)에서 출력된 제1 데이터 신호는, 턴-온 된 제1 스위치 소자(ST1)를 통해, 제1 데이터 라인(DL1)으로 공급된다.
부스팅 단계(S20)는 제1 제어 노드(VA1)의 전압을 부스팅 시키는 단계이다.
부스팅 단계(S20) 동안, 제1 제어 신호(CS1)는 하이 레벨 전압을 유지하다가 로우 레벨 전압으로 하강한다. 제1 제어 보조 신호(CAS1)는 부스팅 단계(S20)의 시작과 함께 하이 레벨 전압으로 상승하고, 부스팅 단계(S20) 동안 하이 레벨 전압을 유지한다.
부스팅 단계(S20) 동안, 제2 제어 신호(CS2) 및 제2 제어 보조 신호(CAS2)는 로우 레벨 전압을 갖는다.
부스팅 단계(S20) 동안, 제1 캐패시터(C1)의 양단 전위차 (30V)는 유지하지만, 제1 캐패시터(C1)의 일단에 인가되는 제1 제어 보조 신호(CAS1)가 하이 레벨 전압(예: 30V)로 상승하게 되어, 제1 캐패시터(C1)의 타단에 해당하는 제1 제어 노드(VA1)의 전압이 하이 레벨 전압(예: 30V)에서 제1 제어 보조 신호(CAS1)의 하이 레벨 전압(예: 30V)만큼 부스팅 된다.
따라서, 제1 제어 노드(VA1)는, 제1 제어 신호(CS1)의 하이 레벨 전압(예: 30V)에서 제1 제어 보조 신호(CAS1)의 하이 레벨 전압(예: 30V)만큼 부스팅 된 전압(30V+30V=60V)이 된다.
부스팅 단계(S20) 동안, 제1 제어 노드(VA1)는 부스팅 된 전압(60V)이기 때문에, 제1 스위치 소자(ST1)는 턴-온 상태를 유지한다. 따라서, 소스 드라이버 집적회로(SDIC)의 제1 채널(CH1)에서 출력된 제1 데이터 신호는, 턴-온 된 제1 스위치 소자(ST1)를 통해, 제1 데이터 라인(DL1)으로 공급된다.
폴링 단계(S30)는 제1 제어 노드(VA1)의 부스팅 된 전압(60V)이 부스팅 전의 전압(30V)으로 폴링되는 단계이다.
폴링 단계(S30)에서, 제1 제어 보조 신호(CAS1)는 하이 레벨 전압(예: 30V)에서 로우 레벨 전압(예: 0V)으로 하강한다.
이에 따라, 제1 캐패시터(C1)의 양단 전위차 (30V)는 유지하지만, 제1 캐패시터(C1)의 일단에 인가되는 제1 제어 보조 신호(CAS1)가 로우 레벨 전압(예: 0V)로 하강하게 되어, 제1 캐패시터(C1)의 타단에 해당하는 제1 제어 노드(VA1)의 전압이 부스팅 된 전압(60V)에서 부스팅 전의 전압(30V)으로 폴링된다.
폴링 단계(S30)에서, 제1 제어 노드(VA1)는 부스팅 전의 하이 레벨 전압(30V)으로 낮아지기는 했지만 제1 스위치 소자(ST1)를 여전히 턴-온 시킬 수 있는 전압이기 때문에, 제1 스위치 소자(ST1)는 턴-온 상태를 유지한다. 따라서, 소스 드라이버 집적회로(SDIC)의 제1 채널(CH1)에서 출력된 제1 데이터 신호는, 턴-온 된 제1 스위치 소자(ST1)를 통해, 제1 데이터 라인(DL1)으로 공급된다.
방전 단계(S40)는 제1 캐패시터(C1)가 방전되는 단계이다.
방전 단계(S40)에서, 제1 캐패시터(C1)를 방전시키기 위한 제1 방전 신호에 해당하는 제2 제어 신호(CS2)가 로우 레벨 전압에서 하이 레벨 전압으로 상승한다. (이는, 제2 충전/방전 제어 회로(CDC2) 및 제4 충전/방전 제어 회로(CDC4)의 입장에서는 충전 단계(S10)에 해당한다.)
방전 단계(S40) 동안, 제1 제어 신호(CS1) 및 제1 제어 보조 신호(CAS1)는 로우 레벨 전압을 갖는다.
이에 따라, 제1 방전 제어 소자(DT1)가 턴-온 된다.
따라서, 제1 캐패시터(C1)의 타단은 하이 레벨 전압(30V)이고 제1 제어 신호(CS1)는 로우 레벨 전압(0V)이므로, 제1 캐패시터(C1)는 제1 방전 제어 소자(DT1)를 통해 방전이 된다. 즉, 제1 방전 제어 소자(DT1)가 턴-온 되어, 제1 제어 노드(VA1)는 제1 제어 신호(CS1)의 로우 레벨 전압이 된다.
방전 단계(S40)에서, 제1 제어 노드(VA1)는 제1 제어 신호(CS1)의 로우 레벨 전압으로 낮아지기 때문에, 제1 스위치 소자(ST1)는 턴-오프 된다. 따라서, 제1 데이터 라인(DL1)으로 데이터 신호 공급이 중단된다.
방전 단계(S40) 이후 방전 유지 단계(S50)가 진행되면, 제2 제어 신호(CS2)는 하이 레벨 전압을 유지하다가 로우 레벨 전압으로 하강한다. 제2 제어 보조 신호(CAS2)는 방전 유지 단계(S50)의 시작과 함께 하이 레벨 전압으로 상승하고, 방전 유지 단계(S50) 동안 하이 레벨 전압을 유지한다. (이는, 제2 충전/방전 제어 회로(CDC2) 및 제4 충전/방전 제어 회로(CDC4)의 입장에서는 부스팅 단계(S20)에 해당한다.)
방전 유지 단계(S50) 동안, 제2 제어 신호(CS2)가 로우 레벨 전압으로 하강하여 제1 방전 제어 소자(DT1)가 턴-오프 되더라도, 제2 제어 보조 신호(CAS2)가 하이 레벨 전압을 가지게 되어, 제1 방전 보조 제어 소자(DAT1)가 턴-온 되어, 제1 제어 노드(VA1)는 제1 제어 신호(CS1)의 로우 레벨 전압을 유지하게 된다.
방전 유지 단계(S50) 이후 리셋 단계(S60) 동안, 제2 제어 보조 신호(CAS2)가 로우 레벨 전압으로 하강하고, 나머지 모든 신호(CS1, CAS1, CS2)도 로우 레벨 전압을 갖는다.
리셋 단계(S60)는 게이트 신호(GATE)의 한 펄스가 끝날때까지 진행된다. 즉, 리셋 단계(S60)는 다음의 1 수평시간(1H)가 진행될 때까지 진행된다.
이상에서 전술한 6개의 단계(S10~S60)는 제3 충전/방전 제어 회로(CDC3)에서도 동일한 타이밍으로 진행된다.
제2 충전/방전 제어 회로(CDC2)와 제4 충전/방전 제어 회로(CDC4)는, 제2 제어 신호(CS2)가 하이 레벨 전압으로 상승하는 시점부터 전술한 6개의 단계(S10~S60)가 동일한 방식으로 진행될 수 있다.
한편, 제1 내지 제4 스위치 소자(ST1, ST2, ST3, ST4)는, 일 예로, 액티브층이 산화물 반도체인 산화물 트랜지스터일 수 있다.
또한, 제1 내지 제4 충전/방전 제어 회로(CDC1, CDC2, CDC3, CDC4)에 포함되는 소자들(CT1, DT1, ADT1, CT2, DT2, ADT2, CT3, DT3, ADT3, CT4, DT4, ADT4)도, 일 예로, 액티브층이 산화물 반도체인 산화물 트랜지스터일 수 있다.
도 1 내지 도 3을 참조하면, 표시 패널(PNL)은 영상 표시 영역인 액티브 영역(A/A)과 액티브 영역(A/A)의 외곽 영역인 넌-액티브 영역(N/A)을 포함할 수 있다.
도 3을 참조하면, 도 9의 RC 저감형 부트스트래핑 디멀티플렉서 회로(BTS_DeMUX)는 넌-액티브 영역(N/A) 내 디멀티플렉서 회로 영역(DMA)에 배치될 수 있다.
도 3을 참조하면, 표시 패널(PNL)의 넌-액티브 영역(N/A)은, 데이터 드라이버(DDR)의 제1 채널(CH1) 및 제2 채널(CH2)이 전기적으로 연결되는 패드 영역(PAD)과, 패드 영역(PAD)을 통해 제1 채널(CH1) 및 제2 채널(CH2)과 전기적으로 연결되는 제1 데이터 링크 라인(DLL1) 및 제2 데이터 링크 라인(DLL2)이 배치되는 링크 영역(LKA)을 포함할 수 있다.
RC 저감형 부트스트래핑 디멀티플렉서 회로(BTS_DeMUX)는 액티브 영역(A/A)에 배치된 제1 데이터 라인(DL1) 및 제2 데이터 라인(DL2) 중 선택된 하나를 제1 데이터 링크 라인(DLL1)과 전기적으로 연결해주고, 액티브 영역(A/A)에 배치된 제2 및 제4 데이터 라인 중 선택된 하나를 제2 데이터 링크 라인(DLL2)과 전기적으로 연결해줄 수 있다.
도 2 및 도 3을 참조하면, 데이터 드라이버(DDR)를 구성하는 각 소스 드라이버 집적회로(SDIC)는 표시 패널(PNL)의 넌-액티브 영역(N/A)에 전기적으로 연결된 회로 필름(SF) 상에 실장 될 수 있다.
도 11은 디멀티플렉서 회로 영역(DMA) 내에서, 제1 내지 제4 스위치 소자(ST1, ST2, ST3, ST4)가 배치된 영역을 간략하게 나타낸 도면이다.
도 11을 참조하면, 제1 제어 노드(VA1)는 제1 스위치 소자(ST1)의 게이트 노드와 연결되는 신호 라인 형태로 배치될 수 있다.
제2 제어 노드(VA2)는 제2 스위치 소자(ST2)의 게이트 노드와 연결되는 신호 라인 형태로 배치될 수 있다. 3 제어 노드(VA3)는 제3 스위치 소자(ST3)의 게이트 노드와 연결되는 신호 라인 형태로 배치될 수 있다. 4 제어 노드(VA4)는 제4 스위치 소자(ST4)의 게이트 노드와 연결되는 신호 라인 형태로 배치될 수 있다.
도 11을 참조하면, 제1 제어 보조 노드(Na1)는 신호 라인 형태로 배치되고, 제1 제어 보조 신호(CAS1)가 인가될 수 있다.
제2 제어 보조 노드(Na2)는 신호 라인 형태로 배치되고, 제2 제어 보조 신호(CAS2)가 인가될 수 있다.
제3 제어 보조 노드(Na3)는 신호 라인 형태로 배치되고, 제1 제어 보조 신호(CAS1)가 인가될 수 있다.
제4 제어 보조 노드(Na4)는 신호 라인 형태로 배치되고, 제2 제어 보조 신호(CAS2)가 인가될 수 있다.
도 11을 참조하면, 제1 스위치 소자(ST1)의 게이트 노드에 해당하는 제1 제어 노드(VA1)와 제1 제어 보조 노드(Na1)는 제1 캐패시터(C1)를 형성한다.
제2 스위치 소자(ST2)의 게이트 노드에 해당하는 제2 제어 노드(VA2)와 제2 제어 보조 노드(Na2)는 제2 캐패시터(C2)를 형성한다.
제3 스위치 소자(ST3)의 게이트 노드에 해당하는 제3 제어 노드(VA3)와 제3 제어 보조 노드(Na3)는 제3 캐패시터(C3)를 형성한다.
제4 스위치 소자(ST4)의 게이트 노드에 해당하는 제4 제어 노드(VA4)와 제4 제어 보조 노드(Na4)는 제4 캐패시터(C4)를 형성한다.
도 11을 참조하면, 제1 스위치 소자(ST1)의 소스 노드 또는 드레인 노드는 제1 데이터 라인(DL1)과 연결되거나 제1 데이터 라인(DL1)에 해당할 수 있다.
제1 스위치 소자(ST1)의 드레인 노드 또는 소스 노드는 소스 드라이버 집적회로(SDIC)의 제1 채널(CH1)과 대응되는 제1 데이터 링크 라인(DLL1)과 연결되거나 제1 데이터 링크 라인(DLL1)에 해당할 수 있다.
제2 스위치 소자(ST2)의 소스 노드 또는 드레인 노드는 제2 데이터 라인(DL2)과 연결되거나 제2 데이터 라인(DL2)에 해당할 수 있다.
제2 스위치 소자(ST2)의 드레인 노드 또는 소스 노드는 소스 드라이버 집적회로(SDIC)의 제1 채널(CH1)과 대응되는 제1 데이터 링크 라인(DLL1)과 연결되거나 제1 데이터 링크 라인(DLL1)에 해당할 수 있다. 여기서, 제2 스위치 소자(ST2)의 드레인 노드 또는 소스 노드는 제1 스위치 소자(ST1)의 드레인 노드 또는 소스 노드와 연결 패턴에 의해 연결되거나 일체화 됨으로써 전기적으로 연결될 수 있다.
제3 스위치 소자(ST3)의 소스 노드 또는 드레인 노드는 제3 데이터 라인(DL3)과 연결되거나 제3 데이터 라인(DL3)에 해당할 수 있다.
제3 스위치 소자(ST3)의 드레인 노드 또는 소스 노드는 소스 드라이버 집적회로(SDIC)의 제2 채널(CH2)과 대응되는 제2 데이터 링크 라인(DLL2)과 연결되거나 제2 데이터 링크 라인(DLL2)에 해당할 수 있다.
제4 스위치 소자(ST4)의 소스 노드 또는 드레인 노드는 제4 데이터 라인(DL4)과 연결되거나 제4 데이터 라인(DL4)에 해당할 수 있다.
제4 스위치 소자(ST4)의 드레인 노드 또는 소스 노드는 소스 드라이버 집적회로(SDIC)의 제2 채널(CH2)과 대응되는 제2 데이터 링크 라인(DLL2)과 연결되거나 제2 데이터 링크 라인(DLL2)에 해당할 수 있다. 여기서, 제4 스위치 소자(ST4)의 드레인 노드 또는 소스 노드는 제3 스위치 소자(ST3)의 드레인 노드 또는 소스 노드와 연결 패턴에 의해 연결되거나 일체화 됨으로써 전기적으로 연결될 수 있다.
도 11을 참조하면, 제1 내지 제4 제어 노드(VA1, VA2, VA3, VA4) 각각에 해당하는 신호 라인은 표시 패널(PNL)의 넌-액티브 영역(N/A) 내 디멀티플렉서 회로 영역(DMA)에 전체적으로 배치된다.
하지만, 도 6 및 도 8에 비하여, 도 9 및 도 11의 구조에 따르면, 제1 내지 제4 제어 노드(VA1, VA2, VA3, VA4) 상에 로드(Load)가 분산되어 형성된다. 따라서, 제1 내지 제4 제어 노드(VA1, VA2, VA3, VA4) 각각에 형성되는 로드는 줄어들게 된다.
다시 말해, 도 9 및 도 11의 구조 하에서, 제1 내지 제4 제어 노드(VA1, VA2, VA3, VA4) 각각이 주변 전극들이나 주변 배선들과 형성하는 기생 캐패시턴스는, 도 6 및 도 8의 구조 하에서, 제1 및 제4 제어 노드(VA1, VA2) 각각이 주변 전극들이나 주변 배선들과 형성하는 기생 캐패시턴스에 비해서, 절반 가량 감소하게 된다.
따라서, 본 발명의 실시예들에 따른 RC 저감형 부트스트래핑 디멀티플렉서 회로(BTS_DeMUX)는, 제1 내지 제4 스위치 소자(ST1, ST2, ST3, ST4)의 게이트 노드가 제1 내지 제4 제어 노드(VA1, VA2, VA3, VA4)로 각각 분리됨으로써, 제1 내지 제4 제어 노드(VA1, VA2, VA3, VA4) 각각에서의 RC (Resistance Capacitance) 값이 저감될 수 있다.
이로 인해, 본 발명의 실시예들에 따른 RC 저감형 부트스트래핑 디멀티플렉서 회로(BTS_DeMUX)의 데이터 신호 출력 성능이 향상될 수 있고, 이로 인해, 화상 품질이 향상될 수 있다.
도 12 및 도 13을 참조하여 더욱 구체적으로 설명한다.
도 9의 RC 저감형 부트스트래핑 디멀티플렉서 회로(BTS_DeMUX)는 도 6의 부트스트래핑 디멀티플렉서 회로(BTS_DeMUX)에 비해 RC 값이 저감된다.
도 12에 도시된 바와 같이, 도 9의 RC 저감형 부트스트래핑 디멀티플렉서 회로(BTS_DeMUX)는, RC 값 저감으로 인해, 도 6의 부트스트래핑 디멀티플렉서 회로(BTS_DeMUX)에 비해 출력 전압이 더욱더 커지게 된다.
즉, 도 9의 RC 저감형 부트스트래핑 디멀티플렉서 회로(BTS_DeMUX)는, RC 값 저감으로 인해, 도 6의 부트스트래핑 디멀티플렉서 회로(BTS_DeMUX)에 비해, 충전 성능이 향상될 수 있다. 이에 따라, 표시 패널(PNL)의 액티브 영역(A/A)에서의 서브픽셀(SP)의 충전률이 향상될 수 있다.
도 13에 도시된 바와 같이, 도 9의 RC 저감형 부트스트래핑 디멀티플렉서 회로(BTS_DeMUX)는, RC 값 저감으로 인해, 도 6의 부트스트래핑 디멀티플렉서 회로(BTS_DeMUX)에 비해, 방전 전압이 더욱 작아지게 된다.
즉, 도 9의 RC 저감형 부트스트래핑 디멀티플렉서 회로(BTS_DeMUX)는, RC 값 저감으로 인해, 도 6의 부트스트래핑 디멀티플렉서 회로(BTS_DeMUX)에 비해, 방전 성능이 향상될 수 있다.
도 14는 본 발명의 실시예들에 따른 부트스트래핑 디멀티플렉서 회로(BTS_DeMUX) 내 제1 내지 제4 스위치 소자(ST1, ST2, ST3, ST4)의 트랜지스터 구조를 나타낸 도면이다.
도 14를 참조하면, 도 6 및 도 9의 디멀티플렉서 회로(BTS_DeMUX) 내 제1 내지 제4 스위칭 소자(ST1, ST2, ST3, ST4)는 소스 전극(S) 및 드레인 전극(D)을 형성하는 과정에서 채널 영역이 노출되는 BCE(Back Channel Etch) 구조를 갖는 트랜지스터일 수 있다.
도 14를 참조하면, BCE 구조의 트랜지스터는, 게이트 전극(G), 게이트 절연막(GI), 산화물 반도체층(ACT), 소스 전극(S), 및 드레인 전극(D) 등을 포함할 수 있다.
예를 들어, 도 14의 BCE 구조의 트랜지스터가 제1 스위치 소자(ST1)인 경우, 소스 전극(S) 및 드레인 전극(D) 중 하나는 제1 데이터 라인(DL1)과 전기적으로 연결되거나 제1 데이터 라인(DL1)에 해당할 수 있으며, 나머지 하나는 제1 데이터 링크 라인(DLL1)과 전기적으로 연결되거나 제1 데이터 링크 라인(DLL1)에 해당할 수 있다. 게이트 전극(G)은 제1 제어 노드(VA1)와 전기적으로 연결되거나 제1 제어 노드(VA1)에 해당할 수 있다.
게이트 전극(G)은 기판(SUB) 상에 배치되고, 알루미늄(Al)이나 알루미늄 합금과 같은 알루미늄 계열의 금속, 은(Ag)이나 은 합금과 같은 은 계열의 금속, 구리(Cu)나 구리 합금과 같은 구리 계열의 금속, 몰리브덴(Mo)이나 몰리브덴 합금과 같은 몰리브덴 계열의 금속, 크롬(Cr), 탄탈륨(Ta), 네오듐(Nd) 및 티타늄(Ti) 중 적어도 하나를 포함할 수 있다. 또한, 게이트 전극(140)은 물리적 성질이 다른 적어도 두 개의 도전막을 포함하는 다층막 구조를 가질 수도 있다.
게이트 절연막(GI)은 게이트 전극(G) 상에 배치될 수 있다. 게이트 절연막(GI)은, 일 예로, 실리콘 산화물 및 실리콘 질화물 중 적어도 하나를 포함할 수 있고, 산화 알루미늄을 포함할 수도 있다. 게이트 절연막(GI)은 단일막 구조를 가질 수도 있고, 다층막 구조를 가질 수도 있다.
산화물 반도체층(ACT)은 게이트 전극(G)과 적어도 일부 중첩되도록 게이트 절연막(GI) 상에 배치될 수 있다. 산화물 반도체층(ACT)은 채널층 또는 활성층에 해당할 수 있다. 일 예에 따르면, 산화물 반도체층(ACT)은 산화물 반도체 물질을 포함할 수 있다. 예를 들어, 산화물 반도체층(ACT)은 IZO(InZnO)계, IGO(InGaO)계, ITO(InSnO)계, IGZO(InGaZnO)계, IGZTO(InGaZnSnO)계, GZTO(GaZnSnO)계, GZO(GaZnO)계, ITZO (InSnZnO)계, 등의 산화물 반도체 물질에 의해 만들어질 수 있다. 그러나, 산화물 반도체층(ACT)의 실시예가 상기 기재에 한정되는 것은 아니며, 당업계에 알려진 다른 산화물 반도체 물질에 의하여 이루어질 수도 있다.
소스 전극(S) 및 드레인 전극(D)은 산화물 반도체층(ACT) 상에 이격 되어 배치될 수 있다. 소스 전극(S) 및 드레인 전극(D)은 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni), 네오듐(Nd), 구리(Cu), 및 이들의 합금 중 적어도 하나를 포함할 수 있다.
소스 전극(S) 및 드레인 전극(D)은 각 각 금속 또는 금속의 합금으로 만들어진 단일층으로 이루어질 수도 있고, 2층 이상의 다중층으로 이루어질 수도 있다.
일 예로, 산화물 반도체층(ACT)에서, 채널이 형성되는 부분을 제외한 부분 중에서, 소스 전극(S)과 직간접으로 컨택되는 부분과 드레인 전극(D)과 직간접으로 컨택되는 부분은, 플라즈마 처리, 이온화 처리 등을 통해 도체화된 부분들일 수 있다.
본 발명의 실시예들은, BCE 구조를 갖는 산화물 TFT (Oxide TFT)를 이용하여, 디멀티플렉서 회로(BTS_DeMUX) 내 제1 내지 제4 스위칭 소자(ST1, ST2, ST3, ST4)와 다른 트랜지스터들(CT1, DT1, DAT1, … )을 구현함으로써, 마스크 공정을 최소화하고 리소그래피 공정 마진을 향상시키며 우수한 신뢰성을 제공할 수 있다.
이상에서 전술한 본 발명의 실시예들에 의하면, 디멀티플렉싱 기반의 데이터 출력을 통해 데이터 드라이버(DDR)의 채널 수를 저감시키면서도, 안정적이고 정상적인 디멀티플렉싱 기반의 데이터 출력을 제공할 수 있다.
또한, 본 발명의 실시예들에 의하면, RC (Resistance Capacitance) 저감형 부트스트래핑 멀티플렉서 회로(BTS_DeMUX)와 이를 포함하는 표시 장치(100)를 제공할 수 있다.
또한, 본 발명의 실시예들에 의하면, 불필요한 캐패시턴스를 줄여주고 충전/방전 성능이 우수한 부트스트래핑 멀티플렉서 회로(BTS_DeMUX)와 이를 포함하는 표시 장치(100)를 제공할 수 있다.
또한, 본 발명의 실시예들에 의하면, 서브픽셀 충전률을 향상시켜주는 부트스트래핑 멀티플렉서 회로(BTS_DeMUX)와 이를 포함하는 표시 장치(100)를 제공할 수 있다.
이상에서의 설명 및 첨부된 도면은 본 발명의 기술 사상을 예시적으로 나타낸 것에 불과한 것으로서, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자라면 본 발명의 본질적인 특성에서 벗어나지 않는 범위에서 구성의 결합, 분리, 치환 및 변경 등의 다양한 수정 및 변형이 가능할 것이다. 따라서, 본 발명에 개시된 실시예들은 본 발명의 기술 사상을 한정하기 위한 것이 아니라 설명하기 위한 것이고, 이러한 실시예에 의하여 본 발명의 기술 사상의 범위가 한정되는 것은 아니다. 본 발명의 보호 범위는 아래의 청구범위에 의하여 해석되어야 하며, 그와 동등한 범위 내에 있는 모든 기술 사상은 본 발명의 권리범위에 포함되는 것으로 해석되어야 할 것이다.
100: 표시 장치
BTS_DeMUX: 부트스트래핑 멀티플렉서 회로

Claims (13)

  1. 데이터 드라이버에서 공급된 데이터 신호를 표시 패널에 배치된 다수의 데이터 라인에 순차적으로 출력하기 위한 디멀티플렉서 회로를 포함하고,
    디멀티플렉서회로는,
    제1 제어 노드의 전압에 따라 온-오프가 제어되고, 턴-온 시, 상기 제1 채널과 상기 제1 데이터 라인을 전기적으로 연결해주는 제1 스위치 소자와,
    제2 제어 노드의 전압에 따라 온-오프가 제어되고, 턴-온 시, 상기 제1 채널과 상기 제2 데이터 라인을 전기적으로 연결해주는 제2 스위치 소자와,
    제3 제어 노드의 전압에 따라 온-오프가 제어되고, 턴-온 시, 상기 제2 채널과 상기 제3 데이터 라인을 전기적으로 연결해주는 제3 스위치 소자와,
    제4 제어 노드의 전압에 따라 온-오프가 제어되고, 턴-온 시, 상기 제2 채널과 상기 제4 데이터 라인을 전기적으로 연결해주는 제4 스위치 소자를 포함하고,
    상기 제1 제어 노드 및 상기 제3 제어 노드는, 동일한 제1 제어 신호가 인가되고, 전기적으로 분리되는 타이밍을 갖고,
    상기 제2 제어 노드 및 상기 제4 제어 노드는 동일한 제2 제어 신호가 인가되고, 전기적으로 분리되는 타이밍을 갖고,
    상기 제1 제어 노드 및 상기 제3 제어 노드와 상기 제2 제어 노드 및 상기 제4 제어 노드는 서로 다른 전압 상태를 갖는 표시 장치.
  2. 제1항에 있어서,
    상기 제1 및 제3 스위치 소자는 동일한 온-오프 타이밍을 갖고,
    상기 제2 및 제4 스위치 소자는 동일한 온-오프 타이밍을 갖고,
    상기 제1 및 제3 스위치 소자는 상기 제2 및 제4 스위치 소자와 서로 다른 온-오프 타이밍을 갖는 표시 장치.
  3. 제1항에 있어서,
    상기 디멀티플렉서 회로는,
    제1 제어 보조 노드와 상기 제1 제어 노드 사이에 전기적으로 연결된 제1 캐패시터와, 상기 제1 캐패시터의 충전과 방전을 제어하는 제1 충전/방전 제어 회로와,
    제2 제어 보조 노드와 상기 제2 제어 노드 사이에 전기적으로 연결된 제2 캐패시터와, 상기 제2 캐패시터의 충전과 방전을 제어하는 제2 충전/방전 제어 회로와,
    제3 제어 보조 노드와 상기 제3 제어 노드 사이에 전기적으로 연결된 제3 캐패시터와, 상기 제3 캐패시터의 충전과 방전을 제어하는 제3 충전/방전 제어 회로와,
    제4 제어 보조 노드와 상기 제4 제어 노드 사이에 전기적으로 연결된 제4 캐패시터와, 상기 제4 캐패시터의 충전과 방전을 제어하는 제4 충전/방전 제어 회로를 포함하고,
    상기 제1 및 제3 제어 보조 노드에는 동일한 제1 제어 보조 신호가 인가되고,
    상기 제2 및 제4 제어 보조 노드에는 동일한 제2 제어 보조 신호가 인가되는 표시 장치.
  4. 제3항에 있어서,
    상기 제1 및 제3 캐패시터는 충전과 방전의 타이밍이 동일하고,
    상기 제2 및 제4 캐패시터 는 충전과 방전의 타이밍이 동일하고,
    상기 제1 및 제3 캐패시터의 방전은 상기 제2 및 제4 캐패시터의 충전에 의해 트리거링 되고,
    상기 제2 및 제4 캐패시터의 방전은 상기 제1 및 제1 캐패시터의 충전에 의해 트리거링 되는 표시 장치.
  5. 제3항에 있어서,
    상기 제1 충전/방전 제어 회로는,
    제1 공급 노드와 상기 제1 제어 노드 사이에 전기적으로 연결되고, 상기 제1 제어 신호에 의해 온-오프가 제어되는 제1 충전 제어 소자와, 상기 제1 공급 노드와 상기 제1 제어 노드 사이에 전기적으로 연결되고, 제1 방전 신호에 의해 온-오프가 제어되는 제1 방전 제어 소자와, 상기 제1 공급 노드와 상기 제1 제어 노드 사이에 전기적으로 연결되고, 제1 방전 보조 신호에 의해 온-오프가 제어되는 제1 방전 보조 제어 소자를 포함하고,
    상기 제2 충전/방전 제어 회로는,
    제2 공급 노드와 상기 제2 제어 노드 사이에 전기적으로 연결되고, 상기 제2 제어 신호에 의해 온-오프가 제어되는 제2 충전 제어 소자와, 상기 제2 공급 노드와 상기 제2 제어 노드 사이에 전기적으로 연결되고, 제2 방전 신호에 의해 온-오프가 제어되는 제2 방전 제어 소자와, 상기 제2 공급 노드와 상기 제2 제어 노드 사이에 전기적으로 연결되고, 제2 방전 보조 신호에 의해 온-오프가 제어되는 제2 방전 보조 제어 소자를 포함하고,
    상기 제3 충전/방전 제어 회로는,
    제3 공급 노드와 상기 제3 제어 노드 사이에 전기적으로 연결되고, 상기 제1 제어 신호에 의해 온-오프가 제어되는 제3 충전 제어 소자와, 상기 제3 공급 노드와 상기 제3 제어 노드 사이에 전기적으로 연결되고, 상기 제1 방전 신호에 의해 온-오프가 제어되는 제3 방전 제어 소자와, 상기 제3 공급 노드와 상기 제3 제어 노드 사이에 전기적으로 연결되고, 상기 제1 방전 보조 신호에 의해 온-오프가 제어되는 제3 방전 보조 제어 소자를 포함하고,
    상기 제4 충전/방전 제어 회로는,
    제4 공급 노드와 상기 제4 제어 노드 사이에 전기적으로 연결되고, 상기 제2 제어 신호에 의해 온-오프가 제어되는 제4 충전 제어 소자와, 상기 제4 공급 노드와 상기 제4 제어 노드 사이에 전기적으로 연결되고, 상기 제2 방전 신호에 의해 온-오프가 제어되는 제4 방전 제어 소자와, 상기 제4 공급 노드와 상기 제4 제어 노드 사이에 전기적으로 연결되고, 상기 제2 방전 보조 신호에 의해 온-오프가 제어되는 제4 방전 보조 제어 소자를 포함하고,
    상기 제1 및 제3 공급 노드는 동일한 제1 제어 신호가 인가되고,
    상기 제2 및 제4 공급 노드는 동일한 제2 제어 신호가 인가되고,
    상기 제1 방전 신호는 상기 제2 제어 신호와 동일하고,
    상기 제1 방전 보조 신호는 상기 제2 제어 보조 신호와 동일하고,
    상기 제2 방전 신호는 상기 제1 제어 신호와 동일하고,
    상기 제2 방전 보조 신호는 상기 제1 제어 보조 신호와 동일한 표시 장치.
  6. 제5항에 있어서,
    상기 제1 제어 신호의 하이 레벨 전압 기간의 뒷부분과 상기 제1 제어 보조 신호의 하이 레벨 전압 기간의 앞부분은 중첩되고,
    상기 제2 제어 신호의 하이 레벨 전압 기간의 뒷부분과 상기 제2 제어 보조 신호의 하이 레벨 전압 기간의 앞부분은 중첩되는 표시 장치.
  7. 제5항에 있어서,
    상기 제1 제어 보조 신호의 하이 레벨 전압 기간과 상기 제2 제어 신호의 하이 레벨 전압 기간은 미 중첩되고,
    상기 제2 제어 보조 신호의 하이 레벨 전압 기간과 상기 제1 제어 신호의 하이 레벨 전압 기간은 미 중첩되는 표시 장치.
  8. 제5항에 있어서,
    상기 제1 방전 신호의 하이 레벨 전압 기간의 뒷부분과 상기 제1 방전 보조 신호의 하이 레벨 전압 기간의 앞부분은 중첩되고,
    상기 제2 방전 신호의 하이 레벨 전압 기간의 뒷부분과 상기 제2 방전 보조 신호의 하이 레벨 전압 기간의 앞부분은 중첩되는 표시 장치.
  9. 제5항에 있어서,
    상기 제1 및 제3 제어 노드 각각은,
    어느 한 시점에, 상기 제1 제어 신호의 로우 레벨 전압을 갖는 제1 전압 상태와, 상기 제1 제어 신호의 하이 레벨 전압을 갖는 제2 전압 상태와, 상기 제1 제어 신호의 하이 레벨 전압에서 상기 제1 제어 보조 신호의 하이 레벨 전압만큼 부스팅 된 제3 전압 상태 중 하나의 전압 상태를 동일하게 갖고,
    상기 제2 및 제4 제어 노드 각각은,
    어느 한 시점에, 상기 제2 제어 신호의 로우 레벨 전압을 갖는 제1 전압 상태와, 상기 제2 제어 신호의 하이 레벨 전압을 갖는 제2 전압 상태와, 상기 제2 제어 신호의 하이 레벨 전압에서 상기 제2 제어 보조 신호의 하이 레벨 전압만큼 부스팅 된 제3 전압 상태 중 하나의 전압 상태를 갖는 표시 장치.
  10. 제1항에 있어서,
    상기 제1 내지 제4 스위치 소자는 산화물 트랜지스터인 표시 장치.
  11. 제1항에 있어서,
    상기 표시 패널은 영상 표시 영역인 액티브 영역과 상기 액티브 영역의 외곽 영역인 넌-액티브 영역을 포함하고,
    상기 디멀티플렉서 회로는 상기 넌-액티브 영역에 배치되는 표시 장치.
  12. 제11항에 있어서,
    상기 넌-액티브 영역은,
    상기 데이터 드라이버의 상기 제1 및 제2 채널이 전기적으로 연결되는 패드 영역과,
    상기 패드 영역을 통해 상기 제1 및 제2 채널과 전기적으로 연결되는 제1 및 제2 데이터 링크 라인이 배치되는 링크 영역을 포함하고,
    상기 디멀티플렉서 회로는 상기 액티브 영역에 배치된 상기 제1 및 제2 데이터 라인 중 선택된 하나를 상기 제1 데이터 링크 라인과 전기적으로 연결해주고, 상기 액티브 영역에 배치된 상기 제3 및 제4 데이터 라인 중 선택된 하나를 상기 제2 데이터 링크 라인과 전기적으로 연결해주는 표시 장치.
  13. 제1항에 있어서,
    상기 데이터 드라이버는 상기 표시 패널의 넌-액티브 영역에 전기적으로 연결된 회로 필름 상에 실장 되는 표시 장치.
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