KR20200068508A

KR20200068508A - 표시 장치 및 데이터 출력 회로

Info

Publication number: KR20200068508A
Application number: KR1020180155564A
Authority: KR
Inventors: 홍예원; 이정현; 문태웅
Original assignee: 엘지디스플레이 주식회사
Priority date: 2018-12-05
Filing date: 2018-12-05
Publication date: 2020-06-15

Abstract

본 발명의 실시예들은 표시 장치 및 데이터 출력 회로에 관한 것으로서, 데이터 드라이버의 제1 채널에서 공급된 제1 데이터 신호를 제1 데이터 라인에 출력하는 제1 데이터 출력 회로와, 데이터 드라이버의 제1 채널에서 공급된 제2 데이터 신호를 제2 데이터 라인에 출력하는 제2 데이터 출력 회로를 포함하는 디멀티플렉서 회로를 포함하고, 제1 데이터 출력 회로의 제1 스위치 소자가 턴-오프 된 이후, 제2 데이터 출력 회로의 제2 스위치 소자는 턴-온 되고, 제2 데이터 출력 회로의 제2 스위치 소자가 턴-오프 된 이후, 제1 데이터 출력 회로의 제1 스위치 소자는 턴-온 됨으로써, 안정적이고 정상적인 디멀티플렉싱 기반의 데이터 출력을 제공할 수 있다.

Description

표시 장치 및 데이터 출력 회로{DISPLAY DEVICE AND DATA OUTPUT CIRCUIT}

본 발명의 실시예들은 표시 장치 및 데이터 출력 회로에 관한 것이다.

정보화 사회가 발전함에 따라 영상 디스플레이 장치, 정보 출력 장치, 조명 장치, 각종 발광 장치 등의 다양한 표시 장치가 개발되고 있다. 이러한 표시 장치는 다수의 데이터 라인 및 다수의 게이트 라인이 배치된 표시 패널과, 다수의 데이터 라인을 구동하기 위한 데이터 드라이버와, 다수의 게이트 라인을 구동하기 위한 게이트 드라이버를 포함할 수 있다.

한편, 표시 패널에 배치되는 다수의 데이터 라인은 그 개수가 상당히 많기 때문에, 다수의 데이터 라인으로 데이터 신호들을 출력하는 데이터 드라이버의 채널 개수가 많아질 수밖에 없다.

따라서, 디멀티플렉서(De-Multiplexer)를 이용하여 데이터 드라이버의 채널 개수를 줄일 수 있다. 하지만, 이러한 디멀티플렉서를 이용한 데이터 출력 시, 예기치 않는 요인에 의해, 데이터 출력이 불안정하거나 비정상적인 데이터 출력 상황이 발생할 수 있으며, 이러한 데이터 출력 성능의 저하로 인해 화질 저하가 발생할 수 있다.

본 발명의 실시예들의 목적은, 디멀티플렉싱 기반의 데이터 출력을 통해 데이터 드라이버의 채널 수를 저감시키면서도, 안정적이고 정상적인 디멀티플렉싱 기반의 데이터 출력을 제공하는 데 있다.

또한, 본 발명의 실시예들의 다른 목적은, 디멀티플렉싱 기반의 데이터 출력 시, 안정적이고 정상적인 데이터 출력을 일정하게 유지해주는 데 있다.

또한, 본 발명의 실시예들의 또 다른 목적은, 디멀티플렉싱 기반의 데이터 출력 시, 예기치 않게 발생할 수 있는 화상 이상 현상을 방지해주어 화질을 개선해주는 디멀티플렉싱 기반의 데이터 출력을 제공하는 데 있다.

또한, 본 발명의 실시예들의 또 다른 목적은, 디멀티플렉싱 기반의 데이터 출력 시, 예기치 않게 발생할 수 있는 데이터 출력 불균형을 방지해주어 화질을 개선해주는 디멀티플렉싱 기반의 데이터 출력을 제공하는 데 있다.

일 측면에서, 본 발명의 실시예들은, 데이터 드라이버의 제1 채널에서 공급된 데이터 신호를 표시 패널에 배치된 둘 이상의 데이터 라인에 순차적으로 출력하는 디멀티플렉서 회로를 포함하는 표시 장치를 제공할 수 있다.

디멀티플렉서 회로는 제1 데이터 출력 회로와 제2 데이터 출력 회로 등을 포함할 수 있다.

제1 데이터 출력 회로는, 제1 채널과 제1 데이터 라인 사이에 전기적으로 연결되며, 제1 제어 노드의 전압 상태에 따라 온-오프 되고, 턴-온 시, 제1 채널에서 공급된 제1 데이터 신호를 제1 데이터 라인으로 출력하는 제1 스위치 소자와, 제1 스위치 소자의 제1 제어 노드를 제어하는 제1 스위치 제어 회로를 포함할 수 있다.

제2 데이터 출력 회로는, 제1 채널과 제2 데이터 라인 사이에 전기적으로 연결되며, 제2 제어 노드의 전압 상태에 따라 온-오프 되고, 턴-온 시, 제1 채널에서 공급된 제2 데이터 신호를 제2 데이터 라인으로 출력하는 제2 스위치 소자와, 제2 스위치 소자의 제2 제어 노드를 제어하는 제2 스위치 제어 회로를 포함할 수 있다.

제1 스위치 소자가 턴-오프 된 이후, 제2 스위치 소자는 턴-온 되고, 제2 스위치 소자가 턴-오프 된 이후, 제1 스위치 소자는 턴-온 될 수 있다.

제1 제어 노드 및 제2 제어 노드 각각은, 어느 한 시점에, 로우 레벨 전압을 갖는 제1 전압 상태와, 로우 레벨 전압보다 높은 하이 레벨 전압을 갖는 제2 전압 상태와, 하이 레벨 전압보다 부스팅 된 하이 레벨 전압을 갖는 제3 전압 상태 중 하나의 전압 상태를 가질 수 있다.

제1 제어 노드 및 제2 제어 노드 각각은, 제1 전압 상태, 제2 전압 상태, 제3 전압 상태, 제2 전압 상태 및 제1 전압 상태의 순서대로 전압 상태가 변할 수 있다.

제1 제어 노드가 제2 전압 상태에서 제1 전압 상태로 변하기 시작하는 시점 이후, 제2 제어 노드는 제1 전압 상태에서 제2 전압 상태로 변하기 시작할 수 있다.

제1 스위치 제어 회로는, 제1 보조 신호가 인가되는 제1 보조 노드와 제1 제어 노드 사이에 전기적으로 연결된 제1 캐패시터와, 하이 레벨 전압을 갖는 제1 제어 신호를 제1 제어 노드에 공급하는 제1 충전 제어 소자와, 제1 방전 신호에 의해 제어되며, 로우 레벨 전압을 갖는 제1 제어 신호를 제1 제어 노드에 공급하는 제1 방전 제어 소자를 포함할 수 있다.

제2 스위치 제어 회로는, 제2 보조 신호가 인가되는 제2 보조 노드와 제2 제어 노드 사이에 전기적으로 연결된 제2 캐패시터와, 하이 레벨 전압을 갖는 제2 제어 신호를 제2 제어 노드에 공급하는 제2 충전 제어 소자와, 제2 방전 신호에 의해 제어되며, 로우 레벨 전압을 갖는 제2 제어 신호를 제2 제어 노드에 공급하는 제2 방전 제어 소자를 포함할 수 있다.

제1 충전 제어 소자는 제1 제어 신호가 공급되는 공급 노드와 제1 제어 노드 사이에 전기적으로 연결되고, 제1 제어 신호에 의해 온-오프 되며, 다이오드 커넥션 된 트랜지스터일 수 있다.

제1 방전 제어 소자는 제1 공급 노드와 제1 제어 노드 사이에 전기적으로 연결되고, 제1 방전 신호에 의해 온-오프 되는 트랜지스터일 수 있다.

제2 충전 제어 소자는 제2 제어 신호가 공급되는 공급 노드와 제2 제어 노드 사이에 전기적으로 연결되고, 제2 제어 신호에 의해 온-오프 되며, 다이오드 커넥션 된 트랜지스터일 수 있다.

제2 방전 제어 소자는 제2 공급 노드와 제2 제어 노드 사이에 전기적으로 연결되고, 제2 방전 신호에 의해 온-오프 되는 트랜지스터일 수 있다.

제1 및 제2 스위치 소자, 제1 및 제2 충전 제어 소자, 제1 및 제2 방전 제어 소자는 산화물 트랜지스터일 수 있다.

제1 보조 신호의 하이 레벨 전압 기간은 제1 제어 신호의 하이 레벨 전압 기간과 중첩되고, 제1 방전 신호의 하이 레벨 전압 기간은 제1 보조 신호의 하이 레벨 전압 기간과 미 중첩될 수 있다.

제2 보조 신호의 하이 레벨 전압 기간은 제2 제어 신호의 하이 레벨 전압 기간과 중첩되고, 제2 방전 신호의 하이 레벨 전압 기간은 제2 보조 신호의 하이 레벨 전압 기간과 미 중첩될 수 있다.

제2 제어 신호의 하이 레벨 전압 기간은 제1 방전 신호의 하이 레벨 전압 기간과 중첩될 수 있다.

제1 제어 신호의 하이 레벨 전압 기간은 제2 방전 신호의 하이 레벨 전압 기간과 중첩될 수 있다.

제1 방전 제어 소자는 제2 스위치 소자가 턴-온 된 기간 동안 턴-온 상태를 유지할 수 있다.

제2 방전 제어 소자는 제1 스위치 소자가 턴-온 된 기간 동안 턴-온 상태를 유지할 수 있다.

제1 보조 신호가 폴링 되는 시점과 제2 제어 신호가 라이징 되는 시점 사이에, 제1 방전 신호가 라이징 될 수 있다.

제2 보조 신호가 폴링 되는 시점과 제1 제어 신호가 라이징 되는 시점 사이에, 제2 방전 신호가 라이징 될 수 있다.

제1 방전 신호가 라이징 될 때, 제1 제어 노드는 전압이 폴링 되고, 제2 제어 노드는 로우 레벨 전압을 유지하고 있을 수 있다.

표시 패널은 영상 표시 영역인 액티브 영역과 액티브 영역의 외곽 영역인 넌-액티브 영역을 포함하고, 디멀티플렉서 회로는 넌-액티브 영역에 배치될 수 있다.

넌-액티브 영역은, 데이터 드라이버의 제1 채널이 전기적으로 연결되는 패드 영역과, 패드 영역을 통해 제1 채널과 전기적으로 연결되는 제1 데이터 링크 라인이 배치되는 링크 영역을 포함할 수 있다.

링크 영역과 액티브 영역 사이에 디멀티플렉서 회로가 배치될 수 있다.

디멀티플렉서 회로는 액티브 영역에 배치된 둘 이상의 데이터 라인 중 선택된 하나를 제1 데이터 링크 라인과 전기적으로 연결해줄 수 있다.

데이터 드라이버는 넌-액티브 영역에 전기적으로 연결된 회로 필름 상에 실장 될 수 있다.

다른 측면에서, 본 발명의 실시예들은, 턴-온 시, 데이터 드라이버에서 공급된 데이터 신호를 데이터 라인으로 출력하는 스위치 소자와, 스위치 소자의 제어 노드를 제어하는 스위치 제어 회로를 포함하는 데이터 출력 회로를 제공할 수 있다.

스위치 제어 회로는, 보조 신호가 인가되는 보조 노드와 스위치 소자의 제어 노드 사이에 전기적으로 연결된 캐패시터와, 하이 레벨 전압을 갖는 제어 신호를 스위치 소자의 제어 노드에 공급하는 충전 제어 소자와, 방전 신호에 의해 제어되며, 로우 레벨 전압을 갖는 제어 신호를 스위치 소자의 제어 노드에 공급하는 방전 제어 소자를 포함할 수 있다.

충전 제어 소자는 제어 신호가 공급되는 공급 노드와 제어 노드 사이에 전기적으로 연결되고, 제어 신호에 의해 온-오프 되며, 다이오드 커넥션 된 트랜지스터이고, 방전 제어 소자는 공급 노드와 제어 노드 사이에 전기적으로 연결되고, 방전 신호에 의해 온-오프 되는 트랜지스터일 수 있다.

보조 신호의 하이 레벨 전압 기간은 제어 신호의 하이 레벨 전압 기간과 중첩되고, 방전 신호의 하이 레벨 전압 기간은 보조 신호의 하이 레벨 전압 기간과 미 중첩될 수 있다.

제어 노드는, 제어 신호의 로우 레벨 전압을 갖는 제1 전압 상태와, 제어 신호의 하이 레벨 전압을 갖는 제2 전압 상태와, 제어 신호의 하이 레벨 전압에서 보조 신호의 하이 레벨 전압만큼 부스팅 전압을 갖는 제3 전압 상태 중 하나의 전압 상태를 가질 수 있다.

제어 노드는, 제1 전압 상태, 제2 전압 상태, 제3 전압 상태, 제2 전압 상태 및 제1 전압 상태의 순서대로 전압 상태가 변할 수 있다.

데이터 출력 회로는 표시 패널의 넌-액티브 영역에 배치될 수 있다.

본 발명의 실시예들에 의하면, 디멀티플렉싱 기반의 데이터 출력을 통해 데이터 드라이버의 채널 수를 저감시키면서도, 안정적이고 정상적인 디멀티플렉싱 기반의 데이터 출력을 제공할 수 있다.

또한, 본 발명의 실시예들에 의하면, 디멀티플렉싱 기반의 데이터 출력 시, 안정적이고 정상적인 데이터 출력을 일정하게 유지해줄 수 있다.

또한, 본 발명의 실시예들에 의하면, 디멀티플렉싱 기반의 데이터 출력 시, 예기치 않게 발생할 수 있는 화상 이상 현상을 방지해주어 화질을 개선해주는 디멀티플렉싱 기반의 데이터 출력을 제공할 수 있다.

또한, 본 발명의 실시예들에 의하면, 디멀티플렉싱 기반의 데이터 출력 시, 예기치 않게 발생할 수 있는 데이터 출력 불균형을 방지해주어 화질을 개선해주는 디멀티플렉싱 기반의 데이터 출력을 제공할 수 있다.

도 1은 본 발명의 실시예들에 따른 표시 장치의 시스템 구성도이다.
도 2는 본 발명의 실시예들에 따른 표시 장치의 시스템 구현 예시도이다.
도 3은 본 발명의 실시예들에 따른 표시 장치의 데이터 드라이버에 포함되는 소스 드라이버 집적회로가 COF 타입으로 표시 패널에 연결된 영역을 나타낸 도면이다.
도 4는 본 발명의 실시예들에 따른 디멀티플렉서 회로를 나타낸 다이어그램이다.
도 5는 도 4의 디멀티플렉서 회로의 구동 타이밍 다이어그램이다.
도 6은 본 발명의 실시예들에 따른 데이터 출력 효율을 향상시키기 위한 부트스트래핑 디멀티플렉서 회로를 나타낸 도면이다.
도 7은 도 6의 부트스트래핑 디멀티플렉서 회로의 구동 타이밍 다이어그램이다.
도 8은 도 6의 부트스트래핑 디멀티플렉서 회로의 데이터 출력 특성을 설명하기 위한 다이어그램이다.
도 9는 본 발명의 실시예들에 따른 데이터 출력 효율을 더욱 향상시켜 주기 위한 진보된 부트스트래핑 디멀티플렉서 회로를 나타낸 다이어그램이다.
도 10은 도 9의 진보된 부트스트래핑 디멀티플렉서 회로의 구동 타이밍 다이어그램이다.
도 11 내지 도 16은 도 9의 진보된 부트스트래핑 디멀티플렉서 회로에 포함된 제1 데이터 출력 회로의 구동 동작을 단계 별로 나타낸 다이어그램들이다.
도 17은 도 9의 진보된 부트스트래핑 디멀티플렉서 회로의 데이터 출력 특성을 설명하기 위한 다이어그램이다.
도 18은 본 발명의 실시예들에 따른 진보된 부트스트래핑 디멀티플렉서 회로를 나타낸 다른 다이어그램이다.
도 19는 본 발명의 실시예들에 따른 디멀티플렉서 회로에 사용된 트랜지스터를 나타낸 도면이다.

본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다.

또한, 본 발명의 실시예들을 설명하기 위한 도면에 개시된 형상, 크기, 비율, 각도, 개수 등은 예시적인 것이므로 본 발명이 도시된 사항에 한정되는 것은 아니다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다. 또한, 본 발명을 설명함에 있어서, 관련된 공지 기술에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우 그 상세한 설명은 생략한다. 본 명세서 상에서 언급된 '포함한다', '갖는다', '이루어진다' 등이 사용되는 경우 '~만'이 사용되지 않는 이상 다른 부분이 추가될 수 있다. 구성 요소를 단수로 표현한 경우에 특별히 명시적인 기재 사항이 없는 한 복수를 포함하는 경우를 포함할 수 있다.

또한, 본 발명의 실시예들에서의 구성 요소들을 해석함에 있어서, 별도의 명시적 기재가 없더라도 오차 범위를 포함하는 것으로 해석되어야 할 것이다.

또한, 본 발명의 구성 요소를 설명하는 데 있어서, 제 1, 제 2, A, B, (a), (b) 등의 용어를 사용할 수 있다. 이러한 용어는 그 구성 요소를 다른 구성 요소와 구별하기 위한 것일 뿐, 그 용어에 의해 해당 구성 요소의 본질, 차례, 순서 또는 개수 등이 한정되지 않는다. 어떤 구성 요소가 다른 구성 요소에 "연결", "결합" 또는 "접속"된다고 기재된 경우, 그 구성 요소는 그 다른 구성 요소에 직접적으로 연결되거나 또는 접속될 수 있지만, 각 구성 요소 사이에 다른 구성 요소가 "개재"되거나, 각 구성 요소가 다른 구성 요소를 통해 "연결", "결합" 또는 "접속"될 수도 있다고 이해되어야 할 것이다. 위치 관계에 대한 설명일 경우, 예를 들어, '~상에', '~상부에', '~하부에', '~옆에' 등으로 두 부분의 위치 관계가 설명되는 경우, '바로' 또는 '직접'이 사용되지 않는 이상 두 부분 사이에 하나 이상의 다른 부분이 위치할 수도 있다.

또한, 본 발명의 실시예들에서의 구성 요소들은 이들 용어에 의해 제한되지 않는다. 이들 용어들은 단지 하나의 구성 요소를 다른 구성 요소와 구별하기 위하여 사용하는 것일 뿐이다. 따라서, 이하에서 언급되는 제1 구성 요소는 본 발명의 기술적 사상 내에서 제2 구성 요소일 수도 있다.

또한, 본 발명의 실시예들에서의 특징들(구성들)이 부분적으로 또는 전체적으로 서로 결합 또는 조합 또는 분리 가능하고, 기술적으로 다양한 연동 및 구동이 가능하며, 각 실시예는 서로에 대하여 독립적으로 실시 가능할 수도 있고 연관 관계로 함께 실시 가능할 수도 있다.

이하에서는, 본 발명의 실시예들을 첨부된 도면을 참조하여 상세히 설명한다.

도 1은 본 발명의 실시예들에 따른 표시 장치(100)의 시스템 구성도이다.

도 1은 본 발명의 실시예들에 따른 표시 장치(100)의 개략적인 시스템 구성도이다.

본 발명의 실시예들에 따른 표시 장치(100)는 영상 디스플레이 장치, 정보 출력 장치, 조명 장치, 각종 발광 장치 등을 포함할 수 있다. 아래에서는, 설명의 편의를 위하여, 영상 디스플레이 장치를 중심으로 설명한다. 하지만, 표시 패널(PNL)에 여러 개의 서브픽셀(SP)이 배치되고, 데이터 라인(DL)을 통해 데이터 신호를 서브픽셀(SP)에 공급하기만 하면, 모든 종류의 전자 장치에도 적용이 가능하다.

본 발명의 실시예들에 따른 표시 장치(100)는, 영상을 표시하거나 빛을 출력하는 표시 패널(PNL)과, 이러한 표시 패널(PNL)을 구동하기 위한 구동 회로를 포함할 수 있다.

표시 패널(PNL)은, 다수의 데이터 라인(DL) 및 다수의 게이트 라인(GL)이 배치되고 다수의 데이터 라인(DL) 및 다수의 게이트 라인(GL)에 의해 정의되는 다수의 서브픽셀(SP)이 매트릭스 타입으로 배열될 수 있다.

표시 패널(PNL)에서 다수의 데이터 라인(DL) 및 다수의 게이트 라인(GL)은 서로 교차하여 배치될 수 있다. 예를 들어, 다수의 게이트 라인(GL)은 행(Row) 또는 열(Column)으로 배열될 수 있고, 다수의 데이터 라인(DL)은 열(Column) 또는 행(Row)으로 배열될 수 있다. 아래에서는, 설명의 편의를 위하여, 다수의 게이트 라인(GL)은 행(Row)으로 배치되고, 다수의 데이터 라인(DL)은 열(Column)로 배치되는 것으로 가정한다.

표시 패널(PNL)에는, 서브픽셀 구조 등에 따라, 다수의 데이터 라인(DL) 및 다수의 게이트 라인(GL) 이외에, 다른 종류의 신호배선들이 배치될 수 있다. 구동전압 배선, 기준전압 배선, 또는 공통전압 배선 등이 더 배치될 수 있다.

표시 패널(PNL)은 LCD (Liquid Crystal Display) 패널, OLED (Organic Light Emitting Diode) 패널 등의 다양한 타입의 패널일 수 있다.

표시 패널(PNL)에 배치되는 신호배선들의 종류는, 서브픽셀 구조, 패널 타입(예: LCD 패널, OLED 패널 등) 등에 따라 달라질 수 있다. 그리고, 본 명세서에서는 신호배선은 신호가 인가되는 전극을 포함하는 개념일 수도 있다.

표시 패널(PNL)은 화상(영상)이 표시되는 액티브 영역(A/A)과, 그 외곽 영역이고 화상이 표시되지 않는 넌-액티브 영역(N/A)을 포함할 수 있다. 여기서, 넌-액티브 영역(N/A)은 베젤 영역이라고도 한다.

액티브 영역(A/A)에는 화상 표시를 위한 다수의 서브픽셀(SP)이 배치된다. 간혹, 넌-액티브 영역(N/A)의 일부 영역에 하나 이상의 서브픽셀(SP)이 다양한 목적으로 배치될 수도 있다.

넌-액티브 영역(N/A)은 데이터 드라이버(DDR)가 전기적으로 연결되기 위한 패드 영역(본딩 영역)을 포함한다.

넌-액티브 영역(N/A)은 패드 영역에 연결된 데이터 드라이버(DDR)과 다수의 데이터 라인(DL) 간의 연결을 위한 다수의 데이터 링크 라인이 배치된 넌-액티브 영역(N/A)을 포함할 수도 있다. 여기서, 다수의 데이터 링크 라인은 다수의 데이터 라인(DL)이 넌-액티브 영역(N/A)으로 연장된 부분들이거나, 다수의 데이터 라인(DL)과 전기적으로 연결된 별도의 패턴들일 수 있다.

또한, 넌-액티브 영역(N/A)에는, 데이터 드라이버(DDR)가 전기적으로 연결되는 패드 영역을 통해, 게이트 드라이버(GDR)로 게이트 구동에 필요한 전압(신호)을 전달해주기 위한 게이트 구동 관련 배선들이 배치될 수 있다.

예를 들어, 게이트 구동 관련 배선들은, 클럭 신호를 전달해주기 위한 클럭 배선들, 게이트 전압(VGH, VGL)을 전달해주는 게이트 전압 배선들, 스캔신호 생성에 필요한 각종 제어신호를 전달해주는 게이트 구동 제어 신호배선들 등을 포함할 수 있다. 이러한 게이트 구동 관련 배선들은, 액티브 영역(A/A)에 배치되는 게이트 라인들(GL)과 다르게, 넌-액티브 영역(N/A)에 배치된다.

구동 회로는, 다수의 데이터 라인(DL)을 구동하는 데이터 드라이버(DDR)와, 다수의 게이트 라인(GL)을 구동하는 게이트 드라이버(GDR)와, 데이터 드라이버(DDR) 및 게이트 드라이버(GDR)를 제어하는 컨트롤러(CTR) 등을 포함할 수 있다.

데이터 드라이버(DDR)는 다수의 데이터 라인(DL)으로 데이터 신호(데이터 전압)를 출력함으로써 다수의 데이터 라인(DL)을 구동할 수 있다.

게이트 드라이버(GDR)는 다수의 게이트 라인(GL)으로 스캔 신호를 출력함으로써 다수의 게이트 라인(GL)을 구동할 수 있다.

컨트롤러(CTR)는, 데이터 드라이버(DDR) 및 게이트 드라이버(GDR)의 구동 동작에 필요한 각종 제어신호(DCS, GCS)를 공급함으로써, 데이터 드라이버(DDR) 및 게이트 드라이버(GDR)의 구동 동작과 그 타이밍 등을 제어할 수 있다. 또한, 컨트롤러(CTR)는 데이터 드라이버(DDR)로 디지털 형태의 영상 데이터(DATA)를 공급할 수 있다.

컨트롤러(CTR)는, 각 프레임에서 구현하는 타이밍에 따라 스캔을 시작하고, 외부에서 입력되는 입력 데이터를 데이터 드라이버(DDR)에서 사용하는 데이터 신호 형식에 맞게 전환하여 전환된 영상 데이터(DATA)를 출력하고, 스캔에 맞춰 적당한 시간에 데이터 구동을 통제한다.

컨트롤러(CTR)는, 데이터 드라이버(DDR) 및 게이트 드라이버(GDR)를 제어하기 위하여, 수직 동기 신호(Vsync), 수평 동기 신호(Hsync), 입력 데이터 인에이블(DE: Data Enable) 신호, 클럭 신호(CLK) 등의 타이밍 신호를 외부 (예: 호스트 시스템)로부터 입력 받아, 각종 제어 신호들을 생성하여 데이터 드라이버(DDR) 및 게이트 드라이버(GDR)로 출력한다.

예를 들어, 컨트롤러(CTR)는, 게이트 드라이버(GDR)를 제어하기 위하여, 게이트 스타트 펄스(GSP: Gate Start Pulse), 게이트 쉬프트 클럭(GSC: Gate Shift Clock), 게이트 출력 인에이블 신호(GOE: Gate Output Enable) 등을 포함하는 각종 게이트 제어 신호(GCS: Gate Control Signal)를 출력한다.

또한, 컨트롤러(CTR)는, 데이터 드라이버(DDR)를 제어하기 위하여, 소스 스타트 펄스(SSP: Source Start Pulse), 소스 샘플링 클럭(SSC: Source Sampling Clock), 소스 출력 인에이블 신호(SOE: Source Output Enable) 등을 포함하는 각종 데이터 제어 신호(DCS: Data Control Signal)를 출력한다.

컨트롤러(CTR)는, 통상의 디스플레이 기술에서 이용되는 타이밍 컨트롤러(Timing Controller)이거나, 타이밍 컨트롤러(Timing Controller)를 포함하여 다른 제어 기능도 더 수행할 수 있는 제어장치일 수 있다.

컨트롤러(CTR)는, 데이터 드라이버(DDR)와 별도의 부품으로 구현될 수도 있고, 데이터 드라이버(DDR)와 함께 통합되어 집적회로(IC)로 구현될 수도 있다.

데이터 드라이버(DDR)는, 컨트롤러(CTR)로부터 디지털 형태의 영상 데이터(DATA)를 입력 받아 다수의 데이터 라인(DL)로 아날로그 형태의 데이터 신호를 공급함으로써, 다수의 데이터 라인(DL)을 구동한다. 여기서, 데이터 드라이버(DDR)는 소스 드라이버라고도 한다.

데이터 드라이버(DDR)는 다양한 인터페이스를 통해 컨트롤러(CTR)와 각종 신호를 주고받을 수 있다.

게이트 드라이버(GDR)는, 다수의 게이트 라인(GL)로 스캔 신호를 순차적으로 공급함으로써, 다수의 게이트 라인(GL)을 순차적으로 구동한다. 여기서, 게이트 드라이버(GDR)는 스캔 드라이버라고도 한다.

게이트 드라이버(GDR)는, 컨트롤러(CTR)의 제어에 따라, 온(On) 전압 또는 오프(Off) 전압의 스캔 신호를 다수의 게이트 라인(GL)로 순차적으로 공급한다.

데이터 드라이버(DDR)는, 게이트 드라이버(GDR)에 의해 특정 게이트 라인이 열리면, 컨트롤러(CTR)로부터 수신한 영상 데이터(DATA)를 아날로그 형태의 데이터 신호로 변환하여 다수의 데이터 라인(DL)로 공급한다.

데이터 드라이버(DDR)는, 표시 패널(PNL)의 일 측(예: 상측, 하측, 좌측, 또는 우측)에만 위치할 수도 있고, 경우에 따라서는, 구동 방식, 패널 설계 방식 등에 따라 표시 패널(PNL)의 양 측(예: 상하 또는 좌우)에 모두 위치할 수도 있다.

게이트 드라이버(GDR)는, 표시 패널(PNL)의 일 측(예: 좌측, 우측, 상측, 또는 하측)에만 위치할 수도 있고, 경우에 따라서는, 구동 방식, 패널 설계 방식 등에 따라 표시 패널(PNL)의 양측(예: 좌우 또는 상하)에 모두 위치할 수도 있다.

데이터 드라이버(DDR)는 하나 이상의 소스 드라이버 집적회로(SDIC: Source Driver Integrated Circuit)를 포함하여 구현될 수 있다.

각 소스 드라이버 집적회로(SDIC)는 시프트 레지스터(Shift Register), 래치 회로(Latch Circuit), 디지털 아날로그 컨버터(DAC: Digital to Analog Converter), 출력 버퍼(Output Buffer) 등을 포함할 수 있다. 데이터 드라이버(DDR)는, 경우에 따라서, 하나 이상의 아날로그 디지털 컨버터(ADC: Analog to Digital Converter)를 더 포함할 수 있다.

각 소스 드라이버 집적회로(SDIC)는, TAB (Tape Automated Bonding) 타입 또는 COG (Chip On Glass) 타입으로 표시 패널(PNL)의 본딩 패드(Bonding Pad)에 연결되거나 표시 패널(PNL) 상에 직접 배치될 수도 있다. 경우에 따라서, 각 소스 드라이버 집적회로(SDIC)는 표시 패널(PNL)에 집적화되어 배치될 수도 있다. 또한, 각 소스 드라이버 집적회로(SDIC)는 COF (Chip On Film) 타입으로 구현될 수 있다. 이 경우, 각 소스 드라이버 집적회로(SDIC)는 회로 필름 상에 실장 되어, 회로 필름을 통해 표시 패널(PNL)에서의 데이터 라인들(DL)과 전기적으로 연결될 수 있다.

게이트 드라이버(GDR)는 다수의 게이트 구동회로(GDC)를 포함할 수 있다. 여기서, 다수의 게이트 구동회로(GDC)는 다수의 게이트 라인(GL)과 각각 대응될 수 있다.

각 게이트 구동회로(GDC)는 시프트 레지스터(Shift Register), 레벨 시프터(Level Shifter) 등을 포함할 수 있다.

각 게이트 구동회로(GDC)는 TAB (Tape Automated Bonding) 타입 또는 COG (Chip On Glass) 타입으로 표시 패널(PNL)의 본딩 패드(Bonding Pad)에 연결될 수 있다. 또한, 각 게이트 구동회로(GDC)는 COF (Chip On Film) 방식으로 구현될 수 있다. 이 경우, 각 게이트 구동회로(GDC)는 회로필름 상에 실장 되어, 회로필름을 통해 표시 패널(PNL)에서의 게이트 라인들(GL)과 전기적으로 연결될 수 있다. 또한, 각 게이트 구동회로(GDC)는 GIP (Gate In Panel) 타입으로 구현되어 표시 패널(PNL)에 내장될 수 있다. 즉, 각 게이트 구동회로(GDC)는 표시 패널(PNL)에 직접 형성될 수 있다.

도 2는 본 발명의 실시예들에 따른 표시 장치(100)의 시스템 구현 예시도이다.

도 2는 데이터 드라이버(DDR)가 다양한 타입들(TAB, COG, COF 등) 중 COF (Chip On Film) 타입으로 구현되고, 게이트 드라이버(GDR)가 다양한 타입들(TAB, COG, COF, GIP 등) 중 GIP (Gate In Panel) 타입으로 구현된 경우에 대한 표시 장치(100)를 예시적으로 나타낸 다이어그램이다.

데이터 드라이버(DDR)는 하나의 소스 드라이버 집적회로(SDIC)로 구현될 수 있다. 도 2는 데이터 드라이버(DDR)가 여러 개의 소스 드라이버 집적회로(SDIC)로 구현된 경우를 예시한 것이다.

데이터 드라이버(DDR)가 COF 타입으로 구현된 경우, 데이터 드라이버(DDR)를 구현한 각 소스 드라이버 집적회로(SDIC)는 회로 필름(SF) 상에 실장 될 수 있다.

회로 필름(SF)의 일 측은 표시 패널(PNL)의 넌-액티브 영역(N/A)에 존재하는 패드 영역 내 패드들과 전기적으로 연결될 수 있다.

회로 필름(SF) 상에는, 소스 드라이버 집적회로(SDIC)와 표시 패널(PNL)을 전기적으로 연결해주기 위한 배선들이 배치될 수 있다.

표시 장치(100)는, 다수의 소스 드라이버 집적회로(SDIC)와 다른 장치들 간의 회로적인 연결을 위해, 하나 이상의 소스 인쇄회로기판(SPCB)과, 제어 부품들과 각종 전기 장치들을 실장 하기 위한 컨트롤 인쇄회로기판(CPCB)을 포함할 수 있다.

하나 이상의 소스 인쇄회로기판(SPCB)에는 소스 드라이버 집적회로(SDIC)가 실장 된 회로 필름(SF)의 타 측이 연결될 수 있다.

즉, 소스 드라이버 집적회로(SDIC)가 실장 된 회로 필름(SF)은, 일 측이 표시 패널(PNL)의 넌-액티브 영역(N/A) 내 패드 영역에 전기적으로 연결되고, 타 측이 소스 인쇄회로기판(SPCB)과 전기적으로 연결될 수 있다.

컨트롤 인쇄회로기판(CPCB)에는, 데이터 드라이버(DDR) 및 게이트 드라이버(GDR) 등의 동작을 제어하는 컨트롤러(CTR)가 배치될 수 있다.

또한, 컨트롤 인쇄회로기판(CPCB)에는, 표시 패널(PNL), 데이터 드라이버(DDR) 및 게이트 드라이버(GDR) 등으로 각종 전압 또는 전류를 공급해주거나 공급할 각종 전압 또는 전류를 제어하는 파워 관리 집적회로(PMIC: Power Management IC) 등이 더 배치될 수도 있다.

소스 인쇄회로기판(SPCB)과 컨트롤 인쇄회로기판(CPCB)은 적어도 하나의 연결 부재(CBL)를 통해 회로적으로 연결될 수 있다. 여기서, 연결 부재(CBL)는, 일 예로, 가요성 인쇄 회로(FPC: Flexible Printed Circuit), 가요성 플랫 케이블(FFC: Flexible Flat Cable) 등일 수 있다.

하나 이상의 소스 인쇄회로기판(SPCB)과 컨트롤 인쇄회로기판(CPCB)은 하나의 인쇄회로기판으로 통합되어 구현될 수도 있다.

게이트 드라이버(GDR)가 GIP (Gate In Panel) 타입으로 구현된 경우, 게이트 드라이버(GDR)는 다수의 게이트 구동 회로(GDC)를 포함하고, 다수의 게이트 구동 회로(GDC)는 표시 패널(PNL)의 넌-액티브 영역(N/A)에 직접 형성될 수 있다.

다수의 게이트 구동 회로(GDC) 각각은 표시 패널(PNL)에서의 액티브 영역(A/A)에 배치된 해당 게이트 라인(GL)으로 해당 스캔 신호를 출력할 수 있다.

표시 패널(PNL) 상에 배치된 다수의 게이트 구동 회로(GDC)는, 넌-액티브 영역(N/A)에 배치된 게이트 구동 관련 배선들을 통해, 스캔신호 생성에 필요한 각종 신호(클럭신호, 하이 레벨 게이트 전압(VGH), 로우 레벨 게이트 전압(VGL), 스타트 신호(VST), 리셋 신호(RST) 등)를 공급받을 수 있다.

넌-액티브 영역(N/A)에 배치된 게이트 구동 관련 배선들은, 다수의 게이트 구동 회로(GDC)에 가장 인접하게 배치된 회로 필름(SF)과 전기적으로 연결될 수 있다.

아래에서는, 도 3을 참조하여, 소스 드라이버 집적회로(SDIC)가 COF (Chip On Film) 타입으로 표시 패널(PNL)에 연결된 영역(200)을 더욱 상세하게 설명한다.

도 3은 본 발명의 실시예들에 따른 표시 장치(100)의 데이터 드라이버(DDR)에 포함되는 소스 드라이버 집적회로(SDIC)가 COF (Chip On Film) 타입으로 구현되어 표시 패널(PNL)에 연결된 영역(200)을 나타낸 도면이다.

도 3을 참조하면, 표시 패널(PNL)은 영상 표시 영역인 액티브 영역(A/A)과 액티브 영역(A/A)의 외곽 영역인 넌-액티브 영역(N/A)을 포함할 수 있다.

넌-액티브 영역(N/A)은, COF 타입으로 구현된 데이터 드라이버(DDR)이 전기적으로 연결되는 패드 영역(PAD)을 포함할 수 있다.

넌-액티브 영역(N/A)의 패드 영역(PAD)에는 다수의 패드들이 배치되고, 이러한 다수의 패드들은 회로 필름(SF)이 전기적으로 연결될 수 있다.

회로 필름(SF) 상에는 데이터 드라이버(DDR)을 구성하는 소스 드라이버 집적회로(SDIC)가 실장 되어 있다.

회로 필름(SF) 상에는, 넌-액티브 영역(N/A)의 패드 영역(PAD)에 배치된 다수의 패드들과 소스 드라이버 집적회로(SDIC)의 핀들(Pins)을 전기적으로 연결해주는 신호배선들이 배치될 수 있다. 여기서, 소스 드라이버 집적회로(SDIC)의 핀들(Pins)은 데이터 신호가 출력되는 채널들에 해당한다.

넌-액티브 영역(N/A)은 다수의 데이터 링크 라인(DLL)이 배치되는 링크 영역(LKA)을 포함할 수 있다.

넌-액티브 영역(N/A)의 링크 영역(LKA)에는, 넌-액티브 영역(N/A)의 패드 영역(PAD)을 통해, 소스 드라이버 집적회로(SDIC)의 채널들(핀들)과 전기적으로 연결되는 다수의 데이터 링크 라인(DLL)이 배치될 수 있다. 여기서, 소스 드라이버 집적회로(SDIC)의 채널들(핀들)의 개수와 다수의 데이터 링크 라인(DLL)의 개수는 동일할 수 있다.

한편, 넌-액티브 영역(N/A)의 링크 영역(LKA)에 배치된 다수의 데이터 링크 라인(DLL)은 액티브 영역(A/A)에 배치된 다수의 데이터 라인(DL)과 전기적으로 연결될 수 있다.

넌-액티브 영역(N/A)의 링크 영역(LKA)에 배치된 다수의 데이터 링크 라인(DLL)의 개수는, 액티브 영역(A/A)에 배치된 다수의 데이터 라인(DL)의 개수와 동일할 수 있다.

이와 다르게, 넌-액티브 영역(N/A)의 링크 영역(LKA)에 배치된 다수의 데이터 링크 라인(DLL)의 개수는, 액티브 영역(A/A)에 배치된 다수의 데이터 라인(DL)의 개수보다 적을 수도 있다.

이 경우, 어느 한 시점에서, 넌-액티브 영역(N/A)의 링크 영역(LKA)에 배치된 다수의 데이터 링크 라인(DLL)은 액티브 영역(A/A)에 배치된 다수의 데이터 라인(DL)의 일부와 선택적으로 연결될 수 있다. 그리고, 다른 한 시점에, 어느 한 시점에서, 넌-액티브 영역(N/A)의 링크 영역(LKA)에 배치된 다수의 데이터 링크 라인(DLL)은 액티브 영역(A/A)에 배치된 다수의 데이터 라인(DL)의 다른 일부와 선택적으로 연결될 수 있다.

이를 위해, 넌-액티브 영역(N/A)의 링크 영역(LKA)에 배치된 다수의 데이터 링크 라인(DLL)과 액티브 영역(A/A)에 배치된 다수의 데이터 라인(DL)은 디멀티플렉서 회로(DeMUX: De-Multiplexer Circuit)를 통해 연결될 수 있다. 여기서, 디멀티플렉서 회로(DeMUX)는 데이터 분배 회로라고도 한다.

다시 말해, 하나의 데이터 링크 라인(DLL)의 관점에서 볼 때, 디멀티플렉서 회로(DeMUX)는 액티브 영역(A/A)에 배치된 둘 이상의 데이터 라인(DL) 중 선택된 하나를 하나의 데이터 링크 라인(DLL)과 전기적으로 연결해줄 수 있다.

이에 따르면, 소스 드라이버 집적회로(SDIC)에서 공급된 데이터 신호들은 넌-액티브 영역(N/A)의 링크 영역(LKA)에 배치된 다수의 데이터 링크 라인(DLL)에 공급된다. 그리고, 디멀티플렉서 회로(DeMUX)는, 액티브 영역(A/A)에 배치된 다수의 데이터 라인(DL) 중 일부의 데이터 라인 그룹(예: 홀수 번째 데이터 라인 그룹)을 선택하여, 선택된 데이터 라인 그룹을 다수의 데이터 링크 라인(DLL)과 전기적으로 연결해줌으로써, 데이터 신호들이 다수의 데이터 라인(DL) 중 선택된 일부의 데이터 라인 그룹(예: 홀수 번째 데이터 라인 그룹)으로 출력될 수 있다.

이후, 소스 드라이버 집적회로(SDIC)에서 공급된 다른 데이터 신호들은 넌-액티브 영역(N/A)의 링크 영역(LKA)에 배치된 다수의 데이터 링크 라인(DLL)에 공급된다. 그리고, 디멀티플렉서 회로(DeMUX)는, 액티브 영역(A/A)에 배치된 다수의 데이터 라인(DL) 중 다른 일부의 데이터 라인 그룹(예: 짝수 번째 데이터 라인 그룹)을 선택하여, 선택된 데이터 라인 그룹을 다수의 데이터 링크 라인(DLL)과 전기적으로 연결해줌으로써, 데이터 신호들이 다수의 데이터 라인(DL) 중 선택된 일부의 데이터 라인 그룹(예: 홀수 번째 데이터 라인 그룹)으로 출력될 수 있다.

여기서, 일부의 데이터 라인 그룹(예: 홀수 번째 데이터 라인 그룹)과 다른 일부의 데이터 라인 그룹(예: 짝수 번째 데이터 라인 그룹)은, 1 수평시간(1H) 동안 시간 분할되어 구동될 수 있다.

전술한 바와 같이, 디멀티플렉서 회로(DeMUX)를 이용하여 데이터 출력을 하게 되면, 소스 드라이버 집적회로(SDIC)의 핀 개수 (채널 개수)를 줄일 수 있는 이점이 있다.

디멀티플렉서 회로(DeMUX)는 넌-액티브 영역(N/A) 내에서 할당된 디멀티플렉서 회로 영역(DMA: De-Multiplexer Circuit Area)에 배치될 수 있다.

예를 들어, 제1 기간 동안, 소스 드라이버 집적회로(SDIC)의 제1 채널에서 출력된 데이터 신호는 제1 데이터 링크 라인(DLL)에 공급된다. 제1 데이터 링크 라인(DLL)에 공급된 데이터 신호는 디멀티플렉서 회로(DeMUX)에 의해 선택된 제1 데이터 라인(DL)으로 출력될 수 있다. 여기서, 예를 들어, 제1 데이터 링크 라인(DLL)과 연결 가능한 제1 및 제2 데이터 라인(DL)이 있다고 할 때, 디멀티플렉서 회로(DeMUX)에 의해 선택된 제1 데이터 라인(DL)은 제1 데이터 링크 라인(DLL)과 연결 가능한 제1 및 제2 데이터 라인(DL) 중에서 선택된 것이다.

이후, 제2 기간 동안, 소스 드라이버 집적회로(SDIC)의 동일한 제1 채널에서 출력된 데이터 신호는 제1 데이터 링크 라인(DLL)에 공급된다. 제1 데이터 링크 라인(DLL)에 공급된 데이터 신호는 디멀티플렉서 회로(DeMUX)에 의해 선택된 제2 데이터 라인(DL)으로 출력될 수 있다 여기서, 예를 들어, 제1 데이터 링크 라인(DLL)과 연결 가능한 제1 및 제2 데이터 라인(DL)이 있다고 할 때, 디멀티플렉서 회로(DeMUX)에 의해 선택된 제2 데이터 라인(DL)은 제1 데이터 링크 라인(DLL)과 연결 가능한 제1 및 제2 데이터 라인(DL) 중에서 선택된 것이다. 그리고, 제1 기간과 제2 기간은 1 수평 시간(1H) 내에 포함되는 기간들이다.

도 4는 본 발명의 실시예들에 따른 표시 장치(100)에서, 데이터 출력과 관련된 디멀티플렉서 회로(DeMUX)를 나타낸 다이어그램이다. 도 5는 도 4의 디멀티플렉서 회로(DeMUX)의 구동 타이밍 다이어그램이다.

단, 아래에서는, 설명의 편의를 위해, 디멀티플렉서 회로(DeMUX)는 1:2 디멀티플렉싱(De-Multiplexing) 하는 것을 가정한다. 즉, 디멀티플렉서 회로(DeMUX)에 의해서, 소스 드라이버 집적회로(SDIC)의 제1 채널(CH1)에서 공급되는 데이터 신호가 2개의 데이터 라인(DL1, DL2)에 순차적으로 출력되는 경우만을 예시적으로 설명한다.

도 4를 참조하면, 디멀티플렉서 회로(DeMUX)는, 소스 드라이버 집적회로(SDIC)의 제1 채널(CH1)을 제1 데이터 라인(DL1)과 전기적으로 연결해주는 제1 스위치 소자(ST_A)와, 소스 드라이버 집적회로(SDIC)의 제1 채널(CH1)을 제2 데이터 라인(DL2)과 전기적으로 연결해주는 제2 스위치 소자(ST_B)를 포함할 수 있다.

제1 스위치 소자(ST_A)는, 소스 드라이버 집적회로(SDIC)의 제1 채널(CH1)과 전기적으로 연결된 드레인 노드 또는 소스 노드와, 제1 데이터 라인(DL1)과 전기적으로 연결된 소스 노드 또는 드레인 노드와, 제1 제어 노드(VA_A)에 해당하는 게이트 노드를 갖는 트랜지스터일 수 있다.

제2 스위치 소자(ST_B)는 소스 드라이버 집적회로(SDIC)의 제1 채널(CH1)과 전기적으로 연결된 드레인 노드 또는 소스 노드와, 제2 데이터 라인(DL2)과 전기적으로 연결된 소스 노드 또는 드레인 노드와, 제2 제어 노드(VA_B)에 해당하는 게이트 노드를 갖는 트랜지스터일 수 있다.

제1 스위치 소자(ST_A)의 게이트 노드에 해당하는 제1 제어 노드(VA_A)에는 제1 제어 신호(ASW1)가 인가될 수 있다. 제2 스위치 소자(ST_B)의 게이트 노드에 해당하는 제2 제어 노드(VA_B)에는 제2 제어 신호(BSW1)가 인가될 수 있다. 여기서, 제1 제어 노드(VA_A) 및 제2 제어 노드(VA_B) 각각은 제1 데이터 출력 회로(DOUT_A) 및 제2 데이터 출력 회로(DOUT_B)에서의 부트스트래핑 노드(Bootstrapping Node)라고 한다.

제1 스위치 소자(ST_A) 및 제2 스위치 소자(ST_B)는 일정 시간 (예: 1 수평 시간, 2 수평 시간, 또는 1/2 수평 시간 등) 동안, 교번하여 턴-온 될 수 있다.

도 5를 참조하여 예를 들어 설명한다.

도 5를 참조하면, 1 수평시간 내 제1 기간 동안, 제1 스위치 소자(ST_A)가 먼저 턴-온 되었다가 턴-오프 된다. 이러한 제1 기간 동안, 제2 스위치 소자(ST_B)는 오프 상태이다. 제1 기간 동안, 제1 스위치 소자(ST_A)에 의해 제1 데이터 신호가 제1 데이터 라인(DL1)으로 출력될 수 있다.

도 5를 참조하면, 1 수평시간 내 제1 기간 이후의 제2 기간 동안, 제2 스위치 소자(ST_B)가 턴-온 되었다가 턴-오프 된다. 이러한 제2 기간 동안, 제1 스위치 소자(ST_A)는 오프 상태이다. 제2 기간 동안, 제2 스위치 소자(ST_B)에 의해 제2 데이터 신호가 제2 데이터 라인(DL2)으로 출력될 수 있다.

한편, 디멀티플렉서 회로(DeMUX)에 포함된 제1 스위치 소자(ST_A)와 제2 스위치 소자(ST_B)는 다양한 타입의 트랜지스터로 형성될 수 있다.

예를 들어, 디멀티플렉서 회로(DeMUX)에 포함된 제1 스위치 소자(ST_A)와 제2 스위치 소자(ST_B)는 비정질 실리콘 박막 트랜지스터(a-Si(amorphous Silicon) TFT), 저온 폴리 실리콘 박막 트랜지스터(LTPS(Low-Temperature Polycrystalline Silicon) TFT), 또는 산화물 박막 트랜지스터(Oxide TFT)등으로 형성될 수 있다.

관련하여, a-Si TFT가 전자 이동도 등의 전기적인 특성(성능)이 좋지 못한 것에 비해, LTPS TFT는 전자 이동도가 우수하다. 하지만, LTPS TFT의 경우, 고온 열처리 공정과 미세 마스크 처리라는 어려운 공정이 추가적으로 필요하고 이에 따라 제작 비용이 많이 드는 단점이 있고, 균일도도 좋지 못한 단점이 있다. 따라서, 균일도가 우수하고 제작 비용도 합리적인 수준일 수 있는 산화물 TFT가 적용되기도 한다. 하지만, 산화물 TFT는 LTPS TFT에 비하여, 전자 이동도가 낮고 열화 발생 가능성이 있다.

하지만, 산화물 TFT의 여러 장점으로 인해, 표시 패널(PNL)의 넌-액티브 영역(N/A)에 배치된 디멀티플렉서 회로(DeMUX)의 제1 스위치 소자(ST_A)와 제2 스위치 소자(ST_B)는 산화물 TFT로 형성될 수 있다. 물론, 표시 패널(PNL)의 넌-액티브 영역(N/A)에 배치된 디멀티플렉서 회로(DeMUX)의 제1 스위치 소자(ST_A)와 제2 스위치 소자(ST_B)는 다른 종류의 TFT(a-Si TFT, LTPS TFT)로 형성될 수도 있다.

따라서, 본 발명은 데이터 출력 효율(응답 속도)을 향상시킬 수 있는 새로운 디멀티플렉서 회로(DeMUX)로서, 부트스트래핑 디멀티플렉서 회로(BTS_DeMUX: Bootstrapping De-Multiplexer Circuit)를 제시한다. 아래에서는, 본 발명의 실시예들에 따른 데이터 출력 효율을 향상시키기 위한 부트스트래핑 디멀티플렉서 회로(BTS_DeMUX)를 도 6 내지 도 8을 참조하여 설명한다.

도 6은 본 발명의 실시예들에 따른 표시 장치(100)에서, 데이터 출력 효율을 향상시키기 위한 부트스트래핑 디멀티플렉서 회로(BTS_DeMUX)를 나타낸 도면이고, 도 7은 도 6의 부트스트래핑 디멀티플렉서 회로(BTS_DeMUX)의 구동 타이밍 다이어그램이다. 도 8은 도 6의 부트스트래핑 디멀티플렉서 회로(BTS_DeMUX)의 데이터 출력 특성을 설명하기 위한 다이어그램이다.

단, 아래에서는, 설명의 편의를 위해, 부트스트래핑 디멀티플렉서 회로(BTS_DeMUX)는 1:2 디멀티플렉싱(De-Multiplexing) 하는 것을 가정한다. 즉, 부트스트래핑 디멀티플렉서 회로(BTS_DeMUX)에 의해서, 소스 드라이버 집적회로(SDIC)의 제1 채널(CH1)에서 공급되는 데이터 신호가 2개의 데이터 라인(DL1, DL2)에 순차적으로 출력되는 경우만을 예시적으로 설명한다.

도 6을 참조하면, 본 발명의 실시예들에 따른 표시 장치(100)는, 데이터 드라이버(DDR)의 제1 채널(CH1)에서 공급된 데이터 신호(Vdata_A, Vdata_B)를 표시 패널(PNL)에 배치된 둘 이상의 데이터 라인(DL1, DL2)에 순차적으로 출력하는 부트스트래핑 디멀티플렉서 회로(BTS_DeMUX)를 포함할 수 있다.

부트스트래핑 디멀티플렉서 회로(BTS_DeMUX)는, 제1 채널(CH1)에서 공급된 제1 데이터 신호(Vdata_A)를 제1 데이터 라인(DL)에 출력하는 제1 데이터 출력 회로(DOUT_A)와, 제1 채널(CH1)에서 공급된 제2 데이터 신호(Vdata_B)를 제2 데이터 라인(DL2)에 출력하는 제2 데이터 출력 회로(DOUT_B)를 포함할 수 있다.

제1 데이터 출력 회로(DOUT_A)는, 제1 채널(CH1)과 제1 데이터 라인(DL) 사이에 전기적으로 연결된 제1 스위치 소자(ST_A)와, 제1 스위치 소자(ST_A)의 제1 제어 노드(VA_A)를 제어하는 제1 스위치 제어 회로(SCC_A)를 포함할 수 있다.

이와 동일하게, 제2 데이터 출력 회로(DOUT_B)는, 제1 채널(CH1)과 제2 데이터 라인(DL2) 사이에 전기적으로 연결된 제2 스위치 소자(ST_B)와, 제2 스위치 소자(ST_B)의 제2 제어 노드(VA_B)를 제어하는 제2 스위치 제어 회로(SCC_B)를 포함할 수 있다.

제1 데이터 출력 회로(DOUT_A)에 포함된 제1 스위치 제어 회로(SCC_A)는, 제1 보조 신호(ASW2)와 제1 스위치 소자(ST_A)의 제1 제어 노드(VA_A) 사이에 전기적으로 연결된 제1 캐패시터(Cbst_A)와, 하이 레벨 전압을 갖는 제1 제어 신호(ASW1)를 제1 스위치 소자(ST_A)의 제1 제어 노드(VA_A)에 공급하는 제1 T1 트랜지스터(T1_A)와, 로우 레벨 전압을 갖는 제1 제어 신호(ASW1)를 제1 스위치 소자(ST_A)의 제1 제어 노드(VA_A)에 공급하는 제1 T21 트랜지스터(T21_A) 및 제1 T22 트랜지스터(T22_A)를 포함할 수 있다.

여기서, 제1 T1 트랜지스터(T1_A)는 제1 캐패시터(Cbst_A)의 충전과 관련된 트랜지스터이고, 제1 T21 트랜지스터(T21_A) 및 제1 T22 트랜지스터(T22_A)는 제1 캐피시터(Cbst_A)의 방전과 관련된 트랜지스터이다.

이와 마찬가지로, 제2 데이터 출력 회로(DOUT_B)에 포함된 제2 스위치 제어 회로(SCC_B)는, 제2 보조 신호(BSW2)와 제2 스위치 소자(ST_B)의 제2 제어 노드(VA_B) 사이에 전기적으로 연결된 제1 캐패시터(Cbst_A)와, 하이 레벨 전압을 갖는 제2 제어 신호(BSW1)를 제2 스위치 소자(ST_B)의 제2 제어 노드(VA_B)에 공급하는 제2 T1 트랜지스터(T1_B)와, 로우 레벨 전압을 갖는 제2 제어 신호(BSW1)를 제2 스위치 소자(ST_B)의 제2 제어 노드(VA_B)에 공급하는 제2 T21 트랜지스터(T21_B) 및 제2 T22 트랜지스터(T22_B)를 포함할 수 있다.

여기서, 제2 T1 트랜지스터(T1_B)는 제2 캐패시터(Cbst_B)의 충전과 관련된 트랜지스터이고, 제2 T21 트랜지스터(T21_B) 및 제2 T22 트랜지스터(T22_B)는 제2 캐피시터(Cbst_B)의 방전과 관련된 트랜지스터이다.

한편, 제1 데이터 출력 회로(DOUT_A)의 제1 스위치 제어 회로(SCC_A)에 포함된 제1 T21 트랜지스터(T21_A)는, 제2 데이터 출력 회로(DOUT_B)의 제2 스위치 제어 회로(SCC_B)에서 사용되는 제2 제어 신호(BSW1)에 의해 온-오프가 제어된다. 그리고, 제1 데이터 출력 회로(DOUT_A)의 제1 스위치 제어 회로(SCC_A)에 포함된 제1 T22 트랜지스터(T22_A)는, 제2 데이터 출력 회로(DOUT_B)의 제2 스위치 제어 회로(SCC_B)에서 사용되는 제2 보조 신호(BSW2)에 의해 온-오프가 제어된다.

따라서, 제1 데이터 출력 회로(DOUT_A)의 제1 스위치 제어 회로(SCC_A)에 포함된 제1 캐패시터(Cbst_A)의 방전은, 제2 데이터 출력 회로(DOUT_B)의 제2 스위치 제어 회로(SCC_B)에서 사용되는 제2 제어 신호(BSW1) 및 제2 보조 신호(BSW2)에 의해 이루어질 수 있다.

이와 동일 방식으로, 제2 데이터 출력 회로(DOUT_B)의 제2 스위치 제어 회로(SCC_B)에 포함된 제2 T21 트랜지스터(T21_B)는, 제1 데이터 출력 회로(DOUT_A)의 제1 스위치 제어 회로(SCC_A)에서 사용되는 제1 제어 신호(ASW1)에 의해 온-오프가 제어된다. 그리고, 제2 데이터 출력 회로(DOUT_B)의 제2 스위치 제어 회로(SCC_B)에 포함된 제2 T22 트랜지스터(T22_B)는, 제1 데이터 출력 회로(DOUT_A)의 제1 스위치 제어 회로(SCC_A)에서 사용되는 제1 보조 신호(ASW2)에 의해 온-오프가 제어된다.

따라서, 제2 데이터 출력 회로(DOUT_B)의 제2 스위치 제어 회로(SCC_B)에 포함된 제2 캐패시터(Cbst_B)의 방전은, 제1 데이터 출력 회로(DOUT_A)의 제1 스위치 제어 회로(SCC_A)에서 사용되는 제1 제어 신호(ASW1) 및 제1 보조 신호(ASW2)에 의해 이루어질 수 있다.

도 6을 참조하여, 부트스트래핑 디멀티플렉서 회로(BTS_DeMUX)의 구동 동작을 설명한다. 단, 설명의 편의를 위해, 제1 제어 신호(ASW1), 제1 보조 신호(ASW2), 제2 제어 신호(BSW1) 및 제2 보조 신호(BSW2) 각각의 하이 레벨 전압 및 로우 레벨 전압은 30V 및 0V인 것으로 가정한다.

우선, 제1 데이터 출력 회로(DOUT_A)의 구동 동작 관점에서 설명한다.

제1 단계: 제1 데이터 출력 회로(DOUT_A)의 제1 제어 신호(ASW1)가 로우 레벨 전압(OV)에서 하이 레벨 전압(30V)으로 라이징 된다.

이에 따라, 제1 T1 트랜지스터(T1_A)는 하이 레벨 전압(30V)을 갖는 제1 제어 신호(ASW1)에 의해서 턴-온 된다. 제1 T1 트랜지스터(T1_A)는 드레인 노드(또는 소스 노드)와 게이트 노드가 연결된 다이오드 커넥션(Diode Connection) 된 트랜지스터이다. 따라서, 하이 레벨 전압을 갖는 제1 제어 신호(ASW1)가 제1 스위치 소자(ST_A)의 제1 제어 노드(VA_A)에 인가된다.

이에 따라, 제1 스위치 소자(ST_A)의 제1 제어 노드(VA_A)는 제1 제어 신호(ASW1)의 하이 레벨 전압(30V)을 갖는다. 따라서, 제1 스위치 소자(ST_A)는 턴-온 되어, 제1 데이터 신호(Vdata_A)가 제1 데이터 라인(DL1)으로 출력될 수 있다.

제1 단계에서, 제1 캐패시터(Cbst)는 양단의 전압 차이(30V= 30V-0V)에 의해 충전된다. 여기서, 제1 캐패시터(Cbst)의 양 단 전압은 제1 제어 노드(VA_A)에 인가된 제1 제어 신호(ASW1)의 하이 레벨 전압(30V)과 제1 보조 신호(ASW2)의 로우 레벨 전압(0V)이 된다.

제2 단계: 제1 제어 신호(ASW1)가 하이 레벨 전압(30V)을 유지하고 있는 동안, 제1 보조 신호(ASW2)가 로우 레벨 전압(0V)에서 하이 레벨 전압(30V)으로 라이징 된다. 이에 따라, 제1 캐패시터(Cbst)는 양단의 전압 차이(30V)를 유지하기 위해, 제1 스위치 소자(ST_A)의 제1 제어 노드(VA_A)는 하이 레벨 전압(30V)에서 제1 보조 신호(ASW2)의 전압 증가(30V)만큼 부스팅 된 전압(60V=30V+30V)을 갖게 된다.

제1 데이터 출력 회로(DOUT_A)에 포함된 제1 스위치 소자(ST_A)의 제1 제어 노드(VA_A)가 하이 레벨 전압(30V)에서 부스팅 된 전압(60V)을 가지게 됨으로써, 제1 스위치 소자(ST_A)의 턴-온 성능이 향상 되어, 소스 드라이버 집적회로(SDIC)에서 공급된 제1 데이터 신호(Vdata_A)가 더욱더 빠르고 정확하게 제1 데이터 라인(DL1)에 출력될 수 있다.

제3 단계: 제1 제어 신호(ASW1)가 하이 레벨 전압(30V)에서 로우 레벨 전압(0V)으로 폴링 된다. 이후, 제1 보조 신호(ASW2)가 하이 레벨 전압(30V)에서 로우 레벨 전압(0V)으로 폴링 된다. 이에 따라, 제1 캐패시터(Cbst)는 양단의 전압 차이(30V)를 유지하기 위해, 제1 스위치 소자(ST_A)의 제1 제어 노드(VA_A)는 부스팅 된 전압(60V)에서 제1 보조 신호(ASW2)의 전압 감소(30V)만큼 폴링 된 전압(30V=60V-30V)을 갖는다.

제1 단계 내지 제4 단계 동안, 제1 데이터 출력 회로(DOUT_A)의 제1 스위치 제어 회로(SCC_A)에 의해 제1 스위치 소자(ST_A)의 제1 제어 노드(VA_A)는 턴-온 전압 레벨을 유지한다. 따라서, 제1 내지 제3 단계 동안, 제1 데이터 신호(Vdata_A)가 제1 데이터 라인(DL1)으로 출력될 수 있다.

제4 단계: 제2 데이터 출력 회로(DOUT_B)의 제2 스위치 제어 회로(SCC_B)에서 제2 캐패시터(Cbst_B)를 충전시키기 위해 사용되는 제2 제어 신호(BSW1)가 로우 레벨 전압(OV)에서 하이 레벨 전압(30V)으로 라이징 된다.

이에 따라, 제1 데이터 출력 회로(DOUT_A)의 제1 스위치 제어 회로(SCC_A)에 포함된 제1 T21 트랜지스터(T21_A)가 턴-온 된다. 이때, 제1 데이터 출력 회로(DOUT_A)의 제1 스위치 제어 회로(SCC_A)에서 사용되는 제1 제어 신호(ASW1)는 로우 레벨 전압(0V)이다.

따라서, 제1 캐패시터(Cbst_A)가 방전 되면서, 제1 제어 노드(VA_A)는 제1 제어 신호(ASW1)의 로우 레벨 전압(0V)과 대응되는 전압(OV)으로 폴링 된다.

이에 따라, 제1 데이터 출력 회로(DOUT_A)에 포함된 제1 스위치 소자(ST_A)가 턴-오프 되어, 제1 데이터 라인(DL1)으로의 데이터 출력이 중단된다.

전술한 바와 같이, 제2 데이터 출력 회로(DOUT_B)의 제2 캐패시터(Cbst_B)를 충전시키기 위한 제2 제어 신호(BSW1)가 제1 데이터 출력 회로(DOUT_A)의 제1 캐피시터(Cbst_A)의 방전을 트리거링(triggering) 시킨다.

전술한 제1 내지 제4 단계는, 제2 데이터 출력 회로(DOUT_B)에서도 동일하게 진행될 수 있다. 다만, 전술한 바와 같이, 제2 데이터 출력 회로(DOUT_B)의 제1 단계(충전 단계)는, 제1 데이터 출력 회로(DOUT_A)의 제4 단계(방전 단계)의 시작과 함께 시작이 된다.

이는, 제1 데이터 출력 회로(DOUT_A)의 제1 스위치 제어 회로(SCC_A)에 포함된 제1 캐패시터(Cbst_A)의 방전은, 제2 데이터 출력 회로(DOUT_B)의 제2 스위치 제어 회로(SCC_B)에서 사용되는 제2 제어 신호(BSW1) 및 제2 보조 신호(BSW2)에 의해 이루어지기 때문이다.

전술한 방식으로, 1 수평시간(1H) 동안, 제1 데이터 출력 회로(DOUT_A) 및 제2 데이터 출력 회로(DOUT_B)의 구동 동작이 진행된다.

그리고, 게이트 신호(GATE)가 폴링 되고, 제2 데이터 출력 회로(DOUT_B)의 제2 스위치 제어 회로(SCC_B) 내 제2 캐패시터(Cbst_B)의 방전을 위한 제2 데이터 출력 회로(DOUT_B)의 제4 단계(방전 단계)는, 제1 데이터 출력 회로(DOUT_A)가 제1 단계(충전 단계)의 시작과 함께 진행된다. 여기서, 제1 데이터 출력 회로(DOUT_A)가 제1 단계(충전 단계)의 시작은 새로운 1 수평시간(1H)의 시작을 의미한다.

다시 말해, 제1 데이터 출력 회로(DOUT_A)의 제1 캐패시터(Cbst_A)를 충전시키기 위한 제1 제어 신호(ASW1)가 제2 데이터 출력 회로(DOUT_B)의 제2 캐피시터(Cbst_B)의 방전을 트리거링(triggering) 시킨다.

전술한 바와 같이, 제2 데이터 출력 회로(DOUT_B)의 제2 캐패시터(Cbst_B)를 충전시키기 위한 제2 제어 신호(BSW1)에 의해서 제1 데이터 출력 회로(DOUT_A)의 제1 캐피시터(Cbst_A)가 방전된다. 그리고, 제1 데이터 출력 회로(DOUT_A)의 제1 캐패시터(Cbst_A)를 충전시키기 위한 제1 제어 신호(ASW1)에 의해서 제2 데이터 출력 회로(DOUT_B)의 제2 캐피시터(Cbst_B)가 방전된다.

제1 데이터 출력 회로(DOUT_A)의 방전(제4 단계)이 제2 데이터 출력 회로(DOUT_B)의 충전(제1 단계)과 함께 진행되고, 제2 데이터 출력 회로(DOUT_B)의 방전(제4 단계)이 제1 데이터 출력 회로(DOUT_A)의 충전(제1 단계)과 함께 진행되기 때문에, 색 섞임 현상 (데이터 섞임 현상 또는 서브픽셀 색 섞임 현상이라고도 함)이 발생할 수 있다.

특히, 게이트 신호(GATE)의 폴링 구간에서, 제2 데이터 출력 회로(DOUT_B)의 방전(제4 단계)이 제1 데이터 출력 회로(DOUT_A)의 충전(제1 단계)과 함께 진행되는 경우, 되기 때문에, 색 섞임 현상을 더욱더 문제가 될 수 있다.

더 구체적으로 설명하면, 게이트 신호(GATE)의 폴링 타이밍에 맞추어, 소스 드라이버 집적회로(SDIC)는 제1 데이터 라인(DL1)에 공급할 제1 데이터 신호(Vdata_A)를 출력한다. 이때, 게이트 신호(GATE)가 폴링 되는 순간 일시적으로, 제2 데이터 출력 회로(DOUT_B)의 방전(제4 단계)이 제1 데이터 출력 회로(DOUT_A)의 충전과 중첩되어 진행되기 때문에, 제2 데이터 출력 회로(DOUT_B)의 제2 스위치 소자(ST_B)가 완전히 턴-오프 되지 못한 상황에서 제1 데이터 출력 회로(DOUT_A)의 제1 스위치 소자(ST_A)가 턴-온 되기 시작한다.

따라서, 소스 드라이버 집적회로(SDIC)에서 출력된 제1 데이터 신호(Vdata_A)는, 제1 데이터 라인(DL1)은 물론, 제2 데이터 라인(DL2)으로도 공급될 수 있다. 제2 데이터 라인(DL2)에 연결된 서브픽셀(SP)은 다른 서브픽셀에 공급되어야 하는 제1 데이터 신호(Vdata_A)를 공급받게 된다. 따라서, 제2 데이터 라인(DL2)에 연결된 서브픽셀(SP)에서는, 이미 정상적으로 공급받은 제2 데이터 신호(Vdata_B)와 공급받아서는 안 되는 제1 데이터 신호(Vdata_A)가 섞이게 되어, 비 정상적인 빛이 발광될 수 있다. 이러한 현상을 색 섞음 현상(데이터 섞임 현상 또는 서브픽셀 색 섞임 현상이라고도 함)이라고 한다.

다시 설명하면, 제2 데이터 출력 회로(DOUT_B)의 제2 캐패시터(Cbst_B)의 방전과 제1 데이터 출력 회로(DOUT_A)의 제1 캐패시터(Cbst_A)의 충전이 함께 진행되는 경우, 즉, 제2 데이터 출력 회로(DOUT_B)의 제2 스위치 소자(ST_B)가 완전히 턴-오프 되기 전에 제1 데이터 출력 회로(DOUT_A)의 제1 스위치 소자(ST_A)가 턴-온 되는 경우, 색 섞임 현상이 발생할 수 있다. 이러한 색 섞임 현상은 도 8에 도시된 바와 같이, 게이트 신호(GATE)의 폴링 타이밍이 제1 케이스(GATE1) 및 제2 케이스(GATE2)에서 모두 발생할 수 있지만, 제1 케이스(GATE1)에서 더욱 심화될 수 있다.

한편, 도 8을 참조하면, 색 섞임 저감을 위해, 제2 케이스(GATE2)와 같이 게이트 신호(GATE)가 제2 제어 노드(VA_B)의 하이 레벨 전압 구간과 제1 제어 노드(VA_A)의 하이 레벨 전압 구간 사이에서 폴링 되는 경우, 게이트 신호(GATE)의 한 펄스 구간 내에서, 제1 데이터 출력 회로(DOUT_A)는, ① 제1 제어 노드(VA_A)의 1차 전압 폴링 (제3 단계); ③ 제1 제어 노드(VA_A)의 2차 전압 폴링(제4 단계, 방전 단계); 및 ② 게이트 신호(GATE)의 폴링을 모두 겪게 된다. 따라서, 제1 데이터 신호(Vdata_A)의 전압 감소(△Vp)는 3차례 발생한다.

하지만, 동일한 게이트 신호(GATE)의 한 펄스 구간 내에서, 제2 데이터 출력 회로(DOUT_B)는, ① 제2 제어 노드(VA_B)의 1차 전압 폴링 (제3 단계); 및 ② 게이트 신호(GATE)의 폴링을 겪는다. 하지만, 제2 데이터 출력 회로(DOUT_B)는 ③ 제2 제어 노드(VA_B)의 2차 전압 폴링(제4 단계, 방전 단계)을 겪지 않는다. 따라서, 제2 데이터 신호(Vdata_B)의 전압 감소(△Vp)는 2차례만 발생한다. 이러한 데이터 전압 감소(△Vp)의 불균형은 데이터 출력 성능을 약화시키는 요인이 될 수 있다.

전술한 바와 같이, 부트스트래핑 디멀티플렉서 회로(BTS_DeMUX)는, 데이터 출력을 안정적으로 일정하게 유지해줄 수 있고 데이터 출력 성능 및 응답 속도도 향상시킬 수 있고, 제어 신호의 활용 측면(제어 신호를 다른 데이터 출력 회로의 방전 트리거 신호로 활용)에서 신호 배선 개수를 줄일 수 있는 이점이 있지만, 색 섞임 현상 및 데이터 출력 불균형의 일부 단점을 가질 수 있다.

아래에서는, 데이터 출력 성능 향상 (응답 속도 향상)과 함께, 색 섞임 현상 및 데이터 출력 불균형도 방지해줄 수 있는 진보된 부트스트래핑 디멀티플렉서 회로(ABTS_DeMUX: Advanced Bootstrapping De-Multiplexer Circuit)에 대하여 설명한다.

도 9는 본 발명의 실시예들에 따른 표시 장치(100)에서, 데이터 출력 효율을 더욱 향상시켜 주기 위한 진보된 부트스트래핑 디멀티플렉서 회로(ABTS_DeMUX)를 나타낸 다이어그램이다. 도 10은 도 9의 진보된 부트스트래핑 디멀티플렉서 회로(ABTS_DeMUX)의 구동 타이밍 다이어그램이다.

단, 아래에서는, 설명의 편의를 위해, 진보된 부트스트래핑 디멀티플렉서 회로(ABTS_DeMUX)는 1:2 디멀티플렉싱(De-Multiplexing) 하는 것을 가정한다. 즉, 진보된 부트스트래핑 디멀티플렉서 회로(ABTS_DeMUX)에 의해서, 소스 드라이버 집적회로(SDIC)의 제1 채널(CH1)에서 공급되는 데이터 신호가 2개의 데이터 라인(DL1, DL2)에 순차적으로 출력되는 경우만을 예시적으로 설명한다.

도 9를 참조하면, 본 발명의 실시예들에 따른 표시 장치(100)는, 데이터 드라이버(DDR)를 구성하는 소스 드라이버 집적회로(SDIC)가 갖는 다수의 채널 중 제1 채널(CH1)에서 공급된 데이터 신호를 표시 패널(PNL)에 배치된 둘 이상의 데이터 라인에 순차적으로 출력하는 진보된 부트스트래핑 디멀티플렉서 회로(ABTS_DeMUX)를 포함할 수 있다.

진보된 부트스트래핑 디멀티플렉서 회로(ABTS_DeMUX)는, 제1 채널(CH1)에서 공급된 제1 데이터 신호(Vdata_A)를 제1 데이터 라인(DL1)에 출력하는 제1 데이터 출력 회로(DOUT_A)와, 제1 채널(CH1)에서 공급된 제2 데이터 신호를 제2 데이터 라인(DL2)에 출력하는 제2 데이터 출력 회로(DOUT_B)를 포함할 수 있다.

제1 데이터 출력 회로(DOUT_A)는, 제1 채널(CH1)과 제1 데이터 라인(DL1) 사이에 전기적으로 연결된 제1 스위치 소자(ST_A)와, 제1 스위치 소자(ST_A)의 제1 제어 노드(VA_A)를 제어하는 제1 스위치 제어 회로(SCC_A)를 포함할 수 있다.

이와 마찬가지로, 제2 데이터 출력 회로(DOUT_B)는, 제1 채널(CH1)과 제2 데이터 라인(DL2) 사이에 전기적으로 연결된 제2 스위치 소자(ST_B)와, 제2 스위치 소자(ST_B)의 제2 제어 노드(VA_B)를 제어하는 제2 스위치 제어 회로(SCC_B)를 포함할 수 있다.

제1 데이터 출력 회로(DOUT_A)에 포함된 제1 스위치 제어 회로(SCC_A)는, 제1 보조 신호(ASW2)가 인가되는 제1 보조 노드(Na_A)와 제1 스위치 소자(ST_A)의 제1 제어 노드(VA_A) 사이에 전기적으로 연결된 제1 캐패시터(Cbst_A)와, 하이 레벨 전압을 갖는 제1 제어 신호(ASW1)를 제1 스위치 소자(ST_A)의 제1 제어 노드(VA_A)에 공급하는 제1 충전 제어 소자(T1_A)와, 제1 방전 노드(Nd_A)에 공급되는 제1 방전 신호(ASW3)에 의해 온-오프가 제어되며, 로우 레벨 전압을 갖는 제1 제어 신호(ASW1)를 제1 스위치 소자(ST_A)의 제1 제어 노드(VA_A)에 공급하는 제1 방전 제어 소자(T2_A)를 포함할 수 있다.

이와 마찬가지로, 제2 데이터 출력 회로(DOUT_B)에 포함된 제2 스위치 제어 회로(SCC_B)는, 제2 보조 신호(BSW2)가 인가되는 제2 보조 노드(Na_B)와 제2 스위치 소자(ST_B)의 제2 제어 노드(VA_B) 사이에 전기적으로 연결된 제2 캐패시터(Cbst_B)와, 하이 레벨 전압을 갖는 제2 제어 신호(BSW1)를 제2 스위치 소자(ST_B)의 제2 제어 노드(VA_B)에 공급하는 제2 충전 제어 소자(T1_B)와, 제2 방전 노드(Nd_B)에 공급되는 제2 방전 신호(BSW3)에 의해 온-오프가 제어되며, 로우 레벨 전압을 갖는 제2 제어 신호(BSW1)를 제2 스위치 소자(ST_B)의 제2 제어 노드(VA_B)에 공급하는 제2 방전 제어 소자(T2_B)를 포함할 수 있다.

제1 데이터 출력 회로(DOUT_A)에서의 제1 공급 노드(Ns_A), 제1 보조 노드(Na_A) 및 제1 방전 노드(Nd_A)는 표시 패널(PNL)에 배치되는 제1 제어 신호 배선, 제1 보조 신호 배선 및 제1 방전 신호 배선과 각각 전기적으로 연결될 수 있다. 제1 제어 신호(ASW1), 제1 보조 신호(ASW2) 및 제1 방전 신호(ASW3)는 컨트롤러(CTR)에서 공급될 수 있다.

제2 데이터 출력 회로(DOUT_B)에서의 제2 공급 노드(Ns_A), 제2 보조 노드(Na_A) 및 제2 방전 노드(Nd_A)는 표시 패널(PNL)에 배치되는 제2 제어 신호 배선, 제2 보조 신호 배선 및 제2 방전 신호 배선과 각각 전기적으로 연결될 수 있다. 제2 제어 신호(BSW1), 제2 보조 신호(BSW2) 및 제2 방전 신호(BSW3)는 컨트롤러(CTR)에서 공급될 수 있다.

제1 데이터 출력 회로(DOUT_A)에 포함된 제1 스위치 제어 회로(SCC_A) 내 제1 방전 제어 소자(T2_A)는 제1 방전 신호(ASW3)에 의해 턴-온 되어 제1 캐패시터(Cbst_A)를 방전시킨다.

제2 데이터 출력 회로(DOUT_B)에 포함된 제2 스위치 제어 회로(SCC_B) 내 제2 방전 제어 소자(T2_B)는 제2 방전 신호(BSW3)에 의해 턴-온 되어 제2 캐패시터(Cbst_B)를 방전시킨다.

제1 데이터 출력 회로(DOUT_A)에 포함된 제1 스위치 제어 회로(SCC_A) 내 제1 캐패시터(Cbst_A)를 방전시키기 위하여, 제1 방전 제어 소자(T2_A)를 턴-온 시켜주는 제1 방전 신호(ASW3)는, 제2 데이터 출력 회로(DOUT_B)의 충전을 위해 사용되지 않고, 제1 데이터 출력 회로(DOUT_A)의 방전을 위해서만 사용되는 방전 전용 신호이다.

마찬가지로, 제2 데이터 출력 회로(DOUT_B)에 포함된 제2 스위치 제어 회로(SCC_B) 내 제2 캐패시터(Cbst_B)를 방전시키기 위하여, 제2 방전 제어 소자(T2_B)를 턴-온 시켜주는 제2 방전 신호(BSW3)는, 제1 데이터 출력 회로(DOUT_A)의 충전을 위해 사용되지 않고, 제2 데이터 출력 회로(DOUT_B)의 방전을 위해서만 사용되는 방전 전용 신호이다.

이에 따라, 진보된 부트스트래핑 디멀티플렉서 회로(ABTS_DeMUX)는, 제1 데이터 출력 회로(DOUT_A)의 제1 캐패시터(Cbst_A)의 방전이 완료된 이후, 제2 데이터 출력 회로(DOUT_B)의 제2 캐패시터(Cbst_B)의 충전을 진행한다. 또한, 진보된 부트스트래핑 디멀티플렉서 회로(ABTS_DeMUX)는 제2 데이터 출력 회로(DOUT_B)의 제2 캐패시터(Cbst_B)의 방전이 완료된 이후, 제1 데이터 출력 회로(DOUT_A)의 제1 캐패시터(Cbst_A)의 충전을 진행한다.

다시 말해, 진보된 부트스트래핑 디멀티플렉서 회로(ABTS_DeMUX)에서, 제1 데이터 출력 회로(DOUT_A)의 제1 스위치 소자(ST_A)가 턴-오프 된 이후, 제2 데이터 출력 회로(DOUT_B)의 제2 스위치 소자(ST_B)는 턴-온 된다. 또한, 진보된 부트스트래핑 디멀티플렉서 회로(ABTS_DeMUX)에서, 제2 데이터 출력 회로(DOUT_B)의 제2 스위치 소자(ST_B)가 턴-오프 된 이후, 제1 데이터 출력 회로(DOUT_A)의 제1 스위치 소자(ST_A) 를 턴-온 된다.

진보된 부트스트래핑 디멀티플렉서 회로(ABTS_DeMUX)에서, 제1 데이터 출력 회로(DOUT_A)의 제1 스위치 소자(ST_A)가 완전하게 턴-오프 되기 전에는, 제2 데이터 출력 회로(DOUT_B)의 제2 스위치 소자(ST_B)는 턴-온 되지 않는다. 또한, 진보된 부트스트래핑 디멀티플렉서 회로(ABTS_DeMUX)에서, 제2 데이터 출력 회로(DOUT_B)의 제2 스위치 소자(ST_B)가 완전하게 턴-오프 되기 전에는, 제1 데이터 출력 회로(DOUT_A)의 제1 스위치 소자(ST_A) 를 턴-온 되지 않는다.

따라서, 진보된 부트스트래핑 디멀티플렉서 회로(ABTS_DeMUX)는, 도 6의 부트스트래핑 디멀티플렉서 회로(BTS_DeMUX)에서 발생할 수 있는 색 섞임 현상과 출력 불균형 현상을 방지할 수 있다. 이에 따라, 표시 패널(PNL)의 화질을 향상시켜줄 수 있다.

제1 데이터 출력 회로(DOUT_A)에서의 제1 제어 노드(VA_A)는, 어느 한 시점에서, 로우 레벨 전압을 갖는 제1 전압 상태와, 로우 레벨 전압보다 높은 하이 레벨 전압을 갖는 제2 전압 상태와, 하이 레벨 전압보다 부스팅(boosting) 된 하이 레벨 전압을 갖는 제3 전압 상태 중 하나의 전압 상태를 가질 수 있다.

마찬가지로, 제2 데이터 출력 회로(DOUT_B)에서의 제2 제어 노드(VA_B)는, 어느 한 시점에서, 로우 레벨 전압을 갖는 제1 전압 상태와, 로우 레벨 전압보다 높은 하이 레벨 전압을 갖는 제2 전압 상태와, 하이 레벨 전압보다 부스팅 된 하이 레벨 전압을 갖는 제3 전압 상태 중 하나의 전압 상태를 가질 수 있다.

여기서, 로우 레벨 전압, 하이 레벨 전압 및 부스팅(boosting) 된 하이 레벨 전압 각각은, 일 예로, 0V, 30V, 60V 등일 수 있다. 이러한 전압 값은 회로 내 저항 성분 등에 의해 감소될 수도 있다.

아래에서는, 설명의 편의를 위해, 로우 레벨 전압, 하이 레벨 전압 및 부스팅(boosting) 된 하이 레벨 전압 각각은, 일 예로, 0V, 30V, 60V인 것으로 가정한다. 또한, 설명의 편의를 위하여, 제1 제어 신호(ASW1), 제1 보조 신호(ASW2), 제1 방전 신호(ASW3), 제2 제어 신호(BSW1), 제2 보조 신호(BSW2) 및 제2 방전 신호(BSW3) 각각은 로우 레벨 전압이 0V이고, 하이 레벨 전압이 30V인 것으로 가정한다.

제1 데이터 출력 회로(DOUT_A)에서의 제1 제어 노드(VA_A)가 부스팅 된 하이 레벨 전압(60V)에서 하이 레벨 전압(30V)으로 폴링 된 이후 로우 레벨 전압(0V)으로 폴링이 다시 시작되는 시점 이후, 제2 데이터 출력 회로(DOUT_B)에서의 제2 제어 노드(VA_B)는 로우 레벨 전압(0V)에서 하이 레벨 전압(30V)으로 라이징 될 수 있다. 즉, 제1 데이터 출력 회로(DOUT_A)의 제1 캐패시터(Cbst_A)의 방전이 시작된 이후, 제2 데이터 출력 회로(DOUT_B)의 제2 캐패시터(Cbst_B)의 충전이 시작될 수 있다.

또한, 제2 데이터 출력 회로(DOUT_B)에서의 제2 제어 노드(VA_B)가 부스팅 된 하이 레벨 전압(60V)에서 하이 레벨 전압(30V)으로 폴링 된 이후 로우 레벨 전압(0V)으로 폴링이 다시 시작되는 시점 이후, 제1 데이터 출력 회로(DOUT_A)에서의 제1 제어 노드(VA_A)는 로우 레벨 전압(0V)에서 하이 레벨 전압(30V)으로 라이징 될 수 있다. 즉, 제2 데이터 출력 회로(DOUT_B)의 제2 캐패시터(Cbst_B)의 방전이 시작된 이후, 제1 데이터 출력 회로(DOUT_A)의 제1 캐패시터(Cbst_A)의 충전이 시작될 수 있다.

도 9를 참조하면, 제1 데이터 출력 회로(DOUT_A)의 제1 스위치 제어 회로(SCC_A)에서, 제1 충전 제어 소자(T1_A)는 제1 제어 신호(ASW1)가 공급되는 제1 공급 노드(Ns_A)와 제1 제어 노드(VA_A) 사이에 전기적으로 연결되고, 제1 제어 신호(ASW1)에 의해 온-오프 되며, 드레인 노드(또는 소스 노드)와 게이트 노드가 전기적으로 연결된 다이오드 커넥션(Diode connection) 된 트랜지스터일 수 있다. 제1 방전 제어 소자(T2_A)는 제1 공급 노드(Ns_A)와 제1 제어 노드(VA_A) 사이에 전기적으로 연결되고, 제1 방전 신호(ASW3)에 의해 온-오프 되는 트랜지스터일 수 있다.

또한, 제2 데이터 출력 회로(DOUT_B)의 제2 스위치 제어 회로(SCC_B)에서, 제2 충전 제어 소자(T1_B)는 제2 제어 신호(BSW1)가 공급되는 제2 공급 노드(Ns_B)와 제2 제어 노드(VA_B) 사이에 전기적으로 연결되고, 제2 제어 신호(BSW1)에 의해 온-오프가 되며, 드레인 노드(또는 소스 노드)와 게이트 노드가 전기적으로 연결된 다이오드 커넥션(Diode connection) 된 트랜지스터일 수 있다. 제2 방전 제어 소자(T2_B)는 제2 공급 노드(Ns_B)와 제2 제어 노드(VA_B) 사이에 전기적으로 연결되고, 제2 방전 신호(BSW3)에 의해 온-오프 되는 트랜지스터일 수 있다.

도 10을 참조하면, 제1 데이터 출력 회로(DOUT_A)의 제1 스위치 제어 회로(SCC_A)에서, 제1 제1 보조 신호(ASW2)의 하이 레벨 전압 기간은 제1 제어 신호(ASW1)의 하이 레벨 전압 기간과 중첩되지 않는다.

또한, 제2 데이터 출력 회로(DOUT_B)의 제2 스위치 제어 회로(SCC_B)에서, 제2 제1 보조 신호(ASW2)의 하이 레벨 전압 기간은 제2 제어 신호(BSW1)의 하이 레벨 전압 기간과 중첩되지 않는다.

도 10을 참조하면, 제1 데이터 출력 회로(DOUT_A)의 제1 스위치 제어 회로(SCC_A)에서, 제1 방전 신호(ASW3)의 하이 레벨 전압 기간은, 제1 제어 신호(ASW1)의 하이 레벨 전압 기간과 미 중첩되고, 제1 보조 신호(ASW2)의 하이 레벨 전압 기간과도 미 중첩된다.

제1 데이터 출력 회로(DOUT_A)의 제1 스위치 제어 회로(SCC_A)에서의 제1 방전 신호(ASW3)의 하이 레벨 전압 기간은, 제2 데이터 출력 회로(DOUT_B)의 제2 제어 노드(VA_B)의 하이 레벨 전압 기간 동안 유지된다. 즉, 제1 데이터 출력 회로(DOUT_A)의 제1 방전 제어 소자(T2_A)는, 제2 데이터 출력 회로(DOUT_B)의 제2 스위치 소자(ST_B)가 턴-온 된 기간 동안 턴-온 상태를 유지한다.

도 10을 참조하면, 제2 데이터 출력 회로(DOUT_B)의 제2 스위치 제어 회로(SCC_B)에서, 제2 방전 신호(BSW3)의 하이 레벨 전압 기간은, 제2 제어 신호(BSW1)의 하이 레벨 전압 기간과 미 중첩되고, 제2 보조 신호(BSW2)의 하이 레벨 전압 기간과도 미 중첩된다.

제2 데이터 출력 회로(DOUT_B)의 제2 스위치 제어 회로(SCC_B)에서, 제2 방전 신호(BSW3)의 하이 레벨 전압 기간은, 제1 데이터 출력 회로(DOUT_A)의 제1 제어 노드(VA_A)의 하이 레벨 전압 기간 동안 유지된다. 즉, 제2 데이터 출력 회로(DOUT_B)의 제2 방전 제어 소자(T2_B)는, 제1 데이터 출력 회로(DOUT_A)의 제1 스위치 소자(ST_A)가 턴-온 된 기간 동안 턴-온 상태를 유지한다.

도 10을 참조하면, 제1 데이터 출력 회로(DOUT_A)의 제1 스위치 제어 회로(SCC_A)에서의 제1 방전 신호(ASW3)의 하이 레벨 전압 기간과 제2 데이터 출력 회로(DOUT_B)의 제2 스위치 제어 회로(SCC_B)에서의 제2 방전 신호(BSW3)의 하이 레벨 전압 기간은, 서로 중첩되지 않는다.

도 10을 참조하면, 제1 데이터 출력 회로(DOUT_A)에서, 제1 제어 신호(ASW1)의 하이 레벨 전압 기간이 먼저 시작되고, 제1 제어 신호(ASW1)의 하이 레벨 전압 기간의 후반부에, 제1 보조 신호(ASW2)의 하이 레벨 전압 기간이 시작된다. 제1 보조 신호(ASW2)의 하이 레벨 전압 기간이 완료된 이후, 제1 방전 신호(ASW3)의 하이 레벨 전압 기간이 시작될 수 있다.

또한, 제2 데이터 출력 회로(DOUT_B)에서, 제2 제어 신호(BSW1)의 하이 레벨 전압 기간이 먼저 시작되고, 제2 제어 신호(BSW1)의 하이 레벨 전압 기간의 후반부에, 제2 보조 신호(BSW2)의 하이 레벨 전압 기간이 시작된다. 제2 보조 신호(BSW2)의 하이 레벨 전압 기간이 완료된 이후, 제2 방전 신호(BSW3)의 하이 레벨 전압 기간이 시작될 수 있다.

도 10을 참조하면, 제2 데이터 출력 회로(DOUT_B)에서의 제2 제어 신호(BSW1)의 하이 레벨 전압 기간은 제1 데이터 출력 회로(DOUT_A)에서의 제1 방전 신호(ASW3)의 하이 레벨 전압 기간과 중첩될 수 있다. 제1 데이터 출력 회로(DOUT_A)에서의 제1 제어 신호(ASW1)의 하이 레벨 전압 기간은 제2 데이터 출력 회로(DOUT_B)에서의 제2 방전 신호(BSW3)의 하이 레벨 전압 기간과 중첩될 수 있다. 이에 따라, 디멀티플렉싱(De-Multiplexing)에도 불구하고, 색 섞임 현상 및 출력 불균형 현상이 완전히 제거될 수 있다.

한편, 도 9 및 도 10을 참조하면, 제1 데이터 출력 회로(DOUT_A)에서의 제1 제어 노드(VA_A)의 전압 상태는 제1 제어 신호(ASW1) 및 제1 보조 신호(ASW2)에 의해 결정된다. 보다 구체적으로, 제1 제어 노드(VA_A)는, 제1 제어 신호(ASW1)의 로우 레벨 전압을 갖는 제1 전압 상태와, 제1 제어 신호(ASW1)의 하이 레벨 전압을 갖는 제2 전압 상태와, 제1 제어 신호(ASW1)의 하이 레벨 전압에서 제1 보조 신호(ASW2)의 하이 레벨 전압만큼 부스팅 된 전압을 갖는 제3 전압 상태 중 하나의 전압 상태를 가질 수 있다.

도 9 및 도 10을 참조하면, 제2 데이터 출력 회로(DOUT_B)에서의 제2 제어 노드(VA_B)의 전압 상태는 제2 제어 신호(BSW1) 및 제2 보조 신호(BSW2)에 의해 결정된다. 보다 구체적으로, 제2 제어 노드(VA_B)는, 제2 제어 신호(BSW1)의 로우 레벨 전압을 갖는 제1 전압 상태와, 제2 제어 신호(BSW1)의 하이 레벨 전압을 갖는 제2 전압 상태와, 제2 제어 신호(BSW1)의 하이 레벨 전압에서 제2 보조 신호(BSW2)의 하이 레벨 전압만큼 부스팅 된 전압을 갖는 제3 전압 상태 중 하나의 전압 상태를 가질 수 있다.

도 10을 참조하면, 제1 데이터 출력 회로(DOUT_A)에서의 제1 제어 노드(VA_A)의 전압 상태는, 제1 전압 상태, 제2 전압 상태, 제3 전압 상태, 제2 전압 상태 및 제1 전압 상태의 순서대로 변경이 된다. 이후, 제2 데이터 출력 회로(DOUT_B)에서의 제2 제어 노드(VA_B)의 전압 상태가 제1 전압 상태, 제2 전압 상태, 제3 전압 상태, 제2 전압 상태 및 제1 전압 상태의 순서대로 변경될 수 있다.

도 10을 참조하면, 제1 데이터 출력 회로(DOUT_A)에서 제1 보조 신호(ASW2)가 폴링 되는 시점과, 제2 데이터 출력 회로(DOUT_B)에서 제2 제어 신호(BSW1)가 라이징 되는 시점 사이에, 제1 데이터 출력 회로(DOUT_A)에서 제1 방전 신호(ASW3)가 라이징 될 수 있다.

또한, 제2 데이터 출력 회로(DOUT_B)에서 제2 보조 신호(BSW2)가 폴링 되는 시점과, 제1 데이터 출력 회로(DOUT_A)에서 제1 제어 신호(ASW1)가 라이징 되는 시점 사이에, 제2 데이터 출력 회로(DOUT_B)에서 제2 방전 신호(BSW3)가 라이징 될 수 있다.

도 10을 참조하면, 제1 데이터 출력 회로(DOUT_A)에서 제1 방전 신호(ASW3)가 라이징 될 때, 제1 데이터 출력 회로(DOUT_A)에서 제1 제어 노드(VA_A)의 전압은 폴링 되고, 제2 데이터 출력 회로(DOUT_B)에서 제2 제어 노드(VA_B)의 전압은 로우 레벨 전압(OV)을 유지하고 있다.

도 9를 참조하면, 진보된 부트스트래핑 디멀티플렉서 회로(ABTS_DeMUX)에 포함된 제1 스위치 소자(ST_A), 제1 충전 제어 소자(T1_A), 제1 방전 제어 소자(T2_A), 제2 스위치 소자(ST_B), 제2 충전 제어 소자(T1_B) 및 제2 방전 제어 소자(T2_B) 모두는, 산화물 트랜지스터일 수 있다. 그리고, 산화물 트랜지스터는, 일 예로, BCE (Back Channel Etch) 구조를 가질 수 있다.

한편, 표시 패널(PNL)에 배치된 다수의 서브픽셀(SP) 각각에 포함되는 트랜지스터들도 산화물 트랜지스터일 수 있다.

아래에서는, 도 9 및 도 10을 참조하여 전술한 진보된 부트스트래핑 디멀티플렉서 회로(ABTS_DeMUX)의 구동 동작을 설명한다. 단, 진보된 부트스트래핑 디멀티플렉서 회로(ABTS_DeMUX)에 포함된 제1 데이터 출력 회로(DOUT_A)의 구동 동작을 대표적으로 설명한다.

도 11 내지 도 16은 도 9의 진보된 부트스트래핑 디멀티플렉서 회로(ABTS_DeMUX)에 포함된 제1 데이터 출력 회로(DOUT_A)의 구동 동작을 단계 별로 나타낸 다이어그램들이다.

도 11 내지 도 16을 참조하면, 진보된 부트스트래핑 디멀티플렉서 회로(ABTS_DeMUX)에 포함된 제1 데이터 출력 회로(DOUT_A) 및 제2 데이터 출력 회로(DOUT_B) 각각은, 자신의 타이밍에 맞게 6가지 단계들(충전 단계(S10), 부스팅 단계(S20, S30), 폴링 단계(S40), 방전 단계(S50), 리셋 단계(S60))을 진행한다.

도 11을 참조하면, 충전 단계(S10)는 제1, 제2 충전 제어 소자(T1_A, T1_B)가 턴-온 되고, 제1, 제2 제어 노드(VA_A, VA_B)의 전압이 라이징 되고, 제1, 제2 캐패시터(Cbst_A, Cbst_B)가 충전되는 단계이다.

도 12 및 도 13을 참조하면, 부스팅 단계(S20, S30)는 제1, 제2 캐패시터(Cbst_A, Cbst_B)의 충전 상태가 유지되고, 제1, 제2 제어 노드(VA_A, VA_B)의 전압이 부스팅(추가적인 라이징) 되고 부스팅 된 전압을 유지하는 단계이다.

도 14를 참조하면, 폴링 단계(S40)는 제1, 제2 캐패시터(Cbst_A, Cbst_B)의 충전 상태가 유지되고, 제1, 제2 제어 노드(VA_A, VA_B)의 전압이 폴링(부스팅 전의 전압 상태로 복귀) 되는 단계이다.

도 15를 참조하면, 방전 단계(S50)는 제1, 제2 방전 제어 소자(T2_A, T2_B)가 턴-온 되고, 제1, 제2 캐패시터(Cbst_A, Cbst_B)가 방전 되고, 제1, 제2 제어 노드(VA_A, VA_B)의 전압이 로우 레벨 전압(0V)으로 낮아진다.

도 16을 참조하면, 리셋 단계(S60)는 제1, 제2 방전 제어 소자(T2_A, T2_B)가 턴-오프 되고, 다음 구동(S10~S60)을 대기하는 단계이다.

도 11 내지 도 16을 참조하면, 충전 단계(S10), 부스팅 단계(S20, S30) 및 폴링 단계(S40) 동안, 제1 데이터 출력 회로(DOUT_A)는 제1 데이터 신호(Vdata_A)를 제1 데이터 라인(DL1)에 출력한다. 방전 단계(S50) 및 리셋 단계(S60) 동안 제1 데이터 출력 회로(DOUT_A)는 데이터 출력을 하지 않는다. 제1 데이터 출력 회로(DOUT_A)의 방전 단계(S50)의 종료 시점 또는 그 근방에서, 1 수평 시간(1H)이 끝날 수 있다.

한편, 도 10을 참조하면, 제1 데이터 출력 회로(DOUT_A)의 방전 단계(S50)가 시작된 이후, 소정의 시간이 경과되면, 제2 데이터 출력 회로(DOUT_B)는 충전 단계(S10)를 시작한다. 여기서, 제1 데이터 출력 회로(DOUT_A)의 방전 단계(S50)는 제1 방전 신호(ASW3)가 하이 레벨 전압 기간이다.

도 10을 참조하면, 제1 데이터 출력 회로(DOUT_A)의 방전 단계(S50)이 종료되면, 제2 데이터 출력 회로(DOUT_B)의 방전 단계(S50)가 시작될 수 있다.

한편, 도 10을 참조하면, 제2 데이터 출력 회로(DOUT_B)의 방전 단계(S50)가 시작된 이후, 소정의 시간이 경과되면, 제1 데이터 출력 회로(DOUT_A)는 충전 단계(S10)를 시작한다. 여기서, 제2 데이터 출력 회로(DOUT_B)의 방전 단계(S50)는 제2 방전 신호(BSW3)가 하이 레벨 전압 기간이다.

도 10을 참조하면, 제2 데이터 출력 회로(DOUT_B)의 방전 단계(S50)이 종료되면, 제1 데이터 출력 회로(DOUT_A)의 방전 단계(S50)가 시작될 수 있다.

아래에서는, 도 11 내지 도 16을 참조하여 각 단계별 구동 동작을 더욱 상세하게 설명한다.

먼저, 도 11을 참조하여, 충전 단계(S10) 동안, 제1 데이터 출력 회로(DOUT_A)의 구동 동작을 설명한다.

충전 단계(S10) 동안, 제1 제어 신호(ASW1)가 로우 레벨 전압(0V)에서 하이 레벨 전압(30V)으로 상승한다. 이때, 제1 보조 신호(ASW2) 및 제1 방전 신호(ASW3)는 로우 레벨 전압(0V)을 갖는 상태이다.

제1 제어 신호(ASW1)가 로우 레벨 전압(0V)에서 하이 레벨 전압(30V)으로 상승함에 따라, 제1 충전 제어 소자(T1_A)가 턴-온 된다.

제1 충전 제어 소자(T1_A)는 다이오드 커넥션 되어 있기 때문에 하이 레벨 전압(30V)의 제1 제어 신호(ASW1)가 제1 제어 노드(VA_A)에 인가된다.

제1 제어 노드(VA_A)의 전압이 제1 제어 신호(ASW1)의 하이 레벨 전압이 되기 때문에, 제1 스위치 소자(ST_A)가 턴-온 된다.

이에 따라, 소스 드라이버 집적회로(SDIC)에서 공급된 제1 데이터 신호(Vdata_A)가 제1 데이터 라인(DL1)에 출력될 수 있다.

그리고, 충전 단계(S10) 동안, 제1 제어 노드(VA_A)의 전압은 하이 레벨 전압이고, 제1 보조 신호(ASW2)는 로우 레벨 전압(0V)이다.

제1 제어 노드(VA_A)의 하이 레벨 전압과 제1 보조 신호(ASW2)의 로우 레벨 전압(0V)이 제1 캐패시터(Cbst_A)의 양 단에 인가되어, 제1 캐패시터(Cbst_A)가 충전된다.

도 12 및 도 13을 참조하여, 부스팅 단계(S20, S30)동안, 제1 데이터 출력 회로(DOUT_A)의 구동 동작을 설명한다.

부스팅 단계(S20, S30)는 제1 보조 신호(ASW2)가 로우 레벨 전압(0V)에서 하이 레벨 전압(30V)으로 상승하면서 시작된다.

부스팅 단계(S20, S30) 동안, 제1 제어 신호(ASW1)는 충전 단계(S10)에서의 하이 레벨 전압(30V)을 유지한다. 즉, 제1 충전 제어 소자(T1_A)는 충전 단계(S10)에서 턴-온 된 상태를 유지한다.

부스팅 단계(S20, S30) 동안, 충전 단계(S10)에서의 제1 캐패시터(Cbst_A)의 양단 전위차(30V)가 유지된다.

부스팅 단계(S20, S30)에서, 제1 캐패시터(Cbst_A)의 일 단의 전압에 해당하는 제1 보조 신호(ASW2)의 전압이 로우 레벨 전압(0V)에서 하이 레벨 전압(30V)으로 상승한 것은, 제1 캐패시터(Cbst_A)의 타 단의 전압에 해당하는 제1 제어 노드(VA_A)의 전압을 제1 캐패시터(Cbst_A)의 일 단의 전압 상승분만큼 부스팅(Boosting) 시킨다.

이에 따라, 제1 제어 노드(VA_A)의 부스팅 된 전압(60V)은 충전 단계(S10)에서의 하이 레벨 전압(30V)에서 제1 보조 신호(ASW2)의 전압 상승 분(30V)이 더해진 전압(60V)이다.

따라서, 부스팅 단계(S20, S30) 동안, 제1 보조 신호(ASW2)가 하이 레벨 전압(30V)을 유지하기 때문에, 제1 제어 노드(VA_A)는 부스팅 된 전압(60V)을 유지한다. 그래서, 부스팅 단계(S20, S30) 동안, 제1 스위치 소자(ST_A)는 온 상태를 유지한다.

이에 따라, 충전 단계(S10)에 이어서, 부스팅 단계(S20, S30) 동안에도, 제1 데이터 신호(Vdata_A)는 제1 데이터 라인(DL1)에 계속해서 공급된다.

한편, 부스팅 단계(S20, S30) 도중에, 제1 제어 신호(ASW1)는 로우 레벨 전압(0V)으로 낮아진다. 즉, S30 단계에서 제1 충전 제어 소자(T1_A)는 턴-오프 된다.

도 14를 참조하여, 폴링 단계(S40) 동안, 제1 데이터 출력 회로(DOUT_A)의 구동 동작을 설명한다.

폴링 단계(S40) 동안, 제1 보조 신호(ASW2)가 하이 레벨 전압(30V)에서 로우 레벨 전압(0V)으로 폴링 된다.

폴링 단계(S40)에서, 충전 단계(S10) 및 부스팅 단계(S20, S30)에서의 제1 캐패시터(Cbst_A)의 양단 전위차(30V)가 유지된다.

따라서, 제1 캐패시터(Cbst_A)의 타 단에 인가된 제1 보조 신호(ASW2)가 하이 레벨 전압(30V)에서 로우 레벨 전압(0V)으로 낮아짐에 따라, 제1 캐패시터(Cbst_A)의 일 단에 해당하는 제1 제어 노드(VA_A)는 부스팅 단계(S20, S30)에서 부스팅 되었던 전압(60V)에서 제1 보조 신호(ASW2)의 전압 하강 분(30V)만큼 폴링 된다.

하지만, 폴링 단계(S40)에서도, 제1 제어 노드(VA_A)는, 전압 하강이 되었지만, 제1 스위치 소자(ST_A)를 턴-온 시킬 수 있는 수준 이상의 전압(30V)을 갖는다.

따라서, 충전 단계(S10) 및 부스팅 단계(S20, S30)에 이어, 폴링 단계(S40)에서도, 제1 데이터 신호(Vdata_A)는 제1 데이터 라인(DL1)에 계속해서 공급된다.

도 15를 참조하여, 방전 단계(S50) 동안, 제1 데이터 출력 회로(DOUT_A)의 구동 동작을 설명한다.

방전 단계(S50) 동안, 제1 방전 신호(ASW3)가 로우 레벨 전압(0V)에서 하이 레벨 전압(30V)으로 상승한다. 이에 따라, 제1 방전 제어 소자(T2_A)가 턴-온 된다.

방전 단계(S50) 동안, 제1 제어 신호(ASW1)는 로우 레벨 전압(0V)을 갖는다.

제1 방전 제어 소자(T2_A)의 턴-온에 따라, 제1 제어 노드(VA_A)와 제1 공급 노드(Ns_A)는 제1 방전 제어 소자(T2_A)를 통해 전기적으로 연결된다.

이때, 제1 제어 노드(VA_A)는 제1 스위치 소자(ST_A)의 턴-온을 가능하게 하는 수준의 하이 레벨 전압(30V)을 갖고, 제1 공급 노드(Ns_A)는 로우 레벨 전압(0V)의 제1 제어 신호(ASW1)가 인가되어 있다.

따라서, 방전 단계(S50) 동안, 제1 방전 제어 소자(T2_A)를 통해, 제1 캐패시터(Cbst_A)는 방전이 된다. 이에 따라, 제1 제어 노드(VA_A)는 하이 레벨 전압(30V)에서 로우 레벨 전압(0V)으로 다시 폴링 된다.

도 16을 참조하여, 리셋 단계(S60) 동안, 제1 데이터 출력 회로(DOUT_A)의 구동 동작을 설명한다.

리셋 단계(S60) 동안, 제1 방전 신호(ASW3)가 로우 레벨 전압(0V)으로 하강한다. 그리고, 게이트 신호(GATE)도 폴링 되어, 1 수평시간(1H)이 종료된다.

이상에서 도 11 내지 도 16을 참조하여 설명한 6가지 단계들(S10 ~ S60)은 제2 데이터 출력 회로(DOUT_B)에서도 동일하게 진행된다. 다만, 타이밍만 다르다.

도 17은 도 9의 진보된 부트스트래핑 디멀티플렉서 회로(ABTS_DeMUX)의 데이터 출력 특성을 설명하기 위한 다이어그램이다.

도 17은 게이트 신호(GATE)의 펄스 타이밍에 맞게, 제1 데이터 출력 회로(DOUT_A)에서의 제1 제어 노드(VA_A)의 전압 변화와, 제1 데이터 출력 회로(DOUT_A)를 통해 출력되는 제1 데이터 신호(Vdata_A)와, 제2 데이터 출력 회로(DOUT_B)에서의 제2 제어 노드(VA_B)의 전압 변화와, 제2 데이터 출력 회로(DOUT_B)를 통해 출력되는 제2 데이터 신호(Vdata_B)를 나타낸 다이어그램이다.

도 17을 참조하면, 게이트 신호(GATE)의 하이 레벨 기간 내에서, 진보된 부트스트래핑 디멀티플렉서 회로(ABTS_DeMUX)에서, 제1 데이터 출력 회로(DOUT_A)의 제1 제어 노드(VA_A)의 전압이 턴-오프 전압 레벨로 낮아진 이후, 제2 데이터 출력 회로(DOUT_B)의 제2 제어 노드(VA_B)의 전압이 턴-온 전압 레벨로 높아진다. 즉, 진보된 부트스트래핑 디멀티플렉서 회로(ABTS_DeMUX)에서, 제1 데이터 출력 회로(DOUT_A)의 제1 캐패시터(Cbst_A)의 방전이 완료된 이후, 제2 데이터 출력 회로(DOUT_B)의 제2 캐패시터(Cbst_B)의 충전이 진행된다.

도 17을 참조하면, 게이트 신호(GATE)가 폴링 되는 기간에서, 진보된 부트스트래핑 디멀티플렉서 회로(ABTS_DeMUX)에서, 제2 데이터 출력 회로(DOUT_B)의 제2 제어 노드(VA_B)의 전압이 턴-오프 전압 레벨로 낮아진 이후, 제1 데이터 출력 회로(DOUT_A)의 제1 제어 노드(VA_A)의 전압이 턴-온 전압 레벨로 높아진다. 즉, 진보된 부트스트래핑 디멀티플렉서 회로(ABTS_DeMUX)에서, 제2 데이터 출력 회로(DOUT_B)의 제2 캐패시터(Cbst_B)의 방전이 완료된 이후, 제1 데이터 출력 회로(DOUT_A)의 제1 캐패시터(Cbst_A)의 충전이 진행된다.

따라서, 진보된 부트스트래핑 디멀티플렉서 회로(ABTS_DeMUX)는 색 섞임 현상을 방지할 수 있다.

한편, 도 17을 참조하면, 게이트 신호(GATE)의 한 펄스 구간 내에서, 제1 데이터 출력 회로(DOUT_A)는, ① 제1 제어 노드(VA_A)의 1차 전압 폴링(폴링 단계(S40)); ③ 제1 제어 노드(VA_A)의 2차 전압 폴링(방전 단계(S50)); 및 ② 게이트 신호(GATE)의 폴링을 모두 겪게 된다. 따라서, 제1 데이터 신호(Vdata_A)의 전압 감소(△Vp)는 3차례 발생한다.

게이트 신호(GATE)의 한 펄스 구간 내에서, 제2 데이터 출력 회로(DOUT_B)는, ① 제2 제어 노드(VA_B)의 1차 전압 폴링(폴링 단계(S40)); ③ 제2 제어 노드(VA_B)의 2차 전압 폴링(방전 단계(S50)); 및 ② 게이트 신호(GATE)의 폴링을 모두 겪게 된다. 따라서, 제2 데이터 신호(Vdata_B)의 전압 감소(△Vp)는 3차례 발생한다.

따라서, 진보된 부트스트래핑 디멀티플렉서 회로(ABTS_DeMUX)는. 도 6의 부트스트래핑 디멀티플렉서 회로(BTS_DeMUX)가 갖는 데이터 전압 감소(△Vp)의 불균형을 방지할 수 있다. 표시 패널(PNL)의 화질을 향상시켜줄 수 있다.

한편, 진보된 부트스트래핑 디멀티플렉서 회로(ABTS_DeMUX)가 1:2 디멀티플렉싱을 수행하는 경우, 진보된 부트스트래핑 디멀티플렉서 회로(ABTS_DeMUX)는, 제1 데이터 라인(DL1)을 포함하는 홀수 번째 데이터 라인들과 데이터 드라이버(DDR)의 홀수 번째 채널들을 서로 대응시켜 전기적으로 연결해주는 스위치 소자들과 스위치 소자들의 제어 노드들에 각각 연결된 캐패시터들을 포함하고, 이러한 스위치 소자들의 제어 노드들의 전압과 캐패시터들의 충전 및 방전을 공통으로 제어하는 하나의 제1 스위치 제어 회로(SCC_A)를 포함한다.

그리고, 진보된 부트스트래핑 디멀티플렉서 회로(ABTS_DeMUX)는, 제2 데이터 라인(DL2)을 포함하는 짝수 번째 데이터 라인들과 데이터 드라이버(DDR)의 짝수 번째 채널들을 서로 대응시켜 전기적으로 연결해주는 스위치 소자들과, 스위치 소자들의 제어 노드들에 각각 연결된 캐패시터들을 포함하고, 이러한 스위치 소자들의 제어 노드들의 전압과 캐패시터들의 충전 및 방전을 공통으로 제어하는 하나의 제2 스위치 제어 회로(SCC_B)를 포함한다.

도 18은 본 발명의 실시예들에 따른 표시 장치(100)에서, 진보된 부트스트래핑 디멀티플렉서 회로(ABTS_DeMUX)를 나타낸 다른 다이어그램이다.

또한, 진보된 부트스트래핑 디멀티플렉서 회로(ABTS_DeMUX)는. 도 6의 부트스트래핑 디멀티플렉서 회로(BTS_DeMUX)에 비해, T22 트랜지스터(T22_A, T22_B)를 제거하여 회로 소자 개수를 줄일 수 있다.

도 18을 참조하면, 본 발명의 실시예들에 따른 표시 장치(100)에서, 진보된 부트스트래핑 디멀티플렉서 회로(ABTS_DeMUX)는, 제1 채널(CH1)에서 공급되는 데이터 신호를 3개 이상의 데이터 라인(DL1, DL2, DL3, …)에 순차적으로 출력할 수도 있다.

이 경우, 진보된 부트스트래핑 디멀티플렉서 회로(ABTS_DeMUX)는, 도 9에 비해, 1개 이상의 추가적인 데이터 출력 회로(DOUT_C, …)를 더 포함할 수 있다.

진보된 부트스트래핑 디멀티플렉서 회로(ABTS_DeMUX)가 제3 트랜지스터 출력 회로(DOUT_C)를 더 포함하는 경우, 제3 데이터 출력 회로(DOUT_C)는 제1 채널(CH1)과 제3 데이터 라인(DL3) 사이에 전기적으로 연결된 제3 스위치 소자(ST_C)와, 제3 스위치 소자(ST_C)의 제3 제어 노드(VA_C)를 제어하는 제3 스위치 제어 회로(SCC_C)를 포함할 수 있다.

제3 데이터 출력 회로(DOUT_C)에 포함된 제3 스위치 제어 회로(SCC_C)는, 제3 보조 신호(CSW2)가 인가되는 제3 보조 노드(Na_C)와 제3 스위치 소자(ST_C)의 제3 제어 노드(VA_C) 사이에 전기적으로 연결된 제3 캐패시터(Cbst_C)와, 하이 레벨 전압을 갖는 제3 제어 신호(CSW1)를 제3 스위치 소자(ST_C)의 제3 제어 노드(VA_C)에 공급하는 제3 충전 제어 소자(T1_C)와, 제3 방전 신호(CSW3)에 의해 온-오프가 제어되며, 로우 레벨 전압을 갖는 제3 제어 신호(CSW1)를 제3 스위치 소자(ST_C)의 제3 제어 노드(VA_C)에 공급하는 제3 방전 제어 소자(T2_C)를 포함할 수 있다.

도 18을 참조하면, 제3 데이터 출력 회로(DOUT_C)에 포함된 제3 스위치 제어 회로(SCC_C)에서, 제3 충전 제어 소자(T1_C)는 제3 제어 신호(CSW1)가 공급되는 제3 공급 노드(Ns_C)와 제3 제어 노드(VA_C) 사이에 전기적으로 연결되고, 제3 제어 신호(CSW1)에 의해 온-오프 되며, 드레인 노드(또는 소스 노드)와 게이트 노드가 전기적으로 연결된 다이오드 커넥션(Diode connection) 된 트랜지스터일 수 있다. 제3 방전 제어 소자(T2_C)는 제3 공급 노드(Ns_C)와 제3 제어 노드(VA_C) 사이에 전기적으로 연결되고, 제3 방전 노드(Nd_C)에 공급되는 제3 방전 신호(CSW2)에 의해 온-오프 되는 트랜지스터일 수 있다.

도 19는 본 발명의 실시예들에 따른 디멀티플렉서 회로(DeMUX, BTS_DeMUX, ABTS_DeMUX)에 사용된 트랜지스터를 나타낸 도면이다.

도 19를 참조하면, 디멀티플렉서 회로(DeMUX, BTS_DeMUX, ABTS_DeMUX) 내 스위칭 소자들(ST_A, ST_B, T1_A, T1_B, T2_A, T2_B, …)은 소스 전극(S) 및 드레인 전극(D)을 형성하는 과정에서 채널 영역이 노출되는 BCE(Back Channel Etch) 구조를 갖는 트랜지스터일 수 있다.

도 19를 참조하면, 트랜지스터는, 게이트 전극(G), 게이트 절연막(GI), 산화물 반도체층(ACT), 소스 전극(S), 및 드레인 전극(D) 등을 포함할 수 있다.

게이트 전극(G)은 기판(SUB) 상에 배치되고, 알루미늄(Al)이나 알루미늄 합금과 같은 알루미늄 계열의 금속, 은(Ag)이나 은 합금과 같은 은 계열의 금속, 구리(Cu)나 구리 합금과 같은 구리 계열의 금속, 몰리브덴(Mo)이나 몰리브덴 합금과 같은 몰리브덴 계열의 금속, 크롬(Cr), 탄탈륨(Ta), 네오듐(Nd) 및 티타늄(Ti) 중 적어도 하나를 포함할 수 있다. 또한, 게이트 전극(140)은 물리적 성질이 다른 적어도 두 개의 도전막을 포함하는 다층막 구조를 가질 수도 있다.

게이트 절연막(GI)은 게이트 전극(G) 상에 배치될 수 있다. 게이트 절연막(GI)은, 일 예로, 실리콘 산화물 및 실리콘 질화물 중 적어도 하나를 포함할 수 있고, 산화 알루미늄을 포함할 수도 있다. 게이트 절연막(GI)은 단일막 구조를 가질 수도 있고, 다층막 구조를 가질 수도 있다.

산화물 반도체층(ACT)은 게이트 전극(G)과 적어도 일부 중첩되도록 게이트 절연막(GI) 상에 배치될 수 있다. 산화물 반도체층(ACT)은 채널층 또는 활성층에 해당할 수 있다. 일 예에 따르면, 산화물 반도체층(ACT)은 산화물 반도체 물질을 포함할 수 있다. 예를 들어, 산화물 반도체층(ACT)은 IZO(InZnO)계, IGO(InGaO)계, ITO(InSnO)계, IGZO(InGaZnO)계, IGZTO(InGaZnSnO)계, GZTO(GaZnSnO)계, GZO(GaZnO)계, ITZO (InSnZnO)계, 등의 산화물 반도체 물질에 의해 만들어질 수 있다. 그러나, 산화물 반도체층(ACT)의 실시예가 상기 기재에 한정되는 것은 아니며, 당업계에 알려진 다른 산화물 반도체 물질에 의하여 이루어질 수도 있다.

소스 전극(S) 및 드레인 전극(D)은 산화물 반도체층(ACT) 상에 이격 되어 배치될 수 있다. 소스 전극(S) 및 드레인 전극(D)은 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni), 네오듐(Nd), 구리(Cu), 및 이들의 합금 중 적어도 하나를 포함할 수 있다.

소스 전극(S) 및 드레인 전극(D)은 각 각 금속 또는 금속의 합금으로 만들어진 단일층으로 이루어질 수도 있고, 2층 이상의 다중층으로 이루어질 수도 있다.

일 예로, 산화물 반도체층(ACT)에서, 채널이 형성되는 부분을 제외한 부분 중에서, 소스 전극(S)과 직간접으로 컨택되는 부분과 드레인 전극(D)과 직간접으로 컨택되는 부분은, 플라즈마 처리, 이온화 처리 등을 통해 도체화된 부분들일 수 있다.

본 발명의 실시예들은, BCE 구조를 갖는 산화물 TFT (Oxide TFT)를 이용하여, 디멀티플렉서 회로(DeMUX, BTS_DeMUX, ABTS_DeMUX) 내 스위칭 소자들(ST_A, ST_B, T1_A, T1_B, T2_A, T2_B, …)을 구현함으로써, 마스크 공정을 최소화하고 리소그래피 공정 마진을 향상시키며 우수한 신뢰성을 제공할 수 있다.

이상에서 전술한 본 발명의 실시예들에 의하면, 디멀티플렉싱 기반의 데이터 출력을 통해 데이터 드라이버의 채널 수를 저감시키면서도, 안정적이고 정상적인 디멀티플렉싱 기반의 데이터 출력을 제공할 수 있다.

이상에서의 설명 및 첨부된 도면은 본 발명의 기술 사상을 예시적으로 나타낸 것에 불과한 것으로서, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자라면 본 발명의 본질적인 특성에서 벗어나지 않는 범위에서 구성의 결합, 분리, 치환 및 변경 등의 다양한 수정 및 변형이 가능할 것이다. 따라서, 본 발명에 개시된 실시예들은 본 발명의 기술 사상을 한정하기 위한 것이 아니라 설명하기 위한 것이고, 이러한 실시예에 의하여 본 발명의 기술 사상의 범위가 한정되는 것은 아니다. 본 발명의 보호 범위는 아래의 청구범위에 의하여 해석되어야 하며, 그와 동등한 범위 내에 있는 모든 기술 사상은 본 발명의 권리범위에 포함되는 것으로 해석되어야 할 것이다.

100: 표시 장치
DeMUX: 디멀티플렉서 회로
BTS_DeMUX: 부트스트래핑 디멀티플렉서 회로
ABTS_DeMUX: 진보된 부트스트래핑 디멀티플렉서 회로

Claims

데이터 드라이버의 제1 채널에서 공급된 데이터 신호를 표시 패널에 배치된 둘 이상의 데이터 라인에 순차적으로 출력하는 디멀티플렉서 회로를 포함하고,
상기 디멀티플렉서 회로는,
상기 제1 채널과 제1 데이터 라인 사이에 전기적으로 연결되며, 제1 제어 노드의 전압 상태에 따라 온-오프 되고, 턴-온 시, 상기 제1 채널에서 공급된 제1 데이터 신호를 상기 제1 데이터 라인으로 출력하는 제1 스위치 소자와, 상기 제1 스위치 소자의 상기 제1 제어 노드를 제어하는 제1 스위치 제어 회로를 포함하는 제1 데이터 출력 회로; 및
상기 제1 채널과 제2 데이터 라인 사이에 전기적으로 연결되며, 제2 제어 노드의 전압 상태에 따라 온-오프 되고, 턴-온 시, 상기 제1 채널에서 공급된 제2 데이터 신호를 상기 제2 데이터 라인으로 출력하는 제2 스위치 소자와, 상기 제2 스위치 소자의 상기 제2 제어 노드를 제어하는 제2 스위치 제어 회로를 포함하는 제2 데이터 출력 회로를 포함하고,
상기 제1 스위치 소자가 턴-오프 된 이후, 상기 제2 스위치 소자는 턴-온 되고, 상기 제2 스위치 소자가 턴-오프 된 이후, 상기 제1 스위치 소자는 턴-온 되는 표시 장치.
제1항에 있어서,
상기 제1 제어 노드 및 상기 제2 제어 노드 각각은,
어느 한 시점에, 로우 레벨 전압을 갖는 제1 전압 상태와, 상기 로우 레벨 전압보다 높은 하이 레벨 전압을 갖는 제2 전압 상태와, 상기 하이 레벨 전압보다 부스팅 된 하이 레벨 전압을 갖는 제3 전압 상태 중 하나의 전압 상태를 갖고,
상기 제1 전압 상태, 상기 제2 전압 상태, 상기 제3 전압 상태, 상기 제2 전압 상태 및 상기 제1 전압 상태의 순서대로 전압 상태가 변하는 표시 장치.
제2항에 있어서,
상기 제1 제어 노드가 상기 제2 전압 상태에서 상기 제1 전압 상태로 변하기 시작하는 시점 이후,
상기 제2 제어 노드는 상기 제1 전압 상태에서 상기 제2 전압 상태로 변하기 시작하는 표시 장치.
제1항에 있어서,
상기 제1 스위치 제어 회로는,
제1 보조 신호가 인가되는 제1 보조 노드와 상기 제1 제어 노드 사이에 전기적으로 연결된 제1 캐패시터와, 하이 레벨 전압을 갖는 상기 제1 제어 신호를 상기 제1 제어 노드에 공급하는 제1 충전 제어 소자와, 제1 방전 신호에 의해 제어되며, 로우 레벨 전압을 갖는 상기 제1 제어 신호를 상기 제1 제어 노드에 공급하는 제1 방전 제어 소자를 포함하고,
상기 제2 스위치 제어 회로는,
제2 보조 신호가 인가되는 제2 보조 노드와 상기 제2 제어 노드 사이에 전기적으로 연결된 제2 캐패시터와, 하이 레벨 전압을 갖는 상기 제2 제어 신호를 상기 제2 제어 노드에 공급하는 제2 충전 제어 소자와, 제2 방전 신호에 의해 제어되며, 로우 레벨 전압을 갖는 상기 제2 제어 신호를 상기 제2 제어 노드에 공급하는 제2 방전 제어 소자를 포함하는 표시 장치.
제4항에 있어서,
상기 제1 충전 제어 소자는 상기 제1 제어 신호가 공급되는 공급 노드와 상기 제1 제어 노드 사이에 전기적으로 연결되고, 상기 제1 제어 신호에 의해 온-오프 되며, 다이오드 커넥션 된 트랜지스터이고,
상기 제1 방전 제어 소자는 상기 제1 공급 노드와 상기 제1 제어 노드 사이에 전기적으로 연결되고, 상기 제1 방전 신호에 의해 온-오프 되는 트랜지스터이며,
상기 제2 충전 제어 소자는 상기 제2 제어 신호가 공급되는 공급 노드와 상기 제2 제어 노드 사이에 전기적으로 연결되고, 상기 제2 제어 신호에 의해 온-오프 되며, 다이오드 커넥션 된 트랜지스터이고,
상기 제2 방전 제어 소자는 상기 제2 공급 노드와 상기 제2 제어 노드 사이에 전기적으로 연결되고, 상기 제2 방전 신호에 의해 온-오프 되는 트랜지스터인 표시 장치.
제1항에 있어서,
상기 제1 스위치 소자 및 상기 제2 스위치 소자는 산화물 트랜지스터인 표시 장치.
제4항에 있어서,
상기 제1 보조 신호의 하이 레벨 전압 기간은 상기 제1 제어 신호의 하이 레벨 전압 기간과 중첩되고, 상기 제1 방전 신호의 하이 레벨 전압 기간은 상기 제1 보조 신호의 하이 레벨 전압 기간과 미 중첩되고,
상기 제2 보조 신호의 하이 레벨 전압 기간은 상기 제2 제어 신호의 하이 레벨 전압 기간과 중첩되고, 상기 제2 방전 신호의 하이 레벨 전압 기간은 상기 제2 보조 신호의 하이 레벨 전압 기간과 미 중첩되는 표시 장치.
제4항에 있어서,
상기 제2 제어 신호의 하이 레벨 전압 기간은 상기 제1 방전 신호의 하이 레벨 전압 기간과 중첩되고,
상기 제1 제어 신호의 하이 레벨 전압 기간은 상기 제2 방전 신호의 하이 레벨 전압 기간과 중첩되는 표시 장치.
제4항에 있어서,
상기 제1 방전 제어 소자는 상기 제2 스위치 소자가 턴-온 된 기간 동안 턴-온 상태를 유지하고,
상기 제2 방전 제어 소자는 상기 제1 스위치 소자가 턴-온 된 기간 동안 턴-온 상태를 유지하는 표시 장치.
제4항에 있어서,
상기 제1 보조 신호가 폴링 되는 시점과 상기 제2 제어 신호가 라이징 되는 시점 사이에, 상기 제1 방전 신호가 라이징 되고,
상기 제2 보조 신호가 폴링 되는 시점과 상기 제1 제어 신호가 라이징 되는 시점 사이에, 상기 제2 방전 신호가 라이징 되는 표시 장치.
제4항에 있어서,
상기 제1 방전 신호가 라이징 될 때,
상기 제1 제어 노드는 전압이 폴링 되고, 상기 제2 제어 노드는 로우 레벨 전압을 유지하고 있는 표시 장치.
제1항에 있어서,
상기 표시 패널은 영상 표시 영역인 액티브 영역과 상기 액티브 영역의 외곽 영역인 넌-액티브 영역을 포함하고,
상기 디멀티플렉서 회로는 상기 넌-액티브 영역에 배치되는 표시 장치.
제12항에 있어서,
상기 넌-액티브 영역은,
상기 데이터 드라이버의 상기 제1 채널이 전기적으로 연결되는 패드 영역과,
상기 패드 영역을 통해 상기 제1 채널과 전기적으로 연결되는 제1 데이터 링크 라인이 배치되는 링크 영역을 포함하고,
상기 디멀티플렉서 회로는 상기 액티브 영역에 배치된 상기 둘 이상의 데이터 라인 중 선택된 하나를 상기 제1 데이터 링크 라인과 전기적으로 연결해주는 표시 장치.
제12항에 있어서,
상기 데이터 드라이버는 상기 넌-액티브 영역에 전기적으로 연결된 회로 필름 상에 실장 되는 표시 장치.
턴-온 시, 데이터 드라이버에서 공급된 데이터 신호를 데이터 라인으로 출력하는 스위치 소자; 및
상기 스위치 소자의 제어 노드를 제어하는 스위치 제어 회로를 포함하고,
상기 스위치 제어 회로는,
보조 신호가 인가되는 보조 노드와 상기 스위치 소자의 제어 노드 사이에 전기적으로 연결된 캐패시터와,
하이 레벨 전압을 갖는 제어 신호를 상기 스위치 소자의 제어 노드에 공급하는 충전 제어 소자와,
방전 신호에 의해 제어되며, 로우 레벨 전압을 갖는 상기 제어 신호를 상기 스위치 소자의 제어 노드에 공급하는 방전 제어 소자를 포함하는 데이터 출력 회로.
제15항에 있어서,
상기 충전 제어 소자는 상기 제어 신호가 공급되는 공급 노드와 상기 제어 노드 사이에 전기적으로 연결되고, 상기 제어 신호에 의해 온-오프 되며, 다이오드 커넥션 된 트랜지스터이고,
상기 방전 제어 소자는 상기 공급 노드와 상기 제어 노드 사이에 전기적으로 연결되고, 상기 방전 신호에 의해 온-오프 되는 트랜지스터인 데이터 출력 회로.
제15항에 있어서,
상기 보조 신호의 하이 레벨 전압 기간은 상기 제어 신호의 하이 레벨 전압 기간과 중첩되고,
상기 방전 신호의 하이 레벨 전압 기간은 상기 보조 신호의 하이 레벨 전압 기간과 미 중첩되는 데이터 출력 회로.
제15항에 있어서,
상기 제어 노드는,
상기 제어 신호의 로우 레벨 전압을 갖는 제1 전압 상태와,
상기 제어 신호의 하이 레벨 전압을 갖는 제2 전압 상태와,
상기 제어 신호의 하이 레벨 전압에서 상기 보조 신호의 하이 레벨 전압만큼 부스팅 전압을 갖는 제3 전압 상태 중 하나의 전압 상태를 갖고,
상기 제1 전압 상태, 상기 제2 전압 상태, 상기 제3 전압 상태, 상기 제2 전압 상태 및 상기 제1 전압 상태의 순서대로 전압 상태가 변하는 표시 장치.
제15항에 있어서,
상기 데이터 출력 회로는 표시 패널의 넌-액티브 영역에 배치되는 데이터 출력 회로.