KR102603688B1 - 수직 구조 트랜지스터 및 전자장치 - Google Patents

수직 구조 트랜지스터 및 전자장치 Download PDF

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Abstract

본 발명의 실시예들은 수직 구조 트랜지스터 및 전자장치에 관한 것으로서, 더욱 상세하게는, 기판 상에 배치된 제1 절연막, 제1 전극과 제1 절연막 상에 위치하는 액티브층, 액티브층 상에 위치하되, 제1 전극의 전체 또는 일부분과 중첩되는 제2 절연막 및 제2 절연막 상에 위치하는 제2 전극을 포함하고, 액티브층에서 제2 전극과 미 중첩되는 부분은 도체화 된 제3 전극에 해당할 수 있다. 이를 통해, 우수한 패널 공정 편의성, 짧은 채널 및 소자 소형화를 모두 가능하게 해줄 수 있다.

Description

수직 구조 트랜지스터 및 전자장치{VERTICAL STRUCTURE TRANSISTOR AND ELECTRONIC DEVICE}
본 발명의 실시예들은 수직 구조 트랜지스터 및 전자장치에 관한 것이다.
정보화 사회가 발전함에 따라, 표시장치, 조명장치 등의 다양한 전자장치에 대한 요구가 다양한 형태로 증가하고 있다. 이러한 전자장치는 데이터 라인들과 게이트 라인들이 배치된 패널과, 데이터 라인들을 구동하기 위한 데이터 드라이버와, 게이트 라인들을 구동하기 위한 게이트 드라이버를 포함할 수 있다.
이러한 전자장치의 핵심 구성인 패널은 구동을 위하여 수많은 트랜지스터들이 다양한 기능으로 배치될 수 있다.
이로 인해, 패널 제작 공정은 복잡해지고 어려워질 수밖에 없다. 이에 따라, 공정 편의성을 추구하다 보면, 트랜지스터의 소자 성능이 떨어지는 문제점이 발생할 수 있다.
또한, 높은 해상도 등의 전자장치의 우수한 특성을 구현하기 위해서는 트랜지스터의 집적도가 높아져야 한다. 그러나, 공정 및 설계 등의 문제로 트랜지스터의 면적을 무한정 줄일 수 없으므로, 트랜지스터의 특성을 떨어트리지 않으면서 이들이 차지하는 면적을 조절해야 할 필요가 있다.
본 발명의 실시예들의 목적은, 짧은 채널(Short Channel) 구현 및 높은 온-커런트 특성을 갖는 수직 구조 트랜지스터 및 전자장치를 제공하는 데 있다.
본 발명의 실시예들의 다른 목적은, 액티브층과 전극 사이의 컨택 저항이 낮은 구조를 갖는 수직 구조 트랜지스터 및 전자장치를 제공하는 데 있다.
본 발명의 실시예들의 또 다른 목적은, 우수한 공정 편의성, 짧은 채널 및 소자 소형화를 모두 가능하게 하는 수직 구조 트랜지스터 및 전자장치를 제공하는 데 있다.
본 발명의 실시예들의 또 다른 목적은, 패널의 개구율 및 투과율을 향상시킬 수 있는 수직 구조 트랜지스터 및 전자장치를 제공하는 데 있다.
본 발명의 실시예들은, 패널과, 패널을 구동하기 위한 구동회로를 포함하는 전자장치를 제공할 수 있다.
이러한 전자장치에서, 패널에 배치된 트랜지스터는, 기판 상에 배치된 제1 전극, 제1 전극의 일부를 덮으면서 기판 상에 배치된 제1 절연막, 제1 전극과 제1 절연막 상에 위치하는 액티브층, 액티브층 상에 위치하되, 제1 전극의 전체 또는 일부분과 중첩되는 제2 절연막 및 제2 절연막 상에 위치하는 제2 전극을 포함하고, 액티브층에서 제2 전극과 미 중첩되는 부분은 도체화 된 제3 전극에 해당할 수 있다.
제1 전극과 제3 전극 중 하나는 소스전극이고, 나머지 하나는 드레인전극일 수 있다.
제3 전극에는 데이터 전압이 인가될 수 있다.
제2 전극은 게이트 전극이고, 제2 전극에 데이터 전압이 인가될 수도 있다.
제1 절연막의 두께는 제2 절연막의 두께보다 두꺼울 수 있다.
액티브층은 제1 절연막의 상면의 일부와 중첩된 제1 부분, 제1 부분에서 연장되어 제1 절연막의 측면에 위치하는 제2 부분, 제2 부분에서 연장되어 제1 절연막이 미 배치된 제1 전극 상에 배치된 제3 부분을 포함할 수 있다.
이러한 액티브층은 채널영역을 포함하고, 채널영역은 액티브층의 제1 부분 및 제2 부분을 포함할 수 있다.
제1 전극은 기판 상에 배치된 제1 층, 제1 층 상에 배치된 제2 층 및 제2 층 상에 배치된 제3 층을 포함할 수 있다.
제1 층 및 제3 층은 투명도전물질로 이루어질 수 있다.
제3 층은 액티브층의 제3 부분과 접촉될 수 있다.
트랜지스터는 패널의 액티브 영역 내 다수의 서브픽셀 각각의 영역에 배치될 수 있다.
서브픽셀 내에서 트랜지스터의 제3 전극과 대향하여 배치되거나, 서로 교번하여 배치되는 제4 전극을 더 포함할 수 있다.
트랜지스터는 패널의 액티브 영역의 외곽 영역인 넌-액티브 영역에 배치될 수도 있다.
본 발명의 실시예들에 의하면, 짧은 채널 구현 및 높은 온-커런트 특성을 갖는 수직 구조 트랜지스터 및 전자장치를 제공할 수 있다.
본 발명의 실시예들에 의하면, 액티브층과 전극 사이의 컨택 저항이 낮은 구조를 갖는 수직 구조 트랜지스터 및 전자장치를 제공할 수 있다.
본 발명의 실시예들에 의하면, 우수한 공정 편의성, 짧은 채널 및 소자 소형화를 모두 가능하게 하는 수직 구조 트랜지스터 및 전자장치를 제공할 수 있다.
본 발명의 실시예들에 의하면, 패널의 개구율 및 투과율을 향상시킬 수 있는 수직 구조 트랜지스터 및 전자장치를 제공할 수 있다.
도 1은 본 발명의 실시예들에 따른 전자장치의 개략적인 시스템 구성도이다.
도 2는 본 발명의 실시예들에 따른 전자장치의 시스템 구현 예시도이다.
도 3은 본 발명의 실시예들에 따른 패널(PNL)이 OLED (Organic Light Emitting Diode) 패널인 경우, 서브픽셀(SP)의 구조를 나타낸 도면이다.
도 4는 본 발명의 실시예들에 따른 패널(PNL)이 LCD (Liquid Crystal Display) 패널인 경우, 서브픽셀(SP)의 구조를 나타낸 도면이다.
도 5는 본 발명의 실시예들에 따른 패널(PNL)에 배치된 게이트 구동회로(GDC)를 개략적으로 나타낸 도면이다.
도 6은 본 발명의 실시예들에 따른 수직(Vertical) 트랜지스터(TR)을 도시한 도면이다.
도 7은 본 발명의 실시예들에 따른 수직 구조 트랜지스터를 포함하는 전자장치의 회로영역의 일부를 도시한 도면이다.
도 8은 도 7의 A-B를 따라 절단한 단면도이다.
도 9는 본 발명의 다른 실시예에 따른 수직 구조 트랜지스터를 도시한 도면이다.
도 10은 본 발명의 실시예들에 따른 수직 구조 트랜지스터가 액정표시패널에 적용된 것을 도시한 도면이다.
도 11은 수평 구조의 트랜지스터가 적용된 회로영역을 포함하는 서브픽셀과 본 발명의 실시예들에 따른 수직 구조의 트랜지스터가 적용된 회로영역을 포함하는 서브픽셀을 비교한 도면이다.
도 12 및 도 13은 유기발광 표시패널의 1개의 서브픽셀 내에 배치된 다수의 트래지스터들의 구조를 도시한 도면이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다.
또한, 본 발명의 실시예들을 설명하기 위한 도면에 개시된 형상, 크기, 비율, 각도, 개수 등은 예시적인 것이므로 본 발명이 도시된 사항에 한정되는 것은 아니다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다. 또한, 본 발명을 설명함에 있어서, 관련된 공지 기술에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우 그 상세한 설명은 생략한다. 본 명세서 상에서 언급된 '포함한다', '갖는다', '이루어진다' 등이 사용되는 경우 '~만'이 사용되지 않는 이상 다른 부분이 추가될 수 있다. 구성 요소를 단수로 표현한 경우에 특별히 명시적인 기재 사항이 없는 한 복수를 포함하는 경우를 포함할 수 있다.
또한, 본 발명의 실시예들에서의 구성 요소들을 해석함에 있어서, 별도의 명시적 기재가 없더라도 오차 범위를 포함하는 것으로 해석되어야 할 것이다.
또한, 본 발명의 구성 요소를 설명하는 데 있어서, 제 1, 제 2, A, B, (a), (b) 등의 용어를 사용할 수 있다. 이러한 용어는 그 구성 요소를 다른 구성 요소와 구별하기 위한 것일 뿐, 그 용어에 의해 해당 구성 요소의 본질, 차례, 순서 또는 개수 등이 한정되지 않는다. 어떤 구성 요소가 다른 구성 요소에 "연결", "결합" 또는 "접속"된다고 기재된 경우, 그 구성 요소는 그 다른 구성 요소에 직접적으로 연결되거나 또는 접속될 수 있지만, 각 구성 요소 사이에 다른 구성 요소가 "개재"되거나, 각 구성 요소가 다른 구성 요소를 통해 "연결", "결합" 또는 "접속"될 수도 있다고 이해되어야 할 것이다. 위치 관계에 대한 설명일 경우, 예를 들어, '~상에', '~상부에', '~하부에', '~옆에' 등으로 두 부분의 위치 관계가 설명되는 경우, '바로' 또는 '직접'이 사용되지 않는 이상 두 부분 사이에 하나 이상의 다른 부분이 위치할 수도 있다.
또한, 본 발명의 실시예들에서의 구성 요소들은 이들 용어에 의해 제한되지 않는다. 이들 용어들은 단지 하나의 구성 요소를 다른 구성 요소와 구별하기 위하여 사용하는 것일 뿐이다. 따라서, 이하에서 언급되는 제1 구성 요소는 본 발명의 기술적 사상 내에서 제2 구성 요소일 수도 있다.
또한, 본 발명의 실시예들에서의 특징들(구성들)이 부분적으로 또는 전체적으로 서로 결합 또는 조합 또는 분리 가능하고, 기술적으로 다양한 연동 및 구동이 가능하며, 각 실시예는 서로에 대하여 독립적으로 실시 가능할 수도 있고 연관 관계로 함께 실시 가능할 수도 있다.
이하에서는, 본 발명의 실시예들을 첨부된 도면을 참조하여 상세히 설명한다.
도 1은 본 발명의 실시예들에 따른 전자장치의 개략적인 시스템 구성도이다.
본 발명의 실시예들에 따른 전자장치는 표시장치, 조명장치, 발광장치 등을 포함할 수 있다. 아래에서는, 설명의 편의를 위하여, 표시장치를 중심으로 설명한다. 하지만, 표시장치뿐만 아니라, 트랜지스터를 포함하기만 하면, 조명장치, 발광장치 등의 다른 다양한 전자장치에도 동일하게 적용될 수 있을 것이다.
본 발명의 실시예들에 따른 전자장치는, 영상을 표시하거나 빛을 출력하는 패널(PNL)과, 이러한 패널(PNL)을 구동하기 위한 구동회로를 포함할 수 있다.
패널(PNL)은, 다수의 데이터 라인(DL) 및 다수의 게이트 라인(GL)이 배치되고 다수의 데이터 라인(DL) 및 다수의 게이트 라인(GL)에 의해 정의되는 다수의 서브픽셀(SP)이 매트릭스 타입으로 배열될 수 있다.
패널(PNL)에서 다수의 데이터 라인(DL) 및 다수의 게이트 라인(GL)은 서로 교차하여 배치될 수 있다. 예를 들어, 다수의 게이트 라인(GL)은 행(Row) 또는 열(Column)으로 배열될 수 있고, 다수의 데이터 라인(DL)은 열(Column) 또는 행(Row)으로 배열될 수 있다. 아래에서는, 설명의 편의를 위하여, 다수의 게이트 라인(GL)은 행(Row)으로 배치되고, 다수의 데이터 라인(DL)은 열(Column)로 배치되는 것으로 가정한다.
패널(PNL)에는, 서브픽셀 구조 등에 따라, 다수의 데이터 라인(DL) 및 다수의 게이트 라인(GL) 이외에, 다른 종류의 신호배선들이 배치될 수 있다. 구동전압 배선, 기준전압 배선, 또는 공통전압 배선 등이 더 배치될 수 있다.
패널(PNL)은 LCD (Liquid Crystal Display) 패널, OLED (Organic Light Emitting Diode) 패널 등 다양한 타입의 패널일 수 있다.
패널(PNL)에 배치되는 신호배선들의 종류는, 서브픽셀 구조, 패널 타입(예: LCD 패널, OLED 패널 등) 등에 따라 달라질 수 있다. 그리고, 본 명세서에서는 신호배선은 신호가 인가되는 전극을 포함하는 개념일 수도 있다.
패널(PNL)은 화상(영상)이 표시되는 액티브 영역(A/A)과, 그 외곽 영역이고 화상이 표시되지 않는 넌-액티브 영역(N/A)을 포함할 수 있다. 여기서, 넌-액티브 영역(N/A)은 베젤 영역이라고도 한다.
액티브 영역(A/A)에는 화상 표시를 위한 다수의 서브픽셀(SP)이 배치된다.
넌-액티브 영역(N/A)에는 데이터 드라이버(DDR)가 전기적으로 연결되기 위한 패드부가 배치되고, 이러한 패드부와 다수의 데이터 라인(DL) 간의 연결을 위한 다수의 데이터 링크 라인이 배치될 수도 있다. 여기서, 다수의 데이터 링크 라인은 다수의 데이터 라인(DL)이 넌-액티브 영역(N/A)으로 연장된 부분들이거나, 다수의 데이터 라인(DL)과 전기적으로 연결된 별도의 패턴들일 수 있다.
또한, 넌-액티브 영역(N/A)에는 데이터 드라이버(DDR)가 전기적으로 연결되는 패드 부를 통해 게이트 드라이버(GDR)로 게이트 구동에 필요한 전압(신호)을 전달해주기 위한 게이트 구동 관련 배선들이 배치될 수 있다. 예를 들어, 게이트 구동 관련 배선들은, 클럭 신호를 전달해주기 위한 클럭 배선들, 게이트 전압(VGH, VGL)을 전달해주는 게이트 전압 배선들, 스캔신호 생성에 필요한 각종 제어신호를 전달해주는 게이트 구동 제어 신호배선들 등을 포함할 수 있다. 이러한 게이트 구동 관련 배선들은, 액티브 영역(A/A)에 배치되는 게이트 라인들(GL)과 다르게, 넌-액티브 영역(N/A)에 배치된다.
구동회로는, 다수의 데이터 라인(DL)을 구동하는 데이터 드라이버(DDR)와, 다수의 게이트 라인(GL)을 구동하는 게이트 드라이버(GDR)와, 데이터 드라이버(DDR) 및 게이트 드라이버(GDR)를 제어하는 컨트롤러(CTR) 등을 포함할 수 있다.
데이터 드라이버(DDR)는 다수의 데이터 라인(DL)으로 데이터 전압을 출력함으로써 다수의 데이터 라인(DL)을 구동할 수 있다.
게이트 드라이버(GDR)는 다수의 게이트 라인(GL)으로 스캔신호를 출력함으로써 다수의 게이트 라인(GL)을 구동할 수 있다.
컨트롤러(CTR)는, 데이터 드라이버(DDR) 및 게이트 드라이버(GDR)의 구동 동작에 필요한 각종 제어신호(DCS, GCS)를 공급하여 데이터 드라이버(DDR) 및 게이트 드라이버(GDR)의 구동 동작을 제어할 수 있다. 또한, 컨트롤러(CTR)는 데이터 드라이버(DDR)로 영상데이터(DATA)를 공급할 수 있다.
컨트롤러(CTR)는, 각 프레임에서 구현하는 타이밍에 따라 스캔을 시작하고, 외부에서 입력되는 입력 영상데이터를 데이터 드라이버(DDR)에서 사용하는 데이터 신호 형식에 맞게 전환하여 전환된 영상데이터(DATA)를 출력하고, 스캔에 맞춰 적당한 시간에 데이터 구동을 통제한다.
컨트롤러(CTR)는, 데이터 드라이버(DDR) 및 게이트 드라이버(GDR)를 제어하기 위하여, 수직 동기 신호(Vsync), 수평 동기 신호(Hsync), 입력 데이터 인에이블(DE: Data Enable) 신호, 클럭 신호(CLK) 등의 타이밍 신호를 외부 (예: 호스트 시스템)로부터 입력 받아, 각종 제어 신호들을 생성하여 데이터 드라이버(DDR) 및 게이트 드라이버(GDR)로 출력한다.
예를 들어, 컨트롤러(CTR)는, 게이트 드라이버(GDR)를 제어하기 위하여, 게이트 스타트 펄스(GSP: Gate Start Pulse), 게이트 쉬프트 클럭(GSC: Gate Shift Clock), 게이트 출력 인에이블 신호(GOE: Gate Output Enable) 등을 포함하는 각종 게이트 제어 신호(GCS: Gate Control Signal)를 출력한다.
또한, 컨트롤러(CTR)는, 데이터 드라이버(DDR)를 제어하기 위하여, 소스 스타트 펄스(SSP: Source Start Pulse), 소스 샘플링 클럭(SSC: Source Sampling Clock), 소스 출력 인에이블 신호(SOE: Source Output Enable) 등을 포함하는 각종 데이터 제어 신호(DCS: Data Control Signal)를 출력한다.
컨트롤러(CTR)는, 통상의 디스플레이 기술에서 이용되는 타이밍 컨트롤러(Timing Controller)이거나, 타이밍 컨트롤러(Timing Controller)를 포함하여 다른 제어 기능도 더 수행할 수 있는 제어장치일 수 있다.
컨트롤러(CTR)는, 데이터 드라이버(DDR)와 별도의 부품으로 구현될 수도 있고, 데이터 드라이버(DDR)와 함께 통합되어 집적회로로 구현될 수 있다.
데이터 드라이버(DDR)는, 컨트롤러(CTR)로부터 영상데이터(DATA)를 입력 받아 다수의 데이터 라인(DL)로 데이터 전압을 공급함으로써, 다수의 데이터 라인(DL)을 구동한다. 여기서, 데이터 드라이버(DDR)는 소스 드라이버라고도 한다.
데이터 드라이버(DDR)는 다양한 인터페이스를 통해 컨트롤러(CTR)와 각종 신호를 주고받을 수 있다.
게이트 드라이버(GDR)는, 다수의 게이트 라인(GL)로 스캔신호를 순차적으로 공급함으로써, 다수의 게이트 라인(GL)을 순차적으로 구동한다. 여기서, 게이트 드라이버(GDR)는 스캔 드라이버라고도 한다.
게이트 드라이버(GDR)는, 컨트롤러(CTR)의 제어에 따라, 온(On) 전압 또는 오프(Off) 전압의 스캔신호를 다수의 게이트 라인(GL)로 순차적으로 공급한다.
데이터 드라이버(DDR)는, 게이트 드라이버(GDR)에 의해 특정 게이트 라인이 열리면, 컨트롤러(CTR)로부터 수신한 영상데이터(DATA)를 아날로그 형태의 데이터 전압으로 변환하여 다수의 데이터 라인(DL)로 공급한다.
데이터 드라이버(DDR)는, 패널(PNL)의 일 측(예: 상측 또는 하측)에만 위치할 수도 있고, 경우에 따라서는, 구동 방식, 패널 설계 방식 등에 따라 패널(PNL)의 양측(예: 상 측과 하 측)에 모두 위치할 수도 있다.
게이트 드라이버(GDR)는, 패널(PNL)의 일 측(예: 좌측 또는 우측)에만 위치할 수도 있고, 경우에 따라서는, 구동 방식, 패널 설계 방식 등에 따라 패널(PNL)의 양측(예: 좌 측과 우 측)에 모두 위치할 수도 있다.
데이터 드라이버(DDR)는 하나 이상의 소스 드라이버 집적회로(SDIC: Source Driver Integrated Circuit)를 포함하여 구현될 수 있다.
각 소스 드라이버 집적회로(SDIC)는 시프트 레지스터(Shift Register), 래치 회로(Latch Circuit), 디지털 아날로그 컨버터(DAC: Digital to Analog Converter), 출력 버퍼(Output Buffer) 등을 포함할 수 있다. 데이터 드라이버(DDR)는, 경우에 따라서, 하나 이상의 아날로그 디지털 컨버터(ADC: Analog to Digital Converter)를 더 포함할 수 있다.
각 소스 드라이버 집적회로(SDIC)는, TAB (Tape Automated Bonding) 타입 또는 COG (Chip On Glass) 타입으로 패널(PNL)의 본딩 패드(Bonding Pad)에 연결되거나 패널(PNL) 상에 직접 배치될 수도 있다. 경우에 따라서, 각 소스 드라이버 집적회로(SDIC)는 패널(PNL)에 집적화되어 배치될 수도 있다. 또한, 각 소스 드라이버 집적회로(SDIC)는 COF (Chip On Film) 타입으로 구현될 수 있다. 이 경우, 각 소스 드라이버 집적회로(SDIC)는 회로필름 상에 실장 되어, 회로필름을 통해 패널(PNL)에서의 데이터 라인들(DL)과 전기적으로 연결될 수 있다.
게이트 드라이버(GDR)는 다수의 게이트 구동회로(GDC)를 포함할 수 있다. 여기서, 다수의 게이트 구동회로(GDC)는 다수의 게이트 라인(GL)과 각각 대응될 수 있다.
각 게이트 구동회로(GDC)는 시프트 레지스터(Shift Register), 레벨 시프터(Level Shifter) 등을 포함할 수 있다.
각 게이트 구동회로(GDC)는 TAB (Tape Automated Bonding) 타입 또는 COG (Chip On Glass) 타입으로 패널(PNL)의 본딩 패드(Bonding Pad)에 연결될 수 있다. 또한, 각 게이트 구동회로(GDC)는 COF (Chip On Film) 방식으로 구현될 수 있다. 이 경우, 각 게이트 구동회로(GDC)는 회로필름 상에 실장 되어, 회로필름을 통해 패널(PNL)에서의 게이트 라인들(GL)과 전기적으로 연결될 수 있다. 또한, 각 게이트 구동회로(GDC)는 GIP (Gate In Panel) 타입으로 구현되어 패널(PNL)에 내장될 수 있다. 즉, 각 게이트 구동회로(GDC)는 패널(PNL)에 직접 형성될 수 있다.
도 2는 본 발명의 실시예들에 따른 전자장치의 시스템 구현 예시도이다.
도 2를 참조하면, 본 발명의 실시예들에 따른 전자장치에서, 데이터 드라이버(DDR)는 다양한 타입들(TAB, COG, COF 등) 중 COF (Chip On Film) 타입으로 구현되고, 게이트 드라이버(GDR)는 다양한 타입들(TAB, COG, COF, GIP 등) 중 GIP (Gate In Panel) 타입으로 구현될 수 있다.
데이터 드라이버(DDR)는 하나 이상의 소스 드라이버 집적회로(SDIC)로 구현될 수 있다. 도 2는 데이터 드라이버(DDR)가 다수의 소스 드라이버 집적회로(SDIC)로 구현된 경우를 예시한 것이다.
데이터 드라이버(DDR)가 COF 타입으로 구현된 경우, 데이터 드라이버(DDR)를 구현한 각 소스 드라이버 집적회로(SDIC)는, 소스 측 회로필름(SF) 상에 실장 될 수 있다.
소스 측 회로필름(SF)의 일 측은 패널(PNL)의 넌-액티브 영역(N/A)에 존재하는 패드 부 (패드들의 집합체)와 전기적으로 연결될 수 있다.
소스 측 회로필름(SF) 상에는, 소스 드라이버 집적회로(SDIC)와 패널(PNL)을 전기적으로 연결해주기 위한 배선들이 배치될 수 있다.
전자장치는, 다수의 소스 드라이버 집적회로(SDIC)와 다른 장치들 간의 회로적인 연결을 위해, 하나 이상의 소스 인쇄회로기판(SPCB)과, 제어 부품들과 각종 전기 장치들을 실장 하기 위한 컨트롤 인쇄회로기판(CPCB)을 포함할 수 있다.
하나 이상의 소스 인쇄회로기판(SPCB)에는 소스 드라이버 집적회로(SDIC)가 실장 된 소스 측 회로필름(SF)의 타 측이 연결될 수 있다.
즉, 소스 드라이버 집적회로(SDIC)가 실장 된 소스 측 회로필름(SF)은, 일 측이 패널(PNL)의 넌-액티브 영역(N/A)과 전기적으로 연결되고, 타 측이 소스 인쇄회로기판(SPCB)과 전기적으로 연결될 수 있다.
컨트롤 인쇄회로기판(CPCB)에는, 데이터 드라이버(DDR) 및 게이트 드라이버(GDR) 등의 동작을 제어하는 컨트롤러(CTR)가 배치될 수 있다.
또한, 컨트롤 인쇄회로기판(CPCB)에는, 패널(PNL), 데이터 드라이버(DDR) 및 게이트 드라이버(GDR) 등으로 각종 전압 또는 전류를 공급해주거나 공급할 각종 전압 또는 전류를 제어하는 파워 관리 집적회로(PMIC: Power Management IC) 등이 더 배치될 수도 있다.
소스 인쇄회로기판(SPCB)과 컨트롤 인쇄회로기판(CPCB)은 적어도 하나의 연결 부재(CBL)를 통해 회로적으로 연결될 수 있다. 여기서, 연결 부재(CBL)는, 일 예로, 가요성 인쇄 회로(FPC: Flexible Printed Circuit), 가요성 플랫 케이블(FFC: Flexible Flat Cable) 등일 수 있다.
하나 이상의 소스 인쇄회로기판(SPCB)과 컨트롤 인쇄회로기판(CPCB)은 하나의 인쇄회로기판으로 통합되어 구현될 수도 있다.
게이트 드라이버(GDR)가 GIP (Gate In Panel) 타입으로 구현된 경우, 게이트 드라이버(GDR)에 포함된 다수의 게이트 구동회로(GDC)는 패널(PNL)의 넌-액티브 영역(N/A) 상에 직접 형성될 수 있다.
다수의 게이트 구동회로(GDC) 각각은 패널(PNL)에서의 액티브 영역(A/A)에 배치된 해당 게이트 라인(GL)으로 해당 스캔신호(SCAN)를 출력할 수 있다.
패널(PNL) 상에 배치된 다수의 게이트 구동회로(GDC)는, 넌-액티브 영역(N/A)에 배치된 게이트 구동 관련 배선들을 통해, 스캔신호 생성에 필요한 각종 신호(클럭신호, 하이 레벨 게이트 전압(VGH), 로우 레벨 게이트 전압(VGL), 스타트 신호(VST), 리셋 신호(RST) 등)를 공급받을 수 있다.
넌-액티브 영역(N/A)에 배치된 게이트 구동 관련 배선들은, 다수의 게이트 구동회로(GDC)에 가장 인접하게 배치된 소스 측 회로필름(SF)과 전기적으로 연결될 수 있다.
도 3은 본 발명의 실시예들에 따른 패널(PNL)이 OLED (Organic Light Emitting Diode) 패널인 경우, 서브픽셀(SP)의 구조를 나타낸 도면이다.
도 3을 참조하면, OLED 패널인 패널(PNL)에서의 각 서브픽셀(SP)은, 유기발광다이오드(OLED)와, 유기발광다이오드(OLED)를 구동하는 구동 트랜지스터(DRT)와, 구동 트랜지스터(DRT)의 제1 노드(N1)와 해당 데이터 라인(DL) 사이에 전기적으로 연결된 스위칭 트랜지스터(O-SWT)와, 구동 트랜지스터(DRT)의 제1 노드(N1)와 제2 노드(N2) 사이에 전기적으로 연결된 스토리지 캐패시터(Cst) 등을 포함하여 구현될 수 있다.
유기발광다이오드(OLED)는 애노드 전극, 유기발광층 및 캐소드 전극 등으로 이루어질 수 있다.
도 3의 회로 예시에 따르면, 유기발광다이오드(OLED)의 애노드 전극(픽셀전극이라고도 함)은 구동 트랜지스터(DRT)의 제2 노드(N2)와 전기적으로 연결될 수 있다. 유기발광다이오드(OLED)의 캐소드 전극(공통전극이라고도 함)에는 기저전압(EVSS)이 인가될 수 있다.
여기서, 기저전압(EVSS)은, 일 예로, 그라운드 전압이거나 그라운드 전압보다 높거나 낮은 전압일 수 있다. 또한, 기저전압(EVSS)은 구동상태에 따라 가변될 수 있다. 예를 들어, 영상 구동 시 기저전압(EVSS)과 센싱 구동 시 기저전압(EVSS)은 서로 다르게 설정될 수 있다.
구동 트랜지스터(DRT)는 유기발광다이오드(OLED)로 구동전류를 공급해줌으로써 유기발광다이오드(OLED)를 구동해준다.
구동 트랜지스터(DRT)는 제1 노드(N1), 제2 노드(N2) 및 제3 노드(N3) 등을 포함할 수 있다.
구동 트랜지스터(DRT)의 제1 노드(N1)는 게이트 노드일 수 있으며, 스위칭 트랜지스터(O-SWT)의 소스 노드 또는 드레인 노드와 전기적으로 연결될 수 있다. 구동 트랜지스터(DRT)의 제2 노드(N2)는 소스 노드 또는 드레인 노드일 수 있으며, 유기발광다이오드(OLED)의 애노드 전극(또는 캐소드 전극)과 전기적으로 연결될 수 있다. 구동 트랜지스터(DRT)의 제3 노드(N3)는 드레인 노드 또는 소스 노드일 수 있으며, 구동전압(EVDD)이 인가될 수 있고, 구동전압(EVDD)을 공급하는 구동전압 라인(DVL: Driving Voltage Line)과 전기적으로 연결될 수 있다.
스토리지 캐패시터(Cst)는 구동 트랜지스터(DRT)의 제1 노드(N1)와 제2 노드(N2) 사이에 전기적으로 연결되어, 영상 신호 전압에 해당하는 데이터 전압(Vdata) 또는 이에 대응되는 전압을 한 프레임 시간 (또는 정해진 시간) 동안 유지해줄 수 있다.
스위칭 트랜지스터(O-SWT)의 드레인 노드 또는 소스 노드는 해당 데이터 라인(DL)에 전기적으로 연결되고, 스위칭 트랜지스터(O-SWT)의 소스 노드 또는 드레인 노드는 구동 트랜지스터(DRT)의 제1 노드(N1)에 전기적으로 연결되고, 스위칭 트랜지스터(O-SWT)의 게이트 노드는 해당 게이트 라인과 전기적으로 연결되어 스캔신호(SCAN)를 인가 받을 수 있다.
스위칭 트랜지스터(O-SWT)는 해당 게이트 라인을 통해 스캔신호(SCAN)를 게이트 노드로 인가 받아 온-오프가 제어될 수 있다.
이러한 스위칭 트랜지스터(O-SWT)는 스캔신호(SCAN)에 의해 턴-온 되어 해당 데이터 라인(DL)으로부터 공급된 데이터 전압(Vdata)을 구동 트랜지스터(DRT)의 제1 노드(N1)로 전달해줄 수 있다.
한편, 스토리지 캐패시터(Cst)는, 구동 트랜지스터(DRT)의 제1 노드(N1)와 제2 노드(N2) 사이에 존재하는 내부 캐패시터(Internal Capacitor)인 기생 캐패시터(예: Cgs, Cgd)가 아니라, 구동 트랜지스터(DRT)의 외부에 의도적으로 설계한 외부 캐패시터(External Capacitor)일 수 있다.
구동 트랜지스터(DRT) 및 스위칭 트랜지스터(O-SWT) 각각은 n 타입 트랜지스터이거나 p 타입 트랜지스터일 수 있다.
도 3에 예시된 각 서브픽셀 구조는 2T(Transistor) 1C (Capacitor) 구조로서, 설명을 위한 예시일 뿐, 1개 이상의 트랜지스터를 더 포함하거나, 경우에 따라서는, 1개 이상의 캐패시터를 더 포함할 수도 있다. 또는, 다수의 서브픽셀들 각각이 동일한 구조로 되어 있을 수도 있고, 다수의 서브픽셀들 중 일부는 다른 구조로 되어 있을 수도 있다.
도 4는 본 발명의 실시예들에 따른 패널(PNL)이 LCD (Liquid Crystal Display) 패널인 경우, 서브픽셀(SP)의 구조를 나타낸 도면이다.
도 4를 참조하면, LCD 패널인 패널(PNL)에서의 각 서브픽셀(SP)은 픽셀전극(PXL) 및 스위칭 트랜지스터(L-SWT) 등을 포함할 수 있다.
스위칭 트랜지스터(L-SWT)는, 스캔신호(SCAN)에 의해 제어되며, 데이터 라인(DL)과 픽셀전극(PXL) 사이에 전기적으로 연결될 수 있다.
스위칭 트랜지스터(L-SWT)는 스캔신호(SCAN)에 의해 턴-온 되어, 데이터 라인(DL)에서 공급된 데이터 전압(Vdata)을 픽셀전극(PXL)에 전달해준다. 데이터전압(Vdata)이 인가된 픽셀전극(PXL)은 공통전압이 인가되는 공통전극(COM)과 전계를 형성할 수 있다. 즉, 픽셀전극(PXL)과 공통전극(COM) 사이에 캐패시터 (스토리지 캐패시터)가 형성될 수 있다.
도 5는 본 발명의 실시예들에 따른 패널(PNL)에 배치된 게이트 구동회로(GDC)를 개략적으로 나타낸 도면이다.
도 5를 참조하면, 각 게이트 구동회로(GDC)는 풀-업 트랜지스터(Tup), 풀-다운 트랜지스터(Tdown) 및 제어 스위치 회로(CSC) 등을 포함할 수 있다.
제어 스위치 회로(CSC)는 풀-업 트랜지스터(Tup)의 게이트 노드에 해당하는 Q 노드의 전압과, 풀-다운 트랜지스터(Tdown)의 게이트 노드에 해당하는 QB 노드의 전압을 제어하는 회로로서, 여러 개의 스위치(트랜지스터)를 포함할 수 있다.
풀-업 트랜지스터(Tup)는 게이트 신호 출력 노드(Nout)를 통해 게이트 라인(GL)으로 제1 레벨 전압(예: 하이 레벨 전압(VGH))에 해당하는 게이트 신호(Vgate)를 공급하는 트랜지스터이다. 풀-다운 트랜지스터(Tdown)는 게이트 신호 출력 노드(Nout)를 통해 게이트 라인(GL)으로 제2 레벨 전압(예: 로우 레벨 전압(VGL))에 해당하는 게이트 신호(Vgate)를 공급하는 트랜지스터이다. 풀-업 트랜지스터(Tup)와 풀-다운 트랜지스터(Tdown)는 서로 다른 타이밍에 턴-온 될 수 있다.
풀-업 트랜지스터(Tup)는, 클럭신호(CLK)가 인가되는 클럭신호 인가 노드(Nclk)와 게이트 라인(GL)에 전기적으로 연결된 게이트 신호 출력 노드(Nout) 사이에 전기적으로 연결되고, Q 노드의 전압에 의해 턴 온 또는 턴 오프 된다.
풀-업 트랜지스터(Tup)의 게이트 노드는 Q 노드에 전기적으로 연결된다. 풀-업 트랜지스터(Tup)의 드레인 노드 또는 소스 노드는 클럭신호 인가 노드(Nclk)에 전기적으로 연결된다. 풀-업 트랜지스터(Tup)의 소스 노드 또는 드레인 노드는 게이트 신호(Vgate)가 출력되는 게이트 신호 출력 노드(Nout)에 전기적으로 연결된다.
풀-업 트랜지스터(Tup)는, Q 노드의 전압에 의해 턴 온 되어, 클럭신호(CLK)의 하이 레벨 구간에서의 하이 레벨 전압(VGH)을 갖는 게이트 신호(Vgate)를 게이트 신호 출력 노드(Nout)로 출력한다.
게이트 신호 출력 노드(Nout)에 출력된 하이 레벨 전압(VGH)의 게이트 신호(Vgate)는 해당 게이트 라인(GL)에 공급된다.
풀-다운 트랜지스터(Tdown)는, 게이트 신호 출력 노드(Nout)와 기저 전압 노드(Nvss) 사이에 전기적으로 연결되고, QB 노드의 전압에 의해 턴 온 또는 턴 오프 된다.
풀-다운 트랜지스터(Tdown)의 게이트 노드는, QB 노드에 전기적으로 연결된다. 풀-다운 트랜지스터(Tdown)의 드레인 노드 또는 소스 노드는 기저 전압 노드(Nvss)에 전기적으로 연결되어 정 전압에 해당하는 기저 전압(VSS)을 인가받는다. 풀-다운 트랜지스터(Tdown)의 소스 노드 또는 드레인 노드는, 게이트 신호(Vgate)가 출력되는 게이트 신호 출력 노드(Nout)에 전기적으로 연결된다.
풀-다운 트랜지스터(Tdown)는, QB 노드의 전압에 의해 턴 온 되어, 로우 레벨 전압(VGL)의 게이트 신호(Vgate)를 게이트 신호 출력 노드(Nout)로 출력한다. 이에 따라, 로우 레벨 전압(VGL)의 게이트 신호(Vgate)는 게이트 신호 출력 노드(Nout)를 통해 해당 게이트 라인(GL)으로 공급될 수 있다. 여기서, 로우 레벨 전압(VGL)의 게이트 신호(Vgate)는, 일 예로, 기저 전압(VSS)일 수 있다.
한편, 제어 스위치 회로(CSC)는, 둘 이상의 트랜지스터 등으로 구성될 수 있으며, Q 노드, QB 노드, 세트 노드(S, 스타트 노드라고도 함), 리셋 노드(R) 등의 주요 노드가 있다. 경우에 따라서, 제어 스위치 회로(CSC)는 구동전압(VDD) 등의 각종 전압이 입력되는 입력 노드 등이 더 있을 수 있다.
제어 스위치 회로(CSC)에서, Q 노드는 풀-업 트랜지스터(Tup)의 게이트 노드와 전기적으로 연결되고, 충전과 방전이 반복된다.
제어 스위치 회로(CSC)에서, QB 노드는 풀-다운 트랜지스터(Tdown)의 게이트 노드와 전기적으로 연결되고, 충전과 방전이 반복된다.
제어 스위치 회로(CSC)에서, 세트 노드(S)는 해당 게이트 구동회로(GDC)의 게이트 구동의 시작을 지시하기 위한 세트 신호(SET)를 인가 받는다.
여기서, 세트 노드(S)에 인가되는 세트 신호(SET)는 게이트 드라이버(GDR)의 외부에서 입력되는 스타트 신호(VST)일 수도 있고, 현재의 게이트 구동회로(GD)보다 앞선 이전 스테이지(stage)의 게이트 구동 회로(GDC)에서 출력된 게이트 신호(Vgate)가 피드백 된 신호(캐리 신호)일 수도 있다.
제어 스위치 회로(CSC)에서 리셋 노드(R)에 인가되는 리셋 신호(RST)는 모든 스테이지의 게이트 구동회로들(GDC)을 동시에 초기화하기 위한 리셋 신호일 수도 있고, 다른 스테이지(이전 또는 이후 스테이지)로부터 입력된 캐리 신호일 수 있다.
제어 스위치 회로(CSC)는 세트 신호(SET)에 응답하여 Q 노드를 충전하고, 리셋 신호(RST)에 응답하여 Q 노드를 방전한다. 제어 스위치 회로(CSC)는 Q 노드와 QB 노드 각각을 서로 다른 타이밍에 충전 또는 방전시키기 위하여 인버터 회로를 포함할 수 있다.
도 3에 도시된 바와 같이, OLED 패널에 해당하는 패널(PNL)의 액티브 영역(A/A) 내 다수의 서브픽셀(SP) 각각에는 구동 트랜지스터(DRT) 및 스위칭 트랜지스터(O-SWT)가 배치될 수 있다.
도 4에 도시된 바와 같이, LCD 패널에 해당하는 패널(PNL)의 액티브 영역(A/A) 내 다수의 서브픽셀(SP) 각각에는 스위칭 트랜지스터(L-SWT)가 배치될 수 있다.
이와 같이, OLED 패널 또는 LCD 패널 등일 수 있는 패널(PNL)의 액티브 영역(A/A) 내 다수의 서브픽셀(SP) 각각의 영역에는 트랜지스터(DRT, O-SWT, L-SWT)가 배치될 수 있다.
또한, 도 2에 도시된 바와 같이, 게이트 구동회로(GDC)가 INS1P 타입으로 구현된 경우, 즉, 게이트 구동회로(GDC)가 패널(PNL)에 내장되는 경우, 도 5와 같은 게이트 구동회로(GDC)를 구성하는 각종 트랜지스터(Tup, Tdown, CSC 내부의 트랜지스터들)이 패널(PNL)의 액티브 영역(A/A)의 외곽 영역인 넌-액티브 영역(N/A)에 배치될 수 있다.
아래에서는, 패널(PNL)의 액티브 영역(A/A) 및/또는 넌-액티브 영역(N/A)에 배치되는 트랜지스터(TR)의 구조를 설명한다.
도 6은 본 발명의 실시예들에 따른 수직(Vertical) 트랜지스터(TR)을 도시한 도면이다.
본 발명에 따른 실시예들에서 정의하는 수직 구조의 트랜지스터(TR)는 액티브층(ACT)의 채널영역이 기판(SUB)과 평행하지 않도록 배치된 영역을 포함하는 트랜지스터(TR)를 의미한다. 포괄적으로는, 액티브층(ACT)의 채널영역과 기판(SUB) 사이의 각도가 0o 초과 180o 미만인 경우를 모두 포함할 수 있다.
도 6을 참조하면, 패널(PNL)에 배치된 수직 구조의 트랜지스터(TR)는 제1 전극(E1), 액티브층(ACT), 제2 전극(E2) 및 제3 전극(E3)을 포함할 수 있다.
구체적으로, 기판(SUB) 상에 제1 전극(E1)이 배치된다.
그리고, 제1 절연막(INS1)이 제1 전극(E1)의 일부를 덮으면서 기판(SUB) 상에 배치된다. 즉, 제1 절연막(INS1)은 제1 전극(E1)의 상면의 일부와 제1 전극(E1)의 적어도 일 측면 및 제1 전극(E1)이 배치되지 않은 기판(SUB) 상에도 배치될 수 있다.
제1 전극(E1)과 제1 절연막(INS1) 상에는 액티브층(ACT)이 배치된다.
액티브층(ACT) 상에는 제2 절연막(INS2)이 배치된다. 제2 절연막(INS2)은 액티브층(ACT) 상에 위치하되 제1 전극(E1)의 전체 또는 일부분과 중첩될 수 있다.
한편, 제1 절연막(INS1)은, 일 예로, SiOx, SiO2, TiOx, SiON, SiNx 등 중 하나 이상을 포함하여 구성될 수 있다.
제2 절연막(INS2)은, 일 예로, SiOx, SiO2, TiOx, SiON, SiNx 등 중 하나 이상을 포함하여 구성될 수 있다.
제1 절연막(INS1)과 제2 절연막(INS2)은 서로 동일한 물질로 구성될 수 있다. 일 예로, 제1 절연막(INS1)과 제2 절연막(INS2)은 SiO2로 모두 구성될 수 있다. 다른 예로, 제1 절연막(INS1)과 제2 절연막(INS2)은 SiOx로 모두 구성될 수 있다.
제1 절연막(INS1)과 제2 절연막(INS2)은 서로 다른 물질로 구성될 수 있다. 예를 들어, 제1 절연막(INS1)은 SiO2로 구성되고, 제2 절연막(INS2)은 SiNx 로 구성될 수 있다.
제2 절연막(INS2) 상에는 제2 전극(E2)이 배치될 수 있다.
그리고, 액티브층(ACT)에서 제2 전극(E2)과 미 중첩되는 부분은 도체화 된 제3 전극(E3)에 해당할 수 있다. 즉, 제3 전극(E3)은 액티브층(ACT)과 동일층에 배치될 수 있다. 다른 측면으로, 제3 전극(E3)은 액티브층(ACT)과 일체로 형성될 수 있다.
여기서, 제1 전극(E1)과 제3 전극(E3) 중 하나는 수직 트랜지스터(TR)의 소스전극이고, 나머지 하나는 드레인전극일 수 있다.
도 6에 도시된 바와 같이, 소스전극과 드레인전극인 제1 전극(E1)과 제3 전극(E3)은 서로 이격될 수 있다.
또한, 제3 전극(E1)은 소스전극 또는 드레인전극이면서, 픽셀전극일 수 있다.
후술하는 설명에서는 설명의 편의를 위하여, 제1 전극(E1)이 소스전극이고, 제3 전극(E3)이 드레인전극인 구성을 중심으로 설명한다. 따라서, 제3 전극(E3)은 드레인전극이면서 픽셀전극일 수 있다.
상술한 바와 같이, 제3 전극(E3)이 드레인전극이면서 픽셀전극이므로, 본 실시예에서는 데이터 전압이 인가되는 별도의 픽셀전극이 필요하지 않다. 즉, 제3 전극(E3)에 데이터 전압이 직접 인가될 수 있다. 이에, 전장장치의 구조, 예를 들면, 패널(PNL) 구조 및 공정을 단순화할 수 있는 효과가 있다.
제2 전극(E2)은 수직 트랜지스터(TR)의 게이트 전극일 수 있다. 그리고, 제2 절연막(INS2)은 게이트 절연막일 수 있다.
제2 전극(E2)과 제2 절연막(INS2)은 동일한 식각 공정(예를 들면, 애슁 공정)을 통하여 패턴화 될 수 있다. 이에, 제2 전극(E2)의 일 단과 제2 절연막(INS2)의 일 단은 중첩되고, 제2 전극(E2)의 타 단과 제2 절연막(INS2)의 타 단은 서로 중첩될 수 있다.
그리고, 제2 전극(E2)과 제2 절연막(INS2)과 미 중첩된 액티브층(ACT)은 도체화될 수 있다. 앞서 설명한 바와 같이, 도체화 된 부분은 제3 전극(E3)이 된다.
구체적으로, 제3 전극(E3)은 액티브층(ACT)을 플라즈마를 공정 또는 UV 도체화 공정 등을 통해 액티브층(ACT)의 산소를 제거하여 도체화 된 영역일 수 있다.
도체화 공정은, 일 예로, 기판(SUB) 표면 전체에 플라즈마 처리하거나, UV를 조사하는 공정일 수 있다. 이 때, 금속물질로 이루어진 제2 전극(E2)은 제2 전극(E2)과 중첩된 액티브층(ACT)은 도체화되지 않도록 보호하는 역할을 할 수 있다. 따라서, 제2 전극(E2)과 중첩된 액티브층(ACT)은 도체화되지 않을 수 있다.
한편, 본 발명의 실시예들에 따른 수직 구조의 트랜지스터(TR)의 액티브층(ACT)은 다양한 타입일 수 있다.
일 예로, 액티브층(ACT)은 비정질 실리콘(a-Si: amorphous Silicon) 반도체로 구성될 수 있다.
다른 예로, 액티브층(ACT)은 산화물(Oxide) 반도체로 구성될 수 있다. 이러한 액티브층(ACT)을 포함하는 트랜지스터(TR)를 옥사이드 트랜지스터라고 한다. 이 경우, 예를 들어, 산화물 반도체는 IGZO(Indium Gallium Zinc Oxide), IZO(Indium Zinc Oxide), ITZO(Indium Titanium Zinc Oxide) 등의 N형 산화물 반도체일 수도 있고, CuOx, SnOx, NiOx 등의 P형 산화물 반도체일 수도 있다.
액티브층(ACT)이 비정질 실리콘 반도체 또는 산화물 반도체로 이루어짐으로써, 본 발명의 실시예들에 전자장치를 대면적화 하는데 용이할 수 있다.
이러한 액티브층(ACT)은 채널영역(CHA: Channel Area)을 포함할 수 있다.
채널영역(CHA)은 제2 전극(E2)에 전압이 인가되면 캐리어(carrier)가 이동하는 영역을 의미한다. 본 발명의 수직 트랜지스터(TR)에서, 액티브층(ACT)의 채널영역(CHA)은 제2 전극(E2)과 중첩되는 일부 영역일 수 있다.
이러한 채널영역(CHA)의 길이는 제1 절연막(INS1)의 높이에 대응되는 길이(X1)와 액티브층(ACT)이 제1 절연막(INS1)의 상면과 중첩된 영역에 대응되는 길이(X2)의 합일 수 있다.
제1 절연막(INS1)의 높이가 높아지면, 채널영역(CHA)의 길이가 길어지고, 제1 절연막(INS1)의 높이가 낮아지면, 채널영역(CHA)의 길이가 짧아질 수 있다. 즉, 채널영역(CHA)의 길이는 제1 절연막(INS1)의 높이에 비례할 수 있다.
이와 같이, 본 발명의 실시예에 따른 수직 구조의 트랜지스터(TR)는 노광 공정이 아닌 액티브층(ACT)의 채널영역(CHA)의 길이를 제1 절연막(INS1)의 높이를 통해 조절 가능하므로, 액티브층(ACT)의 짧은 채널(Short Channel) 구현이 가능한 이점이 있다. 이에, 트랜지스터(TR)의 특성을 향상시킬 수 있다.
한편, 수평 구조의 트랜지스터의 경우, 액티브층(ACT)의 채널영역(CHA)의 길이를 줄이기 위해서는 미세 사이즈에 대한 노광 공정이 적용되어야 하나, 노광 장비의 한계로 채널영역(CHA)의 길이를 저감시키는 데 한계가 있다.
또한, 노광 장비를 통해 짧은 채널을 갖는 액티브층(ACT)을 형성하더라도, 패널(PNL)에 형성된 트랜지스터(TR)들의 채널영역(CHA)의 길이가 일정하지 않고, 트랜지스터(TR)마다 불균일한 채널영역(CHA)의 길이를 가질 수 있다.
그리고, 액티브층(ACT)의 도체화 공정에서 채널영역(CHA)까지 도체화되는 등의 불량이 발생할 수 있다.
그러나, 본 발명의 실시예들에 따른 트랜지스터(TR)는 노광 공정 등을 통해 액티브층(ACT)의 채널영역(CHA)의 길이를 결정하지 않고, 제1 절연막(INS1)의 높이 조절만으로도 채널영역(CHA)의 길이를 조절할 수 있다.
또한, 제2 전극(E2)이 액티브층(ACT)의 채널영역(CHA)을 보호하는 역할을 함으로써, 도체화 공정에서 채널영역(CHA)까지 도체화되는 불량을 방지할 수 있다.
즉, 본 발명의 실시예들에 따른 트랜지스터(TR)는 제1 절연막(INS1)의 높이를 조절하는 방법으로 채널영역(CHA)의 길이를 짧게 할 수 있으며, 패널(PNL)에 형성된 트랜지스터(TR)들의 채널영역(CHA)의 길이를 균일하게 형성할 수 있는 효과가 있다.
한편, 이러한 수직 구조의 트랜지스터(TR)를 포함하는 전자장치에서 제1 절연막(INS1)의 두께는 제2 절연막(INS2)의 두께보다 두껍게 형성될 수 있다.
제1 절연막(INS1)은 액티브층(ACT)의 채널영역(CHA)을 기판(SUB)으로부터 평행하지 않은 방향으로 세우는 역할을 할 수 있다.
이러한 구조를 도 7 및 도 8을 참조하여 검토하면 다음과 같다.
도 7은 본 발명의 실시예들에 따른 수직 구조 트랜지스터를 포함하는 전자장치의 회로영역의 일부를 도시한 도면이다. 도 8은 도 7의 A-B를 따라 절단한 단면도이다.
후술하는 설명에서는 앞서 설명한 실시예들과 중복되는 내용(구성, 효과 등)은 생략할 수 있다.
도 7을 참조하면, 제1 전극(EA)과 액티브층(ACT) 및 제2 전극(E2)이 서로 중첩하도록 배치될 수 있다.
그리고, 액티브층(ACT)에서 제2 전극(E2)과 미 중첩된 부분은 도체화 된 제3 전극(E3)에 해당한다. 제3 전극(E3)은 액티브층(ACT)의 일 단으로부터 연장된 전극일 수 있으며, 액티브층(ACT)과 일체일 수 있다.
이러한 구성들의 적층 구조는 도 8에 더욱 자세히 도시되어 있다.
도 8을 참조하면, 기판(SUB) 상에 버퍼층(BUF)이 배치될 수 있다. 버퍼층(BUF) 상에는 제1 전극(E1)이 배치될 수 있다.
제1 전극(E1)의 일부를 덮으면서 버퍼층(BUF) 상에 제1 절연막(INS1)이 배치될 수 있다.
여기서, 제1 절연막(INS1)은 수직 구조의 트랜지스터(TR)에서 액티브층(ACT)의 채널영역(CHA)을 기판(SUB)과 평행하지 않도록 세우기 위한 구조물일 수 있다.
제1 절연막(INS1)과 제1 전극(E1) 상에는 액티브층(ACT)이 배치된다.
구체적으로, 액티브층(ACT)은 제1 절연막(INS1)의 상면의 일부와 중첩되는 제1 부분(ACTA1)과, 제1 부분(ACTA1)에서 연장되어 제1 절연막(INS1)의 측면에 위치하는 제2 부분(ACTA2) 및 제2 부분(ACTA2)에서 연장되어 제1 절연막(INS1)이 미 배치된 제1 전극(E1) 상에 배치된 제3 부분(ACTA3)을 포함할 수 있다.
이러한 액티브층(ACT)은 채널영역(CHA)을 포함한다.
본 실시예에 따른 수직 구조 트랜지스터(TR)에서 채널영역(CHA)은 액티브층(ACT)의 제1 부분(ACTA1) 및 제2 부분(ACTA2)에 해당하는 영역일 수 있다.
채널영역(CHA)의 길이는 액티브층(ACT)의 제1 부분(ACTA1) 및 제2 부분(ACTA2)의 길이와 대응될 수 있다.
액티브층(ACT) 상에는 제1 전극(E1)의 전체 또는 일부분과 중첩된 제2 절연막(INS2)이 배치된다. 제2 절연막(INS2) 상에는 제2 전극(E2)이 배치된다.
여기서, 제1 전극(E1)과 제2 전극(E2)은 전도성이 높은 금속 물질이거나, 투명도전물질로 이루어질 수 있다.
그리고, 제1 절연막(INS1) 상면의 일부에는 액티브층(ACT)과 일체인 제3 전극(E3)이 배치된다.
제3 전극(E3)은 제2 절연막(INS2) 및 제2 전극(E2)과 미 중첩될 수 있다. 이러한 제3 전극(E3)은 소스전극과 드레인전극 중 어느 하나이면서, 이와 동시에 픽셀전극일 수 있다.
한편, 도 6에서 설명한 바와 같이, 제1 전극(E1)이 소스전극일 때, 제3 전극(E3)은 드레인전극이면서 픽셀전극일 수 있다.
즉, 본 발명에서는 드레인전극인 제3 전극(E3)이 픽셀전극의 역할을 동시에 수행함으로써, 드레인전극과 다른 구성인 픽셀전극을 형성하는 별도의 공정이 필요하지 않다.
한편, 도 6 및 도 8에서는 제1 전극(E1)이 단일층인 구성을 도시하였으나, 본 발명이 이에 한정되는 것은 아니며, 제1 전극(E1)은 다중층으로 이루어질 수 있다. 이러한 구성을 도 9를 참조하여 검토하면 다음과 같다.
도 9는 본 발명의 다른 실시예에 따른 수직 구조 트랜지스터를 도시한 도면이다.
도 9를 참조하면, 기판(SUB) 상에 버퍼층(BUF)이 배치될 수 있다. 버퍼층(BUF)은 무기절연물질로 이루어질 수 있다. 예를 들면, SiOx, SiO2, SiON, SiNx 등 중 하나 이상을 포함하여 구성될 수 있다.
버퍼층(BUF) 상에 배치된 제1 전극(E1)은 2층 이상으로 이루어질 수 있다. 예를 들면, 제1 전극(E1)은 3중층으로 이루어질 수 있다.
구체적으로, 버퍼층(BUF) 상에 제1 전극(E1)의 제1 층(EF1)이 배치될 수 있다. 제1 층(EF1) 상에는 제2 층(EF2) 및 제3 층(EF3)이 차례로 배치될 수 있다.
제1 층(EF1)과 제3 층(EF3)은 동일 물질로 이루어질 수 있다. 제2 층(EF2)은 제1 층(EF1) 및 제3 층(EF3)고 상이한 물질로 이루어질 수 있다.
제1 층(EF1)과 제3 층(EF3)은 투명도전물질로 이루어질 수 있다. 예를 들면, IGZO(Indium Gallium Zinc Oxide), IZO(Indium Zinc Oxide), ITZO(Indium Titanium Zinc Oxide) 등으로 이루어질 수 있으나, 본 발명이 이에 한정되는 것은 아니다.
제2 층(EF2)은 금 (Au), 니켈 (Ni), 구리 (Cu), 은 (Ag), 알루미늄(Al), 몰리브덴(Mo), 티타늄(Ti) 중 어느 하나이거나 이들의 합금일 수 있으나, 본 발명이 이에 한정되는 것은 아니다. 즉, 제2 층(EF2)은 전도성이 높은 금속 물질로 이루어질 수 있다.
한편, 금속 물질과 무기절연물질은 서로 접착력(Adhesion)이 낮으므로, 무기절연물질 상에 금속 물질을 배치할 경우, 무기절연물질과 금속 물질의 분리가 일어날 수 있다.
이에, 본 발명의 실시예에 따른 구조와 같이, 버퍼층(BUF)과 제1 전극(E1)의 제2 층(EF2)의 사이에 산화물 계열 물질로 이루어진 제1 층(EF1)을 삽입함으로써, 각 구성들의 접착력을 향상시킬 수 있다.
본 발명의 실시예에 따른 트랜지스터(TR)에서 액티브층(ACT)과 제1 전극(E1)의 제3 층(EF3)은 서로 컨택(Contact)되는 영역을 가질 수 있다. 그리고, 액티브층(ACT)과 제1 전극(E1)의 제3 층(EF3) 각각은 산화물 계열의 물질로 이루어질 수 있다.
다시 말해, 액티브층(ACT)과 제1 전극(E1)의 제3 층(EF3)이 컨택된다는 것은 산화물 계열의 물질(액티브층 물질)과 산화물 계열의 물질(제1 전극의 제3 층 물질)이 컨택하는 것이므로, 금속과 산화물 계열의 물질이 컨택되는 것에 비해 컨택 저항이 저감될 수 있다.
이러한 구조에서, 제2 전극(E2)에 전압이 인가되면, 액티브층(ACT)이 활성화된다. 이 때, 액티브층(ACT)이 활성화되는 영역은 제2 전극(E2)과 중첩된 영역일 수 있다.
이 상태에서, 제1 전극(E1)에 전압이 인가되면, 전류(I)는 제1 전극(E1)에서부터 활성화된 액티브층(ACT)을 거쳐 제3 전극(E3)으로 흐를 수 있다. 구체적으로, 전류(I)는 액티브층(ACT)의 제1 부분(ACTA1)과 제2 부분(ACTA2)을 거쳐 제3 전극(E3)으로 흐를 수 있다.
한편, 액티브층(ACT)은 제2 전극(E2)과 중첩된 영역에서 활성화 될 수 있으나, 전류(I)는 저항이 낮은 쪽으로 흐르려는 특성이 있으므로, 전류(I)가 액티브층(ACT)을 따라 흐를 때, 제1 전극(E1)에서부터 제3 전극(E3)까지 가장 짧은 액티브층(ACT)의 경로로 흐르게 되고, 이 경로는 채널영역(CHA)이 된다.
앞서 설명한 바와 같이, 전류(I)가 가장 짧은 경로로 액티브층(ACT)을 따라 흐를 수 있는 경로인 채널영역(CHA)은 액티브층(ACT)의 제1 부분(ACTA1)과 제2 부분(ACTA2)에 해당한다.
한편, 제2 전극(E2)에 전압이 가해지면, 제2 전극(E2)과 중첩된 액티브층(ACT)의 제3 부분(ACTA3) 역시 활성화 될 수 있으나, 전류(I)가 제1 전극(E1)에서부터 액티브층(ACT)의 제3 부분(ACTA3), 제2 부분(ACTA2) 및 제1 부분(ACTA1)을 차례로 거쳐 제3 전극(E3)으로 흐르는 것은 저항이 커지는 경로로 흐르는 것이므로, 제3 부분(ACTA3)에는 전류(I)가 흐르지 않을 수 있다.
다시 말해, 채널영역(CHA)은 제2 전극(E2)에 전압이 가해졌을 때, 전류(I) 흐르는 영역을 의미하고, 본 발명의 실시예들에서는, 액티브층(ACT)의 제1 부분(ACTA1) 및 제2 부분(ACTA2)에 해당할 수 있다.
한편, 본 발명의 실시예에 따른 트랜지스터(TR)의 액티브층(ACT)은 제3 부분(ACTA3)으로부터 연장된 제4 부분(ACTA4)을 포함할 수 있다.
제4 부분(ACTA4)은 액티브층(ACT)에서 제1 전극(E1) 상에 위치하고, 제1 절연막(INS1) 및 제2 전극(E2)과 미 중첩된 부분일 수 있으며, 도체화 된 부분일 수 있다.
제4 부분(ACTA4)은 액티브층(ACT)을 형성하는 공정에서 남은 부분일 수 있다. 제4 부분(ACTA4)은 제3 전극(E3)을 도체화하는 공정에서 동시에 도체화 될 수 있다.
이러한 수직 구조 트랜지스터(TR)는 액정표시패널에 적용될 수 있다.
이를 도 10을 참조하여 검토하면 다음과 같다.
도 10은 본 발명의 실시예들에 따른 수직 구조 트랜지스터가 액정표시패널에 적용된 것을 도시한 도면이다.
도 10에서는 액정표시패널의 1 개의 서브픽셀 영역이 도시된다.
도 10을 참조하면, 제1 기판(SUB) 상에 버퍼층(BUF)이 배치될 수 있다. 버퍼층(BUF) 상에는 도 9에 도시된 본 발명의 수직 구조 트랜지스터(TR)가 배치될 수 있으나, 본 발명이 이에 한정되는 것은 아니다. 제1 기판(SUB) 상에 도 6 또는 도 8의 구조를 갖는 수직 구조 트랜지스터(TR)가 배치될 수도 있다.
본 발명의 실시예들에 따른 수직 구조 트랜지스터(TR)가 배치된 기판 상에는 제3 절연막 등이 배치될 수 있다.
제1 기판(SUB1)에 대향하도록 제2 기판(SUB2)이 배치될 수 있다. 제2 기판(SUB2)의 일면에는 블랙 매트릭스(BM), 컬러필터(CF) 및 오버코트층(OC) 등의 구성이 배치될 수 있다.
그리고, 제1 기판(SUB1)과 제2 기판(SUB2) 사이에는 액정층(LC)이 개제될 수 있다.
한편 도 10에는 도시하지 않았으나, 도 10의 패널(PNL)은 제3 전극(E1)과 대향하여 배치되거나, 제3 전극(E1)과 서로 교번하여 배치되는 제4 전극이 배치될 수 있다.
제3 전극(E1)에 데이터 전압이 인가될 수 있으며, 제3 전극(E1)과 제4 전극 사이에는 전계가 형성될 수 있다.
본 발명의 실시예들에 따른 트랜지스터(TR)가 적용된 서브픽셀은 트랜지스터(TR) 등의 회로가 배치된 회로영역의 면적이 줄어들 수 있다.
이를 도 11을 참조하여 검토하면 다음과 같다.
도 11은 수평 구조의 트랜지스터가 적용된 회로영역을 포함하는 서브픽셀과 본 발명의 실시예들에 따른 수직 구조의 트랜지스터가 적용된 회로영역을 포함하는 서브픽셀을 비교한 도면이다.
도 11을 참조하면, 제1 서브픽셀(SP1)은 제1 회로영역(CA1)과 제1 표시영역(AA1)을 포함한다. 제2 서브픽셀(SP2)은 제2 회로영역(CA2) 및 제2 표시영역(AA2)을 포함한다.
제1 서브픽셀(SP1)의 제1 회로영역(CA1)에는 일반적인 수평 구조의 트랜지스터가 적용될 수 있고, 제2 서브픽셀(SP2)의 제2 회로영역(CA2)에는 본 발명의 도 6, 8 및 9에 도시된 수직 구조의 트랜지스터(TR)가 적용될 수 있다.
이러한 구조에서, 본 발명의 실시예들에 따른 트랜지스터(TR)들은 일반적인 수평 구조의 트랜지스터에 비해 소자의 면적을 감소시킬 수 있다. 구체적으로, 본 발명의 실시예들에 따른 트랜지스터(TR)는 액티브층(ACT)의 채널 영역이 제1 절연막(INS1)에 의해 기판(SUB)과 평행하지 않는 방향으로 세워지는 영역을 포함하는 구조를 갖기 때문에, 채널영역(CHA)이 짧아질 수 있으며, 소형 트랜지스터(TR)를 구현할 수 있다.
트랜지스터(TR)의 크기가 작아지면, 트랜지스터(TR)가 배치되는 제2 회로영역(CA2)의 면적 역시 작아질 수 있다.
작아진 제2 회로영역(CA2)의 면적만큼 제2 표시영역(AA2)의 면적이 넓어질 수 있으므로, 패널(PNL)의 개구율 및 투과율을 향상시킬 수 있는 효과가 있다.
도 10 및 도 11에서는 본 발명의 실시예들에 따른 트랜지스터(TR)가 액정표시장치에 적용되는 구성을 설명하였으나, 본 발명의 실시예들에 따른 트랜지스터(TR)는 유기발광 표시장치에도 적용될 수 있다.
이를 도 12 및 도 13을 참조하여 검토하면 다음과 같다.
도 12 및 도 13은 유기발광 표시패널의 1개의 서브픽셀 내에 배치된 다수의 트래지스터들의 구조를 도시한 도면이다.
설명의 편의를 위하여, 도 12 및 도 13에서는 하나의 서브픽셀 내에 2 개의 트랜지스터(T1, DR)가 배치된 구성을 중심으로 설명한다(도 3 참조).
도 12 및 도 13을 참조하면, 구동 트랜지스터(DRT)는 본 발명의 실시예들에 따른 수직 구조 트랜지스터(TR)로 적용될 수 있다. 이 때, 게이트 전극인 제2 전극(E2)에 데이터 전압이 인가될 수 있다.
한편, 도 12 및 도 13에서는 구동 트랜지스터(DRT)가 도 9에 도시된 수직 구조 트랜지스터(TR)가 적용되는 것으로 도시하였으나, 본 발명이 이에 한정되는 것은 아니며, 도 6 또는 도 8의 구조를 갖는 수직 구조 트랜지스터(TR)가 적용될 수도 있다.
도면에는 도시하지 않았으나, 구동 트랜지스터(DRT)의 제3 전극(E3)과 대향하는 제4 전극을 더 포함할 수 있다. 여기서 제3 전극(E3)은 픽셀전극 또는 애노드(Anode) 전극일 수 있으며, 제4 전극은 공통전극 또는 캐소드(Cathode)전극일 수 있다.
그리고, 도 12에 도시된 바와 같이, 제1 트랜지스터(T1)는 구동 트랜지스터(DRT)와 상이한 수평 구조의 트랜지스터일 수 있다.
예를 들면, 제1 트랜지스터(T1)는 기판(SUB) 상에 버퍼층(BUF)이 배치되고, 버퍼층(BUF) 상에 액티브층(ACT)이 배치될 수 있다.
액티드층(ACT)의 채널 영역(CHA)과 대응되는 영역 상에 제1 절연막(INS1) 제2 전극(E2)이 순차적으로 적층될 수 있다.
제2 전극(E2)을 덮으면서 제4 절연막(INS4)이 배치된다.
제4 절연막(INS4) 상에는 제1 전극(E1) 및 제3 전극(E3)이 배치되고, 이들은 각각 제4 절연막(INS3)에 형성된 홀을 통해 액티브층(ACT)과 컨택될 수 있다.
한편, 제1 트랜지스터(T1)의 제1 전극(E1)과 제3 전극(E3) 중 하나는 소스전극이고, 나머지 하나는 드레인전극일 수 있다. 그리고, 제2 전극(E2)은 게이트 전극일 수 있다.
이와 같이, 구동 트랜지스터(DRT)가 본 발명의 실시예들에 따른 수직 구조 트랜지스터(TR)로 적용됨으로써, 트랜지스터(TR)의 액티브층(ACT)이 짧은 채널을 구비하여 높은 온-커런트(On-Current, 패널이 켜져 있을 때의 전류) 특성을 가질 수 있다.
또한, 도 13에 도시된 바와 같이, 제1 트랜지스터(T1)과 구동 트랜지스터(DR) 각각이 본 발명의 실시예들에 따른 수직 구조 트랜지스터(TR)로 적용될 수 있다.
도 13에서와 같이, 서브픽셀(SP)에 배치된 2개의 트랜지스터(T1, DRT)를 수직 구조로 형성할 경우, 소자들이 차지하는 면적을 크게 줄일 수 있으므로, 서브픽셀(SP) 사이즈를 대폭 줄일 수 있으므로, 초고해상도 패널(PNL)을 구현할 수 있는 효과가 있다.
도 10 내지 도 13에서는 본 발명의 트랜지스터(TR)가 액티브 영역(A/A)의 하나의 서브픽셀에 배치된 구성을 설명하였으나, 본 발명의 실시예들에 따른 트랜지스터(TR)는 액티브 영역(A/A) 내 다수의 서브픽셀 각각의 영역에 배치될 수 있으며, 패널(PNL)의 외곽 영역인 넌-액티브 영역에도 배치될 수 있다.
이러한 수직 구조 트랜지스터(TR)가 차지하는 면적은 수평 구조 트랜지스터가 차지하는 면적에 비해 좁기 때문에, 본 발명의 실시예들에 따른 트랜지스터(TR)가 넌-액티브 영역에 배치될 경우, 넌-액티브 영역(베젤 영역이라고도 함)의 사이즈를 줄일 수 있다.
본 발명의 실시예들에 의하면, 액티브층(ACT)의 채널 영역(CHA)이 제1 절연막(INS1)의 높이 통해 결정될 수 있으므로 용이하게 짧은 채널을 구현할 수 있고, 수직 구조의 트랜지스터를 제공함으로써, 소자의 크기를 작게 할 수 있으므로 소자의 집적화가 가능하다.
이상에서의 설명 및 첨부된 도면은 본 발명의 기술 사상을 예시적으로 나타낸 것에 불과한 것으로서, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자라면 본 발명의 본질적인 특성에서 벗어나지 않는 범위에서 구성의 결합, 분리, 치환 및 변경 등의 다양한 수정 및 변형이 가능할 것이다. 따라서, 본 발명에 개시된 실시예들은 본 발명의 기술 사상을 한정하기 위한 것이 아니라 설명하기 위한 것이고, 이러한 실시예에 의하여 본 발명의 기술 사상의 범위가 한정되는 것은 아니다. 본 발명의 보호 범위는 아래의 청구범위에 의하여 해석되어야 하며, 그와 동등한 범위 내에 있는 모든 기술 사상은 본 발명의 권리범위에 포함되는 것으로 해석되어야 할 것이다.
SUB: 기판
E1: 제1 전극
INS1: 제1 절연막
ACT: 액티브층
CHA: 채널영역
E2: 제2 전극
INS2: 제2 절연막
E3: 제3 절연막

Claims (20)

  1. 패널; 및
    상기 패널을 구동하기 위한 구동회로를 포함하고,
    상기 패널에 배치되는 트랜지스터는,
    기판 상에 배치된 제1 전극;
    상기 제1 전극의 일부를 덮으면서 상기 기판 상에 배치된 제1 절연막;
    상기 제1 전극과 상기 제1 절연막 상에 위치하는 액티브층;
    상기 액티브층 상에 위치하되, 상기 제1 전극의 전체 또는 일부분과 중첩되는 제2 절연막; 및
    상기 제2 절연막 상에 위치하는 제2 전극을 포함하고,
    상기 액티브층에서 상기 제2 전극과 미 중첩되는 부분은 도체화 된 제3 전극에 해당하고,
    상기 제3 전극은 상기 액티브층과 일체이며, 상기 액티브층의 채널 영역으로부터 연장되며,
    상기 제3 전극은 소스 전극 또는 드레인 전극인 전자장치.
  2. 제1항에 있어서,
    상기 제1 전극과 상기 제3 전극 중 하나는 소스전극이고, 나머지 하나는 드레인전극인 전자장치.
  3. 제2항에 있어서,
    상기 제3 전극에 데이터 전압이 인가되는 전자장치.
  4. 제1항에 있어서,
    상기 제2 전극은 게이트 전극이고,
    상기 제2 전극에 데이터 전압이 인가되는 전자장치.
  5. 제1항에 있어서,
    상기 제1 절연막의 두께는 상기 제2 절연막의 두께보다 두꺼운 전자장치.
  6. 제1항에 있어서,
    상기 제2 전극의 일 단과 상기 제2 절연막의 일 단은 중첩되고
    상기 제2 전극의 타 단과 상기 제2 절연막의 타 단은 중첩된 전자장치.
  7. 제1항에 있어서,
    상기 액티브층은,
    제1 절연막의 상면의 일부와 중첩된 제1 부분;
    상기 제1 부분에서 연장되어 제1 절연막의 측면에 위치하는 제2 부분; 및
    제2 부분에서 연장되어 제1 절연막이 미 배치된 제1 전극 상에 배치된 제3 부분을 포함하는 전자장치.
  8. 제7항에 있어서,
    상기 액티브층은 채널영역을 포함하고,
    상기 채널영역은 상기 액티브층의 상기 제1 부분 및 제2 부분을 포함하는 전자장치.
  9. 제1항에 있어서,
    상기 제1 전극은,
    상기 기판 상에 배치된 제1 층, 상기 제1 층 상에 배치된 제2 층 및 상기 제2 층 상에 배치된 제3 층을 포함하는 전자장치.
  10. 제9항에 있어서,
    상기 제1 층 및 상기 제3 층은 투명도전물질로 이루어진 전자장치.
  11. 제9항에 있어서,
    상기 제3 층은 상기 액티브층의 제3 부분과 접촉된 전자장치.
  12. 제11항에 있어서,
    상기 액티브층의 제3 부분에서 연장된 도체화된 부분을 더 포함하고,
    상기 도체화된 부분은 제2 전극과 미 중첩된 전자장치.
  13. 제9항에 있어서,
    상기 제2 층은 상기 제1 층 및 상기 제3 층의 물질보다 전도성이 높은 물질인 전자장치.
  14. 제1항에 있어서,
    상기 액티브층은 산화물 반도체 또는 비정질 실리콘 반도체로 구성되는 전자장치.
  15. 제1항에 있어서,
    상기 트랜지스터는 상기 패널의 액티브 영역 내 다수의 서브픽셀 각각의 영역에 배치되는 전자장치.
  16. 제15항에 있어서,
    상기 트랜지스터의 제3 전극과 대향하여 배치되거나, 서로 교번하여 배치되는 제4 전극을 더 포함하는 전자장치.
  17. 제1항에 있어서,
    상기 트랜지스터는 상기 패널의 액티브 영역의 외곽 영역인 넌-액티브 영역에 배치된 게이트 구동회로에 포함되는 전자장치.
  18. 기판 상에 배치된 제1 전극;
    상기 제1 전극의 일단과 상기 기판 상에 배치된 제1 절연막;
    일 단이 제1 전극과 중첩되고, 타 단이 상기 제1 절연막과 중첩된 액티브층;
    상기 액티브층 상에 배치된 제2 절연막; 및
    상기 제2 절연막 상에 배치된 제2 전극을 포함하고,
    상기 제1 절연막 상에 배치되며 상기 액티브층의 타 단으로부터 연장된 제3 전극을 포함하고,
    상기 제2 절연막 및 제2 전극은 상기 제3 전극을 노출하도록 배치되고,
    상기 제3 전극은 상기 액티브층과 일체이며, 상기 액티브층의 채널 영역으로부터 연장되며,
    상기 제3 전극은 소스 전극 또는 드레인 전극인 수직 구조 트랜지스터.
  19. 제18항에 있어서,
    상기 제1 전극과 상기 제3 전극 중 하나는 소스전극이고, 나머지 하나는 드레인전극이며,
    상기 제2 전극은 게이트 전극인 수직 구조 트랜지스터.
  20. 제19항에 있어서,
    제3 전극은 소스전극 또는 드레인전극인 동시에 픽셀전극인 수직 구조 트랜지스터.
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