KR20220087905A - 유기발광 표시패널 및 이를 포함하는 유기발광 표시장치 - Google Patents

유기발광 표시패널 및 이를 포함하는 유기발광 표시장치 Download PDF

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KR20220087905A
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Abstract

본 발명의 실시예들은, 유기발광 표시패널 및 이를 포함하는 유기발광 표시장치에 관한 것으로서, 더욱 상세하게는, 제1 도전층 상에 배치되고 제1 도전층의 일부와 중첩된 제1 컨택홀을 포함하는 버퍼층, 버퍼층 상에 배치된 액티브층, 액티브층 및 버퍼층 상에 배치되고 제1 컨택홀과 중첩된 제2 컨택홀을 포함하는 제1 절연막, 제1 절연막 상에 배치되고, 제1 컨택홀 및 제2 컨택홀 각각의 일부와 중첩된 제3 컨택홀을 포함하는 제2 절연막 및 제2 절연막 상에 배치되고, 제2 컨택홀을 통해 제2 도전층의 일부와 컨택된 제3 도전층을 포함하고, 제3 컨택홀은 액티브층과 미 중첩됨으로써, 고 용량의 스토리지 캐패시터를 포함한 유기발광 표시패널 및 이를 포함하는 유기발광 표기장치를 제공할 수 있다.

Description

유기발광 표시패널 및 이를 포함하는 유기발광 표시장치{ORGANIC LIGHT EMITTING PANNEL AND INCLUDING ORGANIC LIGHT EMITTING DISPLAY}
본 발명의 실시예들은 유기발광 표시패널 및 이를 포함하는 유기발광 표시장치에 관한 것이다.
유기발광 표시장치는 박막 트랜지스터(Thin Film Transistor: TFT), 스토리지 캐패시터, 및 복수의 배선을 포함한다.
유기발광 표시장치가 제작되는 기판은 박막 트랜지스터, 캐패시터, 및 배선 등의 미세 패턴으로 이루어지고, 박막 트랜지스터, 스토리지 캐패시터 및 배선 간의 복잡한 연결에 의해 유기발광 표시장치가 작동된다.
최근 고 휘도 및 고 해상도 유기발광 표시장치에 대한 요구가 증가함에 따라, 유기발광 표시장치에 포함된 구성들 간의 효율적인 공간 배치와 연결 구조에 대한 요구가 높아지고 있다.
본 발명의 실시예들은 비 발광영역에 배치된 스토리지 캐패시터의 면적을 줄이지 않더라도, 발광영역의 면적을 증가시켜 고 휘도 특성을 갖는 유기발광 표시패널 및 이를 포함하는 유기발광 표시장치에 관한 것이다.
또한, 본 발명의 실시예들은 본 발명의 실시예들은 발광영역의 면적을 줄이지 않고, 스토리지 캐패시터의 크기를 늘림으로써, 고 휘도 및 고 해상도의 유기발광 표시패널 및 이를 포함하는 유기발광 표시장치에 관한 것이다.
또한, 본 발명의 실시예들은 액티브층이 액티브 패턴 및 전도성 패턴을 포함함으로써, 서브픽셀의 구동이 용이한 유기발광 표시패널 및 이를 포함하는 유기발광 표시장치에 관한 것이다.
또한, 본 발명의 실시예들은 다수의 컨택홀들이 배치된 영역 중 일부 영역이 액티브층과 미 중첩됨으로써, 공정 과정에서 액티브층이나 버퍼층에 손상이 발생하는 것을 방지할 수 있는 구조를 갖는 유기발광 표시패널 및 이를 포함하는 유기발광 표시장치에 관한 것이다.
일 측면에서, 본 발명의 실시예들은 기판, 기판 상에 배치된 제1 도전층, 제1 도전층 상에 배치되고 제1 도전층의 일부와 중첩된 제1 컨택홀을 포함하는 버퍼층, 버퍼층 상에 배치된 액티브층, 액티브층 및 버퍼층 상에 배치되고 제1 컨택홀과 중첩된 제2 컨택홀을 포함하는 제1 절연막, 제1 절연막 상에 배치되고, 제1 컨택홀 및 제2 컨택홀을 통해 제1 도전층의 일부 및 액티브층의 일부와 컨택된 제2 도전층, 제2 도전층 상에 배치되고, 제1 컨택홀 및 제2 컨택홀 각각의 일부와 중첩된 제3 컨택홀을 포함하는 제2 절연막 및 제2 절연막 상에 배치되고, 제2 컨택홀을 통해 제2 도전층의 일부와 컨택된 제3 도전층을 포함하고, 제3 컨택홀은 액티브층과 미 중첩된 유기발광 표시패널 및 이를 포함하는 유기발광 표시장치를 제공할 수 있다.
다른 측면에서, 본 발명의 실시예들은 기판, 기판 상에 배치된 제1 도전층, 제1 도전층 상에 배치되고 제1 도전층의 일부와 중첩된 제1 컨택홀을 포함하는 버퍼층, 버퍼층 상에 배치된 액티브 패턴 및 액티브 패턴 상에 배치된 전도성 패턴을 포함하는 액티브층, 액티브층 및 버퍼층 상에 배치되고 제1 컨택홀과 중첩된 제2 컨택홀을 포함하는 제1 절연막, 제1 절연막 상에 배치되고, 제1 컨택홀 및 제2 컨택홀을 통해 제1 도전층의 일부 및 액티브층의 일부와 컨택된 제2 도전층, 제2 도전층과 동일층에 배치되고, 제2 도전층과 이격된 플레이트 및 제2 도전층 및 플레이트 상에 배치되고, 제1 컨택홀 및 제2 컨택홀 각각의 일부와 중첩된 제3 컨택홀을 포함하는 제2 절연막을 포함하고, 제3 컨택홀은 액티브층과 미 중첩되고, 제1 도전층, 액티브층 및 플레이트 각각은 스토리지 캐패시터를 이루는 유기발광 표시패널 및 이를 포함하는 유기발광 표시장치를 제공할 수 있다.
본 발명의 실시예들에 의하면, 구동 트랜지스터의 제2 노드에 포함되는 영역에 배치된 다수의 컨택홀들이 중첩되어 배치됨으로써, 다수의 컨택홀들과 중첩된 도전층의 크기를 줄일 수 있으므로, 스토리지 캐패시터의 면적을 줄이지 않더라도 비 발광영역의 면적 줄일 수 있고, 비 발광영역의 면적이 줄어든 만큼 발광영역의 면적을 증가시켜 고 휘도 특성을 갖는 유기발광 표시패널 및 이를 포함하는 유기발광 표시장치를 제공할 수 있다.
또한, 본 발명의 실시예들에 의하면, 구동 트랜지스터의 제2 노드에 포함되는 영역에 배치된 다수의 컨택홀이 중첩되고, 다수의 컨택홀과 중첩된 도전층의 크기를 줄일 수 있음으로써, 발광영역의 면적을 줄이지 않고, 스토리지 캐패시터의 크기를 늘리 수 있으므로, 고 휘도 및 고 해상도의 유기발광 표시패널 및 이를 포함하는 유기발광 표시장치를 제공할 수 있다.
또한, 본 발명의 실시예들에 의하면, 액티브층이 액티브 패턴 및 액티브 패턴 상에 배치된 전도성 패턴을 포함함으로써, 서브픽셀의 구동이 용이한 유기발광 표시패널 및 이를 포함하는 유기발광 표시장치를 제공할 수 있다.
또한, 본 발명의 실시예들에 의하면, 다수의 컨택홀들이 배치된 영역 중 일부 영역이 액티브층과 미 중첩됨으로써, 공정 과정에서 액티브층이나 버퍼층에 손상이 발생하는 것을 방지할 수 있는 구조를 갖는 유기발광 표시패널 및 이를 포함하는 유기발광 표시장치를 제공할 수 있다.
도 1은 본 발명의 실시예들에 따른 유기발광 표시장치의 개략적인 시스템 구성도이다.
도 2는 본 발명의 실시예들에 따른 유기발광 표시패널이 OLED(Organic Light Emitting Diode) 유기발광 표시패널인 경우, 서브픽셀의 구조를 나타낸 도면이다.
도 3은 본 발명의 실시예들에 따른 유기발광 표시장치 액티브 영역에 배치된 서브픽셀의 일부 영역을 도시한 평면도이다.
도 4는 본 발명의 실시예들에 따른 유기발광 표시장치의 스토리지 캐패시터의 면적의 변화 또는 발광영역이 서브픽셀 내에서 차지하는 비율의 변화를 설명한 도면이다.
도 5는 도 3의 A-B를 따라 절단한 단면도이다.
도 6은 도 3의 A-B를 따라 절단한 단면도로, 단면 구조에 대한 다른 실시예를 도시한 도면이다.
도 7은 도 3의 A-B를 따라 절단한 단면도로, 단면 구조에 대한 또 다른 실시예를 도시한 도면이다.
도 8 내지 도 10은 본 발명의 실시예들에 따른 유기발광 표시장치의 버퍼층, 제1 액티브층, 제1 절연막 및 제2 도전층의 배치 관계에 대한 다양한 실시예들을 도시한 도면이다.
도 11은 도 3의 C-D를 따라 절단한 단면도이다.
도 12는 도 3의 E-F를 따라 절단한 단면도이다.
이하, 본 발명의 일부 실시예들을 예시적인 도면을 참조하여 상세하게 설명한다. 각 도면의 구성 요소들에 참조부호를 부가함에 있어서, 동일한 구성 요소들에 대해서는 비록 다른 도면상에 표시되더라도 가능한 한 동일한 부호를 가질 수 있다. 또한, 본 발명을 설명함에 있어, 관련된 공지 구성 또는 기능에 대한 구체적인 설명이 본 발명의 요지를 흐릴 수 있다고 판단되는 경우에는 그 상세한 설명은 생략할 수 있다. 본 명세서 상에서 언급된 "포함한다", "갖는다", "이루어진다" 등이 사용되는 경우 "~만"이 사용되지 않는 이상 다른 부분이 추가될 수 있다. 구성 요소를 단수로 표현한 경우에 특별한 명시적인 기재 사항이 없는 한 복수를 포함하는 경우를 포함할 수 있다.
또한, 본 발명의 구성 요소를 설명하는 데 있어서, 제1, 제2, A, B, (a), (b) 등의 용어를 사용할 수 있다. 이러한 용어는 그 구성 요소를 다른 구성 요소와 구별하기 위한 것일 뿐, 그 용어에 의해 해당 구성 요소의 본질, 차례, 순서 또는 개수 등이 한정되지 않는다.
구성 요소들의 위치 관계에 대한 설명에 있어서, 둘 이상의 구성 요소가 "연결", "결합" 또는 "접속" 등이 된다고 기재된 경우, 둘 이상의 구성 요소가 직접적으로 "연결", "결합" 또는 "접속" 될 수 있지만, 둘 이상의 구성 요소와 다른 구성 요소가 더 "개재"되어 "연결", "결합" 또는 "접속"될 수도 있다고 이해되어야 할 것이다. 여기서, 다른 구성 요소는 서로 "연결", "결합" 또는 "접속" 되는 둘 이상의 구성 요소 중 하나 이상에 포함될 수도 있다.
구성 요소들이나, 동작 방법이나 제작 방법 등과 관련한 시간적 흐름 관계에 대한 설명에 있어서, 예를 들어, "~후에", "~에 이어서", "~다음에", "~전에" 등으로 시간적 선후 관계 또는 흐름적 선후 관계가 설명되는 경우, "바로" 또는 "직접"이 사용되지 않는 이상 연속적이지 않은 경우도 포함할 수 있다.
한편, 구성 요소에 대한 수치 또는 그 대응 정보(예: 레벨 등)가 언급된 경우, 별도의 명시적 기재가 없더라도, 수치 또는 그 대응 정보는 각종 요인(예: 공정상의 요인, 내부 또는 외부 충격, 노이즈 등)에 의해 발생할 수 있는 오차 범위를 포함하는 것으로 해석될 수 있다.
도 1은 본 발명의 실시예들에 따른 유기발광 표시장치의 개략적인 시스템 구성도이다.
본 발명의 실시예들에 따른 유기발광 표시장치(100)는 유기발광 표시장치(100), 조명장치, 발광장치 등을 포함할 수 있다. 아래에서는, 설명의 편의를 위하여, 유기발광 표시장치(100)를 중심으로 설명한다. 하지만, 유기발광 표시장치(100)뿐만 아니라, 트랜지스터를 포함하기만 하면, 조명장치, 발광장치 등의 다른 다양한 유기발광 표시장치(100)에도 동일하게 적용될 수 있을 것이다.
본 발명의 실시예들에 따른 유기발광 표시장치(100)는, 영상을 표시하거나 빛을 출력하는 유기발광 표시패널(PNL)과, 이러한 유기발광 표시패널(PNL)을 구동하기 위한 구동회로를 포함할 수 있다.
또한, 본 발명의 실시예들에 따른 유기발광 표시장치(100)는 유기발광소자가 배치되는 기판 방향으로 광이 출사되는 하부 발광 방식의 유기발광 표시장치일 수 있으나, 본 발명이 이에 한정되는 것은 아니다. 경우에 따라서 본 발명의 유기발광 표시장치(100)는 유기발광소자가 배치되는 기판과 반대 면으로 광이 출사되는 상부 발광 방식이거나, 유기발광소자로부터 발광된 광이 기판 방향과, 기판의 반대 면으로 출사되는 양면 발광 방식일 수 도 있다.
유기발광 표시패널(PNL)은, 다수의 데이터 라인(DL) 및 다수의 게이트 라인(GL)이 배치되고 다수의 데이터 라인(DL) 및 다수의 게이트 라인(GL)에 의해 정의되는 다수의 서브픽셀(SP)이 매트릭스 타입으로 배열될 수 있다.
유기발광 표시패널(PNL)에서 다수의 데이터 라인(DL) 및 다수의 게이트 라인(GL)은 서로 교차하여 배치될 수 있다. 예를 들어, 다수의 게이트 라인(GL)은 행(Row) 또는 열(Column)으로 배열될 수 있고, 다수의 데이터 라인(DL)은 열(Column) 또는 행(Row)으로 배열될 수 있다. 아래에서는, 설명의 편의를 위하여, 다수의 게이트 라인(GL)은 행(Row)으로 배치되고, 다수의 데이터 라인(DL)은 열(Column)로 배치되는 것으로 가정한다.
유기발광 표시패널(PNL)에는, 서브픽셀 구조 등에 따라, 다수의 데이터 라인(DL) 및 다수의 게이트 라인(GL) 이외에, 다른 종류의 신호배선들이 배치될 수 있다. 구동전압 배선, 기준전압 배선, 또는 공통전압 배선 등이 더 배치될 수 있다.
유기발광 표시패널(PNL)에 배치되는 신호배선들의 종류는, 서브픽셀 구조 등에 따라 달라질 수 있다. 그리고, 본 명세서에서는 신호배선은 신호가 인가되는 전극을 포함하는 개념일 수도 있다.
유기발광 표시패널(PNL)은 화상(영상)이 표시되는 액티브 영역(A/A)과, 그 외곽 영역이고 화상이 표시되지 않는 넌-액티브 영역(N/A)을 포함할 수 있다. 여기서, 넌-액티브 영역(N/A)은 베젤 영역이라고도 한다.
액티브 영역(A/A)에는 화상 표시를 위한 다수의 서브픽셀(SP)이 배치된다.
넌-액티브 영역(N/A)에는 데이터 드라이버(DDR)가 전기적으로 연결되기 위한 패드부가 배치되고, 이러한 패드부와 다수의 데이터 라인(DL) 간의 연결을 위한 다수의 데이터 링크 라인이 배치될 수도 있다. 여기서, 다수의 데이터 링크 라인은 다수의 데이터 라인(DL)이 넌-액티브 영역(N/A)으로 연장된 부분들이거나, 다수의 데이터 라인(DL)과 전기적으로 연결된 별도의 패턴들일 수 있다.
또한, 넌-액티브 영역(N/A)에는 데이터 드라이버(DDR)가 전기적으로 연결되는 패드 부를 통해 게이트 드라이버(GDR)로 게이트 구동에 필요한 전압(신호)을 전달해주기 위한 게이트 구동 관련 배선들이 배치될 수 있다. 예를 들어, 게이트 구동 관련 배선들은, 클럭 신호를 전달해주기 위한 클럭 배선들, 게이트 전압(VGH, VGL)을 전달해주는 게이트 전압 배선들, 스캔신호 생성에 필요한 각종 제어신호를 전달해주는 게이트 구동 제어 신호배선들 등을 포함할 수 있다. 이러한 게이트 구동 관련 배선들은, 액티브 영역(A/A)에 배치되는 게이트 라인들(GL)과 다르게, 넌-액티브 영역(N/A)에 배치된다.
구동회로는, 다수의 데이터 라인(DL)을 구동하는 데이터 드라이버(DDR)와, 다수의 게이트 라인(GL)을 구동하는 게이트 드라이버(GDR)와, 데이터 드라이버(DDR) 및 게이트 드라이버(GDR)를 제어하는 컨트롤러(CTR) 등을 포함할 수 있다.
데이터 드라이버(DDR)는 다수의 데이터 라인(DL)으로 데이터 전압을 출력함으로써 다수의 데이터 라인(DL)을 구동할 수 있다.
게이트 드라이버(GDR)는 다수의 게이트 라인(GL)으로 스캔신호를 출력함으로써 다수의 게이트 라인(GL)을 구동할 수 있다.
컨트롤러(CTR)는, 데이터 드라이버(DDR) 및 게이트 드라이버(GDR)의 구동 동작에 필요한 각종 제어신호(DCS, GCS)를 공급하여 데이터 드라이버(DDR) 및 게이트 드라이버(GDR)의 구동 동작을 제어할 수 있다. 또한, 컨트롤러(CTR)는 데이터 드라이버(DDR)로 영상데이터(DATA)를 공급할 수 있다.
컨트롤러(CTR)는, 각 프레임에서 구현하는 타이밍에 따라 스캔을 시작하고, 외부에서 입력되는 입력 영상데이터를 데이터 드라이버(DDR)에서 사용하는 데이터 신호 형식에 맞게 전환하여 전환된 영상데이터(DATA)를 출력하고, 스캔에 맞춰 적당한 시간에 데이터 구동을 통제한다.
컨트롤러(CTR)는, 데이터 드라이버(DDR) 및 게이트 드라이버(GDR)를 제어하기 위하여, 수직 동기 신호(Vsync), 수평 동기 신호(Hsync), 입력 데이터 인에이블(DE: Data Enable) 신호, 클럭 신호(CLK) 등의 타이밍 신호를 외부 (예: 호스트 시스템)로부터 입력 받아, 각종 제어 신호들을 생성하여 데이터 드라이버(DDR) 및 게이트 드라이버(GDR)로 출력한다.
예를 들어, 컨트롤러(CTR)는, 게이트 드라이버(GDR)를 제어하기 위하여, 게이트 스타트 펄스(GSP: Gate Start Pulse), 게이트 쉬프트 클럭(GSC: Gate Shift Clock), 게이트 출력 인에이블 신호(GOE: Gate Output Enable) 등을 포함하는 각종 게이트 제어 신호(GCS: Gate Control Signal)를 출력한다.
또한, 컨트롤러(CTR)는, 데이터 드라이버(DDR)를 제어하기 위하여, 소스 스타트 펄스(SSP: Source Start Pulse), 소스 샘플링 클럭(SSC: Source Sampling Clock), 소스 출력 인에이블 신호(SOE: Source Output Enable) 등을 포함하는 각종 데이터 제어 신호(DCS: Data Control Signal)를 출력한다.
컨트롤러(CTR)는, 통상의 디스플레이 기술에서 이용되는 타이밍 컨트롤러(Timing Controller)이거나, 타이밍 컨트롤러(Timing Controller)를 포함하여 다른 제어 기능도 더 수행할 수 있는 제어장치일 수 있다.
컨트롤러(CTR)는, 데이터 드라이버(DDR)와 별도의 부품으로 구현될 수도 있고, 데이터 드라이버(DDR)와 함께 통합되어 집적회로로 구현될 수 있다.
데이터 드라이버(DDR)는, 컨트롤러(CTR)로부터 영상데이터(DATA)를 입력 받아 다수의 데이터 라인(DL)로 데이터 전압을 공급함으로써, 다수의 데이터 라인(DL)을 구동한다. 여기서, 데이터 드라이버(DDR)는 소스 드라이버라고도 한다.
데이터 드라이버(DDR)는 다양한 인터페이스를 통해 컨트롤러(CTR)와 각종 신호를 주고받을 수 있다.
게이트 드라이버(GDR)는, 다수의 게이트 라인(GL)로 스캔신호를 순차적으로 공급함으로써, 다수의 게이트 라인(GL)을 순차적으로 구동한다. 여기서, 게이트 드라이버(GDR)는 스캔 드라이버라고도 한다.
게이트 드라이버(GDR)는, 컨트롤러(CTR)의 제어에 따라, 온(On) 전압 또는 오프(Off) 전압의 스캔신호를 다수의 게이트 라인(GL)로 순차적으로 공급한다.
데이터 드라이버(DDR)는, 게이트 드라이버(GDR)에 의해 특정 게이트 라인이 열리면, 컨트롤러(CTR)로부터 수신한 영상데이터(DATA)를 아날로그 형태의 데이터 전압으로 변환하여 다수의 데이터 라인(DL)로 공급한다.
데이터 드라이버(DDR)는, 유기발광 표시패널(PNL)의 일 측(예: 상측 또는 하측)에만 위치할 수도 있고, 경우에 따라서는, 구동 방식, 유기발광 표시패널 설계 방식 등에 따라 유기발광 표시패널(PNL)의 양측(예: 상 측과 하 측)에 모두 위치할 수도 있다.
게이트 드라이버(GDR)는, 유기발광 표시패널(PNL)의 일 측(예: 좌측 또는 우측)에만 위치할 수도 있고, 경우에 따라서는, 구동 방식, 유기발광 표시패널 설계 방식 등에 따라 유기발광 표시패널(PNL)의 양측(예: 좌 측과 우 측)에 모두 위치할 수도 있다.
데이터 드라이버(DDR)는 하나 이상의 소스 드라이버 집적회로(SDIC: Source Driver Integrated Circuit)를 포함하여 구현될 수 있다.
각 소스 드라이버 집적회로(SDIC)는 시프트 레지스터(Shift Register), 래치 회로(Latch Circuit), 디지털 아날로그 컨버터(DAC: Digital to Analog Converter), 출력 버퍼(Output Buffer) 등을 포함할 수 있다. 데이터 드라이버(DDR)는, 경우에 따라서, 하나 이상의 아날로그 디지털 컨버터(ADC: Analog to Digital Converter)를 더 포함할 수 있다.
각 소스 드라이버 집적회로(SDIC)는, TAB (Tape Automated Bonding) 타입 또는 COG (Chip On Glass) 타입으로 유기발광 표시패널(PNL)의 본딩 패드(Bonding Pad)에 연결되거나 유기발광 표시패널(PNL) 상에 직접 배치될 수도 있다. 경우에 따라서, 각 소스 드라이버 집적회로(SDIC)는 유기발광 표시패널(PNL)에 집적화되어 배치될 수도 있다. 또한, 각 소스 드라이버 집적회로(SDIC)는 COF (Chip On Film) 타입으로 구현될 수 있다. 이 경우, 각 소스 드라이버 집적회로(SDIC)는 회로필름 상에 실장 되어, 회로필름을 통해 유기발광 표시패널(PNL)에서의 데이터 라인들(DL)과 전기적으로 연결될 수 있다.
게이트 드라이버(GDR)는 다수의 게이트 구동회로(GDC)를 포함할 수 있다. 여기서, 다수의 게이트 구동회로(GDC)는 다수의 게이트 라인(GL)과 각각 대응될 수 있다.
각 게이트 구동회로(GDC)는 시프트 레지스터(Shift Register), 레벨 시프터(Level Shifter) 등을 포함할 수 있다.
각 게이트 구동회로(GDC)는 TAB (Tape Automated Bonding) 타입 또는 COG (Chip On Glass) 타입으로 유기발광 표시패널(PNL)의 본딩 패드(Bonding Pad)에 연결될 수 있다. 또한, 각 게이트 구동회로(GDC)는 COF (Chip On Film) 방식으로 구현될 수 있다. 이 경우, 각 게이트 구동회로(GDC)는 회로필름 상에 실장 되어, 회로필름을 통해 유기발광 표시패널(PNL)에서의 게이트 라인들(GL)과 전기적으로 연결될 수 있다. 또한, 각 게이트 구동회로(GDC)는 GIP (Gate In Panel) 타입으로 구현되어 유기발광 표시패널(PNL)에 내장될 수 있다. 즉, 각 게이트 구동회로(GDC)는 유기발광 표시패널(PNL)에 직접 형성될 수 있다.
도 2는 본 발명의 실시예들에 따른 유기발광 표시패널(PNL)이 OLED (Organic Light Emitting Diode) 유기발광 표시패널인 경우, 서브픽셀(SP)의 구조를 나타낸 도면이다.
도 2를 참조하면, OLED 유기발광 표시패널인 유기발광 표시패널(PNL)에서의 각 서브픽셀(SP)은, 구동 트랜지스터(T1)의 게이트 노드에 해당하는 제1 노드(N1)로 데이터 전압(Vdata)을 전달해주기 위한 제2 트랜지스터(T2)와, 영상 신호 전압에 해당하는 데이터 전압(Vdata) 또는 이에 대응되는 전압을 한 프레임 시간 동안 유지하는 스토리지 캐패시터(Cst)를 더 포함하여 구성될 수 있다.
유기발광소자(OLED)는 제1 전극(애노드 전극 또는 캐소드 전극), 적어도 한 층의 발광층을 포함하는 유기층 및 제2 전극(캐소드 전극 또는 애노드 전극) 등으로 이루어질 수 있다.
일 예로, 유기발광소자(OLED)의 제2 전극에는 기저 전압(EVSS)이 인가될 수 있다.
구동 트랜지스터(T1)는 유기발광소자(OLED)로 구동 전류를 공급해줌으로써 유기발광소자(OLED)를 구동해준다.
구동 트랜지스터(T1)는 제1 노드(N1), 제2 노드(N2) 및 제3 노드(N3)를 갖는다.
제1 내지 제3 노드(N1, N2, N3)의 “노드”는 동일한 전기적 상태를 갖는 지점, 전극(들) 또는 배선(들)을 의미할 수 있다.
이러한 제1 노드(N1), 제2 노드(N2) 및 제3 노드(N3) 각각은 하나 이상의 전극으로 구성될 수 있다.
구동 트랜지스터(T1)의 제1 노드(N1)는 게이트 노드에 해당하는 노드로서, 제2 트랜지스터(T2)의 소스 노드 또는 드레인 노드와 전기적으로 연결될 수 있다.
구동 트랜지스터(T1)의 제2 노드(N2)는 유기발광소자(OLED)의 제1 전극(301)과 전기적으로 연결될 수 있으며, 소스 노드 또는 드레인 노드일 수 있다.
구동 트랜지스터(T1)의 제3 노드(N3)는 구동 전압(EVDD)이 인가되는 노드로서, 구동 전압(EVDD)을 공급하는 구동전압 라인(DVL: Driving Voltage Line)과 전기적으로 연결될 수 있으며, 드레인 노드 또는 소스 노드일 수 있다.
구동 트랜지스터(T1)와 제2 트랜지스터(T2)는, n 타입으로 구현될 수도 있고, p 타입으로도 구현될 수도 있다.
제2 트랜지스터(T2)는 데이터 라인(DL)과 구동 트랜지스터(T1)의 제1 노드(N1) 사이에 전기적으로 연결되고, 게이트 라인을 통해 스캔 신호(SCAN)를 게이트 노드로 인가 받아 제어될 수 있다.
이러한 제2 트랜지스터(T2)는 스캔 신호(SCAN)에 의해 턴-온 되어 데이터 라인(DL)으로부터 공급된 데이터 전압(Vdata)을 구동 트랜지스터(T1)의 제1 노드(N1)로 전달해줄 수 있다.
스토리지 캐패시터(Cst)는 구동 트랜지스터(T1)의 제1 노드(N1)와 제2 노드(N2) 사이에 전기적으로 연결될 수 있다.
이러한 스토리지 캐패시터(Cst)는, 구동 트랜지스터(T1)의 제1 노드(N1)와 제2 노드(N2) 사이에 존재하는 내부 캐패시터(Internal Capacitor)인 기생 캐패시터(예: Cgs, Cgd)가 아니라, 구동 트랜지스터(T1)의 외부에 의도적으로 설계한 외부 캐패시터(External Capacitor)이다.
제3 트랜지스터(T3)는 구동 트랜지스터(T1)의 제2 노드(N2)와 기준 전압 라인(RVL) 사이에 전기적으로 연결되어, 게이트 노드로 제2 스캔 신호(SCAN2)를 인가 받아 온-오프가 제어될 수 있다.
제3 트랜지스터(T3)의 드레인 노드 또는 소스 노드는 기준 전압 라인(RVL)에 전기적으로 연결되고, 제3 트랜지스터(T3)의 소스 노드 또는 드레인 노드는 구동 트랜지스터(T1)의 제2 노드(N2)에 전기적으로 연결될 수 있다.
제3 트랜지스터(T3)는, 일 예로, 디스플레이 구동 시 구간에서 턴-온 될 수 있고, 구동 트랜지스터(T1)의 특성치 또는 유기발광다이오드(OLED)의 특성치를 센싱하기 위한 센싱 구동 시 구간에서 턴-온 될 수 있다.
제3 트랜지스터(T3)는 해당 구동 타이밍(예: 디스플레이 구동 타이밍 또는 센싱 구동 시 구간 내 초기화 타이밍)에 맞추어, 제2 스캔 신호(SCAN2)에 의해 턴-온 되어, 기준 전압 라인(RVL)에 공급된 기준 전압(Vref)을 구동 트랜지스터(T1)의 제2 노드(N2)에 전달해줄 수 있다.
또한, 제3 트랜지스터(T3)는 해당 구동 타이밍(예: 센싱 구동 시 구간 내 샘플링 타이밍)에 맞추어, 제2 스캔 신호(SCAN2)에 의해 턴-온 되어, 구동 트랜지스터(T1)의 제2 노드(N2)의 전압을 기준 전압 라인(RVL)으로 전달해줄 수 있다.
다시 말해, 제3 트랜지스터(T3)는, 구동 트랜지스터(T1)의 제2 노드(N2)의 전압 상태를 제어하거나, 구동 트랜지스터(T1)의 제2 노드(N2)의 전압을 기준 전압 라인(RVL)에 전달해줄 수 있다.
여기서, 기준 전압 라인(RVL)은 기준 전압 라인(RVL)의 전압을 센싱하여 디지털 값으로 변환하여, 디지털 값을 포함하는 센싱 데이터를 출력하는 아날로그 디지털 컨버터와 전기적으로 연결될 수 있다.
아날로그 디지털 컨버터는 데이터 구동 회로(DDR)를 구현한 소스 드라이버 집적회로(SDIC)의 내부에 포함될 수도 있다.
아날로그 디지털 컨버터에서 출력된 센싱 데이터는 구동 트랜지스터(T1)의 특성치(예: 문턱전압, 이동도 등) 또는 유기발광다이오드(OLED)의 특성치(예: 문턱전압 등)를 센싱하는데 이용될 수 있다.
구동 트랜지스터(T1), 제2 트랜지스터(T2) 및 제3 트랜지스터(T3) 각각은 n 타입 트랜지스터이거나 p 타입 트랜지스터일 수 있다.
한편, 제1 스캔 신호(SCAN1) 및 제2 스캔 신호(SCAN2)는 별개의 게이트 신호일 수 있다. 이 경우, 제1 스캔 신호(SCAN1) 및 제2 스캔 신호(SCAN2)는 서로 다른 게이트 라인을 통해, 제2 트랜지스터(T2)의 게이트 노드 및 제3 트랜지스터(T3)의 게이트 노드로 각각 인가될 수도 있다.
경우에 따라서는, 제1 스캔 신호(SCAN1) 및 제2 스캔 신호(SCAN2)는 동일한 게이트 신호일 수도 있다. 이 경우, 제1 스캔 신호(SCAN1) 및 제2 스캔 신호(SCAN2)는 동일한 게이트 라인을 통해 제2 트랜지스터(T2)의 게이트 노드 및 제3 트랜지스터(T3)의 게이트 노드에 공통으로 인가될 수도 있다.
도 2에 예시된 각 서브픽셀의 구조는 설명을 위한 예시일 뿐, 하나 이상의 트랜지스터를 더 포함하거나, 경우에 따라서는, 하나 이상의 스토리지 캐패시터를 더 포함할 수도 있다.
또는, 다수의 서브픽셀들 각각이 동일한 구조로 되어 있을 수도 있고, 다수의 서브픽셀들 중 일부는 다른 구조로 되어 있을 수도 있다.
도 3은 본 발명의 실시예들에 따른 유기발광 표시장치 액티브 영역에 배치된 서브픽셀의 일부 영역을 도시한 평면도이다.
도 3을 참조하면, 본 발명의 실시예들에 따른 유기발광 표시장치(100)의 적어도 하나의 서브픽셀은 뱅크(370)에 의해 구분되는 발광영역(EA) 및 비 발광영역을 포함할 수 있다.
발광영역(EA)은 뱅크(370)와 미 중첩된 영역이고, 비 발광영역(EA)은 뱅크(370)와 중첩된 영역일 수 있다.
발광영역(EA)에는 제1 전극, 유기층 및 제2 전극을 포함하는 유기발광소자(OLED)가 배치될 수 있다. 그리고, 유기발광소자(OLED) 상에는 컬러필터(380)가 배치될 수 있으나, 본 발명이 이에 한정되는 것은 아니다. 예를 들면, 유기발광 표시장치(100)에 포함되는 다수의 서브픽셀 중 일부 서브픽셀에만 컬러필터(380)가 배치될 수도 있고, 유기발광 표시장치(100)에 포함되는 서브픽셀 전체에 컬러필터(380)가 배치되지 않을 수도 있다.
도 3에 도시된 바와 같이, 컬러필터(380)는 발광영역(EA) 전체 및 비 발광영역의 일부와 중첩되도록 배치될 수 있다.
비 발광영역은 기판(300) 상에 배치된 제1 도전층(310), 제1 액티브층(320), 제2 도전층(330) 및 플레이트(340)를 포함할 수 있다.
또한, 비 발광영역은 제1 액티브층(320)과 동일층에 배치된 제2 액티브층(325), 제2 도전층(330) 및 플레이트(340) 상에 배치된 유기발광소자의 애노드 전극(또는 캐소드 전극)인 제3 도전층(360)을 더 포함할 수 있다.
구체적으로, 기판(300) 상에 제1 도전층(310)이 배치될 수 있다.
또한, 기판(300) 상에는 제1 도전층(310)과 동일층에 배치되고, 제1 방향으로 연장된 제1 신호라인(301) 및 제2 신호라인(302)이 배치될 수 있다. 여기서, 제1 신호라인(301)은 구동전압 라인(도 2의 DVL)이고, 제2 신호라인(302)는 데이터 라인(도 1 및 도 2의 DL)일 수 있으나, 본 발명이 이에 한정되는 것은 아니다. 예를 들면, 제1 및 제2 신호라인(301, 302) 각각이 데이터 라인일 수도 있다.
다만, 설명의 편의를 위해서, 후술하는 설명에서는 제1 신호라인(301)이 구동전압 라인이고, 제2 신호라인(302)이 데이터 라인인 구조를 중심으로 설명한다.
제1 도전층(310) 상에는 제1 액티브층(320)이 배치될 수 있다.
여기서, 제1 액티브층(320)의 일부는 제1 도전층(310)의 일부와 중첩될 수 있다.
또한, 기판(300) 상에는 제1 액티브층(320)과 동일층에 배치되고, 제1 액티브층(320)과 이격된 제2 액티브층(325)이 배치될 수 있다.
제1 및 제2 액티브층(320, 325)이 배치된 기판(300) 상에는 제2 도전층(330), 제4 도전층(335), 플레이트(340), 제3 신호라인(303) 및 제4 신호라인(304)이 배치될 수 있다.
제2 도전층(330), 제4 도전층(335), 플레이트(340) 및 제3 신호라인(303) 각각은 서로 이격하여 배치될 수 있다.
제2 도전층(330)의 일부는 제1 액티브층(320)의 일부와 중첩될 수 있다.
제4 도전층(335)의 일부는 제2 액티브층(325)의 일부와 중첩될 수 있다.
플레이트(340)의 일부는 제1 액티브층(320)의 일부 및 제2 액티브층(325)의 일부와 중첩될 수 있다.
제3 신호라인(303)의 일부는 제1 액티브층(320)의 일부 및 제2 액티브층(325)의 일부와 중첩될 수 있다.
제4 신호라인(304)은 제1 신호라인(301)의 일부와 중첩될 수 있다.
도 3에는 도시하지 않았으나, 제1 도전층(310)과 제1 액티브층(320) 사이에는 버퍼층이 배치될 수 있고, 제1 액티브층(320)과 제2 도전층(330) 사이에는 제1 절연막이 배치될 수 있다.
버퍼층은 제1 도전층(310)과 제2 도전층(330)이 중첩하되, 제2 도전층(330)이 제1 액티브층(320)과 미 중첩된 영역에서 제1 컨택홀(CH1)을 포함할 수 있다. 그리고, 제1 절연막은 제1 컨택홀(CH1)과 중첩하고, 제2 도전층(330)이 제1 액티브층(320)과 중첩된 영역과도 중첩된 제2 컨택홀(CH2)을 포함할 수 있다.
즉, 제1 컨택홀(CH1)은 제1 액티브층(320)과 미 중첩될 수 있다.
제1 도전층(310)은 제1 컨택홀(CH1) 및 제2 컨택홀(CH2)을 통해 상면의 일부가 노출될 수 있고, 제1 액티브층(320)은 제2 컨택홀(CH2)을 통해 상면의 일부가 노출될 수 있다.
제2 도전층(330)은 제1 컨택홀(CH1)과 제2 컨택홀(CH2)을 통해, 제1 도전층(310)의 상면의 일부와 컨택될 수 있다. 또한, 제2 도전층(330)은 제2 컨택홀(CH2)을 통해 제1 액티브층(320)의 상면의 일부와 컨택될 수 있다.
평면 상으로, 제1 컨택홀(CH1)의 면적은 제2 컨택홀(CH2)의 면적보다 작을 수 있다.
도 3에 도시하지는 않았으나, 제1 액티브층(320)은 도 2에 도시된 기준전압라인과 전기적으로 연결될 수 있다.
다시 말해, 제2 도전층(330)이 제1 도전층(310)과 컨택되는 영역과 제2 도전층(330)이 제1 액티브층(320)과 컨택되는 영역은 도 2의 구동 트랜지스터(T1)의 제2 노드(N2)에 해당하는 영역에 포함될 수 있다.
제4 도전층(335)은 버퍼층에 구비된 컨택홀(335a)을 통해 데이터 라인(302)과 컨택되어 전기적으로 연결될 수 있고, 제1 절연막에 구비된 컨택홀(335b)을 통해 제2 액티브층(325)과 컨택됨으로써, 전기적으로 연결될 수 있다.
여기서, 버퍼층에 구비된 컨택홀(335a)과 제1 절연막에 구비된 컨택홀(335b)은 중첩될 수 있으며, 평면 상으로 버퍼층에 구비된 컨택홀(335a)의 면적은 절연막에 구비된 컨택홀(335b)보다 작을 수 있다. 그리고, 버퍼층에 구비된 컨택홀(335a)은 제2 액티브층(325)과 미 중첩될 수 있다.
그리고, 플레이트(340)의 일부는 제1 액티브층(320)의 일부 및 제1 도전층(310)의 일부와 중첩될 수 있다.
제1 도전층(310), 제1 액티브층(320) 및 플레이트(340) 각각은 스토리지 캐패시터(Cst)의 전극 역할을 할 수 있다. 플레이트(340) 및 제1 도전층(320)과 중첩된 제1 액티브층(320)의 영역은 도체화된 영역이거나, 전도성 패턴이 배치된 영역일 수 있다.
플레이트(340)의 일부는 버퍼층에 마련된 컨택홀(337)을 통해 제2 액티브층(325)의 일부와 컨택됨으로써, 전기적으로 연결될 수 있다.
플레이트(340)가 컨택홀(337)을 통해 제2 액티브층(325)의 일부와 컨택되는 영역은 도 2의 구동 트랜지스터(T1)의 제1 노드(N1)에 해당하는 영역에 포함될 수 있다.
또한, 플레이트(340)는, 플레이트(340)의 일 측으로부터 분기된 적어도 하나의 제1 연장부(345)를 포함할 수 있다.
제1 연장부(345)의 일부는 제1 액티브층(320)의 일부와 중첩될 수 있다. 제1 연장부(345)는 도 2에 도시된 구동 트랜지스터(T1)의 게이트 전극 역할을 할 수 있다. 그리고, 제1 액티브층(320)은 구동 트랜지스터(T1)의 액티브층의 역할을 할 수 있다.
제3 신호라인(303)은 제1 신호라인(301) 및 제2 신호라인(302) 상에 배치되고, 제1 신호라인(301) 및 제2 신호라인(302)이 연장되는 방향인 제1 방향과 교차하는 방향인 제2 방향으로 연장될 수 있다.
이러한 제3 신호라인(303)은 제1 신호라인(301)의 일부와 중첩되고, 제2 신호라인(302)의 일부와도 중첩될 수 있다. 또한, 상술한 바와 같이, 제3 신호라인(303)은 제1 액티브층(320)의 일부 및 제2 액티브층(325)의 일부와도 중첩될 수 있다.
제3 신호라인(303)이 제1 액티브층(320)과 중첩된 영역은 도 2의 제3 트랜지스터(T3)에 해당하는 영역일 수 있다. 또한, 제3 신호라인(303)이 제2 액티브층(325)과 중첩된 영역은 도 2의 제2 트랜지스터(T2)에 해당하는 영역일 수 있다.
제4 신호라인(304)은 제1 신호라인(301)의 일부와 중첩하도록 배치될 수 있다. 그리고, 버퍼층 및 절연막에 구비된 다수의 컨택홀(339)을 통해, 제4 신호라인(304)과 제1 신호라인(301)은 전기적으로 연결될 수 있다. 이를 통해, 신호라인의 저항을 낮출 수 있다.
또한, 제4 신호라인(304)은, 제4 신호라인(304)으로부터 연장된 제2 연장부(305)를 포함할 수 있다. 다수의 서브픽셀은 제2 연장부(305)를 통해 구동 전압을 공급받을 수 있으나, 본 발명이 이에 한정되는 것은 아니다. 예를 들어, 제1 신호라인(301)이 데이터 라인일 경우, 제1 신호라인(301) 상에 제4 신호라인(304)이 배치되지 않을 수 있다.
제2 도전층(330), 제4 도전층(335), 플레이트(340), 제3 신호라인(303) 및 제4 신호라인(304)이 배치된 기판(300) 상에는 제3 도전층(360)이 배치될 수 있다.
제3 도전층(360)은 유기발광소자의 애노드 전극 또는 캐소드 전극일 수 있다.
제3 도전층(360)은, 제2 도전층(330)과 제3 도전층(360) 사이에 배치된 적어도 한 층의 절연막의 컨택홀(342)을 통해 제2 도전층(330)의 상면의 일부와 컨택될 수 있다. 이에, 제3 도전층(360)은 제2 도전층(330)과 전기적으로 연결될 수 있다.
상술한 바와 같이, 제3 도전층(360)은 제2 도전층(330)과 전기적으로 연결될 수 있고, 제2 도전층(330)은 제1 액티브층(320) 및 제1 도전층(310)과 전기적으로 연결될 수 있다. 여기서, 제1 도전층(310), 제1 액티브층(320) 및 제2 도전층(330)이 컨택되고, 제2 도전층(330) 및 제3 도전층(360)이 컨택되는 영역은 도 2의 제2 노드(N2)와 대응되는 영역일 수 있다.
제1 도전층(310)과 제2 도전층(330)을 전기적으로 연결시키기 위한 제1 컨택홀(CH1), 제1 액티브층(320)과 제2 도전층(330)을 전기적으로 연결시키기 위한 제2 컨택홀(CH2) 및 제2 도전층(330)과 제3 도전층(360)을 전기적으로 연결시키기 위한 컨택홀(342) 각각은 서로 중첩될 수 있다.
구체적으로, 제1 컨택홀(CH1) 전체는 제2 컨택홀(CH2)의 일부와 중첩될 수 있다. 이에, 제2 방향(제3 신호라인이 연장되는 방향)에 대한 제1 컨택홀(CH1)의 폭은 제2 방향에 대한 제2 컨택홀(CH2)의 폭 보다 작을 수 있다.
그리고, 제1 컨택홀(CH1)의 일부와 제2 컨택홀(CH1)의 일부는 제2 도전층(330)과 제3 도전층(360) 사이에 배치된 적어도 한 층의 절연막의 컨택홀(342)의 일부와 중첩될 수 있다.
제1 컨택홀(CH1), 제2 컨택홀(CH2) 및 컨택홀(342)이 각각 서로 이격되는 경우, 서브픽셀의 비 발광영역은 제1 컨택홀(CH1)이 차지하는 영역, 제2 컨택홀(CH2)이 차지하는 영역 및 컨택홀(342)이 차지하는 영역 각각을 포함해야만 한다.
그러나, 본 발명의 실시예들에 따른 유기발광 표시장치(100)는 제1 컨택홀(CH1)의 전체가 제2 컨택홀(CH2)과 중첩되고, 제1 컨택홀(CH1)의 일부 및 제2 컨택홀(CH2)의 일부가 제2 도전층(330) 및 제3 도전층(360) 사이에 배치된 적어도 한 층의 절연막의 컨택홀(342)의 일부와 중첩됨으로써, 도 2의 구동 트랜지스터(T1)의 제2 노드(N2)와 대응되는 지점이 차지하는 면적을 줄일 수 있다.
이와 같이, 구동 트랜지스터(T1)의 제2 노드(N2)와 대응되는 지점의 면적이 줄어듦으로 인해, 유기발광 표시장치(100)의 발광영역(EA)의 면적을 줄이지 않아도 스토리지 캐패시터(Cst)의 면적을 늘리거나, 비 발광영역이 차지하는 면적을 줄임으로써, 발광영역(EA)의 면적을 늘릴 수 있다.
이를 도 4를 참조하여 구체적으로 검토하면 다음과 같다.
도 4는 본 발명의 실시예들에 따른 유기발광 표시장치의 스토리지 캐패시터의 면적의 변화 또는 발광영역이 서브픽셀 내에서 차지하는 비율의 변화를 설명한 도면이다.
후술하는 설명에서는 앞서 설명한 실시예들과 중복되는 내용(구성, 효과 등)은 생략할 수 있다. 또한, 후술하는 설명에서, 앞서 설명한 실시예들과 중복되는 구성의 도면 번호는 동일한 도면 번호를 사용할 수 있다.
도 4의 Y 및 Z의 서브픽셀을 참조하면, 도 3을 참조하여 설명한 바와 같이, 구동 트랜지스터(T1)의 제2 노드(N2)에 해당하는 영역에 위치된 제1 컨택홀(CH1)의 전체가 제2 컨택홀(CH2)과 중첩되고, 제1 컨택홀(CH1)의 일부 및 제2 컨택홀(CH2)의 일부가 제2 도전층(330) 및 제3 도전층(360) 사이에 배치된 적어도 한 층의 절연막의 컨택홀(342)의 일부와 중첩되는 구조를 가짐으로써, 각 컨택홀들(CH1, CH2, 342)이 미 중첩하여 배치되는 구조에 비해, 구동 트랜지스터(T1)의 제2 노드(N2)에 해당하는 영역의 면적을 줄일 수 있다.
또한, 비 발광영역에서 각 컨택홀들(CH1, CH2, 342)이 차지하는 면적이 줄어듦에 따라, 각 컨택홀들(CH1, CH2, 342)과 중첩된 제2 도전층(330)의 면적 역시 줄어들 수 있다.
반대로, 도 4의 X 서브픽셀을 참조하면, 제1 및 제2 컨택홀(435) 및 제2 도전층(330) 및 제3 도전층(360) 사이에 배치된 적어도 한 층의 절연막의 컨택홀(442)이 서로 미 중첩하여 배치되는 경우, 각 컨택홀들(435, 442)이 차지하는 면적이 넓어지고, 각 컨택홀들(435, 442)과 중첩하여 배치되는 제2 도전층(430)의 면적 역시 넓어질 수 있다.
한편, 제2 도전층(330, 430)은 스토리지 캐패시터(Cst)의 전극 역할을 하는 플레이트(340)와 동일층에 배치됨으로써, 제2 도전층(330, 430)과 플레이트(340) 사이의 쇼트(short)를 방지하기 위해서는 제2 도전층(330, 430)과 플레이트(340)가 이격하여 배치되어야 한다.
따라서, 도 4의 X 서브픽셀에 도시된 바와 같이, 제2 도전층(430)의 면적이 넓어지는 경우, 인접하여 배치된 플레이트(340)의 면적을 증가시키기 어렵다.
그러나, 도 4의 Y 서브픽셀에 도시된 바와 같이, 제1 컨택홀(CH1)의 전체가 제2 컨택홀(CH2)과 중첩되고, 제1 컨택홀(CH1)의 일부 및 제2 컨택홀(CH2)의 일부가 제2 도전층(330) 및 제3 도전층(360) 사이에 배치된 적어도 한 층의 절연막의 컨택홀(342)의 일부와 중첩되는 구조를 가짐으로써, 각 컨택홀들(CH1, CH2, 342)과 중첩하는 제2 도전층(330)의 크기를 줄일 수 있다.
제2 도전층(330)의 크기가 줄어들게 되면, 제2 도전층(330)과 플레이트(440) 사이의 거리 역시 멀어질 수 있다. 이 경우, 도 4에 도시된 바와 같이 플레이트(440)의 면적을 증가시키더라도, 제2 도전층(330)과 이격될 수 있으므로, 고 용량의 스토리지 캐패시터(Cst)를 포함하는 유기발광 표시장치(100)를 구현할 수 있다.
또한, 도 4의 Y 서브픽셀에 도시된 바와 같이, 플레이트(340)가 연장된 영역(K 영역)이 스토리지 캐패시터(Cst)의 다른 전극들인 제1 액티브층(320) 및 제1 도전층(310)과 중첩되므로, 스토리지 캐패시터(Cst)의 용량이 증가될 수 있다.
특히, 고 해상도의 유기발광 표시장치(100)의 경우, 고 용량의 스토리지 캐패시터(Cst)가 필요한데, 고 용량의 스토리지 캐패시터(Cst)의 구현을 위해서는 서브픽셀에 배치된 스토리지 캐패시터(Cst)의 면적을 증가시킬 필요가 있다.
각 서브픽셀의 면적은 한정되어 있고, 비 발광영약에 배치된 스토리지 캐패시터(Cst)의 전극의 면적을 늘리게 되면 서브픽셀에 포함된 발광영역의 면적이 줄어들게 되어, 휘도가 감소되고 패널 구동 시, 잔상이 발생할 수 있다.
그러나, 도 4의 Y 서브픽셀과 같이, 비 발광영역에 배치된 제1 컨택홀(CH1) 전체가 제2 컨택홀(CH2)의 일부와 중첩되고, 제1 컨택홀(CH1)의 일부 및 제2 컨택홀(CH2)의 일부와, 제2 도전층(330) 및 제3 도전층(360) 사이에 배치된 적어도 한 층의 절연막의 컨택홀(342)의 일부가 중첩됨으로써, 각 컨택홀들(CH1, CH2, 342)이 차지하는 면적이 줄어들게 되고, 이에, 각 컨택홀들(CH1, CH2, 342)과 중첩된 제2 도전층(330)의 면적이 줄어들게 될 수 있다.
따라서, 구동 트랜지스터(T1)의 제 2 노드(N2) 지점이 차지하는 면적이 줄어든 만큼, 스토리지 캐패시터(Cst)의 전극의 면적(스토리지 캐패시터의 전극인 플레이트의 면적)을 늘릴 수 있다. 다시 말해, 발광영역의 면적을 줄이지 않더라도 스토리지 캐패시터(Cst)의 전극의 면적을 증가시킬 수 있으므로, 고 휘도 및 고 해상도 특성을 갖고, 잔상이 발생하지 않는 유기발광 표시장치(100)를 구현할 수 있다.
이에, X 서브픽셀과 Y 서브픽셀을 비교하면, 플레이트(340, 440)의 면적이 증가됨에 따라 스토리지 캐패시터(Cst)의 용량이 247fF에서 348fF으로 증가되는 것을 알 수 있다. 또한, 비 발광영역에 배치된 플레이트(340, 440)를 스토리지 캐패시터(Cst)의 면적을 증가시키더라도 서브픽셀에서 발광영역(EA)이 차지하는 비율에 변동이 없는 것을 알 수 있다.
상술한 바와 같이, 본 발명의 실시예들에 따른 유기발광 표시장치(100)의 비 발광영역에 배치된 플레이트(340)의 면적을 증가시킴으로써, 스토리지 캐패시터(Cst)의 용량을 증가시킬 수도 있으나, Z 서브픽셀에 도시된 바와 같이 플레이트(340)의 면적을 증가시키는 대신, 구동 트랜지스터(T1)의 제 2 노드(N2) 지점이 차지하는 면적이 줄어든 만큼 발광영역(EA)의 면적을 증가시킬 수도 있다.
특히, 고 휘도가 요구되는 유기발광 표시장치(100)의 경우, 발광영역(EA)의 면적이 커져야 한다.
도 4의 Z 서브픽셀의 구조를 참조하면, 제2 도전층(330)의 크기가 작아짐으로써, 플레이트(340)와 제2 도전층(330) 사이의 간격과 스토리지 캐패시터(Cst)의 용량을 유지하면서 플레이트(340)의 위치를 발광영역으로부터 멀어지도록 배치할 수 있다. 이에, 비 발광영역의 면적을 줄일 수 있고, 비 발광영역의 면적이 줄어든 만큼 발광영역의 면적을 크게 설계함으로써, 고 휘도의 유기발광 표시장치(100)를 구현할 수 있다.
이에, X 서브픽셀과 Z 서브픽셀을 비교하면, 플레이트(340)가 발광영역(EA)으로부터 멀어짐에 따라, 스토리지 캐패시터(Cst)의 용량 변화 없이 서브픽셀에서 발광영역(EA)이 차지하는 비율이 47%에서 50%로 증가하는 것을 알 수 있다.
이와 같이, 고 휘도 및 고 해상도 구현이 가능한 본 발명의 유기발광 표시장치(100)의 구동 트랜지스터(T1)의 제2 노드(N2)에 포함되는 영역에 대한 구조를 구체적으로 검토하면 다음과 같다.
도 5는 도 3의 A-B를 따라 절단한 단면도이다.
후술하는 설명에서는 앞서 설명한 실시예들과 중복되는 내용(구성, 효과 등)은 생략할 수 있다. 또한, 후술하는 설명에서, 앞서 설명한 실시예들과 중복되는 구성의 도면 번호는 동일한 도면 번호를 사용할 수 있다.
도 5를 참조하면, 기판(300) 상에 제1 도전층(310)이 배치될 수 있다.
제1 도전층(310)은 광을 흡수하거나 반사시킬 수 있는 도전 물질을 포함할 수 있다. 예를 들면, 제1 도전층(310)은 알루미늄(Al), 금(Au), 은(Ag), 구리(Cu), 텅스텐(W), 몰리브덴(Mo), 크롬(Cr), 탄탈륨(Ta), 티타늄(Ti) 등의 금속 또는 이들의 합금 중 어느 하나를 포함할 수 있으나, 본 발명이 이에 한정되는 것은 아니다.
제1 도전층(310)은 제1 액티브층(520) 하부에 배치되어, 외부 요인(예를 들면, 광)으로부터 제1 액티브층(520)을 보호하는 역할을 하거나, 스토리지 캐패시터(Cst)의 전극 역할을 할 수 있다.
도 5에서는 제1 도전층(310)이 단일층인 구조로 도시하였으나, 본 발명의 제1 도전층(310)은 다중층의 구조로 이루어질 수 있다.
제1 도전층(310)이 배치된 기판(300) 상에는 버퍼층(511)이 배치될 수 있다.
버퍼층(511)은 실리콘 옥사이드(SiOx), 실리콘 나이트라이드(SiNx) 또는 실리콘 옥시나이트라이드(SiON) 등의 무기절연물질을 포함할 수 있으나, 본 발명이 이에 한정되는 것은 아니다.
도 5에서는 버퍼층(310)이 단일층인 구조로 도시하였으나, 본 발명의 버퍼층(511)은 다중층의 구조로 이루어질 수도 있다.
버퍼층(511)은 제1 도전층(310)의 상면의 일부를 노출하는 제1 컨택홀(CH1)이 구비될 수 있다.
이러한 버퍼층(511)의 상면의 일부에는 제1 액티브층(520)이 배치될 수 있다.
도 5에 도시된 바와 같이 본 발명의 일 실시에에 따른 유기발광 표시장치(100)의 서브픽셀에 배치된 제1 액티브층(520)은 단일층으로 이루어질 수 있다.
여기서, 제1 액티브층(520)은 다양한 타입의 반도체층 일 수 있다.
제1 액티브층(520)은 산화물(Oxide) 반도체로 구성될 수 있다. 제1 액티브층(320)을 이루는 물질은, 금속 산화물 반도체로서, 몰리브덴(Mo), 아연(Zn), 인듐(In), 갈륨(Ga), 주석(Sn), 티타늄(Ti) 등의 금속의 산화물 또는 몰리브덴(Mo) 아연(Zn), 인듐(In), 갈륨(Ga), 주석(Sn), 티타늄(Ti) 등의 금속과 이들의 산화물의 조합으로 이루어질 수 있다.
예를 들면, 제1 액티브층(520)은 산화 아연(ZnO), 아연-주석 산화물(ZTO), 아연-인듐 산화물(ZIO), 인듐 산화물(InO), 티타늄 산화물(TiO), 인듐-갈륨-아연 산화물(IGZO), 인듐-아연-주석 산화물(IZTO) 중 적어도 하나를 포함할 수 있으나, 본 발명이 이에 한정되는 것은 아니다.
이러한 제1 액티브층(520)은 도체화 영역 및 비 도체화 영역을 포함할 수 있다. 그리고, 제1 액티브층(520)의 비 도체화 영역 상에는 제1 절연막(512)이 배치될 수 있으며, 제1 액티브층(520)의 도체화 영역은 제1 절연막(512)과 미 중첩된 영역일 수 있다.
제1 액티브층(520) 상에는 제1 절연막(512)이 배치될 수 있다.
제1 절연막(512)은 실리콘 옥사이드(SiOx), 실리콘 나이트라이드(SiNx) 또는 실리콘 옥시나이트라이드(SiON) 등의 무기절연물질을 포함할 수 있으나, 본 발명이 이에 한정되는 것은 아니다.
제1 절연막(512)은 버퍼층(511)에 구비된 제1 컨택홀(CH1)과 중첩된 제2 컨택홀(CH2)을 구비할 수 있다.
따라서, 제1 절연막(512) 역시 제2 컨택홀(CH2)을 통해 제1 도전층(310)의 상면의 일부를 노출할 수 있다. 또한, 제1 절연막(512)의 제2 컨택홀(CH2)은 제1 액티브층(520)의 상면의 일부를 노출할 수 있다.
버퍼층(511)의 제1 컨택홀(CH1)의 전체는 제1 절연막(512)의 제2 컨택홀(CH2)의 일부와 중첩될 수 있다. 그리고, 버퍼층(511)의 제1 컨택홀(CH1)은 제1 액티브층(520)과 미 중첩될 수 있다.
이러한 버퍼층(511)의 제1 컨택홀(CH1)과 제1 절연막(512)의 제2 컨택홀(CH2)은 동일 공정을 통해 형성될 수 있으며, 이를 통해, 버퍼층(511) 및 제1 절연막(512)을 형성하는 데 필요한 마스크 수를 줄일 수 있는 효과가 있다.
구체적으로, 기판(300) 상에 버퍼층(511) 물질을 형성하고, 버퍼층(511) 상에 제1 액티브층(520) 물질을 형성할 수 있다. 제1 액티브층(520) 물질을 패터닝 한 후, 기판(300) 상에 제1 절연막(512) 물질을 형성할 수 있다.
이 후, 드라이 에칭 공정을 통해 제1 절연막(512) 및 버퍼층(511) 각각에 컨택홀을 형성하는 공정을 할 수 있는데, 이 때, 버퍼층(511) 상에 제1 액티브층(520) 물질이 존재하는 영역에서는, 제1 액티브층(520) 물질이 마스크 역할을 함으로써, 버퍼층(511)의 컨택홀이 형성되지 않을 수 있다.
즉, 도 5에 도시된 바와 같이, 동일 공정을 통해 제1 절연막(512)과 버퍼층(511)에 컨택홀을 형성하더라도, 제1 액티브층(520)이 존재하는 영역에서는 버퍼층(511)의 제1 컨택홀(CH1)이 형성되지 않고, 절연막(512) 상에는 마스크 역할을 하는 제1 액타브층(520) 물질이 존재하지 않으므로, 버퍼층(511)의 제1 컨택홀(CH1)의 폭(W1)은 제1 절연막(512)의 제2 컨택홀(CH2)의 폭(W1)보다 작을 수 있다. 여기서, 버퍼층(511)의 제1 컨택홀(CH1)의 폭(W1)은 제1 절연막(512)의 제2 컨택홀(CH2)의 폭(W1)은 제2 방향(도 3의 제3 신호라인이 연장되는 방향)에 대한 최소 길이일 수 있다.
제1 절연막(512)은 제2 컨택홀(CH2)을 통해 버퍼층(511) 상에 배치된 제1 액티브층(520)의 상면의 일부를 노출할 수 있다. 제1 절연막(512)과 미 중첩된 제1 액티브층(520)의 영역은 도체화 영역(521a)일 수 있다.
상술한 바와 같이, 제1 절연막(512)의 물질은 플라즈마를 이용한 드라이 에칭(dry etching) 공정을 통해 패터닝되어 제2 컨택홀(CH2)을 구비하는 제1 절연막(512)이 될 수 있다. 그리고, 제1 절연막(512) 물질이 드라이 에칭을 통해 제거되는 영역과 대응되는 영역에 배치된 제1 액티브층(520)은 플라즈마로 인해 도체화 될 수 있다.
그리고, 제1 절연막(512)과 중첩된 제1 액티브층(520)의 영역은 비 도체화 영역(521b)일 수 있다.
도 5에서는 제1 액티브층(520)의 도체화 영역(521a)이 제1 절연막(512)과 미 중첩된 영역이고, 제1 액티브층(520)의 비 도체화 영역(521b)이 제1 절연막(512)과 중첩된 영역인 구조로 도시하였으나, 본 발명이 이에 한정되는 것은 아니다. 본 발명에서는, 드라이 에칭의 공정 조건에 따라, 제1 액티브층(520)의 도체화 영역(521a)의 일부가 제1 절연막(512)과 중첩되는 구조를 가질 수도 있다.
이러한 제1 절연막(512)이 배치된 기판(300) 상에는 제2 도전층(330)이 배치될 수 있다.
제2 도전층(330)은 알루미늄(Al), 금(Au), 은(Ag), 구리(Cu), 텅스텐(W), 몰리브덴(Mo), 크롬(Cr), 탄탈륨(Ta), 티타늄(Ti) 등의 금속 또는 이들의 합금 중 어느 하나를 포함할 수 있으나, 본 발명이 이에 한정되는 것은 아니다.
제2 도전층(330)은 버퍼층(511)의 제1 컨택홀(CH1) 및 제1 절연막(512)의 제2 컨택홀(CH2)을 통해 노출된 제1 도전층(310)의 상면과 컨택될 수 있다.
또한, 제2 도전층(330)은 버퍼층(511) 상에 배치되되, 버퍼층(511)의 제1 컨택홀(CH1)의 주변에 배치된 제1 액티브층(520)의 도체화 영역(521a)과 컨택될 수 있다.
다시 말해, 제2 도전층(330)은 제1 도전층(310)과 전기적으로 연결되고, 제1 액티브층(520)과도 전기적으로 연결될 수 있다.
제2 도전층(330) 상에는 제2 절연막(513)이 배치될 수 있다.
제2 절연막(513)은 실리콘 옥사이드(SiOx), 실리콘 나이트라이드(SiNx) 또는 실리콘 옥시나이트라이드(SiON) 등의 무기절연물질을 포함할 수 있으나, 본 발명이 이에 한정되는 것은 아니다.
제2 절연막(513)은 제2 도전층(330)의 상면의 일부를 노출하는 제3 컨택홀(CH3)을 구비할 수 있다. 제2 절연막(513)의 제3 컨택홀(CH3)은 버퍼층(511)에 구비된 제1 컨택홀(CH1)의 일부와 중첩되고, 제1 절연막(512)에 구비된 제2 컨택홀(CH2)의 일부와 중첩될 수 있다.
이에, 제1 도전층(310)과 컨택된 제2 도전층(330) 영역의 일부와, 버퍼층(511) 및 제1 절연막(512) 상에 배치된 제2 도전층(330)의 영역의 일부는 제2 절연막(513)의 제2 컨택홀(CH2)과 중첩될 수 있다.
제2 절연막(513) 상에는 제3 절연막(514)이 배치될 수 있다.
제3 절연막(514)은 유기절연물질을 포함할 수 있으나, 본 발명이 이에 한정되는 것은 아니다.
제3 절연막(514)은 제2 절연막(513)의 제3 컨택홀(CH3)과 중첩된 제4 컨택홀(CH4)을 포함할 수 있다. 제3 절연막(514)은 제4 컨택홀(CH4)을 통해 제2 도전층(330)의 상면의 일부를 노출할 수 있다.
제2 절연막(513)의 제3 컨택홀(CH3)의 면적과 제3 절연막(514)의 제4 컨택홀(CH4)의 면적은 서로 동일할 수 있으나, 본 발명이 이에 한정되는 것은 아니다. 예를 들면, 제2 절연막(513)의 제3 컨택홀(CH3)의 면적은 제3 절연막(514)의 제4 컨택홀(CH4)의 면적보다 작을 수 있다. 이 경우, 제2 절연막(513)의 제3 컨택홀(CH3) 전체는 제3 절연막(514)의 제4 컨택홀(CH4)의 일부와 중첩될 수 있다.
제3 절연막(514) 상에는 제3 도전층(360)이 배치될 수 있다.
제3 도전층(360)은 투명도전물질, 예를 들면, ITO(Indium Tin Oxide), IZO(Indium Zinc Oxide) 또는 IGZO(Indium Gallium Zinc Oxide) 중 적어도 하나를 포함할 수 있으나, 본 발명이 이에 한정되는 것은 아니다.
제3 도전층(360)은 제2 절연막(513)의 제3 컨택홀(CH3)과 제3 절연막(514)의 제4 컨택홀(CH4)을 통해 제2 도전층(330)과 컨택될 수 있다. 다시 말해, 제2 도전층(330)과 제3 도전층(360)에 사이에 배치된 절연막들인 제3 및 제4 절연막(513, 514)의 컨택홀(342)은 제2 도전층(330)의 일부와 중첩될 수 있고, 제3 도전층(360)은 제3 및 제4 절연막(513, 514)의 컨택홀(342) 내에 배치되어, 제2 도전층(330)과 컨택될 수 있다.
따라서, 제3 도전층(360)은 제1 도전층(310) 및 제1 액티브층(520)과 전기적으로 연결된 제2 도전층(330)과 전기적으로 연결될 수 있다.
이와 같이, 본 발명의 실시예들에 따른 유기발광 표시장치(100)의 구동 트랜지스터(T1)의 제2 노드(N2)에 해당하는 영역에서는, 버퍼층(511)의 제1 컨택홀(CH1)의 전체와 제1 절연막(512)의 제2 컨택홀(CH2)의 일부가 중첩될 수 있다. 그리고, 버퍼층(511)의 제1 컨택홀(CH1)의 일부 및 제1 절연막(512)의 제2 컨택홀(CH1)의 일부는, 제2 절연막(513)의 제3 컨택홀(CH3)의 일부 및 제3 절연막(514)의 제4 컨택홀(CH4)의 일부와 중첩될 수 있다.
그리고, 각각의 컨택홀(CH1, CH2, CH3, CH4)을 통해, 제1 도전층(310), 제1 액티브층(520), 제2 도전층(330) 및 제3 도전층(340) 각각이 전기적으로 연결될 수 있다.
한편, 도 5에서는 제1 액티브층(320)이 단일층인 구조를 도시하였으나, 본 발명이 이에 한정되는 것은 아니다.
예를 들면, 제1 액티브층(520)은 두 층 이상의 다층 구조로 이루어질 수 있다. 이를 도 6을 참조하여 구체적으로 검토하면 다음과 같다.
도 6은 도 3의 A-B를 따라 절단한 단면도로, 단면 구조에 대한 다른 실시예를 도시한 도면이다.
후술하는 설명에서는 앞서 설명한 실시예들과 중복되는 내용(구성, 효과 등)은 생략할 수 있다. 또한, 후술하는 설명에서, 앞서 설명한 실시예들과 중복되는 구성의 도면 번호는 동일한 도면 번호를 사용할 수 있다.
도 6에 도시된 바와 같이, 본 발명의 실시예들에 따른 유기발광 표시장치(100)는 제1 도전층(310), 제1 컨택홀(CH1)을 포함하는 버퍼층(511), 액티브층(620), 제2 컨택홀(CH2)을 포함하는 제1 절연막(512), 제2 도전층(330), 제3 컨택홀(CH3)을 포함하는 제2 절연막(513), 제4 컨택홀(CH4)을 포함하는 제3 절연막(514) 및 제3 도전층(360)을 포함할 수 있다.
버퍼층(511) 상에 배치된 제1 액티브층(620)은 액티브 패턴(621) 및 액티브 패턴(621) 상에 배치된 적어도 한 층의 전도성 패턴(622)을 포함할 수 있다.
여기서, 액티브 패턴(621)은 산화물(Oxide) 반도체로 구성될 수 있다. 제1 액티브층(620)을 이루는 물질은, 금속 산화물 반도체로서, 몰리브덴(Mo), 아연(Zn), 인듐(In), 갈륨(Ga), 주석(Sn), 티타늄(Ti) 등의 금속의 산화물 또는 몰리브덴(Mo) 아연(Zn), 인듐(In), 갈륨(Ga), 주석(Sn), 티타늄(Ti) 등의 금속과 이들의 산화물의 조합으로 이루어질 수 있다.
예를 들면, 액티브 패턴(621)은 산화 아연(ZnO), 아연-주석 산화물(ZTO), 아연-인듐 산화물(ZIO), 인듐 산화물(InO), 티타늄 산화물(TiO), 인듐-갈륨-아연 산화물(IGZO), 인듐-아연-주석 산화물(IZTO) 중 적어도 하나를 포함할 수 있으나, 본 발명이 이에 한정되는 것은 아니다.
또한, 전도성 패턴(622)은 알루미늄(Al), 금(Au), 은(Ag), 구리(Cu), 텅스텐(W), 몰리브덴(Mo), 크롬(Cr), 탄탈륨(Ta), 티타늄(Ti) 등의 금속 또는 이들의 합금 중 어느 하나를 포함할 수 있다. 예를 들면, 전도성 패턴(522)은 몰리브덴(Mo)과 티타늄(Ti)의 합금일 수 있으나, 본 발명이 이에 한정되는 것은 아니다.
전도성 패턴(622)은 액티브 패턴(621) 상에 배치되어, 다른 구성들과 전기적 연결을 용이하게 하는 역할을 할 수 있다. 또한, 전도성 패턴(622)은 액티브 패턴(621)의 도체화 공정 등에서 마스크 역할을 함으로써, 추가적인 마스크 없이 액티브 패턴(621)의 도체화 공정을 용이하게 하는 역할을 할 수 있다.
제1 절연막(512)은 액티브 패턴(621)의 상면의 일부 및 적어도 일 측면을 노출하도록 배치될 수 있다. 그리고, 제1 절연막(512)은 전도성 패턴(622)의 상면의 일부와 적어도 일 측면을 노출하도록 배치될 수 있다.
전도성 패턴(622)은 액티브 패턴(621)의 상면의 일부 및 적어도 일 측면을 노출하도록 배치될 수 있다.
액티브 패턴(621)은 도체화 영역(621a) 및 비 도체화 영역(621b)을 포함할 수 있다.
액티브 패턴(621)의 도체화 영역(621a)은 제1 절연막(512)과 미 중첩되고, 전도성 패턴(622)과 미 중첩된 영역된 영역을 포함할 수 있다. 이 경우, 액티브 패턴(621)의 비 도체화 영역(621b)은 전도성 패턴(622)과 중첩된 영역일 수 있다.
그리고, 경우에 따라서는 액티브 패턴(621)의 도체화 영역(621a)은 제1 절연막(512)과 미 중첩되고, 전도성 패턴(622)과 중첩되는 영역의 일부를 포함할 수 있다. 이 경우, 액티브 패턴(621)의 비 도체화 영역(621b)은 제1 절연막(512)과 중첩되고, 전도성 패턴(622)의 일부와 중첩된 영역에 해당할 수 있다.
또한, 액티브 패턴(621)의 도체화 영역(621a)은 제1 절연막(512) 및 전도성 패턴(622)과 중첩되는 영역의 일부를 포함할 수도 있다. 이 경우, 액티브 패턴(621)의 비 도체화 영역(621b)은 제1 절연막(512)의 일부와 중첩되는 영역일 수 있다.
액티브 패턴(621)의 도체화 영역(621a)은, 제1 절연막(512) 및 버퍼층(511)을 드라이 에칭하는 공정을 통해 형성될 수 있으며, 액티브 패턴(621) 상에 배치된 전도성 패턴(622)이 마스크 역할을 함으로써, 전도성 패턴(622)이 미 중첩된 액티브 패턴(621)의 영역이 플라즈마에 의해 도체화될 수 있다.
또한, 드라이 에칭의 공정 조건에 따라, 액티브 패턴(621)의 도체화 영역(621a)은 전도성 패턴(622)과 중첩되는 영역의 일부까지 확장될 수 있다.
이러한 액티브 패턴(621)의 도체화 영역(621a)의 일부는 전도성 패턴(622)과 컨택될 수 있다. 예를 들어, 도 6에 도시된 바와 같이, 전도성 패턴(622)의 일 단이 액티브 패턴(621)의 도체화 영역(621a)과 비 도체화 영역(621b)의 경계에 위치하는 경우, 전도성 패턴(622)은 액티브 패턴(621)의 도체화 영역(621a)과 비 도체화 영역(621b)의 경계에서 액티브 패턴(621)의 도체화 영역(621a)과 서로 컨택될 수 있다.
그리고, 액티브 패턴(621)의 도체화 영역(621a)의 일부가 전도성 패턴(622)의 일부와 중첩되는 경우, 전도성 패턴(622)은 액티브 패턴(621)의 도체화 영역(621a)의 상면의 일부와 컨택될 수 있다.
제1 절연막(512)이 배치된 기판(300) 상에는 제2 도전층(330)이 배치될 수 있다.
제2 도전층(330)의 일부는 제1 액티브층(620)의 일부와 중첩되고, 제2 도전층(330)의 나머지 일부는 제1 액티브층(620)과 미 중첩될 수 있다.
또한, 제2 도전층(330)은 제1 절연막(512)에 구비된 제2 컨택홀(CH2)을 통해, 제1 액티브층(620)의 액티브 패턴(621)의 일부 및 전도성 패턴(622)의 일부와 컨택될 수 있다.
구체적으로, 제2 도전층(330)은 제1 절연막(512)과 미 중첩된 전도성 패턴(622)의 상면의 일부 및 적어도 일 측면과 컨택될 수 있다. 그리고, 제2 도전층(330)은 전도성 패턴(622)과 미 중첩된 액티브 패턴(621)의 상면의 일부 및 적어도 일 측면(즉, 액티브 패턴(621)의 도체화 영역(621a))과 컨택될 수 있다.
또한, 제2 도전층(330)은 제1 절연막(512)에 구비된 제2 컨택홀(CH2) 및 버퍼층(511)에 구비된 제1 컨택홀(CH1)을 통해 제1 도전층(310)의 상면의 일부와 컨택될 수 있다.
따라서, 제2 도전층(330)은 제1 컨택홀(CH1) 및 제2 컨택홀(CH2)을 통해 제1 도전층(310), 제1 액티브층(520)의 액티브 패턴(521) 및 전도성 패턴(522)과 전기적으로 연결될 수 있다.
본 발명의 실시예들에서, 전도성 패턴(622)의 저항은 액티브 패턴(621)의 저항보다 낮을 수 있다. 이러한 전도성 패턴(622)이 액티브 패턴(621) 상에 배치되고, 제2 도전층(330)이 제1 액티브층(620)의 전도성 패턴(622)과 전기적으로 연결됨으로써, 컨택 저항을 낮출 수 있는 효과가 있다.
제2 도전층(330) 상에는 제3 컨택홀(CH3)을 구비하는 제2 절연막(513) 및 제4 컨택홀(CH4)을 구비하는 제3 절연막(514)이 배치될 수 있다.
제3 컨택홀(CH3)과 제4 컨택홀(CH4) 각각의 일부는 제1 컨택홀(CH1)의 일부 및 제2 컨택홀(CH2)의 일부와 중첩될 수 있다.
또한, 도 6에 도시된 바와 같이, 제2 컨택홀(CH2)의 일부는 제1 액티브층(620)의 일부와 중첩되나, 제1 컨택홀(CH1), 제3 컨택홀(CH3) 및 제4 컨택홀(CH4) 각각은 제1 액티브층(620)과 미 중첩될 수 있다.
제1 절연막(513) 및 제3 절연막(514)이 배치된 기판 상에는 제3 도전층(360)이 배치될 수 있다. 제3 도전층(360)은 제3 컨택홀(CH3) 및 제4 컨택홀(CH4)을 통해 제2 도전층(330)과 전기적으로 연결될 수 있다.
여기서, 제3 도전층(360)의 일부는 제3 컨택홀(CH3)과 제4 컨택홀(CH4)이 제1 컨택홀(CH1)의 일부 및 제2 컨택홀(CH2)의 일부와 중첩된 영역에서 제2 도전층(330)의 일부와 컨택될 수 있으며, 제3 도전층(360)의 다른 일부는 제3 컨택홀(CH3)과 제4 컨택홀(CH4)이 제1 컨택홀(CH1) 및 제2 컨택홀(CH2)RHK 미 중첩된 영역에서 제2 도전층(330)의 일부와 컨택될 수 있다.
한편, 도 5 및 도 6에서는 액티브층(320, 520)의 일 단이 버퍼층(411)의 일 단과 중첩되는 구조를 도시하였으나, 본 발명의 실시예들에 따른 유기발광 표시장치(100)의 구조가 이에 한정되는 것은 아니다.
본 발명의 또 다른 실시예에 따른 구조를 검토하며 다음과 같다.
도 7은 도 3의 A-B를 따라 절단한 단면도로, 단면 구조에 대한 또 다른 실시예를 도시한 도면이다.
후술하는 설명에서는 앞서 설명한 실시예들과 중복되는 내용(구성, 효과 등)은 생략할 수 있다. 또한, 후술하는 설명에서, 앞서 설명한 실시예들과 중복되는 구성의 도면 번호는 동일한 도면 번호를 사용할 수 있다.
도 7을 참조하면, 버퍼층(511)의 상면의 일부에 제1 액티브층(720)의 액티브 패턴(721)이 배치되고, 액티브 패턴(721) 상에는 제1 액티브층(720)의 전도성 패턴(722)이 배치될 수 있다.
액티브 패턴(721)은 도체화 영역(721a) 및 비 도체화 영역(721b)을 포함할 수 있다.
이러한 액티브 패턴(721) 및 전도성 패턴(722)은 버퍼층(511)의 상면의 일부를 노출하도록 배치될 수 있다. 그리고, 전도성 패턴(722)은 액티브 패턴(721)의 상면의 일부 및 적어도 일 측면을 노출하도록 배치될 수 있다.
버퍼층(511)은 제1 도전층(310)의 상면의 일부를 노출하는 제1 컨택홀(CH1)을 구비할 수 있다. 제1 컨택홀(CH1) 내부에 해당하는 버퍼층(511)의 일 측면(711)으로부터 연장된 버퍼층(511)의 상면의 일부는 제1 액티브층(720)의 액티브 패턴(721) 및 전도성 패턴(722)과 미 중첩될 수 있으며, 제1 액티브층(720) 상에 배치된 제1 절연막(512)과도 미 중첩될 수 있다.
그리고, 제1 액티브층(720) 및 제1 절연막(512)과 미 중첩되며, 제1 컨택홀(CH1)에 의해 발생된 버퍼층(511)의 일 측면(711)으로부터 연장된 버퍼층(511)의 상면의 일부에는 다수의 돌기부(770)가 배치될 수 있다.
다수의 돌기부(770)의 형상은 불규칙적일 수 있으나, 본 발명이 이에 한정되는 것은 아니다.
다수의 돌기부(770)는 제1 절연막(512)의 제2 컨택홀(CH2) 형성을 위한 드라이 에칭 공정을 통해 형성될 수 있다.
구체적으로, 제1 절연막(512) 형성 전, 제1 컨택홀(CH1)이 형성되지 않은 제1 버퍼층(511) 물질 상에 액티브 패턴(721) 물질 및 전도성 패턴(722) 물질이 기판(300) 상에 차례로 형성될 수 있다.
그리고, 전도성 패턴(722)을 습식 에칭(wet etching)하여 패터닝하고, 액티브 패턴(721) 물질을 습식 에칭(wet ethching)하여 패터닝하는 공정을 통해, 도체화 되지 않은 상태의 액티브 패턴(721)을 포함하는 제1 액티브층(720)을 형성할 수 있다.
이 경우, 액티브 패턴(721) 상에 전도성 패턴(722)이 배치됨으로써, 액티브 패턴(721) 물질을 패터닝하는 공정에서 액티브 패턴(721)이 에칭 용액에 의해 모두 제거되는 것을 방지하고, 액티브 패턴(721)을 형성하는 물질이 패터닝되어, 전도성 패턴(722) 하부에 액티브 패턴(721)이 형성될 수 있도록 할 수 있다. 즉, 전도성 패턴(722)에 의해 제1 액티브층(720)의 공정 안정성이 향상될 수 있다.
상술한 바와 같이, 액티브 패턴(721)을 습식 에칭하여 패터닝하는 경우, 액티브 패턴(721)의 끝 단은 에칭 용액의 영향으로 두께가 매우 얇아질 수 있다.
이 후, 도체화 되지 않은 액티브 패턴(721) 및 전도성 패턴(722)을 포함하는 제1 액티브층(720) 상에 제1 절연막(512) 물질을 형성한 후, 제1 절연막(512) 물질과 버퍼층(511) 물질을 드라이 에칭하여 제1 및 제2 컨택홀(CH1, CH2)을 동시에 형성할 수 있다.
제2 절연막(513) 물질을 제거하는 드라이 에칭 공정에서, 버퍼층(511)의 제1 컨택홀(CH1)은 액티브 패턴(721)이 미 배치된 영역과 대응되는 영역에 위치된 버퍼층(711) 물질이 제거됨으로써 형성될 수 있다.
그리고, 플라즈마에 의해 액티브 패턴(721)의 끝 단(두께가 얇은 영역)은 제거되어 버퍼층(511)의 상면의 일부를 노출할 수 있다. 이에, 제1 컨택홀(CH1)과 인접한 버퍼층(511)의 상면의 일부는 플라즈마에 의해 다수의 돌기부(770)가 형성될 수 있다.
다시 말해, 버퍼층(511)에 제1 컨택홀(CH1)을 형성하는 공정에서, 도 7에 도시된 제1 컨택홀(CH1)에 의해 발생된 버퍼층(511)의 일 측면(711)으로부터 연장된 버퍼층(511)의 상면의 일부에는 두께가 얇은 액티브 패턴(721)의 물질이 남아 있으므로, 제1 컨택홀(CH1)이 형성되지는 않지만, 두께가 얇은 액티브 패턴(721)이 제거되면서, 버퍼층(511)의 상면에 다수의 돌기부(770)가 마련될 수 있다.
그리고, 제1 및 제2 컨택홀(CH1, CH2)을 형성하는 공정에서, 액티브 패턴(721)의 물질 중 제거되지 않고 플라즈마에 의해 노출된 부분은 도체화 되어 액티브 패턴(721)의 도체화 영역(721a)이 될 수 있다.
도 7에서는 액티브 패턴(721)의 도체화 영역(721a)이 제1 절연막(512)과 미 중첩된 영역이고, 액티브 패턴(721)의 비 도체화 영역(721b)이 제1 절연막(512)과 중첩된 영역인 구조로 도시하였으나, 본 발명이 이에 한정되는 것은 아니다. 본 발명에서는, 드라이 에칭의 공정 조건에 따라, 액티브 패턴(721)의 도체화 영역(721a)의 일부가 제1 절연막(512)과 중첩되는 구조를 가질 수도 있다.
이러한, 액티브 패턴(721)의 도체화 영역(721a)은 전도성 패턴(722)의 일부와 컨택됨으로써, 전기적으로 연결될 수 있다.
버퍼층(511), 제1 액티브층(720) 및 제1 절연막(512) 상에는 제2 도전층(330)이 배치될 수 있다.
제2 도전층(330)은 제1 절연막(512)에 구비된 제2 컨택홀(CH2)을 통해 제1 액티브층(720)의 전도성 패턴(722)의 상면의 일부 및 적어도 일 측면과 컨택될 수 있다. 또한, 제2 도전층(330)은 제1 절연막(512)에 구비된 제2 컨택홀(CH2)을 통해 제1 액티브층(720)의 액티브 패턴(721)의 도체화 영역(721a)의 상면의 일부 및 적어도 일 측면과 컨택될 수 있다.
또한, 제2 도전층(330)은 버퍼층(511)의 상면의 일부에 배치된 다수의 돌기부(770)의 표면과 컨택될 수 있다.
이러한 제2 도전층(330) 상에는 제3 컨택홀(CH3)을 포함하는 제2 절연막(513) 및 제4 컨택홀(CH4)을 포함하는 제3 절연막(513)이 배치될 수 있다.
여기서, 제3 컨택홀(CH3)과 제4 컨택홀(CH4)의 일부는 버퍼층(511)의 제1 컨택홀(CH1)의 일부 및 제2 컨택홀(CH2)의 일부와 중첩될 수 있다. 그리고, 제3 컨택홀(CH3)과 제4 컨택홀(CH4)의 나머지 일부는 제1 및 제2 컨택홀(CH1, CH2)과 미 중첩될 수 있다.
또한, 제3 컨택홀(CH3)과 제4 컨택홀(CH2)은 버퍼층(511)의 다수의 돌기부(770)와 미 중첩될 수 있다. 버퍼층(511)의 다수의 돌기부(770)는 제1 컨택홀(CH1)과 미 중첩되나, 제2 컨택홀(CH2)의 일부와는 중첩될 수 있다.
제3 절연막(513) 상에는 제3 도전층(360)이 배치될 수 있다.
제3 도전층(360)은 제3 컨택홀(CH3) 및 제4 컨택홀(CH4)을 통해 제2 도전층(330)과 전기적으로 연결될 수 있다.
한편, 도 2의 구동 트랜지스터(T1)의 제2 노드(N2)와 대응되는 영역에서 본 발명의 실시예들에 따른 유기발광 표시장치(100)의 버퍼층(511), 제1 액티브층(320, 520, 620, 720), 제1 절연막(512) 및 제2 도전층(330)의 배치관계는 도 5 내지 도 7에 한정되지 않고 다양하게 이루어질 수 있다.
도 8 내지 도 10을 참조하여 본 발명의 실시예들에 따른 유기발광 표시장치의 다른 구조들을 검토하면 다음과 같다.
도 8 내지 도 10은 본 발명의 실시예들에 따른 유기발광 표시장치의 버퍼층, 제1 액티브층, 제1 절연막 및 제2 도전층의 배치 관계에 대한 다양한 실시예들을 도시한 도면이다.
후술하는 설명에서는 앞서 설명한 실시예들과 중복되는 내용(구성, 효과 등)은 생략할 수 있다. 또한, 후술하는 설명에서, 앞서 설명한 실시예들과 중복되는 구성의 도면 번호는 동일한 도면 번호를 사용할 수 있다.
먼저 도 8을 참조하면, 버퍼층(511)의 상면의 일부에 제1 액티브층(820)의 액티브 패턴(821)이 배치되고, 액티브 패턴(821) 상에는 제1 액티브층(820)의 전도성 패턴(822)이 배치될 수 있다.
액티브 패턴(821)은 도체화 영역(821a) 및 비 도체화 영역(821b)을 포함할 수 있다. 도 8에서는 액티브 패턴(821)의 도체화 영역(821a)이 제1 절연막(512)과 미 중첩된 영역이고, 액티브 패턴(821)의 비 도체화 영역(821b)이 제1 절연막(512)과 중첩된 영역인 구조로 도시하였으나, 본 발명이 이에 한정되는 것은 아니다. 본 발명에서는, 공정 조건에 따라, 액티브 패턴(821)의 도체화 영역(821a)의 일부가 제1 절연막(512)과 중첩되는 구조를 가질 수도 있다.
그리고, 전도성 패턴(822)의 일부는 액티브 패턴(821)의 도체화 영역(821a)의 일부와 컨택될 수 있다.
액티브 패턴(821) 및 전도성 패턴(822)은 버퍼층(511)의 상면의 일부를 노출하도록 배치될 수 있다. 그리고, 전도성 패턴(822)은 액티브 패턴(821)의 상면의 일부 및 적어도 일 측면을 노출하도록 배치될 수 있다.
버퍼층(511)은 제1 도전층(310)의 상면의 일부를 노출하는 제1 컨택홀(CH1)을 구비할 수 있다. 제1 컨택홀(CH1)에 의해 발생된 버퍼층(511)의 일 측면(711)으로부터 연장된 버퍼층(511)의 상면의 일부는 제1 액티브층(820)의 액티브 패턴(821) 및 전도성 패턴(822)과 미 중첩될 수 있으며, 제1 액티브층(820) 상에 배치된 제1 절연막(512)과도 미 중첩될 수 있다.
그리고, 제1 액티브층(820) 및 제1 절연막(512)과 미 중첩된 버퍼층(511)의 표면은 제2 도전층(330)과 컨택될 수 있다.
또한, 제2 도전층(330)은 제1 절연막(512)의 제2 컨택홀(CH2)을 통해 제1 액티브층(820)의 도체화 영역(821a)의 일부 및 전도성 패턴(821)의 일부와도 컨택될 수 있다.
도 8에 도시된 버퍼층(511)의 제1 컨택홀(CH1)과 제1 절연막(512)의 제2 컨택홀(CH2)을 형성하는 공정은 도 7을 통해서 설명한 공정과 동일할 수 있다.
다만, 도시된 버퍼층(511)의 제1 컨택홀(CH1)과 제1 절연막(512)의 제2 컨택홀(CH2)을 형성하는 공정조건에 따라, 도 8에 도시된 바와 같이, 제1 액티브층(820) 및 제1 절연막(512)과 미 중첩되며, 제1 컨택홀(CH1)에 의해 발생된 버퍼층(511)의 일 측면(711)으로부터 연장된 버퍼층(511)의 상면의 일부에는 돌기부가 형성되지 않을 수 있다.
제2 도전층(330) 상에는 제3 컨택홀(CH3)을 포함하는 제2 절연막(513) 및 제4 컨택홀(CH4)을 포함하는 제3 절연막(513)이 배치될 수 있다.
여기서, 제3 컨택홀(CH3)과 제4 컨택홀(CH4)은 버퍼층(511)의 제1 컨택홀(CH1)의 일부 및 제2 컨택홀(CH2)의 일부와 중첩될 수 있다.
제3 절연막(513) 상에는 제3 도전층(360)이 배치될 수 있다.
제3 도전층(360)은 제3 컨택홀(CH3) 및 제4 컨택홀(CH4)을 통해 제2 도전층(330)과 전기적으로 연결될 수 있다.
한편, 도 6 내지 도 8에서는 제1 액티브층(620, 720, 820)의 액티브 패턴(621, 721, 821)의 상면의 일부가 전도성 패턴(622, 722, 822)과 미 중첩되는 구조를 도시하였으나, 본 발명의 실시예들에 따른 구조가 이에 한정되는 것은 아니다.
도 9를 참조하면, 제1 액티브층(920)의 액티브 패턴(921)의 적어도 일 단은 전도성 패턴(922)의 일 단과 중첩될 수 있다.
이 경우, 버퍼층(511) 물질 상에 액티브 패턴(921) 물질을 형성하고, 액티브 패턴(921) 물질 상에 전도성 패턴(922) 물질을 형성한 다음, 포토레지스트를 이용하여 전도성 패턴(922) 물질을 습식 에칭(wet etching)하여 패터닝할 수 있다.
이후, 포토레지스트 및 전도성 패턴(922)을 이용하여 액티브 패턴(921) 물질을 습식 에칭(wet ethching)하여 패터닝함으로써, 도 9에 도시된 제1 액티브층(920)의 액티브 패턴(921) 및 전도성 패턴(922)의 형상을 구성할 수 있다. 구체적으로, 포토레지스트 패턴의 일 단은 전도성 패턴(922)의 일 단과 중첩될 수 있으며, 이와 같은 포토레지스트 패턴 및 전도성 패턴(922)을 마스크로 하여 액티브 패턴(921) 물질을 습식 에칭하게 되면, 도 9에 도시된 바와 같이, 전도성 패턴(922)의 일 단과 액티브 패턴(921)의 일 단이 중첩될 수 있다.
그리고, 도체화되지 않은 상태인 액티브 패턴(921)의 상면은 전도성 패턴(922)에 의해 커버되고, 액티브 패턴(921)의 측면은 전도성 패턴(922)에 의해 커버되지 않고 노출된 상태로 존재할 수 있다.
이후, 전도성 패턴(922) 사에 배치된 포토레지스트 패턴을 제거하고, 제1 절연막(512) 물질을 형성할 수 있다.
그리고, 드라이 에칭 공정을 통해 제1 절연막(512)에 제2 컨택홀(CH2)을 형성하는 동시에 버퍼층(511)에 제1 컨택홀(CH2)을 형성할 수 있다. 이 공정에서, 전도성 패턴(922)에 의해 커버되지 못한 액티브 패턴(921)의 측면은 플라즈마에 의해 도체화 될 수 있다.
그리고, 드라이 에칭 공정 시간 및 플라즈마 에너지의 크기 등의 조건 변경을 통해, 액티브 패턴(921)의 측면을 이루는 표면뿐만 아니라, 액티브 패턴(921) 내측으로도 도체화가 가능할 수 있다.
이와 같은 공정을 통해, 액티브 패턴(921)은 도체화 영역(921a) 및 비 도체화 영역(921b)을 포함할 수 있다.
전도성 패턴(922)은 액티브 패턴(921)의 적어도 일 측면에 해당하는 액티브 패턴(921)의 도체화 영역(921a)과 중첩될 수 있다. 이에, 액티브 패턴(921)의 도체화 영역(921a)은 전도성 패턴(922)의 일부와 전기적으로 연결될 수 있다.
제1 액티브층(920) 상에는 제1 절연막(512)이 배치될 수 있고, 제1 절연막(512) 상에는 제2 도전층(330)이 배치될 수 있다.
제2 도전층(330)은 제1 절연막(512)에 구비된 제2 컨택홀(CH2)을 통해 제1 액티브층(920)의 전도성 패턴(922)의 상면의 일부 및 적어도 일 측면과 컨택될 수 있다. 또한, 제2 도전층(330)은 제1 액티브층(920)의 액티브 패턴(921)의 도체화 영역(921a)과 컨택될 수 있다.
제2 도전층(330) 상에는 제3 컨택홀(CH3)을 포함하는 제2 절연막(513) 및 제4 컨택홀(CH4)을 포함하는 제3 절연막(513)이 배치될 수 있다.
여기서, 제3 컨택홀(CH3)과 제4 컨택홀(CH4)은 버퍼층(511)의 제1 컨택홀(CH1)의 일부 및 제2 컨택홀(CH2)의 일부와 중첩될 수 있다.
제3 절연막(513) 상에는 제3 도전층(360)이 배치될 수 있다.
제3 도전층(360)은 제3 컨택홀(CH3) 및 제4 컨택홀(CH4)을 통해 제2 도전층(330)과 전기적으로 연결될 수 있다.
이어서, 도 10을 참조하면, 제1 액티브층(1020)의 액티브 패턴(1021)은 전도성 패턴(1022)의 배면의 일부를 노출하도록 배치될 수도 있다.
액티브 패턴(1021)이 전도성 패턴(1022)의 배면의 일부를 노출하는 구조를 갖는 제1 액티브층(1020)의 구조는 도 9에서 설명된 공정을 통해 형성될 수 있다.
다만, 포토레지스트 패턴과 전도성 패턴(1022)을 이용하여 액티브 패턴(1021) 물질을 습식 에칭하는 공정에서 에칭 용액에 의해 액티브 패턴(1021) 물질이 과 식각될 수 있으며, 그 결과, 도 10에 도시된 바와 같이 액티브 패턴(1021)이 전도성 패턴(1022)의 배면의 일부를 노출하게 될 수 있다.
제1 액티브층(1020) 형성 후, 제1 절연막(512)에 제2 컨택홀(CH2)을 형성하고, 버퍼층(511)에 제1 컨택홀(CH1)을 형성하는 드라이 에칭 공정에서, 전도성 패턴(1022)에 의해 커버되지 못한 액티브 패턴(1021)의 측면은 플라즈마에 의해 도체화 될 수 있다. 특히, 플라즈마가 직진성만을 갖는 것이 아니므로, 액티브 패턴(1021)의 측면이 전도성 패턴(1022)과 중첩되는 구조를 갖더라도, 전도성 패턴(1022)이 액티브 패턴(1021)의 측면과 접촉되지 않기 때문에, 액티브 패턴(1021)의 측면은 플라즈마에 의해 도체화 될 수 있다.
이 때, 도체화 되지 않은 상태인 액티브 패턴(1021)의 상면은 전도성 패턴(1022)에 의해 커버되고, 측면은 전도성 패턴(1022)에 의해 커버되지 않고 노출된 상태로 존재할 수 있다.
이러한 액티브 패턴(1021)은 도체화 영역(1021a) 및 비 도체화 영역(921b)을 포함할 수 있다. 액티브 패턴(1021)의 도체화 영역(1021a)은 액티브 패턴(1021)의 적어도 일 측면에 해당하는 영역일 수 있고, 나머지 영역은 비 도체화 영역(1021b)일 수 있다.
액티브 패턴(1021)의 일 측면과 상면의 경계도 도체화 될 수 있는데, 액티브 패턴(1021)의 일 측면과 상면의 경계에서 전도성 패턴(1022)의 배면이 컨택될 수 있다.
이러한 제1 액티브층(1020) 상에는 제1 절연막(512)이 배치될 수 있고, 제1 절연막(512) 상에는 제2 도전층(330)이 배치될 수 있다.
제2 도전층(330)은 제1 절연막(512)에 구비된 제2 컨택홀(CH2)을 통해 제1 액티브층(1020)의 전도성 패턴(1022)의 상면의 일부, 적어도 일 측면 및 배면의 일부와 컨택될 수 있다.
또한, 제2 도전층(330)은 제1 절연막(512)에 구비된 제2 컨택홀(CH2)을 통해 제1 액티브층(1020)의 액티브 패턴(1021)의 도체화 영역(1021a)인 액티브 패턴(1021)의 측면과 컨택될 수 있다.
즉, 기판(300) 상에 배치된 구성들을 형성하는 공정에 의해 액티브 패턴(1021)이 과 식각되어 전도성 패턴(1022)의 배면의 일부를 노출하더라도, 전도성 패턴(1011)이 액티브 패턴(1021)의 도체화 영역(1021b)인 액티브 패턴(1021)의 일 측면과 컨택되고, 제2 도전층(330)이 이러한 제1 액티브층(1020)과 컨택될 수 있으므로, 서브픽셀을 구동하는데 용이할 수 있다.
제2 도전층(330) 상에는 제3 컨택홀(CH3)을 포함하는 제2 절연막(513) 및 제4 컨택홀(CH4)을 포함하는 제3 절연막(513)이 배치될 수 있다.
여기서, 제3 컨택홀(CH3)과 제4 컨택홀(CH4)은 버퍼층(511)의 제1 컨택홀(CH1)의 일부 및 제2 컨택홀(CH2)의 일부와 중첩될 수 있다.
제3 절연막(513) 상에는 제3 도전층(360)이 배치될 수 있다.
제3 도전층(360)은 제3 컨택홀(CH3) 및 제4 컨택홀(CH4)을 통해 제2 도전층(330)과 전기적으로 연결될 수 있다.
이어서, 도면을 참조하여 본 발명의 실시예들에 따른 유기발광 표시장치(100)의 서브픽셀에서, 구동 트랜지스터(T1)의 제2 노드(N2)에 포함되는 영역의 다른 구조를 검토하면 다음과 같다.
도 11은 도 3의 C-D를 따라 절단한 단면도이다.
후술하는 설명에서는 앞서 설명한 실시예들과 중복되는 내용(구성, 효과 등)은 생략할 수 있다. 또한, 후술하는 설명에서, 앞서 설명한 실시예들과 중복되는 구성의 도면 번호는 동일한 도면 번호를 사용할 수 있다.
또한, 후술하는 설명에서는, 제1 액티브층은 도 6에 도시된 제1 액티브층(620)이 적용된 구조를 예시로 하여 설명한다.
도 11을 참조하면, 기판(300) 상에 제1 도전층(310)이 배치될 수 있다.
제1 도전층(310) 상에는 버퍼층(511)이 배치될 수 있다.
버퍼층(511)은 제1 도전층(310)의 상면의 일부를 노출하는 제1 컨택홀(CH1)을 포함할 수 있다.
버퍼층(511) 상에는 제1 절연막(512)이 배치될 수 있다.
제1 절연막(512)은 제1 컨택홀(CH1)과 중첩된 제2 컨택홀(CH2)을 구비할 수 있다.
제1 절연막(512) 상에는 제2 도전층(330)이 배치될 수 있다.
제2 도전층(330)은 버퍼층(511)의 제1 컨택홀(CH1)과 제1 절연막(512)의 제2 컨택홀(CH2)을 통해 제1 도전층(310)의 상면의 일부와 컨택될 수 있다.
이러한 제2 도전층(330) 상에는 제2 절연막(513)이 배치될 수 있다.
제2 절연막(513)은 제1 컨택홀(CH1) 및 제2 컨택홀(CH2)과 중첩된 제3 컨택홀(CH3)을 포함할 수 있다.
제3 컨택홀(CH3)은 제2 도전층(330)의 상면의 일부를 노출할 수 있다. 구체적으로, 제3 컨택홀(CH3)은 제1 컨택홀(CH1)과 제2 컨택홀(CH2) 내에 배치된 제2 도전층(330) 전체와 중첩되고, 제2 컨택홀(CH2)을 둘러싸는 제1 절연막(512)의 상면의 일부에 배치된 제2 도전층(330)의 일부와 중첩될 수 있다.
제2 절연막(315) 상에는 제3 절연막(514)이 배치될 수 있다.
제3 절연막(514)은 제3 컨택홀(CH3)과 중첩된 제4 컨택홀(CH4)을 포함할 수 있다.
제4 컨택홀(CH4)은 제3 컨택홀(CH3)과 중첩하여 제2 도전층(330)의 상면의 일부를 노출할 수 있다. 구체적으로, 제4 컨택홀(CH4)은 제1 컨택홀(CH1)과 제2 컨택홀(CH2) 내에 배치된 제2 도전층(330) 전체와 중첩되고, 제2 컨택홀(CH2)을 둘러싸는 제1 절연막(512)의 상면의 일부에 배치된 제2 도전층(330)의 일부와 중첩될 수 있다.
제3 절연막(514) 상에는 제3 도전층(360)이 배치될 수 있다.
제3 도전층(360)은 제3 컨택홀(CH3) 및 제4 컨택홀(CH4)을 통해 제2 도전층(330)의 상면의 일부와 컨택될 수 있다.
구체적으로, 제3 도전층(360)은 제1 컨택홀(CH1)과 제2 컨택홀(CH2) 내에 배치된 제2 도전층(330)과 컨택될 수 있고, 또한, 제2 컨택홀(CH2)을 둘러싸는 제1 절연막(512)의 상면의 일부에 배치된 제2 도전층(330)의 일부와도 중첩될 수 있다.
즉, 도 3의 C-D를 따라 절단된 영역에서, 제1 도전층(310), 제2 도전층(330) 및 제3 도전층(360)은 전기적으로 연결될 수 있다.
그리고, 도 11에 도시된 바와 같이, 도 3의 C-D를 따라 절단된 영역에, 제1 액티브층은 미 배치될 수 있다. 즉, 제1 내지 제4 컨택홀(CH1, CH2, CH3, CH4)이 중첩된 영역과 제1 액티브층은 미 중첩됨을 알 수 있다.
한편, 제1 내지 제4 컨택홀(CH1, CH2, CH3, CH4)이 중첩된 구조와 같이, 다수의 컨택홀이 중첩된 영역과 도 3에서 설명된 제1 액티브층 또는 제2 액티브층이 중첩하는 경우, 다수의 컨택홀을 형성하는 공정에서 제1 액티브층 또는 제2 액티브층에 손상이 발생하거나, 제1 또는 제2 액티브층이 과 식각되어 제1 내지 제4 컨택홀(CH1, CH2, CH3, CH4)을 포함하는 각 절연막의 일부가 노출됨으로써, 절연막의 손상이 발생할 수 있다.
특히, 습식 에칭 공정을 통해 기판(300) 상에 배치된 구성의 일부를 패터닝하는 경우, 에칭 용액에 의해 의도하지 않은 액티브층의 과 식각 현상이 발생하여 액티브층 하부에 배치된 버퍼층(511)에도 손상이 가해질 수 있다. 예를 들면, 제1 컨택홀(CH1)의 크기가 과하게 커지는 등의 구조적 결함이 발생할 수 있다.
그러나, 본 발명의 실시예들에 따른 유기발광 표시장치(100)는 제3 및 제4 컨택홀(CH3, CH4)이 중첩된 영역뿐만 아니라, 제1 내지 제4 컨택홀(CH1, CH2, CH3, CH4)이 중첩된 영역이 제1 액티브층과 미 중첩됨으로써, 액티브층의 과 식각 현상으로 인해, 버퍼층이 손상되는 것을 방지할 수 있다.
또한, 앞서 언급한 바와 같이, 제1 컨태홀(CH1)의 전체가 제2 컨택홀(CH2)과 중첩되고, 제1 컨택홀(CH1) 및 제2 컨택홀(CH2)이 제3 컨택홀(CH3) 및 제4 컨택홀(CH4)과 중첩되어 다수의 컨택홀들이 차지하는 영역이 줄어듦으로써, 서브픽셀 내에 위치한 스토리지 캐패시터의 크기를 증가시킬 수 있음을 설명한 바 있다.
그리고, 본 발명의 실시예들에 따른 유기발광 표시장치(100)의 스토리지 캐패시터는 다층의 전극을 포함함으로써, 고 용량 특성을 갖는 스토리지 캐패스터를 구현할 수 있다.
본 발명의 실시예들에 따른 스토리지 캐패시터의 구조를 도 12를 참조하여 검토하면 다음과 같다.
도 12는 도 3의 E-F를 따라 절단한 단면도이다.
후술하는 설명에서는 앞서 설명한 실시예들과 중복되는 내용(구성, 효과 등)은 생략할 수 있다. 또한, 후술하는 설명에서, 앞서 설명한 실시예들과 중복되는 구성의 도면 번호는 동일한 도면 번호를 사용할 수 있다.
또한, 후술하는 설명에서는, 제1 액티브층은 도 6에 도시된 제1 액티브층(620)이 적용된 구조를 예시로 하여 설명한다.
도 12를 참조하면, 기판(300) 상에 제1 도전층(310), 버퍼층(511), 제1 액티브층(620)의 액티브 패턴(621), 제1 액티브층(620)의 전도성 패턴(622), 제1 절연막(512), 플레이트(340), 제2 절연막(513), 제3 절연막(514) 및 제3 도전층(360)이 차례로 배치될 수 있다.
플레이트(340)은 앞서 설명된 제2 도전층(330)과 동일층에 배치될 수 있다.
여기서, 제1 도전층(310), 제1 액티브층(620)의 액티브 패턴(621) 및 플레이트(340) 각각은 무기절연물질을 포함하는 층을 사이에 두고 서로 중첩되도록 배치됨으로써, 스토리지 캐패시터의 전극 역할을 할 수 있다.
본 발명의 실시예들에 따른 유기발광 표시장치(100)는 제1 액티브층(620)이 전도성 패턴(622)을 포함함으로써, 플레이트(340), 제1 액티브층(620) 및 제1 도전층(310)이 중첩된 대부부의 영역이 스토리지 캐패시터(Cst)로 활용됨으로써, 고 해상도의 유기발광 표시장치(100)로 활용 가능할 수 있다.
도 12에서는 제1 액티브층(620)이 전도성 패턴(621)을 포함하는 구조를 중심으로 설명하였으나, 도 5에 도시된 바와 같이, 제1 액티브층(520)이 액티브 패턴만을 포함하는 구조로 이루어질 수도 있다. 이 경우, 스토리지 캐패시터가 배치된 영역에서 액티브 패턴의 영역은, 도체화된 영역일 수 있다.
이와 같이, 본 발명의 실시예들에 따른 유기발광 표시장치(100)의 스토리지 캐패시터가 다층 구조로 이루어짐으로써, 고 용량 특성을 갖는 스토리지 캐패시터를 구현할 수 있다.
본 발명의 실시예들에 의하면, 구동 트랜지스터의 제2 노드에 포함되는 영역에 배치된 다수의 컨택홀들이 중첩되어 배치됨으로써, 다수의 컨택홀들과 중첩된 도전층의 크기를 줄일 수 있으므로, 스토리지 캐패시터의 면적을 줄이지 않더라도 비 발광영역의 면적 줄일 수 있고, 비 발광영역의 면적이 줄어든 만큼 발광영역의 면적을 증가시켜 고 휘도 특성을 갖는 유기발광 표시패널 및 이를 포함하는 유기발광 표시장치를 제공할 수 있다.
또한, 본 발명의 실시예들에 의하면, 구동 트랜지스터의 제2 노드에 포함되는 영역에 배치된 다수의 컨택홀이 중첩되고, 다수의 컨택홀과 중첩된 도전층의 크기를 줄일 수 있음으로써, 발광영역의 면적을 줄이지 않고, 스토리지 캐패시터의 크기를 늘리 수 있으므로, 고 휘도 및 고 해상도의 유기발광 표시패널 및 이를 포함하는 유기발광 표시장치를 제공할 수 있다.
또한, 본 발명의 실시예들에 의하면, 액티브층이 액티브 패턴 및 액티브 패턴 상에 배치된 전도성 패턴을 포함함으로써, 서브픽셀의 구동이 용이한 유기발광 표시패널 및 이를 포함하는 유기발광 표시장치를 제공할 수 있다.
또한, 본 발명의 실시예들에 의하면, 다수의 컨택홀들이 배치된 영역 중 일부 영역이 액티브층과 미 중첩됨으로써, 공정 과정에서 액티브층이나 버퍼층에 손상이 발생하는 것을 방지할 수 있는 구조를 갖는 유기발광 표시패널 및 이를 포함하는 유기발광 표시장치를 제공할 수 있다.
이상의 설명은 본 발명의 기술 사상을 예시적으로 설명한 것에 불과한 것으로서, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자라면 본 발명의 본질적인 특성에서 벗어나지 않는 범위에서 다양한 수정 및 변형이 가능할 것이다. 또한, 본 발명에 개시된 실시예들은 본 발명의 기술 사상을 한정하기 위한 것이 아니라 설명하기 위한 것이므로 이러한 실시예에 의하여 본 발명의 기술 사상의 범위가 한정되는 것은 아니다. 본 발명의 보호 범위는 아래의 청구범위에 의하여 해석되어야 하며, 그와 동등한 범위 내에 있는 모든 기술 사상은 본 발명의 권리 범위에 포함되는 것으로 해석되어야 할 것이다.
100: 유기발광 표시장치
310: 제1 도전층
320, 520, 620, 720, 820, 920, 1020: 제1 액티브층
330: 제2 도전층
340: 플레이트
360: 제3 도전층
511: 버퍼층
512: 제1 절연막
513: 제2 절연막
514: 제3 절연막
621, 721, 821, 921, 1021: 액티브 패턴
622, 722, 822, 922,1022: 전도성 패턴

Claims (19)

  1. 기판;
    상기 기판 상에 배치된 제1 도전층;
    상기 제1 도전층 상에 배치되고 상기 제1 도전층의 일부와 중첩된 제1 컨택홀을 포함하는 버퍼층;
    상기 버퍼층 상에 배치된 액티브층;
    상기 액티브층 및 상기 버퍼층 상에 배치되고 상기 제1 컨택홀과 중첩된 제2 컨택홀을 포함하는 제1 절연막;
    상기 제1 절연막 상에 배치되고, 상기 제1 컨택홀 및 상기 제2 컨택홀을 통해 상기 제1 도전층의 일부 및 상기 액티브층의 일부와 컨택된 제2 도전층;
    상기 제2 도전층 상에 배치되고, 상기 제1 컨택홀 및 상기 제2 컨택홀 각각의 일부와 중첩된 제3 컨택홀을 포함하는 제2 절연막; 및
    상기 제2 절연막 상에 배치되고, 상기 제2 컨택홀을 통해 상기 제2 도전층의 일부와 컨택된 제3 도전층을 포함하고,
    상기 제3 컨택홀은 상기 액티브층과 미 중첩되는 유기발광 표시장치.
  2. 제1 항에 있어서,
    상기 제1 컨택홀은 상기 액티브층과 미 중첩된 유기발광 표시장치.
  3. 제1 항에 있어서,
    상기 액티브층은 산화 아연(ZnO), 아연-주석 산화물(ZTO), 아연-인듐 산화물(ZIO), 인듐 산화물(InO), 티타늄 산화물(TiO), 인듐-갈륨-아연 산화물(IGZO), 인듐-아연-주석 산화물(IZTO) 중 적어도 하나를 포함하고,
    상기 액티브층이 상기 제2 컨택홀과 중첩된 영역은 도체화 영역인 유기발광 표시장치.
  4. 제1 항에 있어서,
    상기 액티브층은 상기 버퍼층 상에 배치된 액티브 패턴 및 상기 액티브 패턴 상에 배치된 적어도 한 층의 전도성 패턴을 포함하고,
    상기 액티브 패턴은 산화 아연(ZnO), 아연-주석 산화물(ZTO), 아연-인듐 산화물(ZIO), 인듐 산화물(InO), 티타늄 산화물(TiO), 인듐-갈륨-아연 산화물(IGZO), 인듐-아연-주석 산화물(IZTO) 중 적어도 하나를 포함하고,
    상기 전도성 패턴은 알루미늄(Al), 금(Au), 은(Ag), 구리(Cu), 텅스텐(W), 몰리브덴(Mo), 크롬(Cr), 탄탈륨(Ta), 티타늄(Ti) 등의 금속 또는 이들의 합금 중 어느 하나를 포함하는 유기발광 표시장치.
  5. 재4 항에 있어서,
    상기 액티브 패턴은 도체화 영역 및 비 도체화 영역을 포함하고,
    상기 전도성 패턴은 상기 액티브 패턴의 상기 도체화 영역과 컨택된 유기발광 표시장치.
  6. 제4 항에 있어서,
    상기 전도성 패턴은 상기 액티브 패턴의 상면의 일부 및 적어도 일 측면을 노출하는 유기발광 표시장치.
  7. 제4 항에 있어서,
    상기 전도성 패턴의 적어도 일 단과 상기 액티브 패턴의 일 단은 서로 중첩된 유기발광 표시장치.
  8. 제4 항에 있어서,
    상기 액티브 패턴은 상기 전도성 패턴의 배면의 일부를 노출하는 유기발광 표시장치.
  9. 제1 항에 있어서,
    상기 액티브층은 상기 버퍼층의 상면의 일부를 노출하고,
    상기 액티브층에 의해 노출된 상기 버퍼층의 상면의 일부에는 다수의 돌기부가 배치된 유기발광 표시장치.
  10. 제1 항에 있어서,
    상기 액티브층은 도체화 영역을 포함하고,
    상기 도체화 영역은,
    상기 액티브층이 상기 제1 절연막과 미 중첩된 영역이거나,
    상기 액티브층이 상기 제1 절연막과 미 중첩된 영역 및 상기 액티브층이 상기 제1 절연막과 중첩된 일부 영역을 포함하는 영역인 유기발광 표시장치.
  11. 제1 항에 있어서,
    상기 제2 도전층과 동일층에 배치되고, 상기 제2 도전층과 이격된 플레이트를 포함하고,
    상기 플레이트는 제1 도전층의 일부 및 상기 액티브층의 일부와 중첩되어 스토리지 캐패시터를 이루는 유기발광 표시장치.
  12. 제1 항에 있어서,
    상기 플레이트는 상기 액티브층의 일부와 중첩된 제1 연장부를 포함하고,
    상기 제1 연장부는 구동 트랜지스터의 게이트 전극인 유기발광 표시장치.
  13. 제12 항에 있어서,
    상기 제1 컨택홀, 상기 제2 컨택홀 및 상기 제3 컨택홀이 배치된 영역은 상기 구동 트랜지스터에 기준 전압을 인가하는 노드에 포함된 영역인 유기발광 표시장치.
  14. 제1 항에 있어서,
    상기 제3 도전층 유기발광소자의 애노드 전극 또는 캐소드 전극인 유기발광 표시장치.
  15. 제1 항에 있어서,
    상기 제1 컨택홀, 상기 제2 컨택홀 및 상기 제3 컨택홀 각각이 중첩된 영역은 상기 액티브층과 미 중첩된 유기발광 표시장치.
  16. 기판;
    상기 기판 상에 배치된 제1 도전층;
    상기 제1 도전층 상에 배치되고 상기 제1 도전층의 일부와 중첩된 제1 컨택홀을 포함하는 버퍼층;
    상기 버퍼층 상에 배치된 액티브 패턴 및 상기 액티브 패턴 상에 배치된 전도성 패턴을 포함하는 액티브층;
    상기 액티브층 및 상기 버퍼층 상에 배치되고 상기 제1 컨택홀과 중첩된 제2 컨택홀을 포함하는 제1 절연막;
    상기 제1 절연막 상에 배치되고, 상기 제1 컨택홀 및 상기 제2 컨택홀을 통해 상기 제1 도전층의 일부 및 상기 액티브층의 일부와 컨택된 제2 도전층;
    상기 제2 도전층과 동일층에 배치되고, 상기 제2 도전층과 이격된 플레이트; 및
    상기 제2 도전층 및 상기 플레이트 상에 배치되고, 상기 제1 컨택홀 및 상기 제2 컨택홀 각각의 일부와 중첩된 제3 컨택홀을 포함하는 제2 절연막을 포함하고,
    상기 제3 컨택홀은 상기 액티브층과 미 중첩되고,
    상기 제1 도전층, 상기 액티브층 및 상기 플레이트 각각은 스토리지 캐패시터를 이루는 유기발광 표시패널.
  17. 제16 항에 있어서,
    상기 스토리지 캐패시터는 상기 액티브층의 상기 전도성 패턴을 전극으로 포함하는 유기발광 표시패널.
  18. 제16 항에 있어서,
    상기 제1 컨택홀은 상기 액티브층과 미 중첩된 유기발광 표시장치.
  19. 제16 항에 있어서,
    상기 제1 컨택홀, 상기 제2 컨택홀 및 상기 제3 컨택홀이 배치된 영역은 상기 구동 트랜지스터에 기준 전압을 인가하는 노드에 포함된 영역인 유기발광 표시장치.
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