KR20210033120A - 표시 장치 - Google Patents

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KR20210033120A
KR20210033120A KR1020190114355A KR20190114355A KR20210033120A KR 20210033120 A KR20210033120 A KR 20210033120A KR 1020190114355 A KR1020190114355 A KR 1020190114355A KR 20190114355 A KR20190114355 A KR 20190114355A KR 20210033120 A KR20210033120 A KR 20210033120A
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KR
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disposed
display area
circuit
pixel
connection electrode
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KR1020190114355A
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이정규
조승환
김민주
김태현
심동환
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삼성디스플레이 주식회사
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Abstract

표시 장치가 제공된다. 표시 장치는 표시 장치는 표시 영역, 및 상기 표시 영역의 주변에 위치하고 패드부, 및 상기 표시 영역과 상기 패드부의 사이에 위치한 콘택부를 포함하는 비표시 영역을 포함하는 표시 장치로서, 상기 표시 영역에 배치되는 내장 회로, 상기 패드부에 배치되는 제1 연결 전극, 및 상기 콘택부에 배치되는 제2 연결 전극을 포함하는 제1 회로부; 및 상기 제1 회로부와 다른 층에 위치하고 상기 표시 영역에 배치되는 화소, 상기 패드부에 배치되는 패드, 및 상기 콘택부와 상기 표시 영역에 걸쳐 배치된 라인을 포함하는 제2 회로부를 포함하고, 상기 패드는 상기 제1 연결 전극을 통해 상기 내장 회로와 전기적으로 연결되고, 상기 내장 회로는 상기 제2 연결 전극을 통해 상기 라인과 전기적으로 연결되고, 상기 라인은 상기 화소와 전기적으로 연결된다.

Description

표시 장치{Display device}
본 발명은 표시 장치에 관한 것이다.
표시 장치는 멀티미디어의 발달과 함께 그 중요성이 증대되고 있다. 이에 부응하여 액정 표시 장치(Liquid Crystal Display, LCD), 유기 발광 표시 장치(Organic Light Emitting Display, OLED) 등과 같은 여러 종류의 표시 장치가 사용되고 있다. 그 중 유기 발광 표시 장치는 자발광 소자로서 유기 발광 소자를 포함하며 우수한 시야각을 가져 차세대 표시 장치로 주목받고 있다.
표시 장치는 표시 영역과 표시 영역 주변에 배치된 비표시 영역을 포함할 수 있다. 표시 영역에는 화소 회로가 배치될 수 있다. 표시 장치의 데드 스페이스(Dead space)에 해당하는 비표시 영역에는 화소 회로를 구동하는 각종 구동 회로들이 배치될 수 있다. 최근에는 한정된 크기에서 보다 넓은 표시면을 갖는 표시 장치가 선호되고 있다. 이를 위해 데드 스페이스를 최소화하기 위한 연구가 이루어지고 있다. 그런데, 표시 장치의 해상도가 높아질수록 구동 회로들이 더욱 복잡해져 구동 회로들의 배치 면적을 줄이기 쉽지 않다. 따라서, 구동 회로가 배치되는 비표시 영역의 폭을 줄이는 데에 한계가 있다.
본 발명이 해결하고자 하는 과제는 데드 스페이스가 감소한 표시 장치를 제공하고자 하는 것이다.
본 발명의 과제들은 이상에서 언급한 과제로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 윈도우 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 과제를 해결하기 위한 일 실시예에 따른 표시 장치는 표시 영역, 및 상기 표시 영역의 주변에 위치하고 패드부, 및 상기 표시 영역과 상기 패드부의 사이에 위치한 콘택부를 포함하는 비표시 영역을 포함하는 표시 장치로서, 상기 표시 영역에 배치되는 내장 회로, 상기 패드부에 배치되는 제1 연결 전극, 및 상기 콘택부에 배치되는 제2 연결 전극을 포함하는 제1 회로부; 및 상기 제1 회로부와 다른 층에 위치하고 상기 표시 영역에 배치되는 화소, 상기 패드부에 배치되는 패드, 및 상기 콘택부와 상기 표시 영역에 걸쳐 배치된 라인을 포함하는 제2 회로부를 포함하고, 상기 패드는 상기 제1 연결 전극을 통해 상기 내장 회로와 전기적으로 연결되고, 상기 내장 회로는 상기 제2 연결 전극을 통해 상기 라인과 전기적으로 연결되고, 상기 라인은 상기 화소와 전기적으로 연결된다.
상기 제1 연결 전극과 상기 내장 회로를 연결하는 제1 팬아웃 라인, 및 상기 내장 회로와 상기 제2 연결 전극을 연결하는 제2 팬아웃 라인을 더 포함하되, 상기 제1 팬아웃 라인은 상기 패드부, 상기 콘택부, 및 상기 표시 영역에 걸쳐 배치되고, 상기 제2 팬아웃 라인은 상기 표시 영역, 및 상기 콘택부에 걸쳐 배치될 수 있다.
상기 제1 연결 전극, 및 상기 제2 연결 전극은 동일층에 배치되고 동일한 물질을 포함하고, 상기 패드, 및 상기 라인은 동일층에 배치되고 동일한 물질을 포함할 수 있다.
상기 제1 팬아웃 라인과 상기 제2 팬아웃 라인은 동일층에 배치되고 동일한 물질을 포함하되, 상기 제1 팬아웃 라인과 상기 제2 팬아웃 라인 각각은 상기 제1 연결 전극과 다른층에 배치될 수 있다.
상기 화소는 화소 트랜지스터, 및 상기 화소 트랜지스터와 전기적으로 연결된 발광 소자를 포함하고, 상기 내장 회로는 내장 회로 트랜지스터를 포함할 수 있다.
상기 화소 트랜지스터는 화소 반도체층을 포함하고, 상기 내장 회로 트랜지스터는 내장 회로 반도체층을 포함하되, 상기 화소 반도체층과 상기 내장 회로 반도체층은 서로 상이한 물질을 포함할 수 있다.
상기 내장 회로 반도체층과 상기 화소 반도체층 중 어느 하나는 산화물 반도체를 포함하고, 상기 내장 회로 반도체층과 상기 화소 반도체층 중 다른 하나는 폴리 실리콘을 포함할 수 있다.
상기 화소 트랜지스터는 화소 반도체층, 상기 화소 반도체층 상에 배치된 화소 게이트 전극, 및 상기 화소 게이트 전극 상에 배치된 화소 소스 전극과 화소 드레인 전극을 포함하고, 상기 화소 소스 전극과 상기 화소 드레인 전극은 각각 상기 화소 반도체층과 전기적으로 연결되고, 상기 화소 소스 전극, 및 상기 화소 드레인 전극은 상기 패드와 동일층에 배치될 수 있다.
상기 내장 회로 트랜지스터는 내장 회로 반도체층, 상기 내장 회로 반도체층 상에 배치된 내장 회로 게이트 전극, 및 상기 내장 회로 게이트 전극 상에 배치된 내장 회로 소스 전극과 내장 회로 드레인 전극을 포함하되, 상기 내장 회로 소스 전극, 및 상기 내장 회로 드레인 전극은 상기 제1 연결 전극과 동일층에 배치될 수 있다.
상기 제2 연결 전극은 평면상 상기 제1 연결 전극보다 상대적으로 상기 표시 영역에 더 인접하여 위치할 수 있다.
상기 제1 회로부와 상기 제2 회로부 사이에 배치된 층간 절연층을 더 포함할 수 있다.
상기 층간 절연층은 상기 제1 연결 전극, 및 상기 제2 연결 전극과 직접 접할 수 있다.
상기 과제를 해결하기 위한 다른 실시예에 따른 표시 장치는 표시 영역, 및 상기 표시 영역의 주변에 위치하고 패드부, 및 상기 표시 영역과 상기 패드부의 사이에 위치한 콘택부를 포함하는 비표시 영역을 포함하는 표시 장치로서, 상기 표시 영역에 배치되는 디멀티플렉서, 상기 패드부에 배치되는 제1 연결 전극, 및 상기 콘택부에 배치되는 제2 연결 전극을 포함하는 제1 회로부; 및 상기 제1 회로부와 다른 층에 위치하고 상기 표시 영역에 배치되는 화소, 상기 패드부에 배치되는 패드, 및 상기 콘택부와 상기 표시 영역에 걸쳐 배치된 데이터 라인을 포함하는 제2 회로부를 포함하고, 상기 패드는 상기 제1 연결 전극을 통해 상기 디멀티플렉서와 전기적으로 연결되어 데이터 신호를 상기 디멀티플렉서에 제공하도록 구성되고, 상기 디멀티플렉서는 상기 제2 연결 전극을 통해 상기 데이터 라인과 전기적으로 연결되어 인가된 상기 데이터 신호를 시분할하도록 구성되고, 상기 데이터 라인은 상기 화소와 전기적으로 연결된다.
상기 데이터 라인은 상기 시분할된 데이터 신호를 각각 제공받는 제1 데이터 라인, 및 제2 데이터 라인을 포함할 수 있다.
상기 제2 연결 전극은 상기 디멀티플렉서와 상기 제1 데이터 라인을 연결하는 제2-1 연결 전극, 및 상기 디멀티플렉서와 상기 제2 데이터 라인을 연결하는 제2-2 연결 전극을 포함할 수 있다.
상기 제1 연결 전극과 상기 디멀티플렉서를 연결하는 제1 팬아웃 라인, 및 상기 디멀티플렉서와 상기 제2 연결 전극을 연결하는 제2 팬아웃 라인을 더 포함하되, 상기 제1 팬아웃 라인은 상기 패드부, 상기 콘택부, 및 상기 표시 영역에 걸쳐 배치되고, 상기 제2 팬아웃 라인은 상기 표시 영역, 및 상기 콘택부에 걸쳐 배치될 수 있다.
상기 제2 팬아웃 라인은 상기 디멀티플렉서와 상기 제2-1 연결 전극을 연결하는 제2-1 팬아웃 라인, 및 상기 디멀티플렉서와 상기 제2-2 연결 전극을 연결하는 제2-2 팬아웃 라인을 포함할 수 있다.
상기 데이터 라인은 제1 방향을 따라 연장되고, 상기 디멀티플렉서는 복수개이고, 상기 복수의 디멀티플렉서는 상기 제1 방향과 교차하는 제2 방향을 따라 배열될 수 있다.
상기 제2 방향을 따라 배열된 복수의 디멀티플렉서들에는 동일한 디먹스 선택 신호 라인들이 연결될 수 있다.
상기 데이터 라인은 제1 방향을 따라 연장되고, 상기 데이터 라인은 복수개이고, 상기 복수의 데이터 라인들은 상기 제1 방향과 교차하는 제2 방향을 따라 배열되고, 상기 디멀티플렉서는 복수개이고, 상기 복수의 디멀티플렉서는 제1 디멀티플렉서, 및 제2 디멀티플렉서를 포함하고, 상기 제1 디멀티플렉서와 상기 제2 디멀티플렉서는 서로 다른 데이터 라인들에 연결될 수 있다.
상기 제1 디멀티플렉서와 상기 제2 디멀티플렉서는 서로 상이한 디먹스 선택 신호 라인들에 연결될 수 있다.
기타 실시예의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
일 실시예에 따른 표시 장치에 의하면, 내장 회로 예컨대, 디멀티플렉싱 구동 회로들을 표시 영역에 배치하여 상기 내장 회로들에 의한 데드 스페이스를 줄일 수 있다.
실시예들에 따른 효과는 이상에서 예시된 내용에 의해 제한되지 않으며, 더욱 다양한 효과들이 본 명세서 내에 포함되어 있다.
도 1은 일 실시예에 따른 표시 장치의 개략적인 블록도이다.
도 2는 일 실시예에 따른 표시 장치의 디멀티플렉싱 회로부에 포함된 디멀티플렉서의 회로도이다.
도 3은 일 실시예에 따른 표시 장치의 일 화소의 등가 회로도이다.
도 4는 일 실시예에 따른 표시 장치의 평면 배치도이다.
도 5는 일 실시예에 따른 표시 장치의 개략적인 단면도이다.
도 6은 도 4의 A 영역을 확대한 도면이다.
도 7은 일 실시예에 따른 표시 장치의 단면도이다.
도 8은 다른 실시예에 따른 표시 장치의 단면도이다.
도 9는 또 다른 실시예에 따른 표시 장치의 단면도이다.
도 10은 또 다른 실시예에 따른 표시 장치의 단면도이다.
도 11은 또 다른 실시예에 따른 표시 장치의 단면도이다.
도 12는 또 다른 실시예에 따른 표시 장치의 단면도이다.
도 13은 또 다른 실시예에 따른 표시 장치의 부분 확대도이다.
도 14는 또 다른 실시예에 따른 표시 장치의 사시도이다.
도 15는 또 다른 실시예에 따른 표시 장치의 평면 배치도이다.
도 16은 도 15의 XVI- XVI' 선을 따라 자른 단면도이다.
도 17은 또 다른 실시예에 따른 표시 장치의 평면 배치도이다.
도 18은 도 17의 개략적인 단면도이다.
도 19는 도 17의 B 영역을 확대한 도면이다.
도 20은 또 다른 실시예에 따른 표시 장치의 사시도이다.
도 21은 도 20에 따른 표시 장치의 전개도이다.
도 22는 도 20에 따른 표시 장치의 개략적인 단면도이다.
도 23은 도 20의 C 영역을 확대한 도면이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다.
소자(elements) 또는 층이 다른 소자 또는 층의 "상(on)"으로 지칭되는 것은 다른 소자 바로 위에 또는 중간에 다른 층 또는 다른 소자를 개재한 경우를 모두 포함한다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
비록 제1, 제2 등이 다양한 구성요소들을 서술하기 위해서 사용되나, 이들 구성요소들은 이들 용어에 의해 제한되지 않음은 물론이다. 이들 용어들은 단지 하나의 구성요소를 다른 구성요소와 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 구성요소는 본 발명의 기술적 사상 내에서 제2 구성요소일 수도 있음은 물론이다.
이하, 첨부된 도면을 참고로 하여 실시예들에 대해 설명한다. 이하에서는 표시 장치로서 표시 장치를 예로 들어 설명하기로 한다.
도 1은 일 실시예에 따른 표시 장치의 개략적인 블록도이다.
표시 장치(10)는 모바일 폰, 스마트 폰, 태블릿 PC(Personal Computer), 스마트 워치(Smart watch), 워치 폰, 이동 통신 단말기, 전자 수첩, 전자 책, PMP(Portable Multimedia Player), 내비게이션, UMPC(Ultra Mobile PC) 등과 같은 휴대용 전자 기기뿐만 아니라 텔레비전, 노트북, 모니터, 광고판, 사물 인터넷 등과 같은 다양한 제품에 적용될 수 있다.
표시 장치(10)는 영상을 표시할 수 있다. 예를 들어, 표시 장치(10)는 유기 발광 표시 장치(OLED), 액정 표시 장치(LCD), 플라즈마 표시 장치(PDP), 전계방출 표시 장치(FED), 또는 전기영동 표시 장치(EPD) 등을 들 수 있다. 이하에서, 표시 장치(10)는 유기 발광 표시 장치(OLED)인 것을 예시하여 설명하지만, 본 발명이 이에 제한되는 것은 아니다.
도 1을 참조하면, 표시 장치(10)는 복수의 화소(1), 스캔 구동부(20), 데이터 구동부(30), 발광 제어 구동부(40), 제어부(50), 및 디멀티플렉싱 회로부(60)를 포함한다. 또한, 표시 장치(10)는 복수의 스캔 라인(SL1, SL2, SL3), 복수의 데이터 라인(DL), 복수의 발광 제어 라인(EL)을 더 포함할 수 있다. 또한, 표시 장치(10)는 각 화소(1)에 초기화 전압(VINT)을 공급하는 초기화 전압 공급 라인, 각 화소(1)에 제1 전원 전압(ELVDD)을 공급하는 제1 전원 전압 공급 라인을 더 포함할 수 있다.
이하에서 내장 회로라고 지칭되는 구성은, 스캔 구동부(20), 발광 제어 구동부(40) 및 디멀티플렉싱 회로부(60) 중 적어도 어느 하나일 수 있다.
복수의 스캔 라인(SL1, SL2, SL3)은 제1 스캔 라인(SL1SL1), 제2 스캔 라인(SL2SL2) 및 제3 스캔 라인(SL3SL3)을 포함할 수 있다. 제1 스캔 라인(SL1SL1)에는 제1 스캔 신호가 제공되고, 제2 스캔 라인(SL2SL2)에는 제2 스캔 신호가 제공되고, 제3 스캔 라인(SL3SL3)에는 제3 스캔 신호가 제공될 수 있다.
몇몇 실시예에서 제1 스캔 라인(SL1SL1), 제2 스캔 라인(SL2SL2) 및 제3 스캔 라인(SL3SL3)은 각각 제1 방향(X)을 따라 연장될 수 있다. 제1 스캔 라인(SL1SL1), 제2 스캔 라인(SL2SL2) 및 제3 스캔 라인(SL3SL3)은 제1 방향(X)과 교차하는 제2 방향(Y)을 따라 순차적으로 위치할 수 있다. 제1 스캔 라인(SL1SL1), 제2 스캔 라인(SL2SL2) 및 제3 스캔 라인(SL3SL3)은 하나의 그룹을 이루어 제2 방향(Y)을 따라 복수개 위치할 수 있다.
데이터 라인(DL)에는 데이터 신호가 제공될 수 있다. 몇몇 실시예에서 데이터 라인(DL)은 제2 방향(Y)을 따라 연장될 수 있으며, 제1 방향(X)을 따라 복수개 배치될 수 있다.
발광 제어 라인(EL)에는 발광제어신호가 제공될 수 있다. 몇몇 실시예에서 발광 제어 라인(EL)은 제1 방향(X)을 따라 연장될 수 있으며, 제2 방향(Y)을 따라 복수개 배치될 수 있다.
화소(1)는 SL1제1 스캔 라인(SL1), SL2제2 스캔 라인(SL2), SL3제3 스캔 라인(SL3), 데이터 라인(DL) 및 발광 제어 라인(EL)과 연결될 수 있다. 몇몇 실시예에서 화소(1)는 매트릭스 형태로 복수개 배열될 수 있으나, 이에 한정되는 것은 아니다. 화소(1)는 펜타일 구조 등으로 배열될 수도 있으며, 이외 화소(1)의 배열은 다양하게 변경될 수 있다.
각 화소(1)는 후술하는 바와 같이, 유기 발광 다이오드(도 3의 'OLED' 참조) 또는 발광 소자, 및 유기 발광 다이오드(OLED)와 전기적으로 연결된 적어도 하나의 트랜지스터를 포함할 수 있다. 상기 적어도 하나의 트랜지스터는 복수의 트랜지스터(도 3의 'T1~T7' 참조)를 포함할 수 있다. 유기 발광 다이오드(OLED)는 애노드 전극(도 8의 'ANO' 참조), 상기 애노드 전극에 대향하는 캐소드 전극(도 8의 'CAT' 참조), 및 상기 애노드 전극과 상기 캐소드 전극 사이에 배치된 유기층(도 8의 'OL' 참조)을 포함할 수 있다. 몇몇 실시예에서 각 화소(1)는 유지 커패시터(도 3의 'Cst' 참조)를 더 포함할 수 있지만, 이에 제한되는 것은 아니다.
상기 초기화 전압 공급 라인은 각 화소(1)에 초기화 전압(VINT)을 제공할 수 있다. 몇몇 실시예에서 상기 초기화 전압 공급 라인은 제1 방향(X)으로 연장되고 제2 방향(Y)을 따라 복수개 배치될 수 있다. 상기 초기화 전압 공급 라인은 화소(1)와 전기적으로 연결되어 화소(1)에 초기화 전압(VINT)을 공급할 수 있다.
각 화소(1)에 제1 전원 전압(ELVDD)을 공급하는 제1 전원 전압 공급 라인은 제2 방향(Y)을 따라 연장될 수 있으며, 제1 방향(X)을 따라 복수개 배치될 수 있다. 상기 제1 전원 전압 공급 라인은 화소(1)와 전기적으로 연결되어 화소(1)에 제1 전원 전압(ELVDD)을 제공할 수 있다.
제2 전원 전압(ELVSS)이 제공되는 제2 전원 전압 공급 전극은 상술한 캐소드 전극(도 8의 'CAT' 참조)과 전기적으로 연결되어, 캐소드 전극에 제2 전원 전압(ELVSS)을 공급할 수 있다.
스캔 구동부(20)는 예를 들어, 복수의 스캔 라인(SL1, SL2, SL3)을 통해 각 화소(1)에 세 개의 스캔 신호를 생성하여 전달한다. 즉, 스캔 구동부(20)는 SL1제1 스캔 라인(SL1)에 제1 스캔 신호를 제공하고, SL2제2 스캔 라인(SL2)에 제2 스캔 신호를 제공하고, SL3제3 스캔 라인(SL3)에 제3 스캔 신호를 제공한다.
데이터 구동부(30)는 데이터 신호를 출력한다. 데이터 구동부(30)에서 출력된 데이터 신호는 디멀티플렉싱 회로부(60)에 전달된다.
디멀티플렉싱 회로부(60)는 데이터 라인(DL)과 전기적으로 연결될 수 있다. 디멀티플렉싱 회로부(60)는 데이터 구동부(30)에서 제공된 데이터 신호로부터 복수의 데이터 라인(DL)의 데이터 신호를 생성하고, 이를 각 데이터 라인(DL)에 제공할 수 있다.
디멀티플렉싱 회로부(60)는 디멀티플렉서(도 2의 'DEMUX' 참조)를 포함할 수 있다. 각 디멀티플렉서(DEMUX)는 전달받은 데이터 신호를 둘 이상의 데이터 라인(DL)에 제공한다. 예를 들어, 하나의 디멀티플렉서(DEMUX)에 연결된 데이터 라인(DL)이 두개인 경우, 데이터 구동부(30)에서 제공되는 데이터 신호는 디멀티플렉서(DEMUX)에 전달되고, 상기 데이터 신호를 입력받은 디멀티플렉서(DEMUX)는 상기 데이터 신호를 시분할하여 두개의 데이터 라인(DL) 각각에 시분할된 데이터 신호를 제공할 수 있다. 도 1에서는 데이터 구동부(30)가 디멀티플렉싱 회로부(60)와 전기적으로 연결되고, 디멀티플렉싱 회로부(60)가 데이터 라인(DL)과 전기적으로 연결되는 것으로 도시하였다.
데이터 라인(DL)은 시분할된 데이터 신호를 각각 제공받는 제1 데이터 라인(DLa), 및 제2 데이터 라인(DLb)을 포함할 수 있다. 제1 데이터 라인(DLa)은 예를 들어, 먼저 상기 시분할된 데이터 신호를 받는 데이터 라인(DL)을 의미하고, 제2 데이터 라인(DLb)은 예를 들어, 그 다음 상기 시분할된 데이터 신호를 받는 데이터 라인(DL)을 의미할 수 있다. 반대로, 제2 데이터 라인(DLb)이 먼저 상기 시분할된 데이터 신호를 받을 수 있고, 제1 데이터 라인(DLa)이 그 다음 상기 시분할된 데이터 신호를 받을 수 있다.
제1 데이터 라인(DLa)과 제2 데이터 라인(DLb)은 시분할된 데이터 신호를 받는 순서에 따라 그 명칭들이 설명의 편의를 위해 정의된 것이고 데이터 라인(DL)의 구성 요소들로 해석되지 않음에 유의하여야 한다.
몇몇 실시예에서 데이터 구동부(30)와 디멀티플렉싱 회로부(60)는 패드(도 7의 'PAD' 참조), 제1 연결 전극(도 7의 '141' 참조), 및 제1 팬아웃 라인(도 7의 '71' 참조)을 통해 서로 전기적으로 연결되고, 디멀티플렉싱 회로부(60)는 제2 팬아웃 라인(도 7의 '72' 참조) 및 제2 연결 전극(도 7의 '143' 참조)을 매개로 데이터 라인(DL)에 전기적으로 연결될 수 있다.
디멀티플렉서(DEMUX)에 대한 구체적인 설명을 위해 도 2가 참조된다.
도 2는 일 실시예에 따른 표시 장치의 디멀티플렉싱 회로부에 포함된 디멀티플렉서의 회로도이다. 도 2에서는 디멀티플렉서와 연결된 데이터 라인(DLa, DLb)이 두개인 경우를 예시로 설명한다.
도 2를 참조하면, 디멀티플렉서(DEMUX)는 제1 디먹스 트랜지스터(TDM1) 및 제2 디먹스 트랜지스터(TDM2)를 포함한다. 도면에서는 제1 디먹스 트랜지스터(TDM1)와 제2 디먹스 트랜지스터(TDM2)가 모두 PMOS 트랜지스터인 경우를 예시하지만 이에 제한되는 것은 아니다. 제1 디먹스 트랜지스터(TDM1)와 제2 디먹스 트랜지스터(TDM2)는 각각 제1 전극, 제2 전극 및 게이트 전극을 포함한다.
제1 디먹스 트랜지스터(TDM1)의 제1 전극에는 데이터 구동부(도 1의 30)에서 출력된 데이터 신호(DATA)가 제공된다. 제1 디먹스 트랜지스터(TDM1)의 제2 전극은 제1 데이터 라인(DLa)과 전기적으로 연결될 수 있다. 제1 디먹스 트랜지스터(TDM1)의 게이트 전극에는 제1 디먹스 선택 신호(CL1)가 제1 디먹스 선택 신호 라인(CLL1)을 통해 제공될 수 있다. 제1 디먹스 트랜지스터(TDM1)의 게이트 전극에 로우 레벨의 제1 디먹스 선택 신호(CL1)가 인가되면 제1 디먹스 트랜지스터(TDM1)가 턴온되어 데이터 신호(DATA)가 제1 데이터 라인(DLa)으로 출력될 수 있다.
제2 디먹스 트랜지스터(TDM2)의 제1 전극에는 데이터 구동부(도 1의 30)에서 출력된 데이터 신호(DATA)가 제공된다. 제2 디먹스 트랜지스터(TDM2)의 제2 전극은 제1 디먹스 트랜지스터(TDM1)에 연결되지 않은 다른 제2 데이터 라인(DLb)과 전기적으로 연결될 수 있다. 제2 디먹스 트랜지스터(TDM2)의 게이트 전극에는 제2 디먹스 선택 신호(CL2)가 제2 디먹스 선택 신호 라인(CLL2)을 통해 제공될 수 있다. 제2 디먹스 트랜지스터(TDM2)의 게이트 전극에 로우 레벨의 제2 디먹스 선택 신호(CL2)가 인가되면 제2 디먹스 트랜지스터(TDM2)가 턴온되어 데이터 신호(DATA)가 제2 디먹스 트랜지스터(TDM2)와 연결된 제2 데이터 라인(DLb)으로 출력될 수 있다.
상술한 제1 디먹스 선택 신호(CL1)와 제2 디먹스 선택 신호(CL2)에 의해 제1 디먹스 트랜지스터(TDM1)와 제2 디먹스 트랜지스터(TDM2)를 선택적으로 턴온하면, 데이터 신호(DATA)를 두개의 데이터 라인(DLa, DLb)에 선택적으로 제공할 수 있다. 몇몇 실시예에서 제1 디먹스 선택 신호(CL1)와 제2 디먹스 선택 신호(CL2)가 서로 다른 타이밍을 갖는 경우, 데이터 시분할 구동을 할 수 있다.
한편, 실시예에서는 디멀티플렉서(DEMUX)가 데이터 구동부(30)로부터 제공받은 데이터 신호(DATA)가 2개의 데이터 라인(DLa, DLb)에 제공되는 경우를 예시하고 있지만, 3개나 4개 이상의 데이터 라인에 제공될 수도 있을 것임은 당업자에게 자명하다. 하나의 디멀티플렉서(DEMUX)가 3개 이상의 데이터 라인에 데이터 신호를 제공하는 경우, 디멀티플렉서(DEMUX)가 포함하는 디먹스 트랜지스터의 개수도 3개 이상일 수 있다.
다시 도 1을 참조하면, 발광 제어 구동부(40)는 복수의 발광 제어 라인(EL)을 통해 각 화소(1)에 발광 제어 신호를 생성하여 전달한다. 발광 제어 신호는 화소(1)의 발광 시간을 제어한다. 몇몇 실시예에서 스캔 구동부(20)가 스캔 신호뿐만 아니라 발광 제어 신호를 생성하는 경우 발광 제어 구동부(40)는 스캔 구동부(20)와 일체로 이루어질 수도 있다. 발광 제어 구동부(40)는 화소(1)의 내부 구조에 따라 생략될 수도 있다.
제어부(50)는 외부에서 전달되는 복수의 영상 신호(R, G, B)를 복수의 영상 데이터 신호(DR, DG, DB)로 변경하여 데이터 구동부(30)에 전달한다. 또한 제어부(50)는 수직동기신호(Vsync), 수평동기신호(Hsync), 및 클럭신호(MCLK)를 전달받아 스캔 구동부(20), 데이터 구동부(30), 및 발광 제어 구동부(40)의 구동을 제어하기 위한 제어 신호를 생성하여 각각에 전달한다. 예시적으로, 제어부(50)는 스캔 구동부(20)를 제어하는 스캔 구동 제어 신호(SCS), 데이터 구동부(30)를 제어하는 데이터 구동 제어 신호(DCS), 및 발광 제어 구동부(40)를 제어하는 발광 구동 제어 신호(ECS)를 각각 생성하여 전달한다. 또한, 제어부(50)는 디멀티플렉서(DEMUX)의 동작을 제어하는 디먹스 선택 신호(CL1, CL2)를 생성하여 디멀티플렉싱 회로부(60)에 전달한다.
도 3은 일 실시예에 따른 표시 장치의 일 화소의 등가 회로도이다.
도 3을 참조하면, 표시 장치의 일 화소(1)의 회로는 유기 발광 다이오드(OLED), 복수의 트랜지스터(T1~T7) 및 유지 커패시터(Cst)를 포함할 수 있다. 일 화소의 회로에는 데이터 신호(DATA), 제1 스캔 신호(SGL1), 제2 스캔 신호(SGL2), 제3 스캔 신호(SGL3), 발광 제어 신호(EM), 제1 전원 전압(ELVDD), 제2 전원 전압(ELVSS), 및 초기화 전압(VINT)이 인가된다.
유지 커패시터(Cst)는 제1 전극 및 제2 전극을 포함할 수 있다.
각 트랜지스터(T1~T7)는 게이트 전극, 제1 전극 및 제2 전극을 포함한다. 각 트랜지스터(T1~T7)의 제1 전극과 제2 전극 중 어느 하나는 소스 전극이고 다른 하나는 드레인 전극이 된다.
각 트랜지스터(T1~T7)는 박막 트랜지스터일 수 있다. 각 트랜지스터(T1~T7)는 PMOS 트랜지스터와 NMOS 트랜지스터 중 어느 하나일 수 있다. 도면에서는 화소의 모든 트랜지스터(T1~T7)가 PMOS 트랜지스터인 경우를 예시하였지만, 이에 한정되는 것은 아니다. 예시적으로 모든 트랜지스터(T1~T7)는 NMOS 트랜지스터로 이루어질 수도 있다. 또는 트랜지스터(T1~T7) 중 일부는 PMOS 트랜지스터로 이루어지고, 다른 일부는 NMOS 트랜지스터로 이루어질 수도 있다.
제1 트랜지스터(T1)의 게이트 전극은 유지 커패시터(Cst)의 제1 전극과 연결된다. 제1 트랜지스터(T1)의 제1 전극은 제5 트랜지스터(T5)를 경유하여 제1 전원 전압 단자와 연결된다. 제1 트랜지스터(T1)의 제2 전극은 제6 트랜지스터(T6)를 경유하여 유기 발광 다이오드(OLED)의 애노드 전극과 연결된다. 제1 트랜지스터(T1)는 제2 트랜지스터(T2)의 스위칭 동작에 따라 데이터 신호(DATA)를 전달받아 유기 발광 다이오드(OLED)에 구동 전류(Id)를 공급한다.
제2 트랜지스터(T2)의 게이트 전극은 제1 스캔 신호(SGL1)가 제공되는 단자와 연결된다. 제2 트랜지스터(T2)의 제1 전극은 데이터 신호(DATA)가 제공되는 단자와 연결된다. 제2 트랜지스터(T2)의 제2 전극은 제1 트랜지스터(T1)의 제1 전극과 연결되어 있으면서 제5 트랜지스터(T5)를 경유하여 제1 전원 전압(ELVDD)이 제공되는 단자와 연결된다. 제2 트랜지스터(T2)는 제1 스캔 신호(SGL1)에 따라 턴온되어 데이터 신호(DATA)를 제1 트랜지스터(T1)의 제1 전극으로 전달하는 스위칭 동작을 수행한다.
제3 트랜지스터(T3)의 게이트 전극은 제1 스캔 신호(SGL1)가 제공되는 단자와 연결된다. 제3 트랜지스터(T3)의 제1 전극은 제1 트랜지스터(T1)의 제2 전극과 연결되어 있으면서 제6 트랜지스터(T6)를 경유하여 유기 발광 다이오드(OLED)의 애노드 전극과 연결된다. 제3 트랜지스터(T3)의 제2 전극은 유지 커패시터(Cst)의 제1 전극, 제4 트랜지스터(T4)의 제1 전극 및 제1 트랜지스터(T1)의 게이트 전극과 함께 연결되어 있다. 제3 트랜지스터(T3)는 제1 스캔 신호(SGL1)에 따라 턴온되어 제1 트랜지스터(T1)의 게이트 전극과 제2 전극을 서로 연결하여 제1 트랜지스터(T1)를 다이오드 연결시킨다. 그에 따라 제1 트랜지스터(T1)의 제1 전극과 게이트 전극 사이에 제1 트랜지스터(T1)의 문턱 전압만큼 전압차가 발생하고, 제1 트랜지스터(T1)의 게이트 전극에 문턱 전압이 보상된 데이터 신호(DATA)를 공급함으로써 제1 트랜지스터(T1)의 문턱 전압 편차를 보상할 수 있다.
제4 트랜지스터(T4)의 게이트 전극은 제2 스캔 신호(SGL2)가 제공되는 단자와 연결된다. 제4 트랜지스터(T4)의 제2 전극은 초기화 전압(VINT)이 제공되는 단자와 연결된다. 제4 트랜지스터(T4)의 제1 전극은 유지 커패시터(Cst)의 제1 전극, 제3 트랜지스터(T3)의 제2 전극 및 제1 트랜지스터(T1)의 게이트 전극과 함께 연결된다. 제4 트랜지스터(T4)는 제2 스캔 신호(SGL2)에 따라 턴온되어 초기화 전압(VINT)을 제1 트랜지스터(T1)의 게이트 전극에 전달하여 제1 트랜지스터(T1)의 게이트 전극의 전압을 초기화시키는 동작을 수행한다.
제5 트랜지스터(T5)의 게이트 전극은 발광 제어 신호(EM)가 제공되는 단자와 연결된다. 제5 트랜지스터(T5)의 제1 전극은 제1 전원 전압(ELVDD)이 제공되는 단자와 연결된다. 제5 트랜지스터(T5)의 제2 전극은 제1 트랜지스터(T1)의 제1 전극 및 제2 트랜지스터(T2)의 제2 전극과 연결된다.
제6 트랜지스터(T6)의 게이트 전극은 발광 제어 신호(EM)가 제공되는 단자와 연결된다. 제6 트랜지스터(T6)의 제1 전극은 제1 트랜지스터(T1)의 제2 전극 및 제3 트랜지스터(T3)의 제1 전극과 연결된다. 제6 트랜지스터(T6)의 제2 전극은 유기 발광 다이오드(OLED)의 애노드 전극과 연결된다.
제5 트랜지스터(T5)와 제6 트랜지스터(T6)는 발광 제어 신호(EM)에 따라 동시에 턴온되고, 그에 따라 유기 발광 다이오드(OLED)에 구동 전류(Id)가 흐르게 된다.
제7 트랜지스터(T7)의 게이트 전극은 제3 스캔 신호 단자와 연결된다. 제7 트랜지스터(T7)의 제1 전극은 유기 발광 다이오드(OLED)의 애노드 전극과 연결된다. 제7 트랜지스터(T7)의 제2 전극은 초기화 전압 단자와 연결된다. 제7 트랜지스터(T7)는 제3 스캔 신호(SGL3)에 따라 턴온되어 유기 발광 소자(OLED)의 애노드 전극을 초기화시킨다.
유지 커패시터(Cst)의 제2 전극은 제1 전원 전압 단자와 연결된다. 유지 커패시터(Cst)의 제1 전극은 제1 트랜지스터(T1)의 게이트 전극, 제3 트랜지스터(T3)의 제2 전극 및 제4 트랜지스터(T4)의 제1 전극에 함께 연결된다. 유기 발광 다이오드(OLED)의 캐소드 전극은 제2 전원 전압 단자와 연결된다. 유기 발광 다이오드(OLED)는 제1 트랜지스터(T1)로부터 구동 전류(Id)를 전달받아 발광함으로써 화상을 표시한다.
이하, 상술한 표시 장치(10)의 구조에 대해 더욱 상세히 설명한다.
도 4는 일 실시예에 따른 표시 장치의 평면 배치도이고, 도 5는 일 실시예에 따른 표시 장치의 개략적인 단면도이고, 도 6은 도 4의 A 영역을 확대한 도면이고, 도 7은 일 실시예에 따른 표시 장치의 단면도이다.
표시 장치(10)는 폴리이미드 등과 같은 가요성 고분자 물질을 포함하는 플렉서블 기판을 포함할 수 있다. 이에 따라, 표시 장치(10)는 휘어지거나, 절곡되거나, 접히거나, 말릴 수 있다.
표시 장치(10)는 화면을 표시하는 표시 영역(DA), 및 표시가 이루어지지 않는 비표시 영역(NDA)을 포함할 수 있다. 표시 장치(10)는 평면도상 표시 영역(DA)과 비표시 영역(NDA)으로 구분될 수 있다. 비표시 영역(NDA)은 표시 영역(DA)을 둘러싸도록 배치될 수 있다.
표시 영역(DA)은 복수의 화소(1)를 포함할 수 있다. 각 화소(1)는 발광층과 발광층의 발광량을 제어하는 회로층을 포함할 수 있다. 회로층은 배선, 전극 및 적어도 하나의 트랜지스터를 포함할 수 있다. 발광층은 유기 발광 물질을 포함할 수 있다. 발광층은 봉지막에 의해 밀봉될 수 있다. 각 화소(1)의 구체적인 구성에 대해서는 후술하기로 한다.
표시 장치(10)는 평탄 영역(FA)과 평탄 영역(FA)의 도면상 제2 방향(Y) 하측에 연결된 벤딩 영역(BA)을 포함할 수 있다. 표시 장치(10)는 제2 방향(Y) 하측에서 벤딩 영역(BA)과 연결되고, 두께 방향으로 벤딩되어 평탄 영역(FA)과 두께 방향으로 중첩된 서브 평탄 영역(SFA)을 더 포함할 수 있다.
평탄 영역(FA)은 표시 영역(DA)을 포함할 수 있다. 평탄 영역(FA)의 표시 영역(DA)의 주변 에지 부분에는 비표시 영역(NDA)이 위치할 수 있다.
평탄 영역(FA)은 표시 장치(10)의 평면상 외형과 유사한 형상을 가질 수 있다. 평탄 영역(FA)은 일 평면에 위치한 평탄 영역일 수 있다. 그러나, 이에 제한되는 것은 아니며, 평탄 영역(FA)에서 벤딩 영역(BA)과 연결된 에지(변)를 제외한 나머지 에지들 중 적어도 하나의 에지가 휘어져 곡면을 이루거나 수직 방향으로 절곡될 수도 있다.
평탄 영역(FA)에서 벤딩 영역(BA)과 연결된 에지(변)를 제외한 나머지 에지들 중 적어도 하나의 에지가 곡면을 이루거나 절곡되어 있는 경우, 해당 에지에도 표시 영역(DA)이 배치될 수도 있다. 그러나, 이에 제한되지 않고 곡면 또는 절곡된 에지는 화면을 표시하지 않는 비표시 영역(NDA)이 배치되거나, 표시 영역(DA)과 비표시 영역(NDA)이 함께 배치될 수도 있다.
평탄 영역(FA)의 비표시 영역(NDA)은 표시 영역(DA)의 외측 경계로부터 표시 장치(10)의 에지까지의 영역에 놓일 수 있다.
벤딩 영역(BA)은 평탄 영역(FA)의 일 단변을 통해 연결될 수 있다. 벤딩 영역(BA)의 폭(제1 방향(X)의 폭)은 평탄 영역(FA)의 폭(단변의 폭)보다 작을 수 있다. 평탄 영역(FA)과 벤딩 영역(BA)의 연결부는 베젤의 폭을 줄이기 위해 L자 커팅 형상을 가질 수 있다.
벤딩 영역(BA)에서 표시 장치(10)는 표시면의 반대 방향으로 곡률을 가지고 벤딩될 수 있다. 표시 장치(10)이 벤딩 영역(BA)에서 벤딩됨에 따라 표시 장치(10)의 면이 반전될 수 있다. 즉, 상부를 향하는 표시 장치(10)의 일면이 벤딩 영역(BA)을 통해 측면 외측을 항하였다가 다시 하부를 향하도록 변경될 수 있다.
서브 평탄 영역(SFA)은 벤딩 영역(BA)으로부터 연장된다. 서브 평탄 영역(SFA)은 벤딩이 완료된 이후부터 시작하여 평탄 영역(FA)과 평행한 방향으로 연장될 수 있다. 서브 평탄 영역(SFA)은 표시 장치(10)의 두께 방향으로 평탄 영역(FA)과 중첩할 수 있다. 서브 평탄 영역(SFA)은 평탄 영역(FA) 에지의 비표시 영역(NDA)과 중첩하고, 나아가 평탄 영역(FA)의 표시 영역(DA)과 중첩할 수 있다. 서브 평탄 영역(SFA)의 폭은 벤딩 영역(BA)의 폭과 동일할 수 있지만 이에 제한되는 것은 아니다.
후술하는 바와 같이 표시 장치(10)는 제1 회로부, 상기 제1 회로부 상에 배치된 제2 회로부, 및 상기 제1 회로부와 상기 제2 회로부 사이에 배치된 층간 절연층을 포함할 수 있다. 상기 제1 회로부, 상기 제2 회로부, 및 상기 층간 절연층은 표시 영역(DA), 및 비표시 영역(NDA)에 걸쳐 전면 배치될 수 있다.
한편, 표시 영역(DA)에는 상기 제2 회로부의 상기 화소 및 상기 제1 회로부의 내장 회로가 배치되고, 비표시 영역(NDA)에는 패드부(Pad portion, PP), 및 패드부(PP)와 표시 영역(DA) 사이에 위치하는 콘택부(Contact portion, CP)가 배치될 수 있다. 상기 내장 회로는 도 1에서 상술한 디멀티플렉싱 회로부(60)일 수 있다. 표시 영역(DA), 패드부(PP), 및 콘택부(CP)에 대한 더욱 자세한 설명은 후술하기로 한다.
상기 내장 회로는 표시 영역(DA) 내에 배치됨으로써 표시 장치(10)의 비표시 영역(NDA)을 감소시킬 수 있으며, 회로 등이 배치되는 공간, 예컨대 데드 스페이스를 감소시킬 수 있다.
표시 장치(10)의 서브 평탄 영역(SFA) 상에는 패드부(PP)가 배치될 수 있다. 패드부(PP)에는 복수의 패드(PAD)들이 배치될 수 있다. 패드부(PP)에는 외부 장치가 실장(또는 부착)될 수 있다. 외부 장치의 예로는 상술한 데이터 구동 구동부(30)를 들 수 있다. 패드부(PP)는 비표시 영역(NDA) 내에 배치될 수 있다.
서브 평탄 영역(SFA)에 실장되는 데이터 구동부(30)는 하나일 수도 있지만, 복수 개일 수도 있다. 예를 들어, 도 4에 예시된 것처럼, 표시 장치(10)의 서브 평탄 영역(SFA)에 데이터 구동부(30)가 배치되고, 서브 평탄 영역(SFA)의 단부에 구동 기판(80)이 부착될 수 있다. 이 경우, 표시 장치(10)는 데이터 구동부(30)과 연결되는 패드부 및 구동 기판(80)과 연결되는 패드부를 모두 포함할 수 있다.
데이터 구동부(30)은 이방성 도전 필름을 통해 표시 장치(10) 상에 부착되거나, 초음파 접합 본딩을 통해 표시 장치(10) 상에 부착될 수 있다.
데이터 구동부(30)은 표시 장치(10)를 구동하는 집적 회로를 포함할 수 있다. 일 실시예에서, 상기 집적 회로는 데이터 신호를 생성하여 제공하는 데이터 구동 집적 회로일 수 있지만, 이에 제한되는 것은 아니다. 데이터 구동부(30)은 표시 장치(10) 패드부(PP)에 마련된 패드(PAD)에 연결되어 패드(PAD) 측으로 데이터 신호를 제공한다.
평탄 영역(FA)의 비표시 영역(NDA)에는 콘택부(CP)가 배치될 수 있다.
몇몇 실시예에서, 콘택부(CP)는 벤딩 영역(BA) 내에 위치할 수 있다.
이하, 도 6 및 도 7을 참조하여 표시 영역(DA), 패드부(PP), 및 콘택부(CP)에 대해 더욱 상세히 설명한다.
도 6 및 도 7을 참조하면, 표시 장치(10)는 상술한 바와 같이 디멀티플렉싱 회로부(60)의 복수의 디멀티플렉서(DEMUX)들, 복수의 화소(1)들, 패드부(PP)에 배치된 복수의 패드(PAD)들, 제1 팬아웃 라인(71), 제2 팬아웃 라인(72), 제1 연결 전극(141), 제2 연결 전극(143) 및 데이터 라인(DL)을 포함할 수 있다. 복수의 디멀티플렉서(DEMUX)들은 제1 방향(X)을 따라 배열될 수 있다. 복수의 디멀티플렉서(DEMUX)에는 도 1, 및 도 2에서 상술한 제1 디먹스 선택 신호(CL1)를 제공하는 제1 디먹스 선택 신호 라인(CLL1), 및 제2 디먹스 선택 신호(CL2)를 제공하는 제2 디먹스 선택 신호 라인(CLL2)이 지나갈 수 있다.
제1 디먹스 선택 신호 라인(CLL1), 및 제2 디먹스 선택 신호 라인(CLL2)은 제1 방향(X)을 따라 연장될 수 있다.
도 6에서는 제1 디먹스 선택 신호 라인(CLL1)이 제2 디먹스 선택 신호 라인(CLL2)보다 제2 방향(Y) 일측에 위치한 것으로 예시되었으나, 이에 제한되는 것은 아니다.
디멀티플렉서(DEMUX)는 인접한 일부 화소(1)들과 평면상 중첩 배치될 수 있고, 다른 일부의 화소(1)들과는 평면상 비중첩 배치될 수 있다.
제2 팬아웃 라인(72)은 제2-1 팬아웃 라인(72a)과 제2-2 팬아웃 라인(72b)을 포함할 수 있다. 제2-1 팬아웃 라인(72a)과 제2-2 팬아웃 라인(72b)도 제1 데이터 라인(DLa), 및 제2 데이터 라인(DLb)과 마찬가지로 제2 팬아웃 라인(72)의 구성 요소로 해석되지 않고 디멀티플렉서(DEMUX)로부터 상기 시분할된 데이터 신호를 받는 순서에 따라 그 명칭들이 설명의 편의를 위해 정의된 것이다.
제2 연결 전극(143)은 제2-1 연결 전극(143a), 및 제2-2 연결 전극(143b)을 포함할 수 있다. 제2-1 연결 전극(143a), 및 제2-2 연결 전극(143b)도 제1 데이터 라인(DLa), 및 제2 데이터 라인(DLb)과 마찬가지로 제2 연결 전극(143)의 구성 요소로 해석되지 않고 디멀티플렉서(DEMUX)로부터 상기 시분할된 데이터 신호를 받는 순서에 따라 그 명칭들이 설명의 편의를 위해 정의된 것이다.
표시 장치(10)의 표시 영역(DA)에는 디멀티플렉싱 회로부(60)의 디멀티플렉서(DEMUX) 및 화소(1)가 배치되고, 표시 장치(10)의 콘택부(CP)에는 제2 연결 전극(143: 143a, 143b)이 배치되고 표시 장치(10)의 패드부(PP)에는 복수의 패드(PAD), 및 제1 연결 전극(141)이 배치될 수 있다. 제1 팬아웃 라인(71)은 표시 장치(10)의 표시 영역(DA) 및 패드부(PP)에 걸쳐 배치되고 제2 팬아웃 라인(72: 72a, 72b) 및 데이터 라인(DL: DLa, DLb)은 표시 장치(10)의 표시 영역(DA) 및 콘택부(CP)에 걸쳐 배치될 수 있다.
제1 팬아웃 라인(71) 및 제2 팬아웃 라인(72: 72a, 72b)은 각각 상기 내장 회로가 포함하는 내장 회로 트랜지스터와 전기적으로 연결될 수 있다. 몇몇 실시예에서 상기 내장 회로 트랜지스터는 디멀티플렉서(DEMUX)가 포함하는 디먹스 트랜지스터일 수 있다. 제1 팬아웃 라인(71) 및 제2 팬아웃 라인(72: 72a, 72b)은 각각 디멀티플렉서(DEMUX)가 포함하는 디먹스 트랜지스터와 전기적으로 연결될 수 있다. 디멀티플렉싱 회로부(60)의 디먹스 트랜지스터는 베이스 기판(101) 상에 배치된 내장 회로 반도체층(105), 게이트 전극(GE1), 소스 전극(145) 및 드레인 전극(147)을 포함할 수 있다.
상기 디먹스 트렌지스터는 도 2의 설명에서 상술한 바와 같이 제1 디먹스 트랜지스터(TDM1)와 제2 디먹스 트랜지스터(TDM2)를 포함할 수 있다. 제1 팬아웃 라인(71)은 제1 디먹스 트랜지스터(TDM1), 및 제2 디먹스 트랜지스터(TDM2)에 각각 연결될 수 있고, 제2-1 팬아웃 라인(72a)은 제1 디먹스 트랜지스터(TDM1)에 연결되고, 제2-2 팬아웃 라인(72b)은 제2 디먹스 트랜지스터(TDM2)에 연결될 수 있다. 다만, 이에 제한되지 않고 제2-1 팬아웃 라인(72a)은 제2 디먹스 트랜지스터(TDM2)에 연결되고, 제2-2 팬아웃 라인(72b)은 제1 디먹스 트랜지스터(TDM1)에 연결될 수도 있다.
패드(PAD)들은 패드부(PP)에서 콘택부(CP)를 향하는 방향과 교차하는 방향을 따라 서로 이격되어 배치될 수 있다. 패드(PAD)들 상에는 상술한 바와 같이 데이터 구동부(30)가 부착될 수 있다.
데이터 구동부(30)는 패드(PAD)들에 데이터 신호를 제공할 수 있다. 데이터 구동부(30)로부터 패드(PAD)에 제공된 데이터 신호는 제1 연결 전극(141)을 경유하여 제1 팬아웃 라인(71)에 제공될 수 있다. 즉, 패드(PAD)는 제1 연결 전극(141)을 통해 제1 팬아웃 라인(71)과 전기적으로 연결될 수 있다. 몇몇 실시예에서 제1 팬아웃 라인(71)은 디3멀티플렉서(DEMUX)에까지 연장되고 디멀티플렉서(DEMUX)와 전기적으로 연결될 수 있다.
제2 팬아웃 라인(72)은 디멀티플렉싱 회로부(60)와 데이터 라인(DL)을 전기적으로 연결시킬 수 있다. 즉, 제2-1 팬아웃 라인(72a)은 디멀티플렉서(DEMUX)와 제1 데이터 라인(DLa)과 전기적으로 연결될 수 있고, 제2-2 팬아웃 라인(72b)은 디멀티플렉서(DEMUX)와 제2 데이터 라인(DLb)과 전기적으로 연결될 수 있다.
몇몇 실시예에서 제2 연결 전극(143)은 제1 연결 전극(141)보다 상대적으로 표시 영역(DA)에 더 가깝게 위치할 수 있다.
데이터 라인(DL:DLa, DLb)은 제2 연결 전극(143:143a, 143b) 및 화소(1)와 전기적으로 연결될 수 있다. 즉, 제1 데이터 라인(DLa)은 제2-1 연결 전극(143a) 및 화소(1)와 전기적으로 연결될 수 있고, 제2 데이터 라인(DLb)은 제2-2 연결 전극(143b) 및 화소(1)와 전기적으로 연결될 수 있다.
제1 팬아웃 라인(71)을 기준으로, 제1 데이터 라인(DLa)과 제2 데이터 라인(DLb)은 각각 제1 방향(X) 일측 및 타측에 위치할 수 있고, 제1 팬아웃 라인(71)을 기준으로 제2-1 팬아웃 라인(72a)과 제2-2 팬아웃 라인(72b)은 각각 제1 방향(X) 일측 및 타측에 위치할 수 있다. 다만, 제1 데이터 라인(DLa), 제2 데이터 라인(DLb), 제2-1 팬아웃 라인(72a)과 제2-2 팬아웃 라인(72b)의 배치가 이에 제한되는 것은 아니고 다양하게 변형될 수 있다.
몇몇 실시예에서, 디멀티플렉서(DEMUX)는 표시 영역(DA)에 배치될 수 있다. 몇몇 실시예에서 디멀티플렉서(DEMUX)는 화소(1)와 중첩 배치될 수 있다. 예시적으로 디멀티플렉서(DEMUX)가 포함하는 디먹스 트랜지스터는 화소(1)가 포함하는 트랜지스터들 중 적어도 어느 하나와 중첩 배치될 수 있다. 다만, 이에 제한되지 않고 디멀티플렉서(DEMUX)와 화소(1)는 모두 표시 영역(DA)에 배치되되, 상호 평면상 비중첩 배치될 수도 있다.
표시 장치(10)의 적층 구조를 살펴보면, 도 7에 도시된 바와 같이 표시 장치(10)는 제1 회로부(CCP1), 제2 회로부(CCP2), 및 제1 회로부(CCP1)와 제2 회로부(CCP2) 사이에 배치된 층간 절연층(150)을 포함할 수 있다. 도 7에서는 제2 팬아웃 라인(72), 데이터 라인(DL), 제2 연결 전극(143), 제2-1 콘택홀(CNT21), 및 제2-2 콘택홀(CNT22) 만을 도시하였지만, 실제로는 제2-1 팬아웃 라인(72a), 제1 데이터 라인(DLa), 제2-1 연결 전극(143a), 제2-1-1 콘택홀(CNT21a), 및 제2-2-1 콘택홀(CNT22a) 또는 제2-2 팬아웃 라인(72b), 제2 데이터 라인(DLb), 제2-2 연결 전극(143b), 제2-1-2 콘택홀(CNT21b), 및 제2-2-2 콘택홀(CNT22b)을 나타낼 수 있다.
제1 회로부(CCP1), 제2 회로부(CCP2), 및 층간 절연층(150)은 표시 영역(DA) 및 비표시 영역(NDA)에 걸쳐 배치될 수 있다. 제1 회로부(CCP1), 제2 회로부(CCP2), 및 층간 절연층(150)은 패드부(PP), 콘택부(CP), 및 표시 영역(DA)에 걸쳐 전면에 배치될 수 있다.
먼저 제1 회로부(CCP1)에 대해 설명하면, 제1 회로부(CCP1)는 적어도 하나의 내장 회로를 포함할 수 있다. 상기 내장 회로는 상술한 바와 같이 디멀티플렉싱 회로부(60)를 포함할 수 있다. 도면에는 상기 내장 회로의 예시로서 디멀티플렉싱 회로부(60)가 포함하는 하나의 디먹스 트랜지스터만을 도시하였다. 제1 회로부(CCP1)는 베이스 기판, 및 상기 베이스 기판 상에 배치된 복수의 도전층과 상기 복수의 도전층 사이에 배치된 복수의 절연층들을 포함한다. 또한, 제1 회로부(CCP1)는 상기 베이스 기판, 및 상기 베이스 기판 상에 배치된 적어도 하나의 상기 내장 회로의 트랜지스터를 포함할 수 있다.
제1 회로부(CCP1)는 베이스 기판(101)을 포함할 수 있다. 베이스 기판(101)은 패드부(PP), 콘택부(CP), 및 표시 영역(DA)의 전체에 걸쳐 배치된다. 베이스 기판(101)은 상부에 배치되는 여러 엘리먼트들을 지지하는 기능을 할 수 있다. 몇몇 실시예에서 베이스 기판(101)은 폴리이미드(PI) 등의 플렉시블 물질을 포함하는 플렉시블 기판일 수 있다.
버퍼층(102)은 베이스 기판(101) 상에 배치될 수 있다. 버퍼층(102)은 베이스 기판(101)을 통한 외부로부터의 수분 및 산소의 침투를 방지할 수 있다. 몇몇 실시예에서 버퍼층(102)은 질화 규소(SiNx), 산화 규소(SiO2) 및 산질화규소(SiOxNy) 중 어느 하나를 포함할 수 있다.
버퍼층(102) 상에는 내장 회로 반도체층(105)이 배치될 수 있다. 내장 회로 반도체층(105)은 디멀티플렉서(도 2의 DEMUX)가 포함하는 디먹스 트랜지스터의 채널을 이룬다. 내장 회로 반도체층(105)은 표시 영역(DA)에 배치될 수 있다. 내장 회로 반도체층(105)은 소스/드레인 영역 및 활성 영역을 포함할 수 있다.
내장 회로 반도체층(105)은 다결정 실리콘을 포함할 수 있다. 다결정 실리콘은 비정질 실리콘을 결정화하여 형성될 수 있다. 상기 결정화 방법의 예로는 RTA(rapid thermal annealing)법, SPC(solid phase crystallization)법, ELA(excimer laser annealing)법, MIC(metal induced crystallization)법, MILC(metal induced lateral crystallization)법, SLS(sequential lateral solidification)법 등을 들 수 있으나, 이에 제한되는 것은 아니다. 내장 회로 반도체층(105)에서 각 트랜지스터의 소소/드레인 전극과 연결되는 부위(소스/드레인 영역)에는 불순물 이온(PMOS 트랜지스터의 경우 p형 불순물 이온)이 도핑되어 있을 수 있다. 붕소(B) 등 3가 도펀트가 p형 불순물 이온으로 사용될 수 있다.
다른 실시예에서, 내장 회로 반도체층(105)은 단결정 실리콘, 저온 다결정 실리콘, 비정질 실리콘이나, 산화물 반도체를 포함할 수 있다. 상기 산화물 반도체는 예를 들어 인듐, 아연, 갈륨, 주석, 티타늄, 알루미늄, 하프늄(Hf), 지르코늄(Zr), 마그네슘(Mg) 등을 함유하는 이성분계 화합물(ABx), 삼성분계 화합물(ABxCy), 사성분계 화합물(ABxCyDz)을 포함할 수 있다.
예시된 실시예에서, 내장 회로 반도체층(105)은 상기 산화물 반도체로서 ITZO(Indium Tin Zinc Oxide )나 IGZO(Indium Gallium Zinc Oxide )를 포함할 수도 있다.
내장 회로 반도체층(105) 상에는 제1 절연층(111)이 배치될 수 있다. 몇몇 실시예에서 제1 절연층(111)은 베이스 기판(101)의 전체면에 걸쳐 배치될 수 있다. 제1 절연층(111)은 게이트 절연 기능을 갖는 게이트 절연막일 수 있다. 제1 절연층(111)은 실리콘 화합물, 금속 산화물 등을 포함할 수 있다. 예를 들면, 제1 절연층(111)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 알루미늄 산화물, 탄탈륨 산화물, 하프늄 산화물, 지르코늄 산화물, 티타늄 산화물 등을 포함할 수 있다. 이들은 단독으로 또는 서로 조합되어 사용될 수 있다.
제1 절연층(111) 상에는 제1 도전층(120)이 배치될 수 있다. 제1 도전층(120)은 표시 영역(DA)에 배치된 내장 회로의 상기 디먹스 트랜지스터의 게이트 전극(GE1), 제1 팬아웃 라인(71), 및 제2 팬아웃 라인(72)을 포함할 수 있다.
제1 도전층(120)은 몰리브덴(Mo), 알루미늄(Al), 백금(Pt), 팔라듐(Pd), 은(Ag), 마그네슘 (Mg), 금(Au), 니켈(Ni), 네오디뮴(Nd), 이리듐(Ir), 크롬(Cr), 칼슘(Ca), 티타늄(Ti), 탄탈륨(Ta), 텅스텐(W), 구리(Cu) 가운데 선택된 하나 이상의 금속을 포함할 수 있다. 제1 도전층(120)은 상기 예시된 물질로 이루어진 단일막 또는 적층막일 수 있다.
제1 도전층(120) 상에는 제2 절연층(112)이 배치될 수 있다. 몇몇 실시예에서 제2 절연층(112)은 제1 도전층(120)과 제2 도전층(140)을 절연시킬 수 있다. 제2 절연층(112)은 베이스 기판(101)의 전면에 걸쳐 배치될 수 있다. 제2 절연층(112)은 제1 절연층(111)의 예시된 물질 중에서 선택될 수 있다.
제2 절연층(112) 상에는 제2 도전층(140)이 배치될 수 있다. 제2 도전층(140)은 패드부(PP)에 배치된 제1 연결 전극(141), 콘택부(CP)에 배치된 제2 연결 전극(143), 표시 영역(DA)에 배치된 소스 전극(145) 및 드레인 전극(147)을 포함할 수 있다.
제1 연결 전극(141)은 제2 절연층(112)을 두께 방향(z)으로 관통하는 제1-1 콘택홀(CNT11)을 통해 제1 팬아웃 라인(71)과 전기적으로 연결될 수 있다. 제2 연결 전극(143)은 제2 절연층(112)을 두께 방향(또는 제3방향, z)으로 관통하는 제2-1 콘택홀(CNT21)을 통해 제2 팬아웃 라인(72)과 전기적으로 연결될 수 있다.
소스 전극(145) 및 드레인 전극(147)은 제2 절연층(112)을 두께 방향(z)으로 관통하여 내장 회로 반도체층(105)의 상기 소스 영역 및 상기 드레인 영역에 각각 접속될 수 있다.
게이트 전극(GE1), 내장 회로 반도체층(105) 소스 전극(145) 및 드레인 전극(147)은 내장 회로 트랜지스터, 예시적으로 디먹스 트랜지스터를 이룰 수 있다.
제2 도전층(140)은 몰리브덴(Mo), 알루미늄(Al), 백금(Pt), 팔라듐(Pd), 은(Ag), 마그네슘 (Mg), 금(Au), 니켈(Ni), 네오디뮴(Nd), 이리듐(Ir), 크롬(Cr), 칼슘(Ca), 티타늄(Ti), 탄탈륨(Ta), 텅스텐(W), 구리(Cu) 중 적어도 어느 하나를 포함할 수 있다. 제2 도전층(140)은 상기 예시된 물질로 이루어진 단일막일 수 있다. 이에 제한되지 않고 제2 도전층(140)은 적층막일 수 있다. 예를 들어, 제2 도전층(140)은 Ti/Al/Ti, Mo/Al/Mo, Mo/AlGe/Mo, Ti/Cu 등의 적층 구조로 형성될 수 있다.
층간 절연층(150)은 제1 회로부(CCP1) 상에 배치될 수 있다. 몇몇 실시예에서 층간 절연층(150)은 제2 도전층(140) 상에 직접 배치되고 제2 도전층(140)을 커버할 수 있다. 층간 절연층(150)은 제1 회로부(CCP1)와 제2 회로부(CCP2)의 도전층들, 및 반도체층들 간에 절연 기능을 할 수 있다. 또한, 층간 절연층(150)은 제2 회로부(CCP2)의 복수의 엘리먼트들을 하부에서 지지하는 역할을 할 수 있다.
층간 절연층(150)은 절연 물질로 이루어질 수 있다. 예시적으로 상기 절연 물질은 무기 절연 물질 또는 유기 절연 물질 일 수 있다. 상기 무기 절연 물질은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 알루미늄 산화물, 탄탈륨 산화물, 하프늄 산화물, 지르코늄 산화물, 티타늄 산화물 등을 들 수 있다. 이들은 단독으로 또는 서로 조합되어 사용될 수 있다. 상기 유기 절연 물질은 아크릴계 수지(polyacrylates resin), 에폭시 수지(epoxy resin), 페놀 수지(phenolic resin), 폴리아미드계 수지(polyamides resin), 폴리이미드계 수지(polyimides rein), 불포화 폴리에스테르계 수지(unsaturated polyesters resin), 폴리페닐렌계 수지(polyphenylene ethers resin), 폴리페닐렌설파이드계 수지(polyphenylene sulfides resin) 또는 벤조사이클로부텐(benzocyclobutene, BCB) 중 적어도 어느 하나를 포함할 수 있다.
도면에는 설명의 편의를 위해 층간 절연층(150)이 유기 절연 물질로 이루어진 경우를 예시하였다. 층간 절연층(150)이 유기 절연 물질로 이루어지는 경우, 평탄화된 상면을 제공하는 평탄화막으로 기능할 수도 있다.
제2 회로부(CCP2)에 대해 설명하면, 제2 회로부(CCP2)는 화소(도 7의 1)를 포함할 수 있다. 즉, 제2 회로부(CCP2)는 도 3의 설명에서 상술한 화소의 트랜지스터들 및 유기 발광 다이오드(OLED)를 포함할 수 있다.
제2 회로부(CCP2)의 적층 구조에 대해 설명하면, 층간 절연층(150) 상에 배치된 복수의 도전층과 상기 복수의 도전층 사이에 배치된 복수의 절연층들을 포함한다.
층간 절연층(150) 상에는 화소 반도체층(155)이 배치될 수 있다. 화소 반도체층(155)은 화소(도 3의 1)의 제1 내지 제7 트랜지스터(T1~T7)의 채널을 이룬다. 도면에는 예시적으로 화소가 포함하는 트랜지스터들 중 하나만을 예시적으로 도시하였다.
화소 반도체층(155)은 표시 영역(DA)의 각 화소(1)에 배치될 수 있다. 화소 반도체층(155)은 소스 영역, 드레인 영역 및 활성 영역을 포함할 수 있다. 화소 반도체층(155)은 다결정 실리콘을 포함할 수 있다. 다른 실시예에서, 내장 회로 반도체층(105)은 단결정 실리콘, 저온 다결정 실리콘, 비정질 실리콘이나, 산화물 반도체를 포함할 수 있다.
몇몇 실시예에서 화소 반도체층(155)은 두께 방향(z)을 따라 내장 회로 반도체층(105)과 중첩할 수 있다.
몇몇 실시예에서 내장 회로 반도체층(105)과 화소 반도체층(155)은 서로 동일한 물질을 포함할 수 있다. 예시적으로 내장 회로 반도체층(105)과 화소 반도체층(155)은 동일한 다결정 실리콘을 포함하여 이루어질 수 있다. 또는 몇몇 실시예에서 내장 회로 반도체층(105)과 화소 반도체층(155)은 서로 다른 물질을 포함할 수도 있다. 예시적으로, 내장 회로 반도체층(105)은 산화물 반도체를 포함하고 화소 반도체층(155)은 다결정 실리콘을 포함할 수 있으며, 다른 실시예에서 내장 회로 반도체층(105)은 다결정 실리콘을 포함하고, 화소 반도체층(155)은 산화물 반도체를 포함할 수도 있다.
화소 반도체층(155) 상에는 제3 절연층(161)이 배치될 수 있다. 제3 절연층(161)은 층간 절연층(150)의 전체면에 걸쳐 배치될 수 있다. 제3 절연층(161)은 게이트 절연 기능을 갖는 게이트 절연막일 수 있다. 몇몇 실시예에서 제3 절연층(161)은 제1 절연층(111)과 동일한 물질로 이루어지거나, 또는 제1 절연층(111)의 설명에서 예시된 무기 절연 물질 중 어느 하나를 포함할 수도 있다.
제3 절연층(161) 상에는 제3 도전층(170)이 배치될 수 있다. 제3 도전층(170)은 표시 영역(DA)에 배치된 화소(1)의 제1 내지 제7 트랜지스터(T1~T7)의 게이트 전극들, 및 유지 커패시터(도 3의 Cst)의 제1 전극(CE1)을 포함할 수 있다. 도면에는 화소(1)의 제1 내지 제7 트랜지스터(T1~T7)의 게이트 전극들 중 어느 하나의 게이트 전극(GE2)을 예시적으로 도시하였다. 몇몇 실시예에서 게이트 전극(GE2)은 화소(1)의 제7 트랜지스터(도 3의 T7)의 게이트 전극일 수 있으나, 이에 한정되는 것은 아니다.
제3 도전층(170)은 몰리브덴(Mo), 알루미늄(Al), 백금(Pt), 팔라듐(Pd), 은(Ag), 마그네슘 (Mg), 금(Au), 니켈(Ni), 네오디뮴(Nd), 이리듐(Ir), 크롬(Cr), 칼슘(Ca), 티타늄(Ti), 탄탈륨(Ta), 텅스텐(W), 구리(Cu) 가운데 선택된 하나 이상의 금속을 포함할 수 있다. 제3 도전층(170)은 상기 예시된 물질로 이루어진 단일막 또는 적층막일 수 있다.
제3 도전층(170) 상에는 제4 절연층(162)이 배치될 수 있다. 제4 절연층(162)은 제3 도전층(170)과 제4 도전층(180)을 절연시킬 수 있다. 제4 절연층(162)은 층간 절연층(150)의 전면에 걸쳐 배치될 수 있다. 제4 절연층(162)은 제3 절연층(161)의 예시된 물질 중에서 선택될 수 있다.
제4 절연층(162) 상에는 제4 도전층(180)이 배치될 수 있다. 제4 도전층(180)은 유지 커패시터(도 3의 Cst)의 제2 전극(CE2)을 포함할 수 있다. 제4 도전층(180)은 상술한 제3 도전층(170)의 예시된 물질 중에서 선택될 수 있다.
제4 도전층(180) 상에는 제5 절연층(163)이 배치될 수 있다. 제5 절연층(163)은 상술한 제3 절연층(161)의 예시 물질 중 적어도 하나를 포함할 수 있다. 몇몇 실시예에서 제5 절연층(163)은 유기 물질을 포함하여 이루어질 수도 있다.
제5 절연층(163) 상에는 제5 도전층(190)이 배치될 수 있다. 제5 도전층(190)은 패드부(PP)에 배치된 패드(PAD), 데이터 라인(DL), 화소 소스 전극(191) 및 화소 드레인 전극(193)을 포함할 수 있다. 층간 절연층(150), 제3 절연층(161), 제4 절연층(162) 및 제5 절연층(163)에는 패드부(PP)에서 두께 방향(z)으로 관통하는 제1-2 콘택홀(CNT12)이 형성되고, 콘택부(CP)에서 두께 방향(z)으로 관통하는 제2-2 콘택홀(CNT22)이 형성될 수 있다.
패드(PAD)는 상술한 제1 회로부(CCP1)의 제1 연결 전극(141)과 두께 방향(z)으로 중첩 배치되고 제1-2 콘택홀(CNT12)을 통해 제1 연결 전극(141)과 연결될 수 있다. 데이터 라인(DL)은 제1 회로부(CCP1)의 제2 연결 전극(143)과 두께 방향(z)으로 중첩 배치되고 제2-2 콘택홀(CNT22)을 통해 제2 연결 전극(143)과 연결될 수 있다. 또한 데이터 라인(DL)은 화소 반도체층(155)의 소스 영역에 연결된 화소 소스 전극(191)과 전기적으로 연결될 수 있다. 몇몇 실시예에서 데이터 라인(DL)과 화소 소스 전극(191)은 직접 연결되지 않고, 별도의 배선 또는 별도의 트랜지스터를 경유하여 서로 전기적으로 연결될 수 있다. 화소 드레인 전극(193)은 화소 반도체층(155)의 드레인 영역에 접속될 수 있다.
게이트 전극(GE2), 화소 반도체층(155), 화소 소스 전극(191) 및 화소 드레인 전극(193)은 박막 트랜지스터를 이룰 수 있다. 상기 박막 트랜지스터는 도 3의 설명에서 상술한 화소(도 3의 1)가 포함하는 트랜지스터들(T1, T2, T3, T4, T5, T6, T7) 중 어느 하나일 수 있다. 예시적으로 상기 박막 트랜지스터는 유기 발광 다이오드(OLED)의 애노드 전극(ANO)과 연결된 제7 트랜지스터(도 3의 T7) 또는 제6 트랜지스터(도 3의 T6)일 수 있다.
제5 도전층(190)은 몰리브덴(Mo), 알루미늄(Al), 백금(Pt), 팔라듐(Pd), 은(Ag), 마그네슘(Mg), 금(Au), 니켈(Ni), 네오디뮴(Nd), 이리듐(Ir), 크롬(Cr), 칼슘(Ca), 티타늄(Ti), 탄탈륨(Ta), 텅스텐(W), 구리(Cu) 중 적어도 어느 하나를 포함할 수 있다. 제5 도전층(190)은 상기 예시된 물질로 이루어진 단일막일 수 있다. 이에 제한되지 않고 제5 도전층(190)은 적층막일 수 있다. 예를 들어, 제5 도전층(190)은 Ti/Al/Ti, Mo/Al/Mo, Mo/AlGe/Mo, Ti/Cu 등의 적층 구조로 형성될 수 있다. 일 실시예에서 제5 도전층(190)은 Ti/Al/Ti을 포함하여 이루어질 수 있다.
제5 도전층(190) 상에는 제6 절연층(164)이 배치될 수 있다. 제6 절연층(164)은 유기 절연 물질을 포함하여 이루어질 수 있다.
표시 영역(DA)의 제6 절연층(164) 상에는 애노드 전극(ANO)이 배치된다. 애노드 전극(ANO)은 제6 절연층(164)을 관통하여 화소 드레인 전극(193)과 전기적으로 연결될 수 있다.
애노드 전극(ANO) 상에는 뱅크층(BANK)이 위치할 수 있다. 몇몇 실시예에서 뱅크층(BANK)은 표시 영역(DA)에 배치될 수 있으며, 콘택부(CP)에도 더배치될 수 있다. 뱅크층(BANK)은 애노드 전극(ANO)을 노출하는 개구부를 포함할 수 있다. 뱅크층(BANK)은 유기 절연 물질로 이루어질 수 있다. 예를 들어, 뱅크층(BANK)은 포토 레지스트, 폴리이미드계 수지, 아크릴계 수지, 폴리아크릴계 수지 등 중 적어도 하나를 포함하여 이루어질 수 있다.
애노드 전극(ANO) 상면 및 뱅크층(BANK)의 개구부 내에는 유기층(OL)이 배치될 수 있다. 유기층(OL)은 유기 발광층을 포함할 수 있으며, 소정 색의 광을 생성할 수 있다. 예시적으로 상기 유기층(OL)이 셍성하는 광은 적색광, 녹색광 및 청색광 중 어느 하나일 수 있다.
유기층(OL)과 뱅크층(BANK) 상에는 캐소드 전극(CAT)이 배치된다. 캐소드 전극(CAT)은 복수의 화소에 걸쳐 배치된 공통 전극일 수 있다.
애노드 전극(ANO), 유기층(OL) 및 캐소드 전극(CAT)은 유기 발광 다이오드(OLED)를 이룰 수 있다.
캐소드 전극(CAT) 상에는 박막 봉지층(TFE)이 배치된다. 박막 봉지층(TFE)은 표시 영역(DA), 및 콘택부(CP)에 걸쳐 배치될 수 있다. 박막 봉지층(TFE)은 유기층(OL)을 덮을 수 있다. 박막 봉지층(TFE)은 무기막과 유기막이 교대로 적층된 적층막일 수 있다. 예컨대, 박막 봉지층(TFE)은 순차 적층된 제1 봉지 무기막(TFE1), 봉지 유기막(TFE2), 및 제2 봉지 무기막(TFE3)을 포함할 수 있다. 몇몇 실시예에서 봉지 유기막(TFE2)은 도 8에 도시된 바와 같이 제1 봉지 무기막(TFE1)보다 내측에 위치하고, 제2 봉지 무기막(TFE3)은 제1 봉지 무기막(TFE1)보다 내측에 위치하는 봉지 유기막(TFE2)의 측면을 덮고, 하부의 제1 봉지 무기막(TFE1)의 상면에 직접 접하여 봉지 유기막(TFE2)이 외측으로 흘러내리는 것을 방지할 수 있다.
몇몇 실시예에서, 박막 봉지층(TFE)은 패드부(PP)에는 배치되지 않을 수 있다.
일 실시예에 따른 표시 장치(10)는 상술한 바와 같이 표시 영역(DA)에 상기 내장 회로 또는 디멀티플렉싱 회로부(도 7의 60)와 화소(도 7의 1)가 배치될 수 있다. 즉, 상기 내장 회로는 제2 회로부(CCP2)와 서로 다른층에 배치된 제1 회로부(CCP1)에 포함되되 표시 영역(DA)에 배치될 수 있다. 이로 인해, 표시 장치(10)의 데드 스페이스를 감소시킬 수 있다. 몇몇 실시예에서 상기 내장 회로 가 상기 화소(1)와 중첩 배치될 수도 있다. 예시적으로 디멀티플렉싱 회로부(도 7의 60)가 포함하는 디먹스 트랜지스터와 화소(도 7의 1)가 포함하는 트랜지스터는 서로 중첩할 수도 있다. 이러한 경우 표시 장치(10)의 데드 스페이스를 감소시키면서도 집적도를 향상시킬 수 있다.
이하, 다른 실시예에 따른 표시 장치에 대해 설명한다. 이하의 실시예에서 이미 설명한 실시예와 동일한 구성에 대해서는 동일한 참조 부호로서 지칭하고, 그 설명을 생략하거나 간략화한다.
도 8은 다른 실시예에 따른 표시 장치의 단면도이다.
도 8을 참조하면, 본 실시예에 따른 표시 장치(10_1)는 층간 절연층(150_1)이 복수의 층으로 구분될 수 있다는 점에서 일 실시예에 따른 표시 장치(10)와 상이하며, 이외 구성은 실질적으로 동일하거나 유사하다. 따라서 중복되는 내용은 생략하며 차이점을 위주로 설명한다.
더욱 구체적으로 설명하면, 표시 장치(10_1)의 층간 절연층(150_1)은 제1 층간 절연층(150a), 및 제1 층간 절연층(150a) 상에 배치된 제2 층간 절연층(150b)을 포함할 수 있다. 제1 층간 절연층(150a)은 표면이 연마 처리된 무기 층간 절연층일 수 있고, 제2 층간 절연층(150b)은 유기 물질을 포함하는 유기 층간 절연층일 수 있다. 제1 층간 절연층(150a)은 제2 도전층(140) 상에 배치되고, 제2 도전층(140)의 복수의 전극, 및 상기 복수의 전극이 노출하는 제2 절연층(112)과 직접 접할 수 있다.
제1-2 콘택홀(CNT12) 및 제2-2 콘택홀(CNT22)은 제1 층간 절연층(150a), 제2 층간 절연층(150b), 제3 절연층(161), 제4 절연층(162) 및 제5 절연층(163)을 두께 방향(z)으로 관통하도록 형성될 수 있다.
본 실시예에 따른 표시 장치(10_1)의 층간 절연층(150_1)은 복수의 서로 다른 물질을 포함하는 층간 절연층을 포함하여 제2 회로부(CCP2)와 맞닿는 표면을 더욱 잘 평탄화시킬 수 있다. 이로 인해 더욱 제2 회로부(CCP2)의 복수의 엘리먼트를 보다 안정적으로 형성할 수 있다.
도 9는 또 다른 실시예에 따른 표시 장치의 단면도이다.
도 9를 참조하면, 본 실시예에 따른 표시 장치(10_2)의 층간 절연층(150_2)은 제1 층간 절연층(150a)과 제2 층간 절연층(150b)의 적층 순서가 반대라는 점에서 도 8에 따른 표시 장치(10_1)와 상이하다.
더욱 구체적으로 설명하면, 유기 절연 물질로 이루어진 제2 층간 절연층(150b)은 제2 도전층(140) 상에 배치되고, 제2 도전층(140)의 복수의 전극, 및 상기 복수의 전극이 노출하는 제2 절연층(112)과 직접 접할 수 있다. 그리고 무기 절연 물질로 이루어진 제1 층간 절연층(150a)은 제2 층간 절연층(150b) 상에 위치할 수 있으며, 제2 회로부(CCP2)는 제1 층간 절연층(150a) 상에 위치할 수 있다.
이외, 자세한 설명은 도 8에서 상술한 바 중복 설명은 생략하기로 한다.
도 10은 또 다른 실시예에 따른 표시 장치의 단면도이다.
도 10을 참조하면, 본 실시예에 따른 표시 장치(10_3)는 제1 회로부(CCP1_1)의 상기 내장 회로가 바텀 게이트 방식이 적용될 수 있다는 점에서 일 실시예에 따른 표시 장치(10)와 상이하다.
더욱 구체적으로 설명하면, 본 실시예에 따른 표시 장치(10_3)는 제1 회로부(CCP1_1)의 상기 내장 회로가 포함하는 트랜지스터(예컨대, 디먹스 트랜지스터)는 바텀 게이트 타입으로 이루어질 수 있다. 즉, 버퍼층(102) 상에는 게이트 전극(GE1_1), 제1 팬아웃 라인(71_1) 및 제2 팬아웃 라인(72_1)을 포함하는 제1 도전층(120_1)이 위치할 수 있다.
제1 도전층(120_1) 상에는 제1 절연층(111)이 위치하고, 제1 절연층(111) 상에는 내장 회로 반도체층(105_1)이 위치할 수 있다. 제1 절연층(111)에는 제1 팬아웃 라인(71_1)을 노출하는 제1-1콘텍홀(CNT11) 및 제2 팬아웃 라인(72_1)을 노출하는 제2-1콘텍홀(CNT21)이 형성될 수 있다.
내장 회로 반도체층(105_1) 상에는 제2 도전층(140)이 배치될 수 있다. 제2 도전층(140)은 제1 연결 전극(141), 제2 연결 전극(143), 소스 전극(145) 및 드레인 전극(147)을 포함할 수 있음은 상술한 바와 같다. 제1 연결 전극(141)은 제1-1콘텍홀(CNT11)을 통해 제1 팬아웃 라인(71_1)과 연결되고 제2 연결 전극(143)은 제2-1콘텍홀(CNT21)을 통해 제2 팬아웃 라인(72_1)과 연결된다. 소스 전극(145) 및 드레인 전극(147)은 내장 회로 반도체층(105_1)과 접촉할 수 있다.
제2 도전층(140) 상에는 층간 절연층(150)이 위치할 수 있다. 층간 절연층(150)에는 제1 연결 전극(141)을 노출하는 제1-2콘택홀(CNT12) 및 제2 연결 전극(143)을 노출하는 제2-2콘택홀(CNT22)이 형성될 수 있다.
층간 절연층(150) 상에는 제2 회로부(CCP2)가 위치할 수 있으며, 패드(PAD)는 제1-2콘택홀(CNT12)을 통해 제1 연결 전극(141)과 연결되고, 데이터 라인(DL)은 제2-2콘택홀(CNT22)을 통해 제2 연결 전극(143)과 연결될 수 있다.
이외 설명은 도 7에서 상술한 바 중복 설명은 생략하기로 한다.
도 11은 또 다른 실시예에 따른 표시 장치의 단면도이다.
도 11을 참조하면, 본 실시예에 따른 표시 장치(10_4)는 제2 회로부(CCP2_1)가 포함하는 트랜지스터가 바텀 게이트 타입으로 이루어진 점에서 일 실시예에 따른 표시 장치(10)와 상이하다.
더욱 구체적으로 설명하면, 층간 절연층(150) 상에 게이트 전극(GE2_1)을 포함하는 제3 도전층(170_1)이 배치될 수 있다. 게이트 전극(GE2_1)은 화소가 포함하는 트랜지스터들 중 어느 하나의 게이트 전극일 수 있음은 상술한 바와 같다.
제3 도전층(170_1) 상에는 제3 절연층(161)이 위치하고, 제3 절연층(161) 상에는 화소 반도체층(155_1)이 배치될 수 있다.
화소 반도체층(155_1) 상에는 패드(PAD), 데이터 라인(DL), 화소 소스 전극(191) 및 화소 드레인 전극(193)을 포함하는 제4 도전층(190)이 위치하고, 제4 도전층(190) 상에는 제6 절연층(164)이 위치할 수 있다.
제1-2콘택홀(CNT12) 및 제2-2콘택홀(CNT22)는 층간 절연층(150) 및 제3 절연층(161)을 관통하여 형성될 수 있다.
이외 설명은 도 7에서 상술한 바 중복 설명 생략한다.
도 12는 또 다른 실시예에 따른 표시 장치의 단면도이다.
도 12를 참조하면, 본 실시예에 따른 표시 장치(10_5)는 제1 회로부(CCP1_1), 및 제2 회로부(CCP2_1)가 포함하는 트랜지스터가 바텀 게이트 타입으로 이루어진 점에서 도 7에 따른 표시 장치(10)와 상이하다.
제1 회로부(CCP1_1)에 바텀 게이트 방식이 적용된 경우는 도 10에서 상술하였고, 제2 회로부(CCP2_1)에 바텀 게이트 방식이 적용된 경우는 도 11에서 상술한 바 중복 설명은 생략한다.
도 13은 또 다른 실시예에 따른 표시 장치의 부분 확대도이다.
도 13을 참조하면, 본 실시예에 따른 표시 장치는 디멀티플렉서(DEMUXa)를 더 포함한다는 점에서 일 실시예에 따른 표시 장치와 상이하다.
더욱 구체적으로 설명하면, 본 실시예에 따른 표시 장치는 디멀티플렉서(DEMUXa)를 더 포함할 수 있다. 디멀티플렉서(DEMUXa)는 도 13에 도시된 바와 같이 디멀티플렉서(DEMUX)와 제1 방향(X)을 따라 정렬되지 않고 제2 방향(Y) 상측 방향에 위치할 수 있다. 다만, 이에 제한되지 않고. 디멀티플렉서(DEMUXa)는 도 13에 도시된 바와 달리, 디멀티플렉서(DEMUX)와 제2 방향(Y) 하측 방향에 위치할 수도 있다.
디멀티플렉서(DEMUXa)는 디멀티플렉서(DEMUX)와 달리, 제1 디먹스 선택 신호 라인(CLL1), 및 제2 디먹스 선택 신호(CLL2)와 연결되지 않고 제1 디먹스 선택 신호 라인(CLL1a)과 제2 디먹스 선택 신호 라인(CLL2a)과 각각 연결될 수 있다.
예를 들어, 제1 디먹스 선택 신호 라인(CLL1a)과 제2 디먹스 선택 신호 라인(CLL2a) 각각은 제1 디먹스 선택 신호 라인(CLL1)과 제2 디먹스 선택 신호 라인(CLL2)보다 제2 방향(Y)의 일측에 위치할 수 있다.
도 14는 또 다른 실시예에 따른 표시 장치의 사시도이고, 도 15는 또 다른 실시예에 따른 표시 장치의 평면 배치도이고, 도 16은 도 15의 XVI- XVI' 선을 따라 자른 단면도이다.
도 14 내지 도 16을 참조하면, 본 실시예에 따른 표시 장치(10_6)가 리지드 기판이 적용되어 있다는 점에서 일 실시예에 따른 표시 장치(10)와 상이하다.
더욱 구체적으로 설명하면, 본 실시예에 따른 표시 장치(10_6)는 표시 유닛(DU), 터치 유닛(TDU), 및 표시 유닛(DU)과 터치 유닛(TDU)의 측면부를 실링하는 실링 부재(SEAL)를 포함할 수 있다.
표시 유닛(DU)은 리지드한 유리 또는 석영 등을 포함하는 리지드 기판을 포함하는 제1 회로부(CCP1_2), 제2 회로부(CCP2), 및 제1 회로부(CCP1_2)와 제2 회로부(CCP2) 사이에 배치된 층간 절연층(150)을 포함할 수 있다. 제1 회로부(CCP1_2)는 도 7의 베이스 기판(101)이 리지드한 물질을 포함한다는 점을 제외하고, 제1 회로부(CCP1)와 실질적으로 동일한 구성인 바, 중복 설명은 생략하기로 한다.
터치 유닛(TDU)은 표시 유닛(DU) 상에 배치된 터치 베이스 기판(TSUB), 및 터치 베이스 기판(TSUB) 상에 배치된 터치 센서층(TSL)을 포함할 수 있다. 터치 센서층(TSL)은 터치 베이스 기판(TSUB)상에 위치할 수 있으며, 적어도 하나의 터치 도전층, 및 터치 절연층을 포함할 수 있다. 상기 터치 도전층은 터치전극들 및 터치배선들을 포함할 수 있다.
몇몇 실시예에서 터치 베이스 기판(TSUB)은 표시 장치(10_6)의 봉지 기판일 수 있다.
실링 부재(SEAL)는 제1 회로부(CCP1_2)의 리지드 기판과 터치 베이스 기판(TSUB)의 사이에서 평면상 테두리 부위를 실링하는 역할을 할 수 있다. 실링 부재(SEAL)는 프릿 등을 포함할 수 있다.
표시 장치(10_6)는 일 실시예에 따른 표시 장치(10)와 마찬가지로 화상을 표시하는 표시 영역(DA)과 표시 영역(DA)의 주변에 위치하는 비표시 영역(NDA)을 포함할 수 있다. 실링 부재(SEAL)는 표시 장치(10_6)의 비표시 영역(NDA) 상에 배치될 수 있다.
본 실시예에 따른 표시 장치(10_6)는 표시 영역(DA)에 내장 회로와 화소가 배치될 수 있다. 즉, 상기 내장 회로는 화소를 포함하는 제2 회로부(CCP2)와 서로 다른층에 배치된 제1 회로부(CCP1_4)에 포함됨으로써 상기 표시 영역(DA)에서, 상기 내장 회로와 화소가 중첩하도록 배치될 수 있다. 이로 인해, 표시 장치(10_8)의 베젤 영역을 줄일 수 있다.
상기 내장 회로와 상기 화소에 대해서는 도 7에서 상술한 바 이하 중복 설명은 생략하기로 한다.
도 17은 또 다른 실시예에 따른 표시 장치의 평면 배치도이고, 도 18은 도 17의 개략적인 단면도이고, 도 19는 도 17의 B 영역을 확대한 도면이다.
도 17 내지 도 19를 참조하면, 본 실시예에 따른 표시 장치(10_7)는 도 5의 데이터 구동부(30)가 제2 회로층(CCP2) 상에 실장되지 않고 인쇄 회로 기판(80_1) 상에 실장된다는 점에서 일 실시예에 따른 표시 장치(10)와 상이하다.
더욱 구체적으로 설명하면, 본 실시예에 따른 데이터 구동부(30)는 인쇄 회로 기판(80_1) 상에 실장된 칩 온 필름(Chip On Film)으로 적용될 수 있다.
도 17, 및 도 18을 참조하면, 패드부(PP_1)는 인쇄 회로 기판(80)이 표시 장치(10_7)의 비표시 영역(NDA)에 부착되는 영역을 의미할 수 있다.
본 실시예에 따른 패드부(PP_1)는 데이터 구동부(30)가 부착되지 않고 인쇄 회로 기판(80_1)이 부착된다는 점을 제외하고 도 5 내지 도 7에서 상술한 표시 장치(10)의 패드부(PP)와 실질적으로 동일한 바 이에 대한 중복 설명은 생략하기로 한다.
도 20은 또 다른 실시예에 따른 표시 장치의 사시도이고, 도 21은 도 20에 따른 표시 장치의 전개도이고, 도 22는 도 20에 따른 표시 장치의 개략적인 단면도이고, 도 23은 도 20의 C 영역을 확대한 도면이다.
도 20 내지 도 23을 참조하면, 표시 영역(DA)은 주표시 영역(DA0) 및 제1 내지 제4 부표시 영역들(DA1 내지 DA4)를 포함할 수 있다. 주표시 영역(DA0)은 평탄 영역(FA) 상에 위치하고, 제1 부표시 영역(DA1), 제2 부표시 영역(DA2), 제3 부표시 영역(DA3) 및 제4 부표시 영역(DA4)은 측면부(SA) 상에 위치할 수 있다. 측면부(SA)는 실질적으로 동일 평면에 위치하되 평탄 영역(FA)의 평면과 상이한 평면 상에 위치할 수 있다. 측면부(SA)는 평탄 영역(FA)로부터 도면을 기준으로 하측 방향 또는 제1 방향(X) 및 제2 방향(Y)과 교차하는 제3 방향(Z)으로 벤딩되거나 절곡될 수 있다. 도 20에서는 평탄 영역(FA)와 측면부(SA)가 실질적으로 직교를 이루는 것으로 예시되었지만, 평탄 영역(FA)와 측면부(SA)는 서로 예각 또는 둔각의 사잇각을 갖고 위치할 수 있다. 또한 몇몇 실시예에서 평탄 영역(FA)는 부분적으로 곡면을 포함할 수도 있다. 또한 측면부(SA)는 일부분이 곡면을 포함하거나, 또는 측면부(SA) 전체가 곡면을 포함할 수도 있다.
제1 부표시 영역(DA1)은 주표시 영역(DA0)과 연결될 수 있다. 유사하게, 제2 부표시 영역(DA2), 제3 부표시 영역(DA3) 및 제4 부표시 영역(DA4) 각각은 주표시 영역(DA0)과 연결될 수 있다. 몇몇 실시예에도 도 5에 도시된 바와 같이 제1 부표시 영역(DA1)은 주표시 영역(DA0)의 좌측에 위치하고, 제2 부표시 영역(DA3)은 주표시 영역(DA0)의 우측에 위치하고, 제3 부표시 영역(DA3)은 주표시 영역(DA0)의 상측에 위치하고, 제4 부표시 영역(DA4)은 주표시 영역(DA0)의 하측에 위치할 수 있다.
비표시 영역(NDA)은 제1 비표시 영역(NDA1), 제2 비표시 영역(NDA2), 제3 비표시 영역(NDA3) 및 제4 비표시 영역(NDA4)을 포함할 수 있다. 몇몇 실시예에서 도 5에 도시된 바와 같이 제1 비표시 영역(NDA1)은 제1 부표시 영역(DA1)의 평면상 좌측에 위치할 수 있다. 즉 제1 비표시 영역(NDA1)은 제1 부표시 영역(DA1)을 사이에 두고 주표시 영역(DA0)의 반대측에 위치할 수 있다. 제2 비표시 영역(NDA2)은 제2 부표시 영역(DA2)의 평면상 우측에 위치할 수 있고, 즉 제2 비표시 영역(NDA2)은 제2 부표시 영역(DA2)을 사이에 두고 주표시 영역(DA0)의 반대측에 위치할 수 있다. 제3 비표시 영역(NDA3)은 제3 부표시 영역(DA3)의 평면상 상측에 위치할 수 있다. 즉 제3 비표시 영역(NDA3)은 제3 부표시 영역(DA3)을 사이에 두고 주표시 영역(DA0)의 반대측에 수 있다. 제4 비표시 영역(NDA4)은 제4 부표시 영역(DA4)의 평면상 하측에 위치할 수 있다. 즉 제4 비표시 영역(NDA4)은 제4 부표시 영역(DA4)을 사이에 두고 주표시 영역(DA0)의 반대측에 위치할 수 있다. 제4 비표시 영역(NDA4)은 패드부(PP)를 포함할 수 있다.
도 21에서는 패드부(PP)가 제4 비표시 영역(NDA4)에만 배치된 것으로 예시되었지만, 이에 제한되지 않고 제1 비표시 영역(NDA1), 제2 비표시 영역(NDA2) 및 제3 비표시 영역(NDA3) 중 어느 하나에만 배치되거나, 또는 제4 비표시 영역(NDA4)과 제3 비표시 영역(NDA3)에 각각 배치되거나, 또는 제1 비표시 영역(NDA1)과 제2 비표시 영역(NDA2)에 각각 배치되거나, 또는 제1 비표시 영역(NDA1), 제2 비표시 영역(NDA2), 제3 비표시 영역(NDA3) 및 제4 비표시 영역(NDA4) 중 세개 영역에 배치되거나, 또는 제1 비표시 영역(NDA1), 제2 비표시 영역(NDA2), 제3 비표시 영역(NDA3) 및 제4 비표시 영역(NDA4) 각각에 배치될 수도 있다.
본 실시예에서, 비표시 영역(NDA)은 제5 비표시 영역(NDA5), 제6 비표시 영역(NDA6), 제7 비표시 영역(NDA7) 및 제8 비표시 영역(NDA8)을 더 포함할 수 있다.
제5 비표시 영역(NDA5), 제6 비표시 영역(NDA6), 제7 비표시 영역(NDA7) 및 제8 비표시 영역(NDA8)은 각각 표시 장치(10_8)의 모서리측에 위치할 수 있다. 제5 비표시 영역(NDA5)은 제1 부표시 영역(DA1)과 제3 부표시 영역(DA3) 사이 또는 제1 비표시 영역(NDA1)과 제3 비표시 영역(NDA3) 사이에 위치할 수 있고, 제6 비표시 영역(NDA6)은 제2 부표시 영역(DA2)과 제3 부표시 영역(DA3) 사이 또는 제2 비표시 영역(NDA2)과 제3 비표시 영역(NDA3) 사이에 위치할 수 있고, 제7 비표시 영역(NDA7)은 제1 부표시 영역(DA1)과 제4 부표시 영역(DA4) 사이 또는 제1 비표시 영역(NDA1)과 제4 비표시 영역(NDA4) 사이에 위치할 수 있다. 제8 비표시 영역(NDA8)은 제2 부표시 영역(DA2)과 제4 부표시 영역(DA4) 사이 또는 제2 비표시 영역(NDA2)과 제4 비표시 영역(NDA4) 사이에 위치할 수 있다.
제5 비표시 영역(NDA5), 제6 비표시 영역(NDA6), 제7 비표시 영역(NDA7) 및 제8 비표시 영역(NDA8)은 내측(즉, 표시 장치(10_8)의 내부 공간 또는 무게 중심을 향하는 방향)으로 접힐 수 있다. 이 경우, 제5 비표시 영역(NDA5), 제6 비표시 영역(NDA6), 제7 비표시 영역(NDA7) 및 제8 비표시 영역(NDA8)은 각각 절곡선(CL)을 따라 절곡될 수 있다.
표시 장치(10_8)는 적어도 일 측에서 절곡될 수 있다. 도 22에 도시된 바와 같이, 표시 장치(10_8)의 표시 영역(DA)는 평탄 영역(FA) 및 측면부(SA)의 일부에 배치되고, 콘택부(CP)는 측면부(SA)의 다른 일부에 배치되고, 패드부(PP)는 서브 평탄 영역(SFA)에 배치될 수 있다. 서브 평탄 영역(SFA)는 측면부(SA)에서 연장되어 평탄 영역(FA)와 대향하고, 평탄 영역(FA)와 다른 평면에 위치할 수 있다.
도 22, 및 도 23을 기준으로 설명하면, 예시적인 콘택부(CP)는 제4 부표시 영역(DA4)에 인접한 제4 비표시 영역(NDA4)의 일부에 배치되고, 패드부(PP)는 제4 비표시 영역(NDA4)의 다른 일부에 배치될 수 있다.
몇몇 실시예에서, 도면에 도시된 바와는 달리, 패드부(PP)의 일부는 측면부(SA)의 일부에 배치될 수도 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예들을 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명의 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
1: 화소
10: 표시 장치
20: 스캔 구동부
30: 데이터 구동부
60: 디멀티플렉싱 회로부

Claims (21)

  1. 표시 영역, 및 상기 표시 영역의 주변에 위치하고 패드부, 및 상기 표시 영역과 상기 패드부의 사이에 위치한 콘택부를 포함하는 비표시 영역을 포함하는 표시 장치로서,
    상기 표시 영역에 배치되는 내장 회로, 상기 패드부에 배치되는 제1 연결 전극, 및 상기 콘택부에 배치되는 제2 연결 전극을 포함하는 제1 회로부; 및
    상기 제1 회로부와 다른 층에 위치하고 상기 표시 영역에 배치되는 화소, 상기 패드부에 배치되는 패드, 및 상기 콘택부와 상기 표시 영역에 걸쳐 배치된 라인을 포함하는 제2 회로부를 포함하고,
    상기 패드는 상기 제1 연결 전극을 통해 상기 내장 회로와 전기적으로 연결되고,
    상기 내장 회로는 상기 제2 연결 전극을 통해 상기 라인과 전기적으로 연결되고,
    상기 라인은 상기 화소와 전기적으로 연결된 표시 장치.
  2. 제1 항에 있어서,
    상기 제1 연결 전극과 상기 내장 회로를 연결하는 제1 팬아웃 라인, 및 상기 내장 회로와 상기 제2 연결 전극을 연결하는 제2 팬아웃 라인을 더 포함하되, 상기 제1 팬아웃 라인은 상기 패드부, 상기 콘택부, 및 상기 표시 영역에 걸쳐 배치되고, 상기 제2 팬아웃 라인은 상기 표시 영역, 및 상기 콘택부에 걸쳐 배치된 표시 장치.
  3. 제2 항에 있어서,
    상기 제1 연결 전극, 및 상기 제2 연결 전극은 동일층에 배치되고 동일한 물질을 포함하고, 상기 패드, 및 상기 라인은 동일층에 배치되고 동일한 물질을 포함하는 표시 장치.
  4. 제3 항에 있어서,
    상기 제1 팬아웃 라인과 상기 제2 팬아웃 라인은 동일층에 배치되고 동일한 물질을 포함하되, 상기 제1 팬아웃 라인과 상기 제2 팬아웃 라인 각각은 상기 제1 연결 전극과 다른층에 배치된 표시 장치.
  5. 제4 항에 있어서,
    상기 화소는 화소 트랜지스터, 및 상기 화소 트랜지스터와 전기적으로 연결된 발광 소자를 포함하고, 상기 내장 회로는 내장 회로 트랜지스터를 포함하는 표시 장치.
  6. 제5 항에 있어서,
    상기 화소 트랜지스터는 화소 반도체층을 포함하고, 상기 내장 회로 트랜지스터는 내장 회로 반도체층을 포함하되, 상기 화소 반도체층과 상기 내장 회로 반도체층은 서로 상이한 물질을 포함하는 표시 장치.
  7. 제6 항에 있어서,
    상기 내장 회로 반도체층과 상기 화소 반도체층 중 어느 하나는 산화물 반도체를 포함하고, 상기 내장 회로 반도체층과 상기 화소 반도체층 중 다른 하나는 폴리 실리콘을 포함하는 표시 장치.
  8. 제5 항에 있어서,
    상기 화소 트랜지스터는 화소 반도체층, 상기 화소 반도체층 상에 배치된 화소 게이트 전극, 및 상기 화소 게이트 전극 상에 배치된 화소 소스 전극과 화소 드레인 전극을 포함하고, 상기 화소 소스 전극과 상기 화소 드레인 전극은 각각 상기 화소 반도체층과 전기적으로 연결되고, 상기 화소 소스 전극, 및 상기 화소 드레인 전극은 상기 패드와 동일층에 배치된 표시 장치.
  9. 제8 항에 있어서,
    상기 내장 회로 트랜지스터는 내장 회로 반도체층, 상기 내장 회로 반도체층 상에 배치된 내장 회로 게이트 전극, 및 상기 내장 회로 게이트 전극 상에 배치된 내장 회로 소스 전극과 내장 회로 드레인 전극을 포함하되, 상기 내장 회로 소스 전극, 및 상기 내장 회로 드레인 전극은 상기 제1 연결 전극과 동일층에 배치된 표시 장치.
  10. 제1 항에 있어서,
    상기 제2 연결 전극은 평면상 상기 제1 연결 전극보다 상대적으로 상기 표시 영역에 더 인접하여 위치하는 표시 장치.
  11. 제1 항에 있어서,
    상기 제1 회로부와 상기 제2 회로부 사이에 배치된 층간 절연층을 더 포함하는 표시 장치.
  12. 제11 항에 있어서,
    상기 층간 절연층은 상기 제1 연결 전극, 및 상기 제2 연결 전극과 직접 접하는 표시 장치.
  13. 표시 영역, 및 상기 표시 영역의 주변에 위치하고 패드부, 및 상기 표시 영역과 상기 패드부의 사이에 위치한 콘택부를 포함하는 비표시 영역을 포함하는 표시 장치로서,
    상기 표시 영역에 배치되는 디멀티플렉서, 상기 패드부에 배치되는 제1 연결 전극, 및 상기 콘택부에 배치되는 제2 연결 전극을 포함하는 제1 회로부; 및
    상기 제1 회로부와 다른 층에 위치하고 상기 표시 영역에 배치되는 화소, 상기 패드부에 배치되는 패드, 및 상기 콘택부와 상기 표시 영역에 걸쳐 배치된 데이터 라인을 포함하는 제2 회로부를 포함하고,
    상기 패드는 상기 제1 연결 전극을 통해 상기 디멀티플렉서와 전기적으로 연결되어 데이터 신호를 상기 디멀티플렉서에 제공하도록 구성되고,
    상기 디멀티플렉서는 상기 제2 연결 전극을 통해 상기 데이터 라인과 전기적으로 연결되어 인가된 상기 데이터 신호를 시분할하도록 구성되고,
    상기 데이터 라인은 상기 화소와 전기적으로 연결된 표시 장치.
  14. 제13 항에 있어서,
    상기 데이터 라인은 상기 시분할된 데이터 신호를 각각 제공받는 제1 데이터 라인, 및 제2 데이터 라인을 포함하는 표시 장치.
  15. 제14 항에 있어서,
    상기 제2 연결 전극은 상기 디멀티플렉서와 상기 제1 데이터 라인을 연결하는 제2-1 연결 전극, 및 상기 디멀티플렉서와 상기 제2 데이터 라인을 연결하는 제2-2 연결 전극을 포함하는 표시 장치.
  16. 제15 항에 있어서,
    상기 제1 연결 전극과 상기 디멀티플렉서를 연결하는 제1 팬아웃 라인, 및 상기 디멀티플렉서와 상기 제2 연결 전극을 연결하는 제2 팬아웃 라인을 더 포함하되, 상기 제1 팬아웃 라인은 상기 패드부, 상기 콘택부, 및 상기 표시 영역에 걸쳐 배치되고, 상기 제2 팬아웃 라인은 상기 표시 영역, 및 상기 콘택부에 걸쳐 배치된 표시 장치.
  17. 제16 항에 있어서,
    상기 제2 팬아웃 라인은 상기 디멀티플렉서와 상기 제2-1 연결 전극을 연결하는 제2-1 팬아웃 라인, 및 상기 디멀티플렉서와 상기 제2-2 연결 전극을 연결하는 제2-2 팬아웃 라인을 포함하는 표시 장치.
  18. 제13 항에 있어서,
    상기 데이터 라인은 제1 방향을 따라 연장되고, 상기 디멀티플렉서는 복수개이고, 상기 복수의 디멀티플렉서는 상기 제1 방향과 교차하는 제2 방향을 따라 배열된 표시 장치.
  19. 제18 항에 있어서,
    상기 제2 방향을 따라 배열된 복수의 디멀티플렉서들에는 동일한 디먹스 선택 신호 라인들이 연결된 표시 장치.
  20. 제13 항에 있어서,
    상기 데이터 라인은 제1 방향을 따라 연장되고, 상기 데이터 라인은 복수개이고, 상기 복수의 데이터 라인들은 상기 제1 방향과 교차하는 제2 방향을 따라 배열되고, 상기 디멀티플렉서는 복수개이고, 상기 복수의 디멀티플렉서는 제1 디멀티플렉서, 및 제2 디멀티플렉서를 포함하고, 상기 제1 디멀티플렉서와 상기 제2 디멀티플렉서는 서로 다른 데이터 라인들에 연결되는 표시 장치.
  21. 제20 항에 있어서,
    상기 제1 디멀티플렉서와 상기 제2 디멀티플렉서는 서로 상이한 디먹스 선택 신호 라인들에 연결되는 표시 장치.
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