KR102404573B1 - 디스플레이 장치 - Google Patents

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KR102404573B1
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Abstract

디스플레이 장치를 개시한다. 본 발명은 표시 영역과, 비표시 영역을 구비한 기판;과, 표시 영역에 배치되며, 도전층, 도전층 상에 배치된 무기 절연층, 무기 절연층 상에 배치된 유기 절연층, 및 표시 소자를 포함하는 서브 픽셀;과, 서브 픽셀에 연결된 제 1 전원 공급 라인 및 제 2 전원 공급 라인을 구비하는 전원 공급 라인;과,비표시 영역에 배치되며, 적어도 한층의 절연 댐;을 포함하되, 절연 댐과 전원 공급 라인이 배치된 비표시 영역에는 유기 절연층이 존재하지 않는 이격된 영역이 배치되며, 보호층은 전원 공급 라인이 노출되는 부분을 덮을 수 있다.

Description

디스플레이 장치{Display device}
본 발명은 디스플레이 장치에 관한 것이다.
통상적으로, 디스플레이 장치는 스마트 폰, 랩 탑 컴퓨터, 디지털 카메라, 캠코더, 휴대 정보 단말기, 노트북, 태블릿 퍼스널 컴퓨터와 같은 모바일 장치나, 데스크 탑 컴퓨터, 텔레비전, 옥외 광고판, 전시용 디스플레이 장치, 자동차용 계기판, 헤드 업 디스플레이(head up display, HUD)와 같은 전자 장치에 이용할 수 있다.
최근 들어서는, 보다 슬림화된 디스플레이 장치가 출시되고 있다.
플렉서블 디스플레이 장치(flexible display device)는 휴대하기가 용이하고, 다양한 형상의 장치에 적용할 수 있다. 이중에서, 유기 발광 디스플레이 기술을 기반으로 하는 플렉서블 디스플레이 장치가 가장 유력한 플렉서블 디스플레이 장치이다. 플렉서블 디스플레이 장치는 일 방향으로 벤딩될 수 있다.
최근, 콤팩트하고 해상도가 높은 디스플레이 장치에 대한 요구가 증가함에 따라서, 박막 트랜지스터(TFT), 커패시터, 및 배선들 간의 효율적인 공간 배치, 연결 구조, 구동 방식 및 구현되는 이미지의 품질 개선에 대한 요구가 높아지고 있다.
본 발명의 실시예들은 비표시 영역에 배치된 전원 공급 라인의 노출되는 영역을 보호한 디스플레이 장치를 제공하는 것이다.
본 발명의 일 측면에 따른 디스플레이 장치는, 표시 영역과, 상기 표시 영역의 바깥으로 배치된 비표시 영역을 구비한 기판;과, 상기 표시 영역에 배치되며, 적어도 하나의 도전층, 상기 도전층 상에 배치된 적어도 하나의 무기 절연층, 상기 무기 절연층 상에 배치된 적어도 하나의 유기 절연층, 및 상기 도전층에 연결된 표시 소자를 포함하는 서브 픽셀;과, 상기 서브 픽셀에 전기적으로 연결된 제 1 전원 공급 라인 및 제 2 전원 공급 라인을 구비하는 전원 공급 라인;과, 상기 비표시 영역에 배치되며, 적어도 한층의 절연 댐;을 포함하되, 상기 절연 댐과 전원 공급 라인이 배치된 비표시 영역에는 상기 유기 절연층이 존재하지 않는 이격된 영역이 배치되며, 보호층은 상기 전원 공급 라인이 노출되는 부분을 덮을 수 있다.
일 실시예에 있어서, 상기 이격된 영역은 유기 절연층과 절연 댐이 배치된 영역 사이의 오픈 영역에 대응되며, 상기 전원 공급 라인의 일 부분은 상기 이격된 영역에 노출될 수 있다.
일 실시예에 있어서, 상기 보호층은 상기 이격된 영역으로 연장된 전원 공급 라인의 노출되는 일 부분을 덮을 수 있다.
일 실시예에 있어서, 상기 제 1 전원 공급 라인과 제 2 전원 공급 라인은 서로 다른 전압이 인가되며, 상기 제 1 전원 공급 라인의 가장자리 일 부분과, 제 2 전원 공급 라인의 가장자리 일 부분은 이격된 영역에 노출되며, 상기 보호층은 상기 제 1 전원 공급 라인의 노출된 가장자리와, 상기 제 2 전원 공급 라인의 노출된 가장자리를 선택적으로 덮을 수 있다.
일 실시예에 있어서, 상기 보호층은 상기 제 1 전원 공급 라인 및 제 2 전원 공급 라인의 노출된 각 가장자리를 덮으며, 이로부터 연장되어 상기 디스플레이 기판의 일 방향으로 배치된 제 1 전원 공급 라인, 제 2 전원 공급 라인, 유기 절연층, 및 절연 댐이 배치된 영역을 다같이 덮을 수 있다.
일 실시예에 있어서, 상기 전원 공급 라인은 상기 도전층중 하나의 도전층과 동일한 층에 배치되며, 상기 보호층은 상기 도전층을 덮는 무기 절연층과 동일한 층에 배치될 수 있다.
일 실시예에 있어서, 상기 도전층은 제 1 도전층과, 상기 제 1 도전층 상에 배치된 제 2 도전층을 포함하며, 상기 유기 절연층은 상기 제 1 도전층과 제 2 도전층 사이에 배치된 제 1 유기 절연층과, 상기 제 2 도전층 상에 배치된 제 2 유기 절연층을 포함하며, 상기 무기 절연층은 상기 제 1 도전층과 제 1 유기 절연층 사이에 배치되며, 상기 이격된 영역에 배치된 전원 공급 라인은 상기 제 1 도전층과 동일한 층에 배치되며, 상기 보호층은 상기 제 1 도전층을 덮는 무기 절연층과 동일한 층에 배치될 수 있다.
일 실시예에 있어서, 상기 전원 공급 라인은 상기 제 1 도전층과 동일한 층에 배치된 적어도 하나의 도전 부분을 구비하는 단일 도전층 구조일 수 있다.
일 실시예에 있어서, 상기 전원 공급 라인은 티타늄을 포함하는 제 1 도전 부분, 상기 제 1 도전 부분 상에 배치된 알루미늄을 포함하는 제 2 도전 부분, 및 상기 제 2 도전 부분 상에 배치된 티타늄을 포함하는 제 3 도전 부분을 포함할 수 있다.
일 실시예에 있어서, 상기 보호층은 상기 제 1 도전층을 덮는 무기 절연층과 동일한 층에 배치된 단일층 구조일 수 있다.
일 실시예에 있어서, 상기 절연 댐은 이격되게 배치된 복수의 댐을 포함할 수 있다.
일 실시예에 있어서, 상기 절연 댐은 상기 제 1 도전층을 덮는 제 1 유기 절연층에 대응되는 제 1 평탄화막, 상기 제 2 도전층을 덮는 제 2 유기 절연층에 대응되는 제 2 평탄화막, 상기 서프 픽셀을 한정하는 제 3 유기 절연층에 대응되는 픽셀 정의막, 상기 서브 픽셀의 둘레에 배치된 제 4 절연층에 대응되는 스페이서중 선택된 복수의 유기 절연층과 동일한 층에 배치되며, 복수의 유기 절연층은 상기 기판의 수직 방향으로 적층될 수 있다.
일 실시예에 있어서, 상기 복수의 댐의 높이는 기판의 외곽으로 갈수록 높을 수 있다.
일 실시예에 있어서, 상기 제 1 도전층은 상기 기판 상에 배치되고, 상기 무기 절연층은 상기 제 1 도전층 상에 배치되며, 상기 제 1 도전층의 일부를 노출하는 개구를 포함하며, 상기 제 1 유기 절연층은 상기 무기 절연층 상에 배치되며, 상기 제 1 도전층의 일부를 노출하는 개구를 포함하며, 상기 제 2 도전층은 상기 제 1 유기 절연층 상에 배치되며, 상기 개구들을 통하여 상기 제 1 도전층에 전기적으로 연결되며, 상기 제 2 유기 절연층은 상기 제 2 도전층 상에 배치되며, 상기 제 2 도전층과 표시 소자가 전기적으로 연결되는 통로인 개구를 포함한다.
일 실시예에 있어서, 상기 기판 상에는, 소스 영역, 드레인 영역, 및 상기 소스 영역과 드레인 영역을 연결하는 채널 영역을 포함하는 활성층; 및 상기 활성층 상에 배치되며, 상기 활성층에 절연되는 게이트 전극;을 포함하는 박막 트랜지스터가 더 배치되며, 상기 제 1 도전층은 상기 소스 영역, 또는, 드레인 영역에 전기적으로 연결될 수 있다.
일 실시예에 있어서, 상기 기판 상에는, 상기 제 2 도전층에 연결되는 픽셀 전극;과, 상기 픽셀 전극 상에 배치되며, 발광층을 포함하는 중간층;과, 상기 중간층 상에 배치된 대향 전극;을 더 포함한다.
일 실시예에 있어서, 상기 제 1 전원 공급 라인은 상기 표시 영역에 대응되는 제 1 메인 라인과, 상기 메인 라인으로부터 제 1 방향으로 연장된 제 1 연결 라인을 포함하고, 상기 제 2 전원 공급 라인은 상기 제 1 메인 라인의 양 단과 함께 상기 표시 영역의 나머지 영역을 둘러싸는 제 2 메인 라인과, 상기 제 2 메인 라인으로부터 제 1 방향으로 연장된 제 2 연결 라인을 포함한다.
본 발명의 일 측면에 따른 디스플레이 장치는 비표시 영역에 배치된 전원 공급 라인의 노출되는 영역을 보호층으로 덮을 수 있다. 따라서, 전원 공급 라인의 스텝 커버리지 불량을 방지할 수 있으며, 표시 영역으로 외기 및 수분의 침투 경로를 차단할 수 있다.
본 발명의 효과는 상술한 내용 이외에도, 도면을 참조하여 이하에서 설명할 내용으로부터도 도출될 수 있음은 물론이다.
도 1은 본 발명의 일 실시예에 따른 디스플레이 장치의 일 서브 픽셀의 등가 회로를 도시한 구성도이다.
도 2는 도 1의 복수의 박막 트랜지스터 및 커패시터 등의 위치를 도시한 평면도이다.
도 3은 도 2의 Ⅲ-Ⅲ' 선을 따라 절개 도시한 단면도이다.
도 4는 도 2의 Ⅳ-Ⅳ' 선을 따라 절개 도시한 단면도이다.
도 5는 도 1의 디스플레이 장치의 유기 절연층, 전원 공급 라인, 및 절연 댐의 위치를 도시한 평면도이다.
도 6은 도 5의 유기 절연층, 전원 공급 라인, 절연 댐, 및 무기 절연층을 확대 도시한 평면도이다.
도 7은 도 5의 Ⅶ-Ⅶ' 선을 따라 절개 도시한 단면도이다.
도 8은 본 발명의 다른 실시예에 따른 유기 절연층, 전원 공급 라인, 절연 댐, 및 무기 절연층을 확대 도시한 평면도이다.
도 9는 도 8의 Ⅸ-Ⅸ' 선을 따라 절개 도시한 단면도이다.
본 발명은 다양한 변환을 가할 수 있고 여러 가지 실시예를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 상세한 설명에 상세하게 설명하고자 한다. 본 발명의 효과 및 특징, 그리고 그것들을 달성하는 방법은 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 다양한 형태로 구현될 수 있다.
이하, 첨부된 도면을 참조하여 본 발명의 실시예들을 상세히 설명하기로 하며, 도면을 참조하여 설명할 때 동일하거나 대응하는 구성 요소는 동일한 도면부호를 부여하고 이에 대한 중복되는 설명은 생략하기로 한다.
이하의 실시예에서 층, 막, 영역, 판 등의 각종 구성요소가 다른 구성요소 상에 있다고 할 때, 이는 다른 구성요소 바로 상에 있는 경우뿐 아니라 그 사이에 다른 구성요소가 개재된 경우도 포함한다. 또한 설명의 편의를 위하여 도면에서는 구성 요소들이 그 크기가 과장 또는 축소될 수 있다. 예컨대, 도면에서 나타난 각 구성의 크기 및 두께는 설명의 편의를 위해 임의로 나타내었으므로, 본 발명이 반드시 도시된 바에 한정되지 않는다.
첨부 도면에서는, 하나의 서브 픽셀에 7개의 박막 트랜지스터(thin film transistor, TFT)와 1개의 커패시터(capacitor)를 구비하는 7Tr-1Cap 구조의 능동 구동(active matrix, AM)형 유기발광 표시장치를 도시하고 있지만, 본 발명이 이에 한정되는 것은 아니다.
따라서, 디스플레이 장치는 하나의 서브 픽셀에 복수의 박막 트랜지스터와, 하나 이상의 커패시터를 구비할 수 있으며, 별도의 배선이 더 형성되거나, 기존의 배선이 생략되어 다양한 구조를 갖도록 형성할 수 있다. 유기발광 표시장치는 복수의 서브 픽셀을 포함하며, 서브 픽셀은 화상을 표시하기 위한 최소 단위를 의미하며, 유기발광 표시장치는 복수의 서브 픽셀의 조합을 통해 원하는 화상을 표시한다.
도 1은 본 발명의 일 실시예에 따른 디스플레이 장치의 일 서브 픽셀의 등가 회로를 도시한 구성도이다.
도면을 참조하면, 일 서브 픽셀은 복수의 신호 라인(121, 122, 123, 124, 176, 177, 178), 복수의 신호 라인(121, 122, 123, 124, 176, 177, 178)에 연결된 복수의 박막 트랜지스터(T1, T2, T3, T4, T5, T6, T7), 스토리지 커패시터(storage capacitor, Cst), 및 유기발광소자(organic light-emitting device, OLED)를 포함한다. 복수의 신호 라인(121, 122, 123, 124, 176, 177, 178)은 복수의 서브 픽셀에 공유될 수 있다.
박막 트랜지스터는 구동 박막 트랜지스터(driving TFT, T1), 스위칭 박막 트랜지스터(switching TFT, T2), 보상 박막 트랜지스터(T3), 초기화 박막 트랜지스터(T4), 동작 제어 박막 트랜지스터(T5), 발광 제어 박막 트랜지스터(T6) 및 바이패스 박막 트랜지스터(T7)를 포함한다.
신호 라인은 스캔 신호(Sn)를 전달하는 스캔 라인(121), 초기화 박막 트랜지스터(T4) 및 바이패스 박막 트랜지스터(T7)에 이전 스캔신호(Sn-1)를 전달하는 이전 스캔 라인(122), 동작제어 박막 트랜지스터(T5) 및 발광 제어 박막 트랜지스터(T6)에 발광 제어 신호(En)를 전달하는 발광 제어 라인(123), 스캔 라인(121)과 교차하며 데이터 신호(Dm)를 전달하는 데이터 라인(176), 구동 전압(ELVDD)을 전달하며 데이터 라인(176)과 실질적으로 평행하게 배치된 제 1 전원 공급 라인(177, 178), 구동 박막 트랜지스터(T1)를 초기화하는 초기화 전압(Vint)을 전달하는 초기화 전압라인(124)을 포함한다. 제 1 전원 공급 라인(177, 178)은 서로 다른 층에 배치된 하부 전원 공급 라인(177) 및 상부 전원 공급 라인(178)을 포함하며, 하부 전원 공급 라인(177) 및 상부 전원 공급 라인(178)은 서로 전기적으로 연결될 수 있다.
구동 박막 트랜지스터(T1)의 게이트 전극(G1)은 스토리지 커패시터(Cst)의 제 1 스토리지 축전판(125a)에 연결되고, 구동 박막 트랜지스터(T1)의 소스 전극(S1)은 동작 제어 박막 트랜지스터(T5)를 경유하여 제 1 전원 공급 라인(177, 178)에 연결되며, 구동 박막 트랜지스터(T1)의 드레인 전극(D1)은 발광 제어 박막 트랜지스터(T6)를 경유하여 유기 발광 소자(OLED)의 픽셀 전극과 전기적으로 연결될 수 있다. 구동 박막 트랜지스터(T1)는 스위칭 박막 트랜지스터(T2)의 스위칭 동작에 따라 데이터 신호(Dm)를 전달받아 유기 발광 소자(OLED)에 발광 전류(IOLED)를 공급할 수 있다.
스위칭 박막 트랜지스터(T2)의 게이트 전극(G2)은 스캔 라인(121)에 연결되고, 스위칭 박막 트랜지스터(T2)의 소스 전극(S2)은 데이터 라인(176)에 연결되며, 스위칭 박막 트랜지스터(T2)의 드레인 전극(D2)은 구동 박막 트랜지스터(T1)의 소스 전극(S1)에 연결되면서 동작 제어 박막 트랜지스터(T5)를 경유하여 제 1 전원 공급 라인(177, 178)에 연결될 수 있다. 스위칭 박막 트랜지스터(T2)는 스캔 라인(121)을 통해 전달받은 스캔 신호(Sn)에 따라 턴-온되어 데이터 라인(176)으로 전달된 데이터 신호(Dm)를 구동 박막 트랜지스터(T1)의 소스 전극으로 전달하는 스위칭 동작을 수행할 수 있다.
보상 박막 트랜지스터(T3)의 게이트 전극(G3)은 스캔 라인(121)에 연결되고, 보상 박막 트랜지스터(T3)의 소스 전극(S3)은 구동 박막 트랜지스터(T1)의 드레인 전극(D1)에 연결되면서 발광 제어 박막 트랜지스터(T6)를 경유하여 유기 발광 소자(OLED)의 픽셀 전극(도 4의 191)과 연결되고, 보상 박막 트랜지스터(T3)의 드레인 전극(D3)은 스토리지 커패시터(Cst)의 제 1 스토리지 축전판(125a), 초기화 박막 트랜지스터(T4)의 드레인 전극(D4) 및 구동 박막 트랜지스터(T1)의 게이트 전극(G1)에 연결될 수 있다. 보상 박막 트랜지스터(T3)는 스캔 라인(121)을 통해 전달받은 스캔 신호(Sn)에 따라 턴-온되어 구동 박막 트랜지스터(T1)의 게이트 전극(G1)과 드레인 전극(D1)을 전기적으로 연결하여 구동 박막 트랜지스터(T1)를 다이오드 연결시킬 수 있다.
초기화 박막 트랜지스터(T4)의 게이트 전극(G4)은 이전 스캔 라인(122)에 연결되고, 초기화 박막 트랜지스터(T4)의 소스 전극(S4)은 바이패스 박막 트랜지스터(T7)의 드레인 전극(D7) 및 초기화 전압 라인(124)에 연결되며, 초기화 박막 트랜지스터(T4)의 드레인 전극(D4)은 스토리지 커패시터(Cst)의 제 1 스토리지 축전판(125a), 보상 박막 트랜지스터(T3)의 드레인 전극(D3) 및 구동 박막 트랜지스터(T1)의 게이트 전극(G1)에 연결될 수 있다. 초기화 박막 트랜지스터(T4)는 이전 스캔 라인(122)을 통해 전달받은 이전 스캔 신호(Sn-1)에 따라 턴-온되어 초기화 전압(Vint)을 구동 박막 트랜지스터(T1)의 게이트 전극(G1)에 전달하여 구동 박막 트랜지스터(T1)의 게이트 전극(G1)의 전압을 초기화시키는 초기화 동작을 수행할 수 있다.
동작 제어 박막 트랜지스터(T5)의 게이트 전극(G5)은 발광 제어 라인(123)에 연결되며, 동작 제어 박막 트랜지스터(T5)의 소스 전극(S5)은 제 1 전원 공급 라인(177, 178)과 연결되고, 동작 제어 박막 트랜지스터(T5)의 드레인 전극(D5)은 구동 박막 트랜지스터(T1)의 소스 전극(S1) 및 스위칭 박막 트랜지스터(T2)의 드레인 전극(D2)과 연결될 수 있다.
발광 제어 박막 트랜지스터(T6)의 게이트 전극(G6)은 발광 제어 라인(123)에 연결되고, 발광 제어 박막 트랜지스터(T6)의 소스 전극(S6)은 구동 박막 트랜지스터(T1)의 드레인 전극(D1) 및 보상 박막 트랜지스터(T3)의 소스 전극(S3)에 연결되며, 발광 제어 박막 트랜지스터(T6)의 드레인 전극(D6)은 바이패스 박막 트랜지스터(T7)의 소스 전극(S7) 및 유기 발광 소자(OLED)의 픽셀 전극(도 4의 191)에 전기적으로 연결될 수 있다. 동작 제어 박막 트랜지스터(T5) 및 발광 제어 박막 트랜지스터(T6)는 발광 제어 라인(123)을 통해 전달받은 발광 제어 신호(En)에 따라 동시에 턴-온되어, 구동 전압(ELVDD)이 유기 발광 소자(OLED)에 전달되어 유기 발광 소자(OLED)에 발광 전류(IOLED)가 흐르도록 한다.
바이패스 박막 트랜지스터(T7)의 게이트 전극(G7)은 이전 스캔 라인(122)에 연결되고, 바이패스 박막 트랜지스터(T7)의 소스 전극(S7)은 발광 제어 박막 트랜지스터(T6)의 드레인 전극(D6) 및 유기 발광 소자(OLED)의 픽셀 전극(도 4의 191)에 연결되며, 바이패스 박막 트랜지스터(T7)의 드레인 전극(D7)은 초기화 전압 라인(124)에 연결될 수 있다. 바이패스 박막 트랜지스터(T7)는 이전 스캔 라인(122)을 통해 전달받은 이전 스캔 신호(Sn-1)를 게이트 전극(G7)에 전달받을 수 있다. 이전 스캔 신호(Sn-1)는 바이패스 박막 트랜지스터(T7)를 오프시킬 수 있는 소정 레벨의 전압이며, 바이패스 박막 트랜지스터(T7)가 오프된 상태에서 구동 전류(Id)의 일부는 바이패스 전류(Ibp)로 바이패스 박막 트랜지스터(T7)를 통해 빠져나갈 수 있다.
도 1에 있어서, 초기화 박막 트랜지스터(T4)와 바이패스 박막 트랜지스터(T7)가 이전 스캔 라인(122)에 연결된 경우를 도시하였으나, 본 발명은 이에 한정되지 않는다.
스토리지 커패시터(Cst)의 제 2 스토리지 축전판(Cst2)은 제 1 전원 공급 라인(177, 178)에 연결되며, 유기발광소자(OLED)의 대향 전극(도 4의 193)은 공통 전압(ELVSS)에 연결될 수 있다. 이에 따라, 유기 발광 소자(OLED)는 구동 박막 트랜지스터(T1)로부터 발광 전류(IOLED)를 전달받아 발광함으로써 화상을 표시할 수 있다.
일 실시예에 있어서, 보상 박막 트랜지스터(T3)와 초기화 박막 트랜지스터(T4)가 듀얼 게이트 전극을 갖는 것으로 도시하고 있으나, 본 발명이 이에 한정되는 것은 아니다.
도 2는 도 1의 복수의 박막 트랜지스터, 커패시터 등의 위치를 도시한 평면도이다.
일 서브 픽셀에는 복수의 반도체층 및 복수의 도전층이 배치되며, 서로 다른 층에 배치된 소자 사이에는 절연층이 개재될 수 있으며, 절연층중 일부에는 컨택홀이 형성되어 서로 다른 층에 배치된 도전층이 전기적으로 연결될 수 있다.
본 실시예에 따른 유기발광 표시장치의 서브 픽셀은 스캔 신호(Sn), 이전 스캔 신호(Sn-1), 발광 제어 신호(En) 및 초기화 전압(Vint)을 각각 인가하며 행 방향을 따라 형성된 스캔 라인(121), 이전 스캔 라인(122), 발광 제어 라인(123) 및 초기화 전압 라인(124)을 포함한다.
본 실시예에 따른 유기발광 표시장치의 서브 픽셀은 스캔 라인(121), 이전 스캔 라인(122), 발광 제어 라인(123) 및 초기화 전압 라인(124)과 교차하며 서브 픽셀에 데이터 신호(Dm) 및 구동 전압(ELVDD)을 각각 인가하는 데이터 라인(176)과 제 1 전원 공급 라인(170)을 포함할 수 있다.
일 서브 픽셀은 구동 박막 트랜지스터(T1), 스위칭 박막 트랜지스터(T2), 보상 박막 트랜지스터(T3), 초기화 박막 트랜지스터(T4), 동작제어 박막 트랜지스터(T5), 발광제어 박막 트랜지스터(T6), 바이패스 박막 트랜지스터(T7), 스토리지 커패시터(Cst) 및 유기 발광 소자(도 4의 OLED)를 포함할 수 있다.
구동 박막 트랜지스터(T1), 스위칭 박막 트랜지스터(T2), 보상 박막 트랜지스터(T3), 초기화 박막 트랜지스터(T4), 동작제어 박막 트랜지스터(T5), 발광 제어 박막 트랜지스터(T6) 및 바이패스 박막 트랜지스터(T7)는 활성층을 따라 형성되며, 활성층은 다양한 형상으로 굴곡진 형상을 가질 수 있다.
활성층은 구동 박막 트랜지스터(T1)에 대응하는 구동 활성층, 스위칭 박막 트랜지스터(T2)에 대응하는 스위칭 활성층, 보상 박막 트랜지스터(T3)에 대응하는 보상 활성층, 초기화 박막 트랜지스터(T4)에 대응하는 초기화 활성층, 동작 제어 박막 트랜지스터(T5)에 대응하는 동작 제어 활성층(도 4의 ACTe), 발광 제어 박막 트랜지스터(T6)에 대응하는 발광 제어 활성층(도 3의 ACTf) 및 바이패스 박막 트랜지스터(T7)에 대응하는 바이패스 활성층을 포함할 수 있다.
활성층은 폴리 실리콘을 포함할 수 있다. 활성층은 불순물이 도핑되지 않아 반도체 성질을 갖는 채널 영역과, 채널 영역의 양 옆에 배치되며, 불순물이 도핑되어 도전성을 갖는 소스 영역과 드레인 영역을 포함할 수 있다. 불순물은 박막 트랜지스터의 종류에 따라 달라지며, N형 불순물 또는 P형 불순물일 수 있다.
도핑되어 형성된 소스 영역이나 드레인 영역은 박막 트랜지스터의 소스 전극이나 드레인 전극으로 해석될 수 있다. 예컨대, 구동 소스 전극은 구동 활성층의 구동 채널 영역(131a) 근방에서 불순물이 도핑된 구동 소스 영역(133a)에 대응되고, 구동 드레인 전극은 구동 채널 영역(131a) 근방에서 불순물이 도핑된 구동 드레인 영역(135a)에 해당할 수 있다. 박막 트랜지스터 사이에 대응하는 활성층의 부분도 불순물이 도핑되어, 박막 트랜지스터를 전기적으로 연결하는 역할을 하는 배선일 수 있다.
일 서브 픽셀에는 스토리지 커패시터(Cst)가 배치될 수 있다. 스토리지 커패시터(Cst)는 제 2 절연층(도 3의 142)을 사이에 두고 배치되는 제 1 스토리지 축전판(125a)과 제 2 스토리지 축전판(127)을 포함할 수 있다. 이때, 제 1 스토리지 축전판(125a)은 구동 게이트 전극(125a)의 역할도 동시에 할 수 있다. 즉, 구동 게이트 전극(125a)과 제 1 스토리지 축전판(125a)은 일체일 수 있다.
제 1 스토리지 축전판(125a)은 인접한 서브 픽셀에 분리된 아일랜드 형상을 가질 수 있다. 제 1 스토리지 축전판(125a)은 스캔 라인(121), 이전 스캔 라인(122) 및 발광 제어 라인(123)과 동일층에 동일 물질로 형성될 수 있다.
제 2 스토리지 축전판(127)은 인접한 서브 픽셀에 있어서 서로 연결될 수 있으며, 초기화 전압 라인(124) 및/또는 실드층(126)과 동일층에 동일 물질로 형성될 수 있다. 제 2 스토리지 축전판(127)에는 스토리지 개구부(127h)가 형성될 수 있으며, 이를 통해 연결 부재(174)로 제 1 스토리지 축전판(125a)과 보상 박막 트랜지스터(T3)의 드레인 영역(135c)이 전기적으로 연결될 수 있다. 제 2 스토리지 축전판(127)은 층간 절연층(160)에 형성된 컨택홀(168)을 통해 하부 전원 공급 라인(177)에 연결될 수 있다.
구동 박막 트랜지스터(T1)는 구동 활성층 및 구동 게이트 전극(125a)을 포함하며, 구동 활성층은 구동 소스 영역(133a), 구동 드레인 영역(135a) 및 구동 소스 영역(133a)과 구동 드레인 영역(135a)을 연결하는 구동 채널 영역(131a)을 포함한다. 구동 게이트 전극(125a)은 제 1 스토리지 축전판(125a)의 역할을 겸할 수 있다. 구동 활성층의 구동 채널 영역(131a)은 게이트 전극(125a)과 평면상 중첩되며, 구동 소스 영역(133a) 및 구동 드레인 영역(135a)은 구동 채널영역(131a)을 중심으로 양 방향에 위치할 수 있다. 구동 박막 트랜지스터(T1)의 구동 소스 영역(133a)은 스위칭 드레인 영역(135b) 및 동작 제어 드레인 영역(135e)에 연결되고, 구동 드레인 영역(135a)은 보상 소스 영역(133c) 및 발광 제어 소스 영역(133f)에 연결될 수 있다.
스위칭 박막 트랜지스터(T2)는 스위칭 활성층 및 스위칭 게이트 전극(125b)을 포함하며, 스위칭 활성층은 스위칭 채널 영역(131b), 스위칭 소스 영역(133b) 및 스위칭 드레인 영역(135b)을 포함한다. 스위칭 소스 영역(133b)은 제 1 절연층(도 3의 141), 제 2 절연층(도 3의 142) 및 층간 절연층(도 3의 160)에 형성된 컨택홀(164)을 통해 데이터 라인(176)과 전기적으로 연결될 수 있다. 스위칭 박막 트랜지스터(T2)는 발광시키고자 하는 서브 픽셀을 선택하는 스위칭 소자로 사용될 수 있다. 스위칭 게이트 전극(125b)은 스캔 라인(121)에 연결되고, 스위칭 소스 영역(133b)은 데이터 라인(176)에 연결되며, 스위칭 드레인 영역(135b)은 구동 박막 트랜지스터(T1) 및 동작 제어 박막 트랜지스터(T5)에 연결될 수 있다.
보상 박막 트랜지스터(T3)는 보상 활성층 및 보상 게이트전극(125c1, 125c2)을 포함하며, 보상 활성층은 보상 채널 영역(131c1, 131c2, 131c3), 보상 소스 영역(133c) 및 보상 드레인 영역(135c)을 포함한다. 보상 게이트 전극(125c1, 125c2)은 제 1 보상 게이트 전극(125c1)과 제 2 보상 게이트 전극(125c2)을 포함하는 듀얼 게이트 전극이며, 누설 전류(leakage current)의 발생을 방지하거나, 줄이는 역할을 할 수 있다. 보상 박막 트랜지스터(T3)의 보상 드레인 영역(135c)은 연결 부재(174)를 통해 제 1 스토리지 축전판(125a)에 연결될 수 있다. 보상 채널 영역(131c1, 131c2, 131c3)은 제 1보상 게이트 전극(125c1)에 대응하는 부분(131c1), 제 2 보상 게이트 전극(125c2)에 대응하는 부분(131c3), 두 부분(131c1, 131c3) 사이의 부분(131c2)을 포함할 수 있다. 상기 사이의 부분(131c2) 상에는 초기화 전압 라인(124) 및 제 2 스토리지 축전판(127)과 동일층에 동일 물질로 형성된 실드층(126)이 위치하며, 실드층(126)은 층간 절연층(도 3의 160)에 형성된 컨택홀(169)를 통해 하부 전원 공급 라인(177)에 연결될 수 있다. 두 부분들(131c1, 131c3) 사이의 부분(132c2)은 불순물이 도핑되어 도전성을 갖는 부분이므로 실드층(126)이 없는 경우, 상기 부분(132c2)과 이에 인접하게 배치된 데이터 라인(176)은 기생 커패시터를 형성할 수 있다. 데이터 라인(176)은 서브 픽셀에서 구현될 휘도에 따라 서로 다른 세기의 데이터 신호를 인가하므로, 이에 따라 기생 커패시터의 용량이 변화할 수 있다. 보상 박막 트랜지스터(T3)는 구동 박막 트랜지스터(T1)와 전기적으로 연결되는 바, 보상 박막 트랜지스터(T3)에 형성된 기생 커패시터의 용량이 변화함에 따라 구동 전류(Id) 및 발광 전류(IOLED)가 달라지며, 결과적으로 서브 픽셀에서 방출되는 광의 휘도가 변화할 수 있다.
그러나, 하부 전원 공급 라인(177)에 연결되어 일정한 전압이 인가되는 실드층(126)이 두 부분들(131c1, 131c3) 사이의 부분(132c2) 상에 배치된 경우, 상기 부분(132c2)과 실드층(126)은 실질적으로 일정한 용량을 갖는 기생 커패시터를 형성할 수 있다. 기생 커패시터는, 상기 부분(132c2)과 데이터 라인(176)이 형성한 기생 커패시터에 비하여 훨씬 큰 용량을 가지므로, 데이터 라인(176)에 인가되는 데이터 신호의 변화에 의한 기생 커패시터의 용량 변화는 상기 부분(132c2)과 실드층(126)에 의해 형성된 기생 커패시터의 용량에 비하여 매우 미미하여 무시할 수 있는 수준으로 유지될 수 있다. 따라서, 기생 커패시터의 용량 변화에 의해 발생할 수 있는 서브 픽셀에서 방출되는 광의 휘도 변화를 방지 또는 감소시킬 수 있다.
연결 부재(174)는 데이터 라인(176) 및 하부 전원 공급 라인(177) 등과 동일 물질로 동일층에 형성될 수 있다. 연결 부재(174)의 일단은 제 1 절연층(141), 제 2 절연층(142) 및 층간 절연층(160)에 형성된 컨택홀(166)을 통해 보상 드레인 영역(135c) 및 초기화 드레인 영역(135d)에 연결되며, 연결 부재(174)의 타단은 제 2 절연층(142) 및 층간 절연층(160)에 형성된 컨택홀(167)을 통해 제 1 스토리지 축전판(125a)에 연결될 수 있다. 이때, 연결부재(174)의 타단은 제 2 스토리지 축전판(127)에 형성된 스토리지 개구(127h)를 통해 제 1 스토리지 축전판(125a)에 연결될 수 있다. 초기화 박막 트랜지스터(T4)는 초기화 활성층 및 초기화 게이트 전극(125d1, 125d2)을 포함하며, 초기화 활성층은 초기화 채널 영역(131d1, 131d2, 131d3), 초기화 소스 영역(133d) 및 초기화 드레인 영역(135d)을 포함한다. 초기화 게이트 전극(125d1, 125d2)은 제 1 초기화 게이트 전극(125d1)과 제 2 초기화 게이트 전극(125d2)을 포함하는 듀얼 게이트 전극이며, 누설 전류(leakage current)의 발생을 방지하거나 줄이는 역할을 할 수 있다. 초기화 채널 영역(131d1, 131d2, 131d3)은 제 1 초기화 게이트 전극(125d1)에 대응되는 영역(131d1), 제 2 초기화 게이트 전극(125d2)에 대응되는 영역(131d2) 및 이들 사이의 영역(131d3)을 포함한다.
초기화 소스 영역(133d)은 초기화 연결 라인(173)을 통해 초기화 전압 라인(124)과 연결되어 있다. 초기화 연결 라인(173)의 일단은 제 2 절연층(도 3의 142) 및 층간 절연층(도 3의 160)에 형성된 컨택홀(161)을 통해 초기화 전압 라인(124)과 연결되고, 초기화 연결 라인(173)의 타단은 제 1 절연층(도 3의 141), 제 2 절연층(도 3의 142) 및 층간 절연층(도 3의 160)에 형성된 컨택홀(162)을 통해 초기화 소스 영역(133d)과 연결될 수 있다.
동작 제어 박막 트랜지스터(T5)는 동작 제어 활성층(도 4의 ACTe) 및 동작 제어 게이트 전극(125e)을 포함하며, 동작 제어 활성층(ACTe)은 동작 제어 채널 영역(131e), 동작 제어 소스 영역(133e) 및 동작 제어 드레인 영역(135e)을 포함한다. 동작 제어 소스 영역(133e)은 제 1 절연층(도 3의 141), 제 2 절연층(도 3의 142) 및 층간 절연층(도 3의 160)에 형성된 컨택홀(165)을 통해 하부 전원 공급 라인(177)에 전기적으로 연결될 수 있다.
발광제어 박막 트랜지스터(T6)는 발광 제어 활성층(도 4의 ACTf) 및 발광 제어 게이트 전극(125f)을 포함하며, 발광 제어 활성층(ACTf)은 발광 제어 채널 영역(131f), 발광 제어 소스 영역(133f) 및 발광 제어 드레인 영역(135f)을 포함한다. 발광 제어 박막 트랜지스터(T6) 상에는 제 1 도전층(175)이 배치되며, 제 1 도전층(175)은 제 1 절연층(도 3의 141), 제 2 절연층(도 3의 142) 및 층간 절연층(도 3의 160)에 형성된 컨택홀(163)을 통해 발광 제어 활성층(ACTf)의 발광 제어 드레인 영역(135f)에 연결될 수 있다. 상기 제 1 도전층(175)은 데이터 라인(176) 및 하부 전원 공급 라인(177)과 동일층에 동일 물질로 형성될 수 있다. 제 1 도전층(175)은 제 2도전층(179)에 전기적으로 연결되며, 유기 발광 소자(OLED)의 픽셀 전극(도 4의 191)에 전기적으로 연결될 수 있다.
바이패스 박막 트랜지스터(T7)는 바이패스 활성층 및 바이패스 게이트 전극(125g)을 포함하며, 바이패스 활성층은 바이패스 소스 영역(133g), 바이패스 드레인 영역(135g) 및 바이패스 채널 영역(131g)을 포함한다. 바이패스 드레인 영역(135g)은 초기화 박막 트랜지스터(T4)의 초기화 소스 영역(133d)에 연결되는바, 이에 따라 초기화 연결 라인(173)을 통해 초기화 전압 라인(124)과 연결될 수 있다. 바이패스 소스 영역(133g)은 유기 발광 소자(OLED)의 픽셀 전극(도 4의 191)에 전기적으로 연결될 수 있다.
제 1 도전층(175) 상에는 제 2 도전층(179)이 배치되며, 제 2 도전층(179)은 제 1 유기 절연층(도 3의 171)에 형성된 컨택홀(183)을 통해 제 1 도전층(175)에 연결될 수 있다. 제 2 도전층(179) 상에는 유기 발광 소자(OLED)의 픽셀 전극(도 4의 191)이 배치되며, 픽셀 전극(191)은 제 2 도전층(179)과 픽셀 전극(191) 사이에 위치한 제 2 유기 절연층(도 3의 181)에 형성된 컨택홀(185)을 통해 제 2 도전층(179)에 연결될 수 있다. 즉, 제 1 도전층(175) 및 제 2 도전층(179)은 발광 제어 활성층(도 3의 ACTf)의 발광 제어 드레인 영역(135f)과 픽셀 전극(도 4의 191)을 연결하기 위한 중간 연결층일 수 있다. 상기 제 2 도전층(179)은 상부 전원 공급 라인(178)과 동일층에 동일 물질로 형성될 수 있다.
상부 전원 공급 라인(178)은 제 2 유기 절연층(도 4의 181)에 형성된 컨택홀(187)을 통해 하부 전원 공급 라인(177)에 연결될 수 있다. 제 1 전원 공급 라인(170)은 서로 전기적으로 연결된 하부 전원 공급 라인(177) 및 상부 전원 공급 라인(178)을 포함하며, 이러한 구성을 통해 제 1 전원 공급 라인(170)이 서브 픽셀 내에서 차지하는 공간을 최소화하면서 제 1 전원 공급 라인(170)의 저항을 감소시킬 수 있다. 즉, 제 1 전원 공급 라인(170)의 전압 강하를 감소시킴으로써 화상의 품질을 향상시킬 수 있다.
도 3은 도 2의 Ⅲ-Ⅲ' 선을 따라 절개 도시한 단면도이며, 도 4는 도 2의 Ⅳ-Ⅳ' 선을 따라 절개 도시한 단면도이다.
도 3 및 도 4를 참조하면, 일 실시예에 따른 유기발광 표시장치는, 복수의 서브 픽셀들을 포함한다. 일 서브 픽셀은 기판(110) 상에 배치된 제 1 도전층(175), 상기 제 1 도전층(175) 상에 배치되며, 상기 제 1 도전층(175)의 일부를 노출하는 개구(172h3)를 포함하는 무기 절연층(172), 상기 무기 절연층(172) 상에 배치되며, 상기 제 1 도전층(175)의 일부를 노출하는 개구(171h1)를 포함하는 제 1 유기 절연층(171), 상기 제 1 유기 절연층(171) 상에 배치되며 개구(171h1)를 통해 노출된 제 1 도전층(175)의 일부에 컨택하는 제 2 도전층(179), 및 상기 제 2 도전층(179) 상에 배치되며, 제 2 도전층(179)과 표시 소자(OLED)가 전기적으로 연결되는 통로인 개구(181h5)를 포함하는 제 2 유기 절연층(181)을 포함한다.
상기 기판(110)은 글라스, 금속 물질, 또는 플라스틱 등과 같은 다양한 재료로 형성될 수 있다. 일 실시예에 있어서, 상기 기판(110)은 플렉서블 기판일 수 있다.
상기 기판(110)은 화상을 표시하는 표시 영역(도 5의 DA) 및 표시 영역의 바깥으로 배치된 비표시 영역(도 5의 NDA)을 포함하며, 표시 영역(DA)에는 복수의 서브 픽셀이 배치될 수 있다. 도 2의 경우, 기판(110)의 표시 영역(DA)에 배치된 하나의 서브 픽셀을 나타낸 것이다. 상기 기판(110) 상에는 복수의 박막 트랜지스터(T1, T2, T3, T4, T5, T6, T7, 도 2 참조) 및 적어도 하나의 박막 트랜지스터에 연결된 유기 발광 소자(OLED)가 배치될 수 있다.
이하, 제 1 도전층(175), 제 1 도전층(175)과 동일한 층에 배치된 하부 전원 공급 라인(177), 제 2 도전층(179), 제 2 도전층(179)과 동일한 층에 배치된 상부 전원 공급 라인(178)의 배치에 관하여 설명한다.
상기 기판(110) 상에는 동작 제어 박막 트랜지스터(T5) 및 발광 제어 박막 트랜지스터(T6)가 배치된다. 일 서브 픽셀에 포함된 다른 박막 트랜지스터들은 도 3 및 도 4에 도시되지 않은바, 이하, 동작 제어 박막 트랜지스터(T5) 및 발광 제어 박막 트랜지스터(T6)를 중심으로 도 2의 일부 단면 구조에 관하여 설명한다.
상기 동작 제어 박막 트랜지스터(T5)는 동작 제어 활성층(ACTe) 및 동작 제어 게이트 전극(125e)을 포함하며, 발광 제어 박막 트랜지스터(T6)는 발광 제어 활성층(ACTf) 및 발광 제어 게이트 전극(125f)을 포함할 수 있다. 상기 활성층(ACTe, ACTf)은 비정질 실리콘, 다결정 실리콘, 또는 유기 반도체 물질을 포함하며, 소스 영역(133e, 133f), 드레인 영역(135e, 135f) 및 이들을 연결하는 채널 영역(131e, 131f)을 포함할 수 있다. 활성층(ACTe, ACTf)의 상부에는 각각 게이트 전극(125e, 125f)이 배치되는데, 게이트전극(125e, 125f)에 인가되는 신호에 따라 소스 영역(133e, 133f) 및 드레인 영역(135e, 135f)이 전기적으로 소통될 수 있다. 게이트 전극들(125e, 125f)은 인접층과의 밀착성, 적층되는 층의 표면 평탄성, 가공성 등을 고려하여, 단층 또는 다층으로 형성될 수 있다.
활성층(ACTe, ACTf)과 게이트 전극(125e, 125f)의 절연성을 확보하기 위하여, 무기물을 포함하는 제 1 절연층(141)이 활성층(ACTe, ACTf)과 게이트 전극(125e, 125f) 사이에 개재될 수 있다. 상기 게이트 전극(125e, 125f)의 상부에는 무기물을 포함하는 제 2 절연층(142)이 배치될 수 있으며, 제 2 절연층(142) 상에는 층간 절연층(160)이 배치될 수 있다. 상기 층간 절연층(160)은 무기물을 포함할 수 있다.
박막 트랜지스터(T5, T6)와, 기판(110) 사이에는 무기물을 포함하는 버퍼층(111)이 개재될 수 있다. 버퍼층(111)은 기판(110)의 상면의 평활성을 높이거나, 기판(110) 등으로부터의 불순물이 활성층들(ACTe, ACTf)로 침투하는 것을 방지할 수 있는 역할을 할 수 있다.
층간 절연층(160) 상에는 제 1 도전층(175) 및 하부 전원 공급 라인(177)이 배치되며, 제 1 도전층(175) 및 하부 전원 공급 라인(177)은 도전성 등을 고려하여 예컨대, 알루미늄(Al), 백금(Pt), 팔라듐(Pd), 은(Ag), 마그네슘(Mg), 금(Au), 니켈(Ni), 네오디뮴(Nd), 이리듐(Ir), 크롬(Cr), 리튬(Li), 칼슘(Ca), 몰리브덴(Mo), 티타늄(Ti), 텅스텐(W), 구리(Cu) 중 하나 이상의 물질로 단층 또는 다층으로 형성될 수 있다.
일 실시예에 있어서, 상기 제 1 도전층(175) 및 하부 전원 공급 라인(177)은 티타늄(Ti)/알루미늄(Al)/티타늄(Ti)의 적층 구조체일 수 있다. 상기 제 1 도전층(175)은 상기 층간 절연층(160) 상에 형성되며, 발광 제어 박막 트랜지스터(T6)에 인접하게 배치된 컨택홀(163)을 통해 발광 제어 활성층(ACTf)의 발광 제어 드레인 영역(135f)에 전기적으로 연결될 수 있다. 상기 하부 전원 공급 라인(177)은 상기 층간 절연층(160)에 형성되며, 상기 동작 제어 박막 트랜지스터(T5)에 인접하게 배치된 컨택홀(165)을 통해 동작 제어 활성층(ACTe)의 동작 제어 소스 영역(133e)에 전기적으로 연결될 수 있다.
상기 층간 절연층(160) 상에는 제 1 도전층(175) 및 하부 전원 공급 라인(177)을 덮는 무기 절연층(172)이 배치되며, 무기 절연층(172) 상에는 제 1 유기 절연층(171)이 배치될 수 있다. 상기 무기 절연층(172) 및 제 1 유기 절연층(171)은 제 1 도전층(175)의 상부로부터 하부 전원 공급 라인(177)의 상부까지 연속적으로 연장될 수 있다.
상기 무기 절연층(172)은 실리콘 옥사이드, 실리콘 나이트라이드 및/또는 실리콘 옥시나이트라이드 등과 같은 무기물을 포함하며, 제 1 도전층(175) 및 하부 전원 공급 라인(177)을 덮음으로써 이들을 구성하는 금속이 산화되지 않도록 보호할 수 있다.
상기 제 1 유기 절연층(171)은 아크릴, BCB(Benzocyclobutene), 폴리이미드(polyimide) 또는 HMDSO(Hexamethyldisiloxane) 등과 같은 유기물을 포함하며, 제 1 도전층(175) 및 하부 전원 공급 라인(177) 등에 의한 단차를 해소하여 표면을 평탄화하는 기능을 수행할 수 있다. 일 실시예에 따르며, 상기 제 1 유기 절연층(171)은 제 1 평탄화막일 수 있다.
제 1 유기 절연층(171) 상에는 제 2 도전층(179) 및 상부 전원 공급 라인(178)이 배치되며, 제 2 도전층(179) 및 상부 전원 공급 라인(178)은 도전성 등을 고려하여 예컨대 알루미늄(Al), 백금(Pt), 팔라듐(Pd), 은(Ag), 마그네슘(Mg), 금(Au), 니켈(Ni), 네오디뮴(Nd), 이리듐(Ir), 크롬(Cr), 리튬(Li), 칼슘(Ca), 몰리브덴(Mo), 티타늄(Ti), 텅스텐(W), 구리(Cu) 중 하나 이상의 물질로 단층 또는 다층으로 형성될 수 있다.
상기 제 2 도전층(179)은 티타늄(Ti)을 포함하는 제 1 도전 부분(179a), 제 1 도전 부분(179a) 상에 배치되며, 알루미늄(Al)을 포함하는 제 2 도전 부분(179b), 및 제 2 도전 부분(179b) 상에 배치되며, 티타늄(Ti)을 포함하는 제 3 도전 부분(179c)의 적층 구조체일 수 있으며, 제 1 도전층(175) 또한 제 2 도전층(179)과 동일한 구조를 갖을 수 있다. 그러나, 본 발명은 이에 제한되지 않으며 도전성 등을 고려하여 제 1 도전층(175) 및 제 2 도전층(179)은 다양한 종류의 금속 또는 금속 조합체로 구성될 수 있다.
상기 무기 절연층(172)은 제 1 도전층(175)의 일부를 노출하는 개구(172h3)를 포함하며, 제 1 유기 절연층(171)은 상기 개구(172h3)에 의해 노출된 제 1 도전층(175)의 일부를 노출하는 개구(171h1)를 포함하며, 상기 개구(171h1)(172h3)를 통해 제 2 도전층(179)은 제 1 도전층(175)에 전기적으로 연결될 수 있다. 상기 개구(171h1)(172h3)는 제 1 도전층(175)과 제 2 도전층(179)을 연결하는 컨택홀(183)일 수 있다.
상기 무기 절연층(172)은 하부 전원 공급 라인(177)의 일부를 노출하는 개구(172h7)를 더 포함하며, 제 1 유기 절연층(171)은 상기 개구(172h7)에 의해 노출된 하부 전원 공급 라인(177)의 일부를 노출하는 개구(171h6)를 더 포함할 수 있다. 상부 전원 공급 라인(178)은 상기 개구(171h6)(172h7)를 통해 하부 전원 공급 라인(177)과 전기적으로 연결될 수 있다. 즉, 제 1 전원 공급 라인(170)이 서로 다른 층에 배치된 하부 전원 공급 라인(177) 및 상부 전원 공급 라인(178)을 포함하도록 구성함으로써, 최소한의 공간을 차지하면서 제 1 전원 공급 라인(170)의 저항을 최소화할 수 있다. 상기 개구(171h6)(172h7)는 하부 전원 공급 라인(177)과 상부 전원 공급 라인(178)을 연결하는 컨택홀(187)일 수 있다.
상부 전원 공급 라인(178)은 제 2 스토리지 축전판(127, 도 2)과 평면상 중첩되는 영역까지 돌출된 영역(도 2의 178a)을 포함하며, 상부 전원 공급 라인(178)은 하부 전원 공급 라인(177), 제 1 유기 절연층(171), 및 무기 절연층(172)에 형성된 컨택홀(187)을 통해 전기적으로 연결될 수 있다.
상기 하부 전원 공급 라인(177)은 층간 절연층(160)에 형성된 컨택홀(도 2의 168)을 통해 제 2 스토리지 축전판(도 2의 127)과 전기적으로 연결되므로, 결과적으로 상부 전원 공급 라인(178)은 제 2 스토리지 축전판(127)과 전기적으로 연결될 수 있다. 즉, 상부 전원 공급 라인(178)의 돌출된 영역(178a)은 제 2 스토리지 축전판(127)과 함께 하나의 축전판으로서 기능할 수 있다.
이러한 구성을 통해 제 1 스토리지 축전판(도 2의 125a)으로 기능하는 구동 게이트 전극(도 2의 125a)와 연동하여 안정적인 스토리지 커패시터(Cst)의 용량을 제공할 수 있다. 스토리지 커패시터(Cst)는 서브 픽셀에서 넓은 면적을 차지하는 구동 박막 트랜지스터(T1)와 평면상 중첩되도록 형성되며, 이를 통해 서브 픽셀에서 차지하는 공간을 최소화하면서 높은 용량(capacitance)를 갖을 수 있다.
제 1 유기 절연층(171) 상에는 제 2 도전층(179)이 배치될 수 있다. 상기 제 2 도전층(179) 상에는 제 2 유기 절연층(181)이 배치될 수 있다. 상기 제 2 유기 절연층(181)은 개구(181h5)를 포함하며, 상기 개구(181h5)를 통하여 상기 제 2 도전층(179)과 표시 소자(OLED)가 전기적으로 연결될 수 있다. 상기 제 2 유기 절연층(181)은 아크릴, BCB(Benzocyclobutene), 폴리이미드(polyimide) 또는 HMDSO(Hexamethyldisiloxane) 등과 같은 유기물을 포함한다.
상기 제 2 유기 절연층(181) 상에는 픽셀 전극(191), 픽셀 전극(191) 상에 배치되며 발광층을 포함하는 중간층(192), 및 중간층(192) 상에 배치된 대향 전극(193)을 포함하는 유기 발광 소자(OLED)가 배치될 수 있다. 상기 픽셀 전극(191)은 제 1 도전층(175) 및 제 2 도전층(179)을 통해 발광 제어 활성층(ACTf)의 발광 제어 드레인 영역(135f)과 전기적으로 연결될 수 있다. 일 실시예에 따르며, 상기 제 2 유기 절연층(171)은 제 2 평탄화막일 수 있다.
상기 픽셀 전극(191)은 (반)투명 전극 또는 반사형 전극으로 형성될 수 있다. 픽셀전극(191)이 (반)투명 전극으로 형성될 때에는 투명 도전층을 포함할 수 있다. 도시하진 않았지만, 픽셀전극(191) 상에는 픽셀전극(191)의 적어도 일부를 노출하는 개구를 포함하며, 픽셀 영역을 한정하는 픽셀 정의막(도 7의 532)이 배치될 수 있다. 픽셀 정의막(532) 상에는 서브 픽셀의 둘레를 따라 스페이서(미도시)가 더 배치될 수 있다. 스페이서는 기판(110)과 박막 봉지층(미도시)의 결합을 견고히 할 수 있다.
상기 중간층(192)에 포함된 유기 발광층은 저분자 유기물, 또는 고분자 유기물을 포함한다. 상기 중간층(192)은 유기 발광층 이외에 홀 수송층(HTL; hole transport layer), 홀 주입층(HIL; hole injection layer), 전자 수송층(ETL; electron transport layer) 및 전자 주입층(EIL; electron injection layer) 등과 같은 기능층을 선택적으로 더 포함할 수 있다.
상기 중간층(192)은 반드시 이에 한정되는 것은 아니고, 다양한 구조를 가질 수도 있음은 물론이다. 그리고 중간층(192)은 복수의 서브 픽셀들 각각에 배치된 픽셀 전극(191)들에 걸쳐서 일체인 층을 포함할 수도 있고, 픽셀 전극(191)들 각각에 대응하도록 패터닝된 층을 포함할 수 있다.
대향 전극(193)은 복수의 서브 픽셀에 걸쳐 일체로 형성되어 복수의 픽셀 전극(191)에 대응할 수 있다. 대향 전극(193)은 (반)투명 전극 또는 반사형 전극으로 형성될 수 있다.
상기 대향 전극(193) 상에는 유기 발광 소자(OLED)를 밀봉하는 밀봉 수단(미도시)이 배치될 수 있으며, 예컨대, 밀봉 수단은 무기막 및 유기막을 포함하는 박막 봉지층일 수 있다.
도 5는 도 1의 디스플레이 장치에 구비된 유기 절연층(530), 전원 공급 라인(170)(180), 및 절연 댐(510)(520)의 위치를 도시한 평면도이며, 도 6은 도 5의 유기 절연층(530), 전원 공급 라인(170)(180), 절연 댐(510)(520), 및 무기 절연층(530)을 확대 도시한 평면도이며, 도 7은 도 5의 Ⅶ-Ⅶ' 선을 따라 절개 도시한 단면도이다.
도 5, 도 6, 및 도 7을 참조하면, 상기 기판(110)은 화상을 표시하는 표시 영역(DA) 및 표시 영역(DA)의 바깥으로 배치된 비표시 영역(NDA)을 포함하며, 표시 영역(DA)에는 복수의 서브 픽셀이 배치될 수 있다.
상기 기판(110) 상에는 전원 공급 라인(170)(180)이 배치될 수 있다. 상기 전원 공급 라인(170)(180)은 제 1 전원 공급 라인(170)과 제 2 전원 공급 라인(180)을 포함할 수 있다. 상기 제 1 전원 공급 라인(170)과 제 2 전원 공급 라인(180)은 서로 다른 전압이 인가될 수 있다. 일 실시예에 있어서, 상기 제 1 전원 공급 라인(170)은 제 1 전원 전압 라인(ELVDD)일 수 있으며, 제 2 전원 공급 라인(180)은 제 2 전원 전압 라인(ELVSS)일 수 있다. 제 2 전원 공급 라인(180)은 대향 전극(도 4의 193)에 전기적으로 연결될 수 있다.
상기 제 1 전원 공급 라인(170)은 표시 영역(DA)의 일측에 대응하도록 배치된 제 1 메인 라인(170a)과 제 1 연결 라인(170b)을 포함할 수 있다. 상기 표시 영역(DA)이 직사각형인 경우, 제 1 메인 라인(170a)은 표시 영역(DA)의 어느 하나의 변에 대응하도록 배치될 수 있다. 제 1 메인 라인(170a)은 표시 영역(DA)의 어느 하나의 변과 나란할 수 있다. 상기 제 1 메인 라인(170a)에 대응하는 어느 하나의 변은 패드부(미도시)에 인접한 변일 수 있다.
상기 제 1 연결 라인(170b)은 제 1 메인 라인(170a)으로부터 제 1 방향을 따라 연장될 수 있다. 제 1 방향은 표시 영역(DA)으로부터 패드부를 향하는 방향으로, 제 1 연결 라인(170b)은 패드부에 전기적으로 연결될 수 있다. 상기 제 1 전원 공급 라인(170)의 가장자리의 일 부분(170e)은 노출될 수 있다.
제 2 전원 공급 라인(180)은 제 1 메인 라인(170a)의 양 단부들과 함께 표시 영역(DA)의 나머지 영역들을 둘러싸는 제 2 메인 라인(180a)과, 제 2 메인 라인(180a)으로부터 제 1 방향을 따라 연장된 제 2 연결 라인(180b)을 포함할 수 있다. 제 2 연결 라인(180b)은 패드부에 전기적으로 연결될 수 있다. 상기 제 2 전원 공급 라인(180)의 가장자리의 일 부분(180e)은 노출될 수 있다.
상기 제 1 연결 라인(170b)과 제 2 연결 라인(180b)은 제 2 방향으로 이격되게 배치될 수 있다. 상기 제 1 연결 라인(170b)과 제 2 연결 라인(180b) 사이에는 간격이 있을 수 있다.
상기 전원 공급 라인(170)(180)은 도 2의 일 서브 픽셀에 배치된 도전층(175)(179)중 하나의 도전층과 동일한 층에 배치될 수 있다. 일 실시예에 있어서, 상기 전원 공급 라인(170)(180)은 제 1 도전층(175)과 동일한 층에 배치될 수 있다. 상기 전원 공급 라인(170)(180)은 상기 제 1 도전층(175)과 동일한 물질일 수 있다. 예를 들어, 상기 전원 공급 라인(170)(180)은 티타늄(Ti)을 포함하는 제 1 도전 부분, 알루미늄(Al)을 포함하는 제 2 도전 부분, 및 티타늄(Ti)을 포함하는 제 3 도전 부분을 구비하는 적층 구조체일 수 있다.
상기 표시 영역(DA)의 바깥에는 적어도 한 층의 절연 댐(510)(520)이 배치될 수 있다. 상기 절연 댐(510)(520)은 상기 표시 영역(DA)을 둘러싸고 있다. 상기 절연 댐(510)(520)은 표시 영역(DA)을 밀봉하기 위한 유기물이 기판(110)의 가장자리 방향으로 흐르는 것을 차단하여, 유기물의 에지 테일이 형성되는 것을 방지할 수 있다.
도 6에 도시된 바와 같이, 상기 전원 공급 라인(170)(180)과 절연 댐(510)(520)이 다같이 배치된 비표시 영역(600)에는 유기 절연층(530)이 존재하지 않는 이격된 영역(SA1)(SA2)(SA3)이 배치될 수 있다. 예컨대, 상기 유기 절연층(530)은 표시 영역(DA) 상에 배치될 수 있다. 상기 유기 절연층(530)은 서브 픽셀에 배치된 복수의 소자들을 덮을 수 있다. 상기 유기 절연층(530)은 표시 영역(DA)의 바깥으로 연장될 수 있다. 일 실시예에 있어서, 상기 유기 절연층(530)은 상기 제 2 메인 라인(180a)의 안쪽 가장자리를 덮을 수 있다.
상기 이격된 영역(SA1)(SA2)(SA3)은 유기 절연층(530)과 복수의 절연 댐(510)(520)이 배치된 영역 사이에 대응되며, 상기 유기 절연층(530)이 제거된 오픈영역에 배치될 수 있다. 상기 이격된 영역(SA1)(SA2)(SA3)은 상기 유기 절연층(530)과 복수의 절연 댐(510)(520)을 서로 분리 배치하기 위한 영역일 수 있다.
일 실시예에 있어서, 도 7에 도시된 바와 같이, 상기 유기 절연층(530)은 제 1 층(531) 및 상기 제 1 층(531) 상의 제 2 층(532)을 포함한다. 상기 제 1 층(531)은 제 2 유기 절연층(도 3의 181)과 동일한 층에 배치되며, 상기 제 2 층(532)은 픽셀 영역을 정의하는 픽셀 정의막과 동일한 층에 배치될 수 있다. 그러나, 상기 유기 절연층(530)은 표시 영역(DA)에 배치된 각 소자 상에 배치된 유기 절연층이라면 어느 하나에 한정되는 것은 아니다. 상기 표시 영역(DA) 상에 배치된 유기 절연층은 단층, 또는, 복층의 구조일 수 있다.
상기 절연 댐(510)(520)은 이격되게 배치된 제 1 절연 댐(510)과, 제 2 절연 댐(520)을 포함한다. 상기 제 1 절연 댐(510)은 상기 제 2 전원 공급 라인(180)의 제 2 메인 라인(180a)상에 배치되며, 상기 제 2 절연 댐(520)은 상기 제 2 메인 라인(180a)의 바깥쪽 가장자리를 덮을 수 있다. 상기 제 1 절연 댐(510) 및 제 2 절연 댐(520)의 위치는 다양한 변형이 가능하다 할 수 있다.
상기 제 1 절연 댐(510)은 제 1 댐부(511), 상기 제 1 댐부(511) 상에 배치된 제 2 댐부(512)를 포함한다. 상기 제 1 댐부(511)는 제 2 유기 절연층(도 3의 181)과 동일한 층에 배치되며, 상기 제 2 댐부(512)는 각 서브 픽셀을 한정하는 유기 절연층(도 7의 532)과 동일한 층에 배치될 수 있다. 상기 제 2 댐부(512)는 각 서브 픽셀 둘레에 배치된 스페이서(미도시)를 더 포함할 수 있다. 상기 제 1 댐부(511)는 제 2 도전층(도 3의 179)을 덮는 제 2 평탄화막일 수 있으며, 상기 제 2 댐부(512)는 각 서브 픽셀을 한정하는 픽셀 정의막일 수 있다. 상기 제 1 댐부(511) 및 제 2 댐부(512)는 상기 기판(110)의 수직방향으로 적층될 수 있다.
제 2 절연 댐(520)은 제 1 댐부(521), 상기 제 1 댐부(521) 상에 배치된 제 2 댐부(522), 및 제 2 댐부(522) 상에 배치된 제 3 댐부(523)를 포함한다. 상기 제 1 댐부(521)는 제 1 유기 절연층(도 3의 171)과 동일한 층에 배치되며, 상기 제 2 댐부(522)는 제 2 유기 절연층(도 3의 181)과 동일한 층에 배치되며, 상기 제 3 댐부(513)는 각 서브 픽셀을 한정하는 유기 절연층(도 7의 532)과 동일한 층에 배치될 수 있다. 상기 제 3 댐부(513)는 각 서브 픽셀 둘레에 배치된 스페이서(미도시)를 더 포함할 수 있다. 상기 제 1 댐부(521)는 상기 제 1 도전층(도 3의 175)을 덮는 제 1 평탄화막일 수 있으며, 제 2 댐부(522)는 제 2 도전층(도 3의 179)을 덮는 제 2 평탄화막일 수 있으며, 상기 제 3 댐부(523)은 각 서브 픽셀을 한정하는 픽셀 정의막일 수 있다. 상기 제 1 댐부(521), 제 2 댐부(522), 및 제 3 댐부(523)는 상기 기판(110)의 수직 방향으로 적층될 수 있다.
일 실시예에 있어서, 상기 절연 댐(510)(520)은 적어도 한 층의 유기 절연층을 포함하는 구조라면 어느 하나에 한정되는 것은 아니다.
상기 제 1 절연 댐(510)과, 제 2 절연 댐(520)은 상기 기판(110)의 수평 방향으로 이격되게 배치될 수 있다. 상기 절연 댐(510)(520)은 상기 기판(110)의 외곽으로 갈수록 상기 절연 댐(510)(520)의 높이가 높을 수 있다. 예컨대, 상기 제 2 절연 댐(520)의 높이가 상기 제 1 절연 댐(510)의 높이보다 높을 수 있다.
상기 비표시 영역(600)에 있어서, 제 1 이격된 영역(SA1)은 유기 절연층(530)과 상기 제 1 절연 댐(510) 사이의 영역이며, 제 2 이격된 영역(SA2)은 상기 제 1 절연 댐(510)과 제 2 절연 댐(520) 사이의 영역이며, 제 3 이격된 영역(SA3)은 상기 제 2 절연 댐(520)의 바깥 영역일 수 있다.
복수의 이격된 영역(SA1)(SA2)(SA3)에는 상기 제 1 전원 공급 라인(170)의 적어도 일부와, 제 2 전원 공급 라인(180)의 적어도 일부가 외부로 노출될 수 있다. 상기 제 1 전원 공급 라인(170)과 제 2 전원 공급 라인(180)은 티타늄(Ti)을 포함하는 제 1 도전 부분, 알루미늄(Al)을 포함하는 제 2 도전 부분, 티타늄(Ti)을 포함하는 제 3 도전 부분이 적층된 구조체일 수 있다. 제조 공정동안, 상기 제 1 전원 공급 라인(170)과 제 2 전원 공급 라인(180)은 알루미늄(Al)과 티타늄(Ti)의 식각률의 차이로 인하여, 상기 제 1 전원 공급 라인(170)과 제 2 전원 공급 라인(180)의 노출된 부분은 스텝 커버리지 불량이 발생할 수 있다.
이에 따라, 상기 제 1 내지 제 3 이격된 영역(SA1)(SA2)(SA3)에 있어서, 상기 제 1 전원 공급 라인(170)과 제 2 전원 공급 라인(180)의 노출되는 부분에는 보호층(572)이 배치될 수 있다. 상기 보호층(572)은 상기 제 1 내지 제 3 이격된 영역(SA1)(SA2)(SA3)으로 연장된 상기 제 1 전원 공급 라인(170)과 제 2 전원 공급 라인(180)의 노출되는 부분을 덮을 수 있다.
예컨대, 상기 제 1 전원 공급 라인(170)의 가장자리 일부분(170e)과, 상기 제 2 전원 공급 라인(180)의 가장자리 일부분(180e)은 상기 제 1 내지 제 3 이격된 영역(SA1)(SA2)(SA3)에 노출될 수 있다. 상기 보호층(572)은 제 1 전원 공급 라인(170)의 노출된 가장자리 일부분(170e)과, 제 2 전원 공급 라인(180)의 노출된 가장자리 일부분(180e)을 덮을 수 있다.
도 6의 경우, 상기 비표시 영역(600)에 있어서, 상기 보호층(572)은 제 1 전원 공급 라인(170)의 노출된 가장자리 일부분(170e)과, 제 2 전원 공급 라인(180)의 노출된 가장자리 일부분(180e)을 덮으며, 이로부터 연장되어 상기 기판(110)의 제 2 방향으로 배치된 제1 전원 공급 라인(170), 제 2 전원 공급 라인(180) 뿐만 아니라, 유기 절연층(530)과 절연 댐(510)(520)이 배치된 영역을 다같이 덮을 수 있다.
상기 비표시 영역(600)에 배치된 제 1 전원 공급 라인(170)과 제 2 전원 공급 라인(180)은 서브 픽셀 내 배치된 제 1 도전층(175)이나, 제 2 도전층(179)중 어느 하나의 도전층과 동일한 층에 배치될 수 있다. 일 실시예에 있어서, 상기 제 1 전원 공급 라인(170)과 제 2 전원 공급 라인(180)은 제 1 도전층(175)과 동일한 층에 배치될 수 있다.
상기 비표시 영역(600)에 배치된 제 1 전원 공급 라인(170)과 제 2 전원 공급 라인(180)은 상기 제 1 도전층(175)과 동일한 층에 배치된 적어도 하나의 도전부분을 구비하는 단일 도전층 구조일 수 있다. 예컨대, 서브 픽셀에 배치된 제 1 전원 공급 라인(170)은 제 1 도전층(175)과 동일한 층에 배치된 하부 전원 공급 라인(177) 및 제 2 도전층(179)과 동일한 층에 배치된 상부 전원 공급 라인(178)을 구비한 2층 구조이지만, 상기 비표시 영역(600)에 배치된 제 1 전원 공급 라인(170)과 제 2 전원 공급 라인(180)은 하부 전원 공급 라인(177)과 동일한 층에 배치되며, 동일한 물질일 수 있다.
상기 보호층(572)은 상기 제 1 도전층(175)을 덮는 무기 절연층(172)과 동일한 층에 배치될 수 있다. 상기 보호층(572)은 상기 제 1 도전층(175)을 덮는 무기 절연층(172)과 동일한 층에 배치된 단일층 구조일 수 있다. 상기 보호층(572)은 실리콘 옥사이드, 실리콘 나이트라이드 및/또는 실리콘 옥시나이트라이드 등과 같은 무기물을 포함하며, 상기 제 1 전원 공급 라인(170)과 제 2 전원 공급 라인(180)을 덮음으로써, 이들을 구성하는 금속이 산화되지 않도록 보호할 수 있다.
도 8은 본 발명의 다른 실시예에 따른 유기 절연층(530), 전원 공급 라인(170)(180), 절연 댐(510)(520), 및 무기 절연층(872)을 확대 도시한 평면도이며, 도 9는 도 8의 Ⅸ-Ⅸ' 선을 따라 절개 도시한 단면도이다.
도 8 및 도 9를 참조하면, 상기 기판(110) 상에는 전원 공급 라인(170)(180)이 배치될 수 있다. 상기 전원 공급 라인(170)(180)은 제 1 전원 공급 라인(170)과 제 2 전원 공급 라인(180)을 포함할 수 있다.
일 실시예에 있어서, 상기 전원 공급 라인(170)(180)은 도 2의 일 서브 픽셀 에 배치된 도전층(175)(179)중 하나의 도전층과 동일한 층에 배치될 수 있다. 일 실시예에 있어서, 상기 전원 공급 라인(170)(180)은 제 1 도전층(175)과 동일한 층에 배치될 수 있다.
상기 제 1 전원 공급 라인(170)은 티타늄(Ti)을 포함하는 제 1 도전 부분(171a), 알루미늄(Al)을 포함하는 제 2 도전 부분(171b), 및 티타늄(Ti)을 포함하는 제 3 도전 부분(171c)을 구비하는 적층 구조체일 수 있다. 상기 제 2 전원 공급 라인(180)은 티타늄(Ti)을 포함하는 제 1 도전 부분(181a), 알루미늄(Al)을 포함하는 제 2 도전 부분(181b), 및 티타늄(Ti)을 포함하는 제 3 도전 부분(181c)을 구비하는 적층 구조체일 수 있다.
상기 표시 영역(DA)의 바깥에는 적어도 한 층의 절연 댐(510)(520)이 배치될 수 있다. 상기 절연 댐(510)(520)은 기판(110)의 제 2 방향으로 이격되게 배치된 제 1 절연 댐(510)과, 제 2 절연 댐(520)을 포함한다.
상기 전원 공급 라인(170)(180)과 절연 댐(510)(520)이 다같이 배치된 비표시 영역(800)에는 유기 절연층(530)이 존재하지 않는 이격된 영역(SA1)(SA2)(SA3)이 배치될 수 있다. 상기 유기 절연층(530)은 표시 영역(DA)으로부터 연장될 수 있다. 일 실시예에 있어서, 상기 유기 절연층(530)은 상기 제 2 메인 라인(180a)의 안쪽 가장자리를 덮을 수 있다. 상기 이격된 영역(SA1)(SA2)(SA3)은 유기 절연층(530)과 복수의 절연 댐(510)(520)이 배치된 영역 사이에 대응되며, 상기 유기 절연층(530)이 제거된 오픈 영역에 배치될 수 있다.
상기 이격된 영역들(SA1)(SA2)(SA3)에는 상기 제 1 전원 공급 라인(170)의 적어도 일부와, 제 2 전원 공급 라인(180)의 적어도 일부가 외부로 노출될 수 있다. 상기 제 1 전원 공급 라인(170)과 제 2 전원 공급 라인(180)의 노출되는 부분에는 보호층(872)이 배치될 수 있다. 상기 보호층(872)은 상기 제 1 내지 제 3 이격된 영역(SA1)(SA2)(SA3)으로 연장된 상기 제 1 전원 공급 라인(170)과 제 2 전원 공급 라인(180)의 노출되는 부분을 선택적으로 덮을 수 있다.
예컨대, 도 6의 경우와 달리, 제 1 보호층(872a)은 제 2 전원 공급 라인(180)의 노출된 제 1 가장자리 부분(180e)을 덮으며, 제 2 보호층(872b)는 제 1 전원 공급 라인(170)의 노출된 제 1 가장자리 부분(170e)을 덮으며, 제 3 보호층(872c)는 제 1 전원 공급 라인(170)의 노출된 제 2 가장자리 부분(170f)을 덮으며, 제4 보호층(872d)는 제 2 전원 공급 라인(180)의 노출된 제 2 가장자리 부분(180f)을 덮을 수 있다.
일 실시예에 있어서, 복수의 이격된 영역(SA1)(SA2)(SA3)에서 상기 보호층(872)이 상기 제 1 전원 공급 라인(170)의 노출된 부분과 제 2 전원 공급 라인(180)이 노출된 부분을 덮는 구조라면, 상기 보호층(872)의 형상은 어느 하나에 한정되는 것은 아니다. 상기 보호층(872)은 상기 제 1 전원 공급 라인(170)과 제 2 전원 공급 라인(180)의 노출된 부분을 통하여 외기 및 수분의 침투를 방지할 수 있다.
110...기판 170...제 1 전원 공급 라인
171...제 1 유기 절연층 172...무기 절연층
175...제 1 도전층 177..하부 전원 공급 라인
178..상부 전원 공급 라인 179...제 2 도전층
180...제 2 전원 공급 라인 181...제 2 유기 절연층
510...제 1 절연 댐 520...제 2 절연 댐
530...유기 절연층

Claims (17)

  1. 표시 영역과, 상기 표시 영역의 바깥으로 배치된 비표시 영역을 구비한 기판;
    상기 표시 영역에 배치되며, 적어도 하나의 도전층, 상기 도전층 상에 배치된 적어도 하나의 무기 절연층, 상기 무기 절연층 상에 배치된 적어도 하나의 유기 절연층, 및 상기 도전층에 연결된 표시 소자를 포함하는 서브 픽셀;
    상기 서브 픽셀에 전기적으로 연결된 제 1 전원 공급 라인 및 제 2 전원 공급 라인을 구비하는 전원 공급 라인; 및
    상기 비표시 영역에 배치되며, 적어도 한층의 절연 댐;을 포함하되,
    상기 절연 댐과 전원 공급 라인이 배치된 비표시 영역에는 상기 유기 절연층이 존재하지 않는 이격된 영역이 배치되며, 보호층은 상기 전원 공급 라인이 노출되는 부분을 덮는 디스플레이 장치.
  2. 제 1 항에 있어서,
    상기 이격된 영역은 유기 절연층과 절연 댐이 배치된 영역 사이의 오픈 영역에 대응되며, 상기 전원 공급 라인의 일 부분은 상기 이격된 영역에 노출된 디스플레이 장치.
  3. 제 2 항에 있어서,
    상기 보호층은 상기 이격된 영역으로 연장된 전원 공급 라인의 노출되는 일 부분을 덮는 디스플레이 장치.
  4. 제 3 항에 있어서,
    상기 제 1 전원 공급 라인과 제 2 전원 공급 라인은 서로 다른 전압이 인가되며,
    상기 제 1 전원 공급 라인의 가장자리 일 부분과, 제 2 전원 공급 라인의 가장자리 일 부분은 이격된 영역에 노출되며,
    상기 보호층은 상기 제 1 전원 공급 라인의 노출된 가장자리와, 상기 제 2 전원 공급 라인의 노출된 가장자리를 선택적으로 덮는 디스플레이 장치.
  5. 제 4 항에 있어서,
    상기 보호층은 상기 제 1 전원 공급 라인 및 제 2 전원 공급 라인의 노출된 각 가장자리를 덮으며, 이로부터 연장되어 상기 디스플레이 기판의 일 방향으로 배치된 제 1 전원 공급 라인, 제 2 전원 공급 라인, 유기 절연층, 및 절연 댐이 배치된 영역을 다같이 덮는 디스플레이 장치.
  6. 제 3 항에 있어서,
    상기 무기 절연층은 상기 적어도 하나의 도전층의 일부가 노출되도록 상기 도전층을 덮으며, 상기 전원 공급 라인은 상기 적어도 하나의 도전층과 동일한 층에 배치되며, 상기 보호층은 상기 무기 절연층과 동일한 층에 배치된 디스플레이 장치.
  7. 제 6 항에 있어서,
    상기 도전층은 제 1 도전층과, 상기 제 1 도전층 상에 배치된 제 2 도전층을 포함하며, 상기 유기 절연층은 상기 제 1 도전층과 제 2 도전층 사이에 배치된 제 1 유기 절연층과, 상기 제 2 도전층 상에 배치된 제 2 유기 절연층을 포함하며, 상기 무기 절연층은 상기 제 1 도전층과 제 1 유기 절연층 사이에 배치되며,
    상기 이격된 영역에 배치된 전원 공급 라인은 상기 제 1 도전층과 동일한 층에 배치되며, 상기 보호층은 상기 제 1 도전층을 덮는 무기 절연층과 동일한 층에 배치된 디스플레이 장치.
  8. 제 7 항에 있어서,
    상기 전원 공급 라인은 상기 제 1 도전층과 동일한 층에 배치된 적어도 하나의 도전 부분을 구비하는 단일 도전층 구조인 디스플레이 장치.
  9. 제 8 항에 있어서,
    상기 전원 공급 라인은 티타늄을 포함하는 제 1 도전 부분, 상기 제 1 도전 부분 상에 배치된 알루미늄을 포함하는 제 2 도전 부분, 및 상기 제 2 도전 부분 상에 배치된 티타늄을 포함하는 제 3 도전 부분을 포함하는 디스플레이 장치.
  10. 제 7 항에 있어서,
    상기 보호층은 상기 제 1 도전층을 덮는 무기 절연층과 동일한 층에 배치된 단일층 구조인 디스플레이 장치.
  11. 제 7 항에 있어서,
    상기 절연 댐은 이격되게 배치된 복수의 댐을 포함하는 디스플레이 장치.
  12. 제 11 항에 있어서,
    상기 절연 댐은 상기 제 1 도전층을 덮는 제 1 유기 절연층에 대응되는 제 1 평탄화막, 상기 제 2 도전층을 덮는 제 2 유기 절연층에 대응되는 제 2 평탄화막, 상기 서브 픽셀을 한정하는 제 3 유기 절연층에 대응되는 픽셀 정의막, 상기 서브 픽셀의 둘레에 배치된 제 4 절연층에 대응되는 스페이서중 선택된 복수의 유기 절연층과 동일한 층에 배치되며,
    복수의 유기 절연층은 상기 기판의 수직 방향으로 적층된 디스플레이 장치.
  13. 제 11 항에 있어서,
    상기 복수의 댐의 높이는 기판의 외곽으로 갈수록 높은 디스플레이 장치.
  14. 제 7 항에 있어서,
    상기 제 1 도전층은 상기 기판 상에 배치되고,
    상기 무기 절연층은 상기 제 1 도전층 상에 배치되며, 상기 제 1 도전층의 일부를 노출하는 개구를 포함하며,
    상기 제 1 유기 절연층은 상기 무기 절연층 상에 배치되며, 상기 제 1 도전층의 일부를 노출하는 개구를 포함하며,
    상기 제 2 도전층은 상기 제 1 유기 절연층 상에 배치되며, 상기 개구들을 통하여 상기 제 1 도전층에 전기적으로 연결되며,
    상기 제 2 유기 절연층은 상기 제 2 도전층 상에 배치되며, 상기 제 2 도전층과 표시 소자가 전기적으로 연결되는 통로인 개구를 포함하는 디스플레이 장치.
  15. 제 7 항에 있어서,
    상기 기판 상에는,
    소스 영역, 드레인 영역, 및 상기 소스 영역과 드레인 영역을 연결하는 채널 영역을 포함하는 활성층; 및
    상기 활성층 상에 배치되며, 상기 활성층에 절연되는 게이트 전극;을 포함하는 박막 트랜지스터가 더 배치되며,
    상기 제 1 도전층은 상기 소스 영역, 또는, 드레인 영역에 전기적으로 연결된 디스플레이 장치.
  16. 제 7 항에 있어서,
    상기 기판 상에는,
    상기 제 2 도전층에 연결되는 픽셀 전극;
    상기 픽셀 전극 상에 배치되며, 발광층을 포함하는 중간층; 및
    상기 중간층 상에 배치된 대향 전극;을 더 포함하는 디스플레이 장치.
  17. 제 7 항에 있어서,
    상기 제 1 전원 공급 라인은 상기 표시 영역에 대응되는 제 1 메인 라인과, 상기 메인 라인으로부터 제 1 방향으로 연장된 제 1 연결 라인을 포함하고,
    상기 제 2 전원 공급 라인은 상기 제 1 메인 라인의 양 단과 함께 상기 표시 영역의 나머지 영역을 둘러싸는 제 2 메인 라인과, 상기 제 2 메인 라인으로부터 제 1 방향으로 연장된 제 2 연결 라인을 포함하는 디스플레이 장치.
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