KR20200137071A - 표시 장치 - Google Patents

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김은혜
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안새봄
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삼성디스플레이 주식회사
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Abstract

본 발명의 일 실시예에 따르면, 기판; 상기 기판 상에 배치하고, 복수의 화소를 포함하는 표시 영역; 상기 표시 영역 외곽에 배치된 비표시 영역; 상기 비표시 영역에 배치된 제1 도전층과, 상기 제1 도전층 상에 배치된 제2 도전층을 포함하는 제1 전원 전압선; 상기 비표시영역에 배치되며, 상기 제1 도전층과 이격되어 배치된 제3 도전층과, 상기 제3 도전층 상에 배치된 제4 도전층을 포함하는 제2 전원 전압선; 상기 표시 영역을 둘러싸며 상기 제2 전원 전압선과 중첩되도록 배치된 제1 댐부; 상기 제1 댐부 외곽에 배치된 제2 댐부; 및 상기 제1 및 제2 댐부가 연장되는 방향에 교차하는 방향으로 형성된 상기 제4 도전층의 제1 단부를 커버하는 클래딩층;을 포함하는, 표시 장치를 개시한다.

Description

표시 장치{Display apparatus}
본 발명의 실시예들은 표시 장치에 관한 것으로서, 더 상세하게는 표시 장치의 좁은 데드 스페이의 면적을 감소시키면서 배선부의 스텝 커버리지 악화로 인해 발생할 수 있는 크랙을 방지할 수 있는 표시 장치에 관한 것이다.
표시 장치는 데이터를 시각적으로 표시하는 장치이다. 근래에 표시 장치는 그 용도가 다양해지고 있다. 또한, 표시 장치의 두께가 얇아지고 무게가 가벼워 그 사용의 범위가 광범위해지고 있다.
이러한 표시 장치는 표시 영역과 표시 영역 외곽의 비표시 영역으로 구획된 기판을 포함한다. 패드부, 복수의 배선, 구동 회로부 등의 비표시 요소들이 배치된 비표시 영역은, 이미지를 구현하지 못하는 데드 스페이스(dead space)이다. 최근 디스플레이 장치의 데드 스페이스를 더욱 줄이고자 하는 수요가 증가하고 있다.
본 발명의 실시예들은 데드 스페이스 축소로 인한 제2 전원 전압선의 폭을 축소하는 대신에, 제2 전원 전압선을 이중 층 구조로 적용함에 따라, 제2 전원 전압선의 상부 도전층에 언더컷이 형성되는 것을 방지할 수 있다. 그러나 이러한 과제는 예시적인 것으로, 이에 의해 본 발명의 범위가 한정되는 것은 아니다.
본 발명의 일 실시예는, 기판; 상기 기판 상에 배치하고, 복수의 화소를 포함하는 표시 영역; 상기 표시 영역 외곽에 배치된 비표시 영역; 상기 비표시 영역에 배치된 제1 도전층과, 상기 제1 도전층 상에 배치된 제2 도전층을 포함하는 제1 전원 전압선; 상기 비표시영역에 배치되며, 상기 제1 도전층과 이격되어 배치된 제3 도전층과, 상기 제3 도전층 상에 배치된 제4 도전층을 포함하는 제2 전원 전압선; 상기 표시 영역을 둘러싸며 상기 제2 전원 전압선과 중첩되도록 배치된 제1 댐부; 상기 제1 댐부 외곽에 배치된 제2 댐부; 및 상기 제1 및 제2 댐부가 연장되는 방향에 교차하는 방향으로 형성된 상기 제4 도전층의 제1 단부를 커버하는 클래딩층;을 포함하는, 표시 장치를 개시한다.
일 실시예에 따르면, 상기 표시 영역 및 상기 비표시 영역에 배치된 제1 평탄화막; 상기 제1 평탄화막 상에 배치된 제2 평탄화막; 및 상기 제2 평탄화막 상에 배치된 화소 정의막;을 더 포함하고, 상기 제1 댐부는 상기 제2 평탄화막의 일부를 포함하는 제1 층과 상기 화소정의막의 일부를 포함하는 제2 층을 포함하고, 상기 제2 댐부는 상기 제2 평탄화막의 일부를 포함하는 제1 층과 상기 화소정의막의 일부를 포함하는 제2 층을 포함할 수 있다.
일 실시예에 따르면, 상기 클래딩층은 상기 제2 평탄화막과 동일한 재료를 포함할 수 있다.
일 실시예에 따르면, 상기 제1 평탄화막은 상기 제1 도전층과 상기 제2 도전층 사이에 배치되고, 상기 제1 전원 전압선은 상기 제1 평탄화층에 형성된 제1 컨택홀을 통해 상기 제1 도전층과 상기 제2 도전층이 전기적으로 연결될 수 있다.
일 실시예에 따르면, 상기 제1 평탄화막은 상기 제3 도전층과 상기 제4 도전층 사이에 배치되고, 상기 제1 전원 전압선은 상기 제1 평탄화층에 형성된 제2 컨택홀을 통해 상기 제3 도전층과 상기 제4 도전층이 전기적으로 연결될 수 있다.
일 실시예에 따르면, 상기 표시 영역과 상기 제1 댐부 사이에, 상기 제2 평탄화막의 일부를 포함하는 제1 층과 상기 화소 정의막의 일부를 포함하는 제2 층을 포함하는 제3 댐부를 더 포함할 수 있다.
일 실시예에 따르면, 상기 화소는 제1 전극과, 상기 제1 전극 상에 배치된 발광층과, 상기 발광층 상에 배치된 제2 전극을 포함하고, 상기 제2 전극은 복수의 화소들에 공통적으로 배치되고, 상기 제2 전극은 상기 비표시 영역으로 연장되어 상기 제3 댐부의 일부를 커버할 수 있다.
일 실시예에 따르면, 상기 제2 평탄화막 상에 배치되고, 상기 제1 전극의 단부를 커버하는 화소 정의막; 및 상기 화소 정의막 상에 배치된 스페이서;를 더 포함하고, 상기 제2 댐부는, 상기 화소 정의막의 일부를 포함하는 제2 층 상에, 상기 스페이서와 동일한 재료를 포함하는 제3 층을 더 포함할 수 있다.
일 실시예에 따르면, 상기 제2 댐부의 높이는 상기 제1 댐부 및 상기 제3 댐부보다 높게 형성될 수 있다.
일 실시예에 따르면, 상기 제3 댐부, 제1 댐부 및 제2 댐부는 상기 제2 전원 전압선과 중첩하도록 배치될 수 있다.
일 실시예에 따르면, 상기 제3 댐부는 상기 제1 전원 전압선과 중첩하도록 배치되고, 상기 제1 댐부 및 제2 댐부는 상기 제2 전원 전압선과 중첩하도록 배치될 수 있다.
일 실시예에 따르면, 상기 제3 댐부는 적어도 2개 이상 배치될 수 있다.
일 실시예에 따르면, 상기 제1 전원 전압선의 폭은 상기 제2 전원 전압선의 폭보다 클 수 있다.
일 실시예에 따르면, 상기 제2 평탄화막은 상기 제1 및 제2 댐부가 연장되는 방향과 평행한 방향으로 형성된 상기 제4 도전층의 제3 단부를 커버할 수 있다.
일 실시예에 따르면, 상기 제1 도전층은 상기 제3 도전층과 동일한 재료를 포함하고, 상기 제2 도전층은 상기 제4 도전층과 동일한 재료를 포함할 수 있다.
일 실시예에 따르면, 상기 제2 댐부 외곽에서 상기 제4 도전층은 상기 제1 단부에 대향하는 제2 단부를 더 포함하고, 상기 제2 댐부 외곽에서, 상기 클래딩층은 상기 제4 도전층의 상면과, 상기 제1 단부 및 상기 제2 단부를 함께 커버할 수 있다.일 실시예에 따르면, 상기 제1 댐부와 상기 제2 댐부 사이에서, 상기 클래딩층은, 상기 제4 도전층의 상면의 적어도 일부를 커버하지 않고, 상기 제1 단부를 커버할 수 있다.
일 실시예에 따르면, 상기 제1 댐부와 상기 제2 댐부 사이에서, 상기 클래딩층은, 상기 제4 도전층의 상면의 적어도 일부를 커버하지 않고, 상기 제1 단부를 커버할 수 있다.
일 실시예에 따르면,상기 제2 댐부 외곽에서 상기 제4 도전층은 상기 제1 단부에 대향하는 제2 단부를 더 포함하고, 상기 제2 댐부 외곽에서, 상기 클래딩층은 상기 제4 도전층의 상면의 적어도 일부를 커버하지 않고, 상기 제1 단부 및 상기 제2 단부를 커버할 수 있다.
일 실시예에 따르면, 상기 기판과, 상기 제1 도전층과 상기 제3 도전층 사이에, 상기 제1 도전층과 상기 제3 도전층이 연장된 방향과 교차하는 방향으로 이격되어 배치된 복수의 스파이더 배선이 더 배치될 수 있다.
일 실시예에 따르면, 상기 스파이더 배선과, 상기 제1 도전층과 상기 제3 도전층 사이에, 상기 표시 영역으로 연장된 적어도 2개 이상의 절연층이 배치될 수 있다.
일 실시예에 따르면, 상기 표시 장치는, 상기 표시 영역을 커버하는 제1 무기 봉지층과, 상기 제1무기 봉지층 상의 유기 봉지층과, 상기 유기 봉지층 상의 제2 무기 봉지층을 포함하는 박막 봉지층을 더 포함하고, 상기 박막 봉지층은 상기 제3 댐부 및 제1 댐부를 커버할 수 있다.
일 실시예에 따르면, 상기 제1 무기 봉지층과 상기 제2 무기 봉지층은 상기 제2 댐부 외곽에서 직접 접촉할 수 있다.
본 발명의 일 실시예는, 복수의 화소를 포함하는 표시 영역; 상기 표시 영역 외곽에 배치된 비표시 영역; 상기 비표시 영역에 배치된 제1 전원 전압선; 상기 제1 전원 전압선과 이격되어 배치된 제2 전원 전압선; 상기 표시 영역을 둘러싸며, 상기 제2 전원 전압선과 중첩되도록 배치된 제1 댐부; 상기 제1 댐부 외곽에 배치된 제2 댐부; 상기 표시 영역과 상기 제1 댐부 사이에 배치된 제3 댐부; 및 제1 댐부와 제2 댐부의 일부를 형성하는 절연층;을 포함하고, 상기 절연층은, 상기 제1 내지 제3 댐부가 연장되는 방향에 교차하는 방향으로 형성된 상기 제2 전원 전압선의 제1 단부, 및 상기 상기 제1 내지 제3 댐부가 연장되는 방향에 평행한 방향으로 형성된 상기 제2 전원 전압선의 제3 단부를 커버하는, 표시 장치를 개시한다.
일 실시예에 따르면, 상기 절연층은 상기 제1 단부와 상기 제3 단부 사이의 상기 제2 전원 전압선의 상면을 더 커버할 수 있다.
본 발명의 실시예들에 따르면, 제2 전원전압선을 두 개의 도전층으로 형성하고, 상부 도전층의 단부를 절연막으로 클래딩함으로써 상부 도전층의 단면에 언더컷이 생기는 것을 미연에 방지할 수 있다. 또한, 언더컷에 의해 발생할 수 있는 공극 발생, 및 스텝커버리지 약화에 따른 크랙을 방지할 수 있다. 또한, 전압 강하를 줄인 전원 전압선을 통해 고품질의 이미지를 제공하는 표시 장치를 구현할 수 있다. 물론 이러한 효과에 의해 본 발명의 범위가 한정되는 것은 아니다.
도 1은 일 실시예에 따른 표시 장치를 개략적으로 나타낸 평면도이다.
도 2a 및 도 2b는 일 실시예예 따른 표시 장치에 포함된 일 화소의 등가 회로도의 예시들이다.
도 3은 도 1의 III 부분을 개략적으로 도시한 평면도이다.
도 4는 도 3의 ⅣA-ⅣB를 따라 취한 단면도로서, 도 1의 실시예에 따른 표시 장치에 포함된 일 화소를 나타낸 단면도이다.
도 5는 일 실시예에 따른 표시장치(1)의 단면도로서, 도 4 및 도 1의 ⅤA-ⅤB을 따라 취한 단면도이다.
도 6은 도 1의 A1 영역을 개략적으로 확대한 평면도이다.
도 7a은 도 6의 ⅦA-ⅦB를 따라 취한 단면도이다.
도 7b은 도 6의 ⅦA'-ⅦB'를 따라 취한 단면도이다.
도 8은 비교예에 따른 AR2 영역을 개략적으로 확대한 평면도이다.
도 9는 도 8의 ⅨA-ⅨB를 따라 취한 단면도이다.
도 10은 일 실시예에 따른 표시 장치(2)의 단면도이다.
도 11은 AR3 영역을 개략적으로 확대한 평면도이다.
도 12a는 도 11의 ⅩⅡA-ⅩⅡB를 따라 취한 단면도이다.
도 12b는 도 11의 ⅩⅡA'-ⅩⅡB'를 따라 취한 단면도이다.
도 13은 일 실시예에 따른 표시 장치(3)의 단면도이다.
도 14는 일 실시예에 따른 표시 장치를 개략적으로 나타낸 평면도이다.
도 15는 일 실시예에 따른 표시장치(4)의 단면도로서, 도 4 및 도 14의 ⅩⅤA-ⅩⅤB을 따라 취한 단면도이다.
도 16은 일 실시예에 따른 표시장치(5)의 단면도이다.
본 발명은 다양한 변환을 가할 수 있고 여러 가지 실시예를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 상세한 설명에 상세하게 설명하고자 한다. 본 발명의 효과 및 특징, 그리고 그것들을 달성하는 방법은 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 다양한 형태로 구현될 수 있다.
이하, 첨부된 도면을 참조하여 본 발명의 실시예들을 상세히 설명하기로 하며, 도면을 참조하여 설명할 때 동일하거나 대응하는 구성 요소는 동일한 도면부호를 부여하고 이에 대한 중복되는 설명은 생략하기로 한다.
이하의 실시예에서, 제1, 제2 등의 용어는 한정적인 의미가 아니라 하나의 구성 요소를 다른 구성 요소와 구별하는 목적으로 사용되었다.
이하의 실시예에서, 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다.
이하의 실시예에서, 포함하다 또는 가지다 등의 용어는 명세서상에 기재된 특징, 또는 구성요소가 존재함을 의미하는 것이고, 하나 이상의 다른 특징들 또는 구성요소가 부가될 가능성을 미리 배제하는 것은 아니다.
이하의 실시예에서, 막, 영역, 구성 요소 등의 부분이 다른 부분 위에 또는 상에 있다고 할 때, 다른 부분의 바로 위에 있는 경우뿐만 아니라, 그 중간에 다른 막, 영역, 구성 요소 등이 개재되어 있는 경우도 포함한다.
도면에서는 설명의 편의를 위하여 구성 요소들이 그 크기가 과장 또는 축소될 수 있다. 예컨대, 도면에서 나타난 각 구성의 크기 및 두께는 설명의 편의를 위해 임의로 나타내었으므로, 본 발명이 반드시 도시된 바에 한정되지 않는다.
어떤 실시예가 달리 구현 가능한 경우에 특정한 공정 순서는 설명되는 순서와 다르게 수행될 수도 있다. 예를 들어, 연속하여 설명되는 두 공정이 실질적으로 동시에 수행될 수도 있고, 설명되는 순서와 반대의 순서로 진행될 수 있다.
이하의 실시예에서, 막, 영역, 구성 요소 등이 연결되었다고 할 때, 막, 영역, 구성 요소들이 직접적으로 연결된 경우뿐만 아니라 막, 영역, 구성요소들 중간에 다른 막, 영역, 구성 요소들이 개재되어 간접적으로 연결된 경우도 포함한다. 예컨대, 본 명세서에서 막, 영역, 구성 요소 등이 전기적으로 연결되었다고 할 때, 막, 영역, 구성 요소 등이 직접 전기적으로 연결된 경우뿐만 아니라, 그 중간에 다른 막, 영역, 구성 요소 등이 개재되어 간접적으로 전기적 연결된 경우도 포함한다.
이하의 실시예에서, x축, y축 및 z축은 직교 좌표계 상의 세 축으로 한정되지 않고, 이를 포함하는 넓은 의미로 해석될 수 있다. 예를 들어, x축, y축 및 z축은 서로 직교할 수도 있지만, 서로 직교하지 않는 서로 다른 방향을 지칭할 수도 있다.
표시 장치는 화상을 표시하는 장치로서, 액정 표시 장치(Liquid Crystal Display), 전기영동 표시 장치(Electrophoretic Display), 유기 발광 표시 장치(Organic Light Emitting Display), 무기 EL 표시 장치(Inorganic Light Emitting Display), 전계 방출 표시 장치(Field Emission Display), 표면 전도 전자 방출 표시 장치(Surface-conduction Electron-emitter Display), 플라즈마 표시 장치(Plasma Display), 음극선관 표시 장치(Cathode Ray Display) 등 일 수 있다.
이하에서는, 본 발명의 일 실시예에 따른 표시 장치로서, 유기 발광 표시 장치를 예로 하여 설명하지만, 본 발명의 표시 장치는 이에 제한되지 않으며, 다양한 방식의 표시 장치가 사용될 수 있다.
도 1은 일 실시예에 따른 표시 장치를 개략적으로 나타낸 평면도이고, 도 2a 및 도 2b는 일 실시예예 따른 표시 장치에 포함된 일 화소의 등가 회로도의 예시들이고, 도 3은 도 1의 III 부분을 개략적으로 도시한 평면도이고, 도 4는 도 3의 ⅣA-ⅣB를 따라 취한 단면도로서, 도 1의 실시예에 따른 표시 장치에 포함된 일 화소를 나타낸 단면도이고, 도 5는 일 실시예에 따른 표시장치(1)의 단면도로서, 도 4 및 도 1의 ⅤA-ⅤB을 따라 취한 단면도이다.
도 1을 참조하면, 표시 장치(1)는 기판(100) 상에 배치된 표시 영역(DA)을 포함한다. 표시 영역(DA)은 제1 방향으로 연장된 데이터선(DL)과, 제1 방향과 교차하는 제2 방향으로 연장된 스캔선(SL)에 연결된 화소(P)들을 포함한다. 각 화소(P)는 제1 방향으로 연장된 구동전압선(PL)과 연결될 수 있다.
하나의 화소(P)는 예컨대, 적색, 녹색, 청색 또는 백색의 빛을 방출하며, 일 예로 유기 발광 소자(organic light emitting diode)를 포함할 수 있다. 또한, 각 화소(P)에는 박막트랜지스터(Thin Film Transistor), 커패시터(Capacitor) 등의 소자가 더 포함될 수 있다.
표시 영역(DA)은 화소(P)들에서 방출되는 빛을 통해 소정의 이미지를 제공하고, 비표시 영역(NDA)은 표시 영역(DA)의 외측에 배치된다. 예컨대, 비표시 영역(NDA)은 표시 영역(DA)을 둘러쌀 수 있다.
비표시 영역(NDA)은 화소(P)들이 배치되지 않는 영역으로, 이미지를 제공하지 않는다. 비표시 영역(NDA)에는 제1 전원 전압선(10), 및 제1 전원 전압선(10)과 다른 전압을 제공하는 제2 전원 전압선(20)이 배치될 수 있다.
제1 전원 전압선(10)은 표시 영역(DA)의 일측에 배치된 제1 메인 전압선(11)과 제1 연결선(12)을 포함할 수 있다. 예를 들어, 표시 영역(DA)이 장방형인 경우, 제1 메인 전압선(11)은 표시영역(DA)의 어느 하나의 변과 대응하도록 배치될 수 있다. 제1 연결선(12)은 제1 메인 전압선(11)으로부터 제1 방향을 따라 연장된다. 본 실시예에서, 제1 방향은 표시 영역(DA)으로부터 기판(100)의 단부 근처에 위치한 단자부(30)를 향하는 방향으로 이해될 수 있다. 제1 연결선(12)은 단자부(30)의 제1 단자(32)와 연결될 수 있다.
제2 전원 전압선(20)은 제1 메인 전압선(11)의 양 단부들과 표시 영역(DA)을 부분적으로 둘러싸는 제2 메인 전압선(21), 및 제2 메인 전압선(21)으로부터 제1 방향을 따라 연장된 제2 연결선(22)을 포함할 수 있다. 예를 들어, 표시 영역(DA)이 장방형인 경우, 제2 메인 전압선(21)은 제1 메인 전압선(11)의 양 단부들, 및 제1 메인 전압선(11)과 인접한 표시 영역(DA)의 어느 하나의 변을 제외한 나머지 변들을 따라 연장될 수 있다. 제2 연결선(22)은 제1 연결선(12)과 나란하게 제1 방향을 따라 연장되며, 단자부(30)의 제2 단자(33)와 연결된다. 제2 전원 전압선(20)은 제1 전원 전압선(10)의 단부를 둘러싸도록 절곡되어 형성될 수 있다.
단자부(30)는 기판(100)의 일 단부에 배치되며, 복수의 단자(31, 32, 33)를 포함한다. 단자부(30)는 절연층에 의해 덮이지 않고 노출되어, 플렉서블 인쇄회로기판 또는 구동 드라이버 IC 칩 등과 같은 제어부(미도시)와 전기적으로 연결될 수 있다.
제어부는 외부에서 전달되는 복수의 영상 신호를 복수의 영상 데이터 신호로 변경하고, 변경된 신호를 제3 단자(31)를 통해 표시 영역(DA)로 전달한다. 또한, 제어부는 수직동기신호, 수평동기신호, 및 클럭신호를 전달받아 상기 제1 및 제2 게이트 구동부(미도시)의 구동을 제어하기 위한 제어 신호를 생성하여 단자(미도시)를 통해 각각에 전달할 수 있다.
제어부는 제1 단자(32) 및 제2 단자(33)을 통해 제1 전원 전압선(10) 및 제2 전원 전압선(20) 각각에 서로 다른 전압을 전달할 수 있다.
제1 전원 전압선(10)은 각 화소(P)에 제1 전원 전압(ELVDD, 도 2a 및 2b 참조)을 제공하고, 제2 전원 전압선(20)은 각 화소(P)에 제2 전원 전압(ELVSS, 도 2a 및 2b 참조)을 제공할 수 있다.
예컨대, 제1 전원 전압(ELVDD)은 제1 전원 전압선(10)과 연결된 구동전압선(PL)을 통해 각 화소(P)에 제공될 수 있다. 제2 전원 전압(ELVSS)은 각 화소(P)에 구비된 유기 발광 소자(OLED, 도 2a 및 2b참조)의 캐소드로 제공되고, 이 때 제2 전원 전압선(20)의 제2 메인 전압선(21)이 유기 발광 소자(OLED)의 캐소드와 비표시영역(NDA)에서 접속할 수 있다.
도시되지는 않았으나, 비표시 영역(NDA)에는 각 화소(P)의 스캔선(SL)에 스캔신호를 제공하는 스캔 드라이버, 및 데이터선(DL)에 데이터 신호를 제공하는 데이터드라이버 등이 더 배치될 수 있다.
비표시 영역(NDA)에는, 표시 영역(DA)을 둘러싸는 제1 댐부(110), 제2 댐부(120) 및 제3 댐부(130)가 서로 이격되어 배치될 수 있다.
제1 댐부(110) 및 제2 댐부(120)는 박막 봉지층(400, 도 4 참조)을 구성하는 모노머(monomer)와 같은 유기물을 포함하는 유기 봉지층(420, 도 4 참조)을 잉크 젯 공정으로 형성 시, 유기물이 기판(100)의 가장자리 방향으로 흐르는 것을 차단하는 댐 역할을 하여, 기판(100)의 가장자리에서 유기 봉지층(420)에 의한 에지 테일(edge tail)이 형성되는 것을 방지할 수 있다.
제1 댐부(110)와 제2 댐부(120)의 배치에도 불구하고, 유기 봉지층(420)이 제1 댐부(110) 및 제2 댐부(120)를 넘어 기판(100)의 가장자리로 흐르는 경우가 발생할 수 있다. 예를 들어, 외부에서 시인되는 데드 스페이스(dead space) 면적을 줄이기 위해 제2 댐부(120)의 위치를 기판(100)의 가장자리로부터 제1 댐부(110)에 더 가깝게 배치시키거나, 표시 영역(DA)을 확장하기 위해 제1 댐부(110)의 위치를 제2 댐부(120)에 더 가깝게 배치시키는 경우, 제1 댐부(110)와 제2 댐부(120) 사이 간격이 줄어 유기 봉지층(420)이 제2 댐부(120)를 넘는 현상이 발생할 수 있다. 유기물이 넘침으로써 형성된 에지 테일은 외부 불순물의 투입 경로가 되어 유기 발광 소자(OLED)의 불량을 야기할 수 있다. 이와 같이 데드 스페이스가 줄어들게 됨에 따라 유기물의 넘침을 줄이고, 넘친 유기물의 양을 제어할 필요성이 더 중요해지고 있다. 표시 영역(DA)과 제1 댐부(110) 사이에 배치된 제3 댐부(130)는 유기물의 흐름 속도(reflow velocity)를 줄여 제1 댐부(110)로 넘어가는 유기물의 양을 줄일 수 있다.
도 2a를 참조하면, 각 화소(P)는 스캔선(SL) 및 데이터선(DL)에 연결된 화소회로(PC) 및 화소 회로(PC)에 연결된 유기 발광 소자(OLED)를 포함한다.
화소 회로(PC)는 구동 박막트랜지스터(T1), 스위칭 박막트랜지스터(T2), 및 스토리지 커패시터(Cst)를 포함한다. 스위칭 박막트랜지스터(T2)는 스캔선(SL)을 통해 입력되는 스캔 신호(Sn)에 따라 데이터선(DL)을 통해 입력된 데이터 신호(Dm)를 구동 박막트랜지스터(T1)로 전달한다.
스토리지 커패시터(Cst)는 스위칭 박막트랜지스터(T2) 및 구동전압선(PL)에 연결되며, 스위칭 박막트랜지스터(T2)로부터 전달받은 전압과 구동 전압선(PL)에 공급되는 제1 전원 전압(ELVDD, 또는 구동전압)의 차이에 해당하는 전압을 저장한다.
구동 박막트랜지스터(T1)는 구동 전압선(PL)과 스토리지 커패시터(Cst)에 연결되며, 스토리지 커패시터(Cst)에 저장된 전압 값에 대응하여 구동 전압선(PL)으로부터 유기 발광 소자(OLED)를 흐르는 구동 전류를 제어할 수 있다. 유기 발광 소자(OLED)는 구동 전류에 의해 소정의 휘도를 갖는 빛을 방출할 수 있다.
도 2a에서는 화소 회로(PC)가 2개의 박막트랜지스터 및 1개의 스토리지 박막트랜지스터를 포함하는 경우를 설명하였으나, 본 발명은 이에 한정되지 않는다.
도 2b를 참조하면, 화소 회로(PC)는 구동 및 스위칭 박막트랜지스터(T1, T2), 보상 박막트랜지스터(T3), 제1 초기화 박막트랜지스터(T4), 제1 발광 제어 박막트랜지스터(T5), 제2 발광 제어 박막트랜지스터(T6) 및 제2 초기화 박막트랜지스터(T7)를 포함할 수 있다.
도 2b에서는, 각 화소(P) 마다 신호선들(SLn, SLn-1, EL, DL), 초기화 전압선(VL), 및 구동 전압선(PL)이 구비된 경우를 도시하고 있으나, 본 발명은 이에 한정되지 않는다. 또 다른 실시예로서, 신호선들(SLn, SLn-1, EL, DL) 중 적어도 어느 하나, 또는/및 초기화 전압선(VL)은 이웃하는 화소들에서 공유될 수 있다.
구동 박막트랜지스터(T1)의 드레인 전극은 제2 발광 제어 박막트랜지스터(T6)를 경유하여 유기 발광 소자(OLED)와 전기적으로 연결될 수 있다. 구동 박막트랜지스터(T1)는 스위칭 박막트랜지스터(T2)의 스위칭 동작에 따라 데이터 신호(Dm)를 전달받아 유기 발광 소자(OLED)에 구동 전류를 공급한다.
스위칭 박막트랜지스터(T2)의 게이트 전극은 제1 스캔선(SLn)과 연결되고, 소스 전극은 데이터선(DL)과 연결된다. 스위칭 박막트랜지스터(T2)의 드레인 전극은 구동 박막트랜지스터(T1)의 소스 전극과 연결되어 있으면서 제1 발광 제어 박막트랜지스터(T5)를 경유하여 구동 전압선(PL)과 연결될 수 있다.
스위칭 박막트랜지스터(T2)는 제1 스캔선(SLn)을 통해 전달받은 제1 스캔 신호(Sn)에 따라 턴 온 되어 데이터선(DL)으로 전달된 데이터 신호(Dm)를 구동 박막트랜지스터(T1)의 소스 전극으로 전달하는 스위칭 동작을 수행한다.
보상 박막트랜지스터(T3)의 게이트 전극은 제1 스캔선(SLn)에 연결될 수 있다. 보상 박막트랜지스터(T3)의 소스 전극은 구동 박막트랜지스터(T1)의 드레인 전극과 연결되어 있으면서 제2 발광 제어 박막트랜지스터(T6)를 경유하여 유기 발광 소자(OLED)의 화소 전극과 연결될 수 있다. 보상 박막트랜지스터(T3)의 드레인 전극은 스토리지 커패시터(Cst)의 어느 하나의 전극, 제1 초기화 박막트랜지스터(T4)의 소스 전극 및 구동 박막트랜지스터(T1)의 게이트 전극과 함께 연결될 수 있다. 보상 박막트랜지스터(T3)는 제1 스캔선(SL)을 통해 전달받은 제1 스캔 신호(Sn)에 따라 턴 온(turn on)되어 구동 박막트랜지스터(T1)의 게이트 전극과 드레인 전극을 서로 연결하여 구동 박막트랜지스터(T1)를 다이오드 연결(diode-connection)시킨다.
제1 초기화 박막트랜지스터(T4)의 게이트 전극은 제2 스캔선(SLn-1, 이전 스캔선)과 연결될 수 있다. 제1 초기화 박막트랜지스터(T4)의 드레인 전극은 초기화 전압선(VL)과 연결될 수 있다. 제1 초기화 박막트랜지스터(T4)의 소스 전극은 스토리지 커패시터(Cst)의 어느 하나의 전극, 보상 박막트랜지스터(T3)의 드레인 전극 및 구동 박막트랜지스터(T1)의 게이트 전극과 함께 연결될 수 있다. 제1 초기화 박막트랜지스터(T4)는 제2 스캔선(SLn-1)을 통해 전달받은 제2 스캔 신호(Sn-1)에 따라 턴 온 되어 초기화 전압(VINT)을 구동 박막트랜지스터(T1)의 게이트 전극에 전달하여 구동 박막트랜지스터(T1)의 게이트 전극의 전압을 초기화시키는 초기화 동작을 수행할 수 있다.
제1 발광 제어 박막트랜지스터(T5)의 게이트 전극은 발광 제어선(EL)과 연결될 수 있다. 제1 발광 제어 박막트랜지스터(T5)의 소스 전극은 구동 전압선(PL)과 연결될 수 있다. 제1 발광 제어 박막트랜지스터(T5)의 드레인 전극은 구동 박막트랜지스터(T1)의 소스 전극 및 스위칭 박막트랜지스터(T2)의 드레인 전극과 연결되어 있다.
제2 발광 제어 박막트랜지스터(T6)의 게이트 전극은 발광 제어선(EL)과 연결될 수 있다. 제2 발광 제어 박막트랜지스터(T6)의 소스 전극은 구동 박막트랜지스터(T1)의 드레인 전극 및 보상 박막트랜지스터(T3)의 소스 전극과 연결될 수 있다. 제2 발광 제어 박막트랜지스터(T6)의 드레인 전극은 유기 발광 소자(OLED)의 화소 전극과 전기적으로 연결될 수 있다. 제1 발광 제어 박막트랜지스터(T5) 및 제2 발광 제어 박막트랜지스터(T6)는 발광 제어선(EL)을 통해 전달받은 발광 제어 신호(En)에 따라 동시에 턴 온 되어 제1 전원전압(ELVDD)이 유기 발광 소자(OLED)에 전달되며, 유기 발광 소자(OLED)에 구동 전류가 흐르게 된다.
제2 초기화 박막트랜지스터(T7)의 게이트 전극은 제2 스캔선(SLn-1)에 연결될 수 있다. 제2 초기화 박막트랜지스터(T7)의 소스 전극은 유기 발광 소자(OLED)의 화소 전극과 연결될 수 있다. 제2 초기화 박막트랜지스터(T7)의 드레인 전극은 초기화 전압선(VL)과 연결될 수 있다. 제2 초기화 박막트랜지스터(T7)는 제2 스캔선(SLn-1)을 통해 전달받은 제2 스캔 신호(Sn-1)에 따라 턴 온 되어 유기 발광 소자(OLED)의 화소 전극을 초기화시킬 수 있다.
도 2b에서는, 제1 초기화 박막트랜지스터(T4)와 제2 초기화 박막트랜지스터(T7)가 제2 스캔선(SLn-1)에 연결된 경우를 도시하였으나, 본 발명은 이에 한정되지 않는다. 또 다른 실시예로서, 제1 초기화 박막트랜지스터(T4)는 이전 스캔선인 제2 스캔선(SLn-1)에 연결되어 제2 스캔신호(Sn-1)에 따라 구동하고, 제2 초기화 박막트랜지스터(T7)는 별도의 신호선(예컨대, 이후 스캔선)에 연결되어 해당 스캔선에 전달되는 신호에 따라 구동될 수 있다.
스토리지 커패시터(Cst)의 다른 하나의 전극은 구동 전압선(PL)과 연결될 수 있다. 스토리지 커패시터(Cst)의 어느 하나의 전극은 구동 박막트랜지스터(T1)의 게이트 전극, 보상 박막트랜지스터(T3)의 드레인 전극 및, 제1 초기화 박막트랜지스터(T4)의 소스 전극에 함께 연결될 수 있다.
유기 발광 소자(OLED)의 대향 전극(예컨대, 캐소드)은 제2 전원전압(ELVSS, 또는 공통전원전압)을 제공받는다. 유기 발광 소자(OLED)는 구동 박막트랜지스터(T1)로부터 구동 전류를 전달받아 발광한다.
화소 회로(PC)는 도 2a 및 도 2b를 참조하여 설명한 박막트랜지스터 및 스토리지 커패시터의 개수 및 회로 디자인에 한정되지 않으며, 그 개수 및 회로 디자인은 다양하게 변경 가능하다.
도 3 및 도 4를 참조하여, 도 1의 III 부분 및 도 2a 및 도 2b에서 설명한 각 화소(P)의 화소 회로(PC) 중 제1 및 제2 박막트랜지스터(T1, T2) 및 스토리지 커패시터(Cst)를 보다 상세히 설명한다.
도 3을 참조하면, 도 1의 III 부분에는 복수의 화소(P)가 배치되어 있다. 복수의 화소(P)는 화소 정의막(113)으로 둘러싸이고, 화소 정의막(P) 상에 스페이서(115)가 배치된다.
도 3에는 화소(P)가 동일한 크기의 사각 형상으로 도시되어 있으나 이는 일예시이며 화소(P)는 다른 크기를 가질 수 있으며 화소(P)의 형상도 다른 형상을 가질 수 있다.
스페이서(115)는 복수의 화소(P) 중 일부 화소(P)들 사이에 배치된다. 스페이서(115)는 발광층을 포함하는 중간층(320)을 마스크를 이용하여 증착하는 공정에서 마스크와 기판(100)의 이격을 유지하여 증착 공정에서 중간층(320)이 마스크에 의해 찍히거나 뜯기는 불량을 방지한다.
스페이서(115)는 화소 정의막(113)과 동일한 재료를 포함할 수 있고, 하프톤 마스크를 이용하여 화소 정의막(113) 형성 시 화소 정의막(113)과 동일한 재료로 화소 정의막(113)과 서로 다른 높이로 형성할 수 있다.
도 4를 참조하면, 기판(100) 상에 버퍼층(101)이 배치되고, 버퍼층(101) 상에 구동 박막트랜지스터(T1), 스위칭 박막트랜지스터(T2) 및 스토리지 커패시터(Cst)가 배치된다.
기판(100)은 글라스, 금속 또는 플라스틱 등과 같은 다양한 재료로 형성될 수 있다. 예를 들어, 기판(100)은 폴리에테르술폰(polyethersulphone, PES), 폴리아크릴레이트(polyacrylate, PAR), 폴리에테르 이미드(polyetherimide, PEI), 폴리에틸렌 나프탈레이트(polyethyelenen napthalate, PEN), 폴리에틸렌 테레프탈레이드(polyethyeleneterepthalate, PET), 폴리페닐렌 설파이드(polyphenylene sulfide, PPS), 폴리아릴레이트(polyallylate), 폴리이미드(polyimide, PI), 폴리카보네이트(polycarbonate, PC) 또는 셀룰로오스 아세테이트 프로피오네이트(cellulose acetate propionate, CAP)와 같은 고분자 수지를 포함하는 플렉서블 기판일 수 있다.
기판(100)상에는 불순물이 침투하는 것을 방지하기 위해 형성된, 산화 규소(SiOx) 및/또는 질화 규소(SiNx) 등으로 형성된 버퍼층(101)이 구비될 수 있다.
구동 박막트랜지스터(T1)는 구동 반도체층(A1) 및 구동 게이트 전극(G1)을 포함하고, 스위칭 박막트랜지스터(T2)는 스위칭 반도체층(A2) 및 스위칭 게이트 전극(G2)을 포함한다. 구동 반도체층(A1) 및 구동 게이트 전극(G1) 사이, 그리고 스위칭 반도체층(A2) 및 스위칭 게이트 전극(G2) 사이에는 제1 게이트 절연층(103)이 배치된다. 제1 게이트 절연층(103)은 산화 규소(SiOx), 질화 규소(SiNx), 산질화 규소(SiON) 등의 무기 절연물을 포함할 수 있다.
구동 반도체층(A1) 및 스위칭 반도체층(A2)은 비정질 실리콘을 포함하거나 다결정 실리콘을 포함할 수 있다. 다른 실시예로, 구동 반도체층(A1) 및 스위칭 반도체층(A2)은 인듐(In), 갈륨(Ga), 스태늄(Sn), 지르코늄(Zr), 바나듐(V), 하프늄(Hf), 카드뮴(Cd), 게르마늄(Ge), 크롬(Cr), 티타늄(Ti) 및 아연(Zn)을 포함하는 군에서 선택된 적어도 하나 이상의 물질의 산화물을 포함할 수 있다.
구동 반도체층(A1)은 구동 게이트 전극(G1)과 중첩하며 불순물이 도핑되지 않은 구동 채널 영역, 및 구동 채널 영역의 양 옆의 불순물이 도핑된 구동 소스 영역 및 구동 드레인 영역을 포함한다. 구동 소스 영역 및 구동 드레인 영역에는 각각 구동 소스 전극(S1) 및 구동 드레인 전극(D1)이 연결될 수 있다.
스위칭 반도체층(A2)은 스위칭 게이트 전극(G2)과 중첩하고 불순물이 도핑되지 않은 스위칭 채널 영역, 및 스위칭 채널 영역의 양 옆의 불순물이 도핑된 스위칭 소스 영역과 스위칭 드레인 영역을 포함할 수 있다. 스위칭 소스 영역 및 스위칭 드레인 영역에는 각각 스위칭 소스 전극(S2) 및 스위칭 드레인 전극(D2)이 연결될 수 있다.
구동 게이트 전극(G1) 및 스위칭 게이트 전극(G2)은 몰리브덴(Mo), 알루미늄(Al), 구리(Cu), 티타늄(Ti) 등을 포함하며, 단층 또는 다층으로 이루어질 수 있다.
일부 실시예에서, 스토리지 커패시터(Cst)는 구동 박막트랜지스터(T1)와 중첩되게 배치될 수 있다. 이 경우, 스토리지 커패시터(Cst) 및 구동 박막트랜지스터(T1)의 면적을 증가시킬 수 있으며, 고품질의 이미지를 제공할 수 있다. 예를 들어, 구동 게이트 전극(G1)은 스토리지 커패시터(Cst)의 제1 스토리지 축전판(CE1)일 수 있다. 제2 스토리지 축전판(CE2)은 제1 스토리지 축전판(CE1)과의 사이에 제2 게이트 절연층(105)을 개재한 채 제1 스토리지 축전판(CE1)과 중첩할 수 있다. 제2 게이트 절연층(105)은 산화 규소(SiOx), 질화 규소(SiNx), 산질화 규소(SiON) 등의 무기 절연물을 포함할 수 있다.
구동 박막트랜지스터(T1), 스위칭 박막트랜지스터(T2) 및 스토리지 커패시터(Cst)는 층간 절연층(107)으로 커버될 수 있다.
층간 절연층(107)은 산질화규소(SiON), 산화 규소(SiOx) 및/또는 질화 규소(SiNx)와 같은 무기물 층일 수 있다.
층간 절연층(107) 상에는 데이터선(DL)이 배치되며, 데이터선(DL)은 층간 절연층(107)을 관통하는 콘택홀을 통해 스위칭 박막트랜지스터(T2)의 스위칭 반도체층(A2)과 접속한다. 데이터선(DL)은 스위칭 소스 전극(S2)의 역할을 할 수 있다.
구동 소스 전극(S1), 구동 드레인 전극(D1), 스위칭 소스 전극(S2), 및 스위칭 드레인 전극(D2)은 층간 절연층(107) 상에 배치될 수 있으며, 층간 절연층(107)을 관통하는 콘택홀을 통해 구동 반도체층(A1) 또는 스위칭 반도체층(A2)과 접속할 수 있다.
한편, 데이터선(DL), 구동 소스 전극(S1), 구동 드레인 전극(D1), 스위칭 소스 전극(S2), 및 스위칭 드레인 전극(D2)는 무기 보호층(미도시)으로 커버될 수 있다.
무기 보호층(미도시)은 질화실리콘(SiNx)과 산화실리콘(SiOx)의 단일막 또는 다층막일 수 있다. 무기 보호층(미도시)은 비표시 영역(NDA)에서 노출된 일부 배선들, 예를 들어 데이터선(DL)과 동일한 공정에서 함께 형성된 배선들이 화소전극(310)의 패터닝시 사용되는 에천트에 의해 손상되는 것을 방지할 수 있다.
구동 전압선(PL)은 데이터선(DL)과 서로 다른 층에 배치될 수 있다. 본 명세서에서 'A와 B가 다른 층에 배치된다'고 함은, A와 B 사이에 적어도 하나의 절연층이 개재되어 A와 B중 하나는 적어도 하나의 절연층의 아래에 배치되고 다른 하나는 적어도 하나의 절연층의 위에 배치되는 경우를 의미한다. 구동 전압선(PL)과 데이터선(DL) 사이에는 제1 평탄화막(109)이 개재될 수 있고, 구동 전압선(PL)은 제2 평탄화막(111)으로 커버될 수 있다.
구동 전압선(PL)은 알루미늄(Al), 구리(Cu), 티타늄(Ti) 및 이들의 합금 중 적어도 어느 하나를 포함하는 단일막 또는 다층막일 수 있다. 일 실시예로, 구동 전압선(PL)은 Ti/Al/Ti의 3층막일 수 있다.
도 4에는 구동 전압선(PL)이 제1 평탄화막(109) 상에 배치된 구성을 도시하고 있으나, 본 발명은 이에 한정되지 않는다. 다른 실시예로, 구동 전압선(PL)은 제1 평탄화막(109)에 형성된 관통홀(미도시)을 통해 데이터선(DL)과 동일층에 형성된 하부 추가 전압선(미도시)에 접속되어 저항을 감소시킬 수 있다.
제1 평탄화막(109) 및 제2 평탄화막(111)은 단층 또는 다층막으로 형성될 수 있다.
제1 평탄화막(109) 및 제2 평탄화막(111)은 유기 절연물을 포함할 수 있다. 일 예로, 유기 절연물은 이미드계 고분자, Polymethylmethacrylate(PMMA)나 Polystylene(PS)과 같은 일반 범용고분자, 페놀계 그룹을 갖는 고분자 유도체, 아크릴계 고분자, 아릴에테르계 고분자, 아마이드계 고분자, 불소계고분자, p-자일렌계 고분자, 비닐알콜계 고분자 등을 포함할 수 있다.
또한, 제1 평탄화막(109) 및 제2 평탄화막(111)은 무기 절연물을 포함할 수 있다. 일 예로, 무기 절연물은 산질화 규소(SiON), 산화 규소(SiOx), 질화 규소(SiNx) 등을 포함할 수 있다.
제2 평탄화막(111) 상에는 화소 전극(310), 대향 전극(330) 및 그 사이에 개재되며 발광층을 포함하는 중간층(320)을 갖는 유기 발광 소자(OLED)가 위치할 수 있다.
화소 전극(310)은 제1 평탄화막(109) 상에 형성된 연결 배선(CL)과 연결되고, 연결 배선(CL)은 구동 박막트랜지스터(T1)의 구동 드레인 전극(D1)과 연결된다.
화소 전극(310)은 투명 전극 또는 반사형 전극으로 형성될 수 있다.
화소 전극(310)이 투명 전극으로 형성될 때에는 투명 도전층을 포함할 수 있다. 투명 도전층은 인듐틴옥사이드(ITO: indium tin oxide), 인듐징크옥사이드(IZO: indium zinc oxide), 징크옥사이드(ZnO: zinc oxide), 인듐옥사이드(In2O3: indium oxide), 인듐갈륨옥사이드(IGO: indium gallium oxide), 및 알루미늄징크옥사이드(AZO: aluminum zinc oxide)을 포함하는 그룹에서 선택된 적어도 어느 하나일 수 있다. 이 경우, 투명 도전층 이외에 광효율을 향상시키기 위한 반투과층을 더 포함할 수 있으며, 반투과층은 수 내지 수십 마이크로미터(㎛)의 박막으로 형성된 Ag, Mg, Al, Pt, Pd, Au, Ni, Nd, Ir, Cr, Li, Ca, 및 Yb를 포함하는 그룹에서 선택된 적어도 하나일 수 있다.
반사형 전극으로 형성될 때에는 Ag, Mg, Al, Pt, Pd, Au, Ni, Nd, Ir, Cr 및 이들의 화합물 등으로 형성된 반사막과, 반사막의 상부 및/또는 하부에 배치된 투명 도전층을 포함할 수 있다. 투명 도전층은 ITO, IZO, ZnO, In2O3, IGO, 및 AZO을 포함하는 그룹에서 선택된 적어도 어느 하나일 수 있다.
물론 본 발명이 이에 한정되는 것은 아니고 화소 전극(310)은 다양한 재질로 형성될 수 있으며, 그 구조 또한 단층 또는 다층이 될 수 있는 등 다양한 변형이 가능하다.
화소 전극(310) 상에는 화소 정의막(113)이 배치될 수 있다.
화소 정의막(113)은 화소 전극(310)을 노출하는 개구를 가짐으로써 화소(P)를 정의하는 역할을 한다. 또한, 화소 정의막(113)은 화소 전극(310)의 가장자리와 대향 전극(330) 사이의 거리를 증가시킴으로써, 화소 전극 단부에서 아크가 발생하는 것을 방지할 수 있다. 화소 정의막(113)은 예를 들어, 폴리이미드 또는 HMDSO(hexamethyldisiloxane) 등과 같은 유기물로 형성될 수 있다.
중간층(320)은 저분자 또는 고분자 물질을 포함할 수 있다.
저분자 물질을 포함할 경우 홀 주입층(Hole Injection Layer), 홀 수송층(Hole Transport Layer), 발광층(Emission Layer), 전자 수송층(Electron Transport Layer), 전자 주입층(Electron Injection Layer) 등이 단일 혹은 복합의 구조로 적층된 구조일 수 있다. 중간층(320)은 구리 프탈로시아닌(CuPc: copper phthalocyanine), N,N-디(나프탈렌-1-일)-N,N'-디페닐-벤지딘 (N,N'-Di(naphthalene-1-yl)-N,N'-diphenyl-benzidine: NPB) , 트리스-8-하이드록시퀴놀린 알루미늄(tris-8-hydroxyquinoline aluminum)(Alq3) 등을 비롯해 다양한 유기물질을 포함할 수 있다. 중간층(320)은 진공 증착 등 다양한 방법으로 형성될 수 있다.
중간층(320)이 고분자 물질을 포함할 경우에는, 홀 수송층 및 발광층을 포함하는 구조를 가질 수 있다. 이 때, 홀 수송층은 PEDOT을 포함하고, 발광층은 PPV(Poly-Phenylenevinylene)계 및 폴리플루오렌(Polyfluorene)계 등 고분자 물질을 포함할 수 있다. 이러한 중간층(320)은 스크린 인쇄나 잉크젯 인쇄방법, 레이저 열전사방법(Laser induced thermal imaging) 등 다양한 방법으로 형성할 수 있다.
중간층(320)은 복수의 화소 전극(310)에 걸친 일체의(integral) 층으로 형성할 수도 있고, 복수의 화소 전극(310) 각각에 대응하도록 패터닝된 층으로 형성할 수도 있다.
대향 전극(330)은 표시 영역(DA) 상부에 배치되며, 표시 영역(DA)을 덮도록 배치될 수 있다. 즉, 대향 전극(330)은 복수개의 유기 발광 소자(OLED)들에 있어서 일체로 형성되어 복수개의 화소 전극(310)들에 대응할 수 있다. 대향 전극(330)은 후술할 제2 전원 공급선(20)과 전기적으로 연결된다.
대향 전극(330)은 투명 전극 또는 반사형 전극으로 형성될 수 있다. 대향 전극(330)이 투명 전극으로 형성될 때에는 Ag, Al, Mg, Li, Ca, Cu, LiF/Ca, LiF/Al, MgAg 및 CaAg에서 선택된 하나 이상의 물질을 포함할 수 있으며, 수 내지 수십 마이크로미터(㎛)의 두께를 갖는 박막 형태로 형성될 수 있다.
대향 전극(330)이 반사형 전극으로 형성될 때에는 Ag, Al, Mg, Li, Ca, Cu, LiF/Ca, LiF/Al, MgAg 및 CaAg를 포함하는 그룹에서 선택된 적어도 어느 하나로 형성될 수 있다. 물론 대향 전극(330)의 구성 및 재료가 이에 한정되는 것은 아니며 다양한 변형이 가능함은 물론이다.
화소 정의막(113) 상에 스페이서(115)가 배치된다. 스페이서(115)는 화소 정의막(119)으로부터 봉지부(140) 방향으로 돌출되어, 발광층을 포함하는 중간층(320)을 마스크를 이용하여 증착하는 공정에서, 마스크와 기판(100)의 이격을 유지하여 증착 공정에서 중간층(320)이 마스크에 의해 찍히거나 뜯기는 불량을 방지한다.
스페이서(150)는 폴리이미드 또는 HMDSO(hexamethyldisiloxane) 등과 같은 유기물로 형성될 수 있다. 이와 같은 스페이서(150)는 후술할 제1 내지 제3 댐부(110, 120, 130) 가운데 적어도 하나에 배치되어 투습 방지와 댐부의 단차를 형성하기 위해 사용될 수 있다.
유기 발광 소자(OLED)는 외부로부터의 수분이나 산소 등에 의해 쉽게 손상될 수 있으므로, 박막 봉지층(400)으로 덮어 보호될 수 있다.
박막 봉지층(400)은 표시 영역(DA)을 덮으며 표시 영역(DA) 외측까지 연장될 수 있다. 박막 봉지층(400)은 적어도 하나의 유기 봉지층과 적어도 하나의 무기 봉지층을 포함한다. 일 실시예로, 박막 봉지층(400)은 제1 무기 봉지층(410), 유기 봉지층(420) 및 제2 무기 봉지층(430)을 포함할 수 있다.
제1 무기 봉지층(410)은 대향 전극(330) 전체를 덮고, 산화 규소, 질화규소, 및/또는 산질화규소 등을 포함할 수 있다.
필요에 따라 제1 무기 봉지층(410)과 대향 전극(330) 사이에 캐핑층(미도시) 등의 다른 층들이 개재될 수도 있다. 예를 들어, 캐핑층(미도시)은 광효율을 개선하기 위하여 산화규소(SiO2), 질화규소(SiNx), 산화아연(ZnO2), 산화티타늄(TiO2), 산화지르코늄(ZrO2), 인듐주석산화물(ITO), 인듐아연산화물(IZO), Alq3, CuPc, CBP, a-NPB, 및 ZiO2 중 하나 이상의 유기물 또는 무기물을 포함할 수 있다. 다른 실시예에서, 캐핑층(미도시)은 유기 발광 소자(OLED)에서 생성하는 광에 대해서 플라즈몬 공명 현상이 발생하게 할 수 있다. 예를 들어, 캐핑층(미도시)은 나노 입자들을 포함할 수 있다. 한편, 캐핑층(미도시)은 박막 봉지층(400)를 형성하기 위한 화학 기상 증착(Chemical Vapor Disposition) 공정 또는 스퍼터링(sputtering) 공정에서 발생하는 열, 플라즈마(plasma) 등에 의해 유기 발광 소자(OLED)가 손상되는 것을 방지할 수 있다. 예를 들어, 캐핑층(미도시)은 비스페놀(bisphenol)형 에폭시(epoxy) 수지, 에폭시화 부타디엔(butadiene) 수지, 플루오렌(fluorine)형 에폭시 수지 및 노볼락(novolac) 에폭시 수지 중 적어도 하나로 형성되는 에폭시 계열의 재료를 포함할 수 있다.
또한, 필요에 따라 제1 무기 봉지층(410)과 캐핑층(미도시) 사이에 LiF 등을 포함하는 층(미도시)이 개재될 수도 있다.
제1 무기 봉지층(410)은 그 하부의 구조물을 따라 형성되기에, 상면이 평탄하지 않게 된다. 유기 봉지층(420)은 이러한 제1 무기 봉지층(410)을 덮어 평탄화한다. 유기 봉지층(420)은 표시 영역(DA)에 대응하는 부분에서는 상면이 대략 평탄하도록 할 수 있다.
유기 봉지층(420)은 폴리에틸렌테레프탈레이트, 폴리에틸렌나프탈레이트, 폴리카보네이트, 폴리이미드, 폴리에틸렌설포네이트, 폴리옥시메틸렌, 폴리아릴레이트, 헥사메틸디실록산, 아크릴계 수지(예를들면, 폴리메틸메타크릴레이트, 폴리아크릴산 등) 또는 이의 임의의 조합을 포함할 수 있다.
제2 무기 봉지층(430)은 유기 봉지층(420)을 덮으며, 산화규소, 질화규소, 및/또는 산질화규소 등을 포함할 수 있다. 제2 무기층(145)은 표시 장치(1)의 가장자리 영역에서 제1 무기층(141) 상에 직접 접촉하도록 증착됨으로써, 유기층(143)이 디스플레이 장치 외부로 노출되지 않도록 할 수 있다.
도 5를 참조하면, 좌측은 도 4의 화소(P)의 구조를 도시하고, 우측은 도 1의 ⅤA-ⅤB을 따라 취한 단면을 도시한다.
ⅤA-ⅤB 영역에는, 기판(100) 상에 표시 영역(DA)에서 연장된 버퍼층(101), 제1 게이트 절연층(103), 제2 게이트 절연층(105), 층간 절연층(107), 및 제1 평탄화막(109)이 배치된다. 제2 게이트 절연층(105)과 층간 절연층(107) 사이에 복수의 스파이더(spider) 배선(SPL)이 배치되고, 층간 절연층(107) 상에 제1 도전층(10a) 및 제3 도전층(21a)이 배치되고, 제1 평탄화막(109) 상에 제2 도전층(10b) 및 제4 도전층(20b)이 배치된다.
제1 도전층(10a)과 제2 도전층(10b)은 층간 절연층(107)에 형성된 복수의 제1 컨택홀(CNT1)을 통해 연결되어 각 화소(P)에 제1 전원 전압(ELVDD, 도 2a 및 2b 참조)을 제공하는 제1 전원 전압선(10)을 구성한다. 제1 전원전압선(10)을 2층의 도전층으로 형성함으로써, 제1 전원 전압선(10)의 폭을 줄여 데드 스페이스를 줄일 수 있다. 도 5에는 제1 컨택홀(CNT1)이 2개 도시되어 있으나, 이는 일 예시이며 제1 컨택홀(CNT1)의 개수는 1개 또는 3개 이상일 수 있다.
제3 도전층(20a)과 제4 도전층(20b)은 층간 절연층(107)에 형성된 복수의 제2 컨택홀(CNT2)을 통해 연결되어 각 화소(P)에 제2 전원 전압(ELVSS, 도 2a 및 2b 참조)을 제공하는 제2 전원 전압선(20)을 구성한다. 제2 전원전압선(20)을 2층의 도전층으로 형성함으로써, 제2 전원 전압선(20)의 폭을 줄여 데드 스페이스를 줄일 수 있다. 도 5에는 제2 컨택홀(CNT2)이 2개 도시되어 있으나, 이는 일 예시이며 제2 컨택홀(CNT2)의 개수는 1개 또는 3개 이상일 수 있다.
제1 도전층(10a)과 제3 도전층(20a)은 데이터 라인(DL)과 동일한 재료로 형성되고, 제2 도전층(10b)과 제4 도전층(20b)은 구동 전압선(PL)과 동일한 재료로 형성될 수 있다.
제1 전원 전압선(10)과 중첩되는 위치에, 제2 도전층(10b) 상에 제2 평탄화막(111)이 위치하고, 제2 평탄화막(111) 상에 화소 정의막(113)이 위치한다. 화소 정의막(113) 상에는 표시 영역(DA)에서 형성된 대향 전극(330)이 연장되어 배치된다.
제2 전원 전압선(20)과 중첩되는 위치에, 표시 영역(DA)에서 기판(100)의 단부 방향으로 제3 댐부(130), 제1 댐부(110) 및 제2 댐부(12)가 순차로 배치된다.
제3 댐부(130)는 제2 평탄화막(111)과 동일한 재료로 형성된 제1 층(111c), 및 화소 정의막(113)과 동일한 재료로 형성된 제2 층(113c)을 포함할 수 있다. 제3 댐부(130)의 제2 층(113c)은 제1 층(111c)의 상면 및 측면을 클래딩하여 포토리쏘그라피 공정에서 제2 층(113c)의 패터닝 시 공정 마진을 확보하여 제2 층(113c)의 높이를 안정적으로 확보할 수 있다.
제3 댐부(130)의 일부는 표시 영역(DA)에서 연장된 대향 전극(330)과 중첩될 수 있다. 대향 전극(330)의 단부를 제2 전원 전압선(20)까지 연장함으로써, 박막 봉지층(400) 상부에 형성되는 터치 감지층(미도시)에 영향을 끼칠 수 있는 복수의 배선들에 의한 노이즈를 차단할 수 있다.
제1 댐부(110)는 제2 평탄화막(111)과 동일한 재료로 형성된 제1 층(111a), 및 화소 정의막(113)과 동일한 재료로 형성된 제2 층(113a)를 포함할 수 있다. 제1 댐부(110)의 제2 층(113a)은 제1 층(111a)의 상면 및 측면을 클래딩하여 포토리쏘그라피 공정에서 제2 층(113a)의 패터닝 시 공정 마진을 확보하여 제2 층(113a)의 높이를 안정적으로 확보할 수 있다.
제2 댐부(120)는 제2 평탄화막(111)과 동일한 재료로 형성된 제1 층(111b), 화소 정의막(113)과 동일한 재료로 형성된 제2 층(113b), 및 스페이서(115)와 동일한 재료로 형성된 제3 층(115b)를 포함할 수 있다. 제2 댐부(120)의 제2 층(113b)은 제1 층(111b)의 상면 및 측면을 클래딩하여 포토리쏘그라피 공정에서 제2 층(113b)의 패터닝 시 공정 마진을 확보하여 제2 층(113b)의 높이를 안정적으로 확보할 수 있다.
한편, 도 5에는 제2 댐부(120)의 제3 층(115b)은 제2 층(113b)의 상면 및 측면을 클래딩하는 구조를 도시하고 있으나, 본 발명은 이에 한정되지 않는다. 제2 댐부(130)의 제2 층(113b) 및 제3 층(115b)을 동일한 마스크를 이용한 공정으로 형성할 수 있기 때문에, 제2 층(113b)의 상면 폭과 제3 층(115b)의 하면 폭은 실질적으로 동일하게 형성할 수 있다.
그리고, 제2 댐부(120)의 높이를 제1 댐부(110) 및 제3 댐부(130)보다 높게 형성하여 유기 봉지층(420)이 제2 댐부(120)를 넘어 에지 테일을 만드는 것을 방지하고, 중간층(320)을 마스크를 이용하여 증착하는 공정에서 마스크와 기판(100)의 이격을 유지하여 증착 공정에서 중간층(320)이 마스크에 의해 찍히거나 뜯기는 불량을 방지할 수 있다.
본 실시예에서 제2 전원 전압선(10)의 폭(W2)의 제1 전원 전압선(10)의 폭(W1)보다 더 넓게 형성되어 전압 강하를 줄일 수 있고, 제3 댐부(130), 제1 댐부(110) 및 제2 댐부(12)가 제2 전원 전압선(20)과 중첩되는 위치에 안정적으로 배치될 수 있다.
그리고, 제2 댐부(120)의 제1 층(111b)은 제4 도전층(20b)의 제3 단부(ES0)를 클래딩하여, 제2 평탄화막(111)의 습식 식각 시 제4 도전층(20b)의 식각으로 인해 손상되는 것을 방지할 수 있다. 여기서, 제4 도전층(20b)의 제3 단부(ES0)는 제1 및 제2 댐부(110, 120)가 연장되는 방향(제2방향, 도 1 참조)에 실질적으로 평행한 방향(제2방향)으로 연장 형성된 단면으로 이해될 수 있다.
제3 댐부(130)의 제1 층(111c), 제1 댐부(110)의 제1 층(111a), 제2 댐부(120)의 제1 층(111b)은 서로 분리되지 않고 연결층(111d)에 의해 서로 연결되어 형성될 수 있다. 즉, 제4 도전층(20b)의 상면이 모두 연결층(111d)에 의해 덮인 구조이다. 제3 댐부(130)의 제1 층(111c), 제1 댐부(110)의 제1 층(111a), 제2 댐부(120)의 제1 층(111b), 및 연결층(111d)은 제2 평탄화막(111)과 동일한 재료로 형성될 수 있다.
도 6은 도 1의 AR1 영역을 개략적으로 확대한 평면도이고, 도 7a은 도 6의 ⅦA-Ⅶ를 따라 취한 단면도이고, 도 7b는 도 6의 ⅦA'-ⅦB'를 따라 취한 단면도이다. 도 6의 평면도에는 설명의 편의상 박막 봉지층(400)이 생략되어 있다.
도 6, 도 7a 및 도 7b를 참조하면, 제1 평탄화막(109) 상에 제2 전원 전압선(20)의 제4 도전층(20b)이 위치하고, 제4 도전층(20b) 상에 제2 평탄화막(111)과 동일한 재료로 형성된 연견층(111d)이 위치한다.
연결층(111d)은 제2 평탄화막(111)의 높이보다 낮게 형성할 수 있다. 연결층(111d)은 하프톤(half-tone) 마스크를 이용하여 제2 평탄화막(111)의 패턴 형성 시 연결층(111d)에 대응하는 영역의 제2 평탄화막(111)을 더 많이 식각함으로써 제2 평탄화막(111)의 높이보다 낮게 형성할 수 있다.
도 7a를 참조하면, 제2 댐부(120)의 외곽에 배치된 제2 전원 전압선(20)의 제2 연결선(22)에서, 제4 도전층(20b)의 상면(TS) 및 양 단부인 제1 단부(ES1) 및 제2 단부(ES2) 전부가 연결층(111d)으로 모두 커버되고, 연결층(111d)은 제1 무기 봉지층(410)과 제2 무기 봉지층(430)으로 커버된다. 제4 도전층(20b)의 제1 단부(ES1) 및 제2 단부(ES2) 외측에서 제1 평탄화막(111)과 연결층(111d)이 직접 접촉하고, 연결층(111d)과 제1 무기 봉지층(410)이 직접 접촉하고, 제1 무기 봉지층(410)과 제2 무기 봉지층(420)이 직접 접촉한다.
여기서, 제4 도전층(20b)의 제1 단부(ES1) 및 제2 단부(ES2)는 제1 및 제2 댐부(110, 120)가 연장되는 방향(제2방향, 도 1 참조)에 교차하는 방향(제1방향)으로 연장 형성된 단면으로 이해될 수 있다.
제4 도전층(20b)은 구동 전압선(PL)과 동일한 재료로 형성될 수 있다. 일 실시예로, 제4 도전층(20b)은 알루미늄(Al), 구리(Cu), 티타늄(Ti) 및 이들의 합금 중 적어도 어느 하나를 포함하는 단일막 또는 다층막일 수 있다. 예를들어, 제4 도전층(20b)은 티타늄(Ti)을 포함하는 제1 층(20b1), 알루미늄(Al)을 포함하는 제2 층(20b2) 및 티타늄(Ti)을 포함하는 제3 층(20b3)으로 적층될 수 있다.
제4 도전층(20b)의 패턴은 건식 식각으로 형성되고, 제2 평탄화막(111)의 패턴은 습식 식각에 의해 형성된다. 알루미늄(Al)을 포함하는 제2 층(20b2)과 티타늄(Ti)을 포함하는 제1층(20b1)과 제3 층(20b3)은, 제4 도전층(20b)의 패턴을 건식 식각으로 형성하는 동안에는 제4 도전층(20b)의 제1 단부(ES1) 및 제2 단부(ES2)에 언더컷이 형성되지 않으나, 제2 평탄화막(111)의 패턴을 습식 식각으로 형성하는 동안에는 식각액에 노출된 제4 도전층(20b)의 제1 단부(ES1) 및 제2 단부(ES2)는 제2 층(20b2)과 제1,3 층(20b1, 20b3)의 식각률 차이에 의해 언더컷 구조가 형성될 수 있다. 그러나, 본 실시예와 같이, 제4 도전층(20b)의 상면(TS) 및 제1 단부(ES1) 및 제2 단부(ES2) 전부를 제2 평탄화막(111)을 일부 남긴 연결층(111d)으로 완전히 커버함으로써 제4 도전층(20b)의 제1 단부(ES1) 및 제2 단부(ES2)에 언더컷이 형성되지 않는다. 이와 같이 언더컷이 발생하지 않음으로써, 제1 무기 봉지층(410)과 제2 무기 봉지층(430)의 스텝 커버리지를 향상시켜 투습 방지 효과를 기대할 수 있다.
도 7b를 참조하면, 제2 전원 전압선(20)의 제2 메인 전압선(21)에서, 제1 댐부(110)와 제2 댐부(120) 사이에서, 제4 도전층(20b)의 상면(TS) 및 제2 단부(ES2)가 연결층(111d)으로 모두 커버되고, 연결층(111d)은 제1 무기 봉지층(410), 유기 봉지층(420) 및 제2 무기 봉지층(430)으로 커버된다. 제4 도전층(20b)의 제2 단부(ES2)의 외측에서 제1 평탄화막(111)과 연결층(111d)이 직접 접촉하고, 연결층(111d)과 제1 무기 봉지층(410)이 직접 접촉하고, 제1 무기 봉지층(410)과 유기 봉지층(420)이 직접 접촉하고, 유기 봉지층(420)과 제2 무기 봉지층(420)이 직접 접촉한다.
도 7a와 마찬가지로, 티타늄(Ti)을 포함하는 제1 층(20b1), 알루미늄(Al)을 포함하는 제2 층(20b2) 및 티타늄(Ti)을 포함하는 제3 층(20b3)으로 적층된 제4 도전층(20b)의 상면(TS) 및 제2 단부(ES2)는, 제2 평탄화막(111)을 일부 남긴 연결층(111d)으로 완전히 커버됨으로써, 제2 평탄화막(111)의 패턴을 습식 식각으로 형성하는 동안 제4 도전층(20b)의 제2 단부(ES2)에 언더컷이 형성되지 않는다. 이와 같이 언더컷이 발생하지 않음으로써, 제1 무기 봉지층(410)과 제2 무기 봉지층(430)의 스텝 커버리지를 향상시켜 투습 방지 효과를 기대할 수 있다.
도 8은 비교예에 따른 AR2 영역을 개략적으로 확대한 평면도이고, 도 9는 도 8의 ⅨA-ⅨB를 따라 취한 단면도이다. 도 8의 평면도에는 설명의 편의상 박막 봉지층(400)이 생략되어 있다.
도 8 및 도 9를 참조하면, 제4 도전층(20b) 상에는 제2 평탄화막(111)과 동일한 재료로 형성된 연견층(111d)이 형성되지 않고, 제1 무기 봉지층(410)이 직접 형성된다. 제1 무기 봉지층(410) 상에는 제2 무기 봉지층(430)이 직접 형성된다.
티타늄(Ti)을 포함하는 제1 층(20b1), 알루미늄(Al)을 포함하는 제2 층(20b2) 및 티타늄(Ti)을 포함하는 제3 층(20b3)으로 적층된 제4 도전층(20b)은, 제2 평탄화막(111)의 패턴을 습식 식각으로 형성하는 동안, 식각액에 노출된 제4 도전층(20b)의 양 단부(ES1, ES2)는 제2 층(20b2)과 제1,3 층(20b1, 20b3)의 식각률 차이에 의해 언더컷 구조가 형성된다. 언더컷 구조가 형성된 상태에서 제1 무기 봉지층(410)을 형성할 경우, 제4 도전층(20b)의 양 단부(ES1, ES2)와 제1 무기 봉지층(410) 사이에 공극(410a)이 발생하고, 제1 무기 봉지층(410)의 양 단부(ES1, ES2)와 제2 무기 봉지층(430) 사이에 공극(430a)이 발생할 수 있다. 언더컷 구조와 공극(410a, 430a)은 제1 무기 봉지층(410)과 제2 무기 봉지층(430)의 스텝 커버리지를 악화시켜 크랙을 발생시키고, 크랙은 투습 경로로 작용하여 표시 장치의 신뢰성을 저하시킬 수 있다.
그러나, 상술한 본 실시예에 따르면, 도 7a와 같이 제4 도전층(20b)의 상면(TS) 및 제1 단부(ES1) 및 제2 단부(ES2), 또는 도 7b와 같이 제4 도전층(20b)의 상면(TS) 및 제2 단부(ES2)를 제2 평탄화막(111)을 일부 남긴 연결층(111d)으로 완전히 커버하여, 언더컷 형성을 방지함으로써, 제1 무기 봉지층(410)과 제2 무기 봉지층(430)의 스텝 커버리지를 향상시켜 투습 방지 효과를 기대할 수 있다. 한편, 제4 도전층(20b)의 상면(TS)과 제1 단부(ES1) 및/또는 제2 단부(ES2)를 커버하는 연결층(111d)은 클래딩층으로 이해될 수 있다.
도 10 내지 도 12를 참조하여, 본 발명의 다른 실시예를 설명한다. 도 10은 다른 일 실시예에 따른 표시 장치(2)의 단면도이고, 도 11은 AR3 영역을 개략적으로 확대한 평면도이고, 도 12a는 도 11의 ⅩⅡA-ⅩⅡB를 따라 취한 단면도이고, 도 12b는 도 11의 ⅩⅡA'-ⅩⅡB'를 따라 취한 단면도이다. 도 11의 평면도에는 설명의 편의상 박막 봉지층(400)이 생략되어 있다. 이하, 전술한 실시예와 차이점을 중심으로 설명한다.
도 10를 참조하면, 좌측은 도 4의 화소(P)의 구조를 도시하고, 우측은 도 1의 ⅤA-ⅤB을 따라 취한 단면을 도시한다.
ⅤA-ⅤB 영역에서, 기판(100) 상에 표시 영역(DA)에서 연장된 버퍼층(101), 제1 게이트 절연층(103), 제2 게이트 절연층(105), 층간 절연층(107), 및 제1 평탄화막(109)이 배치된다. 제2 게이트 절연층(105)과 층간 절연층(107) 사이에 복수의 스파이더(spider) 배선(SPL)이 배치되고, 층간 절연층(107) 상에 제1 도전층(10a) 및 제3 도전층(20a)이 배치되고, 제1 평탄화막(109) 상에 제2 도전층(10b) 및 제4 도전층(20b)이 배치된다.
제1 도전층(10a)과 제2 도전층(10b)은 층간 절연층(107)에 형성된 복수의 제1 컨택홀(CNT1)을 통해 연결되어 각 화소(P)에 제1 전원 전압(ELVDD, 도 2a 및 2b 참조)을 제공하는 제1 전원 전압선(10)을 구성한다. 제3 도전층(20a)과 제4 도전층(20b)은 층간 절연층(107)에 형성된 복수의 제2 컨택홀(CNT2)을 통해 연결되어 각 화소(P)에 제2 전원 전압(ELVSS, 도 2a 및 2b 참조)을 제공하는 제2 전원 전압선(20)을 구성한다.
제1 전원 전압선(10)과 중첩되는 위치에, 제2 도전층(10b) 상에 제2 평탄화막(111)이 위치하고, 제2 평탄화막(111) 상에 화소 정의막(113)이 위치한다. 화소 정의막(113) 상에는 표시 영역(DA)에서 형성된 대향 전극(330)이 연장되어 배치된다.
제2 전원 전압선(20)과 중첩되는 위치에, 표시 영역(DA)에서 기판(100)의 단부 방향으로 제3 댐부(130), 제1 댐부(110) 및 제2 댐부(12)가 순차로 배치된다. 제3 댐부(130)는 제2 평탄화막(111)과 동일한 재료로 형성된 제1 층(111c), 및 화소 정의막(113)과 동일한 재료로 형성된 제2 층(113c)을 포함하고, 제1 댐부(110)는 제2 평탄화막(111)과 동일한 재료로 형성된 제1 층(111a), 및 화소 정의막(113)과 동일한 재료로 형성된 제2 층(113a)를 포함하고, 제2 댐부(120)는 제2 평탄화막(111)과 동일한 재료로 형성된 제1 층(111b), 화소 정의막(113)과 동일한 재료로 형성된 제2 층(113b), 및 스페이서(115)와 동일한 재료로 형성된 제3 층(115b)를 포함할 수 있다.
전술한 도 5의 실시예와 달리, 본 실시예의 제3 댐부(130)의 제1 층(111c), 제1 댐부(110)의 제1 층(111a), 제2 댐부(120)의 제1 층(111b)은 분리되어 형성된다. 즉, 제1 내지 제3 댐부(110, 120, 130)가 위치하지 않는 제4 도전층(20b)의 상부에는 연결층(111d)이 형성되지 않는다. 그러나, 도 11 및 도 12a, 도 12b를 참조하면, 제4 도전층(20b)의 제1 단부(ES1) 및 제2 단부(ES2)는 연결층(111d)으로 클래딩된다.
도 11 및 도 12a를 참조하면, 제1 평탄화막(109) 상에 제2 전원 전압선(20)의 제4 도전층(20b)이 위치하고, 제2 댐부(120)의 외곽에서 제4 도전층(20b)의 제1 단부(ES1) 및 제2 단부(ES2)는 제2 평탄화막(111)과 동일한 재료로 형성된 연견층(111d)으로 클래딩된다. 제2 평탄화막(111)의 패턴을 습식 식각으로 형성하는 동안 언더컷이 형성될 수 있는 제4 도전층(20b)의 제1 단부(ES1) 및 제2 단부(ES2)에 연결층(111d)으로 클래딩 함으로써, 제4 도전층(20b)의 제1 단부(ES1) 및 제2 단부(ES2)의 언더컷을 방지하여 제1 무기 봉지층(410)과 제2 무기 봉지층(430)의 스텝 커버리지를 향상시킬 수 있다. 이때, 언더컷이 형성되지 않는 제4 도전층(20b)의 상면(TS)은 연결층(111d)으로 클래딩 하지 않을 수 있다.
도 11 및 도 12b를 참조하면, 제1 평탄화막(109) 상에 제2 전원 전압선(20)의 제4 도전층(20b)이 위치하고, 제1 댐부(110)와 제2 댐부(120) 사이에서 제4 도전층(20b)의 제2 단부(ES2)는 제2 평탄화막(111)과 동일한 재료로 형성된 연견층(111d)으로 클래딩된다. 제2 평탄화막(111)의 패턴을 습식 식각으로 형성하는 동안 언더컷이 형성될 수 있는 제4 도전층(20b)의 제2 단부(ES2)에 연결층(111d)으로 클래딩 함으로써, 제4 도전층(20b)의 제2 단부(ES2)의 언더컷을 방지하여 제1 무기 봉지층(410)과 제2 무기 봉지층(430)의 스텝 커버리지를 향상시킬 수 있다. 이때, 언더컷이 형성되지 않는 제4 도전층(20b)의 상면(TS)은 연결층(111d)으로 클래딩 하지 않을 수 있다.
도 13을 참조하여, 본 발명의 다른 실시예를 설명한다. 도 13은 다른 일 실시예에 따른 표시 장치(3)의 단면도이다. 이하, 전술한 표시 장치(1)와 차이점을 중심으로 설명한다.
도 13을 참조하면, 좌측은 도 4의 화소(P)의 구조를 도시하고, 우측은 도 1의 ⅤA-ⅤB을 따라 취한 단면을 도시한다.
ⅤA-ⅤB 영역에서, 전술한 표시 장치(1)의 스파이더 배선(SPL)이 제2 게이트 절연층(105)과 층간 절연층(107) 사이에 배치된 것과 달리, 본 실시예의 스파이더 배선(SPL)은 제1 게이트 절연층(103)과 제2 게이트 절연층(105) 사이에 배치된다. 스파이더 배선(SPL)은 구동 회로부(미도시)로부터 단자부(30, 도 1 참조)를 향해 연장되어 서로 이격되어 배치된다.
본 실시예에 따르면, 스파이더 배선(SPL)의 설계 자유도를 증가시키고, 전술한 표시 장치(1)에 비해 스파이더 배선(SPL)과 제1 도전층(10a), 제3 도전층(20a) 사이에 배치된 절연층의 두께가 증가하여 스파이더 배선(SPL)과 제1 도전층(10a), 제3 도전층(20a) 사이에 발생할 수 있는 간섭을 줄일 수 있다.
도 14 내지 도 15를 참조하여, 본 발명의 다른 일 실시예를 설명한다. 도 14는 일 실시예에 따른 표시 장치를 개략적으로 나타낸 평면도이고, 도 15는 일 실시예에 따른 표시장치(4)의 단면도로서, 도 4 및 도 14의 ⅩⅤA-ⅩⅤB을 따라 취한 단면도이다. 이하, 전술한 표시 장치(1)와 차이점을 중심으로 설명한다.
도 14 및 도 15를 참조하면, 비표시 영역(NDA)에는, 표시 영역(DA)을 둘러싸는 제1 댐부(110), 제2 댐부(120) 및 제3 댐부(130)가 서로 이격되어 배치된다.
전술한 표시 장치(1)에서 제3 댐부(130), 제1 댐부(110) 및 제2 댐부(12) 전부가 제2 전원 전압선(20)과 중첩되는 위치에 배치된 반면, 본 실시예의 표시 장치(4)에서는 제3 댐부(130)는 제1 전원 전압선(10)과 중첩되는 위치에 배치되고, 제1 댐부(110) 및 제2 댐부(12)는 제2 전원 전압선(20)과 중첩되는 위치에 배치된다.
전술한 실시예의 표시 장치(1)와 마찬가지로, 본 실시예의 제1 댐부(110)의 제1 층(111a) 및 제2 댐부(120)의 제1 층(111b)은 서로 분리되지 않고 연결층(111d)에 의해 서로 연결되어 형성될 수 있다. 즉, 제4 도전층(20b)의 상면이 모두 연결층(111d)에 의해 덮인 구조이다.
한편, 도면에 도시되지 않았으나, 도 7a 및 도 7b와 마찬가지로, 제4 도전층(20b)의 상면(TS) 및 제1 단부(ES1) 및 제2 단부(ES2), 또는 제4 도전층(20b)의 상면(TS) 및 제2 단부(ES2)를 제2 평탄화막(111)을 일부 남긴 연결층(111d)으로 완전히 커버하여, 제4 도전층(20b)의 제1 단부(ES1) 및 제2 단부(ES2) 또는 제2 단부(ES2)에 언더컷 형성을 방지함으로써, 제1 무기 봉지층(410)과 제2 무기 봉지층(430)의 스텝 커버리지를 향상시켜 투습 방지 효과를 기대할 수 있다.
한편, 본 실시예에서는 제3 댐부(30)를 제1 전원 전압선(10)과 중첩되는 위치에 배치함으로써, 설계 자유도를 높이고, 제3 댐부(30)을 표시 영역(DA)에 더 가깝게 배치함으로써 모노머(monomer)와 같은 유기물을 포함하는 유기 봉지층(420) 형성 시, 유기물이 기판(100)의 가장자리 방향으로 흐르는 것을 차단할 수 있다.
도 16을 참조하여, 본 발명의 다른 일 실시예를 설명한다. 도 16은 일 실시예에 따른 표시장치(5)의 단면도이다. 이하, 전술한 도 15의 표시 장치(4)와 차이점을 중심으로 설명한다.
전술한 표시 장치(4)와 마찬가지로 본 실시예의 표시 장치(5)에서도 제3 댐부(130)는 제1 전원 전압선(10)과 중첩되는 위치에 배치되고, 제1 댐부(110) 및 제2 댐부(12)는 제2 전원 전압선(20)과 중첩되는 위치에 배치된다. 다만, 본 실시예에서는 제1 전원 전압선(10)과 중첩되는 위치에 배치되는 제3 댐부(130)의 개수가 2개이다. 예를 들어, 제3 댐부(130)는 표시 영역(DA)에 더 가깝게 배치되는 제3 댐부(130)의 제1 부분(131)과 제1 댐부(110)에 더 가깝게 배치되는 제3 댐부(130)의 제2 부분(132)을 포함한다. 물론 본 발명은 이에 한정되지 않으며 제3 댐부(130)의 개수는 더 많이 형성될 수 있다. 제3 댐부(130)의 개수를 증가시켜 유기물이 기판(100)의 가장자리 방향으로 흐르는 것을 더욱 효과적으로 차단할 수 있다.
본 실시예의 경우, 제1 전원 전압선(10)의 폭(W1)을 제2 전원 전압선(20)의 폭(W2)보다 더 넓게 형성되어 전압 강하를 줄일 수 있고, 복수의 제3 댐부(130)를 제1 전원 전압선(10)과 중첩되는 위치에 안정적으로 배치할 수 있다.
이와 같이 본 발명은 도면에 도시된 일 실시예를 참고로 하여 설명하였으나 이는 예시적인 것에 불과하며 당해 분야에서 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 실시예의 변형이 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의하여 정해져야 할 것이다.
10: 제1 전원 전압선 20: 제2 전원 전압선
10a: 제1 도전층 10b: 제2 도전층
20a: 제3 도전층 20b: 제4 도전층
100: 기판 101: 버퍼층
103: 제1 게이트 절연층 105: 제2 게이트 절연층
107: 층간절연층 109: 제1 평탄화막
111: 제2 평탄화막 113: 화소 정의막
115: 스페이서 110: 제1 댐부
120: 제2 댐부 130: 제3 댐부
310: 화소전극 320: 중간층
330: 대향 전극 400: 박막 봉지층
410: 제1 무기 봉지층 420: 제2 무기 봉지층
430: 유기 봉지층 OLED: 유기 발광 소자
DA: 표시 영역 NDA: 비표시 영역
T1: 구동 박막트랜지스터 T2: 스위칭 박막트랜지스터
DL: 데이터선 PL: 구동 전압선
SPL: 스파이더 배선
ES1: 제4 도전층의 제1 단부
ES2: 제4 도전층의 제2 단부
ES0: 제4 도전층의 제3 단부

Claims (25)

  1. 기판;
    상기 기판 상에 배치되고, 복수의 화소를 포함하는 표시 영역;
    상기 표시 영역 외곽에 배치된 비표시 영역;
    상기 비표시 영역에 배치된 제1 도전층과, 상기 제1 도전층 상에 배치된 제2 도전층을 포함하는 제1 전원 전압선;
    상기 비표시영역에 배치되며, 상기 제1 도전층과 이격되어 배치된 제3 도전층과, 상기 제3 도전층 상에 배치된 제4 도전층을 포함하는 제2 전원 전압선;
    상기 표시 영역을 둘러싸며 상기 제2 전원 전압선과 중첩되도록 배치된 제1 댐부;
    상기 제1 댐부 외곽에 배치된 제2 댐부; 및
    상기 제1 및 제2 댐부가 연장되는 방향에 교차하는 방향으로 형성된 상기 제4 도전층의 제1 단부를 커버하는 클래딩층;을 포함하는, 표시 장치.
  2. 제1 항에 있어서,
    상기 표시 영역 및 상기 비표시 영역에 배치된 제1 평탄화막;
    상기 제1 평탄화막 상에 배치된 제2 평탄화막; 및
    상기 제2 평탄화막 상에 배치된 화소 정의막;을 더 포함하고,
    상기 제1 댐부는 상기 제2 평탄화막의 일부를 포함하는 제1 층과 상기 화소정의막의 일부를 포함하는 제2 층을 포함하고,
    상기 제2 댐부는 상기 제2 평탄화막의 일부를 포함하는 제1 층과 상기 화소정의막의 일부를 포함하는 제2 층을 포함하는, 표시 장치.
  3. 제2 항에 있어서,
    상기 클래딩층은 상기 제2 평탄화막과 동일한 재료를 포함하는, 표시 장치.
  4. 제2 항에 있어서,
    상기 제1 평탄화막은 상기 제1 도전층과 상기 제2 도전층 사이에 배치되고,
    상기 제1 전원 전압선은 상기 제1 평탄화층에 형성된 제1 컨택홀을 통해 상기 제1 도전층과 상기 제2 도전층이 전기적으로 연결된, 표시 장치.
  5. 제2 항에 있어서,
    상기 제1 평탄화막은 상기 제3 도전층과 상기 제4 도전층 사이에 배치되고,
    상기 제1 전원 전압선은 상기 제1 평탄화층에 형성된 제2 컨택홀을 통해 상기 제3 도전층과 상기 제4 도전층이 전기적으로 연결된, 표시 장치.
  6. 제2 항에 있어서,
    상기 표시 영역과 상기 제1 댐부 사이에, 상기 제2 평탄화막의 일부를 포함하는 제1 층과 상기 화소 정의막의 일부를 포함하는 제2 층을 포함하는 제3 댐부를 더 포함하는, 표시 장치.
  7. 제6 항에 있어서,
    상기 화소는 제1 전극과, 상기 제1 전극 상에 배치된 발광층과, 상기 발광층 상에 배치된 제2 전극을 포함하고,
    상기 제2 전극은 복수의 화소들에 공통적으로 배치되고,
    상기 제2 전극은 상기 비표시 영역으로 연장되어 상기 제3 댐부의 일부를 커버하는, 표시 장치.
  8. 제7 항에 있어서,
    상기 화소 정의막은 상기 제2 평탄화막 상에 배치되고, 상기 제1 전극의 단부를 커버하고,
    상기 화소 정의막 상에 배치된 스페이서;를 더 포함하고,
    상기 제2 댐부는, 상기 화소 정의막의 일부를 포함하는 제2 층 상에, 상기 스페이서와 동일한 재료를 포함하는 제3 층을 더 포함하는, 표시 장치.
  9. 제8 항에 있어서,
    상기 제2 댐부의 높이는 상기 제1 댐부 및 상기 제3 댐부보다 높은, 표시 장치.
  10. 제6 항에 있어서,
    상기 제3 댐부, 제1 댐부 및 제2 댐부는 상기 제2 전원 전압선과 중첩하도록 배치된, 표시 장치.
  11. 제6 항에 있어서,
    상기 제3 댐부는 상기 제1 전원 전압선과 중첩하도록 배치되고, 상기 제1 댐부 및 제2 댐부는 상기 제2 전원 전압선과 중첩하도록 배치된, 표시 장치.
  12. 제11 항에 있어서,
    상기 제3 댐부는 적어도 2개 이상 배치된, 표시 장치.
  13. 제12 항에 있어서,
    상기 제1 전원 전압선의 폭은 상기 제2 전원 전압선의 폭보다 큰, 표시 장치.
  14. 제1 항에 있어서,
    상기 제2 평탄화막은 상기 제1 및 제2 댐부가 연장되는 방향과 평행한 방향으로 형성된 상기 제4 도전층의 제3 단부를 커버하는. 표시 장치.
  15. 제1 항에 있어서,
    상기 제1 도전층은 상기 제3 도전층과 동일한 재료를 포함하고, 상기 제2 도전층은 상기 제4 도전층과 동일한 재료를 포함하는, 표시 장치.
  16. 제1 항에 있어서,
    상기 제1 댐부와 상기 제2 댐부 사이에서, 상기 클래딩층은 상기 제4 도전층의 상면과 상기 제1 단부를 함께 커버하는, 표시 장치.
  17. 제1 항에 있어서,
    상기 제2 댐부 외곽에서 상기 제4 도전층은 상기 제1 단부에 대향하는 제2 단부를 더 포함하고,
    상기 제2 댐부 외곽에서, 상기 클래딩층은 상기 제4 도전층의 상면과, 상기 제1 단부 및 상기 제2 단부를 함께 커버하는, 표시 장치.
  18. 제1 항에 있어서,
    상기 제1 댐부와 상기 제2 댐부 사이에서, 상기 클래딩층은 상기 제4 도전층의 상면의 적어도 일부를 커버하지 않고, 상기 제1 단부를 커버하는, 표시 장치.
  19. 제1 항에 있어서,
    상기 제2 댐부 외곽에서 상기 제4 도전층은 상기 제1 단부에 대향하는 제2 단부를 더 포함하고, 상기 제2 댐부 외곽에서, 상기 클래딩층은 상기 제4 도전층의 상면의 적어도 일부를 커버하지 않고, 상기 제1 단부 및 상기 제2 단부를 커버하는, 표시 장치.
  20. 제1 항에 있어서,
    상기 기판과, 상기 제1 도전층과 상기 제3 도전층 사이에,
    상기 제1 도전층과 상기 제3 도전층이 연장된 방향과 교차하는 방향으로 이격되어 배치된 복수의 스파이더 배선이 더 배치된, 표시 장치.
  21. 제20 항에 있어서,
    상기 스파이더 배선과, 상기 제1 도전층과 상기 제3 도전층 사이에,
    상기 표시 영역으로 연장된 적어도 2개 이상의 절연층이 배치된, 표시 장치.
  22. 제1 항에 있어서,
    상기 표시 장치는, 상기 표시 영역을 커버하는 제1 무기 봉지층과, 상기 제1무기 봉지층 상의 유기 봉지층과, 상기 유기 봉지층 상의 제2 무기 봉지층을 포함하는 박막 봉지층을 더 포함하고,
    상기 박막 봉지층은 상기 제3 댐부 및 제1 댐부를 커버하는, 표시 장치.
  23. 제22 항에 있어서,
    상기 제1 무기 봉지층과 상기 제2 무기 봉지층은 상기 제2 댐부 외곽에서 직접 접촉하는, 표시 장치.
  24. 복수의 화소를 포함하는 표시 영역;
    상기 표시 영역 외곽에 배치된 비표시 영역;
    상기 비표시 영역에 배치된 제1 전원 전압선;
    상기 제1 전원 전압선과 이격되어 배치된 제2 전원 전압선;
    상기 표시 영역을 둘러싸며, 상기 제2 전원 전압선과 중첩되도록 배치된 제1 댐부;
    상기 제1 댐부 외곽에 배치된 제2 댐부;
    상기 표시 영역과 상기 제1 댐부 사이에 배치된 제3 댐부; 및
    제1 댐부와 제2 댐부의 일부를 형성하는 절연층;을 포함하고,
    상기 절연층은, 상기 제1 내지 제3 댐부가 연장되는 방향에 교차하는 방향으로 형성된 상기 제2 전원 전압선의 제1 단부, 및 상기 제1 내지 제3 댐부가 연장되는 방향에 평행한 방향으로 형성된 상기 제2 전원 전압선의 제3 단부를 커버하는, 표시 장치.
  25. 제24 항에 있어서,
    상기 절연층은 상기 제1 단부와 상기 제3 단부 사이의 상기 제2 전원 전압선의 상면을 더 커버하는, 표시 장치.
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